在FPGA 平台上实现实时波束形成器 - Xilinx

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算两个输出项 ℑ(υ) 和 ℜ(υ) 之一。计算这两个输出项需要两个时钟周期。每个时钟周期内都为 DSP 提供一个独一无二的操作码。让我们看看数据 ℜ(υ) 的计算过程。第一个时钟周期里,计算得出 cos(Φ) x ℜ(xin ) 的乘积并存储在 DSP48 乘积(或称 p)寄存器中。第二个时钟周期里,算出 sin(Φ) x ℑ(xin ) 结果,然后从 p 寄存器所存储的数值中减去该结果, 得出最终的输出项。通过类似的计算过程可得出 ℑ(υ)。内部单元上使用 DSP48 嵌入式模块而不使用基于 CORDIC 的方法,可减少计算中的相位延迟,同时还使实现所需的 FPGA 逻辑架构的数量降为最低。表 1 所示为 QRD 实现中主要功能单元范围的明细,同时还显示了该设计的总范围。内部单元所需的 cos(Φ)、sin(Φ)、 cos(Θ) 和 sin(Θ) 项是用一个简单的 LUT 计算出来的,这个 LUT 将边界单元中矢量单元计算得出的 Φ 和 Θ 角映射到相应的正弦和余弦中。线性插补法被应用于 LUT 的输出样本,以增加从角到振幅的映射的精确度,同时将 LUT 本身限制在单个 Block RAM 上。 QRD 处理器的输入阵列的行和列的维数可在运行时进行动态调节,方法是将新维数写到 FPGA 控制平台中的控制寄存器上。表 2 提供了输入数据组几个配置的时序信息。设计流程我们的 QRD 实现使用了基于 Xilinx System Generator for DSP 模式的设计流程。除了为开发 FPGA 信号处功能单元 LUT FF DSP48 Slice Block RAM Slice 边界单元 2,145 2,057 3 1 1,266 内部单元 216 329 6 0 176 后替代单元 2,862 3,286 4 1 1,932 QRD 总计 5,411 5,916 13 6 3,530 M N 表 1 - FPGA 中合并 QRD 和后替代阵列的资源利用率三角形化后替代 250-MHz 时钟总周期周期周期所用时间 (m s) 3 3 792 147 939 3.76 8 3 2,112 147 2,259 9.04 5 5 2,540 255 2,795 11.18 9 5 4,572 255 4,827 19.31 7 7 5,656 371 6,027 24.11 10 7 8,080 371 8,451 33.80 9 9 10,476 495 10,971 43.88 11 9 12,804 495 13,299 53.20 10 10 13,630 560 14,190 56.76 表 2 - M x N 矩阵中 FPGA QRD 实现的三角化和后替代阶段的运行时间技术长廊理的实现方法提供自然的开发环境外, System Generator 还具有一套丰富的功能,用来支持既包括 FPGA 元件又包括处理器的异构应用的开发。处理器可以是嵌入式 PowerPC 405 硬 IP 模块、MicroBlaze 软处理器核或处于 FPGA 外部的处理器。为本项目开发的波束形成器在 PC 主机和 FPGA 平台之间进行了分割。在我们的实现中,在 PC 上运行的主应用更像是波束形成器验证过程(测试平台)的一个单元,但主应用也可能是随意而复杂的,随要完成的任务之需而变。此设计中的波束形成器主应用是一个 MATLAB 脚本(m 代码),用于仿真波束形成器网络的传感器阵列。该脚本仿真一个动态目标,并为移动目标生成远场辐射图的样本。每个传感器上的电场样本都是在 MATLAB 中生成并传输给 FPGA QRD 处理器的。对波束形成器权重矢量会生成一个新的估值,然后反馈给 MATLAB 环境作进一步计算。在此示例中,额外的处理涉及到为经过更新的复杂权重矢量绘制极坐标辐射图。请注意, 主应用不一定非要与 MATLAB 环境有联系,例如,它可以是用 C 编写的程序。这种波束形成器应用中一个很有意思的因素是对主应用(这里是在 PC 上运行)和 QRD 处理(在 FPGA 平台上运行)之间接口的管理。System Generator 提供了一套共享存储器库 (ROM、RAM、FIFO),它们能提取几乎所有的处理器/FPGA 接口细节, 并使主机软件和 FPGA 硬件彼此隔离 (图 5)。波束形成器每次新的更新实际上都是一个三步过程: 1.每个天线元件收到的新输入样本(由 MATLAB 主应用生成)被传送到 FPGA 上的原位 QRD 引擎上。 2.触发 QRD 处理。 3.新的权重矢量由 FPGA 返回到主机上。 2007 年夏季刊
技术长廊共享存储器库模块和相关的应用程序员界面根据 MATLAB(或 C)中的名称/空间引用将 FPGA 和 PC 主机之间的数据传输转换成简单的赋值语句。例如,新的权重矢量 w(驻留在 MAT- LAB 工作区中)随新的波束形成器系数 (FPGAWeights) 而更新,其计算通过 FPGA QRD 过程利用简单的赋值语句 w = FPGAWeights 完成。 (FPGAWeights 是在 System Generator 对 QRD 引擎的描述中赋给一个共享缓冲器的名字。) 这种由 System Generator 框架管理的主处理器/FPGA 交互作用使异构应用的开发变得直接、迅速、较少出错, 并使 FPGA 加速引擎(正如此设计中的 QRD 模块)能在不同的硬件平台间轻松地实现端口连接,而不必修改 FPGA 源代码(System Generator 模块本身)。这种接口抽象层支持主应用和 System Generator 资源模块之间的事务,也支持主应用和 FPGA 平台上运行的最终设计之间的事务。后一因素对系统软件和硬件 (FPGA) 维数的验证过程贡献甚巨,因为这两个组件都可以利用共享存储器的抽象层实现快速上线。 System Generator design flow insulates the host program from the details of the FPGA platform Input Memory Buffer “foo” FPGA 结论 Matlab or C Application Matlab or C API Processing Kernel Shared Memory Object 在本文中,我们描述了灵活的 QRD 处理器在 FPGA 上的应用,从而实现了运行时对输入矩阵维数的定义。该设计采用了基于 CORDIC 的处理(阵列边界单元)和基于 MAC(阵列内部单元) 的算法之间的混合体,可与 FPGA(如 Xilinx Virtex-4 系列)的计算资源良好匹配。所有的边界单元和内部单元处理都被设置在一个边界单元功能模块和内部单元功能模块上;然而,值得一提的是, 如果目标应用的处理量要求极高的性能时,FPGA 平台丰富的资源能支持全并行紧缩阵列的实现。 System Generator 编程环境使异构系统(处理器和 FPGA)的快速开发成为可能,同时使编程人员避免了与硬件/软件的分配有关的复杂而容易出错的编程过程。本文由以下各方协作完成:Xilinx 高级系统技术小组 (ASTG)、Xilinx DSP 部门的研发小组、以及我们的合作伙伴 Signum Concepts 和圣地亚哥州立大学。 Output Memory Buffer “bar” API is autogenerated by System Generator 图 5 - 通过 System Generator 共享存储器库元件实现的硬件/软件抽象。主应用利用简单的名称/空间引用实现了和 FPGA 存储元件之间的事务(此处所引用的是名称为“foo”和“bar”的存储器) 赛灵思中国通讯 25 期
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