Introdução Sub-circuitos para portas lógicas

Código do Laboratório: AP06 

Data: 16/04/2009 Turma D 

Nomes: Bruno Jurkovski – Cartão número 172865 

Marcos Vinicius Cavinato – Cartão número 171774 

Introdução 

O principal objetivo da aula prática 06 foi a simulação de portas lógicas CMOS com 

SPICE e fazer a análise temporal e elétrica dessas portas. Inicialmente, fizemos a leitura do 

tutorial II, para entender como descrever uma porta lógica como uma “sub-rotina” que pode 

ser utilizada dentro de uma outra porta lógica. Descrevemos três portas lógicas: inversor, 

nand de 2 entradas e nor de 3 entradas e fizemos as medições temporais e elétrica em cada 

uma. Fomos capazes também de descrever um meio-somador e uma função de carry, a 

partir das três portas lógicas primeiramente implementadas. 

Inversor 

Sub-circuitos para portas lógicas 

O primeiro circuito montado consistia em um inversor com um capacitor de 50 fF 

ligado a sua saída. Como entrada foi utilizado um gerador de ondas quadradas de 0 a 4 V. 

Figura 1 Inversor em termos de transistores P e N

Gráfico 1 Combinações de entrada (v(2)) e respectiva saída (v(3)) para o inversor 

Descrição Spice - Inversor 

.include cmos7tm.mod 

vcc 1 0 4 

vin1 2 0 pulse(0 4 0n 0.5n 0.5n 14n 30n) 

**** Inversor **** 

.subckt inv in out vcc 

Mp1 vcc in out vcc modp 

Mn1 out in 0 0 modn 

.ends inv 

**** Circuito ***** 

x1 2 3 1 inv 

c1 3 0 50f 

.tran 1n 45n 

.print tran v(2) v(3) 

.end

Gráfico 2 Medidas temporais do sinal de saída do inversor (na subida) 

t dlh =1,25ns e t R=3,75 ns 

Gráfico 3 Medidas temporais do sinal de saída do inversor (na descida) 

t dhl=0,5 ns e t F=1,0ns

Tabela com os resultados encontrados 

Tempo Vi Vf 

tdlh 1,25 ns 0 V 2 V 

tdhl 0,5 ns 4 V 2 V 

tr 3,75 ns 0 V 3,6 V 

tf 1 ns 4 V 0,4 V 

Tdlh e Tr são maiores que tdhl e tf pois os transistores P são mais lerdos do que os 

transistores N. Assim, há um maior tempo de atraso na transição de 0 (lógico) para 1 

(lógico) do que na transição de 1 (lógico) para o 0 (lógico). 

NAND com duas entradas 

O segundo circuito montado consistia em um NAND de duas entradas com um 

capacitor de 50 fF ligado a sua saída. Como entrada foram utilizados dois geradores de 

ondas quadradas de 0 a 4 V. 

Figura 2 NAND de duas entradas em termos de transistores P e N

Gráfico 4 Combinações de entrada (v(2) e v(3)) e saída (v(4)) para o NAND2 

Decrição Spice - NAND2 


vcc 1 0 4 

vin1 2 0 pulse(0 4 0n 0.5n 0.5n 20n 40n) 

vin2 3 0 pulse(0 3.9 0n 0.5n 0.5n 40n 80n) 

**** NAND2 **** 

.subckt nand2 in1 in2 out vcc 

Mp1 vcc in1 out vcc modp 


Mn1 999 in1 0 0 modn 

Mn2 out in2 999 0 modn 

.ends nand2 


x1 2 3 4 1 nand2

c1 4 0 50f 

.tran 1n 160n 

.print tran v(2) v(3) v(4) 

.end 

Gráfico 5 Medidas temporais do sinal de saída do NAND2 (na subida) 

t dlh=3,5ns e t R=5,0ns

Gráfico 5 Medidas temporais do sinal de saída do NAND2 (na descida) 

t dhl=1,60 ns e t F=2,5ns 


Tempo Vi Vf 

tdlh 3,5 ns 0 V 2 V 


tr 5,0 ns 0 V 3,6 V 

tf 2,5 ns 4 V 0,4 V 



(lógico) do que na transição de 1 (lógico) para o 0 (lógico). Ainda assim, a diferença entre 

os tempos não é tão grande pois os dois transistores P estão em paralelo, enquanto os 

transistores N estão em série. Transistores em paralelo acabam apresentando um menor 

tempo de atraso.

NOR com três entradas 

O terceiro circuito montado consistia em um NOR de três entradas com um 

capacitor de 50 fF ligado a sua saída. Como entrada foram utilizados três geradores de 

ondas quadradas de 0 a 4 V. 

Figura 3 NOR de três entradas em termos de transistores P e N

Gráfico 6 Combinações de entrada (v(2), v(3) e v(4)) e saída (v(5)) para o NOR3 

Descrição Spice - NOR3 


vcc 1 0 4 




**** NOR3 **** 

.subckt nor3 in1 in2 in3 out vcc 

Mp1 vcc in1 998 vcc modp 

Mp2 998 in2 997 vcc modp 

Mp3 997 in3 out vcc modp 




.ends nor3 

**** Circuito *****

x1 2 3 4 5 1 nor3 

c1 5 0 50f 

.tran 1n 300n 

.print tran v(2) v(3) v(4) v(5) 

.end 

Gráfico 7 Medidas temporais do sinal de saída do NOR3 (na subida) 

t dlh =8,0 ns e t R =12,0 ns

Gráfico 8 Medidas temporais do sinal de saída do NOR3 (na descida) 

t dhl=0,6 ns e t F=0,8 ns 


Tempo Vi Vf 



tr 12,0 ns 0,4 V 3,6 V 

tf 0,8 ns 3,6 V 0,4 V 



(lógico) do que na transição de 1 (lógico) para o 0 (lógico). Nesta tabela os tempos de 

subida e descida apresentam uma grande diferença pois os transistores P estão em série, 

enquanto os N estão em paralelo. Assim os atrasos se acumulam, e por isso a diferença tão 

grande entre os tempos. 

Implementação de um meio-somador e do carry-out 

Descrição Spice de S = X!.Y + X.Y! Descrição Spice de C = X.Y


vcc 1 0 4 



****** INVERSOR *********** 




.ends inv 

******** NAND2 ************ 




Mn1 999 in1 0 0 modn 


.ends nand2 

******** NOR3 ************ 








.ends nor3 


x1 2 4 1 inv 

x2 4 3 5 1 nand2 

x3 5 6 1 inv 

x4 3 7 1 inv 

x5 2 7 8 1 nand2 

x6 8 9 1 inv 

x7 6 9 9 10 1 nor3 

x8 10 11 1 inv 

.tran 1n 160n 


.end 


vcc 1 0 4 



****** INVERSOR *********** 




.ends inv 

******** NAND2 ************ 




Mn1 999 in1 0 0 modn 


.ends nand2 

******** NOR3 ************ 








.ends nor3 


x1 2 3 4 1 nand2 

x2 4 5 1 inv 

.tran 1n 160n 


.end

Gráfico 9 Combinações de entrada (v(2) e v(3)) e saída (v(11)) para a função S

Gráfico 10 Medidas temporais do sinal de saída de S (na subida) 

t dlh =1,1ns e t R =2,5 ns 

Gráfico 11 Medidas temporais do sinal de saída de S (na descida) 

t dhl =3,0 ns e t F =2,5ns 


Tempo Vi Vf 



tr 2,5 ns 0,4 V 3,6 V 

tf 2,5 ns 3,6 V 0,4 V 

Estes tempos poderiam ser otimizados caso fosse utilizada um número menor de 

portas lógicas (transformando o máximo possível de portas diferentes em uma porta 

complexa, por exemplo).

Gráfico 12 Combinações de entrada (v(2) e v(3)) e saída (v(5)) para a função C 

Gráfico 13 Medidas temporais do sinal de saída de C (na subida) 

t dlh =3,5ns e t R =2,5 ns

Gráfico 14 Medidas temporais do sinal de saída de C (na descida) 

t dhl=6,0 ns e t F=2,5ns 


Tempo Vi Vf 



tr 2,5 ns 0,4 V 3,6 V 

tf 2,5 ns 3,6 V 0,4 V 

Estes tempos não poderiam ser otimizados, pois não existe a possibilidade de se 

utilizar uma porta complexa para essa função. A única modificação que poderia ser feita 

seria utilizar um NOR e dois inversores em vez de um NAND e um inversor, mas isso só 

aumentaria o tempo de subida do circuito (já que teria mais transistores P em série). 

Inversor com onda PWL 

O último circuito montado consistia em um inversor utilizando um gerador de ondas 

PWL de 0 a 10 V como entrada.

Gráfico 15 Inversor com fonte de tensão do tipo PWL. Saída em v(3) 

Descrição Spice – Inversor com onda PWL de entrada 


vcc 1 0 10 

vin1 2 0 pwl(50m 0.0 150m 10.0 250m 0.0) 

**** Inversor **** 




.ends inv 


x1 2 3 1 inv 

.tran 1n 300m 

.print tran v(2) v(3) 

.end

A onda triangular utilizada pode ser vista como uma onda quadrada com um tempo 

de descida e subida considerável e tempo de propagação praticamente nulo. Assim, o 

inversor se comportou conforme o esperado, com o sinal de saída variando de 0 (lógico) 

para 1 (lógico) quando o sinal de entrada ia de 1 (lógico) para 0 (lógico) e vice-versa. O 

sinal é invertido pois quando a entrada está em 1 (lógico) o transistor P fica 'aberto' (não 

deixa passar corrente) e o transistor N fica 'fechado', ligando a saída à massa. Quando a 

entrada está em 0 (lógico) o transistor P fica 'fechado', ligando o Vcc à saída e o transistor 

N fica 'aberto'. 

Conclusões, Interesses, Dificuldades e Sugestões 

A maior dificuldade encontrada relaciona-se com a falta de tempo disponível para a 

resolução dos problemas. São muitas perguntas e questionamentos sobre tópicos que são 

exemplificados e necessitam ser entendidos no tempo entre o início e o fim da aula (muitos 

dos questionamentos são feitos sobre conteúdo abordados superficialmente na parte 

teórica). Além disso, há perguntas relacionadas a assuntos, como o meio-somador, que são 

vistos no mesmo dia na aula teórica. Nesses casos, o aluno não tem nem ao menos tempo 

para revisar a matéria e ter total compreensão do assunto. 

A atividade foi importante pela compreensão da montagem de uma porta através de 

transistores P e N e, a união das portas para montagem de circuitos mais complexos, como 

um meio-somador, que é amplamente utilizado em diversos circuitos.

Introdução Sub-circuitos para portas lógicas

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