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第 13 章:CMOS オペアンプ IC 設計 

第 13 章 CMOS オペアンプ IC 設計 

アナログ IC の中で最も基本的、汎用的な製品であるオペアンプ(Operational Amplifier: 演算増幅器) 

について説明します。オペアンプは IC との相性が良く、アナログ回路設計を容易にします。そのため IC 

普及と共にトランジスタ単体回路からの置き換えが進み、アナログ回路の中心的地位を占めるようにな 

りました。現在、オペアンプ IC はバイポーラ、CMOS、Bi-CMOS いずれのプロセス品種も多数存在し 

ますが CMOS の割合が増えつつあります。 

� オペアンプの概要 

オペアンプは周辺部品の組み合わせにより様々な機能を提供します。応用例として 

� 反転・非反転アンプ 

� インピーダンス変換 

� フィルター 

� 信号加算・減算 

� 信号比較 

� 電流⇔電圧変換 

� 差動変換 

等々が挙げられます。オペアンプは回路設計、及び用例でそれぞれ数百ページの本が書けてしまうくら 

いの(実際にいつくかの良書があります)多岐に渡る応用パターン、設計パターンが存在します。 

� オペアンプの考え方 

ここではオペアンプ動作の考え方について簡単に説明します。オペアンプはシュミット・トリガや発 

振器などの用途を除いた多くの場合 

1. 入力あるいは基準電圧となる(+)入力端子 

2. 出力電圧を検知する(-)入力端子 

3. (+)入力と(-)入力の差分電圧を増幅した電圧を出力する端子 

以上の 3 端子で考えると理解が容易になります。これは出力を検知し、結果を出力へ戻すフィードバッ 

ク・ループの基本形でもあります。 

オペアンプは実使用条件下において殆どの場合、以下の前提条件が成り立つと考えることが出来ます。 

1. (+)入力と(-)入力の電位差は無いとして良い 

2. (+)入力と(-)入力端子に流入/流出する電流は無いとして良い(高インピーダンス) 

これらの条件を利用して応用回路の動作考察を行います。 

1


� ボルテージ・フォロワ 

最初にもっとも簡単な応用例であるボルテージ・フォロワ(Voltage Follower)について考察します。図 

示すると図 1 のようになります。これは高インピーダンス信号を低インピーダンス信号に変換するのに 

使用されます。例えばセンサー素子などの出力は一般に高インピーダンスであり、出力電圧が出力電流 

の影響を大きく受けます。言い換えれば外部へのエネルギー供給能力が低いと言えます。そのため、し 

ばしばボルテージ・フォロワを使って低インピーダンス化されます。ボルテージ・フォロワは電流の流 

入/流出により出力電圧が変動しても(-)入力端子が出力電圧変動を検出し、出力に補正をかけます。 

このためオペアンプの電流出力能力の範囲内では出力電圧は出力電流の影響を殆ど受けません。つまり 

低インピーダンス出力となります。 

� 反転アンプ 

入力 

入力電圧とのずれを 

検出。ずれと逆方向 

に出力電圧を振る 

+ 

- 

出力電流が多少流れても 

出力電圧は変動しない 

(低インピーダンス) 

フィードバック・ループ 

出力 

図 1 ボルテージ・フォロワ回路。入力電圧と出力電圧が等しい 

反転アンプは入力信号が抵抗を介してオペアンプの(-)入力に接続されています。そのため入力変 

動は(-)入力の変動につながり、出力端子に反転信号として反映されます。 

基準電位(Vref) 

入力(Vin) 

①入力変動に 

追従して変動 

Ri 

Iin 

+ 

- 

Rf 

③基準電位(Vref)とほぼ同じ 

電位に収束し安定する 

If 

出力(Vout) 

②プラス入力とマイナス 

入力の差分を増幅した 

電位を出力 

図 2 反転増幅回路。オペアンプ入力端子の電圧が一定なので特性を引き出しやすい 

2


前述した「(+)入力と(-)入力の電位差は無いとして良い」「(+)入力と(-)入力端子に流れる電 

流は無いとして良い」の動作条件を考慮すると入出力電圧、電流には以下の関係式が成り立ちます。 

これは出力を表わす式に変形すると 

V in − V ref 

R i 

V out = − R f 

R i 

= V ref − V out 

R f 

= I in = I f 

Vin + (Ri + Rf) Vref Ri となります。右辺の第 2 項は定数ですので、この式は入力を – R f 

R i 

になっている事がわかります。 

� 非反転アンプ 

倍に増幅する反転アンプを表わす関数 

反転アンプの基準電位と入力端子を入れ替えた物が非反転アンプとなります。入出力の関係式も非反 

転アンプの入出力関係式に対して Vin と Vref を入れ替えた物となります。反転アンプにおいてはオペア 

ンプの 2 つの入力端子の変動が入力信号に比べ大幅に小さいですが、非反転アンプは 2 つの入力端子の 

電位が入力信号と同レベルで変動します。 

基準電位(Vref) 

入力(Vin) 

Ri 

②入力電位(Vin)とほぼ同じ 

電位に収束し安定する 

図 3 非反転増幅回路。入力が高インピーダンス 

非反転アンプの出力を表わす式は以下の様になります 

+ 

- 

Rf 

V out = − R f 

R i 

この式は右辺の第 1 項が定数ですので入力を (R i+R f ) 

R i 

出力(Vout) 

①プラス入力とマイナス 

入力の差分を増幅した 

電位を出力 

Vref + (Ri + Rf) Vin Ri 倍に増幅する非反転アンプを表わす関数になってい 

る事が分かります。ボルテージ・フォロワ同様、入力(Vin)は高インピーダンスですのでセンサーアンプ 

やマイクアンプの様な電圧増幅とインピーダンス変換を同時に行いたい場合に良く使用されます。 

3


� オペアンプの内部回路 

オペアンプの回路パターンは多岐に亘りますが、今回は図 4 に示すシンプルかつ基本的なタイプを基 

に説明して行きます。この型は設計が容易で再現性に優れているため、特性要求が厳しくない用途であ 

れば商用 IC 設計にも使用されます。(+)入力と(-)入力の差分を二段増幅します。これは一段増幅 

ではアプリケーションの都合上、要求される諸特性を満たすことが出来ない場合が多いためです。 

図 4 の左側が差動回路とカレントミラー回路から成る初段の差動増幅部、右側が二段目の出力増幅部 

となっています。 

入力 

(-) 

バイアス 

電圧 

P2 

差動回路 

Vs 

VDD 

P1 電流源 

バイアス 

電圧 

P4 

P3 

入力 

(+) 

N1 N2 N3 

GND 

カレントミラー回路 

位相補償 

容量 

図 4 CMOS オペアンプの回路図 

出力増幅回路 

電流源 

出力 

図 4 における P1, P4 の PMOS は定電流源として考えます。P4 は出力への電流供給のみならず、電流 

源の出力抵抗が抵抗負荷としての役割も果たします。N1,N2 はカレントミラーを構成し、(+)入力と(-) 

入力の差分により電流が変化します。これにより N2 が定電流源負荷である場合に比べてゲインは倍増し 

ます。N1, N2 はその働きから能動負荷(アクティブ・ロード)とも呼ばれます。 

少し余談ですが N2, P4 の箇所は通常の抵抗に置き換えてもオペアンプとしての機能を持たせることは 

可能です。ですが性能上、問題があるため実際に使われる事は殆どありません。 

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� CMOS オペアンプの設計手順 

ここからは CMOS オペアンプ回路の設計例を示します。設計を以下のステップで進めてみます。 

1. MOS トランジスタ特性の確認 

2. 目標性能の設定 

3. 出力増幅回路の設計 

4. 差動回路、及びカレントミラー回路の設計 

5. DC 解析 

6. AC 解析、位相補償容量値の決定 

7. 応用回路の AC 解析 

8. 応用回路のトランジェント解析 

� ステップ 1:MOS トランジスタ特性の確認 

設計の準備として MOS トランジスタ特性を確認しておき、オペアンプ設計に活用していきます。 

� MOS トランジスタのスレッショルド(しきい値)電圧 

スレッショルド電圧(Vth)については連載第三回、七回などで説明していますがオンとオフ状態の境界 

電圧です。今回使用するプロセスではモデルファイルの VTH0 パラメーターや DC シミュレーション結 

果から NMOS は 0.7V、PMOS は-1.2V としておきます。この数値はある程度、大まかで構いません。 

� MOS トランジスタのドレイン電流(Ids) 

次に PMOS、及び NMOS トランジスタのゲート・ソース間電圧が電源電圧に等しい(今回は Vgs=5V) 

場合のドレイン電流(Ids)を調べておきます。調べる理由はこの条件下における PMOS と NMOS のドレ 

イン電流比が、動作状況下の PMOS と NMOS の電流駆動能力の比に近くなる場合が多いためです。今 

回使用する九州工業大学プロセスでは同一サイズ条件における NMOS と PMOS のドレイン電流比は 3:1 

程度です。これらの数字を以降の各設計ステップにおいて活用して行きます。 

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� ステップ 2:目標性能の設定 

これはステップ 1 の前に行っても構いません。商用オペアンプでは特性項目が 30 程度存在しますが、 

今回は簡単のため表 1 に示すように項目を大幅に減らし、目標値をいい加減に設定します。周波数帯域 

などは出来上がり次第とします。 

表 1 オペアンプの目標性能。かなり大まか 

項目目標値説明 

出力負荷容量最大 30pF 

電源電圧 5V 

消費電流 1mA 以下 

同相入力範囲 0.5~2.5V (+)入力、(-)入力端子の動作範囲 

位相余裕 45 度以上 AC 解析のところで説明 

周波数帯域未定 

� ステップ 3:出力増幅回路の設計 

周波数帯域を先に決めて設計するのが本道ですが、今回は簡単のため消費電流を先に決めています。 

消費電流の多くを占めるのは出力増幅回路ですので、最初はここから設計を始めます。以下の要領で各 

条件を決めて行きます。 

1. MOS トランジスタ L 長: 最小サイズにするとばらつきの影響が大きく表れやすいためアナログの 

場合は最小 L 長の 1.5 倍程度以上にする事が多いようです。今回は L=4μm を使用します 

2. 電流源となる PMOS のバイアス電圧: 制約などが無い場合はスレッショルド電圧(Vth)の 1.5 倍弱 

にする事が多いようです。今回は-1.2×1.5=-1.8V にしておきます 

3. PMOS と NMOS のサイズ比: 通常はステップ1で求めたドレイン電流の比(Ids)の逆数から、そ 

の平方根の間の値を取るのが定石です。今回のケースでは W 長の比をPMOS: NMOS = 3: 1~√3: 1 の 

範囲にします。ここでは簡単のため PMOS:NMOS=2:1 としておきます 

上記の条件をもとに図 5 に示す DC 解析を行います。 

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図 5 出力増幅回路の DC シミュレーション回路図 

DC 解析結果は図 6 の様になります。結果は以下の 3 点を確認しておきます 

1. 出力が反転した箇所での消費電流(Ids)が約 620uA。目標が合計 1mA 以下であるため他の回路との 

兼ね合いを考慮し、これで OK とする 

2. 出力電圧(VOUT)が遷移する NMOS(N1)のゲート‐ソース電圧(Vgs)は約 1.25V(0.25×VDD)と低 

電位側。これがスレッショルド電圧(0.7V)に近いと低すぎる。逆に高すぎるても立ち上がり・立ち下 

がり特性に問題が出る。 

3. 出力電圧(VOUT)は約 4.5V から約 0.5V まで一気に振れており問題ない。これが小さいと出力振幅が 

取れなくなる 

これをスイープ 

VIN を 0V~3V まで 

10mV ステップでスイープ 

全ノードの電圧・電流を 

セーブ 

7


Ids 電流 

VOUT 電圧 

図 6 図 5 の DC 解析結果。 

X 軸は VIN 電圧、左側 Y 軸は N1/P1 のドレイン‐ソース電流(Ids)、右側 Y 軸は VOUT 電圧 

� ステップ 4:差動回路、及びカレントミラー回路の設計 

続いて図 4 左の差動回路、カレントミラー部(合わせて差動増幅部)の設計を行います。最初に位相補 

償容量を除いた図面入力を行います。DC シミュレーション回路図は図 7 に示す通りです。 

以下の様に DC 解析を使用して各パラメーターを決めて行きます。 

約 1.25V 入力時に 

2.5V(0.5×VDD)出力 

1. 差動回路の電流源 PMOS: バイアス電位、及び L 長は図 4 の出力増幅回路 PMOS に合わせます。 

W 長は図 4 右の出力増幅回路 PMOS の 1/4~1/5 にしておきます。ここの W は小さすぎると特性に 

問題を起こす場合があり、大き過ぎると無駄に面積と消費電力を増やす事となります 

2. カレントミラー回路の NMOS: 同相入力電圧範囲内で(+)入力と(-)入力の電位が同じ場合、 

図 7 の VMIRR ノードと VOUT ノードが 1.25V 程度(図 6 の結果)になるようサイズを調節します 

3. 差動入力部の PMOS: L 長は短い方が良いですが、短すぎるとオフセットなどの問題が生じます。 

今回は制約が厳しくないため L=4um を使用します。W 長は差動回路の電流源より幾分大きいサイ 

ズを用いる場合が多いです。次に説明する同相入力電圧の特性を見ながら調節します 

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この電圧源をスイープ 

� 同相入力電圧範囲の確認 

図 7 差動回路、及びカレントミラー回路の DC シミュレーション図 

同相入力電圧範囲の上限は図 7 の VS ノード電位を見て判断します。目標仕様から VIN 入力電圧が 

2.5V において PMOS の P1 が飽和領域で動作しているなら OK です。下限は図 7 の VMIRR と VOUT 

ノードが正常な電位を出力しているどうかで確認します、通常の設計なら問題ないはずです。DC 解析結 

果の VS 電位グラフを図 8 に示します。これより図 7 回路の同相入力電圧はステップ 2 で定めた規定を 

満たしている事が分かります。 

出力増幅回路の 1/5 

~1/4 程度の W 長 

VIN を 0~5V の範囲、 


同相入力電圧の上限は 

ここの電圧を確認 

1.25V 程度になっていれば OK 

9


VS 

図 8 図 7 の解析結果。VS と VIN 電圧を表示。横軸は VIN 入力電圧、縦軸は各ノードの出力電圧 

� ステップ 5:DC 解析 

ステップ 3 で設計した出力増幅回路とステップ 4 で設計した差動入力回路とカレントミラー回路をつ 

なぎ合わせて図 4 と同じオペアンプ回路を作成します。まずは DC解析にてオペアンプ検証を行います。 

検証の流儀は設計者によって様々でしょうが、ここでは検証が分かりやすく問題点を抽出しやすいと思 

われるオフセット電圧の確認、及びボルテージ・フォロワ回路の動作確認を行います。これらの回路図 

はアナロジスト社 HP(http://www.analogist.co.jp/)から入手出来ます。 

� オフセット電圧の確認 

VIN 

オフセット検証のシミュレーション回路図は図 9 に示す通りです。動作確認は出力電圧が 0.5× 

VDD(2.5V)における(+)入力と(-)入力の差分電圧を見ます。ずれが数 mV 程度なら OK とします。 

一般に CMOS オペアンプはプロセス起因のオフセットが数 mV 以上あるため、過度に精度を追い込んで 

も意味がありません。続いて[(+)入力=(-)入力]の周辺電圧では全ての MOS トランジスタが飽 

和領域で動作しているはずですので、それを確認します。 

P1 が飽和領域動作する 

ドレイン電圧の範囲。 

Vds > VDD – Vgs – Vth 

= VDD – Vod = 4.4V 

同相入力電圧の上限 

10


� 入出力追従の確認 

この電圧源を 

スイープ 

図 9 オフセット電圧を検証する DC シミュレーション回路図 

入力電圧に対する出力電圧の追従特性はボルテージ・フォロワ回路により確認します。シミュレーシ 

ョン回路図は図 10 に示す通りです。こちらは同相入力電圧範囲内で入出力電圧の誤差が数 mV 以下に 

なっているのを確認します。 

1V 固定 

VSP を 0.8V~1.2V の範囲、 


全ノードの電圧・電流を保存 

問題がある場合は MOS トランジスタのパラメーター、バイアス電圧などを調節して再検証を行います。 

11


図 10 ボルテージ・フォロワ動作を検証する DC シミュレーション回路図 

� ステップ 6:位相補償容量の決定 

理想でない実在するオペアンプは入出力間に遅延を持つため、周波数の上昇に伴い入出力間の位相差 

が現れます。位相差は周波数が上がるにつれて大きくなり、位相差が 180°になると図 11 に示すように 

入出力の位相が反転する関係となります。もし、この周波数において出力信号が減衰せず(-)入力に 

戻されると、本来誤差を抑えるはずのフィードバック・ループが逆に誤差を増幅する事となり発振しま 

す。 

この電圧源 

をスイープ 

このためオペアンプは位相が 180°ずれる以前にゲインを 1 以下(0dB 以下)に落とし、発振を防ぐ必要 

があります。この役割を担うのが位相補償コンデンサです。 

(-)入力 

遅延により位相が 

180度ずれる 

(+)入力 

+ 

- 

出力 

VSP を 0V~5V の範囲、 


でスイープ 

全てのノード電圧・電流を保存 

低周波で逆相だった入出力 

関係が同相になる 

図 11 位相補償の必要性。通常のオペアンプは2段増幅であるため位相が 180°遅れる 

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まずは図 4 に示すオペアンプの位相補償容量として出力容量と同じ 30pF を使用し、AC 解析を行って 

みます。シミュレーション回路図は図 12 に示す通りです。フィードバックの AC 成分は高抵抗によりカ 

ットされますのでオペアンプ単体のゲインと位相特性が確認出来ます。 

DC 成分を 

カットする 

コンデンサ 

交流信号源 

100Hz~10MHz の範囲を対数スイープ。 

10 倍(DEC)に付き 20 点ステップ 

VOUT ノードの振幅(dB:対数)、 

及び位相(Deg:度数)を保存。 

(-)入力の DC 動作点を与えるための抵抗 

図 12 オペアンプの位相補償容量を検討する AC シミュレーション回路図 

シミュレーション結果は図 13 に示す通りです。利得は低周波数で 80dB(10,000 倍)を示し、周波数上昇 

と共に落ちて行きます。位相は反転回路なので 180 度から始まり、周波数上昇と共に下がっていき(実 

際の位相差は上がる)、90 度付近で一旦フラットになり、再び周波数上昇と共に下がっていきます。 

13


� オペアンプの位相余裕 

オペアンプ安定性を見る指標として位相余裕が使われます。これは利得が 0dB となる周波数における 

位相移動が 180 度からどのくらい離れているかを見ます。通常は位相余裕が 60 度~45 度になるように 

設計します。これが小さすぎると使用条件によっては回路発振の危険性があり、大き過ぎると上限周波 

数が低下します。位相補償容量は位相余裕が小さい場合は大きくし、位相余裕が大きすぎる場合は小さ 

くします。図 13 では位相余裕が約 60 度なのでこれで OK とします。 

VOUT の利得(ゲイン)。 

単位は dB 

位相余裕(Deg)。 

0dB 時の位相 

VOUT の位相。 

単位は度数(Deg) 

図 13 図 12 の AC 解析結果。反転アンプなので位相は 180 度からスタート 

14


� ステップ 7:応用回路の AC 解析 

動作検証はオペアンプ単体のみならず、周辺部品を含めた実使用回路についても行うべきです。この 

検証として AC 解析を行います。例として図 14 に示す反転アンプのシミュレーションを行います。この 

回路の利得は 1 倍(0dB)です。今回使用する回路例もアナロジスト社 HP(http://www.analogist.co.jp/)か 

ら入手出来ます。 

1V 固定 

この AC 信号源をスイープ。 

1V の DC 成分を持つ 

図 14 反転アンプの AC シミュレーション回路図 

1kHz~10MHz まで 10 倍に付き 

10 ステップで対数スイープ 

VOUT の振幅(dB) と位相 

(deg)を保存 

オペアンプ内部の位相補償容量を 10pF、30pF にした場合の周波数‐ゲイン特性グラフを図 15 に示し 

ます。位相補償容量が 10pF の場合、30pF の場合の 2 つについて出力振幅の周波数依存性を表わしてい 

ます。このグラフでは 10pF の場合、高域で周波数が一旦上がっています(ピーキングという)。ピーキ 

ングが起こる場合、信号に歪みや発振が生じる恐れがありますので位相補償容量などを見なおした方が 

良いでしょう。3dB 以上のピーキングは修正必須と考えておいて差し支えありません。 

一般的に断りのない場合、出力が-3dB 減衰(約 30%減衰)する周波数を信号周波数の帯域上限としま 

す。それ以下を通過域と呼び、それ以上を阻止域と呼びます。位相補償容量が 30pF の場合、図 14 に示 

した回路における反転アンプの帯域は約 1.4MHz となっている事が図 15 から読み取ることが出来ます。 

15


-3dB 線 

位相補償容量=10pF の場合の 

出力振幅(=ゲイン)特性。 

ピーキングが起こっているため 

発振の可能性あり 

位相補償容量=30pF の場合の 

出力振幅(=ゲイン)特性 

通過域 

図 15 図 14 のシミュレーション結果。 

阻止域 

横軸は周波数、縦軸は振幅(dB)。入力は 0dB なので縦軸の数値がそのまま対数利得(ゲイン)となる。 

16


� ステップ 8:応用回路のトランジェント解析 

AC 解析は仮想的な微小振幅に対する応答特性を見るものです。よって実在の振幅値に起因した波形歪 

みを確認する事は出来ません。このためトランジェント解析を行い、波形歪みの有無を実時間波形(オ 

シロスコープでの観測波形に相当)にて確認する必要があります。シミュレーション回路図を図 16 

に示します。 

1V 固定 

0.5V 振幅、1V 中心、100kHz のサイン波入力 

図 16 反転増幅回路のトランジェント・シミュレーション回路図 

トランジェント解析の結果を図 17 に示します。オペアンプ遅延により入出力の位相差が 180°から少し 

ずれていますが、入力を反転した波形が歪みなく出力されている事が分かります。入出力のみならずオ 

ペアンプ内部ノードについても波形を確認しておくべきです。それらの波形の理由を考える事がアナロ 

グ回路に対する理解を深め、失敗を防ぐのに役立ちます。 

0~20us まで 100ns ステップの 

トランジェント解析 

VIN、VOUT ノード電圧 

を保存 

17


入力波形出力波形 

最初は出力波形 

が歪むが無視 

図 17 トランジェント解析の結果波形(100kHz サイン波)。横軸は時間、縦軸は電圧 

次に入力波形として台形波(あるいは方形波)を使用して回路のステップ応答特性を見ます。これはフ 

ィードバック・ループの安定性を分かりやすく検証するのに有用です。例として図 18 に示す回路図で台 

形波を入力としたトランジェント解析を行います。位相補償容量が 10pF、30pF の場合についてそれぞ 

れ検証を行った結果を図 19 に示します。出力に大きなオーバーシュート(入力レベルより一旦大きく振 

れて元に戻る)が起こっている場合は意図的な場合を除き、位相補償容量を増やすなどの回路修正をす 

べきです。図 19 から位相補償容量は 30pF で問題ない事が分かります。 

18


位相補償容量 

= 30pF 

における出力 

0~4us、最大 20ns ステップの 

トランジェント解析 

台形波入力、周期 2us、立ち上がり=立ち下がり=100ns、 

Low = 0.5V、High = 1.5V 

図 18 ステップ応答特性を見るためのシミュレーション回路図 

位相補償容量=10pF 

における出力 

入力 

オーバーシュートの発生 

図 19 図 18 のトランジェント解析結果。位相補償容量が小さいと応答が不安定になる 

19


これでオペアンプの回路図設計を完了とし、レイアウトへと進みます。 

(コラム)CMOS オペアンプ事情 

文献でよく取り上げられる CMOS オペアンプの欠点は「入力オフセットが大きい」「大容量負荷に弱 

い」だと思います。 

前者の「入力オフセットが大きい」点についてですが、これは主に MOS トランジスタのスレッショル 

ド電圧(しきい値電圧:Vth)のばらつきに起因する物です。但し最近は CMOS オペアンプ IC でもオフ 

セット数μV 程度を保証するバイポーラを超える低オフセット品種が増えつつあります。これらは内部 

サンプリング・クロックを使用してオフセットの検出・補正動作を行っており、チョッパー・スタビラ 

イズド・オペアンプ(Chopper Stabilized Op Amp)と呼ばれています。 

さらにこの技術は MOS トランジスタの欠点である比較的大きなフリッカー・ノイズ(低周波領域に存 

在する 1/f に比例するノイズ成分)を抑圧できる特長もあります。 

現在はサンプリング・クロックによるスイッチング・ノイズなどの問題もあり、低中速のセンサーに 

使われる程度の様ですが、いずれ技術進展により問題が解決され、CMOS オペアンプの割合がさらに増 

えて行くと考えています。 

後者の「大容量負荷に弱い」点についてですが、この理由はバイポーラのコレクタ電流がベース・エ 

ミッタ間電圧の指数で増加する(室温で電圧が 26mV 増加すれば電流は 2.7 倍程度となる)のに対し、MOS 

のドレイン電流はゲート・ソース間電圧の 2 乗で増加するためです。こちらについては回路技術による 

問題解決のめどは立っておらず、高速・高スルーレート分野では今後もバイポーラ(あるいは 

Bi-CMOS)・オペアンプが残って行くと思われます。 

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