使用Spartan-3A FPGA 實現低成本DDR2接口使用Spartan-3A ... - Xilinx

技 術 專 欄
使用Spartan-3A FPGA
實現低成本DDR2接口
Xilinx 提供存儲器接口完全解決方案,幫助您的產品更快上市
Input_clock FPGA_Clock
DCM
User_data_valid
User_output_data
User_data_mask
User_input_data
User_address
User_command
User_burst_done
User_cmd_ack
User Interface
LUT Delay
Calibration
Monitor
Clocks all modules in fabric
Write Datapath
Controller
FIFO
Read
Capture
FIFO
LUT
Delay
LUT
Delay
and Control
DM
Spartan-3 Generation
FPGA
圖 1 – Spartan-3 FPGA 系列的 DDR 2 SDRAM 接口實現
12 賽靈思中國通訊 25期
DQS
DQ
DDR2
SDRAM
作者:Adrian Cosoroaba
Xilinx 公司營銷經理
adrian.cosoroaba@xilinx.com
應用通常可分為兩類:一類是高性能應用,以達到
最高帶寬為首要目的;另一類是低成本應用,重降
低系統成本。對於高端應用,Xilinx 提供能夠滿足其達
到最高帶寬需求的 Virtex TM -5 FPGA。
然而,並不是所有客戶都在追求存儲器性能的極
限。每引腳數據速率在 400 Mbps 以下的 DDR SDRAM
和 DDR2 SDRAM 足以滿足大多數低成本系統的需求。
對於這類應用,Xilinx 提供了 Spartan TM -3 系列,其中
包括 Spartan-3、Spartan-3E、Spartan-3A 和 Spartan-3AN
FPGA。
本文講述使用 Spartan-3 FPGA 系列實現 DDR2
SDRAM 存儲器接口的方案架構,並且說明 Xilinx ® 工具
和硬件驗證參考設計如何幫助您構建自己的存儲器接
口。
存儲器控制器和 DDR2 接口
在一個基於 FPGA 的設計中,三個基本構建模塊組成
一組控制器和存儲器接口:讀寫數據接口、存儲器控制器
狀態機,以及將存儲器接口設計橋接到 FPGA 設計其余部
分的用戶界面(圖 1)。
在 Spartan-3 FPGA 系列中,用戶界面為握手型接口。
當連同欲寫的地址和數據發出一條命令(讀或寫)時,用
戶界面邏輯以“user_cmd-ack”信號回應,然後可發出下
一條命令。
結構中實現的功能模塊由數字時鐘管理器 (DCM) 的輸
出進行時鐘控制,該數字時鐘管理器還驅動 LUT(查找
錶)延遲校准監視器。這個校准電路用於選擇相對於讀數
據 (DQ) 對讀數據選通脈衝 (DQS) 進行延遲所需的基於 LUT
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元件的數量,以便為在 FPGA 內部採集數
據而正確對齊讀數據選通脈衝 (DQS)。
在讀取事務過程中,DDR2 SDRAM 器件
將 DQS 和相關數據發送到與 DQ 對齊邊沿
的 FPGA。採集 DQ 是一項艱巨任務,因為
非自由型 DQS 的每個沿上都有數據在變
化。
DQ 採集通過可配置邏輯塊 (CLB) 中的
LUT 實現。DQ 採集的實現使用了一種基
於 LUT 的 tap 延遲機制。DQS 時鐘信號經
過延遲,以提供足夠的時序余量。DQ 採
集是在基於 LUT 的雙端口 RAM 中實現的
DQ
FIFO 0
FIFO_0_WE
FIFO 1 User Data
FIFO_1_WE
IOB Delayed DQS CLB
(圖 2)。LUT RAM 配置成一對 FIFO,每個
數據位都輸入到上昇沿 (FIFO_0) 和下降沿
(FIFO_1) 的 FIFO 中。這些厚度為 16 個入口
的 FIFO 是異步的,具有獨立的讀寫端口。
從 DQS 時鐘域到存儲器控制器時鐘域
的 DQ 傳輸就是通過這些異步 FIFO 完成
的。在存儲器控制器的時鐘域中,可以從
FIFO_0 和 FIFO_1 同時讀出數據。FIFO 的讀
指針是在 FPGA 的內部時鐘域中生成的。
寫使能信號(FIFO_0 WE 和 FIFO1_WE)的
生成是通過 DQS 和一個外部環回或歸一化
信號完成的。
外部歸一化信號作為輸出送至輸入/輸
出模塊 (IOB),然後再作為輸入送至輸入緩
衝器。這種技術可補償 FPGA 與存儲器器
件之間的 IOB、器件和跡線延遲。
寫數據接口生成並控制寫數據命令和
時序。寫數據接口使用 IOB 觸發器和 DCM
的 90 度、180 度和 270 度輸出,發送一個
按照 DDR 和 DDR2 SDRAM 的時序要求與命
令位和數據位正確對齊的 DQS。
此設計的其他方面包括整體控制器狀
態機的邏輯生成和用戶界面。為便於設計
人員使用整個解決方案,Xilinx 開發了存儲
器接口生成器 (MIG) 工具。
控制器的設計
以及與 MIG 軟件工具的集成
為了使您的設計完善,集成包括存儲
Spartan-3
Generation
FIFO_0_WE
FIFO_1_WE
器控制器狀態機在內的所有構建模塊至關
重要。控制器狀態機因存儲器架構和系
統參數不同而異。狀態機代碼也可以很複
雜,它可能是多個變量的函數,例如:
• 架構(DDR、DDR2)
• 組數(存儲器器件的外部或內部)
• 數據總線寬度
• 存儲器器件的寬度和厚度
• 組和行存取算法
最後,數據與選通脈衝比 (DQ/DQS) 這
類參數會進一步加大設計的複雜性。控
CLK
Data/DQS
Address
Normalization
Signal
DDR2
SDRAM
制 器 狀 態 機
必 須 按 正 確
順 序 發 出 命
令 , 同 時 還
要 考 慮 存 儲
器 器 件 的 時
序要求。
使用 MIG
軟 件 工 具 可
生 成 完 整 的
設計。該工具作為參考設計和知識產權作
品中的 ISE TM 軟件 CORE Generator TM 套件的
一部分,可從 Xilinx 免費獲取。MIG 的設計
流程與傳統 FPGA 的設計流程非常相似。
對設計人員的好處是,有了這個軟件工
具,就不必再為物理層接口或存儲器控制
器從頭生成 RTL 代碼。
要設置系統和存儲器參數,可使用 MIG
的圖形用戶界面 (GUI)。例如,選定 FPGA
器件、封裝方式和速度級別之後,可以選
擇存儲器架構,甚至還可以挑選實際的
Xilinx FPGA Spartan-3 FPGA Spartan-3E FPGA Spartan-3A FPGA
開發板 SL361 入門套件 3E 入門套件 3A
支持的存儲器接口 DDR DDR DDR2
存儲器器件或 DIMM(雙列直插存儲器模
塊)。同是這一個 GUI,還可用來選擇總
線寬度和時鐘頻率。另外一些選項可提供
對 CAS(列訪問 DQS)延遲、突發長度和
引腳分配的控制。
用不了一分鐘,MIG 工具即可生成 RTL
和 UCF 文件(分別是 HDL 代碼和約束文
件)。這些文件是用一個經過硬件驗證的
參考設計庫生成的,所用的參考設計根據
您的輸入進行了修改。輸出文件按模塊分
類,適用於此設計的不同構建模塊,如用
戶界面、物理層和控制器狀態機。
錶 1 – 存儲器接口的低成本開發板
技 術 專 欄
您還享有完全的靈活性,可進一步修
改 RTL 代碼。與提供“黑匣子”實現方法
的其他解決方案不同,此設計中的代碼沒
有加密,從而提供了對設計進行修改和進
一步定制的完全靈活性。修改任何可選代
碼之後,都可再次進行仿真,以驗證整體
設計的功能。
MIG 工具還可生成具有存儲器校驗功
能的可綜合測試平台。該測試平台是一個
設計示例,用於 Xilinx 參考設計的功能仿
真和硬件驗證,它可以向存儲器控制器發
出一系列寫命令和讀回命令。您還可將其
用作模板,生成自己的定制測試平台。
設計的最後階段是導入 ISE 項目中的
MIG 文件,將其與 FPGA 設計的其余文件合
併(然後進行綜合、佈局和布線),必要
時還會運行其他時序仿真,並進行硬件驗
證。MIG 軟件工具生成一個批處理文件,
其中有相應的綜合、映射、佈局和布線選
項,以幫助您優化生成最終的位文件。
硬件驗證和開發板
參考設計的硬件驗證是確保解決方案
嚴密可靠的最終重要步驟。
Xilinx 對在硬件中實現 Spartan-3A FPGA
的 DDR2 SDRAM 存儲器接口進行了全面驗
證。我們用低成本的 Spartan-3A 入門套件
板實現了 DDR2 SDRAM 設計,在設計中使
用了板上16 位寬的 DDR2 SDRAM 存儲器器
件和 XC3S700A-FG484 FPGA。此參考設計僅
使用了 Spartan-3A 器件可用資源的一小部
分:IOB 的 13%、邏輯 Slice 的 9%、BUFG
MUX 的 16% 和八個 DCM 之一。本實現方
法為其他功能留下了大量資源。
Xilinx 驗證了各種 Spartan-3 FPGA 系
列的存儲器接口設計。錶 1 所示為各種
Spartan-3 FPGA 系列開發板的硬件驗證存儲
器接口。
結論
使用低成本 Spartan-3 FPGA 系列、存儲
器接口生成器 (MIG) 工具和 Xilinx 開發板,
可加快存儲器接口和控制器的設計。
有關存儲器接口解決方案的進一步信息
和詳情,請訪問 www.xilinx.com/cn/memory。
2007年夏季刊 13