Grundlagen der Technischen Informatik

Grundlagen der 

Technischen Informatik 

10. von Neumann Rechner

Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 342 

Inhalt 

• Struktur und Komponenten eines 

von-Neumann-Rechners 

• Mikroprozessoren 

– Complex Instruction Set Computer (CISC) 

– Reduced Instruction Set Computer (RISC) 

• Busse 

• Speicher 

• Ein-/Ausgabe-Einheiten

Input 

Next-State- 

Logik 


Sequenzieller Rechner 

Zustand 

Speicherelemente 

• Beschreibung durch endlichen Automaten 

Output-Logik 

• ungeeignet zur Beschreibung von realen Rechnern 

– Speicherung grosser Datenmengen und Transport dieser 

Datenmengen zwischen Rechnermodulen 

– Rechner kann sein Verhalten ändern, 

die Funktionsweise des Automaten ist aber vorgegeben. 

Output


Modell eines Rechners 

• Grundbestandteile eines Rechners 

– Zentraleinheit (Central Processing Unit, CPU) 

– Speicher 

– Ein-/Ausgabeeinheiten 

• Problem-unabhängige Rechnerstruktur 

– Für jedes neue Problem wird ein eigenes 

Programm im Speicher abgelegt. 

⇒ Programm-gesteuerter Universalrechner 

• Speicher für Programme und Daten 

– besteht aus Plätzen fester Wortlänge 

– Ansprechen über Adressen

Komponenten eines Mikrorechnersystems 

CPU 


Ein-/ 

Ausgabeeinheiten 

Verbindungswege 

Peripheriegeräte 

Hauptspeicher


Hardwarekomponenten 

• CPU (Mikroprozessor) 

– Verarbeiten von Daten 

durch ein Programm 

– Steuerwerk: 

• Lesen/Interpretieren der 

Befehle und Operanden 

• Ablaufsteuerung 

• Ausführung von Befehlen 

• Ansteuerung der 

E/A-Einheiten und des 

Hauptspeichers 

– Operationswerk 

• Zwischenspeicherung 

• logische u. arithmetische 

Operationen 

• (Haupt-/Arbeits-)Speicher 

– Speichern von Daten und 

Programmen 

• Ein-/Ausgabeeinheiten 

– Schnittstelle zwischen 

Mikroprozessor und 

Peripheriegeräten 

– Einlesen/Ausgabe von 

Daten von/an 

Peripheriegeräte 

– Anpassung der Formate und 

Geschwindigkeiten bei 

Datenübertragung 

– passiver Interface-Baustein/ 

Prozessor, Register

Struktur eines von-Neumann-Rechners 

Mikroprozessor 

Steuerbus 

Adressbus 

Datenbus 

Speichereinheit 

(z.B. 

ROM) 

... 


Speichereinheit 

(z.B. 

RAM) 

Peripheriegerät 

Ein-/ 

Ausgabeeinheit 

... 

Peripheriegerät 

Ein-/ 

Ausgabeeinheit

Klassifikation von von-Neumann-Rechnern 

• Personalcomputer (Mikrocomputer) 

– Einbenutzerbetrieb 

– netzwerkfähig 

• Arbeitsplatzrechner (Workstations) 

– höhere Leistungsfähigkeit 

– Mehrbenutzer-Betriebssysteme 

– vgl. Minicomputer 

• Grossrechner (Mainframes) 

– viele Anwender 

– Hochleistungsrechner 

– mehrere Prozessoren, Spezial-Hardware 

Torsten Braun, IAM, Universität Bern: GTI, WS 00/01 348

Kennzeichen eines von-Neumann-Rechners 

• Bearbeitung eines speziellen Problems erfolgt durch 

ein Programm ( = Folge von Befehlen) 

• Zu jedem Zeitpunkt führt die CPU genau einen Befehl 

aus, welcher höchstens einen Datenwert bearbeiten 

kann (Single Instruction Single Data, SISD). 

• Alle Speicherworte können als Daten, Befehle oder 

Adressen verwendet werden. 

• Daten und Programme werden nicht in getrennten 

Speichern untergebracht, ohne weitere Massnahmen 

besteht kein Schutz vor inkorrektem Zugriff 


Mikroprozessorbefehlssatz 

• Programm (im Hauptspeicher) legt 

Funktionsweise eines Mikroprozessorsystems fest. 

– Folge von Binärzahlen nach festem Format 

(Maschinencode), schwer lesbar 

– benutzerfreundliche Darstellung: Assemblersprachen mit 

speziellem Mnemocode für jeden Befehl 

• Befehlssatz legt Art der möglichen Befehle fest. 

• Befehle für 

– Datentransport 

– arithmetische und logische Verknüpfungen 

– Änderung der Abarbeitungsreihenfolge 



Maschinenbefehlssätze 

• Complex Instruction Set Computer (CISC) 

– Beispiele: 

Intel i386, Motorola MC680x0, MIPS R3000 

• Reduced Instruction Set Computer (RISC) 

– Beispiele: 

Sun (Ultra)SPARC, DEC Alpha, 

Motorola PowerPC, MIPS R10000, 

auch: Intel Pentium II

μIR 

+1 

Registerspeicher 

μPC 

CISC-Prozessorstruktur 

Mikroprogrammspeicher 

μCS 

4 4 

DR1 

DR2 

SR 

DB1 

CC 

ALU 

6 4 

DB2 5 


5 

5 

2 

PC 

Befehlsdekodierung: 

Verzweigung 

im Mikroprogramm 

1,3 

4 

IR AR 

1,3 

+1 

1 3 

1,3,4 

1,3,4 

Hauptspeicher 

C 

A 

D


CISC-Mikroprozessor 

• Ausstattung der Prozessoren mit immer mächtigeren 

Befehlssätzen (70er Jahre) mit dem Ziel die semantische 

Lücke zwischen höheren Programmiersprachen und den 

einfachen Maschinenbefehlen zu verringern 

• typisch: > 200 Befehle 

• grosse Anzahl von Adressierungsarten 

• Kombinationen von Befehlen und Adressierungsarten 

• Mikrocode für jeden Befehl in Steuerwerk 

• Mikroprogrammierung des Steuerwerks ist langsamer als 

feste Verdrahtung. 

• Versuch, CPU durch komplexe Instruktionen stärker zu 

belasten (Speicherbus als Flaschenhals) 

• Viele Instruktionen und Adressierungsformen werden sehr 

selten verwendet.


CISC-Mikroprozessor 

• Operationswerk 

– Rechenwerk 

• Aufgabe: Ausführen von 

Berechnungen 

• Arithmetic and Logical Unit (ALU) 

• Registerspeicher 

• Operandenregister DR1, DR2 

• interne Datenbusse DB1, DB2 

(mit D verbunden) 

• Prozessorstatusregister SR 

(Overflow, Carry) 

– Leitwerk 

• Befehlszähler 

(program counter, PC) 

• Instruktionsregister IR 

(1. Befehlswort) 

• Adressregister AR 

(2./3. Befehlswort) 

• Steuerwerk 

– Festwertspeicher für 

Befehlsdekodierung 

(Erzeugen von 

Mikroprogrammstartadressen) 

– Mikroprogrammspeicher 

(micro control store, μCS) 

– Mikrobefehlszähler 

(micro program counter, μPC) 

– Mikrobefehlsregister 

(micro instruction register, μIR)


Rechenwerk 

• 2 unabhängige Datenbusse (DB1, DB2) 

• Arithmetisch Logische Einheit (ALU) 

verknüpft die zu Ausführungsbeginn 

in DR1 und DR2 geladenen Operanden 

• erzeugt Resultat und Statusinformation 

(Condition Code (CC) für 

Programmverzweigungen) 

• Quelle und Ziel von Datentransporten: 

Haupt- oder Registerspeicher 

(2-Port-Speicher, für Zwischenergebnisse)


Mikrobefehle 

• Befehlszähler enthält aktuelle Befehlsadresse 

• Inkrementieren oder Laden mit Sprungadresse 

• Ablaufschritte (Mikrobefehlssequenzen) von Befehlszugriff 

und Befehlsausführung durch Mikroprogramm vorgegeben 

• Startadressen der Mikrobefehlssequenzen werden durch 

Festwertspeicher der Befehlsdekodierung erzeugt und in 

Mikrobefehlsregister zur Ausführung geladen 

• Adressierung der einzelnen Mikrobefehle durch 

Mikrobefehlsregister 

• Mikrobefehl wirkt auf 

– Operationswerk (Durchschalten d. Datenwege, ALU-Operationen) 

– prozessorexterne Komponenten über Steuerleitungen

(Maschinen-)Befehlszyklus 

• Ablauf für Befehlszugriff und -ausführung 

• Taktgenerator erzeugt Prozessor-(Maschinen-)takt 

(typische Taktfrequenz: mehrere 100 MHz) 

• Beispiel: zweistellige Operation 

1. Transport des Befehls vom Hauptspeicher in Befehlsregister, 

Erhöhen des PC 

2. Befehlsdekodierung 

3. Transport des 1. Operanden von Haupt- oder Registerspeicher 

in Operationswerk 

4. Transport des 2. Operanden in Operationswerk 

5. Operationsausführung (Verknüpfen der Operanden) 

6. Transport des Resultats vom Rechenwerk in Haupt- oder 



• ADD SPADR, R5 


Beispiel Befehlszyklus 

– PC → Hauptspeicher → IR, 

PC+1 → PC 

– Befehlsdekodierung 

– PC → Hauptspeicher → AR, 

PC+1 → PC 

– AR → Hauptspeicher → DR2, 

Registerspeicher → DR1 

– DR2 + DR1 

→ Registerspeicher, 

Statusinformation → SR 

– Lesen des 1. Befehlsworts 

– Auswerten Op-Code und 

Adressierungsarten 

– Lesen Adresse 1. Operand 

– Lesen der Operanden 

– Addition, 

Schreiben des Resultats in 

Registerspeicher u. Statusinfo 

nach SR (CC-Bits)


CISC-Registersatz 

• Vom Programm direkt ansprechbare Prozessorregister 

• Spezial- und Universalregister (Arbeitsregister) 

R0 

R1 

R2 

R3 

R4 

R5 

R6 

R7 

User-Stackpointer-Register USP 

Supervisor-Stackpointer-Register SSP 

Framepointer-Register FP 

Vectorbase-Register VB 

Befehlszähler PC 

Status-Register SR



• allgemeine Register (Beispiel: R0-7) 

• Operandenzugriffe im 

– Byteformat (Bits 7 - 0) 

– Halbwortformat (Bits 15 - 0) 

– Wortformat (gesamtes Register) 

– Doppelwortformat 

(zwei aufeinanderfolgende Register) 

• MC680x0: 2 Registerspeicher 

– D0-7: Daten / Operanden 

– A0-7: Adressen und Indizes


Stackpointerregister 

• Im Beispiel: User-/Supervisor-Stackpointer-Register 

• Adressierung eines Keller-(Stapel-)speichers 

• Stapelelemente können nur oben aufgelegt/ entnommen werden 

• Inkrementieren/Dekrementieren des Stackpointers 

• Benutzung auch bei Unterprogrammsprüngen 

PUSH.W 

POP.W 

N-8 

N-4 

N 

N+4 

Stackpointer

Framepointer- und Vectorbase-Register 

• Framepointer-Register 

– Rahmen (Frame): 

zu einem Unterprogramm 

gehörender Stackbereich 

– Zugriff in diesem 

Unterprogramm erfolgt 

relativ zur Basisadresse 

des Rahmens 

(Framepointer) 

– Verwaltung des aktuellen 

Framepointers in 

Framepointer-Register 

– verschiedene Rahmen 

für 1 Unterprogramm bei 

verschiedenen 

Unterprogrammaufrufen 


• Vectorbase-Register 

– enthält Basisadresse der 

Vektortabelle 

(Startadressen und weitere 

Statusinformation der 

Unterbrechungsroutinen) 

– Ändern der Basisadresse 

erlaubt schnelles 

Umschalten zwischen 

Vektortabellen beim 

Prozesswechsel

• Program Counter, PC 


Befehlszähler 

• enthält Adresse des nächsten Befehls 

• Vielfaches von Bytes oder Halbworten 

• Verändern des PC 

– Inkrementieren 

– Überschreiben bei Sprungbefehl 

PC


Statusregister 

Supervisorbyte Userbyte 

T1 T0 S IM2-IM0 N Z V C 

Interruptmaske 

CC 

• T0/1: Trace-Modus: Unterbrechung nach jedem Befehl oder nach 

jeder Programmverzweigung 

• S = 1: Supervisor-Modus 

• IM0-2: Interruptmaske 

• Condition Code (CC): 

– Negative, N = 1: negatives Resultat einer Operation 

– Zero, Z = 1: Resultat einer Operation = 0 

– Overflow, V = 1: Überlauf bei Überschreiten des Zahlenbereichs von 

2-Komplement-Zahlen 

– Carry, C = 1: Übertrag bei arithmetischen Operationen


RISC-Mikroprozessor 

• Entgegengesetzte Strategie zu CISC, 

wichtig ab Ende 70er Jahre 

• Idee: Reduktion der CISC-Befehlsliste auf 

elementare Befehle, die in Mikrobefehlen 

eines Mikroprogramms vorkommen. 

• Prozessorstruktur ohne Mikroprogrammierung 

• fest verdrahteter Befehlsdekodierer u. Steuerwerk 

• Beispiele: 

– Scalable Processor Architecture (SPARC) 

– Microprocessor without Interlocked Pipeline Stages 

(MIPS)


RISC-Generationen 

• 1. Generation 

– Erste Entwicklungen 

– z.B. Berkeley: 138 Register, 39 Instruktionen 

– 20´000 - 100´000 Transistorfunktionen 


– Umfangreichere Befehlssätze, 

z.B. für Gleitkommaoperationen 

– weitere Funktionen, z.B. zur Speicherverwaltung 

– 300´000-1´000´000 Transistorfunktionen 


– Chip-interner Parallelismus

CWP 

-1 

+1 

3 

4 

1 

+1 

Datenregisterspeicher 

2 

3 

4 

RISC-Prozessorstruktur 

PC 

Maschinenprogramm- 

Cache 


IR 

BA (Branch Address Register) 

3 

4 

ALU 

Steuerschaltnetz 

4 

3 

CC 

SR 

AR 

Hauptspeicher 

C 

A 

D

Unterschiede CISC-/RISC-Prozessor 

• Programm- und Datenspeicher mit Zugriff im 

Prozessortakt 

• Extra-Programmspeicher (Cache) für aktuellen 

Programmausschnitt 

• Extra-Datenspeicher für aktuellen Datenausschnitt 

• Blockweise Adressierung bei grossem Registerspeicher 

• Arithmetisch-logische Operationen im Prozessortakt 

• Gleichzeitig überlappende Ausführung von Teilen 

mehrerer Befehle (Fliessbandverarbeitung, Pipelining) 


Programm- und Datenspeicher 

mit Zugriff im Prozessortakt 

• Maschinenprogramm-Cache, PC, IR ersetzen 

Mikroprogrammspeicher, μPC, μIR 

• PC und IR entfallen gegenüber 

CISC-Prozessor 

• grösserer (Daten-)Registerspeicher 

übernimmt Aufgabe des Datenspeichers 

• zeitgleicher Zugriff auf 

Programm- und Datenspeicher 


Extra-Programmspeicher 

für aktuellen Programmausschnitt 

• Programmspeicher als RAM / Cache enthält 

wechselnde aktuelle Programmausschnitte 

• ersetzt Mikroprogrammspeicher 

• automatisches Füllen mit Befehlen 

aus dem Hauptspeicher 


Datenspeicher für aktuellen Datenausschnitt 

• Dreiport-Registerspeicher 

• deutlich grössere Anzahl von Registern 

(Register-Fenster) als bei CISC 

• Laden und Speichern 

als einzige Befehle zum Speicherzugriff 

– Füllen durch explizite Lade-Befehle 

– Resultate werden durch explizite Speichere-Befehle 

in den Hauptspeicher zurückgeschrieben 

• arithmetische und logische Registeroperationen 

• Programm- und Datenlokalität erforderlich 

→ Transfer von grösseren Speicherbereichen in 

Registerspeicher vor Operationsausführung 

• aus Geschwindigkeitsgründen als Cache realisiert 


Blockweise Adressierung 

• Registeradresse ggf. zu lang, 

um sie im Befehlswort unterzubringen 

• bei RISC: 

keine Ausdehnung des Befehls über mehrere Worte 

• sondern: 

Aufteilen des Speichers in Blöcke (Fenster) 

– unterer Teil der Registeradresse im Befehl 

– oberer Teil wird in Spezialregister 

(current window pointer, CWP) vorgegeben 

– Zusammenfügen (Konkatenieren) der beiden Teile zur 

Adressierung des Registerspeichers 


Arithmetisch-logische Operationen 

im Prozessortakt 

• Einfache Befehle erlauben Ausführung in einem 

Taktschritt, z.B. Addition und Subtraktion. 

• Multiplikation muss (maschinen)programmiert 

werden. 

• Kombination mit CISC-ähnlichen 

Koprozessoren für 

– Multiplikation 

– Division 

– Gleitkommazahlenverarbeitung 


Befehlsphasen-Pipelining 

• paralleles Holen und Ausführen eines 

Maschinenbefehls in einem Taktschritt 

• Befehlsausführung besteht aus mehreren Teilen 

– Befehl holen (fetch, F) 

– Befehl dekodieren und Operanden holen (decode, D) 

– Operation ausführen (execute, E) 

– Resultat schreiben (write, W) 

• gleiche Zugriffszeiten auf die verschiedenen 

Speicher erforderlich 

F 

D 

F 

E 

D 

F 

W 

E 

D 

F 


clr r5 

W 

E 

D 

move r1,r6 

W add r1,r2,r7 

E W sub r3,r4,r8

instruction 

fetch 

instruction 

decode 

instruction 

fetch 

data 

fetch 

instruction 

decode 

instruction 

fetch 


Superpipelining 

data 

fetch 

data 

fetch 

instruction 

decode 

execute 

data 

fetch 

data 

fetch 

result 

write 

execute 

data 

fetch 

result 

write 

execute 

result 

write

instruction 

fetch 

instruction 

fetch 

data 

fetch 

data 

fetch 

instruction 

fetch 

instruction 

fetch 

Pipeline kann mehr als 

eine Instruktion 

aufnehmen (CPI

Very Long Instruction Word (VLIW) 

• Verarbeitung mehrerer Befehlsströme 

• Anzahl der Befehlsströme = 

Anzahl der vorhandenen parallel 

arbeitenden Funktionseinheiten 

• Befehlswort für n Funktionseinheiten 

umfasst n Operationen 

• In einem Schritt kann an jede Funktionseinheit 

ein Befehl abgegeben werden. 


Maschinen-/Assemblerprogrammierung 

• weniger und einfachere Befehle 

• weniger Adressierungsarten 

• Detailliertheit des RISC-Maschinencodes 

entspricht der CISC-Mikroprogrammierung 

• daher: komplexere Maschinen- 

/Assemblerprogrammierung 



RISC-Programmierung 

• in höherer Sprache oder 

• in einer Pseudomaschinen-/Assemblersprache 

• höhere Anforderungen an den Assembler 

(Compilerfunktionen) 

• leistungsfähige Compiler erforderlich 

– Compiler benutzen selten komplexe Befehle für 

automatisch generierten Maschinencode. 

– optimierende Compiler 

• Verlagerung vieler Aufgaben von 

Ausführungszeit in die Übersetzungszeit 

• effizienter Code 

• Umstellen der Befehle zur Optimierung


RISC-Registersatz 

• allgemeiner Registerspeicher und 

spezielle Register (wie bei CISC), 

z.B. SR u. Arithmetikregister 

• zusätzlich: 

– ein oder (durch Fliessbandverarbeitung bedingte) 

mehrere Befehlszähler 

– Registerspeicher ist üblicherweise erheblich grösser 

• unstrukturierter Registerspeicher / 

Registerfenster mit fester oder variabler Grösse 

– Zuordnung von Bereichen des Registerspeichers 

(Fenster) zu Unterprogrammen 

• unüblich: Stackpointer-Register

Unstrukturierte Registerspeicher 

• z.B.: einfache 

Erweiterung: r0 - r31 

• Beispiele: 

– PowerPC mit speziellen 

Funktionen 

– MIPS 

• r0 liefert beim Lesen 0 

(für 

Vergleichsoperationen) 

• r31 zur Speicherung der 

Rücksprungadresse 

(als Ersatz für Stack- 

Pointer) 


• Nachteil 

– Auslagern und Laden der 

Register zum/vom 

Hauptspeicher bei 

Unterprogrammen, um 

dem Unterprogramm 

Arbeitsregister zur 

Verfügung zu stellen 

• Vorteil 

– Parameterübergabe

Registerfenster fester Grösse 

• Vergrösserung des 

Registerspeichers 

• Strukturierung 

• Beispiel: SPARC 

– Jedem Unterprogramm ist 

ein Ausschnitt 

(Fenster, window) mit 24 

Registern zugänglich 

– insgesamt 136 Register: 

8 globale Register, 

8 Fenster à 16 Register 

– CWP: 

current window pointer 

• save dekrementiert CWP 

• restore inkrementiert CWP 

• Schreiben von PC und der 

Eingangsparameter in Out 

• Window-Overflow-Trap: 

Auslagern der Fenster 


vorangehendes 

Fenster 

In n+1 

globale 

Register 

Local n+1 

Out n+1 In n 

CWP 

restore 

aktuelles 

Fenster 

Local n 

save 

nachfolgendes 

Fenster 

Out n In n-1 

Local n-1 

Out n-1

Registerfenster variabler Grösse 

• basisrelative 

Adressierung 

• Fenster mit frei wählbaren 

Basisadressen im 


• Beispiel: Am29000 

– 128 lokale Register 

– 64 globale Register 

• Überlappung der Fenster 

für Parameterübergabe 

• Local-Bereich für 

lokale Variable 


Basis A 

Basis B 

(aktuell) 

Local 

Out In 

vorangegangenes 

Fenster 

r0 

r1 

r2 

... 

Local 

Out 

aktuelles 

Fenster 

r0 

r1 

r2 

...



• ähnliche Aufgaben wie bei CISC 

– Bedingungsbits N,Z,V,C 

– Modus (S) 

– Interruptmaske (Processor Interrupt Level, PIL) 

• geringe Unterschiede 

– previous S-Bit (PS): Sichern der aktuellen Betriebsebene 

– trap enable: globales Sperren von Interrupts, 

sonst Sperren durch Software 

Beispiel: SPARC 

N Z V C PIL S P S E T CWP


Befehlszähler 

• Beispiel: SPARC 

– mehr als ein PC 

– erforderlich bei Programmunterbrechung 

• nPC 

– übernimmt bisherige Funktion des PC, 

d.h. Befehlsadressierung beim Holen des Befehls 

• PC 

– speichert vorangegangenen Zustand des nPC 

– verweist auf Befehl, der sich im Zustand 

„Dekodieren und Operand holen“ befindet


Busse 

• Bus = Verbindungsweg zwischen Systemkomponenten 

• Bündel von funktional zusammengehörenden 

Signalleitungen, auf denen fest formatierte Bitfolgen 

transportiert werden müssen 

– seriell (1-Bit-Leitung, billige Lösung) 

– parallel (parallele Übertragung mehrerer Bits) 

• Busse können mehrere Rechnerkomponenten verbinden 

→ Synchronisation erforderlich 

• Mikroprozessor als aktive Komponente (Master) steuert 

Bussystem. 

• Speicher und E/A-Einheiten sind in der Regel passiv 

(Slaves). 

• Zwei Systemkomponenten werden gleichzeitig auf den 

Bus geschaltet (je ein Sender und Empfänger).


Busspezifikationen 

• Standardisierung von Bussen zur Kombination 

von Baugruppen verschiedener Hersteller 

• Spezifikationen 

– mechanische und elektrische Eigenschaften 

– Regeln für Funktionsabläufe zwischen 

Busteilnehmern (Busprotokolle) 

• Bussignale 

• Zeitverhalten 

• Zusammenwirken der Bussignale


Bussignale 

• Signalfluss 

– unidirektional (z.B. zum Anlegen von Adressen) 

– bidirektional (z.B. für Datentransport) 

• Steuersignale: 

– meist 0-aktiv 

• Signalausgänge mit TriState-Logik 

– Zustände 

• 0 

• 1 

• hochohmig (zur Signalabkopplung)

Sammelleitungen 

Stichleitungen 

Daisy-Chain-Leitungen 


Leitungsverbindungen 

in 

out


Busankopplung 

• CE=1: 

hochohmiger Zustand der 

Datenbusanschlüsse 

• Daten-, Adress- und 

Steuerleitungen werden 

über Treiber an Bus 

geschaltet 

• Treiberbausteine 

– Tri-State-Funktion 

– treiben grössere Buslast 

• (CE,R/W) 

– (0,0): A ← B 

– (0,1): A → B 

– (1,x): hochohmig 

A0 

A7 

B0 

... ... 

CE R/W 

B7


Busarten 

• Unterscheiden von Leitungsbündeln 

(Systembus) 

– Datenbus 

– Adressbus 

– Steuerbus 

– Versorgungsbus 

• Varianten 

– 32-Bit-Prozessoren: 

32-Bit Adress- und Datenbus (Split-Bus) 

– 64-Bit-Prozessoren: 

64-Bit-Bus im Multiplexbetrieb für 64-Bit-Daten und 

32/64-Bit-Adressen (Multiplex-Bus)


Split- und Multiplex-Bus 

• Split-Bus 

– getrennte Adress- und 

Datenleitungen 

– Motivation: Adresslänge 

unterscheidet sich von 

Speicherzellenlänge 

• 32 Bit-Adressbus: 

Adressierung von 2 32 = 

4 GB Daten 

• 64-Bit-Datenbus: 

Ansprechen von 64 Bit 

Daten in einem Zugriff 

– gleichzeitige Übertragung 

von Daten und Adressen 

– separate Arbitrierung 

möglich 

• Multiplex-Bus 

– Adressen und Daten 

werden nacheinander 

(Multiplexbertrieb) 

übertragen 

– bei gleicher Leitungszahl 

höhere 

Übertragungsbreite 

– Turnaround-Zyklus 

zwischen Adressausgabe 

und Dateneingabe zur 

Richtungsumschaltung

• Einzelbuszyklus 


Buszyklenarten 

– eine einzige Datenübertragung 

• Blockbuszyklus 

– Annahme: Prozessoren mit On-Chip- 

Cache zur Zwischenspeicherung von 

Befehlen und Daten 

– Blockweises Laden (cache fill) und 

Schreiben (write back) der Cache- 

Inhalte, Blockgrösse: z.B. 4 Wörter 

– Erster Zugriff wie Einzelbuszyklus, 

weitere Zugriffe benötigen weniger Zeit 

– nur 1 initialer Adresstransfer; 

prozessorexterne Adressfortschaltung 

durch Speicheransteuerung oder 

Speicherbausteine 

• DMA-Zyklus 

– Folge einzelner 

Übertragungen mit jeweils 

einzelner Adressierung 

(fortlaufend oder nicht 

verändernd) 

• Langer Blockbuszyklus 

– erlaubt mehr als 4 

Datentransfers 

– für Speicher-Speicher- 

Transfers

Einzelbuszyklus 

Blockbuszyklus 

DMA-Zyklus 

DMA-Zyklus 

(beide Flanken) 


Buszyklen bei Split-Bus 

A 32 

D 32 

A 32 

D 32 

A 32 

D 32 

A 32 

D 32 

A 1 

A 1 

D 1 

D 1 

D1 ‘ D1 ‘‘D1 ‘‘‘ 

A1 A2 A3 A4 A 1 A 2 A 3 A 4 

D 1 

D 1 

D 3 

D 2 

A 5 A 6 A 7 

D 2 D 4 D 6 

D 5 

D 3 

(nicht)veränderliche 

Adressen

langer Blockbuszyklus 

langer Blockbuszyklus 

(beide Flanken) 

Buszyklen bei Multiplex-Bus 

Einzelbuszyklus AD64 AD64 D1 D1 Lesen Schreiben 

Blockbuszyklus 

AD 64 

AD 64 

AD 64 


A 1 

A 1 

A 1 

A 1 

D 

Turnaround- 

Zyklus 

D 1 

A 1 

D 1 ‘ D 1 ‘‘D 1 ‘‘‘ 

D D D D D 

D D D D D D D D D D D D 

Schreiben


Speicher 

• Halbleiterspeicher 

– Schreib-/Lesespeicher (RAM) 

– Festwertspeicher 

(ROM, PROM, EPROM, EEPROM) 

– Assoziativspeicher (CAM) 

• Massenspeicher 

– Bänder 

– Floppy Disks 

– Magnetplatten 

– optische Platten


Speicherhierarchie 

Grösse, 

CPU-Entfernung, 

CPU 

Zugriffszeit Preis 

Register 

Cache 

Hauptspeicher 

Hintergrundspeicher


Speichertypen 

• Register 

– AR, IR, PC, ... 

• Cache 

– Idee: 90:10-Regel 

(90% der Zugriffe auf 10% der Daten) 

• Arbeits-/Primärspeicher 

– Halbleiter-Bauelemente 

– Grösse bis zu 1 GB 

• Hintergrund-/Sekundärspeicher 

– magnetisierbare oder optische Medien

m 

D 

m 

m 

D: Datenleitungen 

m 

+1 


Speichersymbolik I 

Register mit unidirektionalen 

Schreib-/Leseleitungen 

Register mit bidirektionalen 

Schreib-/Leseleitungen und Zählfunktion

RAM 

ROM 

A 

A 

n 

n 

D 

D 


Speichersymbolik II 

m 

m 

Zweiport- 

RAM 

A 1 

n 

A: Adressleitungen 

Assoziativspeicher 

(content 

addressable 

memory, CAM) 

A 2 

n 

n 

D 2 

D 1 

D 

m 

m 

m

ROM und RAM-Speicher 

• Read Only Memory (ROM) 

– Festwertspeicher 

• Random Access Memory (RAM) 

– Speicherzellen können wahlweise angesprochen 

werden 

– Lese- oder Schreiboperationen 

• ROM und RAM können Daten und 

Programme enthalten 



Festwertspeicher 

• enthält oft Befehle, die durch die CPU für 

verschiedenartige Aufgaben ausgeführt 

werden müssen 

• Speicherung von Systemfunktionen in Form 

von Mikroprogrammen 

• Typen 

– programmable ROM (PROM) 

– erasable PROM (EPROM) 

– electrically EPROM (EEPROM)

Steuerlogik 


ROM 

Decodierer 

Codierer 

Bausteinanwahl Adresse Datum

Steuerlogik 


RAM 

Decodierer 

Speicherzellen 

Bausteinanwahl Adresse Datum 

Lese-/Schreibanwahl 

Datenbustreiber

Content Addressable Memory (CAM) 

Alterungslogik 

Steuerlogik 

Adresszellen 


Speicherzellen 

Laden Adresse Datum 

Anwahl Lesen/Schreiben 

• beschreibbare 

Adresszellen 

• Einsatz: 

Cache-Speicher 

hit/miss

μP 

Adressierung von Systemkomponenten 

isolierte Adressierung 

Speichereinheiten 

Interfaceeinheiten 


Steuerleitung 

A31-0 

speicherbezogene Adressierung 

Speicheradressen 

E/A-Adressen

• Ebenen 

Adressierungshierarchie 

– Speicherplatz- / 

Registeradressen 

– Bausteinebene 

– Blockebene 

– Kartenebene 

• codierte Adressierung 

– jedes Codewort eines Felds 

zur Komponentenanwahl 

nutzbar 

– erfordert Dekodierbausteine 

auf Karten 


16MB-Speicherkarte: 

Adresse einer Speicherzelle 

31 0 

8 2 20 2 

Kartenanwahl 

Blockanwahl 

Wortadresse 

Byteadresse 

Interface-Karte: 

Adresse eines Interface-Registers 

31 0 

25 3 4 

Kartenanwahl 

Bausteinanwahl 

Registeradresse

Kartenadresse, 

z.B. 0x02 

= 

A31-A24 

SEL 

CE 

0 

1 

2 

3 

A23-A22 


Adressdekodierung 

Block 0 

CS 

A21-A2 

Block 1 

CS 

Block 2 

CS 

Block 3 

CS 

CE: Chip Enable 

SEL: Select

Byte-, Halbwort-, Wortanwahl 

• Byte-Enable-Signale BE3-0 zur Adressierung einzelner Bytes 

• Auswertung der Adressbits A1-0 

• rechtsbündiges Speichern von Bytes oder Halbwörten in Registern erfordert 

Verschiebelogik im Prozessor 

• im Beispiel: Big-Endian Byte-Ordering 

Datenformat (SIZ1-0) Adresse A1-0 

Byte (01) 

Halbwort (10) 

Wort (00) 

00 

01 

10 

11 

00 

10 

00 


Speicherwort/Datenbus


Dynamische Busbreite 

• Am Datenbus angeschlossene Einheiten 

können Torbreite von 8, 16, 32 Bits haben 

• Adressierte Einheit teilt während Buszyklus 

Busbreite (bus width) mit 

– Steuersignale BW0, BW1 

• links- oder rechtsbündiger Anschluss der 

8/16-Bit-Einheiten am Datenbus

Prozessorregister 

3 2 1 0 

Datenbus 

Verschiebelogik 

3 

2 1 

0 


Dynamische Busbreite 

16-Bit- 

Speicher 

32-Bit-Transport zwischen 

Prozessorregister und linksbündig 

angeschlossenem 16-Bit-Speicher 

bei ungerader Speicheradresse 

3 B 

2 

0 

Datenbus 

3 HW 

1 

2 W 

1 W 

SIZ1 SIZ0 A2 A1 A0 BW1 BW0 

0 0 0 0 1 1 0 

1 1 0 1 0 1 0 

0 1 1 0 0 1 0 

2 

1

Datentransportsteuerung 

• Abläufe beim Durchführen des Datentransports 

(Buszyklus) 

– Adressieren der passiven Einheit (Slave) 

– Ankoppeln der adressierten Einheit an den Datenbus 

– Angabe der Transportrichtung 

– Bereitstellung der Adresse 

– Bereitstellung und Übernahme der Daten 

• Steuerung der Abläufe bei der aktiven Einheit (Master) 

• Slave mit Quittierungs- und Signalisierungsfunktionen 

• Synchronisation der Aktivitäten von Master und Slave 

– synchron (durch Bustakt) 

– asynchron (durch Steuersignale) 


BUSCLK 

CSTART 

(Master) 

READY 

(Slave) 


Synchroner Bus 

Schreib-/Lesezyklus Schreib-/Lesezyklus 

ohne Wartezyklen mit 1 Wartezyklus 

Adresse 

gültig 

Datum 

gültig 

DatenAdres- Datum SlaveDatum 

Datenüberse 

gültig nicht gültig übernahmegültig 

(write) bereit(read) 

nahme

Signale beim asynchronen Bus 

• AS: Address Strobe 

– durch Master 

– zur Anzeige der Gültigkeit der Adresse 

• DS: Data Strobe 

– vom Master 

– zur Anzeige gültiger Daten beim Schreiben 

– zur Datenübernahme beim Lesen 

• DTACK: Data Transfer Acknowledge 

– vom Slave 

– zur Datenübernahme beim Schreiben 

– zur Anzeige gültiger Daten beim Lesen 

– Verzögern des Buszyklus 


CPUCLK 

AS 

DS 

DTACK 


Asynchroner Bus 

Schreibzyklus Lesezyklus 

ohne Wartezyklenohne 

Wartezyklen 

Adresse 

gültig 

DatumDaten 

Adresse Datum 

gültig über gültig gültig 

nahme 

Lesezyklus 

mit 1 Wartezyklus 

Daten- AdresseSlave 

über gültig nicht 

nahme bereit 

Datum 

gültig 

Datenübernahme

Datentransport für 16MB-Speicherkarte 

Delay 

Kartenanwahllogik 


SEL 

16 MB RAM 

Speicheransteuerlogik 

DTACK DS A31-24 AS A23-2 BE3-BE0 R/W D31-0

Master 

Slave 

Prozessortakt 

A31-2,BE3-0 

R/W 

AS 

DS 

DTACK 

D31-0 

Asynchroner Schreib- und Lesezyklus 



Datum bereit 

Datenübernahme 

Datenübernahme Datum bereit 

vom Master v. Slave

Synchroner Schreib- und Lesezyklus 

Bustakt 

A31-2,BE3-0 

R/W 

CSTART 

READY 

D31-0 v. Master 



v. Slave

Takt 

A31-4 

BE3-0 

A3-2 

R/W 

CSTART 

LAST 

READY 

BREADY 

D31-0 

Synchroner Blockbuszyklus 

Einzellesezyklus Blockbuszyklus als Lesezyklus 


Datum Datum Datum Datum Datum

• statische RAMs 

– SRAMs 

– basieren auf Flipflops 

– teuer 

– schnell 

(geringere Zugriffszeit) 

– grösserer Platzbedarf 

– zum Aufbau von 

Cache-Speichern 


RAMs 

• dynamische RAMs 

– DRAMs 

– basieren auf Kondensatoren 

– preiswert 

– langsamer 

(grössere Zugriffszeit wegen 

„Erholzeit“ (Auffrischen): 

2 Zugriffe / Zyklus) 

– kompakter 

– zum Aufbau von 

Hauptspeicher

CS 

WE 

A9-A0 

D in 

Schreibverstärker 

A19-A10 

Zeilenadresskodierer 

10 

00 

01 


SRAM-Struktur 

1-Bit- 

Speicherzelle 

(Flipflop) 

Spaltenadressdekodierer 

Speichermatrix 

1024x1024 Bits 

Leseverstärker 

D out

Adresse 

CS 

WE 

D in 

D out 

Schreib- und Lesezyklus bei SRAMs 



gültige Daten 

Zugriffszeiten: 5-80 ns 

gültige Daten

WE 

CAS 

RAS 

A10-A0/ 

A21-11 

Refresh- 

Steuerung 

Refreshzähler 

D in 


DRAM-Struktur 

Z 

A 

R 

S 

A 

R 

WE- 

Steuerung 

Zeilenadresskodierer 

D in 

Puffer 

1-Bit- 

Speicherzelle 

(Kondensator) 

Schreib-/Lese-Verstärker 

Spaltenadressdekodierer 

Speichermatrix 

2048x2048 Bits 

D out 

Puffer 

D out

C Leitung 

D i 

1-Bit-DRAM-Speicherzelle 

T 

C sp 

Zeilenanwahlleitung 


• Vorteil: 

– Platzbedarf (4:1) 

• Nachteil: 

– Entladen des Kondensators 

erfordert Auffrischen 

• Auslesen der Bits einer Zeile 

in Flipflops der Lese- 

/Schreibverstärker mit anschliessendemZurückschreiben 

(doppelte Zykluszeit) 

• implizites Auffrischen beim 

Lesen und Schreiben 

• minimale Refresh-Abstände: 

2-128 ms 

• explizite Refresh-Zyklen

Adresse 

RAS 

CAS 

WE 

D in 

D out 

Schreib- und Lesezyklus bei DRAMs 



Reihe Spalte Reihe Spalte 



typische Zeiten: Zugriffszeiten: 60 ns, Zykluszeit: 110 ns

0 

1 

1M-1 

Aufbau von Speicherbänken 

0 

1 

1M-1 

Bitspeicher Bytespeicher 


31 19 0 

12 20 

Adresse

0 

4 

4M-4 

4M 

8M-4 

Aufbau von Speicherbänken 

1 

5 

4M-3 

4M+1 

8M-3 


Adresse 

2 

6 

4M-2 

4M+2 

8M-2 

3 

7 

4M-1 

4M+3 

8M-1 

31 21 0 

9 1 20 

2

Verschränken von Speicherbänken 

• Aufeinanderfolgende Speicherzugriffe im Abstand der 

Zykluszeit der Speicherbausteine 

• Abwarten der Erholzeit (Rückschreiben) bei DRAMs führt zu 

Wartezyklen 

• Vermeiden des Problems durch Unterteilen des Speichers in 

eigenständige Bänke 

• Aufeinanderfolgende Zugriffe verursachen Bankwechsel. 

• Bank Interleaving 

A1 D1 A2 D2 

1 Speicherbank 


A1 D1 A3 D3 

A3 A2 D2 A4 D4 

2 Speicherbänke

DRAM-Controller 

READY 

Steuerung 

Verschränken von Speicherbänken 

0 

1 

2 

3 

0 

16 

32 

SEL1 

A31-A24 

NARQ 

A3-A2 

Bank 0 

Ansteuerlogik 


4 

20 

36 

SEL2 

A23-A4 

BE3-BE0 

Bank 1 

Ansteuerlogik 

8 

24 

40 

SEL3 

Bank 2 

Ansteuerlogik 

12 

28 

44 

SEL4 

Bank 3 

Ansteuerlogik

Überlappen von Buszyklen 

• Wartezeiten falls 

Zugriffszeit > 

Buszykluszeit 

→ Überlappen der 

Buszyklen 

• Adresse des nächsten 

Buszyklus wird während 

des aktuellen Buszyklus 

erzeugt 

• Voraussetzung: 

Aufteilung des 

Speichers in Bänke 


A1 D1 A2 D2 

A1 D1 

A2 D2 

A3 D3 

A4 D4 

A5 D5 

A1 A2 D1 A3 D2 A4 D3 A5 D4 

D5


Speichermodule 

• SIMMs 

– single in-line memory modules 

– Datenanschlussbreite 8-32 Bits 

– einseitige Benutzung 

– Beispiel: 8-Bit-SIMM 

• Zugriffsorganisation: 4M . 1 Byte 

• 1 Modul mit 8 Datenbusanschlüssen (30 Kontakte): 

8 DRAM-Bausteine mit je 4M . 1 Bit 

• DIMMs 

– double in-line memory modules 

– Datenanschlussbreite 64 Bits, 168 Kontakte 

– zweiseitige Benutzung

Auswerfer 


SIMMs und DIMMs 

Fixierungen

• I/O-Unit 

• Schnittstelle zwischen 

Mikroprozessorsystem 

(Systembus) und E/A- 

Geräten 

• parallele / serielle 


• Ein-/Ausgabe von Daten und 

Programmen 

• ggf. mehrere parallele I/O- 

Ports 


Ein-/Ausgabe-Einheit 

• elementarer Baustein: 

Interface-Baustein 

– mindestens: anwählbares 

Datenregister zur 

Zwischenspeicherung 

– Steuerfunktionen zur 

Synchronisation der 


– Daten-, Steuer-, 


• Optionen: E/A-Prozessoren, 

DMA-Controller 

• Steuerung von Ein- und 

Ausgabe sowie des I/O-Bus 

erfolgt nicht notwendigerweise 

durch die CPU, sondern ist 

durch eigene Prozessoren der 

I/O-Einheiten möglich


Ein-/Ausgabe-Geräte 

• Bildschirme 

• Tastatur 

• Bildschirm + Tastatur = Terminal 

– alphanumerisch 

– grafisch 

• Maus 

• Grafik-Tablett 

• Lochkarten-Leser und -Stanzer 

• Drucker, Plotter

Steuerung der Ein-/Ausgabe 

• Anforderungen 

– CPU kann beschäftigt sein, wenn I/O-Gerät Daten übertragen will 

– I/O-Geräte können wesentlich langsamer als CPU sein 

→ keine Blockierung der CPU durch I/O ! 

• E/A-Einheit (I/O-Controller) 

– Steuerung von mehreren Endgeräten gleichzeitig 

– Zwischenspeicherung von Daten in Puffer 

Endgerät Puffer 


E/A-Einheit 

Statuswort 

Steuersignale 

Ein-/Ausgabe- 

Daten


Ein-/Ausgabe-Formen 

• Programmierte Ein-/Ausgabe 

– CPU prüft periodisch Statuswort und führt 

entsprechende Aktionen (z.B. Lesen oder 

Schreiben aus/in Puffer) durch. 

• Interrupts 

– E/A-Einheit erzeugt Interrupt-Signal beim 

Eintreten eines bestimmten Ereignis (z.B. 

Sendebereitschaft oder empfangene Daten) 

– Programmunterbrechung und Verarbeitung des 

Ereignis

Ausblick: Rechnerarchitektur 

• Vorlesung im Sommersemester 

• Inhalt: 

– Maschinenbefehle und Adressierungsarten 

– Maschinennahe Programmierung 

– Busse und Systemstrukturen 

– Interrupts und Direct Memory Access 

– Speicherorganisation 

– Ein-/Ausgabe 

– Betriebssysteme 

– Rechnerkommunikation

Grundlagen der Technischen Informatik

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