Tesis de Omar R. Ávila López - Cinvestav

Maestría en Ciencias, Tesis: Diseño e Implementación de la Sección
Digital de un Tag de RFID en la Banda de 900MHz utilizando
Tecnología CMOS de 0.5 μm (Febrero 2009)
Omar Roberto Ávila López, CINVESTAV-IPN.
Asesor: Dr. Ramón Parra Michel, CINVESTAV-IPN Guadalajara, email: rparra@gdl.cinvestav.mx
Asesor: Dr. Federico Sandoval Ibarra, CINVESTAV-IPN, Guadalajara, email: sandoval@cts-design.com
Abstract—En esta tesis se presenta el diseño y la
implementación de la sección digital de un Tag de RFID en la
banda de 900MHz, utilizando tecnología de fabricación de
circuitos integrados CMOS de 0.5μm. Se obtuvieron los
requerimientos del sistema de acuerdo al estándar
ISO/IEC18000-6 parte A, a partir de ahí se planteó el diseño de
tal forma que se cumple con el estándar. Se hizo el diseño
digital de todo el sistema, y el diseño del oscilador a utilizar, y
una vez completo se sometió a pruebas de funcionalidad para lo
cual se hizo también el diseño de un “lector de RFID” básico
para aplicar las secuencias de prueba. Utilizando el software de
Synopsys Design Compiler se realizó un análisis de consumo de
potencia, área de circuito y frecuencia máxima de trabajo de la
sección digital. Finalmente se generó automáticamente y a
partir de los archivos de lógica digital, el layout, el cual se juntó
con el layout manual realizado para el oscilador.
I.INTRODUCCIÓN
El mundo en el que vivimos está hecho de objetos que
pueden distinguirse y separarse unos de otros. Siendo de tal
importancia el identificar objetos, y muchas veces almacenar
la información acerca de las propiedades de dicho objeto, es
entonces que surge la llamada “identificación automática”.
Lo primeros métodos utilizados fueron los ópticos (códigos
de barras, etc); sin embargo debido a sus limitaciones (línea
de vista, cantidad de información, etc), surge la
Identificación por Radiofrecuencia (RFID), de la cual el
dispositivo utilizado el el “Tag de RFID” [1] . Su utilización
está sujeta a ciertas normas, de las cuales la que aplica para
este trabajo es la correspondiente a RIFD en la banda de 860
a 960MHz correspondiente al ISO/IEC18000-6 [2] . El
esquema general de un sistema RFID se muestra en la figura
1.
Fig. 1: Vista general de un Sistema de RFID. Figura tomada de [1]
II.PLANTEAMIENTO DEL PROYECTO
El Sistema Digital realizado es parte de un proyecto
mayor, cuyo objetivo es la implementación de un tag de
RFID en UHF completamente funcional utilizando el
protocolo de comunicación de acuerdo al estándar ISO/IEC
18000-6 parte A. Este tipo de dispositivos consta de un
circuito integrado (IC) conectado directamente a una antena,
por medio de la cual utiliza comunicación por
radiofrecuencia para recibir y transmitir información. Dicho
circuito se compone internamente de un front-end analógico
y de una sección digital de procesamiento (figura 2). El
front-end analógico es la interfaz entre la antena y la sección
de procesamiento de la información (etapa digital).
Fig. 2: Diagrama a bloques de una etiqueta RFID de UHF pasiva.
La sección digital se encarga de comprender y procesar la
información recibida por el Front-End analógico y generar
una respuesta de acuerdo a un protocolo establecido,
regresándola de vuelta a la sección analógica para su
transmisión, es la parte digital precisamente la desarrollada
en esta tesis, cuya interfaz se muestra en la figura 3.
x
Fig. 3: Interfaz entre el front-end analógico y el Sistema Digital.
III.FUNCIONAMIENTO DEL SISTEMA DE ACUERDO AL
ESTÁNDAR ISO/IEC18000-6
El diseño del sistema está hecho en función de los
requerimientos planteados, y los requerimientos surgen a
partir de las especificaciones del estándar. En el estándar se
describe también el protocolo de comunicación y modo de
operación del Tag, de acuerdo a ello se puede operar en 6
estados, y el cambiar de un estado a otro está en función de
los comandos recibidos desde el lector. Los estados y
transiciones se muestran en la figura 4.

El funcionamiento del sistema de acuerdo al protocolo es
como sigue: En ausencia de una señal de RF las etiquetas
permanecen en estado RF_Fiel_Off, cuando son energizadas
pasan al Ready.
Fig. 4: Esquema básico de transiciones entre estados [2] .
El proceso inicia cuando el lector envía un comando
Init_Round¸ las etiquetas pasan al estado Ready y
seleccionan aleatoriamente un número de slot (espacio de
tiempo) para responder, si alguna escogió el slot 1, envía su
respuesta al lector; si el slot es mayor que 1 espera al
siguiente comando. Después de que el lector haya enviado el
comando de inicio de ronda existen tres posibilidades:
- El lector no recibe respuesta, ninguna etiqueta eligió el
slot 1. El lector envía un comando Close_Slot.
- El lector detecta una colisión entre dos o más respuestas,
no guarda la in formación y envía un Close_Slot.
- El lector recibe una respuesta sin error, guarda la
información y envía un comando Next_Slot, que contiene
la firma de la etiqueta para confirmar (valor que se envió
al lector dentro de la respuesta).
Cuando las etiquetas que no han respondido reciben un
Close_Slot o un Next_Slot, incrementan su contador de slot
en 1 y cuando dicho campo alcanza su número de slot
entonces envían su respuesta.
Cuando una etiqueta que ha transmitido sus datos en el
slot actual recibe un comando Next_Slot: verifica que la
firma del comando coincida con su firma, y que el comando
se recibió dentro de la ventana de tiempo adecuada (un
tiempo definido después de haber enviado la respuesta:
RIW). Si la etiqueta corrobora las condiciones anteriores,
entonces pasa al estado Quiet, de lo contrario permanece en
su estado actual.
La ronda continua hasta que todas las etiquetas han sido
exploradas. Durante una ronda el lector puede suspenderla
con un comando Standby_Round, con lo que la etiqueta de
la que se envía la firma entra en el estado Selected para tener
un diálogo directo con el lector, mientras que las demás
entran al estado Round_Standby [2] .
IV.REQUERIMIENTOS DEL SISTEMA
Esta sección del trabajo plantea de manera concreta cuáles
son los requerimientos del sistema, es decir, señales de
entrada y salida, funcionalidad, recursos necesarios, etcétera.
La importancia de esto radica, en que a partir de dichos
requerimientos se define el correcto funcionamiento de la
arquitectura y cada uno de los bloques digitales diseñados
posteriormente.
Los requerimientos del sistema están basados en:
- El estándar de RFID ISO IEC 18000-6 parte A.
- Las señales de entrada y salida necesarias para el correcto
funcionamiento dentro del sistema completo (la tarjeta
RFID)
Y dichos requerimientos se dividen en:
Requerimientos Generales: Consumo de potencia (menor a
12μW), voltaje de alimentación (3.0V), interfaz como en la
figura 3, diseño hasta nivel layout.
Requerimientos Funcionales de Recepción: Describen el
formato de las tramas de entrada, y los “símbolos”
(segmentos de trama) que representan bits. También el tipo
de codificación en la recepción y el la frecuencia de trabajo.
Requerimientos Funcionales de Transmisión: Indica bajo
qué condiciones se envía una respuesta; el formato de la
trama de respuesta y el tipo de codificación de la
información; así como la frecuencia de trabajo.
Requerimientos Funcionales de Operación: A grandes
rasgos describe la operación representada en la figura 4.
Requerimientos de Hardware y Software: Herramientas
utilizadas: FPGA para pruebas y software de diseño digital,
síntesis y layout.
Requerimientos de Memoria: Describe la información que
debe ser almacenada en la etiqueta, así como los registros
necesarios para la operación.
La lista desglosada de requerimientos (en nombre
código), junto con los bloques que los representan se
muestra en la tabla 1.
V.ARQUITECTURA Y DISEÑO
El Sistema Digital del Tag se encarga de realizar todas las
funciones descritas en los requerimientos (comandos
mandatarios) de acuerdo al estándar ISO/IEC18000-6 tipo
A.
El diseño fue hecho mediante la herramienta esquemática
del software Quartus II de Altera, compilado para un
dispositivo Cyclone II (con objetivo de simulación y
verificación solamente); posteriormente fue obtenido su
código en VHDL para trasladarlo al software de síntesis.
De acuerdo a las funciones a realizar, la arquitectura del
sistema propuesta es la mostrada en la figura 5. Cada
rectángulo representa un bloque que realiza una o varias
funciones para cumplir con los requerimientos. Cada línea

epresenta una señal o un conjunto de señales que son
salidas de un bloque y entradas para otro u otros. Para
distinguir a que etapa (Reloj, Recepción, Procesamiento y
Transmisión) pertenece cada uno de los bloques, se
encerraron en un rectángulo mayor de color tenue, donde en
la parte superior indica el nombre de la etapa que representa.
Asimismo, se distinguen con diferentes colores los bloques
principales, los secundarios, y los registros.
Fig. 5: Diagrama a Bloques del Sistema Digital del Tag.
El objetivo principal del diseño, es cumplir con todos los
requerimientos establecidos en el capítulo 3, razón por la
cual es importante verificar y a su vez definir cuál bloque es
el encargado de cumplir con la función para cada uno de los
requerimientos. Por ello a continuación en la Tabla 1 se
presentan los “Requerimientos del Sistema” (con su código
correspondiente) contra “Bloques de Diseño” (con la letra
que representa al bloque en la figura 5 ).
Bloque
/
Requerimiento
RFR_01
RFR_02
RFR_03
RFR_04
RFR_05
RFR_06
A
B
C
D E I J G N F M H L K R Q P
♦
♦ ♦
♦
♦
♦
♦
RFT_01
♦ ♦
RFT_02 ♦ ♦ ♦
RFT_03
♦
RFT_04 ♦ ♦
RFT_05 ♦
RFT_06 ♦
RFT_07
♦ ♦ ♦
RFT_08
♦ ♦ ♦
RFT_09
♦
RFT_10 ♦ ♦
RFO_01 ♦
RFO_02 ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦ ♦
RFO_03
♦
RFO_04 ♦ ♦ ♦ ♦ ♦ ♦
RFM_01 T_SUID ♦
RFM_01 T_DSFI ♦
RFM_01 TIPO ♦
RFM_01 FIRMA ♦
RFM_01 SLOT
♦
RFM_01 CONT_SLOT ♦
RFM_01 RIW
♦
RFM_01 RESP_PREVIA
♦
Tabla 1: “Requerimientos del Sistema” contra “Bloques de
Diseño”.
VI.RESULTADOS
Debido a que el consumo de potencia es de vital
importancia en un proyecto como este, para decidir el tipo
de diseño a utilizar se realizó un estudio previo bajando un
circuito digital realizado de ambas formas (VHDL y
compuertas y flip-flops) a FPGA, donde los resultados se
muestran en la tabla 2.
Tipo de Diseño:
Elementos lógicos del FPGA
utilizados:
Porcentaje respecto del
menor valor:
VHDL
Compuertas y flipflops.
38 35
108.6% 100%
Diferencia respecto del
menor valor:
+8.6% -
Tipo de diseño elegido ():
Tabla 2: Prueba para seleccionar el tipo de diseño.
Por utilizar menor cantidad de componentes y por lo tanto
consumir menor potencia, se eligió el diseño a nivel de
“compuertas y flip-flops” (cuando se diseña en algún
lenguaje de descripción de hardware se está sujeto a lo que
el compilador interprete con las instrucciones, en vez de
tenerla descripción explícita de compuertas.).
El oscilador utilizado es un VCO del tipo “current starved”
[3] , diseñado para una frecuencia de 400kHz, como lo
muestra la figura 6a.
a) b)
Fig. 6: Oscilador. a) Frecuencia de oscilación. b) Ajuste de voltaje.
Permite reajustar la frecuencia mediante un voltaje de
referencia Vref, para considerar las variaciones en el voltaje

de alimentación. En la figura 6b se muestra la gráfica de
ajuste para preservar la frecuencia de 400kHz.
Para probar la sección digital, se utilizaron 4 secuencias de
prueba generadas por un “lector básico” diseñado para este
propósito. Dichas secuencias se encargan de probar todos
los bloques en sus diversas modalidades (por ello hay
bloques probados por distintas secuencias), en la tabla 3 se
indica los bloques que involucra cada secuencia, y si
relacionamos dicha tabla, con la número 1 se relaciona cada
secuencia (mediante los bloques) con el requerimiento que
está probando.
Secuencia
\
Bloque
Generador de Señales de Reloj ♦ ♦ ♦ ♦
Receptor y Codificador de ♦ ♦ ♦ ♦
Máquina de Estados del Sistema ♦ ♦ ♦ ♦
Slot ♦ ♦ ♦ ♦
Firma ♦ ♦ ♦ ♦
Tamaño de Ronda ♦ ♦ ♦ ♦
Respuesta Previa ♦ ♦ ♦
RIW ♦ ♦ ♦
Firma Coincide ♦ ♦ ♦
Contador de Slot ♦ ♦ ♦ ♦
Contador de Slot es igual a Slot ♦ ♦ ♦ ♦
Generador Aleatorio ♦ ♦ ♦ ♦
Bloque de Envío de Datos ♦ ♦ ♦
Selector de Datos ♦ ♦ ♦
Transmisor ♦ ♦ ♦
Tabla 3: Bloques probados con cada secuencia de prueba.
Una prueba de funcionamiento típico se muestra en la fig. 7.
Sec. 1
Sec. 2
Sec. 3
Sec. 4
y entonces el bloque de envío de datos trabaja para generar
la secuencia de respuesta en la salida OUT. Ahora se recibe
un nuevo comando Next_Slot, dentro de la ventana de
tiempo RIW, por lo que se pasa al estado Quiet (#4), para
posteriormente con un Reset_to_Ready, volver al estado
Ready (#0). Después de ello, se envía un comando no
soportado por lo que la señal de Error lo indica con un
pulso, y sin cambiar el estado de funcionamiento, se envía la
trama de respuesta a un comando no soportado en la salida
OUT.
Para generar el layout se utilizó la herramienta L-Edit,
donde debe leerse el archivo de diseño *.edif junto con la
librería de celdas de la tecnología a utilizar (mamis05.tdb) .
Entonces se configura la colocación de las entradas y salidas
del circuito, así como las señales globales que serán ruteadas
(en este caso las señales de reloj, que deben llegar con el
mismo retardo a todos los flip-flops). Se procede a generar
automáticamente el layout, dando como resultado el sistema
digital de la figura 8, y entonces se agrega manualmente el
bloque “custom” diseñado como oscilador, quedando así
todo el sistema propuesto desde la figura 5.
Fig. 7: Prueba de funcionamiento típico.
La descripción de la operación de tal figura es la siguiente:
CLK0 corresponde al oscilador de 400kHz, mientras que
CLK_A y CLK_B a los requeridos dentro del sistema (de
100kHz y 80kHz respectivamente). Los valores iniciales del
sistema son:
- Contador de slot (Cnt): 0.
- Estado inicial (Estado): Ready (#0, en la figura).
- Slot seleccionado (forzado para la prueba): 1.
La señal de “Válido” indica con un pulso cuando se
terminó de recibir un comando válido, y la señal de “Error”
indica también con un pulso cuando se recibe un comando
no soportado.
Para comenzar, se recibe un comando válido
Init_Rount_All, por lo que se pasa al estado de
Round_Active (#1), posteriormente un Next_Slot, por lo que
el contador de slot (Cnt) va a 1, que coincide con el del tag,
Fig. 8: Layout del sistema completo (Sistema Digital y Oscilador).
De acuerdo al análisis realizado en “Synopsys Design
Compiler” y el layout previo, la caracterización de potencia,
área y frecuencia máxima de trabajo como en la tabla 4.
(T. CMOS de 0.5μm)
Sistema Digital
Oscilador
Potencia 5.4μW 3.3μW
Área 1.116mm2 0.004mm2
Máx. Frec. 60MHz 400kHz
Tabla 4: Caracterización del sistema.
VII.CONCLUSIONES
El objetivo general del proyecto, de implementar un diseño
funcional de acuerdo al estándar, y consumiendo una
potencia menor a 12μW fue alcanzado. Este circuito puede
ser unido con el correspondiente al front-end, y la antena
para formar la etiqueta RFID completa.
La otra parte importante de este trabajo, es la
ejemplificación del flujo de diseño de un circuito integrado,
en este caso de señal mezclada. Desde el planteamiento
teórico y el establecer requerimientos, para entonces realizar
el diseño jerárquico de los bloques. Posteriormente, para la
parte digital el diseño RTL y su traslación al software de

síntesis y generación de layout; para la parte analógica el
diseño “custom”, y finalmente la integración de ambos en un
solo layout. Ambos con sus respectivos análisis para su
caracterización. Este documento fue creado con base en la
tesis de maestría [4].
REFERENCIAS
[1] Dobkin-Daniel, “The RF in RFID : passive UHF RFID in
practice”; Ed. Newnes, 2008; pp. 1-4, 22-23.
[2] Estándar: ISO/IEC FDIS 18000-6:2003(E): Information
technology automatic identification and data capture
techniques — Radio frequency identification for item
management air interface — Part 6: Parameters for air
interface communications at 860-960 MHz; pp. i-ix, 1-81,
130-135.
[3] Jacob Baker, “CMOS Circuit Design, Layout, and
Simulation”, 2dn ed., Ed. Wiley-Interscience, 2005, pp. 561-
565.
[4] Omar R. Ávila López, R. Parra–Michel, & A. F. Sandoval–
Ibarra. & V. Kontorovitch “Diseño e Implementación de la
Sección Digital de un Tag de RFID en la Banda de
900MHz utilizando Tecnología CMOS de 0.5 μm”,
Febrero 2009, Guadalajara, México.