Les assembleurs - IIHE

Les assembleurs 

• Instruction machine : code binaire difficile à lire 

• Equivalence entre code binaire de l'instruction et mnémonique 

• Définition symbolique des adresses 

• Règles de syntaxe 

Langage d'assemblage 

• Traduction du langage d'assemblage en instructions binaires 

• Correspondance univoque entre 

instruction symbolique et instruction machine 

• Ensemble des instructions symboliques : programme source 

• Ensemble des instructions binaires : programme objet 

• Programme de traduction 

Assembleur 

Année préparatoire Licence Informatique (ULB/UMH) Charleroi. Fonctionnement des ordinateurs. Chapitre 9 

D. Bertrand 1

Syntaxe 

4 champs : 

délimiteurs (blancs) 

Label 

Opération 

Operands 

Commentaire 

symbole 

code fonctionnel 

adresses 

non traduit 

NB. le label est un symbole qui représente l'adresse de l'instruction 

Représentation des nombres : 

La base utilisée est représentée par un caractère spécial 

Exemple : Hexadécimal $ ($45) 

Décimal & (&69) Défaut : Hexadécimal 

Octal @ (@105) 

Binaire % (%1000101) 


D. Bertrand 2

L'assembleur du PowerPC 

Unité de 

contrôle 

Unité 

arithm. réelle 

mémoire 

cache 

Unité 

arithm. entière 

R0 

R 1 

R31 

0 31 

 

CR 

XER 

Mémoire principale 

Registres 

0 31 

0 31 

FR0 

FR 1 

FR31 

0 63 

 


D. Bertrand 3

Organisation mémoire 

• Mots de 32 bits 

• Convention ”Big-endian” 

0 8 16 24 32 40 48 56 63 

octet 0 octet 1 octet 7 

 

demi mot 0 

demi mot 2 demi mot 6 

mot 0 mot 4 

double mot 0 

• Processeur RISC 

• Instructions de longueur constante 

• Architecture ”Load and Store” (Charger/Déposer) 

• Opérations logiques et arithmétiques au départ des registres de 

travail 

• Adressage du type indexé (implicite indirect) 


D. Bertrand 4

Catégories d'instruction 

• Instructions Charger/déposer (Load and Store) 

• Instructions d'arithmétique entière (registres R0-R31; pas d'accès 

direct à la mémoire) 

• Instructions de logique 

• Contrôle de séquence (branchement et branchement conditionnel) 

• Instructions d'arithmétique réelle (registres FR0-FR31) 

• Contrôle du processeur et des entrées/sorties 

Adressage 

• Mode indexé immédiat : 

Décalage ”n” (16 bits) par rapport à l'adresse contenue dans 

le registre R i n(R i ) A eff = n + [R i ] 

• Mode indexé registre : 

Somme du contenu de deux registres R i , R j A eff = [R i ] + [R j ] 

Si le symbole ”R j ” est remplacé par ”0” A eff = [R i ] 


D. Bertrand 5

Charger & Déposer (Load & Store) 

Charger (L) : mémoire registre Déposer (ST) : registre mémoire 

y: B octet; y: H demi mot; y: W mot 

• Charger : 

LyZ 

LyZX 

R d ,n(R i ) 

R d ,R i ,R j 

A eff =n+[R i ]; R d [A eff ] 

A eff =[R i ]+[R j ]; R d [A eff ] 

LyZU R d ,n(R i ) A eff =n+[R i ]; R d [A eff ]; R i A eff 

LyZUX R d ,R i ,R j 

A eff =[R i ]+[R j ]; R d [A eff ]; R j A eff 


16 bits avec extension signe 

LHA, LHAX, LHAU, LHAUX : Load Half-word Algebraic 

Argument chargé avec extension de signe 

LFS, LFSX, LFSU, LFSUX : Load Floating-point registers (FR i ) 

• Déposer : 

STy R s ,n(R i ) A eff =n+[R i ]; [R s ] A eff 

STyX R s ,R i ,R j A eff =[R i ]+[R j ]; [R s ] A eff 

STyU R s ,n(R i ) A eff =n+[R i ]; [R s ] A eff ; R i A eff 

STyUX R s ,R i ,R j A eff =[R i ]+[R j ]; [R s ] A eff ; R j A eff 

D. Bertrand 6

Transfert multiple 

LMW R d ,n(R i ) A eff =n+[R i ]; R d …R31 [A eff ] …[A eff +(31-d)x4] 

STMW R s ,n(R i ) A eff =n+[R i ]; R s …R31 [A eff ] …[A eff +(31-d)x4] 

R11 

R12 

R13 

00 00 4A A4 20 

00 00 00 84 

00 00 00 89 

Exemples 

adresse 

00004AA4 

00004AA8 

Mémoire 

5C BA 22 01 

12 8E 43 60 

R14 

00 00 43 60 

LHZ R14, 8A(R11) 

R15 

5C BA 22 01 

LWZX R15, R12, R11 

R16 

00 00 00 8E 

LBZX R16, R13, R11 

R17 

00 00 5C BA 

LHZUX R17, R12, R11 


D. Bertrand 7

Instructions arithmétiques entières 

• Addition : 

ADD R d ,R i ,R j R d [R j ]+[R i ] 

ADDC R d ,R i ,R j R d [R j ]+[R i ]; CA report 

ADDE R d ,R i ,R j R d [R j ]+[R i ]+[CA] 

ADDI R d ,R i ,n R d [R i ]+n (16 bits; ext. signe) 

ADDIS R d ,R i ,n R d [R i ]+n (16 bits; 2 octets sup.) 

ADDIC R d ,R i ,n R d [R i ]+n (16 bits; ext. signe); CA report 

ADDME R d ,R i R d [R i ]-1+[CA] 

ADDZE R d ,R i R d [R i ]+[CA] 

• Soustraction : SUBF ⇔ ADD (SUBtract From) 

SUBF R d ,R i ,R j R d [R j ]-[R i ] 


D. Bertrand 8

Remarques 

• Les instructions comportant un operand immédiat permettent 

de stocker des valeurs d'adresse dans les registres 

• Exemple : 

R21 

FF FF 

A8 F4 

ADDI R21, 0, $A8F4 

R21 

00 48 A8 F4 ADDIS R21, 0, $48 

• Registre de condition (CR : Condition Register) 

0 1 2 3 

LT 

GT 

EQ 

SO 

LT : bit = 1 si plus petit que zéro 

GT : bit = 1 si plus grand que zéro 

EQ : bit = 1 si égal à zéro 

SO : bit = 1 si dépassement de précision (remis à zéro par inst. spécifique) 


D. Bertrand 9

• Registre d'exception (XER : eXcEption Register ) 

0 1 2 

SO 

OV 

CA 

SO : bit = 1 si dépassement de précision (remis à zéro par inst. spécifique) 

OV : bit = 1 si dépassement de précision (bit = 0 dans autre cas) 

CA : bit = 1 report instruction arithmétique 

Les instructions arithmétiques peuvent modifier le contenu de CR et XER 

• Suffixe au code opératoire : "." pour CR 

"o" pour XER 

"o." pour CR et XER simultanément 

• Exemple 

R2 

00 00 00 65 

ADD. R1, R2, R3 

 

R1 

00 00 00 D8 

CR 0-3 

0100 

R3 

00 00 00 73 

SUBF. R5, R3, R2 

 

R5 

FF FF FF 02 1000 

R4 

00 00 00 73 

SUBF. R6, R4, R3 

 

R6 

00 00 00 00 0010 


D. Bertrand 10

Arithmétique entière (suite) 

• Multiplication 

MULLW R d ,R i ,R j R d [R i ] x [R j ] (16 bits du bas [Low]; avec signe) 

MULHW R d ,R i ,R j R d [R i ] x [R j ] (16 bits du haut [High]; avec signe) 

MULHWU R d ,R i ,R j 

R d [R i ] x [R j ] (16 bits du haut; sans signe) 

MULLI R d ,R i ,n R d [R i ] x n (16 bits du bas; avec signe) 

• Division 

DIVW R d ,R i ,R j R d [R i ] / [R j ] (avec signe; reste non calculé) 

DIVWU R d ,R i ,R j R d [R i ] / [R j ] (sans signe ; reste non calculé) 

Calcul du reste : DIVW R d ,R i ,R j R d =quotient 

MULLW R r ,R d ,R j R r =quotient x diviseur 

• Négation 

SUBF R r ,R r ,R i R r =reste 

NEG R d ,R i R d -[R i ] 


D. Bertrand 11

Les instructions de branchement 

Adressage 

• Branchement inconditionnel : 23 bits 

— Mode relatif : -2 24 ≤ adresse ≤ 2 24 -1 

s 

Déplacement 

0 7 8 30 31 

Ext. signe 0 0 

— Mode absolu : adresse ≤ 2 25 -1 

+ 

PC 

0 6 7 30 31 

0 0 0 0 0 0 0 0 


D. Bertrand 12

• Branchement conditionnel : 13 bits 

— Mode relatif : -2 14 ≤ adresse ≤ 2 14 -1 

s 

Déplacement 

0 17 18 30 31 

Extension signe 0 0 

+ 

PC 

— Mode absolu : adresse ≤ 2 15 -1 

0 16 17 30 31 

0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 


D. Bertrand 13

Les registres de lien et de 

comptage 

LR : Link Register 

CTR : CounT Register 

Registres de 32 bits pas de restriction d'adressage 

• Chargement et référence : 

MTLR R s LR [R s ] 

MTCTR R s CTR [R s ] 

MFLR R d R d [LR] 

MFCTR R d R d [CTR] 


D. Bertrand 14

Branchements 

Adresse cible définie dans l ’instruction : Bxxx Adr 

Condition bit CR 

Registre LR non modifié 

Registre LR mis à jour 

Relatif Absolu Relatif Absolu 

Néant - B BA BL BLA 

plus petit LT=1 BLT BLTA BLTL BLTLA 

plus petit ou 

égal 

GT=0 BLE BLEA BLEL BLELA 

égal à zéro EQ=1 BEQ BEQA BEQL BEQLA 

plus grand 

ou égal 

LT=0 BGE BGEA BGEL BGELA 

plus grand GT=1 BGT BGTA BGTL BGTLA 

différent de 

zéro 

EQ=0 BNE BNEA BNEL BNELA 

CTR=CTR-1; 

CTR=0 

CTR=CTR-1; 

CTR0 

- BDZ BDZA BDZL BDZLA 

- BDNZ BDNZA BDNZL BDNZLA 


D. Bertrand 15

Branchements (suite) 

Adresse cible définie dans registre LR ou CTR : Bxxx 

Condition 

bit CR 

Registre LR non modifié 

Registre LR mis à jour 

Vers LR Vers CTR Vers LR Vers CTR 

Néant - BLR BCTR BLRL BCTRL 

plus petit LT=1 BLTLR BLTCTR BLTLRL BLTCTRL 

plus petit ou 

égal 

GT=0 BLELR BLECTR BLELRL BLECTRL 

égal à zéro EQ=1 BEQLR BEQCTR BEQLRL BEQCTRL 

plus grand 

ou égal 

LT=0 BGELR BGECTR BGELRL BGECTRL 

plus grand GT=1 BGTLR BGTCTR BGTLRL BGTCTRL 

différent de 

zéro 

EQ=0 BNELR BNECTR BNELRL BNECTRL 

CTR=CTR-1; 

CTR=0 

CTR=CTR-1; 

CTR0 

- BDZLR - BDZLRL - 

- BDNZLR - BDNZLRL - 


D. Bertrand 16

Exemple 

• Nombre "n" en mémoire à l'adresse 456000 16 ; 

• Exposant "e" (>0) à l'adresse 456004 16 ; 

• Calculer n e et déposer le résultat à l'adresse 456008 16 

Utilisation d'un indice de boucle (R3) 

Utilisation du registre CTR 

ADDI R1,0,6000 adresse 

ADDIS R1,0,45 du nombre 

LWZX R2,0,R1 nombre 

LWZU R3,4(R1) exposant 

ADDI R4,0,1 init. res. 

ITER MULLW R4,R4,R2 multiplic. 

ADDI. R3,R3,-1 decr. exp. 

BGT ITER boucle 

STW R4,4(R1) stock. res. 

ADDI R1,0,6000 adresse 

ADDIS R1,0,45 du nombre 

LWZX R2,0,R1 nombre 

LWZU R3,4(R1) exposant 

ADDI R4,0,1 init. res. 

MTCTR R3 init. CTR 

ITER MULLW R4,R4,R2 multiplic. 

BDNZ ITER boucle 

STW R4,4(R1) stock. res. 


D. Bertrand 17

Instructions de comparaison 

• Le registre de condition revisité : 

0 

4 

8 

12 

16 

20 

24 

28 

CR0 

CR1 

CR2 

CR3 

CR4 

CR5 

CR6 

CR7 

LT GT EQ SO 

• Définition des bits LT, GT ou EQ dans le champ CR k du registre CR 

suivant le résultat de la comparaison (cmp : ,=) 

CMPW CR k ,R i ,R j [R i ] cmp [R j ] 

CMPWI CR k ,R i ,n [R i ] cmp n (16 bits; extension signe) 

CMPL CR k ,R i ,R j |[R i ]| cmp |[R j ]| 

CMPLI CR k ,R i ,n |[R i ]| cmp n (16 bits; extension zéros) 

• Redéfinition des instructions de branchement 

Bxxxx CR k ,Adr branchement conditionnel vers Adresse selon état CR k 


D. Bertrand 18

R9 

00 00 00 FF 

Exemple 

R10 

R11 

R12 

00 00 00 10 

00 00 00 00 

00 00 00 10 

CMPW CR1,R9,R10 



BGT CR2,CIBLE 


CR 00 04 00 80 00 00 

20 

bit j de CR 

• Combinaison des champs du registre CR 

CRAND CRB d ,CRB i ,CRB j CRB d CRB i ∧ CRB j 

CRANDC CRB d ,CRB i ,CRB j CRB d CRB i ∧ ¬CRB j 

idem CRNANDy, CRNORy, CRORy, CRXORy 

Exemple : if ([R1]>[R2]) ∧ ([R3]

Les instructions logiques 

• Les ”portes” 

AND R d ,R i ,R j R d [R i ] ∧ [R j ] 

ANDC R d ,R i ,R j R d [R i ] ∧ ¬[R j ] 

ANDI R d ,R i ,n R d [R i ] ∧ n (16 bits; extension zéros) 

ANDIS R d ,R i ,n R d [R i ] ∧ n (16 bits; glissés à gauche) 

idem NANDy, NORy, ORy, XORy 

• Rotations (RL : Rotate Left) 

Masque M: mot de 32 bits où les bits M d 

à M f 

sont mis à 1. 

RLWNM R d ,R i ,R j ,M d ,M f R d M ∧ ([R i ] rotation gauche de [R j ] bits) 

RLWINM R d ,R i ,n,M d ,M f R d M ∧ ([R i ] rotation gauche de n bits) 

• Glissements (SL : Shift Left; SR : Shift Right) 

SLW R d ,R i ,R j R d [R i ] glissé à gauche de [R j ] bits (bits libérés mis à zéro) 

SRAW R d ,R i ,R j R d [R i ] glissé à droite de [R j ] bits (extension signe) 

SRAWI R d ,R i ,n R d [R i ] glissé à droite de n bits (extension signe) 

SRW R d ,R i ,R j R d [R i ] glissé à droite de [R j ] bits (extension zéros) 


D. Bertrand 20

adresse 

 

 

Sous-modules, pile 

4400 BL MOD1 appel 1 er module 

8000 MOD1 ADDI R0,R0,-10 préparer pointeur pile 

STMW R29,4(R0) sauver R29-R31 

MFLR R29 sauver LR 

STW R29,0(R0) dans la pile 

 

9300 BL MOD2 appel 2 ème module 

 

9414 LWZ R29,0(R0) restaurer LR 

MTLR R29 de la pile 

LMW R29,4(R0) restaurer R29-R31 

A50 

ADDI R0,R0, 10 mise à jour pointeur pile 

BLR 

retour 

 

9800 MOD2 ADDI R0,R0,-8 préparer pointeur pile 

STMW R30,0(R0) sauver R30-R31 

 

9904 LMW R30,0(R0) restaurer R30-R31 

ADDI R0,R0, 8 mise à jour pointeur pile 

BLR 

retour 

PC 

00 00 98 93 99 44 94 80 04 08 

00 20 

0C 

24 

18 14 10 1C 

LR 00 00 00 93 44 04 

00 

R0 00 00 0A 60 

50 48 

A48 

A60 

[R30] 

[R31] 

00 00 44 04 

[R29] 

[R30] 

[R31] 

… 


D. Bertrand 21

Pseudo-opérations 

Non exécutables : actions statiques mémoire, commandes à l'assembleur 

• Réservation d'espace mémoire 

o .long .long n 1 ,[n 2 ] stockage de nombres entiers (64 bits) 

o .word .word n 1 , [n 2 ] stockage de nombres entiers (32 bits) 

o .short .short n 1 ,[n 2 ] stockage de nombres entiers (16 bits) 

o .byte .byte n 1 ,[n 2 ] stockage d'octets (8 bits) 

o .double .double f stockage de réel (64 bits) 

o .float .float f stockage de réel (32 bits) 

o .space .space n remplissage de n octets avec zéros 

o .string .string s stockage d'une chaîne de caractères 

o .align .align n alignement sur le multiple suivant de n 

o .alon, .aloff 

alignement forcé (non-forcé) sur des mots 

• Définition de symboles 

o .set .set nom,expression association d'une expression 

au symbole 

• Modularité 

o .comm .comm nom,n o ,al bloc commun de n o octets aligné 

o .extern .extern nom spécification d'un symbole externe 


D. Bertrand 22

• Contrôle du processus d'assemblage 

o .if,.else,.elseif,.endif 

assemblage conditionnel 

o .include .include fichier Inclusion d'instructions d'un 

fichier extérieur 

• Contrôle des informations imprimées 

o .page, .pagelen 

contrôle de pagination 

o .title 

définition d'un titre 

• Utilisation de macros 

o Bloc d'instructions et pseudo-instructions se répétant dans 

code source 

o Une macro peut faire appel à d'autres macros 

o Une macro peut recevoir des paramètres 

o Définition : 

.macro nom [,param] 

Code 

.mend 

o Chaque élément du code est reproduit dans la source 

o Les labels (suivis de ”!”) sont incrémentés 


D. Bertrand 23

.macro sum,start,n,result 

LWZ R1,start(R0) 

ADDI R1,R1,-4 

LWZ R2,n(R0) 

MTCTR R2 

ADDI R3,0,0 

ITER! LWZU R4,4(R1) 

ADD R3,R3,R4 

BDNZ ITER! 

STW R3,result(R0) 

.mend 

Exemple 

Définition d'une somme de n nombres : 

1 ère expansion 

sum 0,-8,-4 

2 ème expansion 

sum 20,18, 1C 

LWZ R1,0(R0) 

ADDI R1,R1,-4 

LWZ R2,-8(R0) 

MTCTR R2 

ADDI R3,0,0 

ITER_1 LWZU R4,4(R1) 

ADD R3,R3,R4 

BDNZ ITER_1 

STW R3,-4(R0) 

LWZ 

ADDI 

LWZ 

MTCTR 

ADDI 

ITER_2 LWZU 

ADD 

BDNZ 

STW 

R1,20(R0) 

R1,R1,-4 

R2,18(R0) 

R2 

R3,0,0 

R4,4(R1) 

R3,R3,R4 

ITER_2 

R3,1C(R0) 


D. Bertrand 24

Le processus d'assemblage 

• Correspondance univoque entre instruction source et code objet 

Exemple : ADDI R1,R8,-1 3829FFFF 16 

• Assignation d'une adresse à chaque instruction 

• Attribution de l'adresse instruction correspondante au label 

Adresses 

50400 

50404 

50408 

5040C 

50410 

50414 

50418 

 

ADDI R3,0,0 

CMPWI CR3,R2,0 

BEQ CR3,SUITE 

ITER LWZU R4,4(R1) 

ADD R3,R3,R4 

BDNZ ITER 

SUITE STW R3,16(R0) 

 

Adresses symboliques 

SUITE 50418 

ITER 5040C 

Constitution d'une 

table des symboles 

NB. SUITE : 

référence vers l'avant ! 

• Vérification syntaxique (label, code opératoire, adresses, commentaire) 

Codes connus repris dans une table 

• Notification des erreurs et production d'une documentation 


D. Bertrand 25

Init. compteur 

adresse 

lecture 

inst. suivante 

decodage 

code opératoire 

pseudo 

inst. ? 

non 

label ? 

oui 

label + adresse 

table symb. 

mise à jour 

compt. adresse 

long. programme 

=compt. adresse 

oui 

oui 

.end ? 

non 

Deux étapes 

2 ème étape 

non 

évaluation 

opérands 

Construction 

table symboles 

fin 

code objet + 

table reloc. 

fichier 

oui 

.end ? 

non 

évaluation 

opérands 

Détection des erreurs : 

• Syntaxe 

• Symboles indéfinis 

Création 

code objet et 

table relocation 


oui 

Init. compteur 

adresse 

lecture 

inst. suivante 

decodage 

code opératoire 

pseudo 

inst. ? 

non 

évaluation 

code op +adres. 

assemblage 

code binaire 

mise à jour 

table relocation 

mise à jour 

compt. adresse 

D. Bertrand 26

Création et consultation de tables 

Usage fréquent par les logiciels système et de support 

• Techniques séquentielles 

o Information insérée en suivant le séquence temporelle 

o Recherche réalisée depuis le début de la table 

Recherche 

Exemple: Symbole Valeur Entrée 

1 ITER_1 5040C 1 

2 FIN 45700 2 

3 RET_2 7689A 3 

DEBUT 809D4 4 

RET_2 ? TEST DE8F0 5 

3 essais RAZ A678C 6 

entrée 0 

Insertion 

entrée 

entrée + 1 

info. insérée 

à entrée 


entrée 1 

clef entrée 

OK? 

non 

entrée= 

long.tab. 

non 

entrée 

entrée + 1 

oui 

oui 

D. Bertrand 27 

succès 

erreur

Techniques binaires ou dichotomiques 

• Table triée selon l'ordre alphabétique des clefs 

• Début comparaison au milieu de la table 

• Symbole recherché = clef information retrouvée 

• Symbole recherché > clef poursuite au départ de la moitié supérieure 

• Symbole recherché < clef poursuite au départ de la moitié inférieure 

RET_2 ? 

2 essais 

Exemple: Symbole Valeur 

DEBUT 809D4 

FIN 45700 

1 ITER_1 5040C 

RAZ A678C 

2 RET_2 7689A 

TEST DE8F0 

Plus efficace : 

En moyenne : (log 2 n-1) essais 

Condition d'erreur : log 2 n essais 

! Mais opération de tri ! 


D. Bertrand 28

Techniques de hashing 

• Définition d'une fonction Φ prenant une valeur µ pour chaque clef : 

µ = Φ(clef) 

• Intervalle µ : [1, m] avec m ≥ n (longueur table) 

• La même valeur peut être attribuée à des clefs différentes 

• Collisions 

Exemple: Symbole Valeur Φ(clef) 

ITER_1 5040C 1 

FIN 45700 2 

RET_2 7689A 2 

DEBUT 809D4 8 

TEST DE8F0 4 

RAZ A678C 7 

En général m >> n ! 

1 

2 

Pos. Symbol Value 

collision 1 ITER_1 5040C 

2 FIN 45700 

3 RET_2 

7689A 

4 TEST DE8F0 

5 

6 

7 RAZ A678C 

8 DEBUT 809D4 

RET_2 ? 

2 essais 


D. Bertrand 29

Les assembleurs - IIHE

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