UN NUOVO MODELLO ELETTROTERMICO DI FET IN GaAs PER IL ...

Agostino Giorgio, Anna Gina Perri
(Dipartimento di Elettrotecnica ed Elettronica, Politecnico di Bari
Via E. Orabona, 4, 70125 Bari
Tel. 0805963314-5963427; Fax: 0805963410; E-Mail: perri@poliba.it)
UN NUOVO MODELLO ELETTROTERMICO DI FET IN
GaAs PER IL PROGETTO TERMICAMENTE
OTTIMIZZATO DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GaAs FETs FOR THE
THERMALLY OPTIMIZED LAYOUT DESIGN)
Riassunto: questo lavoro presenta un
nuovo modello elettrotermico per dispositivi
in GaAs per la determinazione del campo termico
all’interno dei dispositivi FET e per il
progetto dei principali parametri del layout al
fine di minimizzare gli effetti termici.
Il modello è di facile implementabilità su PC e
fornisce risultati accurati con tempi di calcolo
molto ridotti. Nel modello vengono tenuti in
conto sia i contributi alla resistenza termica
totale degli strati superiori ed inferiori al die
di GaAs, sia l’interazione tra la temperatura
di canale e la corrente del dispositivo. I confronti
fatti, sia con un simulatore basato sul
metodo delle differenze finite, sia con dati sperimentali,
confermano l’accuratezza dei risultati
ottenuti. Lo strumento CAD realizzato può
essere utilizzato per la sintesi del layout essendo
in grado di calcolare sia la distanza
ottimale tra due dispositivi contigui, al fine di
minimizzare il mutuo accoppiamento termico,
sia i valori ottimali del numero di dita di gate
e della spaziatura tra questi in una geometria
di layout interdigitata. Inoltre la tecnica proposta
è del tutto generale e può essere applicata
sia a dispositivi in Si sia ad eterostruttura.
Abstract: in this paper a new
electrothermal model of GaAs FET for the
evaluation of the thermal field in the
semiconductor body and for the thermally
optimized layout design is presented.
The model is easily implementable on a PC
and provides reliable results with a reduced
computational time. In the presented model
both the contribution to the thermal resistance
of all the top and bottom layers and the
interaction of the channel temperature with
the gate current are taken into account. The
comparison both with a 3-D finite-difference
simulator and experimental data confirms the
model accuracy. The CAD tool in which the
matematical model is implemented can be
used for the layout design since it is able to
calculate the optimal spacing between
contiguous devices to minimize the mutual
thermal coupling and also the optimal
number of gate and gate-to-gate spacing of a
single power device with a multigate layout.
The proposed technique is general and can
be applied to silicon as well as to
heterojunction devices.
NOTE
1. Introduzione
I dispositivi in arseniuro di gallio (GaAs) vengono
comunemente utilizzati per applicazioni ad
alta frequenza, tipicamente nel range delle
microonde, per scopi di tipo militare, aerospaziale
e per sistemi di telecomunicazione. Ciò è dovuto
sia alla alta mobilità elettronica, sia alla alta
energia di ionizzazione, fattori che fanno preferire
tali dispositivi a quelli in silicio. Di contro la
conducibilità termica del GaAs è circa un terzo
rispetto a quella del Si, proprietà questa che induce
l’aumento della temperatura del canale attivo
e del substrato in condizioni di alte potenze dissipate.
Le conseguenze sono che l’affidabilità viene
diminuita, con il rischio di danni distruttivi che
si manifestano prematuramente e, in secondo luogo,
il punto operativo, e con esso i parametri di
segnale, non corrispondono ai valori previsti in
fase di progetto.
La Comunicazione - numero unico 2000
87

Agostino Giorgio, Anna Gina Perri
NOTE
L’autoriscaldamento del substrato di GaAs
è dovuto alla presenza di non trascurabili sorgenti
di calore, i dispositivi attivi, ed alla bassa
conducibilità termica del materiale. Il problema è
stato in passato approfonditamente studiato sia dal
punto di vista tecnologico sia da quello
modellistico [1-12].
In particolare i modelli in grado di quantificare
la dipendenza delle grandezze elettriche in
esame dalla temperatura possono essere di tipo
numerico [1-3], analitico [4-6] ed a volte anche
soluzioni ibride, numeriche nelle zone a massimo
riscaldamento come i canali dei FET ed analitiche
negli strati più lontani, possono essere valide.
Il lavoro proposto si prefigge come obiettivo
quello di sviluppare un modello analitico tridimensionale
che abbia un peso computazionale
accettabile e sia facilmente implementabile su un
PC. Tale strumento deve essere usato tanto in fase
di analisi di strutture preesistenti, quanto in fase
di sintesi, nel senso che deve essere possibile
estrarre, con tempi di calcolo ragionevoli, i valori
ottimali di alcune grandezze fondamentali del
layout per la minimizzazione della temperature
di picco del canale e della complessiva resistenza
termica del chip, nel rispetto delle specifiche elettriche.
Il paragrafo II di questo lavoro presenta un
breve stato dell’arte dei modelli termici e nel paragrafo
III viene presentata la teoria del modello
analitico proposto. Il paragrafo IV è dedicato ai
confronti tra i risultati ottenuti con
l’implementazione del modello in un simulatore
con i risultati presenti in letteratura e con dati sperimentali.
La procedura di sintesi ed i risultati sono
indicati nel paragrafo V, in cui viene sviluppato
un esempio applicativo, mentre il paragrafo VI
propone le conclusioni più importanti che si possono
trarre dal lavoro svolto e dai risultati ottenuti.
II.Stato dell’arte dei modelli termici
L’equazione del flusso di calore per un’analisi
spazio-temporale è [12]:
∂ T(x, y, z, t)
? c
∂ t
=− Q(x,y,z,T,t)
che per l’analisi in condizione di regime diventa:
[ ( T ) ∇T
( x,y,z)
] = −Q( x,y,z,T )
∇ ⋅
(2)
k TH
+
∇⋅[ k TH
(T )
∇T(x,y,z,t)]=
dove t è il tempo, k TH
(T) è la conducibilità
termica dipendente dalla temperatura, c è il calore
specifico, r è la densità del materiale, T(x,y,z,t)
è il campo termico e Q(x,y,z,T,t) è la densità
spaziale di potenza dissipata che dipende sia dalla
temperatura della sorgente, sia dal tempo.
La soluzione è ottenibile tramite metodi e
modelli analitici o numerici. I modelli numerici,
che implicano la suddivisione della struttura in
esame in unità volumetriche elementari, all’interno
delle quali le proprietà generalmente non lineari
dei materiali, prima tra tutte la conducibilità
termica, possono essere considerate costanti, hanno
come grande vantaggio quello di consentire
analisi accurate senza ipotesi semplificative sulla
struttura o sulla natura dei fenomeni o sulle proprietà
dei materiali. Questo tuttavia viene ottenuto
a spese di un grosso carico computazionale
specie per strutture di grandi dimensioni o nel caso
si sia interessati a risolvere l’eq. (1) per studiare il
transitorio dei fenomeni. Di questo è facile convincersi
osservando la struttura della fig. 1, che
rappresenta un singolo dispositivo a geometria
interdigitata per applicazioni di potenza
(multifinger o multigate device), il cui die è saldato
al supporto meccanico. Nel caso in cui si sia
anche interessati a studiare l’interazione termica
tra dispositivi contigui e l’effetto di tutti gli stati
presenti effettivamente nella struttura, come, ad
esempio il supporto meccanico (d) (mounting) o
la saldatura (c) del substrato di GaAs con il supporto,
il peso computazionale aumenta.
Tra i metodi numerici più importanti che
sono stati utilizzati per presentare simulatori termici
per dispositivi in GaAs ricordiamo i metodi
FEM (Finite-Element Method) [1], FDM (Finite-
88
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DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN)
Difference Method) [2], BEM (Boundary-Element
Method) [3]. La sensibilità di questi metodi alla
risoluzione della decomposizione in volumi elementari
è il loro maggiore inconveniente, tanto
che per ottenere risultati accurati per strutture di
grandi dimensioni sono necessari software matematici
specializzati e potenti sistemi di calcolo.
Come si è detto nell’introduzione, l’obiettivo
di questo lavoro è lo sviluppo di un modello
matematico che consenta al progettista di avere la
conoscenza degli effetti che le variazioni dei parametri
geometrici e tecnologici producono sulle
grandezze di interesse quali la temperatura di picco
e la resistenza termica. A tale scopo si è è scelta
la strada dei modelli analitici, che affrontano la
risoluzione delle equazioni differenziali non lineari
alle derivate parziali (1) e (2). Altro obiettivo
fondamentale è quello di implementare tale modello
utilizzando un personal computer, cercando
di estrarre i risultati con tempi di calcolo accettabili,
dell’ordine, cioè, di pochi minuti.
La soluzione dell’eq. (1) coinvolge l’uso
della trasformata di Laplace e permette di avere
informazioni sul tempo di assestamento del transitorio
termico e sulle prestazioni in frequenza del
dispositivo in esame. Il modello analitico che si
propone consente di risolvere l’eq. (2), che è quella
di interesse in questo caso, essendo la temperatura
di picco del canale a regime la principale grandezza
oggetto di minimizzazione.
Molti autori hanno presentato soluzioni analitiche
della (2) avvalendosi del metodo della separazione
delle variabili in coordinate cartesiane
[4] o cilindriche [5], o della trasformata bidimensionale
di Fourier del campo termico [6]. Nel primo
caso si perviene alla sommatoria di infiniti termini
armonici che, per necessità di calcolo, deve
essere troncata, con perdita di accuratezza o allungamento
dei tempi di elaborazione a seconda
del numero di termini inclusi nella sommatoria.
Nel secondo caso, invece, l’operazione di
antitrasformazione è particolarmente critica dal
punto di vista dei calcoli.
In entrambi i casi, si è spesso scelto di trascurare
la dipendenza dalla temperatura della
conducibilità termica degli strati della struttura in
esame. Se questa può essere considerata una ipotesi
accettabile per il supporto meccanico, tipicamente
realizzato in allumina, o per gli strati di
saldatura metallica, non è invece lecito trascurare
tale dipendenza per il substrato di GaAs intrinseco
e per lo strato attivo drogato n che costituisce
il canale di un MESFET. Tale assunzione porta a
risolvere la seguente equazione differenziale lineare:
Q
∇ 2 T = −
(3)
k TH
nella quale k TH
è la conducibilità termica
dello strato di GaAs calcolata ad un valore di riferimento,
ad esempio alla temperatura ambiente,
ed in cui viene inoltre assunta uniforme la densità
spaziale Q di potenza dissipata.
Per evitare di trascurare la dipendenza di k TH
dalla T, Joyce [7] ha introdotto la trasformata di
Kirchhoff delle temperature:
T ( x,
y,
z)
−T0
1
∆θ ( x,
y,
z) = ∫ k(
τ ) dτ
(4)
k
0
T0
che consente di risolvere il problema
linearizzato:
2 − Q(
x,
y,
z)
∇ θ ( x,
y,
z)
=
(5)
k
0
in cui Dq(x,y,z)=q(x,y,z)-T 0
,q(x,y,z) è il campo
termico trasformato, T 0
è la temperatura di riferimento,
k 0
è la conducibilità termica calcolata
al valore di riferimento. La soluzione della (5) deve
essere poi antitrasformata per ottenere la soluzione
del problema originario descritto dall’eq. (2).
Questa operazione consente di linearizzare il problema
e rende possibile la suddivisione della sorgente
termica Q(x,y,z,T) in unità elementari per le
quali sia possibile considerare una densità di potenza
dissipata costante e indipendente dalla temperatura.
Il principio di sovrapposizione degli ef-
NOTE
La Comunicazione - numero unico 2000
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Agostino Giorgio, Anna Gina Perri
NOTE
fetti, che è applicabile al caso linearizzato dell’eq.
(5), permette infine di calcolare il campo termico
complessivo sommando i contributi elementari.
Una classificazione dei modelli analitici può
essere fatta in base al livello di accoppiamento
tra i fenomeni elettrici e quelli termici. Spesso non
è lecito assumere una uniforme distribuzione
spaziale di potenza dissipata, specie per dispositivi
di potenza, di grosse dimensioni, quali appunto
quelli a geometria interdigitata. Un modello fisico
autoconsistente basato sulla simultanea risoluzione
delle equazioni di generazione e flusso
di calore, di continuità della corrente [8], o un
modello 3-D idrodinamico [9], hanno pesi
computazionali tali da non essere applicabili a
strutture multigate, multistrato e con numerosi
dispositivi, specie se si considera un sistema di
calcolo basato su un PC. Un esempio di blando
accoppiamento tra i fenomeni termici ed elettrici
è stato presentato in [10], ma in tale lavoro l’equazione
della corrente era empirica, cosa non opportuna
per procedere dopo la fase di analisi, alla
sintesi del layout dei dispositivi. Tuttavia la strada
del blando accoppiamento elettrotermico appare
la più favorevole per aggiungere accuratezza
e consistenza fisica al modello analitico.
I simulatori commerciali attualmente disponibili,
infine, sono spesso general purpose e, pur
essendo in grado di sviluppare calcoli tenendo in
conto anche fenomeni convettivi e di irradiazione,
sono per lo più orientati verso l’analisi e
l’ottimizzazione del package e non del layout del
singolo dispositivo, specie se le caratteristiche di
questo sono di fondamentale importanza per la
comprensione dei fenomeni in analisi, come nel
caso del MESFET o dell’HEMT.
In definitiva, si è scelto in questo lavoro di
sviluppare un modello elettrotermico a blando
accoppiamento che sia basato sulla fisica dei fenomeni,
di cui si considera l’espressione in condizioni
di regime, che porti in conto la non linearità
dell’eq. (2) tramite la trasformata di Kirchhoff,
che consideri il contributo di tutti gli strati presenti
nella struttura, come nell’esempio di fig. 1,
alla quale nel seguito si farà riferimento,
all’innalzamento della temperatura di canale e alla
resistenza termica e che sia accurato e facilmente
implementabile usando un comune PC. Lo scopo
ulteriore, dopo aver verificato l’accuratezza del
modello presentato tramite il confronto sia con
un metodo numerico, sia con dati sperimentali, è
quello di disporre di uno strumento di sintesi per
l’ottimizzazione di alcune grandezze geometriche
del layout al fine di minimizzare la temperatura
di picco del canale, T p
. L’analisi viene svolta con
riferimento a dispositivi in GaAs in quanto la
conducibilità termica del materiale non è soddisfacente;
va tuttavia sottolineato che la procedura
è del tutto generale e può essere applicata tanto a
dispositivi in silicio (MOSFET a substrato in Si o
in SiO 2
, i cosiddetti Silicon-On-Insulator SOI
MOSFET) quanto a dispositivi a eterostruttura
(HEMT, LASER).
III. Il modello termico proposto.
Il modello proposto è in grado di calcolare
il campo termico e la reale ripartizione delle correnti
tra i vari canali della struttura interdigitata e
di valutare l’accoppiamento termico tra due
dispositivi contigui, stimato in termini di variazione
di corrente nell’uno dovuta al riscaldamento
indotto dalla potenza dissipata dell’altro.
Per realizzare un modello consistente, e per
migliorare l’accuratezza dei risultati, anche il contributo
alla totale resistenza termica degli strati
inferiori al substrato di GaAs è stato incluso. In
particolare è stato considerato uno strato di resina
epossidica passivante, a bassa conducibilità termica,
a copertura del dispositivo nella parte superiore
per verificare l’ipotesi spesso fatta in letteratura
di flusso termico trascurabile attraverso
la superficie superione del chip. Anche il meccanismo
di scambio termico della superficie superiore
del chip con l’ambiente tramite convezione
naturale è stato considerato nell’esempio proposto
nel paragrafo IV.
Come già detto, l’interesse di questo lavoro
si indirizza verso la soluzione dell’equazione
del calore in regime stazionario. La trasformata
di Kirchhoff viene applicata per passare dal pro-
90
La Comunicazione - numero unico 2000

UN NUOVO MODELLO ELETTROTERMICO DI FET IN GaAs PER IL PROGETTO TERMICAMENTE OTTIMIZZATO
DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN)
GATE
COATING
ACTIVE
LAYER
DIE
ATTACHMENT
UNDOPED
SUBSTRATE
MOUNTING
HEAT SINK
NOTE
Fig. 1. Sezione trasversale di un tipico chip in GaAs: strato attivo di n-GaAs (a), substrato intrinseco (b), saldatura (c), supporto
meccanico (d), heat sink (e), copertura passivante (f).
blema non lineare descritto dall’eq. (2) a quello
lineare descritto dall’eq. (5); è possibile in tal modo
suddividere la sorgente termica, che identifichiamo
con il canale attivo del FET dato che la ragione
fisica dell’autoriscaldamento è l’effetto Joule
conseguente al passaggio dei portatori nel canale,
in sorgenti elementari isoterme, la cui temperatura
sia, cioè, uniforme e la cui densità di potenza
sia costante. Per semplicità di modello, assumiamo
che la sorgente termica sia bidimensionale
e che sia geometricamente locata in corrispondenza
dell’interfaccia metallurgica gatesubstrato.
La somma dei campi termici elementari
fornisce la soluzione dell’eq. (5) che deve essere
infine antitrasformata per ottenere la soluzione
dell’eq. (2). Il feedback elettrotermico è implementato
valutando la corrente di opportuni
dispositivi elementari, corrispondenti alle sorgenti
termiche elementari, come viene spiegato nelle
successive sezioni di questo paragrafo.
III-a. La struttura multistrato in esame
La struttura in esame, con riferimento alla
fig. 1 è composta da uno strato attivo n-GaAs (a),
un substrato di GaAs intrinseco (b), una saldatura
metallica (c), un supporto meccanico (d), un
heat sink (e) metallico isotermo con l’ambiente
esterno e da uno strato di copertura passivante (f)
posto al di sopra della superficie di GaAs. Si assume
che la conducibilità termica dell’arseniuro
di gallio sia dipendente dalla temperatura, mentre
tutte le altre conducibilità si assumono costanti.
Sono inoltre considerate trascurabili le resistenze
termiche di contatto tra strati di diverso materiale.
Nell’ipotesi di conducibilità costante di uno
strato, la relativa resistenza termica può essre calcolata
come semplice funzione dei parametri geometrici
[10,11] assumendo come ulteriore ipotesi
che l’angolo di diffusione del flusso termico
La Comunicazione - numero unico 2000
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Agostino Giorgio, Anna Gina Perri
NOTE
sia 45° [11]. L’innalzamento di temperatura dovuto
alla presenza degli strati (c) e (d) non è trascurabile
ma, nelle suddette ipotesi, può essere
quantificato tramite un modello di resistenza termica
unidimensionale. Al fine di indagare sull’efficacia
dello smaltimento di calore attraverso la
superficie superiore del chip, sempre con riferimento
alla figura (1), si considerano due percorsi
per il flusso termico, uno inferiore, quello fondamentale,
a partire dalla sorgente, locata
all’interfaccia metallurgica gate-nGaAs, attraverso
gli strati (a), (b), (c) e (d) fino all’heat sink (e), ed
uno superiore, dalla sorgente attraverso lo stato
(f) fino alla superficie superiore del chip con il
successivo scambio termico per convezione naturale
con l’ambiente circostante. La situazione è
schematizzata nella fig. 2, in cui i percorsi termici
superiore ed inferiore a diversa resistenza sono
rappresentati in parallelo. La resistenza termica
dello strato (f) è valutabile sotto le stesse ipotesi
fatte per gli strati (d) ed (e). L’effetto dei contatti
di gate e dei contatti ohmici di source e drain è
valutabile considerando un unico strato metallico
avente conducibilità termica e spessore medio
tra quello del gate e dei contatti.
III-b. Il modello elettrotermico
Al fine di risolvere l’eq. (5) per un MESFET
multifinger, la sorgente termica è stata divisa in
sorgenti puntiformi elementari e, al fine di implementare
il feedback elettrotermico, lo stesso dispositivo
è stato considerato suddiviso in
dispositivi elementari, aventi ciascuno una lunghezza
di gate pari ad L, ossia la medesima del
dispositivo originario, ed una larghezza del gate
pari anch’essa ad L. Le sorgenti termiche
puntiformi si considerano inoltre locate al centro
dei dispositivi elettrici elementari. Il primo passo
consiste nel risolvere il problema elettrotermico
relativo alla singola sorgente elementare ed al relativo
dispositivo elementare per poi ottenere il
valore del campo termico complessivo tramite
somma dei contributi elementari.
La soluzione dell’eq. (5) per una sorgente
puntiforme può essere espressa come [12]:
∆θ(x,
y,z) =
=
2πk
0
2
2
( ) ( ) ( ) 2
x
x
Q(x
0i
0i
+
, y
y
0i
,z
y
0i
0i
)
+
z
z
0i
(6)
SORGENTE
TERMICA
COPERTURA
PASSIVANTE
CONVEZIONE
NATURALE
SUBSTRATO DEL
SEMICONDUTTORE
SALDATURA
SUPPORTO
MECCANICO
TEMPERATURA DI
RIFERIMENTO
Fig. 2. Percorso superiore ed inferiore per lo smaltimento del calore.
92
La Comunicazione - numero unico 2000

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DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN)
in cui x 0i
,y 0i
,z 0i
sono le coordinate dell’i-esima
sorgente termica puntiforme, x,y,z sono le
coordinate della generica posizione nella quale
l’aumento di temperatura Dq(x,y,z) è valutato e
Q(x 0i
,y 0i
,z 0i
) è la densità di potenza dissipata relativa
alla i-esima sorgente termica.
L’eq. (6) indica che il campo termico generato
da una singola sorgente elementare dipende
da un fattore moltiplicativo Q e dalla geometria
della struttura considerata; è dunque possibile
valutare ogni campo termico elementare tramite
traslazione di un generico campo elementare e
moltiplicazione per il fattore Q corrispondente alla
sorgente generatrice del campo. Il feedback
elettrotermico è implementato considerando la
potenza dissipata per effetto joule P(q i
(x 0i
,y 0i
,z 0i
))
da ciascun dispositivo elementare, ossia:
P(x 0i
,y 0i
,z 0i
) = P(q i
) = V DS ´ I DS
(q i
)
in cui V DS
è la tensione drain-source ed I DS
è
la corrente dell’i-esimo dispositivo elementare che
opera alla temperatura q i
.
La dipendenza della corrente dalla temperatura
è stata oggetto di approfonditi studi in passato
[12]. In questo lavoro i parametri che sono
stati presi in considerazione per la loro dipendenza
termica sono la mobilità elettronica, la velocità
di saturazione, la permittività, il gap di banda proibita,
la tensione di soglia a la tensione di built-in.
Partendo da una densità di potenza costante
ed uniformemente distribuita e considerando il
canale isotermo a temperatura ambiente, come
primo passo è necessario valutare con il metodo
precedentemente descritto la temperatura di ciascun
dispositivo elementare, e pertanto di ciascuna
sorgente elementare. Successivamente si aggiornano
i valori di temperatura e si calcolano gli
effettivi valori di potenza dissipata iterando la soluzione
fino a raggiungere la convergenza.
Nel caso si voglia analizzare il comportamento
termico non solo di un dispositivo isolato,
ma di una coppia (o anche un insieme) di
dispositivi contigui, con mutuo accoppiamento
termico, è necessario valutare, con il medesimo
criterio precedentemente esposto, il campo termico
complessivo generato dalle sorgenti elementari
appartenenti ai dispositivi in esame. Questa
tuttavia non è una limitazione in quanto è sufficiente
descrivere opportunamente le locazioni geometriche
delle sorgente e considerare nella (6)
gli opportuni fattori moltiplicativi Q da mettere in
relazione con la potenza dissipata da ciascun dispositivo.
A questo punto si applica la procedura
iterativa descritta nella sezione III-b. In tal modo
un numero arbitrario di FET, ma anche di resistori
integrati, può essere incluso nell’analisi. Notiamo
tuttavia dalla (6) che l’aumento di temperatura
è una funzione della distanza, pertanto è possibile
ridurre drasticamente il peso computazionale
considerando interagenti solo i dispositivi posti a
breve distanza. La quantificazione della distanza
per cui possiamo considerare significativo l’accoppiamento
termico è oggetto del successivo
paragrafo.
IV. Risultati numerici e sperimentali
Al fine di valutare l’accuratezza del modello
proposto, i risultati estratti dal simulatore termico
che ne costituisce l’implementazione sono
stati confrontati con quelli di un simulatore 3-D
numerico basato sul metodo delle differenze finite
[2]. I dati della struttura da analizzare sono presentati
nella tabella I. La convezione naturale tra
la superficie del chip e l’aria è descritta dalla seguente
formula:
R
air
=
h
nat
1
A
top
NOTE
III-c. L’accoppiamento termico tra
dispositivi contigui
Per condizione di accoppiamento termico
tra due dispositivi definiamo la variazione di corrente
in uno di questi dovuto ad un aumento di
temperatura indotto della potenza dissipata dall’altro
dispositivo.
nella quale R air
è la resistenza termica dell’aria,
h nat
è il coefficiente di convezione naturale
e A top
è l’estensione della superficie del chip. Inoltre
viene assunta la seguente dipendenza della
conducibilità del substrato di GaAs dalla temperatura
[13]:
La Comunicazione - numero unico 2000
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NOTE
k
TH
54400
=
1.2
T
[W/m/K]
La fig. 3 mostra il confronto tra i risultati
del modello proposto e quelli del modello FDM
in termini di resistenza termica totale R TH
della
struttura multistrato al variare della potenza dissipata
P. I risultati mostrano un buon accordo con
un errore inferiore al 5%. Si può osservare una
dipendenza lineare della R TH
dalla P nel range
considerato. Ulteriori simulazioni hanno
evidenziato che all’aumentare della potenza dissipata
la dipendenza diviene quadratica; va tuttavia
sottolineato che ciò avviene per potenze alte
per le quali il dispositivo non viene tipicamente
utilizzato essendoci un limite massimo per la potenza
dissipata in corrispondenza di una assegnata
lunghezza totale di gate [11]. I risultati del modello
differiscono per difetto dai risultati ottenuti
con il metodo FDM perché nel nostro caso viene
considerato anche il percorso di smaltimento di
calore attraverso la superficie superiore.
La fig. 4 mostra un analogo confronto in
termini di temperatura di picco del canale T p
. Anche
in questo caso l’errore relativo è inferiore al
5% con valori calcolati di temperatura inferiori al
caso FDM per le ragioni precedentemente descritte.
La dipendenza lineare di T p
da P è da sottolineare
anche in questo caso sebbene allargando il
range di potenze considerato la dipendenza diviene
quadratica. E’ da notare che è buona regola
dimensionare il dispositivo affinchè la temperatura
di picco non superi i 150 °C, essendo
consigliabile che sia attorno o meglio inferiore ai
100 °C. Per soddisfare tale specifica è necessario
agire su quei parametri del layout che hanno una
influenza sulle prestazioni termiche senza modificare
le prestazioni elettriche, come verrà descritto
nel paragrafo V.
Per ottenere un ulteriore riscontro della validità
dei risultati ottenuti, è stato effettuato un
confronto con dati sperimentali al fine di paragonare
i valori di corrente al variare della temperatura
ambiente. La fig. 5 mostra le curve I DS
-V GS
per temperature ambiente di – 49 °C e 123 °C,
mostrando un soddisfacente accordo per un va-
50
45
40
Rth [° C/W]
R TH
35
30
25
20
15
FDM [2]
Modello proposto
10
5
0
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5
P [W]
Fig. 3. Resistenza termica del chip al variare della potenza dissipata: confronto tra il simulatore FDM [2]
ed i risultati del modello proposto.
94
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DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN)
180
160
140
120
FDM [2]
Tp [° C]
100
80
Modello proposto
60
40
20
0
0 0.5 1 1.5 2 2.5 3 3.5 4 4.5
P [W]
Fig. 4. Temperatura di picco di canale variare della potenza dissipata: confronto tra il simulatore FDM [2]
ed i risultati del modello proposto.
NOTE
300
250
T0=-49 ° C
200
T0=123 ° C
IDS [mA]
I DS
150
100
50
0
-2 -1.5 -1 -0.5 0 0.5
VGS [V]
Fig. 5. Caratteristiche corrente di drain - tensione gate-source: confronto tra risultati sperimentali (T) e valori calcolati (o)
per temperatura di riferimento T 0
= - 49 °C, e T 0
= 123 °C.
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NOTE
sto range di temperature operative. Le misure delle
caratteristiche I DS
-V GS
al variare della temperatura
sono state effettuate dagli autori presso il Laboratorio
di Microelettronica di Tecnopolis CSATA di
Bari. Il dispositivo in esame è un MESFET
multifinger 2TX102MB prodotto dalla ALCATEL
polarizzato per V DS
= 2.92 V. L’errore relativo è al
di sotto del 6%.
Nella fig. 6 è mostrata la minima distanza
tra due FET contigui in funzione della potenza
dissipata da uno di essi. I due dispositivi sono identici
ed hanno le carateristiche riportate nella tabella
I e sono inoltre polarizzati con le stesse tensioni.
I diagrammi sono stati ricavati per tre condizioni
di accoppiamento che risultano in variazioni
relative della corrente dell’uno indotte dal
riscaldamento dovuto all’altro. Variazioni della
corrente dell’1% o superiori richiedono condizioni
di sovrapposizione (overlapping) dei layout fisicamente
non realizzabili. In altre condizioni, per
FET di potenza maggiore con layout diversi, in
cui le sorgenti siano più ravvicinate e quindi maggiormente
accoppiate, anche variazioni di corrente
dell’1% o superiori sono riscontrabili. Nel caso in
esame, la lunghezza del contatto di drain più esterno
fa sì che i due gate più esterni dei FET siano
abbastanza lontani. Si osserva anche in questo
caso che, nel range di potenza considerato, la dipendenza
della distanza tra i dispositivi dalla potenza
dissipata è con buona approssimazione lineare.
V. Progetto del layout per la
minimizzazione degli effetti termici
Da quanto detto fino ad ora, si comprende
l’importanza di un accurato progetto termico del
layout del FET al fine di contenere, per quanto
possibile, l’aumento della temperatura di picco di
canale, della temperatura media e della resistenza
termica globale del chip, sia per motivi di
affidabilità, sia per migliorare le prestazioni dal
punto di vista elettrico dato che, come è noto, il
500
450
400
350
0.01%
300
d [um]
250
200
150
0.05%
100
50
0.1%
0
0 1 2 3 4 5 6 7 8
P [W]
Fig. 6. Distanza minima tra due dispositivi identici adiacenti per evitare l’accopiamento termico, al variare della potenza dissipata.
Le condizioni di accoppiamento considerate sono: ∆I DS
= 0.01%; ∆I DS
= 0.05%; ∆I DS
= 0.1%.
96
La Comunicazione - numero unico 2000

UN NUOVO MODELLO ELETTROTERMICO DI FET IN GaAs PER IL PROGETTO TERMICAMENTE OTTIMIZZATO
DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN)
Numero di gate paralleli n 28
Lunghezza di gate L 1 µm
Larghezza singolo gate Z u
75 µm
Spaziatura tra i gate S 29 µm
Densità di drogante 5⋅10 16 cm -3
Spessore substrato 100 µm
Spessore saldatura (AuGe) 25 µm
Spessore supporto meccanico 500 µm
Spessore metallizzazioni 3.5 µm
Apertura del canale 0.3 µm
Conducibilità termica saldatura
89 W/m/K
Conducibilità termica supporto
182 W/m/K
Conducibilità termica metallizaz.
330 W/m/K
NOTE
Coeff. di convezione naturale h nat
15.5 W/m 2 /K
Temperatura ambiente 30 °C
Tab. I. Caratteristiche geometriche e tecnologiche della struttura da analizzare.
degradarsi della mobilità e della velocità di saturazione
dei portatori con l’aumento di temperatura
degrada le complessive prestazioni in frequenza
del dispositivo.
Distinguiamo innanzitutto tra i parametri del
layout quelli che hanno una grossa influenza dal
punto di vista termico e quelli che condizionano
più pesantemente le caratteristiche elettriche. La
spaziatura S tra i gate e lo spessore del substrato h
sono due parametri fondamentali dal punto di vista
termico, il cui impatto dal punto di vista elettrico
è quasi trascurabile fatta eccezione per alcuni
fenomeni capacitivi parassiti. All’aumentare
dello spessore del substrato, la resistenza termica
complessiva aumenta notevolmente in quanto
aumenta il peso nel modello di fig. 2 della resistenza
a minore conducibilità. L’assottigliamento
dei substrati non può tuttavia superare certi limiti
per motivi di resistenza agli stress meccanici durante
le successive fasi di lavorazione del die, che
deve essere saldato sul supporto meccanico e incapsulato
nel package. Spessori di circa 50 mm
per il substrato intrinseco sono da considerarsi il
limite inferiore mentre valori di 100 mm sono accettabili.
Una soluzione alternativa
all’assottigliamento dell’intero die è
l’assottigliamento localizzato per cui solo le zone
interessate dal flusso di calore, ossia quelle al di
La Comunicazione - numero unico 2000
97

Agostino Giorgio, Anna Gina Perri
NOTE
sotto del FET, vengono selettivamente attaccate
ed il GaAs viene sostituito con oro, metallo ad
alta conducibilità termica. Tale tecnica, nota con
il nome di bathtub prevede un aumento dei passi
del processo di fabbricazione con un conseguente
aggravio dei costi. Si può dunque considerare
ottimizzato il substrato avente lo spessore minimo
consentito dalla tecnologia disponibile.
La spaziatura tra i gate, nel caso di struttura
multifinger, che è il più interessante visto che i
MESFET di potenza, quelli cioè per i quali i problemi
termici sono più gravi, hanno questo tipo
di layout, non è un parametro significativo nel
progetto elettrico e può pertanto essere considerata
una delle grandezze chiave del progetto termico.
La lunghezza di gate L ha una importanza
decisiva sia nel progetto elettrico, sia in quello
termico anche se l’importanza di tale parametro
per la determinazione del guadagno e della banda
passante consiglia di scegliere la L in base solo
a specifiche di tipo elettrico.
Infine, il numero n, di gate in cui suddividiamo
una data larghezza totale Z tot
, è un altro
parametro di importanza fondamentale nel caso
termico, mentre bisogna ricordare solo che alle
frequenze delle microonde non è opportuno progettare
gate troppo larghi perché il segnale subisce
una attenuazione ed una rotazione di fase indesiderate
quando deve propagarsi da una parte
all’altra della striscia metallica di gate. Ciò pone
un limite superiore alla larghezza unitaria del gate
Z u
, per cui anche il numero n di striscie di gate è
un parametro chiave del progetto termico.
Per studiare l’importanza di tali parametri
nelle prestazioni termiche del dispositivo, la resistenza
termica R TH
del FET e la sua temperatura di
picco di canale T p
del dispositivo, avente le caratteristiche
indicate nella tabella I, sono state calcolate
al variare di S, L ed n per potenza dissipata di
P = 1 W e totale larghezza di gate Z tot
= 1 mm.
La fig. 7 mostra che la R TH
è
monotonicamente decrescente per valori crescenti
di S e di L. Ciò suggerisce una regola di approccio
al dimensionamento per la quale è opportuno
scegliere la massima spaziatura tra gate possibile
compatibilmente con i requisiti di integrazione e
la massima lunghezza di gate possibile compatibilmente
con le specifiche elettriche. I grafici sono
stati derivati per n = 14.
Nella fig. 8 viene mostrato l’andamento di
R TH
al variare di n ed S, con L = 1 mm. Si può
osservare che, mentre l’andamento rispetto a S è
in accordo con il grafico precedente e con il modello
fisico, in quanto una spaziatura maggiore
implica un minore accoppiamento mutuo delle
sorgenti elementari con conseguente riduzione
della temperatura media del dispositivo e, pertanto,
della resistenza termica, l’andamento della R TH
al variare del numero dei gate presenta un picco.
Per esempio per S =20 mm, si ha il massimo della
resistenza termica, pari a 64.58 °C/W per n = 7,
mentre per S =50 mm il massimo di 47.37 °C/W
si ha per n = 4. L’influenza della n sulla R TH
si
giustifica considerando che la temperatura complessiva
è somma dei vari contributi elementari
con legge inversamente proporzionale alla distanza
radiale. Se i gate sono molto corti le sorgenti
sono meno accoppiate perche sono situate a maggiore
distanza. In altre parole, considerato che il
peso del contributo all’aumento della temperatura
indotto da una sorgente elementare in un dato
punto è inversamente proporzionale alla distanza
tra il punto e la sorgente, allora un numero maggiore
di gate più corti provoca un allontanemento
delle sorgenti elementari con conseguente diminuzione
del numero di sorgenti che hanno influenza
non trascurabile sul punto stesso. In tal modo
la temperatura media si riduce e con essa la resistenza
termica. Valori bassi di n con Z tot
fissata
implicano gate molto lunghi; in tale situazione vi
è un effetto di allontanamento mutuo delle sorgenti
relative agli estremi dei gate, meno efficace
di quello precedentemente descritto, ma in grado
tuttavia di far decrescere la temperatura media. In
questo modo si giustifica il picco della resistenza
termica. La fig. 8 suggerisce pertanto di scegliere
valori di n alti, ossia che sono preferibili numerosi
gate corti a pochi gate lunghi, in quanto valori
bassi di n portano i problemi di attenuazione e
rotazione di fase del segnale alle frequenze delle
microonde ai quali si è accennato.
98
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UN NUOVO MODELLO ELETTROTERMICO DI FET IN GaAs PER IL PROGETTO TERMICAMENTE OTTIMIZZATO
DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN)
Fig. 7. Resistenza termica R TH
del FET al variare della lunghezza di gate L e della spaziatura tra i gate S per n = 14 e P = 1 W.
R TH
R TH
NOTE
Fig. 8. Resistenza termica del FET R TH
al variare del numero delle dita di gate n e della spaziatura tra i gate S
per L = 1 mm e P = 1 W.
La Comunicazione - numero unico 2000
99

Agostino Giorgio, Anna Gina Perri
NOTE
Fig. 9. Temperatura di picco di canale T p
al variare del numero delle dita di gate n e della spaziatura tra i gate S
per L = 1 mm e P = 1 W.
La fig. 9 mostra la temperatura di picco T p
al variare n ed S per L = 1 mm e potenza dissipata
di 1 W. Anche in questo caso è possibile osservare
il picco per alcuni valori di n mentre la dipendenza
da S è monotonicamente decrescente come
nel caso precedente. La giustificazione di tale andamento
è analoga a quella precedente in quanto
anche la temperatura di picco, localizzata nel punto
centrale della superficie del dispositivo, risente
degli stessi effetti che producono il picco di R TH
.
Anche in questo caso per S = 20 mm e per n = 7 si
ha il massimo della temperatura di picco, pari a
119.1 °C. I valori di n ed S per cui T p
raggiunge i
valori di picco sono gli stessi che corrispondono
ai picchi della R TH
.
Come esempio di impiego del modello per
dimensionare i parametri del layout maggiormente
significativi dal punto di vista termico, supponiamo
di imporre la specifica termica per cui la temperatura
di picco per L = 1 mm e P = 1 W debba
essere inferiore a 100 °C e cerchiamo i valori di S
ed n che la soddisfano. Si è scelto di fare variare
S per step discreti di 1 mm. Per S < 24 mm risulta
T p
> 100 °C per ogni n; per S = 24 mm ed n =14
risulta T p
= 99.4 °C; per S > 35 mm si ha che T p
<
100 °C per ogni scelta di n.
100
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DEI PARAMETRI DEL LAYOUT
(A NEW ELECTROTHERMAL MODEL OF GAAS FETS FOR THE THERMALLY OPTIMIZED LAYOUT DESIGN)
VI. Conclusioni
Il nuovo modello fisico elettrotermico per
il calcolo del campo termico nei dispositivi elettronici,
ed in particolare in MESFET in GaAs, per
alte potenze dissipate, mostra un soddisfacente
accordo sia con i risultati sperimentali sia con i
risultati di un simulatore basato sulle differenze
finite, con errori inferiori al 6% in un vasto range
di potenze dissipate.
Il feedback elettrotermico implementato, il
percorso superiore per lo smaltimento del calore,
la conducibilità termica non lineare del GaAs, fattori
spesso trascurati da altri autori per ridurre gli
oneri computazionali, danno consistenza fisica al
modello.
Il tempo di computazione è risultato soddisfacente
senza perdere in accuratezza; l’esempio
proposto ha richiesto pochi secondi di calcolo su
un PC IBM compatibile con frequenza di clock di
333 MHz.
La facile implementabilità, l’accuratezza e
i ridotti tempi di calcolo ne fanno uno strumento
utilizzabile oltre che per l’analisi, anche per la sintesi
del layout per la minimizzazione degli effetti
termici.
Si è inoltre indagato sull’influenza di alcune
grandezze geometriche del layout, come il numero
di dita di gate e la loro spaziatura in una
configurazione interdigitata e della lunghezza del
gate, traendo delle norme di progetto pratiche per
il soddifacimento delle specifiche termiche.
Si è infatti constatato che, per valori fissati
di potenza dissipata e totale larghezza del gate,
la dipendenza della resistenza termica e della temperatura
di picco è monotonicamente decrescente
all’aumentare di S ed L mentre presenta dei
massimi per determinati valori di n.
Ciò ha portato a concludere che è preferibile
avere numerosi gate corti che siano ben distanziati
e con la più alta L possibile nel rispetto delle
specifiche elettriche e dei requisiti di integrazione.
E’ stato inoltre sviluppato un esempio di
dimensionamento del layout per contenere la T p
al di sotto dei 100 °C.
NOTE
La Comunicazione - numero unico 2000
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Agostino Giorgio, Anna Gina Perri
BIBLIOGRAFIA
NOTE
[1] L.M. Mahalingham, J.A. Andrews, J.E.
Drye, “Thermal studies on pin grid array packages
for high density LSI and VLSI logic circuits”, IEEE
Trans. on Components Packaging and
Manufactoring Technology, vol. 6, pp. 246-256,
1983.
[2] P. W. Webb, “Thermal modeling of power
GaAs microwave integrated circuits”, IEEE Trans.
on Electron Devices, vol. 40, no. 5, pp. 867-877,
1993.
[3] C.C. Lee, A.L. Palisoc, J.M.W. Baynham,
“Thermal analysis of solid state devices using the
boundary element method”, IEEE Trans. on
Electron Devices, vol. 35, pp. 1151-1153, 1988.
[4] A. G. Kokkas, “Thermal analysis of Multiple-layer
structures”, IEEE Trans. on Electron
Devices, vol. 21, no. 11, pp.674-681, 1974.
[5] J.F. Luy, J. Schmidl, “Temperature
distribution in cylinder symmetric mm-wave
devices”, IEEE Trans. on Microwave Theory and
Technique, vol. 42, no. 4, pp. 573-578, 1994.
[6] D.H. Chien, C.Y. Wang, C.C. Lee, “Temperature
solution of five layer structure with a
circular embedded source and its applications”,
IEEE Trans. on Components Hybrids and
Manufactoring Technology, vol. 15, no. 5, pp.
707-714, 1992.
[7] W. B. Joyce, “Thermal resistance of heat
sinks with temperature-dependent conductivity”,
Solid State Electronics, vol. 18, pp. 321-322,
1975.
[8] C. S. Tsang-Ping, C. M. Snowden, D. M.
Barry, “A parallel implementation of on
electrothermal simulation for GaAs MESFET
devices”, IEEE Trans. on CAD, vol.15, no. 3, pp.
308-316, 1996.
[9] G.K. Wachutka, “Rigorous
thermodynamic treatment of heat generation and
conduction in semiconductor device modeling”,
IEEE Trans. on CAD, vol. 9, no. 11, pp. 1141-
1149,1990.
[10] L. Selmi, B. Riccò, “Modeling temperature
effects in the DC I-V characteristics of GaAs
MESFETs”, IEEE Trans. on Electron Devices, vol.
40, no. 2, pp. 273-277, 1993.
[11] J. V. Di Lorenzo, “GaAs FET principles
and technology”, pp. 235-237, Artech House,
1982.
[12] R. Anholt, “Electrical and thermal
characterization of MESFETs, HEMTs and HBTs”,
pp. 55-71, Artech House Inc., 1995.
[13] J. C. Brice, “Thermal conductivity of
GaAs”, pp. 21-23, in “Properties of Gallium
Arsenide”, EMIS Datareviews, n. 2, INSPEC,
1990.
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La Comunicazione - numero unico 2000