Programmeerbare logica vvkso - Docweb

J
In bovenstaande ‘flowchart’ is de conventionele werkgang weergegeven voor het ontwikkelen van digitale
logische schakelingen. De beschreven werkwijze beperkt zich tot het ontwerpen van niet tijdgebonden,
combinatorische schakelingen. Dit volstaat om de vergelijking met de vernieuwde aanpak bij het ontwerpen
met programmeerbare logische bouwstenen (zie 3.2) te begrijpen.Indien combinatorische schakelingen
worden uitgebreid met geheugenelementen en andere bouwstenen waarvan de toestand, synchroon of
asynchroon, verandert onder besturing van een kloksignaal spreekt men van sequentiële schakelingen of
toestandsmachines.
Deze methode maakt deel uit van de leerstof van de tweede graad (vak ‘Elektronica en lab’, module
digitale technieken) en van de derde graad (vak ‘Digitale technieken en lab’).Daarom is er geen uitgewerkt
voorbeeld opgenomen in deze tekst.
De gewenste functie wordt beschreven en in een waarheidstabel samengevat. Uit de tabel worden
logische vergelijkingen afgeleid. Er wordt getracht deze vergelijkingen te vereenvoudigen. Dit kan
gebeuren :
- door middel van de wetten van de schakelalgebra van Boole: basiswetten, commutatieve-,
associatieve-, distributieve wetten, wetten van De Morgan ;
- door middel van een grafische methode: Karnaugh-kaarten.
De eenvoudigste oplossing – bijvoorbeeld een som van producttermen (SOP) - wordt nu getekend met
standaardcomponenten (discrete logica) en moet het eenvoudigste schema opleveren. In dit schema tracht
men te minimaliseren en dus zo weinig mogelijk componenten te gebruiken. Meestal werkend van uitgang
naar ingang kan men oplossingen zoeken met uitsluitend fundamentele poorten (EN, OF, NIET,
EXOF), uitsluitend NOF-poorten of uitsluitend NEN-poorten. Nadien wordt de schakeling – indien mogelijk
– gesimuleerd en /of wordt er een prototype gebouwd en getest. Wanneer de werking niet correct
wordt bevonden dient men de werkgang geheel of gedeeltelijk opnieuw te doorlopen tot het gewenste resultaat
is bereikt.
3.2 Automatische synthese van programmeerbare logica
Het beschrijven van de functionaliteit van een schakeling en de wijze van ontwerpen wijkt bij programmeerbare
logica af van het conventioneel (‘traditioneel’) ontwerpen. Een grondige basiskennis van de
‘klassieke’ digitale technieken blijft voor PLD-ontwerp echter noodzakelijk. Programmeerbare logica
vraagt het veranderen van een ‘ontwerpcultuur’en dat is niet altijd eenvoudig. De PC-ontwikkelingssoftware
voor PLD’s blijft het werken met elektronische schema's, waarheidstabellen en logische vergelijkingen
ondersteunen. Het beschrijven van de functies van een schakeling kan echter ook veel compacter,
leesbaarder en documenteerbaarder met taalconstructies zoals men die ook vindt in hogere programmeertalen
zoals Pascal en C. Bedenk echter dat een dergelijke taal in dit geval niet dient om softwarematig
een schakel- of stuurprobleem op te lossen: dat doen de programma’s voor microcontrollers,
microprocessoren en PLC’s . Om de schakeling zelf te laten werken is het betreffende programma niet
meer nodig. Een programma om een PLD te configureren beschrijft via taalelementen hoe een hardwareschakeling
in een chip moet werken. Daarom noemt men een dergelijke taal een ‘Hardware Description
Language’ of HDL. Ook al hebben we een beschrijving via schema of taal, uiteindelijk moeten we toch
logische vergelijkingen hebben (SOP) om die te implementeren in een PLD-architectuur zoals die reeds
eerder werd beschreven. De speciaal hiervoor ontwikkelde EDA-software (CAD) is in staat de vertaling
van de beschrijving naar vergelijkingen uit te voeren, waarbij bovendien logica-optimalisering zal
plaatsvinden: minimaliseren van het aantal vergelijkingen en het aantal poorten, wat leidt tot een ‘zuinig’
gebruik van de cellen van een PLD. Men noemt dit automatisch genereren van een schakeling vanuit de
beschrijving: automatische logicasynthese. Automatische logicasynthese raakt een aantal aspecten van het
ontwerpen. Het is niet een simpele ‘druk op de knop’ die het ontwerp oplevert. Gebruik maken van deze
moderne programmatuur vraagt daarentegen wel enig inzicht in de toegepaste principes.
Het ontwerpen van PLD's via automatische logicasynthese, verloopt via de werkgang uit de volgende
‘flowchart’:
10