Programmeerbare logica vvkso - Docweb

PROGRAMMEERBARE LOGICA
1 ASIC’s, PLD’s
1.1 Begrippen
In de digitale elektronica beschikt men over een brede keuze aan componenten om logische schakelingen
te ontwikkelen.
De ‘conventionele’ IC’s uit de standaard logica, ook wel discrete logica genoemd ( TTL, CMOS) voeren
een vaste functie uit, gedefinieerd door de fabrikant van de component. De gebruiker dient een aantal
verschillende componenten met elkaar te verbinden om de gewenste schakeling op te bouwen. Deze
werkwijze heeft het voordeel van zijn populariteit. Wanneer men enkel de componenten in rekening
brengt, kan ze goedkoop worden genoemd. Een nadeel is dat men, zelfs voor een relatief eenvoudige
schakeling, snel een grote hoeveelheid componenten en de overeenkomstige ruimte op de gedrukte schakeling
(PCB) nodig heeft. Elke wijziging van het ontwerp resulteert in een aanpassing van de PCB layout.
De ontwikkelingstijd voor dergelijke schakelingen is vrij lang met een vanzelfsprekende invloed op
de kostprijs.
Een ASIC (Application Specific Integrated Circuit) is een IC waarvan de functie eveneens specifiek is
voor een toepassing, maar bepaald wordt door de gebruiker. ASIC’s zijn opgebouwd uit een groot aantal
logische cellen: poorten, flip-flop’s, en zelfs meer complexe functie’s zoals controllers, RAM e.d. De
realisatie van een ASIC vergt echter productietechnieken die enkel door een gespecialiseerde fabrikant
kunnen worden uitgevoerd. Ondanks de hoge integratiegraad kunnen ook hier de ontwikkelingstijden vrij
lang zijn, zeker indien tijdens de ontwerpfase fouten worden gemaakt en de IC’s opnieuw geproduceerd
moeten worden. Om rendabel te zijn dienen deze bouwstenen in grote aantallen te worden aangemaakt.
Een programmeerbare logische bouwsteen of PLD (Programmable Logic Device) is een IC dat door de
gebruiker zelf kan ‘geconfigureerd’ worden om een bepaalde logische functie uit te voeren. PLD’s vervangen
meestal een hele reeks discrete componenten. Zij bestaan uit cellen samengesteld uit poorten en
(eventueel) flip-flop’s die via een bepaalde procedure intern aan elkaar worden gekoppeld tot een schakeling
met de door de gebruiker gewenste functionaliteit. Dit proces is dikwijls omkeerbaar. Een geconfigureerde
(geprogrammeerde) PLD kan dan in zijn oorspronkelijke toestand hersteld worden. Dit betekent
dat de verbindingen tussen de logische cellen ‘gewist’ worden en door andere kunnen vervangen
worden, zodat een IC-bouwsteen met een nieuwe functie ontstaat. Dit is vooral belangrijk tijdens de ontwerpfase,
zodat fouten snel kunnen gecorrigeerd worden. Een PLD koppelt de voordelen van discrete
componenten aan de voordelen van ASIC’s:
- Eenvoud in ontwerp en productie, zonder tussenkomst van een gespecialiseerd fabrikant.
- De grote verscheidenheid van de op de markt zijnde componenten voor programmeerbare
logica inzake werkingssnelheid en verbruik van energie laat de gebruiker toe een gepaste
keuze te maken in functie van de te realiseren toepassing(en).
1

- Eenvoudige gedrukte schakeling. De PCB is sterk vereenvoudigd omdat het aantal
bouwstenen vermindert. Bovendien bieden PLD’s een vrij grote flexibiliteit in het plaatsen
van in- en uit-gangspinnen. Daar de meeste functies van de schakeling intern worden
gerealiseerd, kan men beginnen met het ontwikkelen van de PCB lay-out op het ogenblik dat
de in- en uitgangen gekend zijn. De werkelijke details van het inwendige van een PLD
kunnen dan onafhankelijk van het eind-ontwerp worden uitgewerkt. Noodzakelijke
aanpassingen kunnen uitgevoerd worden binnen de PLD en hebben geen invloed meer op de
PCB lay-out.
- Snelheid is één van de hoofdredenen waarom ontwerpers PLD-bouwstenen gebruiken. De
PLD-elementen kunnen dikwijls betere prestaties leveren dan de snelste discrete logica. De
looptijd van de signalen is kort vanwege de zeer korte verbindingen binnen de bouwsteen.
- Daar PLD’s worden gebruikt om meerdere discrete schakelingen te vervangen, zal het
energie-verbruik van een ontwerp zeker lager zijn dan dat van de gecombineerde discrete
componenten samen.
- De betrouwbaarheid is een gebied waar meer en meer zorg aan besteed wordt. De ontwerpen
worden steeds groter en complexer en dit heeft meerdere chips voor gevolg. Meerdere chips
be-tekenen een kleinere betrouwbaarheid van het ontwerp, er zijn "meer dingen die verkeerd
kunnen gaan". Een oplossing om het aantal chips in een systeem te reduceren zal bijdragen
tot een grotere betrouwbaarheid. Een benadering met programmeerbare logica kan een
betrouwbaarder oplossing bieden, daar het ontwerp een kleiner aantal elementen vereist.
Door een vermindering van het aantal chips kan men kleinere PCB's gebruiken. Dit
vermindert overspraak en andere potentiële stoorbronnen waardoor het hele ontwerp mooier
en betrouwbaarder wordt.
- Voor ieder praktisch ontwerp moeten de kosten binnen de perken blijven. De kost is bijna
altijd een factor bij het overwegen van een nieuw ontwerp of bij een ontwerpverandering.
Maar, een be-rekening van de totale ontwerpkost kan misleidend zijn als men niet alle
aspecten ervan beschouwt. Veel van de kosten zijn moeilijk in te schatten. Het is
bijvoorbeeld moeilijk het marktverlies van het produkt, te wijten aan een te late introductie,
te beoordelen. De grootste voordelen tegenover een discreet ontwerp bekomt men door het
feit dat een enkele PLD verschillende discrete chips kan vervangen. De ingenomen ruimte
op een gedrukte schakeling wordt gemiddeld met 25% vermin-derd als men met PLD's
werkt.
- De manier van ontwerpen wordt sterk vereenvoudigd door de ontwerpmiddelen die nu op de
markt zijn. Ontwerpsoftware en programmeerbare componenten laten toe ontwerpen te
implementeren met een minimum aan tijdverlies. Simulatie laat ons toe het ontwerp
functioneel te testen vooraleer het element geprogrammeerd wordt.
Om al deze redenen zal de programmeerbare logica meer en meer de voorkeur krijgen boven de klassieke
oplossingen met discrete componenten.
Wat de verdere indeling van de programmeerbare logische bouwstenen in PLD’s, FPGA’s (Field Programmable
Gate Arrays) en CPLD’s (Complex Programmable Logic Devic es ) betreft onthouden we
enkel dat dit te maken heeft met de interne structuur, de oplopende inwendige complexiteit en het steeds
groter wordende aantal logische cellen per IC in de vermelde volgorde van PLD, over FPGA tot CPLD.
Deze indeling kan nog meer worden verfijnd en verschilt soms per fabrikant.
1.2 PLD-familie’s
Men kan de programmeerbare logische bouwstenen volgens allerlei criteria indelen. We beperken ons
hier tot een indeling volgens de technologie waarmee de interne logische cellen met elkaar worden verbonden
tot een schakeling. Bij PLD's worden de logische functies gerealiseerd door het "op elektrische
wijze" doorverbinden (al dan niet omkeerbaar) van de cellen die in de chip aanwezig zijn. Dit kan echter
2

ook gebeuren door het verbreken van bestaande, niet gewenste verbindingen. Men onderscheidt daarbij
een aantal verschillende verbindingsvormen.
- Bipolaire fuse-based verbindingen
Bij deze techniek worden de functies geprogrammeerd door alle niet gewenste verbindingen op
elektrische wijze "door te smelten" zoals een zekering. De eventueel te verbreken verbindingen
zijn gerealiseerd als weerstandselement of als PN-overgang (diode, transistor). Dit onomkeerbare
principe vindt men onder andere terug bij PROM’s (zie ‘geheugens’) en PAL's (Programmable
Array Logic).
- Floating gate verbindingen
In dit geval gebruikt men erasable (wisbare) cellen (zoals bij bepaalde geheugen-IC’s) om de interne
verbindingen te realiseren. Correctie van fouten of het maken van een nieuwe toepassing met
dezelfde chip is hier eenvoudig. Bij de EPLD’s (Erasable Programmable Logic Device) wordt de
oorspronkelijke toestand hersteld door belichting met UV-licht ( zoals bij EPROM geheugens). Bij
de EEPLD’s ( Electrically Erasable PLD’s) gebeurt dit langs elektrische weg (zoals bij EEPROM
geheugens) en kan het (her)configureren of (her)programmeren eventueel zelfs gebeuren terwijl het
IC in de (niet actieve) schakeling is opgenomen (in-circuit programming).
3

- Static-RAM verbindingen
Bij sommige PLD's worden de verbindingen gerealiseerd door de toestanden (0 of 1) van statische
RAM-geheugencellen. Dit geeft geheel nieuwe mogelijkheden. Door dergelijke PLD's samen met
een microcontroller of microprocessor in een schakeling op te nemen, is het mogelijk deze schakeling
dynamisch aan te passen aan de toepassing. De logica kan zeer snel van aard veranderen, zonder
dat er ook maar één enkele wijziging aan de bedrading gebeurt. De logicaschakeling wordt geladen
vanuit een (eventueel extern) processorgeheugen en zal onmiddellijk de nieuwe functie
realiseren.
A B C
2 EENVOUDIGE PLD-ARCHITECTUREN
2.1 Combinatorisch
4

Oefening
- PAL-architectuur
Bij nadere studie van het grote aanbod PLD's, die vaak slechts op enkele details verschillen, blijkt
dat het in feite gaat om een beperkt aantal concepten en varianten daarvan. De databoeken van
PLD-leveranciers tonen de interne opbouw van de componenten in de vorm van een principeschema.
De kunst bestaat er in om, in deze steeds complexere schema's, een basisconcept en de
daarop aangebrachte extra voorzieningen te herkennen. We beperken ons tot het veel gebruikte
PAL-concept. In bovenstaande figuur lijken de EN-poorten slechts één ingangslijn te hebben.
Deze lijn refereert echter naar de productlijn. De lijnen die loodrecht op de productlijnen van de
EN-poorten staan vormen de mogelijke ingangen. Deze figuur toont een PAL-cel met acht mogelijke
producttermen met elk tweeëndertig mogelijke ingangen, afkomstig van zestien al dan niet geïnverteerde
signalen. Er wordt hier, symbolisch, slechts één ingang van de cel voorgesteld. Een PLD bevat
steeds meerdere van dergelijke cellen, ook wel macrocellen genoemd, met gemeenschappelijke ingangslijnen.
De PAL-architectuur wordt veel toegepast, onder andere in EPLD’s en EEPLD’s. Bij
deze architectuur is de EN -matrix (AND-array) programmeerbaar. Op elke EN-poort worden alle ingangsvariabelen
aangeboden. Met behulp van de te maken of te verbreken verbindingen kan, door
programmering, worden bepaald welke signalen door een EN-poort gebruikt worden. De uitgang van
elke EN-poort komt op een OF-poort terecht (som van producttermen = sum of products = SOP). De
producttermen zijn dus gegroepeerd als vaste ingangen van een OF-poort. Het aantal ingangen van de
OF-poort beperkt het maximaal aantal te sommeren producttermen. In een PLD met PAL-architectuur
worden dus door de programmering de gewenste producttermen vastgelegd. Alle producttermen die
dan aanwezig zijn worden naar buiten gevoerd.
Een grondstofsilo wordt gevoed via drie transportbanden. Een van deze transportbanden levert twee
kubieke meter per minuut, de andere twee leveren slechts één kubieke meter per minuut. Wanneer de silo
gevoed wordt met meer dan twee kubieke meter grondstof per minuut, moet een digitale schakeling een
alarmsignaal geven. Op elke transportband staat een sensor die een actief hoog signaal afgeeft wanneer
de betreffende band in werking is. Om het alarm te activeren is eveneens een actief hoog signaal noodzakelijk.
Duidt op de bovenstaande PAL-configuratie (met slechts één cel) de vereiste in- en uitgangen
aan en de verbindingen die moeten geprogrammeerd worden om met dit IC het gestelde probleem op te
lossen (teken nog de nodige ingangen extra).
Ingang I 0 : signaal van de sensor van transportband 1 (twee kubieke meter per minuut)
Ingang I 1 : signaal van de sensor van transportband 2 (één kubieke meter per minuut)
Ingang I 2 : signaal van de sensor van transportband 3 (één kubieke meter per minuut)
Uitgang O : alarmsignaal
INGANGEN UITGANG
I 0 I 1 I 2 O
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 1
1 1 0 1
1 1 1 1
5

SOP : O = (I 0 EN I 1 ) OF (I 0 EN I 2 ) OF (I 0 EN I 1 EN I 2)
- Enkele voorbeelden van extra voorzieningen
In deze macrocel kan een productterm onmiddellijk de uitgang controleren. De productterm wordt
gebruikt om een 3-state buffer te sturen, die op zijn beurt de sommatieterm doorschakelt naar de
betreffende uitgangspin. De uitgang is eveneens teruggekoppeld naar de EN-matrix. De I/O pin
wordt dus gestuurd wanneer de 3-state poort geselecteerd is. De I/O pin is zelf een ingang van de
EN-matrix wanneer de 3-state poort in de hoog-impedantie-toestand verkeert. Deze eigenschap kan
gebruikt worden om I/O functies op beschikbare I/O-pinnen te zetten of om bidirectionele uitgangspinnen
te realiseren. Dit noemt men een cel met programmeerbare I/O.
In bovenstaande figuur vormen de uitgangen van de OF-poorten van het IC, de ingangen van NORpoorten,
die als tweede ingang een programeerbare logische 0 of logische 1 hebben. Op deze
manier kan men de polariteit van de uitgangen controleren.
6

2.2 Sequentieel
Wanneer aan de uitgang van elke PLD-cel met PAL-architectuur een intern geheugenelement (flipflop
of register met klok-ingang) is verbonden wordt het mogelijk om tijdgebonden, sequentiële
toepassingen te ontwikkelen. In bovenstaande figuur is – als voorbeeld – de macrocel van een
CPLD-component van het productterm-type voorgesteld. De cel behoort tot een EEPLD uit de
familie ‘MAX 7000S’ van de fabrikant ‘Altera’. Deze CPLD-familie bevat, naargelang het type, 32
tot 256 van dergelijke macrocellen, het equivalent van 600 tot 20000 poorten. Elke macrocel bevat
vijf programmeerbare EN-poorten (producttermen) per OF-poort. De OF-poort heeft een, via de
ingangsarray programmeerbare polariteit (NOR-poort). De combinatorische uitgang wordt gevolgd
door een programmeerbare flip-flop. Deze flip-flop kan echter, door een programmeerbare
‘bypass’ overbrugd worden. De betreffende cel is dan enkel voor combinatorische toepassingen
geschikt. De celuitgang (combinatorisch of sequentieel) is via een ‘I/O-control block’ met programmeerbare
TRI-state buffer teruggekoppeld naar de ingangsarray, zoals in het voorbeeld van
pagina 6 (programmeerbare I/O).
Elke macrocel kan een aantal extra producttermen (indien vijf niet volstaan) ‘lenen’ van andere
macrocellen in de chip:
- via ‘parallel logic expanders’ van cellen uit hetzelfde LAB (‘Logic Array Block’);
- via ‘shared logic expanders’ van cellen uit andere LAB’s, langs de PIA (‘Programmable
Interconnect Array’).
Voorbeeld
De flip-flop bevat clock-, enable-, preset- en clear-functies en kan geprogrammeerd worden als
D-flip-flop, T-flip-flop, JK-flip-flop of SR-latch. De clock- en clear-ingangen kunnen zowel synchroon
(Global Clock en Global Clear) als asynchroon, via de producttermen geprogrammeerd
worden.
De macrocellen van deze EPLD’s worden – zoals in onderstaande figuur - gecombineerd in
groepen van zestien, in de reeds vermelde ‘Logic Array Blocks’ of LAB’s. De eveneens reeds
7

vermelde ‘Programmable Inter-connect Array’ of PIA, zorgt voor de interne verdeling van de
signalen tussen de LAB’s en de koppeling met de in- en uitgangspinnen via de ‘I/O control blocks’.
De beschreven architectuur van de programmeerbare logische bouwsteen EPM7128S van Altera is
enkel geldig als voorbeeld. De architecturen van andere PLD-families van verschillende fabrikanten
zijn verschillend maar gelijkend.
Oefening
Ontwerp een quizschakeling voor twee kandidaten.
Ingangen: drukknoppen C1en C2 voor de kandidaten en QM voor ‘reset’ door de quizmaster
(actief hoog)
Uitgangen: lampen L1 voor kandidaat 1 en L2 voor kandidaat 2 (actief hoog)
Wanneer beide kandidaten gelijktijdig drukken mag geen van beide lampen oplichten. Wanneer één
van beide lampen oplicht, mag geen enkele drukknop van een kandidaat nog effect hebben, tenzij
de quizmaster een ‘reset’ heeft gegeven. Bij dergelijke ‘reset’ doven beide lampen. Gebruik het
8

schema van twee PLD-macrocellen van het beschreven PAL-type met D-flip-flop’s en duidt de door
programmatie van het IC te maken verbindingen daarop aan.
3 ONTWERPMETHODES
3.1 Conventioneel
VEREENVOUDIGEN
MINIMALISEREN
N
N
N
BEGIN
FUNCTIEBESCHRIJVING
WAARHEIDSTABEL
LOGISCHE VERGELIJKINGEN
EENVOUDIGSTE
OPLOSSING :
SOP
SCHEMA MET
DISCRETE LOGICA
KLEINSTE
AANTAL
COMPONENTEN
SIMULATIE / PROTOTYPE
J
J
CORRECTE
WERKING
EINDE
9

J
In bovenstaande ‘flowchart’ is de conventionele werkgang weergegeven voor het ontwikkelen van digitale
logische schakelingen. De beschreven werkwijze beperkt zich tot het ontwerpen van niet tijdgebonden,
combinatorische schakelingen. Dit volstaat om de vergelijking met de vernieuwde aanpak bij het ontwerpen
met programmeerbare logische bouwstenen (zie 3.2) te begrijpen.Indien combinatorische schakelingen
worden uitgebreid met geheugenelementen en andere bouwstenen waarvan de toestand, synchroon of
asynchroon, verandert onder besturing van een kloksignaal spreekt men van sequentiële schakelingen of
toestandsmachines.
Deze methode maakt deel uit van de leerstof van de tweede graad (vak ‘Elektronica en lab’, module
digitale technieken) en van de derde graad (vak ‘Digitale technieken en lab’).Daarom is er geen uitgewerkt
voorbeeld opgenomen in deze tekst.
De gewenste functie wordt beschreven en in een waarheidstabel samengevat. Uit de tabel worden
logische vergelijkingen afgeleid. Er wordt getracht deze vergelijkingen te vereenvoudigen. Dit kan
gebeuren :
- door middel van de wetten van de schakelalgebra van Boole: basiswetten, commutatieve-,
associatieve-, distributieve wetten, wetten van De Morgan ;
- door middel van een grafische methode: Karnaugh-kaarten.
De eenvoudigste oplossing – bijvoorbeeld een som van producttermen (SOP) - wordt nu getekend met
standaardcomponenten (discrete logica) en moet het eenvoudigste schema opleveren. In dit schema tracht
men te minimaliseren en dus zo weinig mogelijk componenten te gebruiken. Meestal werkend van uitgang
naar ingang kan men oplossingen zoeken met uitsluitend fundamentele poorten (EN, OF, NIET,
EXOF), uitsluitend NOF-poorten of uitsluitend NEN-poorten. Nadien wordt de schakeling – indien mogelijk
– gesimuleerd en /of wordt er een prototype gebouwd en getest. Wanneer de werking niet correct
wordt bevonden dient men de werkgang geheel of gedeeltelijk opnieuw te doorlopen tot het gewenste resultaat
is bereikt.
3.2 Automatische synthese van programmeerbare logica
Het beschrijven van de functionaliteit van een schakeling en de wijze van ontwerpen wijkt bij programmeerbare
logica af van het conventioneel (‘traditioneel’) ontwerpen. Een grondige basiskennis van de
‘klassieke’ digitale technieken blijft voor PLD-ontwerp echter noodzakelijk. Programmeerbare logica
vraagt het veranderen van een ‘ontwerpcultuur’en dat is niet altijd eenvoudig. De PC-ontwikkelingssoftware
voor PLD’s blijft het werken met elektronische schema's, waarheidstabellen en logische vergelijkingen
ondersteunen. Het beschrijven van de functies van een schakeling kan echter ook veel compacter,
leesbaarder en documenteerbaarder met taalconstructies zoals men die ook vindt in hogere programmeertalen
zoals Pascal en C. Bedenk echter dat een dergelijke taal in dit geval niet dient om softwarematig
een schakel- of stuurprobleem op te lossen: dat doen de programma’s voor microcontrollers,
microprocessoren en PLC’s . Om de schakeling zelf te laten werken is het betreffende programma niet
meer nodig. Een programma om een PLD te configureren beschrijft via taalelementen hoe een hardwareschakeling
in een chip moet werken. Daarom noemt men een dergelijke taal een ‘Hardware Description
Language’ of HDL. Ook al hebben we een beschrijving via schema of taal, uiteindelijk moeten we toch
logische vergelijkingen hebben (SOP) om die te implementeren in een PLD-architectuur zoals die reeds
eerder werd beschreven. De speciaal hiervoor ontwikkelde EDA-software (CAD) is in staat de vertaling
van de beschrijving naar vergelijkingen uit te voeren, waarbij bovendien logica-optimalisering zal
plaatsvinden: minimaliseren van het aantal vergelijkingen en het aantal poorten, wat leidt tot een ‘zuinig’
gebruik van de cellen van een PLD. Men noemt dit automatisch genereren van een schakeling vanuit de
beschrijving: automatische logicasynthese. Automatische logicasynthese raakt een aantal aspecten van het
ontwerpen. Het is niet een simpele ‘druk op de knop’ die het ontwerp oplevert. Gebruik maken van deze
moderne programmatuur vraagt daarentegen wel enig inzicht in de toegepaste principes.
Het ontwerpen van PLD's via automatische logicasynthese, verloopt via de werkgang uit de volgende
‘flowchart’:
10

- Invoer van de ontwerpbeschrijving
N
BEGIN
INVOER ONTWERP
AUTOMATISCHE
LOGICASYNTHESE
SIMULATIE
CORRECTE
WERKING
PLD PROGRAMMEREN
Hoe ‘intelligenter’ de gebruikte software is, hoe meer vrijheid men heeft bij de invoer van het ontwerp.
De meeste softwarepakketten voor programmeerbare logica laten toe ontwerpbeschrijvingen
in te voeren:
- Via een schema (Schematic Capture): een softwarepakket voor PLD’s heeft daarvoor een
grafische editor ingebouwd of kan schema’s van sommige ‘gewone’ EDA-pakketten inlezen;
- Via een tekstuele beschrijving met behulp van één of meer HDL-talen (Hardware Description
Language);
Enkele geavanceerde programma’s laten invoer via golfvormen (Waveform Input) en zelfs gemengde
invoer toe.
De invoer via een schema is eerder ‘klassiek’ te noemen en is slechts geschikt voor kleinere ontwerpen
of delen van een groter ontwerp. Het leren werken met de tekenmodule van een PLDpakket
neemt nogal wat tijd in beslag.
De ontwerper gebruikt in dit geval de componentenbibliotheken van de software om het schema te
tekenen. In feite is deze benadering dezelfde als deze van de reeds vermelde conventionele ont-
J
EINDE
11

.
werpmethode. HDL-invoer laat de ontwerper toe de probleemoplossing volledig tekstueel te beschrijven.
Voor de eigenlijke invoer volstaat een elementair tekstverwerkingsprogramma (editor), dat een
ASCII-bestand kan afleveren. Hedendaagse softwarepakketten voor PLD-ontwerp hebben een
specifieke tekstverwerker voor HDL ingebouwd.
- Automatische logicasynthese
Deze fase verloopt volledig onder controle van de gespecialiseerde software en omvat een aantal
opeenvolgende bewerkingen op het invoerbestand. Deze bewerkingen zijn nagenoeg voor alle
softwarepakketten voor PLD-ontwerp dezelfde. De bedoeling ervan is een bestand te bekomen dat
kan dienst doen om de chip uiteindelijk te programmeren. De software voert de volgende taken uit:
- vertalen van het invoerbestand naar logische vergelijkingen;
- vereenvoudigen van deze vergelijkingen tot een aantal SOP-termen;
- een ‘netlist’ genereren (dit is een tekstuele weergave van de logica);
- inpassen, volgens de netlist, van het ontwerp in de geselecteerde PLD-bouwsteen;
- genereren van een uitvoerbestand om de PLD te programmeren.
- Simuleren van het ontwerp
Men kan de schakeling functioneel nakijken met behulp van de simulatiemodule van de PLD-software,
vooraleer de chip geprogrammeerd wordt. Vooraf dienen er ‘stimuli’ (testsignalen) te worden
gedefinieerd. Indien er tijdens die simulatie fouten ontdekt worden, dient men het ontwerp te
wijzigen en de voorafgaande fasen van de werkgang opnieuw te doorlopen.
- Programmeren van de PLD
De wijze van programmeren hangt af van wat er op de markt aan mogelijkheden beschikbaar is.
Het uitvoerbestand kan bijvoorbeeld in een PLD-programmeerapparaat geladen worden, dat in
staat is de gewenste schakeling in de PLD te configureren (PLD, EPLD, EEPLD …) Deze apparatuur
bestaat meestal uit een kaart, die in een vrij ‘slot’ van een PC moet geplaatst worden en
een console verbonden met deze kaart, uitgerust met de juiste voet voor het betreffende IC. Een
PLD heeft steeds een aantal programmeerpinnen langs waar het configureren kan plaats vinden. Er
is uiteraard ook programmeersoftware nodig om het configuratieproces te besturen (dit kan een
module van de ontwerpsoftware zijn of een afzonderlijk programma, geleverd bij het programmeertoestel).
Bij een aantal PLD-types is het zelfs mogelijk het IC te (her)programmeren terwijl dit
zich in de toepassing op de PCB bevindt (meestal EEPLD’s).
Een geprogrammeerde PLD dient uiteraard te functioneren in het geheel van de schakeling waarvan de
betreffende component deel uitmaakt, wat eveneens – eventueel via een prototype – wordt getest. Deze
laatste fase werd niet in de bovenstaande werkgang opgenomen, omdat ze niet essentieel is voor het
produceren van de PLD-bouwsteen.
12