ハードウェア設計特論 (5)

ハードウェア 設 計 特 論 (5)
安 浦 寛 人
2006.5.18
06.5.18 ハードウェア 設 計 特 論

EDA 技 術
• EDA:Electric Design Automation
• CAD:Computer Aided Design
– 設 計 検 証 : 設 計 の 正 しさ、 性 能 を 確 認
– 自 動 合 成 : 設 計 の 自 動 詳 細 化 、 最 適 化
– 設 計 記 述 : 設 計 データの 表 現 法
06.5.18 ハードウェア 設 計 特 論

システム 設 計 のモデル
モデル 化 と 記 述
•モデル 化 技 術
• 記 述 言 語
• 設 計 者 インタ
フェース
詳 細 化
最 適 化
• 自 動 合 成
•ライブラリ
• 最 適 化 手 法
• 標 準 化
評 価 ・ 検 証
•シミュレーション
• 試 作 ・ 実 験
• 解 析 技 術
• 数 学 的 検 証
06.5.18 ハードウェア 設 計 特 論

EDA 技 術 の 進 展
設 計 の 抽 象 化
EDA 技 術 の 進 歩
10 4
10 5
設 計 量 の 削 減
10 6
10 7
10 8
動 作
RTL
ゲート
レイアウトデータ
(シンボル 図 )
マスク 図 形 データ
( 実 体 図 )
動 作 合 成 (2000s)
論 理 合 成 (’90s)
自 動 レイアウト (’80s)
マスク 図 形 処 理 (‘70)
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設 計 の 検 証
機 能 検 証
アーキテクチャ 設 計
アーキテクチャ
RTL 設 計
HDL 記 述
プロセスパラメータ
デバイスパラメータ
デバイス 開 発
ライブラリ 開 発
プロセス 開 発
論 理 検 証
テスト 生 成
テストベクタ
論 理 合 成
ネットリスト
レイアウト 設 計
LVS
マスクデータ
ライブラリ 情 報
テスト
製 造 プロセス
デザインルール
DRC
機 器 の
制 御 パラ
メータ
チップ
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設 計 フローの 基 本 要 素
記 述
HDL
ネットリスト
レイアウトデータ
変 換 / 最 適 化
論 理 合 成
レイアウト 合 成
検 証
シミュレーション
形 式 的 検 証
タイミング 検 証
DRC
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論 理 検 証
• 仕 様 ・アーキテクチャ 設 計 ・RTL 設 計 と 論 理 設 計 結
果 (ネットリスト)の 等 価 性 を 確 認 する。
• シミュレーションと 形 式 的 検 証
RTL 設 計
検 証 入 力
比 較
ネットリスト
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シミュレーションに 関 する 問 題 点
• 回 路 のモデル 化 ( 近 似 のレベル)
• シミュレーションアルゴリズムの 精 度
とスピード
• 入 力 系 列 の 生 成 の 方 法
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回 路 のモデル 化
1) 基 本 素 子 のモデル 化
• 電 子 回 路 モデル:トランジスタ, 抵 抗 ,コンデンサなどを 基 本
単 位 とする.(Spiceモデルなど。 回 路 シミュレータ)
• 論 理 回 路 モデル: 論 理 ゲート(NAND, NOR , AND, OR, NOT)
やフリップフロップなどを 基 本 単 位 とする.( 論 理 シミュレー
タ)
• 機 能 素 子 レベル: 論 理 ゲート,フリップフロップ,カウンタ,
レジスタ,セレクタなどを 基 本 単 位 とする.( 論 理 ・ 機 能 シ
ミュレータ)
• レジスタ 転 送 レベル (RTL):レジスタとその 間 のデータの 移 動
と 論 理 変 換 を 記 述 したモデル.( 機 能 シミュレータ)
• 命 令 サイクルレベル:プロセッサなどの 命 令 サイクルを 一 つの
単 位 とする.(ISS: 命 令 セットシミュレータ)
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回 路 のモデル 化 2
2) 信 号 値
* 物 理 的 な 信 号 値
D
アナログ 信 号
0,1,Z(ハイインンピーダンス)
強 い0/1, 弱 い0/1
P(パルス)
S( 発 振 )
非 論 理 値
* 仮 想 的 な 信 号 値
X 不 定 ( 未 知 ) 値
U 立 ち 上 がり
D 立 ち 下 がり
Don't Care ( 禁 止 , 未 定 義 )
ハザード,レース
慣 性 遅 延
P
φ
U
トランスファゲート
Q
S
D
X:UやD,Don’t Care
未 定 値 など
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回 路 のモデル 化 3
3) 遅 延
遅 延 モデル
– 0 遅 延 モデル: 各 素 子 の 遅 延 を0と 仮 定
– 単 位 遅 延 モデル: 各 素 子 の 遅 延 を 単 位 時 間 と 仮 定
– 標 準 遅 延 モデル: 各 素 子 の 遅 延 を 整 数 値 で 定 義
– 最 大 / 最 小 遅 延 モデル: 各 素 子 の 遅 延 はばらつくと 仮 定 する. 上 下 限 を 指 定 .
– 慣 性 遅 延 / 純 粋 遅 延 モデル:アナログ 回 路 の 効 果 を 考 慮
– クロック/サイクルベースモデル:すべての 動 作 はクロックに 同 期 して 決 められたクロック
サイクルや 命 令 サイクル 内 に 確 実 に 終 了 することを 前 提 とする.
遅 延 の 位 置
– 素 子 単 位 : 前 置 遅 延 と 後 置 遅 延
– 端 子 単 位
d1
– 端 子 の 組 み 合 わせ 単 位
– 配 線 遅 延 :ファンアウト/ 配 線 長 の 考 慮 d2
– 立 ち 上 がり/ 立 ち 下 がり 遅 延 : 立 ち 上 がりと 立 ち 下 がりの 遅 延 を 区 別 .
d3
06.5.18 ハードウェア 設 計 特 論

モデル 化 の 単 位 ( 粒 度 )
回 路 シミュレータ: 電 子 回 路 モデルでで 扱 う.
アナログ 信 号 までを 扱 うことが 多 い.
論 理 シミュレータ: 離 散 信 号
トランジスタレベル
双 方 向 信 号 (トランスファゲート)
論 理 ゲートレベル
NAND, NOR , AND, OR, NOT
出 力 端 子 は1つ
機 能 素 子 レベル
論 理 ゲート
フリップフロップ,カウンタ,レジスタ
セレクタ, 等
レジスタ 転 送 レベル (RTL)
レジスタ 転 送 レベル 言 語
DDL, UDL/I, VHDLなど
実 回 路 (HWエミュレータ)
実 際 の 回 路 そのものを 利 用
Field Programmable Gate Array (FPGA)
SPICEなど
06.5.18 ハードウェア 設 計 特 論

06.5.18 シミュレーション
ハードウェア 設 計 特 論

論 理 シミュレータの 構 成
テストパターン
時 刻 進 行 管 理
ネットリスト
コンパイル
リスト 出 力
データ 構 造
パターン
コンパイル
表 示 出 力
イベント 処 理
素 子 モデル
N2 101011
P15 000110
1
0
06.5.18 ハードウェア 設 計 特 論
C

論 理 シミュレーションのしくみ
a
b
c
d
素 子 名
端 子 名
a
b
c
d
A
B
C
z
A
B
種 類
PI
PI
PI
PI
2NAND
2NAND
2NAND
PO
入 力 1
-
-
-
-
a
c
A.out
C.out
C
入 力 2
06.5.18 ハードウェア 設 計 特 論
-
-
-
-
b
d
B.out
-
z
出 力 値
0
0
1
0
1
1
0
0
遅 延
0
0
0
0
2
2
2
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
d=1
b=1
a=1
d=0

論 理 シミュレーションのしくみ
a
b
c
d
素 子 名
端 子 名
a
b
c
d
A
B
C
z
A
B
種 類
PI
PI
PI
PI
2NAND
2NAND
2NAND
PO
入 力 1
-
-
-
-
a
c
A.out
C.out
C
入 力 2
06.5.18 ハードウェア 設 計 特 論
-
-
-
-
b
d
B.out
-
z
出 力 値
0
0
1
0→1
1
1
0
0
遅 延
0
0
0
0
2
2
2
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
d=1
b=1 B.0ut=0
a=1
d=0

論 理 シミュレーションのしくみ
a
b
c
d
素 子 名
端 子 名
a
b
c
d
A
B
C
z
A
B
種 類
PI
PI
PI
PI
2NAND
2NAND
2NAND
PO
入 力 1
-
-
-
-
a
c
A.out
C.out
C
入 力 2
06.5.18 ハードウェア 設 計 特 論
-
-
-
-
b
d
B.out
-
z
出 力 値
0
0→1
1
1
1
1→0
0
0
遅 延
0
0
0
0
2
2
2
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
d=1 ×
b=1 B.0ut=0
C.out=1
a=1
d=0

論 理 シミュレーションのしくみ
a
b
c
d
素 子 名
端 子 名
a
b
c
d
A
B
C
z
A
B
種 類
PI
PI
PI
PI
2NAND
2NAND
2NAND
PO
入 力 1
-
-
-
-
a
c
A.out
C.out
C
入 力 2
06.5.18 ハードウェア 設 計 特 論
-
-
-
-
b
d
B.out
-
z
出 力 値
0
1
1
1
1
0
0→1
0
遅 延
0
0
0
0
2
2
2
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
d=1 ×
× ×
b=1 B.0ut=0
C.out=1
z=1
a=1
d=0

論 理 シミュレーションのしくみ
a
b
c
d
素 子 名
端 子 名
a
b
c
d
A
B
C
z
A
B
種 類
PI
PI
PI
PI
2NAND
2NAND
2NAND
PO
入 力 1
-
-
-
-
a
c
A.out
C.out
C
入 力 2
06.5.18 ハードウェア 設 計 特 論
-
-
-
-
b
d
B.out
-
z
出 力 値
0
1
1
1
1
0
1
0→1
遅 延
0
0
0
0
2
2
2
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
d=1 ×
× ×
b=1 B.0ut=0
×
C.out=1
z=1
a=1
d=0

論 理 シミュレーションのしくみ
a
b
c
d
素 子 名
端 子 名
a
b
c
d
A
B
C
z
A
B
種 類
PI
PI
PI
PI
2NAND
2NAND
2NAND
PO
入 力 1
-
-
-
-
a
c
A.out
C.out
C
入 力 2
06.5.18 ハードウェア 設 計 特 論
-
-
-
-
b
d
B.out
-
z
出 力 値
0→1
1
1
1
1
0
1
1
遅 延
0
0
0
0
2
2
2
1
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
d=1 ×
× ×
b=1 B.0ut=0
×
× z=1
C.out=1
a=1
A.out=0
d=0

論 理 シミュレーションのしくみ
a
b
c
d
素 子 名
端 子 名
a
b
c
d
A
B
C
z
A
B
種 類
PI
PI
PI
PI
2NAND
2NAND
2NAND
PO
入 力 1
-
-
-
-
a
c
A.out
C.out
C
入 力 2
06.5.18 ハードウェア 設 計 特 論
-
-
-
-
b
d
B.out
-
z
出 力 値
1
1
1
1
1→0
0
1
1
遅 延
0
0
0
0
2
2
2
1
Time Wheel
0
1
2
3
4
5
6
7
8
9
10
11
12
13
14
d=1 ×
× ×
b=1 B.0ut=0
×
× z=1
a=1 ×
C.out=1
A.out=0
d=0
Event Driven
Table Look-up

シミュレーションパターンの 生 成
• いくら 高 速 のシミュレータがあっても,すべての 入 力 系 列 に 対
する 回 路 の 動 作 を 検 証 することはできない. 設 計 の 誤 り(バ
グ)を 効 率 良 く 見 つけるためには,バグを 検 出 するような 入 力
パターンをうまく 作 ることが 重 要 である.
• 定 義 :(パターン 生 成 問 題 ) 与 えられた 回 路 の 設 計 のバグを 発
見 する 回 路 への 必 要 十 分 な 入 力 パターンを 効 率 良 く 生 成 する 問
題
• 一 般 的 には、NPハード( 組 み 合 わせ 回 路 )またはP-Spaceハー
ド( 順 序 回 路 )
• 経 験 的 な 手 法 が 用 いられる
06.5.18 ハードウェア 設 計 特 論

...
...
形 式 的 検 証
• 与 えられた 順 序 回 路 の 機 能 が、 仕 様 ( 順 序 機
械 )を 満 たしているかを 数 学 的 に 証 明 する 手
法 。
仕 様 :M = (I, O, S, δ, λ)
– I : 入 力 アルファベット( 入 力 記 号 の 集 合 )
– O : 出 力 アルファベット( 出 力 記 号 の 集 合 )
– S : 状 態 集 合
– δ :S×I→S 状 態 遷 移 関 数
s(t+1) = δ(s(t), i(t))
– λ : S×I→O 出 力 関 数 (Mealy 型 )
o(t) = λ(s(t), i(t))
符 号 割 当 がわかっているなら
Mのδとλがfとgに 一 致 するかを
確 認 する 問 題 ( 論 理 関 数 の 一 致 判 定 )
06.5.18 ハードウェア 設 計 特 論
入 力
...
NP 完 全 !
p 本 x
r 本 y
組 み 合 わせ 論 理 回 路
f:{0,1} p+r →{0,1} r
g: {0,1} p+r →{0,1} q
clock
Q D
...
Q D
q 本 z
r 本 Y
...
出 力
フリップフロップ
( 記 憶 素 子 )

実 効 的 な 方 法
• 論 理 関 数 の 表 現 方 法
– Binary Decision Diagram
– 実 用 的 な 関 数 には 有 効
x
0 1
0
x
1
y
y
y
y
0 1 0 1
0
0
z z z z
1 0 1 0 1 0 1
0
0
z
1
1
1 1 1 0 1 0 0 0
0 1
06.5.18 ハードウェア 設 計 特 論

BDD
変 数 に 順 序 付 けをして,その 順 序 に 従 った2 分 決 定 木 を 構 成 する. 各 節 点 には 変 数 がラベルと
して 付 けられ,0 枝 と1 枝 の2 本 の 枝 が 出 る.
変 数 xをラベルとして 持 つ 各 節 点 vの 表 す 関 数 fを,vの 子 節 点 v0,v1の 表 す 関 数 f0,
f1とするとき
f=xf0+x’f1
と 定 める.
この2 分 決 定 木 に 対 し, 以 下 のような 規 則 を 適 用 し, 節 点 を 減 らす.
1) 同 じ 関 数 を 表 現 する 節 点 v,v’があるとき,v’の 親 からの 枝 をvへ 付 け 替 え,v’とv’か
ら 出 る 枝 を 削 除 する.すなわち, 同 じ 関 数 をあらわす 部 分 グラフを 共 有 する.
2)0 枝 と1 枝 が 同 じ 節 点 を 指 している 節 点 vを 削 除 して,vの 親 から 直 接 vの 子 に 枝 を 付 け
る.
この 規 則 を 適 用 できるかぎり 適 用 して 得 られる 有 向 グラフを 既 約 な2 分 決 定 図 (Binary
Decision Diagram: BDD)と 言 う. 変 数 の 順 序 を 固 定 すれば,ある 論 理 関 数 を 表 す 既 約 な2
分 決 定 図 はユニークである. 多 くの 実 用 的 な 関 数 が 適 当 な 変 数 順 序 の 元 で 多 項 式 サイズの
BDDで 表 される.
06.5.18 ハードウェア 設 計 特 論

性 能 の 検 証
• 論 理 検 証 ー> 遅 延 検 証
•LVS ー> 回 路 パラメータ 抽 出 、 回 路 シ
ミュレーション( 主 にライブラリ 開 発
で 行 う。)
06.5.18 ハードウェア 設 計 特 論

STA(タイミング 検 証 )
SDF:Standard Delay Format
ネットリスト
タイミング
制 約
配 置 配 線 後
遅 延 情 報
(SDF)
配 置 配 線 後
負 荷 情 報
容 量 、 抵 抗
LSIテクノロジ
ライブラリ
STA
(Static
Timing
Analysis)
素 子 遅 延
F/F
Q
Q
配 線 遅 延
F/F
Q
Q
CLK
論 理 設 計 工 程 では、 経 験 値 の 配 線 遅 延 でタイミング 検 証
超 微 細 化 の 進 行 で、 配 線 遅 延 > 素 子 遅 延 と 大 小 関 係 が 逆 転
⇒ レイアウト 設 計 結 果 の 配 線 遅 延 でのタイミング 検 証 が 必 須
06.5.18 ハードウェア 設 計 特 論

同 期 システム
同 期 システム
内 部 記 憶 を 持 つ 回 路 ( 例 :フリップフロップFF)の 出 力 を
クロックの 立 上 がり(または 立 下 がり)でのみ 変 わるように 制 御
FF 間 パスのディレイ
最 大 パスディレイ≦Tc ・・・ クロックサイクル 時 間 より 長 すぎてはいけない
最 小 パスディレイ≧Tp ・・・ クロックアクティブ 時 間 より 短 くてもいけない
Tc :クロックサイクル 時 間
Tp :クロックアクティブ 時 間 (クロックの 立 上 がりから 立 下 がりまでの 時 間 )
クロックスキュー : FFに 分 配 されるクロック 信 号 の 時 間 差
クロック 信 号 のパスディレイのばらつきの 最 小 化 も 必 要
06.5.18 ハードウェア 設 計 特 論

D
D
C
D
ラッチ
Q
Q
Dフリップフロップ
D
C
D
ラッチ
Q
Q
Q
Q
Dラッチ
D
SRラッチ
Q
C
C
Q
Dフリップフロップは、クロックの 立 上 がりで 入 力 Dの 値 を 取 込 み、
クロックの 立 下 がりで 出 力 Qが 変 化 する
Dラッチは、クロックの 立 上 がりで、 入 力 Dの 値 を 取 込 み、 出 力 Qが 変 化 する
クロック
C
入 力
D
出 力
Q
クロックの
立 上 がり
セットアップ
時 間
ホールド
時 間
クロックの
立 下 がり
06.5.18 ハードウェア 設 計 特 論
クロックサイクル
時 間

パスディレイ
パスディレイ 時 間
D
C
FF1
Q
Q
D
C
FF2
Q
Q
Tc
組 合 せ 論 理 回 路
Tp
Tp≦パスディレイ≦Tc
最 小 パスディレイの 調 整
パ
ス
数
最 大 パスディレイの 最 小 化
Tp
06.5.18 ハードウェア 設 計 特 論
Tc
パスディレイ

CTS(Clock Tree Synthesis)
クロック 木
クロック 外 部 端 子 から 各 FFまでの
クロック 信 号 の 配 線 長 を 等 しくする
CLK
T1
D Q
C
組 合 せ
回 路
T2
D Q
C
FF
クロック
バッファ
クロック 伝 播 遅 延 T1

クロックスキュー
クロックスキュー=クロック 信 号 パスの 最 大 ディレイ 値 − 最 小 ディレイ 値
・FFに 分 配 されるクロック 信 号 には 時 間 差 がある(skew:ゆがみ、 不 均 斉 、 非 対 称 )
・クロック 信 号 のクロック 供 給 源 から
各 FFまでの 配 線 設 計 において
パスディレイのばらつきの 最 小 化
Max(Tcd i )−Min(Tcd i )≦⊿Ts
Tcd i :FF i のクロック 信 号 パスディレイ 値
⊿Ts:ばらつきの 許 容 値
クロック 供 給 源 の
クロック 信 号
FF1に 供 給 される
クロック 信 号
Tcd 1 +Tc
t0 Tcd 1 Tcd 2
t0+Tc Tcd 2 +Tc
Tc
Tp
FF2に 供 給 される
クロック 信 号
Tp+⊿Ts≦パスディレイ≦Tc−⊿Ts
06.5.18 ハードウェア 設 計 特 論

ディレイチェックの 精 度
設 計 フェーズ
論 理 設 計
ディレイチェックの 特 徴 点
負 荷 ディレイ: 論 理 段 数 制 約 の 設 定
配 線 ディレイ: 経 験 値
フロアプラン
(モジュール 配 置 )
モジュール 相 対 配 置 情 報 に 基 づく
クリティカルパスディレイの 評 価
モジュール 内
セル 配 置
仮 想 配 線 長 による
全 パスのディレイ 計 算
モジュール 内 配 線
モジュール 間 配 線
実 配 線 長 (back annotation)による
全 パスのディレイ 計 算
06.5.18 ハードウェア 設 計 特 論

実 負 荷 抽 出 項 目 の 例
配 線 のシート 抵 抗 値
1
配 線
シート 抵 抗
Rs
Rs: 単 位 面 積 当 たりの 抵 抗
クロスする 配 線 間 の 容 量 値
2
交 差 配 線 間
容 量
A 層
Cl BA
Cs AB
Cl AB
Cs AB :A 層 とB 層 の
面 積 依 存 容 量
Cl AB :A 層 →B 層 の
周 辺 長 依 存 容 量
Cl BA :B 層 →A 層 の
周 辺 長 依 存 容 量
B 層
平 行 して 走 る 配 線 間 の 容 量 値
3
並 走 配 線 間
容 量
L
C p
06.5.18 ハードウェア 設 計 特 論
d

SI(Signal Integrity) 問 題
LSIの 高 速 化 ・ 微 細 化 により 顕 著 となってきた
信 号 波 形 の 品 質 (SI)が 低 下 する 問 題 。
特 性 パラメータの 大 小 関 係 の 逆 転 現 象 ( 配 線 間 容 量 > 基 板 間 容 量 など)
により、 影 響 を 無 視 できない 各 種 ノイズ( 雑 音 )が 発 生 。
クロストークノイズ
配 線 間 のインダクタンス、キャパシタンスによる 電 磁 界 の 影 響 で、
隣 接 信 号 線 間 の 結 合 により 雑 音 や 信 号 遅 延 が 発 生 。
信 号 A
信 号 B
v
v
影 響 を 与 える
隣 接 信 号 A
t
影 響 を 受 けた 信 号 Bの 波 形
本 来 伝 わるべき 信 号 Bの 波 形
06.5.18 ハードウェア 設 計 特 論
t

設 計 の 検 証
機 能 検 証
アーキテクチャ 設 計
アーキテクチャ
RTL 設 計
HDL 記 述
プロセスパラメータ
デバイスパラメータ
デバイス 開 発
ライブラリ 開 発
プロセス 開 発
論 理 検 証
テスト 生 成
テストベクタ
論 理 合 成
ネットリスト
レイアウト 設 計
LVS
マスクデータ
ライブラリ 情 報
テスト
製 造 プロセス
デザインルール
DRC
機 器 の
制 御 パラ
メータ
チップ
06.5.18 ハードウェア 設 計 特 論

LVS (Layout v.s. Schematic)
• ネットリスト 通 りレイアウトがなされ
ているかをチェックする
元 のネットリスト
レイアウトデータ
回 路 抽 出
比 較 (グラフの 等 価 性 判 定 )
ネットリスト
06.5.18 ハードウェア 設 計 特 論

設 計 の 検 証
機 能 検 証
アーキテクチャ 設 計
アーキテクチャ
RTL 設 計
HDL 記 述
プロセスパラメータ
デバイスパラメータ
デバイス 開 発
ライブラリ 開 発
プロセス 開 発
論 理 検 証
テスト 生 成
テストベクタ
論 理 合 成
ネットリスト
レイアウト 設 計
LVS
マスクデータ
ライブラリ 情 報
テスト
製 造 プロセス
デザインルール
DRC
機 器 の
制 御 パラ
メータ
チップ
06.5.18 ハードウェア 設 計 特 論

Design Rule Check
• マスクデータの
中 に 設 計 ルール
違 反 がないかを
検 証 する。
• 図 形 処 理
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06.5.18 ハードウェア 設 計 特 論