プロセッサの構成：データパスと制御 - 九州大学

eg1rreg2wregwd部 品 の 準 備 (レジスタファイル 2/2)55532RegWriteレジスタファイルwreg3232rd1rd2rreg1RegWriteDecoder0C1Register 0DCRegister 130D31Muxrd1wdrreg2CRegister 30DCRegister 31DMuxrd2九 州 大 学 工 学 部 電 気 情 報 工 学 科部 品 の 準 備 (ALU)ALU: 指 定 された 算 術 論 理 演 算 を 実 行演 算 対 象 となる 入 力 オペランド演 算 対 象 となる 入 力 オペランド演 算 結 果 出 力信 号 の 意 味ゼロ 判 定 ( 結 果 が 0 のときに 1)ALU 制 御 (000: AND,001: OR,010: +,110: –,111: slt)ab3232ALUctrlALU332zeroy入 出 力入 力入 力出 力出 力入 力PC命 令 メモリアドレス命 令信 号 名 ビット 幅a 32b 32y 32zero 1ALUctrl 3ALU書 込 みデータ読 出 しデータレジスタ 番 号データメモリアドレスレジスタ 番 号読 出 しデータレジスタ 番 号読 出 しデータレジスタファイル書 込 みデータ九 州 大 学 工 学 部 電 気 情 報 工 学 科6