SP - UMEL - Vysoké učení technické v Brně

Prof. Ing. Vladislav Musil, CSc.
Doc. Ing. Pavel Šteffan, Ph.D.
Digitální integrované obvody
Vysoké učení technické v Brně 2011

Tento učební text byl vypracován v rámci projektu Evropského sociálního fondu č. CZ.1.07/2.2.00/07.0391
s názvem Inovace a modernizace bakalářského studijního oboru Mikroelektronika a technologie
a magisterského studijního oboru Mikroelektronika (METMEL). Projekty Evropského sociálního fondu jsou
financovány Evropskou unií a státním rozpočtem České republiky.

2 FEKT Vysokého učení technického v Brně
Obsah
1 ÚVOD..................................................................................................................................7
2 DIGITÁLNÍ INTEGROVANÉ OBVODY......................................................................7
2.1 VLASTNOSTI LOGICKÝCH HRADEL................................................................................. 10
2.1.1 Šumová imunita......................................................................................... 10
2.1.2 Zatížitelnost výstupu logického hradla...................................................... 12
2.2 ZÁKLADNÍ DIGITÁLNÍ FUNKČNÍ BLOKY ......................................................................... 13
2.2.1 Kombinační obvody................................................................................... 13
2.2.2 Sekvenční obvody ...................................................................................... 14
3 BIPOLÁRNÍ DIGITÁLNÍ OBVODY ...........................................................................16
3.1 JEDNODUCHÝ BIPOLÁRNÍ INVERTOR.............................................................................. 17
3.2 OBVODY TTL................................................................................................................ 18
3.3 VÝCHOZÍ HRADLO TTL................................................................................................. 19
3.4 ZÁKLADNÍ HRADLO TTL A JEHO MODIFIKACE............................................................... 20
3.5 DALŠÍ ŘADY OBVODŮ TTL............................................................................................ 30
3.5.1 Obvody řady S ........................................................................................... 31
3.5.2 Obvody řady LS......................................................................................... 33
3.5.3 Obvody řady ALS ...................................................................................... 34
3.5.4 Hradlo FAST ............................................................................................. 39
3.5.5 Slučitelnost a zaměnitelnost ...................................................................... 41
3.6 STATICKÁ A DYNAMICKÁ ODOLNOST PROTI RUŠENÍ ...................................................... 43
3.6.1 Pokyny pro aplikaci obvodů řady LS a ALS.............................................. 46
3.7 OBVODY ECL ............................................................................................................... 50
3.8 OBVODY I 2 L.................................................................................................................. 63
3.8.1 Syntéza logických obvodů I 2 L................................................................... 69
3.8.2 Smíšené obvody ......................................................................................... 72
3.9 SHRNUTÍ ZÁKLADNÍCH VLASTNOSTÍ LOGICKÝCH BIPOLÁRNÍCH IO ............................... 73
4 UNIPOLÁRNÍ DIGITÁLNÍ OBVODY ........................................................................75
4.1 DIGITÁLNÍ OBVODY S TRANZISTORY MOS.................................................................... 75
4.2 FUNKČNÍ OBVODY DIGITÁLNÍCH OBVODŮ MOS............................................................ 76
4.3 STATICKÝ INVERTOR..................................................................................................... 76
4.4 INVERTOR NMOS ......................................................................................................... 77
4.5 ŠUMOVÁ IMUNITA ......................................................................................................... 79
4.6 STEJNOSMĚRNÁ ANALÝZA OCHUZENÉHO INVERTORU ................................................... 80
4.7 ČASOVÁ ODEZVA INVERTORU ....................................................................................... 81
4.7.1 Dynamické vlastnosti invertoru................................................................. 81
4.8 NÁVRH ROZMĚRŮ INVERTORU....................................................................................... 84
4.8.1 Postup návrhu ........................................................................................... 85
4.9 INVERTOR CMOS ......................................................................................................... 86
4.9.1 Stejnosměrná analýza invertoru CMOS.................................................... 87
4.9.2 Časová odezva invertoru CMOS ............................................................... 89
4.9.3 Určení vstupních úrovní............................................................................ 90
4.10 ZPOŽDĚNÍ LOGICKÝCH HRADEL..................................................................................... 91
4.11 URČENÍ NÁBĚŽNÉ A SESTUPNÉ HRANY .......................................................................... 92
4.12 VÍCEVSTUPOVÁ HRADLA NMOS A CMOS ................................................................... 94
4.12.1 Dvouvstupové hradlo NMOS..................................................................... 94

Digitální integrované obvody 3
4.12.2 Logická hradla CMOS...............................................................................95
4.12.3 Symetrie logických hradel..........................................................................96
4.12.4 Symetrie invertoru......................................................................................97
4.12.5 Symetrie logických hradel typu NAND ......................................................97
4.12.6 Symetrie logických hradel typu NOR.........................................................98
4.12.7 Možnosti zlepšení symetrie ........................................................................98
4.13 TRANZISTOR TYPU N JAKO SPÍNAČ ..............................................................................100
4.14 TRANZISTOR TYPU P JAKO SPÍNAČ ...............................................................................100
4.15 DYNAMICKÉ OBVODY ..................................................................................................102
4.16 DVOUFÁZOVÁ POMĚROVÁ PAMĚŤOVÁ BUŇKA.............................................................103
4.17 DYNAMICKÝ POSUVNÝ REGISTR CMOS ......................................................................105
4.18 OBVODY TYPU DOMINO ...............................................................................................105
4.19 DIGITÁLNÍ OBVODY S TRANZISTORY MESFET............................................................106
4.20 SHRNUTÍ ZÁKLADNÍCH VLASTNOSTÍ LOGICKÝCH UNIPOLÁRNÍCH IO ...........................107
4.21 INTEGROVANÉ OBVODY BICMOS ...............................................................................109
4.22 SYSTÉMY VLSI ...........................................................................................................109
4.23 KOMUNIKACE UVNITŘ ČIPU .........................................................................................110
4.24 VNĚJŠÍ KOMUNIKACE MEZI VLSI OBVODY ..................................................................111
4.25 ZÁKLADNÍ ČÍSLICOVÉ FUNKČNÍ BLOKY........................................................................112

4 FEKT Vysokého učení technického v Brně
Seznam obrázků
OBR. 1.1: ROZDĚLENÍ LOGICKÝCH IO VYTVÁŘENÝCH NA BÁZI KŘEMÍKU ........................... 7
OBR. 1.2: TECHNOLOGIE POUŽÍVANÁ PRO VÝROBU DIGITÁLNÍCH OBVODŮ RŮZNÝCH STUPŇŮ
INTEGRACE............................................................................................................... 8
OBR. 1.3: VSTUPNÍ A VÝSTUPNÍ ÚROVNĚ LOGICKÝCH HRADEL DEFINUJÍCÍ ŠUMOVOU IMUNITU.
.......................................................................................................................... 10
OBR. 1.4: PŘEVODNÍ CHARAKTERISTIKA LOGICKÉHO HRADLA.......................................... 11
OBR. 1.5: HRADLO ZATÍŽENÉ A VSTUPY DALŠÍCH HRADEL................................................ 13
OBR. 1.6: FUNKČNÍ BLOKY – KOMBINAČNÍ LOGICKÉ ČLENY.............................................. 14
OBR. 1.7: FUNKČNÍ BLOKY – SEKVENČNÍ LOGICKÉ ČLENY ................................................ 14
OBR. 2.1: DIODOVÁ LOGIKA.............................................................................................. 17
OBR. 2.2: ELEKTRICKÉ SCHÉMA INVERTORU..................................................................... 17
OBR. 2.3: ČLEN NAND V ZÁKLADNÍM PROVEDENÉ V DIODOVÉ LOGICE ........................... 18
OBR. 2.4: VÝCHOZÍ (ELEMENTÁRNÍ) HRADLO NAND....................................................... 19
OBR. 2.5: VÝCHOZÍ LOGICKÉ HRADLO: A) ELEKTRICKÉ SCHÉMA, B) NÁHRADNÍ OBVOD PRO
LOG1 NA VÝSTUPU F,C) NÁHRADNÍ OBVOD PRO LOG0 NA VÝSTUPU F................ 20
OBR. 2.6: HRADLO TTL S FUNKCÍ NAND......................................................................... 21
OBR. 2.7: ČINNOST HRADLA NAND PŘI ÚROVNÍCH LOG0 A LOG1 NA VÝSTUPU................ 22
OBR. 2.8: PŘEVODNÍ CHARAKTERISTIKA LOGICKÉHO HRADLA TTL NAND ..................... 22
OBR. 2.9: ZÁKLADNÍ HRADLO NAND V TECHNOLOGII TTL ............................................. 23
OBR. 2.10: MODIFIKACE ZÁKLADNÍHO HRADLA NAND ..................................................... 24
OBR. 2.11: HRADLO NAND S OTEVŘENÝM KOLEKTOREM ................................................ 24
OBR. 2.12: MODIFIKACE ZÁKLADNÍHO HRADLA NAND ..................................................... 24
OBR. 2.13: STATICKÉ CHARAKTERISTIKY HRADLA TTL...................................................... 25
OBR. 2.14: STATICKÉ VÝSTUPNÍ CHA-RAKTERISTIKY PRO LOG0 (ÚROVEŇ L) NA VÝSTUPU V
JEMNĚJŠÍM MĚŘÍTKU VÝSTUPNÍHO NAPĚTÍ......................................................... 26
OBR. 2.15: "POSÍLENÍ" VÝSTUPU OBVODU TTL .................................................................. 26
OBR. 2.16:. PROUDOVÉ POMĚRY NA VSTUPU HRADLA.......................................................... 27
OBR. 2.17: ODBĚROVÁ CHARAKTERISTIKA PŘI KAPACITNÍ ZÁTĚŽI A PULSNÍM VSTUPNÍM
NAPĚTÍ............................................................................................................... 27
OBR. 2.18: VZÁJEMNÉ PROPOJOVÁNÍ LOGICKÝCH ČLENŮ - K DEFINICI LOGICKÉHO ZISKU
(VĚTVITELNOSTI) N ............................................. 27
OBR. 2.19: POUŽITÍ HRADLA NAND S OTEVŘENÝM KOLEKTOREM ..................................... 27
OBR. 2.20: LOGICKÝ ČLEN NOR (A) A AND-OR-INVERT (B) .......................................... 28
OBR. 2.21: DEFINICE ČASOVÝCH PRŮBĚHŮ. DOBA ČELA T TLH = 20 NS, DOBA TÝLU T THL = 20
NS, DOBA ZPOŽDĚNÍ PŘENOSU SIGNÁLU TP = 0,5(T PLH - TP HL )............................. 29
OBR. 2.22: PŘEVODNÍ CHARAKTERISTIKA LOGICKÉHO ČLENU TESLA ŘADY 74................. 29
OBR. 2.23: TOLERANČNÍ DIAGRAMY PRO VSTUPNÍ A VÝSTUPNÍ SIGNÁLY............................ 29
OBR. 2.24: VÝVOJ JEDNOTLIVÝCH TYPOVÝCH ŘAD OBVODŮ TTL ...................................... 31
OBR. 2.25: VE VÝVOJI BIPOLÁRNÍCH DIGITÁLNÍCH IO MŮŽEME ROZLIŠIT TŘI GENERACE Z
HLEDISKA SPOTŘEBY A ZPOŽDĚNÍ...................................................................... 31
OBR. 2.26: TRANZISTOR NPN SE SCHOTTKYHO DIODOU .................................................... 32
OBR. 2.27: MODIFIKACE ZÁKLADNÍHO HRADLA NAND: A) NÍZKOPŘÍKONOVÉ (L), B)
RYCHLÉ (H)....................................................................................................... 32
OBR. 2.28: MODIFIKACE ZÁKLADNÍHO HRADLA NAND: A) RYCHLÉ SCHOTTKYHO (S),
NÍZKOPŘÍKONOVÉ SCHOTTKYHO (LS)............................................................... 33
OBR. 2.29: MODIFIKACE ZÁKLADNÍHO HRADLA NAND - ŘADA ALS ................................. 34
OBR. 2.30: MODIFIKACE ZÁKLADNÍHO HRADLA NAND- ŘADA FAST................................ 35
OBR. 2.31: POUŽITÍ SCHOTTKYHO DIOD K POTLAČENÍ SATURACE....................................... 36

Digitální integrované obvody 5
OBR. 2.32: RŮZNÁ ZAPOJENÍ VSTUPNÍ ČÁSTI OBVODŮ LS.........................................................36
OBR. 2.33: PŘEVODNÍ CHARAKTERISTIKA HRADLA ŘADY LS....................................................37
OBR. 2.34: STATICKÁ VÝSTUPNÍ CHARAKTERISTIKA VE STAVU H NA VÝSTUPU PRO NORMÁLNÍ A
VÝKONOVÉ PROVEDENÍ HRADLA ŘADY LS ........................................................................37
OBR. 2.35: STATICKÁ VSTUPNÍ CHARAKTERISTIKA HRADLA ŘADY LS......................................37
OBR. 2.36: ODBĚR PROUDU V ZÁVISLOSTI NA KMITOČTU PRO NĚKTERÉ OBVODY ŘADY LS......38
OBR. 2.37: MOŽNÁ ZAPOJENÍ VÝSTUPNÍ ČÁSTI OBVODŮ ŘADY ALS.........................................39
OBR. 2.38: PŘEVODNÍ CHARAKTERISTIKA HRADLA ŘADY ALS.................................................39
OBR. 2.39: VSTUPNÍ CHARAKTERISTIKA HRADLA ŘADY ALS, FAST, LS, TTL A STTL...........39
OBR. 2.40: VÝSTUPNÍ CHARAKTERISTIKY HRADLA ŘADY ALS.................................................39
OBR. 2.41: ZÁVISLOST NAPÁJECÍCH PROUDŮ VE STAVU L A H NA TEPLOTĚ A NAPÁJECÍM NAPĚTÍ
(PRO HRADLO ŘADY ALS) .................................................................................................40
OBR. 2.42: ZÁVISLOST ZPOŽDĚNÍ HRADLA ŘADY ALS NA TEPLOTĚ A KAPACITĚ ZÁTĚŽE .........40
OBR. 2.43: OBVOD EXOR: A) V ŘADĚ A, S, L, LS, B) V ŘADĚ ALS ..........................................40
OBR. 2.44: ZAPOJENÍ OBVODU EXOR V ŘADĚ ALS ..................................................................41
OBR. 2.45: EMITOROVĚ VÁZANÝ DIFERENČNÍ PÁR...............................................................50
OBR. 2.46: ECL HRADLO OR/NOR ..........................................................................................51
OBR. 2.47: OBVOD ECL............................................................................................................52
OBR. 2.48: ÚPLNÉ ELEKTRICKÉ SCHÉMA LOGICKÉHO HRADLA ECL S FUNKCÍ OR/NOR..........52
OBR. 2.49: PŘEVODNÍ CHARAKTERISTIKA LOGICKÉHO HRADLA ECL S FUNKCÍ OR/NOR ........53
OBR. 2.50: NAPĚŤOVÉ A PROUDOVÉ POMĚRY V HRADLE ECL - NA VSTUPU ÚROVEŇ L ............54
OBR. 2.51: NAPĚŤOVÉ A PROUDOVÉ POMĚRY V HRADLE ECL - NA VSTUPU ÚROVEŇ H............54
OBR. 2.52: CHARAKTERISTIKY OBVODU ECL...........................................................................55
OBR. 2.53: PŘÍMÝM PROPOJENÍM VÝSTUPŮ ZÍSKÁME SLOŽITĚJŠÍ LOGICKÉ FUNKCE ..................56
OBR. 2.54: REALIZACE FUNKCE EXOR DVOUSTUPŇOVOU LOGIKOU.........................................56
OBR. 2.55: PAMĚŤOVÁ BUŇKA ECL .........................................................................................57
OBR. 2.56: SCHÉMA ZÁKLADNÍHO HRADLA OR/NOR ŘADY MECL 10 000 .............................58
OBR. 2.57: SCHÉMA ZÁKLADNÍHO HRADLA OR/NOR ŘADY MECL III (V ZÁVORCE UVEDENÉ
ODPORY PLATÍ PRO NÍZKOIMPEDANČNÍ VERZI) ..................................................................59
OBR. 2.58: SCHÉMA ZÁKLADNÍHO HRADLA OR/NOR Z ŘADY FAIRCHILD 9500 .......................60
OBR. 2.59: ČÁST OBVODU ECL PRO VÝPOČET TEPLOTNÍCH POMĚRŮ........................................61
OBR. 2.60: MOŽNÝ ZPŮSOB TEPLOTNÍ KOMPENZACE ................................................................61
OBR. 2.61: VSTUPNÍ ZESILOVAČ A DĚLIČ ČTYŘMI S OBVODY Z ŘADY MECL 10 000................62
OBR. 2.62: DĚLIČ DESETI S OBVODY ŘADY MECL 10 000........................................................62
OBR. 2.63: ZAPOJENÍ VSTUPNÍCH A VÝSTUPNÍCH OBVODŮ........................................................63
OBR. 2.64: PRVKY HRADLA DCTL ...........................................................................................64
OBR. 2.65: ZÁKLADNÍHO LOGICKÉHO ČLENU I 2 L......................................................................64
OBR. 2.66: FUNKČNÍ VRSTVY ČLENU I 2 L...................................................................................64
OBR. 2.67: BUNKA I 2 L..............................................................................................................66
OBR. 2.68: TVORBA POŽADOVANÝCH LOGICKÝCH FUNKCÍ .......................................................66
OBR. 2.69: DYNAMICKÉ VLASTNOSTI OBVODŮ I 2 L ...................................................................68
OBR. 2.70: SLUČITELNOST OBVODŮ I 2 L S TTL .........................................................................68
OBR. 2.71: PRINCIP SYMBOLICKÉHO ZNÁZORNĚNÍ ....................................................................70
OBR. 2.72: REALIZACE OBVODU I 2 L .........................................................................................70
OBR. 2.73: PŘÍKLAD BUŇKY S OBVODY NAND A AND............................................................71
OBR. 2.74: NÁVRH BUŇKY S OBVODY NOR .............................................................................72

6 FEKT Vysokého učení technického v Brně
Seznam tabulek
TAB. 3.1: RŮZNÁ ZNAČENÍ JEDNOTLIVÝCH ŘAD OBVODŮ TTL ..................................... 41
TAB. 3.2:
ROZSAHY PRACOVNÍCH TEPLOTA DOVOLENÉHO NAPÁJECÍHO NAPĚTÍ PRO ŘADY
54, 74 A 84........................................................................................................................ 42
TAB. 3.3: SROVNÁNÍ OBVODŮ TYPU …00 Z HLEDISKA PŘÍKONU A RYCHLOSTI................. 42
TAB. 3.4: SROVNÁNÍ OBVODŮ TYPU …00 Z HLEDISKA ODBĚRU PROUDU.......................... 42
TAB. 3.5: TYPICKÉ A MAXIMÁLNÍ NAPĚTÍ A PROUDY HRADEL V JEDNOTLIVÝCH REŽIMECH
43
TAB. 3.6: SROVNÁNÍ VLASTNOSTÍ POUŽÍVANÝCH ŘAD OBVODŮ TTL A CMOS ................ 44
TAB. 3.7: LOGICKÝ ZISK PRO RŮZNÉ KOMBINACE JEDNOTLIVÝCH ŘAD OBVODŮ TTL ...... 45
TAB. 3.8:
TRENDY POSTUPNÉHO ZMENŠOVÁNÍ ROZMĚRŮ, ZPOŽDĚNÍ HRADLA A RŮST
SLOŽITOSTI PROPOJENÍ. ..................................................................................................... 59

Digitální integrované obvody 7
1 Úvod
Skriptum „Digitální integrované obvody“ je studijním textem stejnojmenného
povinného předmětu studijního oboru „Mikroelektronika a technologie“ magisterského
studijního programu.
2 Digitální integrované obvody
V této kapitole se budeme zabývat elektrickým zapojením a vlastnostmi
digitálních integrovaných obvodů. Nebudeme se zabývat jejich aplikacemi v oblastech návrhu
elektronických systémů a pravidly pro jejich praktické použití, to je obsahem jiných
předmětů.
Logické integrované obvody zpracovávají nespojité signály, které nabývají jen
konečného malého počtu úrovní. Naprostá většina dnes vyráběných logických IO využívá
pouze dvou logických úrovní pracujících s dvojkovou číselnou soustavou. Jejich funkci a
vzájemné spojování do soustav lze popsat pomocí Booleovy algebry.
Rozdělení logických IO vytvářených na bázi křemíku lze rozdělit následovně:
LOGICKÉ
INTEGROVANÉ
OBVODY
BIPOLÁRNÍ
TECHNIKA
UNIPOLÁRNÍ
TECHNIKA
PRINCIP
SPÍNÁNÍ
PRINCIP
REGULACE
PROUDU
I 2 L
INJEKČNÍ
LOGIKA
STATICKÁ
TECHNIKA
DYNAMICKÁ
TECHNIKA
TECHNIKA
PŘENOSU
NÁBOJE
Obr. 2.1: Rozdělení logických IO vytvářených na bázi křemíku
Digitální IO se vyrábějí v technologii bipolární i unipolární (především MOS). Základní
kriteria, podle kterých posuzujeme kvalitu (vhodnost pro danou aplikaci) jednotlivých druhů
(tříd) digitálních obvodů jsou:
• rychlost,
• příkon,
• odolnost proti rušení,
• široký rozsah pracovních teplot,
• nízké rušení generované vlastním obvodem (proudové špičky při změnách stavu),
• snadnost realizace složitějších logických funkcí,
• dosažitelná hodnota základních hradel a možnosti velké integrace,
• nízká cena.

8 FEKT Vysokého učení technického v Brně
Tyto požadavky splňuje každá třída digitálních obvodů pouze částečně. Proto se ve
výrobě udržuje několik různých tříd digitálních obvodů, z nichž každá má zdůrazněnou
některou z výše uvedených vlastností tak, jak to odpovídá její fyzikální podstatě. Obr. 1.
ukazuje technologie používané pro výrobu digitálních obvodů různých stupňů integrace.
Z principu digitálních obvodů, logických i číslicových, plyne možnost značné
standardizace. Významná je i skutečnost, že digitální obvody nevyžadují žádné nastavování
ani při výrobě, ani během provozu. Navíc přesnost číslicových obvodů není principiálně nijak
omezena a lze ji zvyšovat prostým zvětšováním délky slova. Digitální obvody jsou vyráběny
v řadách (stavebnicích) z jejichž jednotlivých typů lze sestavit požadovaný logický nebo
číslicový obvod (rozumí se v rámci jedné stavebnice, někdy z vážných důvodů i z více
stavebnic)..
Z historického hlediska vývoj digitálních obvodů probíhal ve čtyřech obdobích:
I. Období hledání vhodné obvodové struktury základního logického členu.
II.
III.
IV.
Období prosazení TTL.
Zlepšování parametrů TTL - vytváření různých řad TTL, rozvoj obvodů MOS.
Nástup obvodů vyšší integrace a rozvoj metod jejich návrhu. Hledání
obvodových struktur pro velké hustoty integrace a pro velkou rychlost.
CMOS, NMOS
VLSI
10 5
Počet prvků
10 3
TTLS
I 2 L
TTL, ECL
CMOS, NMOS
PMOS
CMOS
LSI
MSI
10
TTL, ECL
CMOS
SSI
Obr. 2.2: Technologie používaná pro výrobu digitálních obvodů různých stupňů integrace
První období svým počátkem sahá až do éry elektronkové techniky, kdy ve čtyřicátých
letech byly vytvořeny první elektronkové počítače. Postupně prošlo s vývojem polovodičové
techniky od hrotových přes slitinové germaniové tranzistory až ke křemíkovým planárním
tranzistorům, zhotoveným v epitaxní vrstvě. Až tato technologie se stala základem výroby
monolitických integrovaných obvodů s bipolárními tranzistory. Tranzistory řízené polem byly
sice tehdy již známy, avšak byly velmi nedokonalé a poruchové. Proto byla pozornost
zaměřena na hledání obvodové struktury sestavené jen z PN přechodů, tj. z diod a bipolárních
tranzistorů NPN. Z tohoto období pocházejí logické členy DL (diodová logika), DTL
(diodově-tranzistorová logika), DCTL (Direct Coupled Transistor Logic - logika s přímo
vázanými tranzistory), RTL (Resistor-Transistor Logic - odporově tranzistorová logika), ECL
(Emiter Coupled Logic - emitorově vázaná logika), DTLZ (diodově-tranzistorová logika
s vazbou Zenerovými diodami). Kromě těchto obvodů vznikla řada uspořádání, které se
neosvědčily a proto rychle zanikly.
V tomto období se prokázalo, že největší naděje na široké uplatnění bude mít
obvodová struktura, která bude splňovat následující požadavky:

Digitální integrované obvody 9
1. Bude schopná kaskádního řazení (tj. výstupní logické úrovně napětí se musejí
shodovat s úrovněmi požadovanými pro vstupy logického členu).
2. Výstup bude snášet zatížení větším počtem vstupů (předpokládá se tzv. logický
zisk; za normální se považuje zisk N=10, tedy zatěžování deseti vstupy).
3. Bude mít jednoduché napájení a přiměřenou spotřebu.
4. Bude maximálně provozně spolehlivá - tj. s minimální poruchovostí, s malými
výrobními a provozními tolerancemi logických úrovní, s velkou odolností proti
vnějšímu rušení.
5. Výrobní postup bude co nejjednodušší a technologicky přiměřeně náročný
(v souladu se současným stavem výrobních technologií).
6. Bude obsahovat nutné minimum obvodových prvků, především minimum
rezistorů.
7. Bude schopná zajistit všechny základní logické funkce (podle de Morganova
teorému tedy musí realizovat buď funkci NAND nebo NOR).
Ke konci prvního období byl vývoj logických obvodů zaměřen především na
dvouúrovňovou logiku (i když teoretické a některé praktické práce vedly k řešení
n-úrovňové logiky s n dokonce 7 až 10) a to logiku kladnou (úroveň napětí pro logickou
jedničku je kladnější než úroveň napětí pro logickou nulu). Kromě toho byly hledány logické
členy s více vstupy a jediným výstupem. Pouze tam, kde to sama obvodová struktura
nabízela, byly využity dva proti sobě inverzní výstupy (ECL).
Ukázalo se, že každý logický člen musí sestávat ze dvou částí:
• nelineárního rozhodovacího obvodu a
• pomocného obvodu pro nastavení vstupních úrovní.
První část je jádrem logického členu a může být vytvořena čtyřmi různými způsoby:
diodovým obvodem, sériovým nebo paralelním řazením spínačů, vícenásobným diferenčním
komparátorem.
První období bylo zakončeno vítězstvím logického členu, který známe pod označením
TTL. Ve skutečnosti se zde jedná o další vývojové stádium DTL, ve kterém je skupina n
stupních diod nahrazena n emitory jediného vstupního tranzistoru. Základní soubor obvodů
TTL se velice rychle rozšířil po celém světě (dá se říci, že byl celosvětově unifikován) a stal
se základnou pro velmi rozsáhlý rozvoj digitálních systémů. Tím lze také charakterizovat
II. období rozvoje obvodové techniky, které vedlo k postupnému rozšiřování sortimentu
stavebnice TTL.
Ukázalo se také, že stavebnice TTL nevyhovuje stoupajícím požadavkům. V některých
aplikacích vadila omezená rychlost (zpoždění logického členu kolem 20ns vedlo ke vzniku
hazardních stavů v některých logických sítích), v jiných zase příliš velký příkon. Požadavek
velké rychlosti je protichůdný k požadavku malé spotřeby. Proto ve III. období je základní
řada TTL označena jako normální (N) a z ní jsou odvozeny řady s větší rychlostí (H, S),
s menším příkonem (L) i rychlé nízkopříkonové (LS, ALS).
V osmdesátých letech (IV. období) dochází k přechodu od obvodů SSI a MSI k vyšším
stupňům integrace. Proto se vyhledávají obvodové struktury vhodné pro velké hustoty
integrace. Logický člen zde musí mít co nejjednodušší obvodovou (i technologickou)
strukturu a co nejmenší příkon při dostatečné rychlosti. Velmi výrazně se prosazují unipolární
technologie (NMOS, CMOS, NMES). V bipolární technologii se rozvíjí injekční logika (I 2 L,

10 FEKT Vysokého učení technického v Brně
I 3 L) zajímavá i svojí "obrácenou" strukturou (jeden vstup, více výstupů). Prudce se rozvíjí
prostředky pro návrh obvodů vyšších stupňů integrace.
Poznámka 1: V této kapitole probereme strukturu a vlastnosti základních funkčních bloků digitálních IO
(bipolárních a unipolárních). Z nich se sestavují IO složitosti SSI a MSI. Funkční bloky pro obvody LSI a VLSI
budou probrány jen částečně, některé další budou probrány v kapitolách o návrhu (především bloky hradlových
polí). Polovodičové paměti již byly probrány v 1. dílu skripta. Ve výše uvedeném textu je zvýrazněním slova
základních zdůrazněno, že při návrhu IO se využívá velkého sortimentu funkčních bloků. Navíc funkční bloky se
mohou hierarchicky utvářet z funkčních bloků nižší úrovně (např. i mikroprocesor může být funkčním blokem).
2.1 Vlastnosti logických hradel
Dvoustavová logika je založena na kvantifikaci amplitudy uvnitř rozsahu pracovního
napětí. Vstupní napětí logického hradla V I (v oblastech označených na obr.3.11 křížky) a
výstupní napětí V 0 (v oblastech označených kroužky) odpovídají jednomu ze dvou binárních
stavů.
Je zřejmé, že požadovaná kvantifikace vyžaduje velké nelinearity ve funkci logického
hradla. Z grafu funkce V 0 = f (V I ) na obr. 2.3 vidíme, že oblasti vymezené křížky a kroužky
předem vymezují průchod převodní charakteristiky.
U OH
U OL
u O
Z OH
Z OL
NM H
NM L
P IH
OBLAST NEURČITOSTI
P IL
U IH
U IL
u i
ZEM
VÝSTUP
HRADLA 1
VSTUP
HRADLA 2
Obr. 2.3: Vstupní a výstupní úrovně logických hradel definující šumovou imunitu
Oblast vstupního napětí mezi V IL (maximální úroveň logické "0" na vstupu) a V IH
(minimální úroveň logické "1" na vstupu) je nedefinovanou oblastí, a proto je vždy žádoucí,
aby byla co nejmenší.
Výstupní napětí logického hradla V 0 závisí kromě jiného na technologickém procesu,
pracovní teplotě a celkové zátěži. Pro celkovou zátěž, neboli počet vstupů, které mohou být na
jeden výstup připojeny, je používáno označení fan-out. U logického hradla chceme vždy
závislost V 0 minimalizovat a požadujeme, aby se výstupní úrovně udržovaly v úzkých
oblastech.
2.1.1 Šumová imunita
Šum se v elektronických obvodech projevuje vždy jako nežádoucí signál. Je mnoho
zdrojů produkujících šum počínaje napájecími zdroji, konče různými druhy
elektromagnetického záření. Vzhledem k tomu, že šum je vždy přítomen, může i v logických
obvodech zapříčinit logickou chybu.

Digitální integrované obvody 11
u O
U OH
A
du 0 /du i = -1
1
B
U OL
U IL U IH
1
u i
Obr. 2.4: Převodní charakteristika logického hradla
Šum u digitálních obvodů nebo systémů vyjadřuje nechtěné změny napětí v místech,
kde je požadována určitá logická úroveň. Šum je do příslušných uzlů přenášen pomocí
nežádoucích kapacitních a induktivních vazeb. U IO jsou jedním z nejčastějších zdrojů šumu
sériové indukčnosti a rezistance v přívodech země a napájení. Příliš velké šumové napětí
může způsobit i chyby v logické funkci obvodu.
U logických obvodů byl zaveden termín šumová imunita, pro parametr, určující
dovolenou velikost šumového napětí na vstupu logického hradla, která neovlivní logickou
úroveň výstupního napětí. Šumová imunita, označovaná NM (Noise Margin), definována jako
NM
L
VIL
−V0
L
= pro logickou "0"
NM
H
= V 0
−V
pro logickou "1"
H
IH
Vzhledem ke kvantifikaci napětí je zřejmé, že se šum na výstup vůbec nepřenese
pokud bude šumové napětí na vstupu logického hradla menší než NM L resp. NM H . Toto je
jedna ze základních odlišností od analogových systémů, kde je šum akumulován. V dobře
fungujícím digitálním systému je šum při průchodu jednotlivými stupni utlumen,
zatímco logické úrovně sou vždy restaurovány na původní hodnotu.
Pro určení šumové imunity je třeba znát maximální vstupní a výstupní úrovně V IL , V IH ,
V 0L a V 0H .
• Šumovou imunitu logické "1", resp. šumovou imunitu logické "0", lze názorně
objasnit z obr. 2.4
• Veličina U IL udává maximální hodnotu napětí na vstupu hradla, označovanou za
logickou "0", která zaručuje , že na jeho výstupu bude logická "1".
• Veličina U 0L udává maximální hodnotu napětí na výstupu, která odpovídá
logické "0".
• Veličina U 0H udává minimální hodnotu napětí na výstupu, kterou lze považovat
za logickou "1".
• Veličina U IH udává minimální hodnotu napětí na vstupu, označovanou za
logickou "1", která zaručuje, že na výstupu bude logická "0".
• Z 0H udává zaručený výstupní rozsah pro logickou "1".
• Z 0L udává zaručený výstupní rozsah pro logickou "0".

12 FEKT Vysokého učení technického v Brně
• P IH udává přípustný vstupní rozsah pro logickou "1".
• P IL udává přípustný vstupní rozsah pro logickou "0".
V každém elektronickém obvodu i prvku je nutné počítat s tím, že:
Technologický proces vytváření IO nemůže být naprosto dokonalý, proto vlastnosti
jednotlivých prvků tvořících IO se v jistých mezích liší.
Do signálových cest vždy vnikají nežádoucí složky související buď s vnějšími rušivými
signály nezávislými na uvažované logické soustavě nebo související s činností samotné
uvažované logické soustavy.
Aby byla za takových podmínek logická soustava schopna požadované funkce, musí
mít vstupní a výstupní signální úrovně přiměřenou rezervu, která zaručí správné zpracování
signálu.
Šumovou imunitu logického hradla lze určit z jeho převodní charakteristiky. Body na
převodní charakteristice, udávající požadované napěťové úrovně, se určí z tečen se směrnicí
obr. 2.4.
2.1.2 Zatížitelnost výstupu logického hradla
Na výstup logického hradla lze připojit jistý počet vstupů logických hradel. Počet
připojených hradel je omezen především z hlediska zachování správné logické funkce
obvodu. Zatížitelnost výstupu logického hradla nebo logický zisk (fan-out) udává počet
identických logických hradel, které lze na výstup hradla připojit, aniž by se ohrozila logická
funkce celého obvodu.
Uvažujme obecně logické hradlo (obr.1.4), na jehož výstup je připojeno n vstupů
identických hradel. Vstupní odpor každého hradla je 2kΩ. Požadovaná hodnota napětí na
výstupu zatěžovaného hradla, zajišťující správnou logickou funkci nesmí poklesnout pod
hodnotu u I ≥ 3,5V. Za daných podmínek je potřeba určit zatížitelnost daného hradla.
Ekvivalentní odpor n identických hradel připojených paralelně k výstupu zatěžovaného
hradla je rovný n
2 [kΩ]. Z náhradního obvodu obr. 2.5 lze psát:
2
u
n
I
= ⋅ ≥ 3, 5V
( 2.1 )
2
0,1 +
n
Řešením uvedené rovnice vychází počet hradel n = 8,75, to znamená, že lze připojit
maximálně 8 hradel, což je hledaná zatížitelnost logického hradla (logický zisk).

Digitální integrované obvody 13
+5V
0,1kΩ
0,1kΩ
u1
1 2
n
+
5V
a) b)
Obr. 2.5: Hradlo zatížené a vstupy dalších hradel
2.2 Základní digitální funkční bloky
Databáze návrhových systémů obsahuje základní logické členy a bloky, kterými
systémový návrhář realizuje logické schéma navrhovaného systému. Přechod od logického
schématu na úroveň masek v dané technologii je zajištěn programovými prostředky
(návrhovým systémem). Návrhový systém využívá údaje databáze o maskách použitých
logických členů a zapojení. Návrhář systému tedy smí používat pouze takové logické funkční
bloky, které databáze obsahuje. Proto si stručně uveďme přehled základních funkčních bloků,
které je možné nejčastěji v databázích návrhových systémů najít. Převážnou část tvoří
kombinační logické obvody.
2.2.1 Kombinační obvody
• invertory a budiče s různým výstupním výkonem, některé typy mají i třístavový
výstup (obr. 4.6a,b)
• hradla typu AND, NAND, OR, NOR, nejčastěji dvou až čtyřvstupová
• nonekvivalence (hradlo typu XOR) a ekvivalence (obr. 4.6g,h)
• složitější logické členy, např. hradla NAND se vstupy OR) nebo hradla NOR se
vstupy AND (obr. 4.6j)
• multiplexery a demultiplexery, nejčastěji jedno až tříadresové (obr. 4.6k,l)

14 FEKT Vysokého učení technického v Brně
R 2
T 1
T 1
4
3
u 0
[V] 2
1
0,4 0,8 1,2
u i [V]
u 0
4
3
[V] 2
1
0,4 0,8 1,2 1,6
u i [V]
R 1
Obr. 2.6: Funkční bloky – kombinační logické členy
a) invertor g) nonekvivalence ( Y = AB + AB)
b) budič s třístavovým ýstupem h) ekvivalence ( Y = AB + AB)
c) hradlo AND ( AB ) i) hradlo
d) hradlo NAND ( AB)
Y = Y = ( A + B)( C + D)
Y = j) hradlo Y = AB + CD
e) hradlo OR ( Y = A +
k) multiplexer (dvouadresový)
B)
f) hradlo NOR ( Y A + B)
= l) demultiplexer (dvouadresový)
2.2.2 Sekvenční obvody
0V
R C2
R C1
270 300
-1,55V T 1
(úroveň L)
0,35V -1,9V
2,65mA 1,24K
R E
0V
0,75V
-1,15V
2,97mA
-0,8V
0,75V
T 3
1,5K
1,5K
T 4
2,43mA
-1,55V (úroveň L)
-0,75V (úroveň H)
-5,2V
Obr. 2.7: Funkční bloky – sekvenční logické členy
a) klopný obvod typu RS ze členů NOR
b) klopný obvod typu RS ze členů NAND se vstupy OR
c) klopný obvod typu D řízený náběžnou hranou s asynchronním nulováním
d) klopný obvod typu JK řízený dvoufázovým hodinovým signálem
• asynchronní klopné obvody typu RS sestavené jak z členů NOR, tak z NAND, některé klopné
obvody RS mají na vstupu členy AND či OR (obr. 4.7a,b)
• klopné obvody typu D řízené hladinově nebo hranou, některé klopné obvody jsou doplněné
asynchronními vstupy S (set) a R (reset) (obr. 4.7c)

Digitální integrované obvody 15
• klopné obvody typu JK řízené převážně hladinově dvoufázovým hodinovým signálem (obr. 4.7d)
• složitější sekvenční obvody (čítače, registry, posuvné registry) sestavené většinou z několika
klopných obvodů (zpravidla dvou a čtyřbitové).
Databáze obsahuje i bloky potřebné při konstrukci vstupně výstupních obvodů. Jedná se zejména
o ochranné obvody, Schmittovy klopné obvody, budiče s neřízeným výstupem, budiče s třístavovým
výstupem nebo s otevřeným kolektorem apod.

16 FEKT Vysokého učení technického v Brně
3 Bipolární digitální obvody
V bipolární technologii jsou skupiny logických obvodů charakterizovány z hlediska
módu činnosti tranzistorů a tvoří dvě základní skupiny. Jsou to logické IO s tranzistory
pracujícími v saturaci a logické IO s tranzistory pracujícími v nesaturačním - aktivním módu.
V případě saturačních logických IO je tranzistor spínán z vypnutého stavu do saturace,
zatímco u nesaturační logiky je tranzistor přepínán mezi stavem vypnutým (nebo slabě
sepnutým) a aktivním (nesaturačním) módem. V obou skupinách je přepínanou součástkou
tranzistor NPN. Komplementární tranzistor PNP je využíván pouze jako zatěžovací prvek
nebo jako proudový zdroj; pro tyto účely se rovněž využívá i rezistor.
Pro zamezení přechodu tranzistoru NPN do saturace se využívají dvě základní
obvodové techniky, které spočívají:
1. V zajištění, aby se hodnota napětí U CE udržovala v okolí hodnoty napětí slabé
saturace (∼300mV) a neklesla pod tuto hodnotu.
2. V omezení hodnoty proudu (bázového, emitorového nebo kolektorového) na
limitní hodnotu odpovídající vztahu I B = I C /β F . Hodnoty bázového a
kolektorového proudu I B a I C jsou určovány vnějšími parametry obvodu.
První technika se využívá v případě Schottkyho logiky (STTL), kde Schottkyho dioda
se spínacím napětím U ON ≅ 400mV je zapojena mezi kolektorem a bází tranzistoru a zajišťuje,
že napětí U BC nedosáhne hodnoty U ON(BC) ∼ 0,6V. Tím se tranzistor nemůže dostat do
saturace.
Druhá technika se využívá v logice s přepínáním proudu. V tomto případě proudový
zdroj omezuje emitorový proud a tím i kolektorový proud do hodnoty I C0 . V důsledku toho
bude limitován i bázový proud I B , čímž se docílí, že hodnota U CE ≥ 300mV.
Když se tranzistor NPN dostane do saturace, nahromadí se v něm relativně velké
množství náboje, který se musí při přechodu tranzistoru ze saturace do vypnutého stavu dostat
ven. V případě tranzistoru pracujícího v nesaturačním režimu je nahromaděného náboje
v tranzistoru podstatně méně a proto i doba potřebná k jeho vyprázdnění je podstatně kratší.
Důsledkem toho je, že nesaturační logika je podstatně rychlejší než logika pracující
s tranzistory v saturaci.
Do saturační logika patří přímo vázaná tranzistorová logika (DCTL), rezistor - tranzistor
logika (RTL), dioda - tranzistor logika (DTL), tranzistor - tranzistor logika (TTL) a injekční
logika (I 2 L).
Do nesaturační logiky patří emitorově vázaná logika (ECL), emitorově funkční logika
EFL (emitter-function logic) a Schottkyho logika STTL.
Logiky DCTL, RTL, DTL se využívaly v počátečních fázích vývoje IO. Logika TTL se
stala jednou z nejpopulárnějších logik v etapě MSI. V etapách LSI a VLSI se v bipolární
technice využívají především logiky I 2 L, STTL, ECL a EFL.
Jak již bylo uvedeno, bipolární digitální obvody byly historicky první. Za základní
považujeme tzv. diodovou logiku (DTL) vycházející z použití diodového rozhodovacího
obvodu. Existuje ve dvou variantách (se dvěma vstupy viz obr. 3.1), které realizují funkci
AND a OR (v kladné logice). Jeden nebo druhý diodový rozhodovací člen musí být ještě

Digitální integrované obvody 17
doplněn invertorem (obr. 3.1c), potom lze vytvořit libovolnou logickou funkci (členy NAND
nebo NOR jsou universální). Používané zapojení členu NAND ukazuje obr.3a.
+U
+U
R 5
X 1
R 1
Y
X 1
Y
X
R 3
B
Y
X 2
R 4
X 2
R 2
a) b) c)
Obr. 3.1: Diodová logika
a) součinový člen (AND), b) součtový člen (OR) a c) invertor
3.1 Jednoduchý bipolární invertor
Jednoduchý invertor se využíval jako základní stavební blok v logice RTL. Rovněž se
využívá jako součást logik TTL a I 2 L.
Elektrické schéma invertoru s připojenými n zátěžemi na výstupu je znázorněno na obr.
3.2. Když je vstupu napětí U I ≅ U ON(BE) , tranzistor T 1 pracuje v saturaci, když U I < U ON(BE) ,
tranzistor T 1 je vypnut. na obr. 3.2b znázorňuje stejnosměrný ekvivalentní obvod, když
U I = U H (na vstupu je logická "1") a na obr. 3.2c znázorňuje stejnosměrný ekvivalentní
obvod, když U I = U L (na vstupu je logická "0").
U CC
U CC
U CC
F 1
R L
R L
R L
U 1
R L
F 2
T 1
R b
U 0 = U L
U 0 = U H
T 1
1
g C = 1/r C
(R b + r π )/n
U SAT
n
U ON
Obr. 3.2: Elektrické schéma invertoru
a) invertor s a zátěžemi, b) stejnosměrný ekvivalentní obvod, když U I = U H ,
c) stejnosměrný ekvivalentní obvod, když U I = U L
S přihlédnutím k obr. 3.2 lze pro napětí na výstupu U 0 invertoru psát:
pro logickou "0"
r
C
OL ≅ U SAT UCC
( 3.1 )
RL
U +

18 FEKT Vysokého učení technického v Brně
pro logickou "1"
U
OH
( Rb
+ rπ
) / n
+ ( R r )/
n
= RL
UON
( BE)
+ UCC
RL
+ ( Rb
+ rπ )/
n RL
b +
( 3.2 )
π
kde r C je ekvivalentní rezistor kolektoru v saturaci,
r π je rezistor diody báze-emitor.
Pro typické hodnoty U CC = 5V, R L = 1kΩ, R b = 3kΩ, U ON(EB) = 700mV, U SAT = 50mV,
r C = 50Ω, r π

Digitální integrované obvody 19
R 1
R 2
T 1
T 1
u 0
[V]
4
3
2
1
0,4 0,8 1,2
u i [V]
u 0
[V]
4
3
2
1
0,4 0,8 1,2 1,6
u i [V]
Obr. 3.4: Výchozí (elementární) hradlo NAND
a) zapojení, b) převodní charakteristika,c) srovnání převodní charakteristiky tohoto
výchozího hradla (čárkovaně) s charakteristikou základního hradla (plnou čarou)
Zapojení TTL (obr. 3.4) uvedenou nevýhodu nemá. Bázovým přívodem
koncového tranzistoru T 2 může protékat proud obojí polarity:
při i B2 > 0 je T 1 v inverzní aktivní oblasti,
při i B2 < 0 je T 1 v saturaci.
Buzení v obou směrech je velmi dobré, takže obvody TTL jsou nejrychlejší obvody,
které pracují s tranzistory v nasyceném stavu.
Rezistor R 2 není teď nutný, protože náboj z báze nasyceného tranzistoru T 2 se velmi
rychle odvádí přes saturovaný tranzistor T 1 do nízké úrovně vstupu (sepnutý tranzistor
předchozího obvodu, přibližně 0,2V). Mezi kolektorem a emitorem nasyceného tranzistoru T 1
je úbytek napětí kolem 0,2V, takže po zavření tranzistoru T 2 je na jeho bázi zhruba 0,4V. Při
vysokých úrovních na všech vstupech (logické "1") pracuje T 1 v inverzním režimu a
emitorové proudy o velikosti i B1 ⋅β I musí být dodávány z předchozích obvodů. Přechod CB je
vždy polarizován propustně a zastává funkci posouvací diody.
3.3 Výchozí hradlo TTL
Základní logické hradlo TTL s n zátěžemi na výstupu je znázorněno na obr. 3.5.
Vstupní tranzistor T 1 s multiemitorovým vstupem ovládá vodivost výstupního tranzistoru T 2 .
Hradlo realizuje funkci NAND, protože na výstupu F bude logická "0" pouze za předpokladu,
že na vstupu je logická "1".
Hodnoty napětí na výstupu F pro logickou "1" U OH a pro logickou "0" U OL lze vyjádřit
vztahy:
U
U
OH
OL
U CC − 2U
ON ( EB)
= U CC − nβ
R R2
( 3.3 )
R + 2r
1
π
( U − U )
r
nr
= U SAT + UCC
( 3.4 )
R
c
c
+ CC ON ( EB)
2 R1
kde U CC je napájecí napětí, n je logický zisk, β R je reversní proudový zesilovací činitel,
U ON(EB) je spínací napětí přechodu báze-emitor, r π je rezistor diody báze-emitor, U SAT je
saturační napětí tranzistoru a r C ekvivalentní rezistor kolektoru, když je tranzistor v saturaci.

20 FEKT Vysokého učení technického v Brně
U CC
U CC
I 1
U CC
R 1 I 2 R 2 I 1´ R 1
I 1´
F
F
T 1
T 1
T 1´
U 1
β R I 1´
r π
n
(T
+ 2´)
n
U ON
R 2 R 1
R 2 R 1 + r π
+
U 0
U ON
r C
+
U SAT
n
Obr. 3.5: Výchozí logické hradlo: a) elektrické schéma, b) náhradní obvod pro log1 na
výstupu F,c) náhradní obvod pro log0 na výstupu F
Ze vztahu ( 3.3) vyplývá, že je výhodné minimalizovat β R , protože se dosáhne vyšší
logický zisk n. Různé hodnoty β R u zatěžovacích hradel připojených na výstup F, vyvolávají
tzv. efekt přebírání proudu, kdy podstatně vyšší výstupní proud teče do hradel s vyšší
hodnotou β R . Rovněž je důležité si uvědomit, že když je na výstupu F logická "1", pak jsou
všechny vstupy zatěžovacích na vysoké úrovni (U IH ) a tedy všechny vstupní tranzistory T 1
zatěžovacích hradel pracují v inverzním aktivním módu. Tento fakt rovněž snižuje hodnotu
napětí U OH .
Ze vztahu ( 3.4 ) vyplývá, že hodnota napětí U OL je vždy vyšší než hodnota saturačního
napětí výstupního tranzistoru T 2 . Se vzrůstající hodnotou n vzrůstá i hodnota U OL a proto je
výhodné redukovat hodnotu r C .
Pro typické hodnoty parametrů U CC = 5V, R 1 = 4kΩ, R 2 = 1kΩ, U ON(EB) = 700mV,
U SAT = 50mV, r C = 50Ω, r π

Digitální integrované obvody 21
Jednovstupové hradlo NAND plní funkci invertoru. Uvažujeme-li vícevstupové hradlo,
mohou na vstupy být přiložena napětí různých logických úrovní. Hradlo se chová podle
funkční tabulky pro funkci NAND. Vstupní napětí v úrovni logické "0" je tzv. agresivní,
přiložíme-li je alespoň na jeden vstup, způsobí překlopení výstupu na úroveň logické "1".
Stačí tedy popsat dva stavy:
• všechny vstupy jsou na úrovni logické "1",
• kterýkoliv nebo všechny vstupy jsou na úrovni logické "0".
+5V
R
R 3
R 1
R 2
T 1
4K 1K6
4
130
T 2
D
4K
2K
1K6 130
T 1
T 5 T 2
T 6 T 3
T 4
D
T 3
1K
800
1K
Obr. 3.6: Hradlo TTL s funkcí NAND
Analýzu funkce obvodu TTL začneme popisem situace na výstupu Y. Uvažujme napětí
na výstupu na vysoké úrovni U OH . Pak tranzistor T 4 nevede. Aby mohla nastat tato situace,
tranzistor T 2 musí být nevodivý bázový proud tranzistoru T 3 je malý, úbytek napětí na
rezistoru R 2 zanedbáme, takže napětí v bodě 3 je prakticky rovno napětí U CC . Napětí na
výstupu Y je tedy rovno napětí U CC zmenšenému o napětí přechodu emitor-báze U ON(EB) a
napětí na přechodu pn diody D 1 U ON .
OH
( U U )
U +
= UCC
− ON ( EB)
ON
( 3.5 )
Když předpokládáme, že U CC = 5V a U ON(EB) = U ON = 0,7V, bude U OH = 5 - 2⋅
0,7 = 3,6V.
Nechť je nyní napětí na výstupu Y na nízké úrovni (U OL ). To znamená, že tranzistor T 3
není vodivý a tranzistor T 4 pracuje v nasyceném režimu. Aby mohl tento stav nastat, musí
tranzistor T 2 pracovat také v nasyceném režimu. Rozměry tranzistoru T 4 jsou navrženy tak,
aby napětí na výstupu bylo U OL = 0,1V při proudu 1,6mA. Napětí u ON(EB) tranzistoru T 4
pracujícího v nasycení je 0,7V, tranzistor T 2 pracuje rovněž v nasycení a úbytek napětí mezi
jeho emitorem a kolektorem je roven 0,1V z toho vyplývá, že napětí na bázi tranzistoru T 3 je
rovno U 3 = 0,7 + 0,1 = 0,8V. Kdyby obvod neobsahoval diodu D 1 , pak mezi emitorem a bází
tranzistoru T 3 by bylo napětí U ON(EB) ∼ 0,7V a to je právě postačující napětí, aby se tranzistor
T 3 dostal z nevodivého stavu do aktivního režimu. Dioda D 1 však zajišťuje svým napětím U ON
spolehlivé uzavření tranzistoru T 5 .

22 FEKT Vysokého učení technického v Brně
0,2V
1,1
mA
1,1mA
0,2V
6µA
(max. 250µA)
74µA
(max. 7mA)
0V min. 3,2V
0,7
mA
2,1V
0,7V
0,7V
1,1V 0,7V
0,7V 80µA
> 0,7mA
0,7mA
0,9V
2,5
mA
+
2,5mA
U CC = 5V
max. 16mA
0,2V
Obr. 3.7: Činnost hradla NAND při úrovních log0 a log1 na výstupu
Vraťme se nyní k funkci vstupního tranzistoru T 1 . Uvažujme nejdříve, že napětí na
všech vstupech jsou na nízké úrovni (logická "0"), což pro TTL obvody znamená U IL = 0,1V.
Protože báze je připojena ke kladnému napětí U CC přes odpor R 1 , bude tranzistor T 1 pracovat
v nasyceném režimu. Proto napětí U 2 na kolektoru tranzistoru T 1 je prakticky rovno napětí na
vstupech. To znamená, že U 2 = 0,1V. Tranzistor T 2 je proto uzavřen a z toho vyplývá, že i
tranzistor T 4 je uzavřen a na výstupu Y je vysoká úroveň napětí (U OH ), což jsme již
diskutovaly.
Výstupní napětí U0 [V]
Zar. výstup. rozsah
log 1
4
3,5
3
2,5
2
1,5
1
0,5
0
Zakázaná
oblast
T 2 se otevírá
R 2 /R 3
I [mA]
20
T 4 začíná pracovat
v aktivním režimu
25
T 3 se zavírá
Zakázaná
oblast
0,1V
15
10
5
1,6 mA
Zar. výstup. rozsah
log 0
0,2 0,4 0,6 0,8 1,0 1,2 1,4 1,6 1,8 2,0 2,2 2,4 2,6 U I [V]
Přípust. vst.
rozsah
log 0
Přípust. vst.
rozsah
log 1
Obr. 3.8: Převodní charakteristika logického hradla TTL NAND
Sledujme dále napětí v jednotlivých bodech schématu v případě, že na jednom vstupu
napětí stoupá z nízké úrovně a na ostatních vstupech je rovno U CC . Předpokládejme, že napětí
stoupá na vstupu A. Závislost výstupního napětí U O na výstupu Y na vstupním napětí U I = U A
je znázorněna na obr. 3.8.
S rostoucím napětím U A se bude současně zvětšovat i napětí U 2 (protože tranzistor T 1
začíná přecházet z nasyceného režimu do aktivního). Tato změna napětí nemá vliv na statní

Digitální integrované obvody 23
tranzistory, pokud platí: U A = U 2 ≤ U ON(EB) = 0,7V. Jestliže U A překročí hodnotu 0,7V,
tranzistor T 2 se začne otevírat a pracovat v aktivním režimu a napětí U 3 ha jeho kolektoru
začne klesat se stoupajícím napětím U A . Tím, že se T 2 otevírá, začíná se otevírat i tranzistor
T 4 a výstupní napětí začíná klesat. Strmost poklesu napětí U O v této části převodní
charakteristiky závisí na poměru odporů R 2 /R 3 . Když R 2 = R 3 , pak dU I /dU O = 1.
Napětí na bázi tranzistoru T 4 rovněž stoupá s napětím U A a když napětí U A dosáhne
hodnoty 1,4V, je hodnota napětí U 4 = 0,7V. V tomto případě se tranzistor T 4 dostává do
aktivního režimu, proto s dalším stoupáním napětí U A výstupní napětí U O rychle klesá až na
hodnotu U OL = 0,1V. Tento stav se dosáhne při hodnotě U A = 1,5V.
Na obr. 3.8 je rovněž znázorněna závislost proudu odebíraného ze zdroje napětí U CC .
Proud dosahuje maximální hodnoty, když jsou oba tranzistory T 3 a T 4 otevřeny. Pro snížení
tohoto proudu je do kolektoru tranzistoru T 3 zapojen odpor R 4 .
Při spojení dvou integrovaných obvodů je důležité znát jejich vstupní a výstupní odpor.
V případě uvažovaného logického hradla NAND bude při nízké úrovni logického signálu na
vstupu (U IL ) tranzistor T 1 pracovat v nasyceném režimu a jeho kolektor je připojen k vysoké
impedanci uzavřeného tranzistoru T 2 . Proto vstupní odpor hradla TTL při nízkém napětí na
vstupu je R VST ≅ R 1 .
Při vysokém napětí na libovolném vstupu tranzistoru T 1 (stav logické "1") je příslušný
přechod polarizován v závěrném směru a proto je jeho vstupní impedance vysoká R VST > 5⋅
10 4 Ω.
Výstupní odpor při nízkém napětí na výstupu (U OL ) je roven odporu nasyceného
tranzistoru T 4 :
0,1
R VYST = = 62 Ω ,
−3
1,6.10
kde 0,1V je hodnota napětí mezi emitorem a kolektorem tranzistoru T 4 pracujícího
v saturaci a 1,6⋅10 -3 A je hodnota proudu tekoucího tranzistorem T 4 .
Obr. 3.9: Základní hradlo NAND v technologii TTL
(a) a jeho modifikace - hradlo AND (b)

24 FEKT Vysokého učení technického v Brně
Obr. 3.10: Modifikace základního hradla NAND
a) hradlo s třístavovým výstupem (OK = otevřený kolektor), b) výkonové hradlo
Obr. 3.11: Hradlo NAND s otevřeným Obr. 3.12: Modifikace základního hradla
kolektorem
NAND
Při vysokém výstupním napětí (U OH ) je odpor hradla TTL prakticky roven paralelnímu
spojení rezistorů R 2 a R 4 , protože tranzistor T 3 pracuje v nasyceném režimu.
Velkou výhodou logických hradel TTL jsou jejich víceemitorové vstupní tranzistory,
což především zvyšuje hustotu integrace. Jejich výroba je relativně jednoduchá a levná.
Vyžadují pouze jedno napájecí napětí a toto napětí je relativně nízké. Průměrná výkonová
spotřeba na hradlo se pohybuje v okolí 10mW a doba zpoždění v okolí 10 až 15ns.
Nevýhodou hradel TTL je, že se v důsledku reverzního proudového zesilovacího
činitele zmenšuje jejich logický zisk. Tranzistory v TTL hradle pracují v saturaci a proto je
potřeba relativně dlouhá doba na vyprázdnění velkého množství náboje z báze tranzistoru, to
znamená, že při rozepínání (vypínání) tranzistorů v hradle TTL nastává relativně velké
zpoždění signálu.

Digitální integrované obvody 25
i 0
[mA]
50
40
30
20
-40
-50
ALS
STTL
+5V
10
-1 0 1 2 3 4 5
-10
-20
-30
r dif ∼ 15Ω
Stav 0 na výstupu
r dif ∼ 120Ω
u 0 [V]
r dif ∼ 40Ω
sledovač
i 0
Stav 1 na výstupu
u 0
i i
[mA]
-1
0
-1
2
1
1
-2
-3
-4
-5
-6
2
4kΩ
Inverzní kolektorový
proud ∼ 40µA
3
4
u i [V]
5
průraz
8
Obr. 3.13:Statické charakteristiky hradla TTL
a) výstupní, b) vstupní pro oba stavy na výstupu
Odvody TTL jsou v bipolárních IO nejrozšířenější a tvoří významnou skupinu
v logických IO. Charakteristickou zvláštností těchto obvodů je právě jejich vazba pomocí
multiemitorových tranzistorů. Elektrické schéma typického TTL hradla NAND je znázorněno
na obr. 3.9 a dalších.
Převodní charakteristiku hradla ukazuje obr. 3.4c a obr. 3.8 na převodní charakteristice
existují tři význačné body zlomu (značené P, Q, R) odpovídající postupnému otevírání
jednotlivých tranzistorů při narůstání vstupního napětí. Je patrné pásmo necitlivosti sahající až
k 0,7V vstupního napětí. Výstupní napětí naprázdno přitom má hodnotu mezi 3,6 až 3,8V. Při
zvyšování vstupního napětí se otevře T 2 do aktivní obasti a zesiluje. Protože ještě nevede T 3 ,
způsobí R 3 silnou zápornou zpětnou vazbu, která nastaví zesílení napětí na hodnotu
A = -R 2 /R 3 ≅ -1,6. Zvyšujeme-li dále vstupní napětí, tento stav trvá až do okamžiku, kdy se
začne otevírat T 3 . Hodnota zesílení roste, protože klesá odpor v emitoru T 3 . Tranzistory T 2 , T 3
a T 4 jsou v aktivní oblasti. Koncovým stupněm teče značný proud (díky omezení rezistorem
R 4 nejvýše 30mA). Zesílení napětí celého logického členu zde nabývá hodnoty kolem 30. Při
zvětšení vstupního napětí nad 1,6 až 1,8V přejde obvod do ustáleného stavu.
Na vstupní charakteristice obr. 3.13a, lze pozorovat, že při vstupním napětí úrovně
logické "1" vstupem teče inverzní proud do 40µA. tento proud je vyvolán difúzí nosičů
z otevřeného kolektorového přechodu (T 1 je v inverzním režimu). Při zvětšení vstupního
napětí nad 7V proud vstupních diod v závěrném směru prudce narůstá, dochází k lavinovému
průrazu na substrát.
Výstupní charakteristika při logické "0" na výstupu je prakticky totožná s výstupní
charakteristikou tranzistoru T 3 buzeného proudem báze cca 2 mA obr. 3.13b.
Výstupní charakteristika při logické "1" na výstupu má 3 části. Při napětí větším než 3,6
až 3,8V výstupem neteče proud – chová se jako rozpojený obvod. Při zatěžování pasivní
zátěží odebírající malé proudy (do 8 až 10mA) se uplatní T 4 jako emitorový sledovač a
výstupní diferenciální odpor je velmi malý – kolem 40Ω. Při větších proudech se vlivem

26 FEKT Vysokého učení technického v Brně
úbytku na R 4 dostane T 4 do stavu nasycení a výstupní odpor se ustálí asi na 120Ω.
V závislosti na zatížení je tedy T 4 uzavřen, v aktivním stavu nebo v nasyceném stavu.
Charakteristickou zvláštností obvodů TTL je to, že ve stavu vstupů v logické "0" je
vstupní proud záporný, tedy vytéká ze vstupní svorky do vnějšího zdroje signálu, a že je
poměrně velký. Obvod, ze kterého vstup budíme, musí být schopen tento proud odvést do
společného vodiče, přičemž se na buzeném vstupu TTL nesmí objevit napětí větší než
+400mV proti společnému vodiči (horní mez zaručované úrovně logické "0"). Tato okolnost
je nejkritičtějším bodem pro spolupráci mezi obvody řady TTL a obvody jiných
technologických typů. Výstupní obvody typové řady TTL tuto podmínku splňují též jen do
určité hodnoty výstupního proudu i O , zpravidla do 10mA. Proto je u běžných typů součástek
TTL logický zisk omezen na N = 10.
Ve stavu logické "1" na vstupech TTL je jejich vstupní proud přinejmenším o řád menší
než ve stavu logické "0". V praxi se o logický zisk ve stavu logické "1" na výstupech
zpravidla vůbec nemusíme starat.
Poznámka: V anglosaské literatuře se tranzistor T 3 nazývá "pull down".
Poznámka: "Posílení" výstupu obvodu TTL
Pozoruhodné možnosti plynou z průběhu výstupní charakteristiky obvodu TTL ve stavu
logické "1" při napětích větších než 3,5V. Ze zapojení výstupního obvodu plyne, že dioda a
emitorový přechod (spodního) tranzistoru T 3 se napětím větším než 3,5V uzavírají a výstupem
neteče žádný proud. Budeme-li výstupní napětí zvyšovat, bude se zvyšovat napětí na kolektoru
uzavřeného tranzistoru T 3 a závěrné napětí na diodě D. K průrazu dochází pravděpodobně na
kolektorovém přechodu T 4 při napětí cca 15V. Toto napětí žádný výrobce ani neuvádí, ani
nezaručuje. Bez nebezpečí lze využít pouze možnosti zapojení výstupu přes rezistor na
napájecí napětí 5V. Získáme tím zapojení, které dává rozkmit 5V, což může být užitečné např.
pro spojení s obvody CMOS. Takové zaojení ukazuje obr.12, kde je také uveden časový
průběh přechodu z nuly do jedničky. Na něm je patrno, že v úseku do 3,5V je výstup řízen
aktivním působením emitorového sledovače T 4 a strmost odpovídá technickým podmínkám
pro hradlo TTL. V rozmezí od 3,5V do 5V již není výstup aktivně buzen a přechodný děj
probíhá exponenciálně s časovou konstantou určenou odporem vnějšího rezistoru a
parazitními kapacitami spojů.
I 0L
[mA]
35
30
25
20
15
10
5
TTL
FAST
STTL
ALS
1
+5V
1K
5V
3,5V
5
15
t [ns]
0,2 0,4 0,6 u 0L [V]
Obr. 3.14: Statické výstupní cha-rakteristiky
pro log0 (úroveň L) na výstupu v jemnějším
měřítku výstupního napětí
Obr. 3.15: "Posílení" výstupu obvodu TTL

Digitální integrované obvody 27
I 0L < 1,6mA
…
+5V
+5V
T 1
…
U 0H
4K
T 1
i CC
[mA]
5
4
3
2
1
I CCL
I CCH
I 0H < n . 40µA
4 5 6
u CC
U 0L
Obr. 3.16:.Proudové poměry na vstupu hradla
(a) a odběrová charakteristika při změnách napájecího napětí (b)
i CC
[mA]
100
30
10
3
1
10K
f
U CC = 5V
100K
C
C = 1nF
1M
f [Hz]
10M
1000pF
0
Obr. 3.17: Odběrová charakteristika při kapacitní zátěži a pulsním vstupním napětí
(a) a odběrová charakteristika při překlápění obvodu (b)
30
i CC 20
[mA]
10
0
I CCH
1
2
U CC = 5V
I CCL
u i [V]
Obr. 3.18: Vzájemné propojování logických
členů - k definici logického zisku
(větvitelnosti) N
Obr. 3.19: Použití hradla NAND s
otevřeným kolektorem
a) zapojení pro realizaci funkce f = ab . cd.
eg
b) blokové schéma tohoto součinového
montážního obvodu
Protože se základní zapojení logického členu TTL neosvědčilo pro všechny aplikace,
bylo různě modifikováno.užívá se hradlo s tzv. otevřeným kolektorem (obr. 3.11) a třístavové
hradlo (obr. 3.10a, třetí stav = stav s velkou impedancí, oba tranzistory koncového stupně
jsou zavřeny). Logické členy s větším logickým ziskem (N = 30) mají tranzistor T 4 nahrazen
Darlingtonovou dvojicí (a dioda D je vypuštěna), obr. 3.10b. Tato úprava jen nepatrně změní
výstupní charakteristiku pro logickou "1" na výstupu (zmenší se diferenciální odpor v oblasti,
kde T 4 pracuje jako emitorový sledovač ). Pro zvětšení zatížitelnosti výstupu ve stavu logické
"0" je třeba "zvětšit" tranzistor T 5 .

28 FEKT Vysokého učení technického v Brně
A
R 1 27K R 2
T 1
D 1
R 3
R 8 50
T 4
D 3
D 4
T 5
T 3 T 6
T 7
Y = A . B
B
T 2
T 8
D 2
R 4
R 5
D 5
R 1
R 2
R 3
A
B
T 1
T 2
T 3
T 5
R 5
R 6
T 4
Y = A + B
T 6
R 4
Obr. 3.20: Logický člen NOR (a) a AND-OR-INVERT (b)
Prozatím jsme uvedli možnost realizace logického členu NAND, příp. AND a invertoru.
Vyrábí se také členy NOR (obr. 3.20a) a AND-OR-INVERT (obr. 3.20b). Vidíme, že
výrobci pojali vnitřní strukturu obvodů stavebnicově, zřetelně tak můžeme pozorovat části
realizující jednotlivé funkce. Dále se vyrábí složité kombinační a nejrůznější sekvenční
obvody. Obvody řady SN74 firmy Texas Instruments dosáhly v době svého největšího
rozšíření pořadové číslo 300.
Dynamické vlastnosti obvodů TTL jsou charakterizovány dvěma údaji:
• zpožděním na hradlo,
• kmitočtovou závislostí napájecího příkonu.
Zpoždění v hradle TTL je z větší části dáno provozem tranzistorů v nasyceném stavu.
Má-li bipolární tranzistor vyjít z nasyceného stavu a uzavřít se, trvá to podstatně delší dobu,
než by se dalo očekávat podle horních mezních kmitočtů, měřených malými signály
v aktivním režimu. Příčinou je nahromadění nadbytečných nosičů náboje v bázi tranzistoru při
nasycení. I při užití speciálních zásahů (difúze zlata) do základního materiálu, které podporují
rekombinace, trvá odvedení nadbytečných nosičů náboje v tranzistoru soustavy TTL kolem
6ns. Protože ze stavu nasycení vycházejí při každé změně logického stavu v hradle TTL dva
tranzistory, zapojené kaskádně, bude zpoždění na hradle TTL kolem 12ns pro každý směr
změny logického stavu. Toto zpoždění je dáno podstatnou činností bipolárního tranzistoru a

Digitální integrované obvody 29
není možné ho zmenšit žádným elektrickým zásahem na straně budícího signálu nebo změnou
vlastností zátěže. Kaskádním řazením hradel TTL se zpoždění sčítají aritmeticky.
u
90%
50%
10%
t TLH t THL
t pLH
t pHL
t f
t r
t
3,3 4
u 0 2,4 3
[V]
u i
u 0
Obr. 3.21: Definice časových průběhů. Doba čela t TLH = 20 ns, doba týlu t THL = 20 ns, doba
zpoždění přenosu signálu tp = 0,5(t pLH - tp HL )
Obr. 3.22: Převodní charakteristika logického členu TESLA řady 74
Napájecí napětí 5,0 V, teplota okolí 25°C. napětí u 0 = 3,3 V je typické výstupní napětí při
logické "1" na výstupu, u 0 = 0,4 V je maximální výstupní napětí při logické "0" na výstupu,
u 0 = 0,2V je typické výstupní napětí při logické "0" na výstupu; A, B jsou nepřístupné oblasti
vymezení výrobních tolerancí; a je přípustné napětí při logické "0" na vstupu, b je přípustné
napětí při logické "1" na vstupu, c je zaručená odolnost proti poruchám pro logickou "0", d je
zaručená odolnost proti poruchám pro logickou "1", e je typická odolnost proti poruchám pro
logickou "0", f je typická odolnost proti poruchám pro logickou "1".
2
1
0,4
0,2 0
a
TTL
A
c
P
R
1
0,4 0,8
e
STTL
Q
2
B
d
2,4
f
3 4
u i [V]
b
0,2 1,2 1,4 3,3
Napájecí napětí 5,0V, teplota okolí 25°C. napětí u 0 = 3,3V je typické výstupní napětí při
logické "1" na výstupu, u 0 = 0,4V je maximální výstupní napětí při logické "0" na výstupu,
u 0 = 0,2V je typické výstupní napětí při logické "0" na výstupu; A, B jsou nepřístupné oblasti
vymezení výrobních tolerancí; a je přípustné napětí při logické "0" na vstupu, b je přípustné
napětí při logické "1" na vstupu, c je zaručená odolnost proti poruchám pro logickou "0", d je
zaručená odolnost proti poruchám pro logickou "1", e je typická odolnost proti poruchám pro
logickou "0", f je typická odolnost proti poruchám pro logickou "1".
Výstupní signály Vstupní signály
+5V +5V
0V
2,4V
0,4V
U 0H
U 0L
0,4V
0,4V
U IH
U IL
2V
0,8V
Obr. 3.23: Toleranční diagramy pro vstupní a výstupní signály
Vlivem zpožděného vypnutí T 3 se při přechodu výstupu z logické "0" do logické "1"
stane, že T 4 je již vodivý a T 3 zůstane vodivý ještě asi 6ns, protože buzení T 3 a T 4 je závislé
na stavu T 2 . Uzavřením T 2 se otevře T 3 a zároveň zmizí budící proud do báze T 3 . Protože T 3
však byl v nasyceném stavu, nevypne současně se zmizením budícího proudu, nýbrž až po
zlikvidování nadbytečných nosičů náboje v bázi. To trvá zmíněných 6ns. Současným

30 FEKT Vysokého učení technického v Brně
vodivým stavem T 3 a T 4 se vytvoří "zkrat" mezi napájecím vedením a společným vodičem.
Zkratový proud je omezen rezistorem R 4 . Velikost zvýšení je asi do 30mA po dobu 6ns (viz
obr.14b). Při vyšší časové četnosti přechodů se samozřejmě zvětšuje i celková střední hodnota
proudu odebíraného z napájecího zdroje. V soustavě TTL zhruba počítáme zvýšení středního
výkonu o 1mW na hradlo na každý MHz opakovacího kmitočtu.
3.5 Další řady obvodů TTL
Jak již bylo uvedeno, obvody řady TTL se velmi rychle rozšířily po celém světě. Šlo
především o obvody označované SN74 atd., které od roku 1963 vyráběla firma Texas
Instruments a později pod různým označením mnoho dalších výrobců. Např. TESLA Rožnov
vyrábí tyto obvody pod označením MH74 atd. již od roku 1968. Obvody této řady (nazývané
normální nebo standardní) jsou již léta považovány za zastaralé. Nevyhovují současným
požadavkům z hlediska rychlosti i spotřeby. Proto vznikaly u různých výrobců řady jiné,
s různě zlepšenými parametry pro různé aplikace. Uvedeme přehled vyráběných typových
řad:
N je řada normální pokud jde o rychlost i spotřebu napájecího výkonu (obvykle se
písmeno N neudává na výrobcích), např. řada MH54, 74, 84. Byla předmětem dosavadních
úvah.
L (Low power) je řada s malou spotřebou a s poněkud menší rychlostí (obvodově je
shodná s řadou N, ale odpory jsou zhruba 10-krát větší pro dosažení menší spotřeby, tím však
zároveň vzrostou časové konstanty ⇒ obvody jsou pomalejší).
H (High speed) je rychlá řada (má menší odpory a odlišné provedení koncového
stupně). Je vytlačena řadou S.
S (Schottky TTL, rychlá řada S, standardní Schottky TTL) je řada s maximální
rychlostí dosaženou užitím Schottkyho desaturačních diod (obr.27), např. řady MH74S nebo
K531. Dosahuje se až pětinásobného snížení doby zpoždění.
LS (TTL-LS, řada S s malou spotřebou, nízkopříkonová řada S, "lehká" Schottkyho
řada) vrací se k diodovému vstupu, má větší dovolenou mez rušení (800mV) a postupně ve
světě nahrazuje řady N a L, např. řada K555.
AS (Advanced Schottky) nahrazuje řadu S.
ALS (Advanced Low power Schottky) představuje zatímní špičku světového vývoje
bipolárních digitálních obvodů. Firma TESLA Rožnov tyto obvody vyrábí od roku 1984.
F (FAST, Fairchild Advanced Schottky TTL) je podobná řadě ALS.
Časovou posloupnost vývoje ukazuje obr. 3.24. Vidíme, že firma Texas Instruments
zachovává systém dvou řad: řady s malým příkonem 54/74ALS a velmi rychlé řady 54/74AS.
Naopak firma Fairchild se snaží nahradit řady 54/74LS a 54/74S jedinou řadou s malým
zpožděním a středním příkonem.

Digitální integrované obvody 31
Obr. 3.24: Vývoj jednotlivých typových řad obvodů TTL
s TTL").
t p
[ns]
1,7
3
6
10
100
p
[mW
2
1
N
H
L
S
LS
ALS
64 66 68 70 72 74 76 78 80
AS
Poznámka: Přestože obvody
řady NTTL jsou považovány za
zastaralé, je potřeba znát jejich
vlastnosti, protože slouží jako
"norma", se kterou
porovnáváme vlastnosti
ostatních digitálních obvodů.
Jde především o signálové
vlastnosti (hovoříme o
"úrovních TTL" nebo
o obvodech "slučitelných
Spotřeba [mW]
40
20
1000k
ECL ECL
III. generace
Advanced TTL
1979 - 1981
AS
II. generace
Schottkyho TTL
1970 - 1972
H-TTL
S-TTL
FAST
ALS
ns mW
N-TTL 10 10
H-TTL 6 23
L-TTL 33 1
S-TTL 3 20
LS-TTL 10 2
AS-TTL 15 22
ALS-TTL 4 1
FAST-TTL 2 4
I. generace
1960 - 1965
N-TTL
LS-TTL
L-TTL
0
0 2 4 6 8 10 33
Zpoždění [ns]
Obr. 3.25: Ve vývoji bipolárních digitálních IO můžeme rozlišit tři generace z hlediska
spotřeby a zpoždění
3.5.1 Obvody řady S
Jedinou spolehlivou cestou pro zvýšení rychlosti bipolárních IO je zamezení přechodu
spínacích tranzistorů do saturace. Jednou z možností tohoto řešení je připojení Schottkyho
diody mezi kolektor a bázi spínacího tranzistoru (obvody řady S).
Jenom připomeňme, že v digitálních obvodech musíme zajistit spolehlivé spínání i při
značných změnách teploty, zátěže, napájecího napětí a při značných tolerancích parametrů
prvků tvořících obvod. Proto musí být budící bázová proudy navrženy s velkou rezervou - tím
se většina tranzistorů v obvodech TTL dostává do hluboké saturace. Pokud by bázové proudy
nebyly předimenzovány, mohlo by se stát, že by (z výše uvedených důvodů) tranzistor nebyl
dostatečně sepnut (stouplo by napětí u CE ). Tím by se narušily logické úrovně a obvod by se
stal nespolehlivým. Schottkyho diody paralelně k přechodu báze-kolektor zajistí, že tranzistor
se nedostane do saturace a na druhé straně napětí u CE sepnutého tranzistoru příliš nestoupne.

32 FEKT Vysokého učení technického v Brně
i B
B
i BD
i BT
u BC
u BE
K
E
u CE
Obr. 3.26: Tranzistor NPN se Schottkyho diodou
B
K
E
Technologicky to lze elegantně
provést vytvořením společného kontaktu
na rozhraní přechodu báze-kolektor
v běžné struktuře tranzistoru NPN.
Pro tranzistor NPN pracující
v oblasti nasycení platí: U BE ≅ 750 mV;
U CE ≅ 100 mV a U BC ≅ 650 mV.
Když se mezi bázi a kolektor připojí dioda, jejíž spínací napětí U ON je menší než napětí
U BC = 650 mV, pak potenciál kolektoru nemůže poklesnout pod potenciál báze natolik, aby
byly splněny výše uvedené podmínky a tranzistor se dostal do saturace.
Když napětí U BC překročí hodnotu prahového napětí Schottkyho diody, celkový budící
proud i B se rozvětví na složku i BT , která pokračuje v buzení tranzistoru a na složku i BD , která
se odvádí diodou do kolektorového obvodu.
Obr. 3.27: Modifikace základního hradla NAND: a) nízkopříkonové (L), b) rychlé (H)
Jestliže Schottkyho dioda má v propustném směru dostatečně malý diferenciální odpor,
pak celý přírůstek proudu i B nad hodnotu, při které se dioda otevřela, se bude přičítat k proudu
i BD . Proud i BT se tedy bude zvyšovat pouze nepatrně. Malé zvýšení proudu i BT vede k velkému
poklesu napětí U CE . Každý pokles napětí U CE vede ale ke zvyšování proudu i BD , neboli ke
zmenšování proudu i BT a tedy působí proti vybuzování tranzistoru. Je to typický mechanismus
záporné zpětné vazby. Činitel zpětné vazby je velký, protože tranzistor pracuje ještě v aktivní
oblasti, kde jeho proudový zesilovací činitel je větší než jedna.
Účinek Schottkyho diody lze souhrnně popsat tak, že při velkém poklesu kolektorového
napětí (kolektor se stává zápornějším vůči napětí báze) se dioda otevře a převezme
nadbytečný budící proud. Pracovní bod tranzistoru se potom pohybuje blízko saturace, ale
stále ještě bezpečně v aktivní oblasti.
Zapojení hradla NAND řady STTL je na obr. 3.24a. Proti normálnímu hradlu je místo
diody D 4 a tranzistoru T 4 použit Darlingtonův obvod s tranzistory T 4 a T 5 , jehož malý
výstupní odpor urychluje nabíjení kapacitní zátěže. Další změna je v emitoru tranzistoru T 2 ,
rezistor je nahrazen nelineárním dvojpólem (s tranzistorem T 6 ), který urychluje přechod
aktivní oblastí, v převodní charakteristice téměř zmizí oblast se zesílením A = -1,6. Jde o to,
že tranzistory T 2 a T 4 se otevírají současně až vstupní napětí překročí 2u BE - u CE1 . Tím se
zlepší tvar převodní charakteristiky obr. 3.19. Současně tranzistor T 6 zlepšuje spínací časy
tranzistoru T 3 . U hradla STTL je i proudová špička zdroje napětí U CC způsobená současným
otevřením koncových tranzistorů podstatně menší než u hradla TTL, poněvadž tranzistor T 3 se
nenasycuje. Omezovací Schottkyho diody na vstupech hradla STTL mají příznivý vliv na

Digitální integrované obvody 33
útlum odrazů na vedeních. Proti hradlům TTL je však o něco vyšší úroveň logické "0" na
výstupu, vzhledem k tomu, že tranzistor T 3 se nenasycuje.
Napěťová úroveň logické "1" (U OH ) je stejná jako v případě hradla TTL, napěťová
úroveň logické "0" (U OL ) závisí na hodnotě spínacího napětí Schottkyho diody U SBD a na
hodnotě napětí U ON(BE) . U OL = U ON(BE) - U SBD a pohybuje se v rozsahu 300 až 400mV.
Z tohoto důvodu je logický rozkmit U l menší než u hradel TTL; důsledkem toho je, že hradla
STTL mají vyšší operační rychlosti (doba zpoždění je úměrná hodnotě U l ) a nižší ztrátový
příkon (dynamický ztrátový příkon = CU l 2 f). Vyšší hodnota U OL snižuje hodnotu šumové
imunity v porovnání s hradlem TTL. Snižuje se rovněž průrazné napětí přechodu
kolektor-báze v důsledku přítomnosti Schottkyho diody na tomto rozhraní. Tato nevýhoda
však nemá zásadní význam pro činnost obvodu, protože napájecí napětí jsou nízká a případný
šum rovněž není tak silný.
2K8 900
50
T 5
T 2
T 4
25K
8K
8K
T 5
T 4
200
500
T
250
3
T 6
3K5
15K
T 2
T 3
T 6
Obr. 3.28: Modifikace základního hradla NAND: a) rychlé Schottkyho (S), nízkopříkonové
Schottkyho (LS)
3.5.2 Obvody řady LS
Řada LS je nízkopříkonová Schottkyho řada. Hlavní a podstatnou předností této řady ve
srovnání s normální řadou TTL je pětinásobné snížení příkonu při stejné rychlosti. Obvyklé
zapojení hradla NAND řady LS je na obr.24b. I když řada LS náleží do rodiny obvodů TTL,
má řadu odlišně zapojený vstupní obvod. Nepoužívá několikaemitorový tranzistor, ale pro
realizaci funkce AND využívá Schottkyho diody nebo i obvod s tranzistorem PNP, jak vidíme
na obr. 3.28. Ve srovnání s klasickou víceemitorovou strukturou je toto zapojení rychlejší a
kromě zvýšení dovolených vstupních napětí umožňuje snížit vstupní proudy. Každý vstup je
opatřen záchytnou diodou, která má za úkol zachycovat záporné rušivé impulsy na vstupu,
avšak není dimenzována pro trvalou zátěž.
Obdobně jako u obvodů řady S je použit nelineární rezistor (s tranzistorem T 6 ), čímž se
zlepšuje tvar převodní charakteristiky. Dále je třeba upozornit na to, že maximální výstupní
proud v nízké úrovni L při dodržení výstupního napětí 0,5V je omezen hodnotou 8mA.
Ke zvýšení logického zisku je možno výstupy hradel řady LS zapojit paralelně, pokud
je buzením zajištěn stejný logický stav. Paralelně se však mohou zapojit pouze hradla téhož
čipu. Při paralelním zapojení hradel různých čipů vedou eventuální rozdílné doby zpoždění
hradel k vyrovnávacím proudům, které kromě přídavného zatížení koncových stupňů působí
problémy v logických stavech při použití hradel např. jako budičů hodinových impulsů.
Na rozdíl od obvodů standardní řady TTL mohou být obvody řady LS buzeny přímo
obvody CMOS, protože jejich vstupní proud v úrovni L je menší než 360µA.

34 FEKT Vysokého učení technického v Brně
Jestliže obvody řady LS budí obvody řady CMOS, je třeba použít paralelní rezistor
(pull-up), aby byla zajištěna úroveň H.
Bez zaručení logických úrovní je možno výstupy obvodů řady LS zatížit následujícími
proudy:
Obvody LS
Budiče LS
I OH = 8 mA
-I OL = 15 mA
I OH = 15 mA
-I OL = 24 mA
A
R 1 27K R 2
T 1
D 1
R 3
R 8 50
T 4
D 3
D 4
T 5
T 3 T 6
T 7
Y = A . B
B
T 2
T 8
D 2
R 4
R 5
D 5
Obr. 3.29: Modifikace základního hradla NAND - řada ALS
3.5.3 Obvody řady ALS
Řada ALS představuje špičku vývoje bipolárních digitálních obvodů z hlediska
současně uplatňovaných požadavků na rychlost a malou spotřebu. Charakteristické vlastnosti
obvodů řady ALS jsou:
• příkon na hradlo asi 1mW,
• zpoždění hradla asi 5ns,
• součin (příkon ⋅ zpoždění) 5pJs,
• záchytné diody na vstupech i výstupech.
Zapojení dvojvstupového hradla NAND řady ALS vidíme na obr. 3.29. na rozdíl
od dvou stupňů ve standardní logice TTL je třístupňové, což představuje zvýšení rozhodovací
úrovně asi na 1,5V.

Digitální integrované obvody 35
První stupeň tvoří vstupní PNP tranzistor spolu s tranzistorem T 3 , který v důsledku
svého zisku zvyšuje buzení báze tranzistoru T 4 . Základní součinová funkce je vytvářena
paralelním spojením emitorů a kolektorů vstupních PNP tranzistorů. Velikost vstupního
proudu I IL ve stavu logické "0" na vstupu je dána hodnotou β PNP tranzistoru a velikostí
odporu R 1 . Spodní hranice velikosti odporu R 1 je omezena odběrem obvodu ve stavu logické
"1" na výstupu (I CCH ). Příliš hodnota odporu R 1 zpomaluje vybíjení všech kapacitorů
připojených do báze tranzistoru T 3 , a tím zhoršuje přechod výstupu do stavu logické "0".
Dioda D 1 (D 2 ) připojená mezi vstup a bázi tranzistoru T 4 představuje nízkoohmovou cestu pro
vybájení parazitních kapacitorů připojených do báze tranzistoru T 4 . K tomuto dochází pokud
vstupní napětí klesne pod hodnotu 2U BE - U Schd ≈ 1V.
Druhý stupeň hradla představuje invertor T 4 , jehož úkolem je udržovat horní a spodní
větev koncového stupně v opačných stavech vodivosti, tj. je-li spodní větev v otevřeném
stavu, musí být horní větev v uzavřeném a naopak. V dynamickém režimu jsou kladeny
požadavky na co nejnižší hodnoty parazitních kapacitorů s výjimkou kapacitoru BE při
vypínání tranzistoru T 4 , kdy je báze vybíjena nízkoohmovou cestou přes diodu D 1 (D 2 ).
Spodní větev koncového stupně tvoří tranzistor T 8 s nelineárním členem (dynamickým
členem) R 4 , R 5 , T 5 . Koncový tranzistor T 8 musí v sepnutém stavu zajišťovat hodnotu výstupní
úrovně L nižší než je určena technickými podmínkami, tj.
U SAT < 0,4 V při i C = 4 mA (řada 54)
U SAT < 0,5 V při i C = 8 mA (řada 74)
Z těchto dvou podmínek nám vyplývá požadavek na R SAT výstupního tramzistoru:
R SAT, T8 < 25 Ω.
A
X
FAST 1
X
FAST 3
X
Y
A
X
FAST 2
Obr. 3.30: Modifikace základního hradla NAND- řada FAST
(jsou uvedena dvě používaná zapojení vstupů)

36 FEKT Vysokého učení technického v Brně
550mV
750mV
200mV
i B
i BD
i BT
u CES
> 200mV
Ve stavu logické "1" na výstupu
musí tranzistor T 8 splňovat požadavky
kladené z hlediska jeho závěrného napětí
a příp. svodu. Tyto požadavky se uplatní
ve variantách s otevřeným kolektorovým
výstupem (např. ALS 03):
Obr. 3.31: Použití Schottkyho diod k potlačení
saturace
I OH < 100mA při U CE = 5,5V
(řada 54 i 74).
V dynamickém režimu jsou od tranzistorů obecně vyžadovány dostatečně nízké
parazitní kapacity. U výstupního tranzistoru, který je zatížen kapacitami spojů a následných
připojených hradel (při měření tyto kapacity nahrazuje zatěžovací kapacita 50 pF), je výstupní
kapacita tranzistoru vzhledem k těmto kapacitám zanedbatelná. Důležitou roli hraje kapacita
přechodu BE, která je nabíjena přes tranzistor T 4 a vybíjena přes nelineární člen (R 4 , R 5 , T 5 ).
Zapojení nelineárního členu je stejné jako u řady S. Náhrada prostého rezistoru, zapojeného
paralelně k přechodu BE koncového tranzistoru, dynamickým členem přináší zlepšení
převodní charakteristiky hradla a zrychlení přechodu mezi jednotlivými stavy. Použitím
dynamického členu dochází při přechodu z logické "1" do stavu logické "0" ke zrychlení tím,
že tranzistor T 5 se otevírá se zpožděním a tak koncový tranzistor dostává do báze v prvním
okamžiku celý proudový náraz, který je invertor schopen dodat a rychle se otevírá. Teprve
potom se otevírá tranzistor dynamického členu a snižuje buzení koncového tranzistoru na
požadovanou úroveň. Při přechodu du stavu logické "1" na výstupu je situace obdobná.
Přechod BE koncového tranzistoru se vybíjí přes zpožděně reagující dynamický člen.
Obr. 3.32: Různá zapojení vstupní části obvodů LS
Podobně jako u řady S i u ALS se objevuje ještě jedna specifická vlastnost koncového
stupně řešeného s dynamickým členem. Saturační napětí Schottkyho tranzistorů je dáno
vztahem:
U SAT = U BE - U Schd + I C R CE .
Při I C = 0A může v závislosti na druhu použitých Schottkyho diod a jejich
techlogického zpracování kolísat počáteční hodnota saturačního napětí v rozmezí
0,05 až 0,25V. Vysoká hodnota počátečního saturačního napětí je nevýhodná z hlediska
požadované hodnoty výstupní logické "0", nízká hodnota pro možnost otevření přechodu BC
tranzistoru a následného nárůstu saturačního zpoždění. V monolitickém provedení bude
hodnota U SAT u koncového tranzistoru i u tranzistoru v dynamickém členu kolísat stejně. Při
snížení U SAT bude dynamický odpor odebírat z báze výstupního tranzistoru větší proud, sníží

Digitální integrované obvody 37
jeho buzení a tím dojde k nárůstu U SAT koncového tranzistoru. Naopak při zvýšení U SAT bude
dynamický odpor odebírat z báze výstupního tranzistoru menší proud a dojde ke snížení U SAT
u výstupního tranzistoru. Náhrada standardního vybíjecího odporu dynamickým členem
umožňuje tedy v určitém omezeném rozsahu kompenzovat nepříznivý vliv rozptylu vlastností
Schottkyho diod.
Horní větev koncového stupně tvoří Darlingtonův zesilovač, který představuje aktivní
zátěž obvodu. Jeho úkolem je zrychlit nabíjení kapacitní zátěže a vnesením proudového
impulsu do koncového tranzistoru pomáhat uvést jej do desaturovaného stavu. Z rozboru
činnosti koncového stupně plyne, že Schottkyho dioda u tranzistoru T 6 se otevírá pouze při
vysokých proudech přes rezistor R 7 . V jiných režimech je nadbytečná.
Obvody řady ALS obsahují několik urychlujících Schottkyho diod, které pomáhají vybít
vnitřní i vnější parazitní kapacitory. Kromě již zmíněné diody D 1 , vybíjející bázi tranzistoru
T 4 , jsou to ještě diody D 3 a D 4 zapojené v horní větvi koncového stupně. Dioda D 3
představuje vybíjecí cestu pro kapacitory zapojené v bázi tranzistoru T 7 v okamžiku poklesu
kolektorového napětí tranzistoru T 4 . Dioda D 4 zabezpečuje schopnost rychlého vybití
připojené kapacitní zátěže. Náboj akumulovaný na kapacitní zátěži se při přechodu výstupu
do stavu logické "0" přenáší přes diodu D 4 a kolektor tranzistoru T 4 do báze tranzistoru T 8 a
přibuzuje jej.
u 0 [V]
1 2 3
4
u 0
[V]
5
4
3
2
1
+125 °C
U CC = 5V
-55 °C
+25 °C
0,5 1,0 1,5 2,0 2,5
u i [V]
i 0
10
20
[mA] 30
40
50
60
0°C
25°C
70°C
U CC = 5V
Obr. 3.33: Převodní charakteristika hradla
řady LS
Obr. 3.34: Statická výstupní charakteristika
ve stavu H na výstupu pro normální a
výkonové provedení hradla řady LS
0,5
1,0
u i [V]
1,5
i i
50
[mA]
100
U CC = 5V
70°C
¨
150
25°C
0°C
200
Obr. 3.35: Statická vstupní charakteristika hradla řady LS

38 FEKT Vysokého učení technického v Brně
Vstupní charakteristiky jednotlivých řad jsou znázorněny na obr. 3.35. U řady ALS
představuje charakteristika pro záporné vstupní napětí charakteristiku záchytné Schottkyho
diody. Pro vstupní napětí v intervalu je velikost vstupního proudu dána
odporem rezistoru R 1 a proudovým zesílením vstupního PNP tranzistoru. Pro napájecí napětí
U CC = 5,5V se připouští maximální vstupní proud I IL = 200µA. vzhledem k odporu R 1 je toto
splněno i pro β PNP < 1. Ve skutečnosti je vstupní proud nižší (I IL ≅ 20µA).
Průběh výstupní charakteristiky ve stavu H je na obr. 3.34. během přechodu z L do H je
zkratový proud limitovám odporem rezistoru R 7 . U řady ALS jde o 50 Ω, u řady FAST
o 45 Ω. Snížení tohoto odporu u řady FAST oproti STTL má příznivý vliv na zkrácení času
při nabíjení případné velké kapacitní zátěže. Výstupní charakteristika se skládá ze tří částí:
• první se sklonem 50 Ω (saturační oblast),
• druhá se sklonem 15Ω pro I OH < 10mA (oblast lineárního režimu Darlingtonovy
dvojice),
• třetí oblast pro I OH ∼ 0mA s nekonečným odporem (závěrná oblast).
Obr. 3.36: Odběr proudu v závislosti na kmitočtu pro některé obvody řady LS
Pro některé obvody v řadě MH54ALS jsou vstupy konstruovány odlišně, se Schottkyho
diodami (materiál TiW) obdobně jako v řadě LS (obr.28a). Na obr. 3.37 vidíme možná
zapojení výstupní části obvodů řady ALS.
Poznámka: Je známo, že složitější obvody bývají relativně rychlejší než obvody malé
integrace. Důvod je v tom, že vnitřní hradla obvodů MSI, která pracují s nižším ztrátorvým
příkonem a lze pro ně lépe definovat zátěže, jsou sestavena z menších tranzistorů a jsou
rychlejší než hradla základních logických řad, která jsou navržena pro větší kapacitní zátěže a
na výstupech používají rozměrově větší tranzistory. Můžeme to ilustrovat na obvodu
sestávajícím ze dvou hradel NOR a jednoho hradla NAND podle obr.40. Jde o obvod ExOR
s blokovým zapojením podle obr.39b. Zajímavé je také to, že obvod ExOR v provedení ALS
používá v postatě odlišné blokové schéma než jiné řady. Pro snadnější dosažení dynamických
parametrů je použito dvoustupňové zapojení. Vzhledem k tomu, že dochází vždy ke změně
stavu jen u jednoho hradla na vstupu, nemůže dojít k dynamickému hazardu. Naproti tomu u
třístupňového zapojení může dojít k dynamickému hazardu vlivem zpoždění v prvním stupni.

Digitální integrované obvody 39
Obr. 3.37: Možná zapojení výstupní části obvodů řady ALS
a) běžné obvody, b) výkonové obvody, c) výstup s otevřeným kolektorem
Obr. 3.38: Převodní charakteristika hradla
řady ALS
Obr. 3.39: Vstupní charakteristika hradla
řady ALS, FAST, LS, TTL a STTL
Obr. 3.40: Výstupní charakteristiky hradla řady ALS
a) stav L na výstupu, b) stav H na výstupu
3.5.4 Hradlo FAST
Hradlo FAST se obvodově nijak výrazně neliší od hradla ALS. Existují tři varianty
hradla FAST s různým řešením prvního stupně. Varianta 1 představuje dvoustupňové hradlo
s diodovým vstupem. Varianta 2 představuje třístupňové hradlo s tranzistorovým vstupem.

40 FEKT Vysokého učení technického v Brně
Nejčastěji se používá varianta 3, což je třístupňové hradlo s diodovým vstupem. Obvodová
řešení vidíme na obr.26. Vidíme, že firma Fairchild používá ještě jeden nelineární rezistor
("dynamický odpor") zapojený do báze spodního výstupního tranzistoru (podobně jako
v hradlech řady AS firma TI). Jeho úkolem je další zrychlení obvodu především při přechodu
do stavu H na výstupu, kdy přenesením napěťového impulsu z Darlingtovy dvojice pomáhá
vybíjet přechod BE výstupního tranzistoru. Přínos tohoto dynamického členu při přechodu do
stavu L na výstupu nelze jen z obvodového schématu jednoznačně stanovit. K posouzení jeho
vlivu by bylo třeba znát celkové napěťové poměry koncového stupně i parametry jednotlivých
použitých prvků s ohledem na jejich geometrické rozložení a celkové rozměry.
Obr. 3.41: Závislost napájecích proudů ve stavu L a H na teplotě a napájecím napětí (pro
hradlo řady ALS)
Obr. 3.42: Závislost zpoždění hradla řady ALS na teplotě a kapacitě zátěže
&
1
&
&
Y
1 Y
&
&
Obr. 3.43: Obvod ExOR: a) v řadě A, S, L, LS, b) v řadě ALS

Digitální integrované obvody 41
Obr. 3.44: Zapojení obvodu ExOR v řadě ALS
(podle obr. 3.43)
3.5.5 Slučitelnost a zaměnitelnost
Slučitelnost, případně zaměnitelnost jednotlivých řad IO můžeme posoudit z hlediska
spotřeby, stejnosměrných parametrů vstupů a výstupů a dynamických parametrů. Proto
v tabulkách uvádíme orientační hodnoty základních parametrů pro základní řady obvodů
TTL. Budeme-li potřebovat přesnější hodnoty, musíme je vyhledat v katalogu. Obvody
různých výrobců se liší ve vlastnostech a někdy i v detailech elektrického provedení. Jak ještě
uvidíme, publikované údaje se liší proto, že jsou měřené při různých podmínkách (napájecí
napětí, vstupní úrovně, zátěž).
Tab. 3.1: Různá značení jednotlivých řad obvodů TTL
Původní výrobce TESLA Ostatní
SN74
SN74L
SN74S
SN74H
SN74LS
SN74ALS
MH74
MH74S
MH74ALS
K155
K134
K531
K131
K555
K1533
D1
DL
74PC
74LSPC
UCY74
CDB4

42 FEKT Vysokého učení technického v Brně
Tab. 3.2: Rozsahy pracovních teplota dovoleného napájecího napětí pro řady 54, 74 a 84
Řada
Rozsah pracovních teplot
[°C]
Dovolené napájecí napětí
[V]
54 -55 až +125 5 ± 10%
74 0 až +70 5 ± 5%
94 -25 až +85
Obvody řady 74ALS jsou určeny pro rozsah napájecího napětí 5V ± 10%.
Tab. 3.3: Srovnání obvodů typu …00 z hlediska příkonu a rychlosti
Řada Zpoždění
[ns]
Příkon
[mW]
Zpoždění × příkon
[pJ]
Nejvyšší hodinový kmitočet
klopných obvodů
TTL
H
S
L
LS
ALS
FAST
10
6
3
33
9
4,5
3
10
22
19
1
2
1,25
4,7
100
132
57
33
19
6
14
[MHz]
35
125
45
50
140
Je uvažován příkon na jedno hradlo a průměrné zpoždění při C L = 15pF.
Tab. 3.4: Srovnání obvodů typu …00 z hlediska odběru proudu
Řada
Odběr proudu na
TTL
S
LS
ALS
FAST
Jedno pouzdro Jedno
hradlo
I CCH [mA] I CCL [mA] I CC [mA]
Typ. Max. Typ. Max. Typ.
4 8 12 22 2
10 16 20 36 3,75
0,8 1,6 2,4 4,4 0,45
0,4 0,85 1,6 3 0,25
1,7 2,8 6 10 1
Z hodnot vstupních a výstupních proudů vyplývají možnosti vzájemné kombinace
různých řad obvodů TTL, viz tab. 3.7.
U řady ALS vlivem obvodového řešení vstupu s tranzistory PNP bylo dosaženo
podstatného snížení vstupního pro úroveň L. Hodnota vstupního proudu v úrovni L (max. 100
µA) a v úrovni H (max. 20 µA) umožňuje budit standardním výstupem TTL nejméně 20
vstupů obvodů řady ALS.
Složitější je problematika výstupů obvodů řady ALS. Podstatné snížení spotřeby
přineslo menší proudovou zatížitelnost výstupu v úrovni L. Výstupní napěťová úroveň L je
zaručována pro řadu 74ALS při proudu do 8mA a pro řadu 54ALS při proudu do 4mA. Z toho
plyne, že zatížitelnost výstupu obvodu ALS standardními vstupy činí pro řadu 74ALS pět
vstupů a pro řadu 54ALS jen dva vstupy. Ovšem při zatížení vstupy obvodů ALS podobné
problémy nevznikají (viz tab. 3.7).

Digitální integrované obvody 43
Poznámka: Obvody jednotlivých řad mohou být používány současně, jsou signálově
slučitelné.existuje zde však jeden problém - nebo spíše existoval v době, kdy se určitá řada
začínala vyrábět a nebyl k dispozici dostatečný sortiment typů postupné nahrazování
jednotlivých typů jedné řady obvody jiné řady není pro uživatele výhodné. Důvodem je, že při
návrhu zařízení je nutné počítat vždy s horšími parametry obou řad. Např. při postupné
náhradě obvodů standardní řady (74) obvody řady LS zjistíme, že řada LS má nižší hodnotu
zatěžovacího proudu I Olmax , při které je definováno výstupní napětí U OL ve stavu L, a dále
vyšší hodnotu zpoždění t PHL při přechodu do stavu L. Naproti tomu by bylo nutno počítat
s vyššími hodnotami vstupních proudů a zpoždění t PLH řady 74. Integrované obvody řady 74,
které by měly být později nahrazeny obvody řady LS, a jejichž výstupy budí vstupy obvodů
řady 74 (které by byly vyměněny ještě později nebo vůbec ne), by mohly využívat pouze
výstupní větvení 5.
Výhodnějším řešením je proto při návrhu přejít kompletně na novou řadu, i když její
sortiment nebude zpočátku příliš rozsáhlý.
Tab. 3.5: Typické a maximální napětí a proudy hradel v jednotlivých režimech
TTL S LS ALS FAST
Vstupní proudy
I ILmax -1,6
I IHmax 40
Výstupní proudy
I OHmax -0,4
I OLmax 16
Vstupní napětí
U IHmin
U ILmax
2
0,8
Výstupní napětí
U OHmin 2,4
U OHtyp 3,4
U OLmax 0,4
U OLtyp 0,2
-2,0
50
-1,0
20
2
0,8
2,5 (2,7)
3,4
0,5
-0,4
20
-0,4
4 (8)
2
0,7 (0,8)
2,5 (2,7)
3,4
0,4 (0,5)
0,25
-0,2
20
-0,4
4 (8)
2
0,8
2,5 (2,7)
3,4
0,4 (0,5)
0,25 (0,35)
-0,6
20
-1,0
20
2
0,8
2,5 (2,7)
3,4
0,5
0,35
mA
µA
mA
V
V
Logický zisk pro
obvody stejné řady
10 10 10 20 30
Údaje platí pro řady 54 i 74. Pokud se údaje pro některé parametry neshodují, pak údaje
pro řadu 74 jsou uvedeny v závorce. Důvod neshod je především v tom, že katalogové údaje
pro řadu 54 jsou měřeny při napájecím napětí 4,5V a údaje pro řadu 74 při napětí 4,75V.
3.6 Statická a dynamická odolnost proti rušení
Při praktické realizaci se objevují signály, které mohou narušit správnou funkci obvodů.
Hlavní zdroje rušení je možno rozdělit následujícím způsobem:
• Rušení cizími zdroji vnášené do digitálního systému např. krokovými motory,
kontakty spínačů (relé) apod.
• Rušení, které do systému proniká napájecím rozvodem, přičemž zdroje rušení
jsou tytéž.

44 FEKT Vysokého učení technického v Brně
• Přeslechy a vzájemné vazby mezi propojovacími vodiči.
• Rušení vyvolané signálovými proudy na parazitních rezistorech signálové cesty.
• Nedostatečně strmé hrany impulsů.
• Rušivé impulsy vznikající v rozvodu napájecího napětí a v zemních vodičích při
současném spínání více obvodů (v důsledku zemních smyček).
• Rušení v důsledku odrazů na nepřizpůsobených signálových vedeních.
Tab. 3.6: Srovnání vlastností používaných řad obvodů TTL a CMOS
TTL S AS LS ALS FAST CMOS HCMOS
Příkon hradla [mW] 10 19 8,5 2 1,2 5,5 1µW
(100µW)
Příkon čítače [mW] 300 500 100 60 190 1µW
Zpoždění hradla
při C L = 15pF
t PHL
t PLH
Průměrné
zpoždění hradla t P
– typické
– max.
Součin zpoždění a
příkonu při
100kHz
Mezní hodinový
kmitočet
– klopný obvod D
– typický
– min.
– čítač
– typický
– min.
Vstupní proud pro
U IL = 0,4V
Výstupní proud
pro U OL = 0,4V
– běžné hradlo
– výkonové hradlo
Logický zisk pro
zátěž LS
– běžné hradlo
– výkonové hradlo
[ns]
[ns]
7
11
10
20
3
3
3
5
1,7
1,7
1,5
2,5
10
9
9,5
15
5
4,5
4
7
2,6
2,9
1,5
2,5
(120µW)
100
100
90
190
3nW
(75µW)
5nW
(125µW)
[pJ] 100 57 13 19 4,8 16,5 9 0,52
[MHz]
25
15
100
75
160 33
25
32
25
70
40
32
25
45 125
100
6
3
45
25
[mA] 1,6 2 0,5 0,4 0,1 0,6 ≤1µA ≤1µA
[mA]
16
48
40
120
20
64
50
160
20
48
50
120
Ve sloupci CMOS je uvažována řada s hliníkovým hradlem 4000B, ve sloupci
HCMOS je uvažována řada 74HCT. Napájecí napětí 5V. Údaje vzávorkách se týkají příkonu
při kmitočtu vstupního signálu 100kHz.
8
24
20
60
60
40
8
24
20
60
125
100
20
64
50
160
12
6
0,8
1,6
2
4
10
10
8
14
55
30
4
6
10
15

Digitální integrované obvody 45
Druhy rušení uvedené pod body a) až d) je možné v dostatečné míře eliminovat
dodatečnými opatřeními jako stíněním, správným zemněním, vhodným rozmístěním vodičů
na desce plošného spoje, síťovými filtry a odstraněním nežádoucích vazeb. Rušení uvedené
pod body e) a f) jsou rušení vlastním systémem.
Aby se uvedené druhy rušení do své určité úrovně neprojevily, musí být zaručen jistý
odstup mezi rozhodovací úrovní a přípustnou logickou úrovní. Zde existují rozdíly mezi
jednotlivými řadami obvodů.
Uveďme situaci pro řadu LS. Statická odolnost proti rušení (rušivé impulsy v délce
trvání 10 až 30ms) za nejhorších podmínek je následující:
Pro úroveň L:
Pro úroveň H:
U IL - U OL = 0,8V - 0,5V = 0,3V.
U OH - U IH = 2,7V - 2,0V = 0,7V.
Jestliže se použijí typické hodnoty, pak pro rozhodovací úroveň 1,05V a U OH = 3,4V
vychází typická odolnost 2,35V. Při U OL = 0,35V je typická odolnost 0,7V.
Tab. 3.7: Logický zisk pro různé kombinace jednotlivých řad obvodů TTL
Řada
74..
74.. výkonové
74S..
74S.. výkonové
74LS..
74LS.. výkonové
74ALS..
74ALS.. výkonové
Počet buzených hradel řady
74.. 74S.. 74LS.. 74ALS..
10 8 20
20
30 24 60
60
12
37
5
15
10
30
4
12
Je uvažována diodová varianta vstupu hradla řady LS. Uváděné hodnoty jsou pouze
orientační.
Odolnost proti rušení je pouze zdánlivě rozdílná: při úrovni H je výstupní odpor větší
než při úrovni L. Zůstává ovšem skutečností, že obvody řady LS jsou citlivější na rušení než
standardní řada, a to v důsledku vyšších vstupních a výstupních odporů.
Rušivé impulsy, jejichž délka je srovnatelná s dobou zpoždění obvodu (hradla), se
označují jako dynamické rušení. Pro stanovení dynamické odolnosti proti rušení je
rozhodující trvání a výška impulsu, tedy energie rušivého impulsu, a impedance v místě
vazby.
Měřením byla zji3těna menší dynamická odolnost řady LS a ALS oproti řadě TTL.
Poměr energií impulsů, který již nenaruší správnou činnost obvodu je v poměru:
TTL : LS = 2,5 : 1,
TTL : ALS = 2,0 : 1.
50
150
Z toho vyplývá, že řada ALS je odolnější proti rušení než řada LS.
20
60
20

46 FEKT Vysokého učení technického v Brně
Nižší dynamická odolnost řady LS při úrovni L je způsobena nižší rozhodovací úrovní
vzhledem k obvodům standardní řady TTL (o 0,25V). Z toho zároveň vyplývá lepší odolnost
řady LS oproti záporným rušivým impulsům při úrovni H. Řada ALS má posunutu
rozhodovací úroveň na 1,5V.
3.6.1 Pokyny pro aplikaci obvodů řady LS a ALS
Z důvodů menší odolnosti těchto obvodů (zvláště LS) proti rušení je nutné věnovat
zvýšenou pozornost obvodovému návrhu systému i plošného spoje. Proto dále uvedeme
několik pokynů pro aplikaci; v postatě jde o známá pravidla pro standardní obvody TTL, je
však zohledněno, že vstupy jsou vysokoohmové a proto i citlivější.
1) Elektricky nezapojené vstupy snižují (u všech řad) šumovou imunitu a pracovní
rychlost, proto
a) nevyužité aktivní H-vstupy (NOR a OR) připojit na zem nebo na nízkou úroveň,
b) nevyužité aktivní L-vstupy (NAND a AND) připojit přes rezistor na napájecí
napětí U CC , pokud je vedení krátké a U CC je blokováno,
c) nevyužité vstupy nespojovat paralelně s využitými vstupy, protože tím se pouze
zvýší vstupní kapacita a sníží se šumová imunita.
2) Vstupy nevyužitých hradel NAND a NOR spojit se zemí, tím se sníží příkon.
3) Pro každých 2 až 5 obvodů zapojit "vf" kondenzátor 10nF až 100nF pro blokování
napájecího napětí. Výkonové obvody takto blokovat všechny. Napájecí napětí na desce
plošného spoje blokovat elektrolytickými kondenzátory (obvykle tantalovými).
4) Minimální strmost hran pro obvody LS (ALS) je 2V/µs.
5) Signálová vedení delší než 23cm by měla mít definovaný vlnový odpor (koaxiální
vedení,...). Tomuto vedení je pak nutno přizpůsobit impedanci připojovaných obvodů.
6) Pokud budou obvody LS (ALS) zapojeny spolu s obvody rychlejších řad (H, S,
AS), měly by být zemní a napájecí přívody vedeny odděleně.
Charakteristická impedance spojů pro obvody ALS by měla být okolo 50Ω, což je
hodnota technicky realizovatelná alespoň u vícevrstvých plošných spojů a u drátových
plošných spojů. Nižší hodnota charakteristické impedance spojů zlepší odolnost proti
vnějšímu rušení a sníží přeslechy mezi spoji. Přizpůsobení spojů s impedancí 50Ω bude
náročnější na příkon, proto bude pro potlačení odrazů na delších spojích výhodnější používat
ořezávacích diodových členů.
Dále uvedeme formou čtyř poznámek základní fyzikální úvahy, na jejichž základě byly
formulovány výše uvedené pokyny pro aplikaci digitálních obvodů.
Poznámka: Pravidla spojování a přeslechy mezispoji
Vzájemné spojování IO a jejich spojování s okolím nelze provádět libovolně, máme-li
zaručit optimální vlastnosti a bezporuchový provoz celé soustavy. Je nutné znát vstupní,
výstupní a převodní charakteristiky (můžeme říci: svorkové chování obvodu).
Obvody TTL, můžeme považovat za "nízkoimpedanční", tj. spoj mezi dvěma IO je
v každém logickém stavu alespoň jedním svým koncem připojen k vývodu, jehož vnitřní
diferenciální odpor je malý. Víme, že výstupní odpor běžného koncového stupně je cca 10 až
150Ω. Diferenciální vstupní odpor je (u obvodů s víceemitorovým vstupním tranzistorem) ve

Digitální integrované obvody 47
stavu L prakticky roven bázovému odporu (např. 4kΩ) a ve stavu H je řádově 10 4 až 10 6 Ω.
Znamená to tedy, že spoj (spojovací vedení) je vždy buzen ze zdroje s nízkou vnitřní
impedancí.
S ohledem na kvalitní přenos signálu spojovacím vedením je vhodné, aby vedení mělo
charakteristickou impedanci alespoň přibližně rovnou vnitřnímu odporu zdroje, je-li jeho
elektrická délka srovnatelná nebo větší, než je doba trvání přechodového jevu v přenášeném
signálu.
Uveďme příklad. Obvody NTTL mají dobu trvání přechodové hrany signálu (pozor,
nezaměňovat s dobou zpoždění signálu v hradle) kolem 2ns. U obvyklých plošných spojů
můžeme počítat s rychlostí šíření signálu podél "vedení" přibližně 200mm/ns. Vedení s délkou
250mm již tedy má elektrickou délku přes polovinu doby trvání přechodové hrany a z hlediska
šíření signálu již nemůže být považováno za ekvipotenciálu. Přitom délka spoje 250mm se
může snadno vyskytnout již na jedné desce plošných spojů. Při užití obvodů STTL můžeme
počítat asi s polovičním trváním přechodové hrany a proto délka spoje je zde ještě kritičtější.
Délka spojů není důležitá jen kvůli přenosu (zkreslení) jediného signálu. Na desce
plošných spojů se pravidelně vyskytují paralelní chody signálových spojů, které na sebe
nemají mít vliv (nesmí docházet k vzájemnému rušení - přeslechům). Protože zpravidla na
desce plošného spoje je nouze o místo, musíme šířky spojů i vzájemné mezery udržovat
minimální. Obvykle se snažíme, aby šířka spojové dráhy neklesla pod 0,5mm a mezeru volíme
rovnou pokud možno alespoň dvojnásobku. Jestliže je elektrická délka úseku, v němž dochází
k paralelnímu chodu signálových spojů tak velká, že spoje není možné považovat za
ekvipotenciály, bude i v nízkoimpedanční soustavě existovat možnost přenosu signálu
z jednoho spoje na druhý; přenos se děje v tomto případě převážně prostřednictvím vzájemné
indukčnosti. Velikost přenosu se zmenšuje s poklesem charakteristické impedance obou
vzájemně vázaných vedení. Charakteristická impedance je tím menší, čím menší je vlastní
indukčnost a čím větší je vlastní kapacita na jednotku délky vedení, čili čím větší je šířka
spojové dráhy. Proto není vhodné užívat zbytečně úzkých spojů, pokud to vzhledem
k okolnostem není zcela nevyhnutelné. Všude je zapotřebí kontrolovat délky paralelních
chodů, zejména u rychlých soustav. Velmi účinného zmenšení vzájemné vazbymezi
signálovými vedení mi lze dosáhnout umístěním vodivé roviny rovnoběžně s rovinou spojů, ve
vzdálenosti od roviny spojů rovné nejvýše dvojnásobku šířky mezery mezi spoji. Působí zde
dva vlivy současně: jednak zmenšení charakteristické impedance jednotlivých vedení
zvětšením kapacity na jednotku délky, jednak zmenšení vzájemné indukčnosti soustředěním
elektromagnetického pole signálu do prostoru mezi spojem a vodivou rovinou. Užitím vodivé
roviny se přípustná paralelní délka signálových spojů zvětší zhruba na dvojnásobek (při
stejně velkém rozkmitu přeslechů). Podobný účinek má zařazení oboustranně (na obou
koncích) uzemněné "mrtvé" spojové dráhy mezi rušící a rušený spoj.
Kapacitního přenosu rušení se u nízkoimpedančních soustav nemusíme obávat. Až na
jeden případ, kterým je stav vysoké impedance na obousměrné sběrnici. Obousměrná
sběrnice musí být buzena z třístavových výstupů. Jsou-li všechny budící výstupy ve třetím
("odpojeném") stavu a buzený vstup má vysoký vstupní odpor, což je častý případ, stává se
daný vodič sběrnice citlivý na kapacitní přenos parazitních signálů z vnějšku (především
z dalších vodičů sběrnice). V takovém případě paralelní chod v délce několika desítek
milimetrů již může způsobit vniknutí parazitních logických stavů.
Poznámka:Ošetřování nevyužitých vstupů
U obvodů TTL je přípustné nevyužité vstupy ponechat nezapojené - nezapojený vstup
samočinně zaujme takovou napěťovou úroveň, jaká nepřekáží správné činnosti obvodu při

48 FEKT Vysokého učení technického v Brně
ovládání ostatními vstupy. Nezapojené vstupy tedy samočinně zaujímají neagresívní logickou
hodnotu.
V praxi se však snažíme nevyužité vstupy "někam" zapojit. Důvody jsou dva:
Diferenciální vstupní odpor má střední nebo vysokou hodnotu, takže existuje určité
nebezpečí přenosu rušivých impulsů do nezapojeného vstupu kapacitní cestou.
Druhý důvod je závažnější. Pro vysvětlení uvažujme jednoduchý příklad, trojnásobný
vstup TTL nebo STTL včetně parazitních kapacitorů. Dejme tomu, že budíme pouze svtup A a
vstupy B, C zůstanou nevyužité. Jelikož volné vstupy B, C jsou spojeny s emitory vstupního
tranzistoru, a ty jsou všechny uzavřeny uvnitř bázové oblasti, musí při změnách logických
stavů na vstupu A i vstupy B,C zaujmout potenciál báze T 1 . Potenciál báze přitom (se
stejnosměrným posuvem několika desetin voltu) sleduje potenciál vstupu A. jestliže na vstupu
A byla úroveň "0", potenciál vstupů A, B, C je blízký elektrické nule a kapacitory C A , C B , C C
jsou vybité. Jestliže se nyní na vstupu A úroveň "0" změní skokem na "1", musí se nejdříve
všechny vstupní kapacitory nabít, než může tranzistor T 1 začít přecházet ze sepnutého stavu
do vypnutého. Je-li vstup buzen z výstupu TTL, kapacitor C A se nabije proudem dodaným
budícím obvodem, tedy velmi rychle. Je-li např. C A = C B = C C = 1pF a vnitřní odpor budícího
stupně R i = 100Ω, bude nabíjecí časová konstanta R i C A = 100ps. Doba nabíjení C A tedy bude
proti době trvání přechodové hrany signálu zanedbatelná. Jinak je tomu u kapacitorů C B a
C C . Ty se rovněž nabíjí na úroveň "1", ale jejich nabíjení probíhá přes rezistor R B . Ten má ve
standardním vstupu hodnotu R B = 4kΩ.. Časová konstanta nabíjení C B , C C tedy bude
(C B + C C )R B = 8ns. I když uvážíme, že obast přechodu mezi "0" a "1" představuje jen cca
25% vstupního napěťového rozkmitu, způsobí nezapojené vstupy B a C přece jen zpoždění
odezvy o cca 2ns. Tato hodnota může být již na závadu, zejména opakují-li se nezapojené
vstupy v soustavě vícekrát, protože je kumulativní. Obecné pravidlo tedy je, že na každý
nezapojený vstup TTL musíme počítat s přídavným zpožděním přibližně 1ns.
Proto není vhodné ponechávat nevyužité vstupy volné; je zapotřebí je připojit na
takovou logickou úroveň, která neovlivní požadovanou funkci (na neagresivní logickou
hodnotu).
V obvodech TTL je neagresivní logickou hodnotou téměř vždy logická "1". Zde se nabízí
připojení na napájecí napětí U CC ; je to však riskantní, protože po napájecích vedeních se
často šíří nekontrolovatelné poruchy ve tvaru přepěťových impulsů. Proto je výhodnější
úroveň logické "1" uměle vytvořit /např. na výstupu hradla NAND se všemi vstupy
uzemněnými).
Je-li potřebná neagresivní úroveň logická "0", nejsou zpravidla žádné problémy, vstupy
se připojí na společný vodič.
Existuje ještě jedna možnost, jak zapojit nevyužité vstupy. Jestliže nevyužité vstupy tvoří
s ostatními (tj. využitými) vstupy téhož IO logický součet nebo součin, můžeme je prostě spojit
paralelně se vstupy již využitými. Zde je ovšem nutné kontrolovat, zda zvětšení vstupní
kapacity nebude na závadu z hlediska rychlosti. Zpravidla zde však na problémy nenarážíme,
leda u extrémně rychlých soustav. V této souvislosti je nutné poznamenat, že v obvodech
s víceemitorovým vstupním tranzistorem paralelní spojení několika vstupů (emitorů tohoto
tranzistoru) je z hlediska logického zisku ekvivalentní pouze jedné standardní zátěži, protože
celý proud vstupu v logické "0" je dán pouze odporem rezistoru v bázi, a ne počtem paralelně
spojeným vstupních emitorů.
Na druhé straně však při spojení několika vstupů téhož víceemitorového tranzistoru do
několika různých budících výstupů je nutné jednotlivé emitory pro každý z budících obvodů
počítat samostatně jako plné jednotkové standardní zátěže, protože podle okamžitého

Digitální integrované obvody 49
logického stavu jednotlivých výstupů budících obvodů může libovolným vstupním emotorem
protékat celý vstupní proud.
Poznámka:Rušení napájením
V obvodech TTL dochází při změnách logických stavů výstupu ke změnám odběru
z napájecího zdroje. Dále existuje při výstupu ve stavu logické "1" více méně přímý přenos
změn napájecího napětí do výstupu. Tyto dvě skutečnosti značí, že není-li napájecí obvod
(vedení) schopný chovat se jako ideální zdroj napětí alespoň pro krátkodobé změny odběru,
vytvoří se na něm při činnosti soustavy rušivá kolísání, která se přenesou i do signálových
vodičů. Jestliže rozkmit (velikost) rušivých kolísání překročí (případně i v superpozici
s poruchami, vzniklými z jiných příčin) šumovou imunitu soustavy, dojde k poruše správné
funkce, ačkoliv z hlediska logického zapojení, připojení signálů i eventuálních hazardních
stavů je soustava zdánlivě v pořádku. Uvažme příklad: nechť se skokovou změnou logických
stavů změní odběr obvodu skokem o 10mA. Napájecí vedení nechť má charakteristickou
impedanci Z o = 100Ω (typická hodnota, která se v plošných spojích často vyskytuje) a délku
l = 300mm. Rychlostní konstanta šíření v užitých spojích nechť je k = 0,6. Stejnosměrný
odpor vedení nechť je zanedbatelný. Potom změna odběru o 10mA vytvoří na napájecí svorce
obvodu změnu napětí
∆u = -Z 0 ∆i = -1V
s dobou trvání
δ = l/(kc) = 1,7ns.
Tak velký impuls (větší než šumová imunita většiny obvodů) ip řes poměrně krátkou
dobu trvání snadno způsobí chybu. V reálných obvodech se setkáváme i s většími proudovými
změnami a i délky vedení mohou být větší.
Ideální napěťový zdroj, který by zamezil těmto kolísáním, však v praxi můžeme pro
krátké impulsy (o které zde především jde) nahradit přemostěním napájecích přívodů IO
jakostním kondenzátorem.v praxi se osvědčují keramické kondenzátory (10 až 100nF). Zcela
nevhodné jsou kondenzátory elektrolytické všech typů. U přemosťovacích kondenzátorů je
podstatné, aby jejich mezní kmitočet byl dostatečně vysoký, jinak se pro krátké impulsy a
strmé přechodové hrany nebudou chovat jako zdroje napětí s vnitřní impedancí podstatně
menší, než je charakteristická impedance napájecího vedení, a celou situaci mohou dokonce
ještě zhoršit. Osvědčeným konstrukčním pravidlem je umístit na vstupu napájení do desky
plošných spojů elektrolytický kondenzátor s kapacitou kolem 50µF, který poslouží pro
zadržení pomalejších kolísání, šířících se od napájecího zdroje, a dále přemosťovat napájecí
vedení keramickými kondenzátory v krátkých intervalech, podle toho jaké jsou v daných
místech očekávané provozní změny odběru. Je-li k dispozici vícevrstvý spoj, používá se jedna
jeho vrstva pro rozvod napájení (někdy se rozděluje metodou hřebenového uspořádání).
Poznámka: Ošetření pomalých signálů
Pro správnou činnost digitálních obvodů je potřeba, aby se pracovní bod "příliš
dlouho" nezdržoval v klesající (rostoucí) části převodní charakteristiky. Zde obvod pracuje
s velkým zesílením; dále musíme předpokládat, že mezi vstupem a výstupem existuje parazitní
kapacitní vazba; proto pokud vnějším signálem se pracovní bod dostane do této oblasti, může
být pro některý kmitočet splněna podmínka nestability a obvod se rozkmitá. To znamená, že
na výstupu se objeví náhodná série logických jedniček a nul, která způsobí nesprávnou funkci
dalších obvodů. Proto je nepřípustné, aby se pracovní bod v klesající části charakteristiky
zdržoval delší dobu, než je doba, která stačí k nasazení parazitních oscilací.

50 FEKT Vysokého učení technického v Brně
Např. u obvodů NTTL je kritický úsek na převodní charakteristice mezi body Q a R
(obr.19), maximální přípustná doba průchodu tímto úsekem je 50ns. To odpovídá době trvání
celého přechodu HL nebo LH maximálně 400ns, předpokládáme-li zhruba exponenciální
průběhy.
Odstranění nežádoucích zákmitů lze provést ošetřením pomalých budících hran
klopným obvodem (např. Schmittovým)) nebo komparátorem.
3.7 Obvody ECL
Jak bylo řečeno v úvodu kapitoly, rozhodovací obvod může být tvořen pomocí
vícenásobného diferenčního komparátoru. Tak se dostaneme k emitorově vázaným logickým
obvodům, zkráceně ECL (Emitter Coulped Logic). Bipolární tranzistory zde pracují jako
přepínače proudu a nedostanou se do saturace; přenosové zpoždění proto může být velmi
malé, řádově jednotky ns. Z obvodového hlediska jde o aplikaci diferenčního zesilovače
v nelineárním režimu.
Proudy I C1 a I C2 (obr. 3.45) a napětí u O1 a u O2 (obr. 3.45c) jsou závislé na rozdílu napětí
u d = u I1 - u I2 . Součet proudů i C1 + i C2 = α F I E ≈ I E platí pro všechny hodnoty vstupních napětí
u c1 a u c2 . Pro u d ≥ 4U t = 100mV (při 300K U t = kT/q ≅ 0,025V) platí pro proud i C1 ≈ I E a i C2 ≈
0. Reverzní situace nastane pro negativní hodnotu ⎪u d ⎪ > 4U t . V případě, že platí i C1 ≈ I E , je
tranzistor T 2 ve skutečnosti vypnut a proud teče pouze tranzistorem T 1 , respektive obráceně,
když i C2 ≈ I E , je tranzistor T 1 vypnut a proud teče pouze tranzistorem T 2 . Tato úvaha vychází
z rozboru vlastností emitorově vázaného diferenčního páru, kde hodnoty proudů I C1 a I C2 a
napětí u O1 a u O2 se mění lineárně s napětím u d , když se toto napětí pohybuje v rozsahu hodnot
-2U t ≤ u d ≤ 2U t . V tomto rozsahu u d se obvod chová jako ovladatelný zdroj, tj. jako zesilovač i
jako proudový přepínač.
Obr. 3.45: Emitorově vázaný diferenční pár
Vlastnosti proudového přepínače se využívají právě v případě hradel ECL. Když
zvolíme napětí u O2 jako fixní referenční napětí U r , pak když se změní signál na vstupu u I1
z hodnoty U r + 0,1V na hodnotu U r - 0,1V, proud I E se přepne z tranzistoru T 1 na tranzistor
T 2 . Respektive obráceně, když signál na vstupu u I1 se změní z hodnoty U r - 0,1V na hodnotu
U r + 0,1V, proud tranzistoru T 2 se přepne na tranzistor T 1 . Tranzistory T 1 a T 2 v případě, že

Digitální integrované obvody 51
jsou vodivé, tak pracují v aktivním režimu, když je napětí u d mimo uvedený rozsah hodnot,
tak jsou tranzistory T 1 a T 2 prakticky vypnuty.
Pro hodnotu ⎢u d ⎪ ≥ 4U t je u O1 na vysoké úrovni a u O2 na nízké (obr. 3.45c) a obráceně.
Tyto dva výstupy jsou komplementární, to znamená, když u O1 = Y, pak u O2 = Chyba!
Objekty nemohou být vytvořeny úpravami kódů polí. a obráceně.
Obr. 3.46: ECL hradlo OR/NOR
Podstata činnosti obvodů ECL spočívá tedy v přepínání definovaného proudu malými
změnami řídícího napětí (desetiny voltu). Základní zapojení používané v technice ECL (obr.
3.46) lze získat z emitorově vázaného diferenčního páru (obr. 3.45) užitím konstantního
referenčního zdroje U R pro buzení tranzistoru TR a paralelním připojením dalších tranzistorů
k tranzistoru T 1 , majících společný kolektorový rezistor. Rezistor R E připojený na napájecí
napětí U EE představuje zdroj proudu I.
Princip skutečného zapojení je na obr. 3.47. Vstupní část zapojení tvoří tranzistory T 1
se společným kolektorovým rezistorem R C1 ; další tranzistor T 2 má na bázi referenční napětí
U ref , odvozené z napájecího napětí U EE pomocí děliče a sledovače s tranzistorem T 5. Diody D
slouží k teplotní kompenzaci úbytků na přechodech báze-emitor tranzistorů T 3 a T 2 .
Uvažujme nyní jen jeden vstup, např. A. Bude-li na něm napětí U ref , potekou tranzistory
T 1 a T 2 stejně velké proudy I/2. Předpokládáme-li, že úbytek na otevřeném přechodu
báze-emitor je 0,7V a že při napětí 0,6V již teče jen zanedbatelný proud tímto přechodem,
stačí změna vstupního napětí ±0,1V přepnout celý proud I buď do tranzistoru T 1
(u i = U ref + 0,1V) nebo do T 2 (u i = U ref - 0,1V). Jelikož napětí na kolektorech T 1 poklesne,
když alespoň jeden tranzistor T 1 vede, realizuje obvod funkci NOR (do výstupu Y 1 ) nebo OR
(do výstupu Y 2 ), tj Y 1
= A + B
a
Y 2
= A + B
.
Úplné elektrické schéma logického hradla ECL je znázorněno na obr. 3.47. Skládá se
z diferenčního páru, tvořícího proudová přepínač, z obvodu pro referenční napětí U R a
výstupní části v zapojení emitorového sledovače, který zvyšuje budící možnosti tohoto hradla.
Emitorový sledovač ale snižuje úroveň logické hladina na výstupu o hodnotu U ON . Z tohoto
důvodu musí být snížena i hodnota referenčního napětí U R přibližně o 0,5U ON .

52 FEKT Vysokého učení technického v Brně
R C R C R 1
T 5
T 4
A B C
T 3
A+B+C
T 1 T 2
u BE (T 4 )
u 1 A+B+C
možnost montážního
I R E
součinu
R 2
-U EE (-5,2V)
c)
b)
i 2
i 1
i
R E →∞
-1,1 u 1 [V]
u BE (T 5 ) u
NOR
0 [V]
α N R
-0,7
C
-1,1
-1,5
OR
a)
Obr. 3.47: Obvod ECL
a) základní zapojení, b) závislost kolektorových proudů na vstupním napětí, c) převodní
charakteristika
Jsou-li napětí na vstupech A a B na nízké úrovni, tranzistory T 1 a T 2 jsou nevodivé a
odporem R E teče proud referenčního tranzistoru TR.
Když napětí na vstupu, např. A, přejde na hodnotu odpovídající vysoké úrovni, pak se
tranzistor T 1 stane nevodivým a tranzistor TR se zavře.
Na výstupu Y 1 tohoto hradla je vykonávaná funkce NOR a na výstupu Y 2 funkce OR.
Obvod pro referenční napětí je navržen tak, že U R je v podstatě konstantní, nazávislé na
bázovém proudu tranzistorů T 1 nebo T 2 .
Diody slouží pro teplotní kompenzaci přechodu báze-emitor tranzistoru T 4 .
Obr. 3.48: Úplné elektrické schéma logického hradla ECL s funkcí OR/NOR
Převodní charakteristiky tohoto hradly jsou znázorněny na obr. 3.49. Převodní
charakteristiky jsou symetrické vzhledem k referenčnímu napětí U R = -1,32V.

Digitální integrované obvody 53
UIH = UR + 0,112 a U IL = U R - 0,112V (Změna napětí u d ≅ 112mV vyvolá v tomto případě
změnu poměru proudů I C1 /I C2 = 100 – viz obr.1.17).
U IH = -1,32 + 0,112 = -1,21V,
U IL = -1,32 - 0,112 = -1,43V.
Obr. 3.49: Převodní charakteristika logického hradla ECL s funkcí OR/NOR
Úroveň napětí na výstupu hradla odpovídající logické "0" je U OL = -1,74V a úroveň
napětí odpovídající logické "1" U OH = -0,9V. Tato napětí jsou rovněž symetrické vůči
referenčnímu napětí U R (1,32 - 0,9 = 0,42 = 1,74 - 1,32) .
Z uvedených napěťových úrovní na vstupu a na výstupu logického hradla ECL
OR/NOR lze určit šumovou imunitu:
N MH = U OH - U IH = -0,9 + 1,21 = 0,31V,
N ML = U IL - U OL = -1,43 + 1,74 = 0,31V.
Průběh proudů i 1 a i 2 v závislosti na vstupním napětí je na obr. 3.47. Je patrné, že pro
u i > U ref proud i 1 poněkud narůstá, což je dáno konečnou hodnotou emitorového tranzistoru
R E . Aby byla nízká úroveň na kolektorech tranzistorů T 1 a T 2 stejná, je třeba použít různých
kolektorových odporů (R C1 < R C2 ), pro jednoduchost dále však předpokládejme
R C1 = R C2 = R C . Napěťové úrovně na kolektorech T 1 a T 2 jsou 0V (vysoká úroveň) a -R C Iα N
(nízká úroveň), kde I = (-U EE + U ref - u BE2 )/R E . Na báze vstupních tranzistorů dalšího stupně
(opět obvodu ECL) bychom chtěli ovšem přivádět signály U ref ± 0,5 R C Iα N . Je tedy třeba
provést posunutí úrovní na kolektorech T 1 a T 2 o U ref + 0,5 R C Iα N takto:
-R C Iα N → U ref – 0,5R C Iα N ,
0 → U ref + 0,5R C Iα N .
Je výhodné volit U ref + 0,5R C Iα N = -u BE a použít k posunutí úrovní sledovačů T 4 a T 5 ,
které mimo jiné mají nízkou vstupní impedanci a dovolují vysoký logický zisk obvodu
(vstupní impedance tranzistoru T 1 je vysoká). V praxi může být rozkmit signálu R C Iα N =
0,8V, takže
U ref = -u BE – 0,5 R C Iα N = -1,1V.

54 FEKT Vysokého učení technického v Brně
Při překročení hodnoty
u i = (-U EE - u BE )R C /(R C + R E )
přechází tranzistor T 1 do oblasti nasycení. Proto je třeba volit za všech okolností horní
úroveň logického signálu mimo tuto oblast
U ref + 0,5R C Iα N = -u BE < (-U EE - u BE )R C /(R C + R E ),
Odkud vychází
R
R
E
C
>
U
u
EE
BE
− 2.
Pro U EE = -5V, u BE = 0,7V vzchází R E /R C >5. V praxi lze připustit na přechodu bázekolektor
malé dopředné napětí (asi 0,3V) bez znatelného saturačního zpoždění.
0V
R C2
R C1
270 300
-1,55V T 1
(úroveň L)
0,35V -1,9V
2,65mA 1,24K
R E
0V
0,75V
-1,15V
2,97mA
-0,8V
0,75V
T 3
1,5K
1,5K
T 4
2,43mA
-1,55V (úroveň L)
-0,75V (úroveň H)
-5,2V
Obr. 3.50: Napěťové a proudové poměry v hradle ECL - na vstupu úroveň L
0V
R C2
R C1
270 300
0,75V
(úroveň H)
0,75V
T 1
-15V
R E
-0,8V
0,75V
-1,15V
0,35V
2,43mA
2,98mA
T 4
0,75V -0,75V (úroveň H)
T 3
-1,55V (úroveň L)
2,97mA
P 2 = (2,98+2,97+2,43)5,2 = 8,38 . 5,2 ≈ 44mW
-5,2V
Obr. 3.51: Napěťové a proudové poměry v hradle ECL - na vstupu úroveň H

Digitální integrované obvody 55
Pro obvody ECL je charakteristický způsob napájení – zemnění kolektorových rezistorů
a přivedení záporného napětí na emitorové rezistory. Důvodem pro toto uspořádání je
potlačení rušení. Systém zemnění se navrhuje většinou tak, aby měl minimální impedanci
(např. to bývá jedna vrstva plošného spoje), a proto přes něj přichází jen malé rušení. Na živé
svorce –5V je rušení větší, ale při připojení na emitorové rezistory se na výstup logických
signálů dostane jen rušení zeslabené činitelem R C /(R C + R E ), tj. cca 4 až 5 krát menší. Další
výhodou je možnost zkratovat výstupy se zemí bez nebezpečí poškození obvodu (zkratový
proud neteče výstupními tranzistory). Je možné i napájení kladným napětím (zemnění
emitorového obvodu), zde mohou být problémy s rušením , které se z napájecího vedení
přenáší a téměř nezměněnou velikostí na výstupy.
Obr. 3.52: Charakteristiky obvodu ECL
a) vstupní, výstupní (je uvažován emitorový rezistor 1,5 kΩ
Hradla ECL pracují v porovnání s jinými logickými IO (TTL, CMOS) s odlišnými
logickými hladinami a s negativním napájecím napětím -U EE . To zajišťuje nižší šum signálu
na výstupu.
Logické integrované obvody ECL jsou jedny z nejrychlejších obvodů vůbec. Z toho
důvodu, i když vykazují značně vysokou spotřebu, mají i v etapě VLSI své nezastupitelné
místo.
Obvody ECL se vyrábějí v několika typových řadách, které se značně liší odpory
rezistorů (základní struktura je přitom stejná, liší se pouze v detailech). Obvody s většími
odpory mají menší příkon, ale pracují pomaleji a naopak. Na obrázku vidíme napěťové a
proudové poměry při obou logických stavech na výstupu (řada MECL II). Jak již bylo
uvedeno, velikost proudu procházejícího společným emitorovým rezistorem R E je závislá na
velikosti vstupního napětí. Na obr. 3.50 je 2,65mA a na obr. 3.51 je 2,98mA. Aby byla
velikost úbytku na kolektorových rezistorech v obou případech stejná, v uvedeném příkladu
0,8V, musí být odpory R C1 a R C2 odlišné. Velikost výstupní úrovně L závisí jen na poměru
odporů R C1 a R C2 k odporu R E a nikoli na jejich absolutních hodnotách. To má velký význam
pro integraci. Z obr. 3.50 a obr. 3.51 dále vyplývá, že příkon je přibližně shodný při obou
logických stavech na výstupu. Tím se vylučuje rušení na napájecích a zemnících přívodech,
jehož příčinou jsou změny napájecích proudů při změnách stavu obvodu.
Na obr. 3.52a je typický průběh vstupní charakteristiky. Na této charakteristice můžeme
rozlišit čtyři oblasti. Pracovnímu bodu A odpovídá vstupní úroveň L, při které je tranzistor T 1
v nevodivém stavu. nevodivému stavu odpovídá oblast mezi body A a B. Jakmile se vstupní
napětí dostatečně přiblíží hodnotě referenčního napětí, začíná se stav obvodu měnit. Oblast
přechodu je mezi body B a C. Za bodem C se strmost charakteristiky rychle zmenšuje a až do

56 FEKT Vysokého učení technického v Brně
bodu D je její průběh přibližně lineární. Bodu D odpovídá vstupní úroveň H, při které je
tranzistor T 1 ve vodivém stavu. Mění-li se dále vstupní napětí v kladném směru, průběh
charakteristiky exponenciálně stoupá a při napětí u i ≈ -0,6V začíná tranzistor pracovat
v oblasti nasycení.
Na obr. 3.52b je typický tvar výstupní charakteristiky pro oba logické stavy na výstupu.
V závislosti na velikosti přiloženého napětí bude výstupní proud vtékat nebo vytékat
z obvodu. Zmenšení přiloženého napětí způsobí větší otevření výstupního tranzistoru a
zvětšení výstupního proudu (a naopak). Při dalším zvyšování výstupního napětí se může
úplně uzavřít emitorový sledovač a proud bude potom určený odporem zatěžovacího rezistoru
(který určí sklon příslušné části charakteristiky). Vidíme, že v obvyklé pracovní oblasti
charakteristik je velmi malý diferenciální odpor (tj. výstupní odpor).
Obr. 3.53: Přímým propojením výstupů získáme složitější logické funkce
V kladné logice obvod zastává funkce OR a NOR (v záporné logice funkce AND a
NAND). Obvody ECL jsou velmi pružné a výhodné z hlediska návrhu zapojení pro složitější
logické funkce. Především v řadě případů je velkou výhodou existence komplementárních
výstupů. (Uvádí se, že ve složitějších systémech se může zmenšit potřebný počet obvodů až o
30% a kromě toho se zmenší i celkové přenosové zpoždění systému). Dále složitější funkce je
možné získat přímým spojením výstupů několika základních obvodů (pro tuto aplikaci jsou
k dispozici obvody bez stahovacích rezistorů - použije se totiž pouze jediný emitorový
rezistor; vzdálenosti mezi výstupy mají být co nejmenší).
0V
R C
A
T 3 T 4 T 5 T 6
A⎯B +⎯A B
B
T 1 T 2
zdroj
referenčních
-5,2V
T 7
-5,2V
Obr. 3.54: Realizace funkce ExOR dvoustupňovou logikou

Digitální integrované obvody 57
Zajímavá je možnost sériového řazení diferenčních párů. Zde uvedeme příklad realizace
funkce ExOR obr. 3.54. Na výstupu je úroveň H, prochází-li proud buď tranzistory T 1 a T 4
při A=L s B=H nebo tranzistory T 2 a T 6 při A=H a B=L. Při ostatních kombinacích úrovní na
vstupech A, B prochází proud rezistorem R C a na výstupu je úroveň L. Takovéto (tzv.
vícestupňové) obvody samozřejmě nemůže vytvářet uživatel z hotových pouzder, ale návrhář
IO. Jako vícestupňové obvody se konstruují klopné obvody, sčítačky a další.
A
B 0 B 1
udržovací vodič
Malá výstupní a velká vstupní impedance
umožňuje velké větvení výstupu a vstupu bez
podstatnějšího zhoršení vlastností obvodu. Největší
dovolené větvení výstupu je N=25. Indukčnosti
spojovacího vedení, rozptylové a zatěžovací
kapacity obvykle omezují při velkých rychlostech
větvení výstupu na N=15. Větvení vstupu bývá do
20 (u základních obvodů bývá nejvýše 5 vstupů,
zvětšení umožňují vstupní expandery).
Velikost rozkmitu signálů v obvodech ECL se
Obr. 3.55: Paměťová buňka ECL
přibližně rovná napětí u BE a typická šumová imunita
je 0,24V. logické úrovně nejsou slučitelné s úrovněmi TTL. Vyrábí se příslušné převodníky.
Základní vlastností obvodů ECL je jejich velká rychlost. Důvodem je především to, že
tranzistory pracují v nenasyceném stavu (čímž se vyloučí zpoždění způsobené nadbytečným
nábojem tranzistoru). K dosažení velkých spínacích rychlostí přispívají i malé rozkmity
signálů a malé výstupní impedance obvodu (parazitní kapacitory se mohou nabíjet velkými
proudy).
Velké pracovní proudy ovšem vedou ke značnému příkonu obvodů ECL (25 až 60mW).
Naštěstí, jak již bylo uvedeno, se při přepínání logických úrovní příkon nemění (nemůže tedy
docházet k rušení přes napájecí sběrnici).
Kapacitní zátěž se projeví zejména při změně výstupního signálu H→L, kdy se výstupní
tranzistor uzavírá a veškeré nabíjecí pochody se uskutečňují přes emitorový rezistor. Který je
připojen na napájecí napětí. Zde se projeví výhoda malého rozkmitu signálu (u H = -0,76V a u L
= -1,58V) ve srovnání s napájecím napětím U EE = -5,2V. Lze odvodit, že
t
u
H
− U
EE
= RC ln = 0, RC .
u − U
pHL
2
L
EE
Odhadem uvažujeme C = 5pF na každý připojený vstup hradla. Vlastní kapacita vstupu
(MECL III) je asi 3,3pF a dalších asi 1,7pF uvažujeme na parazitní kapacity propojů. Potom
t HL ≈ 1,5ns.
Szpoždění t pHL je ovlivňováno kapacitní zátěží jen málo, protože parazitní kapacitory se
mohou rychle nabít přes tranzistor výstupního emitorového sledovače.
S výstupem naprázdno jsou typické hodnoty zpoždění u hradel MECL II cca 4ns, u
rychlejší řady MECL III pak 1 až 2ns a u řady 100k pod 1ns. K dalšímu zrychlování asi
nedojde, protože obvody ještě rychlejší nemá smysl v rámci MSI a SSI zavádět, když
výsledná rychlost systému bude nakonec ovlivněna délkami spojovacích vedení.

58 FEKT Vysokého učení technického v Brně
T 1
T 2
T 3
U CC
T 8
220
245
970
T 9
OR
NOR
T 4
T 5
T 6
U BB
D 1
U CC
A
50K
U EE
B C D
D 2
50K
50K 50K 779 6K1 4K98
Obr. 3.56: Schéma základního hradla OR/NOR řady MECL 10 000
Sortiment obvodů ECL je dosti široký. Zahrnuje obvody OR/NOR, klopné obvody,
čítače, dekodéry, multiplexory, paměti, registry, aritmetické jednotky i převodníky úrovní.
Existují i budiče vedení a přijímače signálů z vedení. Jako příklad je na obr. 3.55 schéma
paměťové buňky. Zjednodušené varianty hradel ECL se užívají ve složitějších kombinačních
a sekvenčních IO a v hradlových polích (podrobnosti uvedeme později).
Obvody ECL jsou dostupné od roku 1964. Tehdy se objevily obvody řady MECL
(= Motorola ECL) firmy Motorola. Tato řada byla později označována MECL I. Následovala
řada MECL II, MECL III, MECL 10000 (MC 10k), MECL 100000 (MC 100k). samozřejmě i
jiné firmy vyráběly obvody ekvivalentní nebo své vlastní konstrukce.
Celý trh integrovaných obvodů ECL měl v roce 1988 následující rozdělení:
• Paměti - 19%
• Standardní logika - 26%
• Obvody ASIC - 55%.
Nejvíce se rozvíjí obvody ASIC, v tomto případě hradlová pole. Hlavní výrobci obvodů
ECL jsou: Fujitsu (podíl na světovém trhu 27%), Motorola (14%), Hitachi (13%), NEC
(12%), National (7%), Plessey/Ferranti (6%), Siemens (6%). Tabulka 8 ilustruje trend
postupného zmenšování rozměrů, zpoždění hradla a růst složitosti propojení.

Digitální integrované obvody 59
Tab. 3.8: Trendy postupného zmenšování rozměrů, zpoždění hradla a růst složitosti
propojení.
Rok Nejmenší rozměr Počet vrstev Zpoždění na hradlo
1978
1980
1981
1983
1985
1988
1991
[µm]
4
3
2
1,5
2
1,5
1
metalizace
1
1
2
2 –3
3
3
4
[ps]
5 – 10ns
1 – 5ns
500 – 700
300 – 500
70 – 150
40 – 70
10 - 40
Na obr. 3.56 je schéma hradla řady MECL 10000 firmy Motorola (MECL = Motorola
ECL). Ekvivalenty vyrábí řada firem. V SSSR byly obvody z této řady dostupné pod
označením K500. Základní hradlo OR/NOR se skládá ze vstupního diferenčního zesilovače,
zdroje referenčního napětí a výstupních emitorových sledovačů (které urychlují nabíjení
zatěžovacího kapacitoru). Napájení je možné kladným nebo záporným napětím (U CC = 0V,
U EE = -5,2V), referenční napětí –1,175V.
T 1
T 2
T 3
U CC
T 8
100
112
350
T 9
OR
NOR
T 4
T 5
T 6
U BB
D 1
U CC
A
U EE
B
C
D
D 2
50K (2K) 380 2K 1K958
Obr. 3.57: Schéma základního hradla OR/NOR řady MECL III (v závorce uvedené odpory
platí pro nízkoimpedanční verzi)
Vidíme, že je zvláštní napájení vstupních obvodů a výstupních emitorových sledovačů.
V praxi se užívají dvě oddělené vodivé zemní plochy (vrstvy) několikavrstvého plošného
spoje. Tím se emitorové sledovače oddělí od vstupních obvodů i od zdroje referenčního
napětí, které nejsou zpětně ovlivňovány případnými změnami výstupních proudů.
Mezi báze vstupních tranzistorů a napájecí napětí jsou připojeny rezistory 50 kΩ, které
představují velkou impedanci pro případné přenosové vedení se sériovým zakončením.
Těmito rezistory také protékají závěrné proudy báze. Nepoužité vstupy se proto mohou nechat
nezapojené (rezistory zajišťují úroveň log 0).

60 FEKT Vysokého učení technického v Brně
Základní hradlo řady 10000 dosahuje typické doby zpoždění 2ns při poměrně dlouhých
náběžných i sestupných hranách 3 až 4,5ns. Rychlejší jsou hradla z řady MECL III, která
existuje ve dvou verzích – jako vysokoimpedanční a nízkoimpedanční. Schématicky se od
řady MECL 10000 liší pouze odpory rezistorů. Vysokoimpedanční verze má typickou dobu
zpoždění 1ns a ztrátový výkon 55 mW.
Převodní charakteristika hradla OR/NOR z řady MECL 10000 je znázorněna na obr.
3.49. Při napájecím napětí –5,2V a teplotě +25°C jsou zaručovány tyto meze logických úrovní
(firma Signetics):
U OHmin = -0,980V
U OLmax = -1,630V
U IHmin = -1,105V
U ILmax = -1,475V
Z těchto údajů lze určit statickou šumovou imunitu při úrovni H na 125 mV a při úrovni
L jako 155 mV. Tyto hodnoty šumové imunity zaručuje firma v teplotním rozsahu –30 °C až
+85°C. je třeba si uvědomit, že jde o dosti složitou záležitost, protože s teplotou se posouvají
logické úrovně. Aby tato imunita byla využitelná v praxi, je velmi důležité zajistit stejnou
teplotu všech pouzder ECL a celém zařízení.
Poněkud odlišné zapojení má základní hradlo řady 9500 firmy Fairchild obr. 3.58.
Složitějším zapojením bylo dosaženo velmi dokonalé teplotní kompenzace převodních
charakteristik v celém rozsahu od 0 do 75°C.
U CC1
120
120
170
T 1
T 2
T 3
120
T 4
T 5
T 7
U CC2
T 9
T 10
OR
NOR
T 8
510
T 6
170
2K
2K
2K
2K
510
2K
2K
A
B C D
Obr. 3.58: Schéma základního hradla OR/NOR z řady Fairchild 9500
U EE
K problematice teplotní kompenzace posunu převodní charakteristiky je třeba udělat
dvě poznámky. Především jde o vlastnosti zdroje referenčního napětí. Pokud by jeho výstupní
napětí bylo nezávislé na teplotě, docházelo by při změnách úrovní H a L s teplotou
k nesymetrii v odolnosti proti rušení v obou úrovních. Situace je znázorněna na obr. 3.59.
Změny napětí přechodů báze-emitor s teplotou znázorněny jako samostatné zdroje.

Digitální integrované obvody 61
Obr. 3.59: Část obvodu ECL pro výpočet
teplotních poměrů
Obr. 3.60: Možný způsob teplotní
kompenzace
Když vede tranzistor T 2 , je výstup OR v úrovni H a změna této úrovně s teplotou bude
kde
∆U
ref δ
∆u( 0 ) = − RC
+ RC
− δ , ( 3.6 )
R R
E
E
Chyba! Objekty nemohou být vytvořeny úpravami kódů polí.
Když je tranzistor T 2 nevodivý, je na výstupu OR úroveň H a Chyba! Objekty
nemohou být vytvořeny úpravami kódů polí..
Obvod je třeba navrhnout tak, aby
∆u
+ ∆u
( 0) ( 1)
2
= ∆
U ref
( 3.7 )
neboť potom bude napěťová úroveň U ref vždy uprostřed úrovní u (1) a u (0) a odolnost
proti rušení bude největší. Podle obr. 3.59 je
U 2δ
= R − δ
ref
R + R
, ( 3.8 )
∆
1
1 2
, takže podmínka je
⎛ R ⎞⎛
⎞ ⎛ ⎞
⎜ +
C 2
RC
1
⎟
⎜ −1
⎟ =
⎜ − 1
⎟ . ( 3.9 )
⎝ 2RE
⎠⎝1
+ R2 R1
⎠ ⎝ 2RE
⎠
Vyskytují se zde pouze poměry odporů, což je důležité. Volbou např. R E = 1,18kΩ, R C
= 300Ω, R 2 = 2,36kΩ, R 1 = 300Ω lze uvedenou podmínku splnit, přičemž bude
∆U = −0,77δ .
ref
Na obr. 3.60 vidíme způsob kompenzace změn teploty, který je použit v obvodech řady
Tairchild 9500 (viz obr. 3.58). Diody mezi kolektory kompenzují teplotní posuv úrovně H
vlivem napětí u BE tranzistoru T 9 . Výběrem vhodného poměru R/R E lze dosáhnout teplotního
koeficientu výstupní napěťové úrovně pod 0,1mV/°C.

62 FEKT Vysokého učení technického v Brně
Některá použití obvodů ECL uvádí obr obr. 3.61, obr. 3.62, obr. 3.63. Na obr. 3.61 je
na vstupu „line receiver“, který byl původně určen pro přijímací stranu dlouhých
symetrických vedení. Jde o typ MC 10116L (ekvivalent K500 LP 116T), který pracuje
v pásmu od 1Hz do 150Mhz, příp. MC 10216L (do 200Mhz). Následuje klopný obvod D typu
MC 10131L (ekvivalent K500 TM 131T).
Na obr. 3.62 je dělič deseti. Pracuje s kladným napájecím napětím. Používá obvody MC
10131L nebo MC 10231L (ekvivalent K500 TM 231T), což je dvojice klopných obvodů D.
vstup
50Ω
100
10K
1K
9
10
10K
6
7
680
12 14 4 2
13
5
15
680 680 680 270
11 C 6 C
10
7
D ⎯Q D
14
270 1K5
10K
2
3 43
⎯Q
680
výstup
50Ω
47K
V BB
11
100
U CC1 = U CC2 = 0V
47K
V EE
Obr. 3.61: Vstupní zesilovač a dělič čtyřmi s obvody z řady MECL 10 000
Obr. 3.63 ukazuje užitečná zapojení vstupních a výstupních obvodů. Vnějším děličem
můžeme vstup upravit pro sinusové buzení. Podobně je pomocí zdroje napětí U BB (který je
součástí linkového přijímače) nastaven pracovní bod do středu lineární části převodní
charakteristiky na obr. 3.61.
vstup
10 C Q
15 7 C Q
2 10 C Q
15 7 C Q
7
11 14 6 3 510 9 14 510 9 3
D ⎯Q
D ⎯Q
D ⎯Q
D ⎯Q
510
510
510
510
U CC1 = U CC2 = 5V
U EE = 0V
výstup
Obr. 3.62: Dělič deseti s obvody řady MECL 10 000
Propojení jednotlivých hradel může být složitým problémem. Tedy pokud je spoj
„delší“, musí mít propojení vlastnosti vysokofrekvenčního vedení zakončeného
charakteristickou impedancí (50, 75 nebo100 Ω). Výstupní iompedance hradla je kolem 7 Ω a
pro zakončení vedení na straně budiče se musí doplnit sériovým rezistorem (43 Ω pro vedení
50 Ω). Současně se musí připojit i emitorový rezistor (v tomto případě 457 Ω). To je tzv.
sériové přizpůsobení. Při tzv. paralelním přizpůsobení se užije zakončovací rezistor
s odporem 51 Ω (u vedení 50 Ω) na přijímací straně. Tento rezistor musí být uzemněn na
potenciál, který odpovídá logické nule, nikoliv tedy na záporný pól napájecího zdroje. Užívá
se k tomu rozvodu napětí 2,0 V.
Dále je třena mít na paměti, že není přípustné zároveň připojit nějaké vstupy obvodů
ECL na začátek signálového vedení. Takto připojené parazitní kapacitory by způsobily na

Digitální integrované obvody 63
vstupu vedení změnu charakteristické impedance, což by mohlo vést k rušivým odrazům
s velkým rozkmitem.
+5V
39
U CC
D
100n 62
výstup
vstup
C
0,15 – 0,5 V
(TTL)
180
U EE
Q
470
120
TTL
270
820
+5V
180
ECL
a) b)
Obr. 3.63: Zapojení vstupních a výstupních obvodů
zvýšení citlivosti vstupu posunem pracovního bodu vstupního tranzistoru, b) rozhraní ECL-
TTL, c) rozhraní TTL-ECL¨. Na obr. b) a c) je uvažování kladné napájecí napětí U CC = +5 V
c)
Je-li délka spoje krátká (

64 FEKT Vysokého učení technického v Brně
zbývající tranzistory v hradle, převezme tento tranzistor větší část budícího proudu a může se
stát, že další tranzistory nebudou dostatečně vybuzeny.
Když se prvky hradla DCTL seskupí jinak – viz prvky zobrazené v rámečku na obr.
3.64, lze získat základní logický člen I 2 L. Rezistor R je možné nahradit injekčním
tranzistorem T 1 , čímž vzniká konečná verze základního logického členu I 2 L, znázorněného na
obr. 3.65 Tranzistor T 2 je vícekolektorový tranzistor, který vznikl z individuálních tranzistorů
znázorněných v rámečku na obr. 3.64. Hradlo I 2 L má v porovnání s hradlem DCTL řadu
předností.
R
R
U CC
Y 1
T 1
U CC
A
C
Y 1
Y 1
R
U CC
A
B
C
T 2
Y 2
Obr. 3.64: Prvky hradla DCTL Obr. 3.65: Základního
logického členu I 2 L
Obvody I 2 L představují značný rozdíl v koncepci oproti ostatním druhům digitálních
obvodů. Struktura je velmi jednoduchá, hradlo je tvořeno dvěma tranzistory. Spínací
tranzistor NPN s několika kolektory pracuje jako invertor a do jeho báze jsou injektovány
nosiče proudu prostřednictvím tranzistoru PNP. Tento tranzistor plní funkci zdroje proudu a
současně zátěže pro předchozí hradla. Název injekční logika pochíází z toho, že obvod je
napájen lokální injekcí nosičů náboje přes „pomocný“ tranzistor PNP (a nikoliv přes rezistory
jako jiné obvody).
Základním (a v podstatě jediným) stavebním prvkem obvodů I 2 L je jednovstupové,
jedno až pětivýstupové invertující hradlo.
Obr. 3.66: Funkční vrstvy členu I 2 L

Digitální integrované obvody 65
V řezu na obr. 3.65 je patrné uspořádání funkčních vrstev. Uvažujeme nejprve pro
jednoduchost, že struktura má pouze jeden kolektor (C 1 ).
Základní buňka obvodů I 2 L je tvořena laterálním tranzistorem PNP (T 1 ) a vertikálním
tranzistorem NPN (T 2 ), který pracuje v inverzním režimu. Na obr. 3.65 vidíme, že oblasti N 1
a P 2 jsou společné oběma tranzistorům. Označme si oblast P 1 jako injektor, N 1 jako emitor a
přechod P 1 N 1 jako injekční a přechod N 1 P 2 jako emitorový. Proudová zesílení obou
tranzistorů označme α 1N , α 1I ,
α 2N a α 2I . Předpokládejme, že oblast N 1 (báze T 1 a emitor T 2 ) je uzemněna. Dále mezi
injektorem a zemí je zapojen vnější zdroj napětí, a to tak, že přechod P 1 N 1 je polarizován
v propustném směru.
Tvrzení, že tranzistor T 2 pracuje v inverzním režimu, plyne z toho, že substrát
slouží jako emitor a kolektory jsou vytvářeny jako ostrůvky v oblasti báze. (Praktici říkají, že
tranzistor pracuje v režimu up, tj. nahoru).
Uvažujme nejprve, že obvod báze (P 2 ) je rozpojen. V tomto případě jsou
z injektoru injektovány díry do emitoru (N 1 ). V emitorové oblasti se tak v blízkosti injekčního
přechodu vytváří nadbytečná koncentrace děr. Tento kladný náboj je neutralizován proudem
elektronů tekoucím přes kontakt emitoru z vnějšího obvodu. Přitom koncentrace
nadbytečných elektronů je přibližně rovna koncentraci nadbytečných děr. V důsledku
gradientu koncentrace dochází pak k difúzi elektronů a děr k emitorovému přechodu N 1 P 2 .
Když se tyto nosiče dostanou až k emitorovému přechodu, nadbytečné elektrony kompenzují
část oblasti prostorového náboje přechodu, která je tvořena ionizovanými donory. Nadbytečné
díry jsou strhovány elektrickým polem, přičemž přejdou až na bázovou stranu přechodu, kde
kompenzují část prostorového náboje ionizovaných akceptorů. Důsledkem těchto jevů je, že
emitorový přechod se zúží, jeho potenciálová bariéra se sníží a přechod se otevře. Část
nadbytečných elektronů a děr přejde z oblasti emitoru do oblasti báze. Takovýto přechod
elektronů je ekvivalentní je ekvivalentní jejich injekci emitorem do báze, zatímco přechod děr
zabezpečuje elektrickou neutralitu báze. Nadbytečné elektrony a díry difundují dále směrem
ke kolektoru, kde kompenzují část objemového náboje přechodu, takže se i zde snižuje jeho
potenciálová bariéra. Ve výsledku se stává otevřeným v přímém směru i kolektorový přechod,
takže tranzistor T 2 přechází do saturace. Napětí mezi kolektorem a emitorem má velikost
1
U CE
≈ U T
ln , α
2I
jde o desítky milivoltů. Výstupní odpor tranzistoru T 2 , který se nachází v režimu
saturace, je velmi nízký. Hradlo I 2 L je tedy v sepnutém stavu.
Uzemníme-li nyní bázi T 2 , pak se injekce elektronů do báze přeruší. Rozdíl
potenciálů na emitorovém přechodu poklesne na nulovou hodnotu a proud v obvodu báze
bude odpovídat vztahu
I
B
α1N
= I ,
I
kde I I je velikost injektovaného proudu. V kolektorovém obvodu T 2 proud poklesne
k nule, tranzistor přejde do režimu mezi aktivním a zavřeným stavem. Hradlo I 2 L je za této
situace rozepnuté.
Shrnutí:
Při realizaci logické funkce tranzistor T 2 (NPN) pracuje ve funkci invertoru
signálu. Při vysoké úrovni logického signálu na vstupu hradla I 2 L, tranzistor T 1 injektuje díry
do báze tranzistoru T 2 a tím se tento tranzistor (T 2 ) dostává do saturace (přechod kolektor-

66 FEKT Vysokého učení technického v Brně
báze je polarizován v propustném směru). Když je tranzistor T 2 v saturaci, pak na výstupu je
logická úroveň nízká (U CE ∼ 0,1V).
I
B vstup
PNP
NPN
T 2
výstupy
Laterální tranzistor T 1 se chová jako zdroj proudu
báze tranzistoru T 2 , jak ukazuje obr. 3.67. Velikost tohoto
proudu je α 1N I I , je určen množstvím děr injektovaných
otevřeným injekčním přechodem a sbíraných bází
tranzistoru NPN.
Poněvadž jsou všechny emitory tranzistorů
Obr. 3.67: Bunka I 2 L
NPN na čipu uzemněny (jsou tvořeny vrstvou N 1 ), není
nutná vzájemná izolace tranzistorů a není nutné používat
zemnící vodič, neboť zemnění se rozvádí podložkou (dotovanou na N + , tedy dobře vodivou).
To vede k úspoře plochy čipu proti jiným bipolárním strukturám, které vyžadují izolaci. Dále
se nepoužívají rezistory, což vede k další úspoře plochy a také příkonu. Nepřítomnost
rezistorů dovoluje, aby obvod pracoval v rozsahu několika dekád napájecího proudu.
Hlavním požadavkem, aby hradlo I 2 L mohlo pracovat, je polarizace injekčního
přechodu v propustném směru (tranzistor T 1 může injektovat proud), na což stačí napájecí
napětí větší než cca 1,0V.
Protože přechod emitor-báze tranzistoru T 1 je polarizován v propustném směru a báze je
uzemněna, musí se mezi zdroj U CC a emitor tranzistoru zařadit vnější odpor, který omezí
velikost proudu.
Hradlo může pracovat ve velmi širokých mezích napájecího proudu, neboť neobsahuje
zatěžovací rezistory. Čím vyšší je napájecí proud, tím rychleji pracuje.
Velikostí injekčního proudu, který lze nastavit vnějšími podmínkami (napájecím
napětím U CC a vnějším odporem), lze výhodně ovládat operační rychlost hradla I 2 L, která
roste s velikostí injekčního proudu. S růstem injekčního proudu vzrůstá ale ztrátový příkon.
Z výše uvedeného vyplývá, že každý tranzistor s injekčním napájením zastává bez
dalších prvků funkci invertoru. Zapojíme-li několik takovýchto tranzistorů kaskádně za sebe
tak, že vždy kolektor jednoho připojíme na bázi následujícího tranzistoru, budou vždy
následující tranzistory v opačném režimu.
Je-li na bázi tranzistoru T 2 vysoké napětí (log 1), pak je T 2 v nasyceném režimu a
všechny kolektory mají nízké napětí (log 0). Základní logický člen hradla I 2 L se chová jako
invertor. V případě, že báze tranzistoru T 2 je na nízkém napětí (log 0), tranzistor T 2 je
nevodivý a jeho kolektory získávají takové napětí, jaké jim vnucuje k nim připojený obvod, tj.
mohou být buď ve stavu log 0 nebo log 1. V tom se zásadně liší hradlo I 2 L od hradla TTL
NAND, kde výstupní napětí je jednoznačně ve stavu log 1 nebo log 0.
A
B
&
A-B
A
A
⎯A
A + B
A + B
A
B
&
A+B
B
B
⎯A .⎯B
⎯B
Obr. 3.68: Tvorba požadovaných logických funkcí

Digitální integrované obvody 67
Požadované logické funkce se vytváří vhodným spojováním výstupů hradel. Výstupy
hradel mají charakter otevřeného kolektoru, je tedy možno výstupy jednoduše spojovat a
vytvořit tak funkci negovaného součtu typu
Y = A + B + C + ...
Tento způsob se v klasické teorii logických obvodů nazývá wire OR (součet na
vodičích). Zde na spojování nahlížíme jako na spojování na vstupu (obr. 3.68), proto
hovoříme o součinu na vodičích. S využitím součinu na vodičích a s pomocí dalších hradel lze
vytvořit základní logické funkce OR, NOR, AND a NAND, viz obr 60. Další logické funkce
jsou, stejně jako v klasických systémech, otázkou úpravy Booleovských funkcí.
Pro tento systém vytváření logických funkcí je velkých přínosem to, že pro obvody I 2 L
je typické provedení spínacího tranzistoru s větším počtem kolektorů (nejvýše ovšem 4 nebo
5).
U obvodů I 2 L nelze vytvořit aktivní nebo třístavový výstup.
Zásadní rozdíl mezi obvody I 2 L a jinými typy digitálních IO je ve způsobu napájení.
Obvody I 2 L musí být napájeny z proudového zdroje. Velikost napájecího proudu je dána
počtem hradel v obvodu a požadavky na rychlost obvodu. Napětí na napájecím vývodu (U nv )
je dáno součtem napětí BE spínacího tranzistoru a napětí na difúzních vrstvách, kterými se
rozvádí napájení. Pro informaci uveďme, že u obvodu průměrně složitého (170 hradel) je toto
napětí cca 0,8 V při napájecím proudu 3 mA a cca 1,3 V při proudu 25 mA. Napětí zdroje U N
musí být s rezervou větší než U nv (U N >1,5 V). volbou sériového rezistoru R S (při konstantním
U N ) určíme potřebný napájecí proud. Zdůrazňujeme tedy, že při aplikacích je nutno
pamatovat na to, že napájení je proudově definováno vnějším rezistorem, tedy ne přímo
z napěťového zdroje (připojení např. +5V způsobí zničení IO).
Hradlo I 2 L lze provozovat v širokém rozsahu napájecích proudů (v praxi od jednotek
nA do stovek µA), avšak na napájecím proudu jsou silně závislé dynamické parametry hradla.
Mimo napájecího proudu jsou dynamické vlastnosti dány konstrukčním provedením
(rozměry). Typickou hodnotou napájecího proudu jednoho hradla je 100µA.
Hlavním nedostatkem obvodů I 2 L je malá rychlost. Zpoždění je ve značné míře
způsobeno saturací spínacího tranzistoru. Nadbytečný náboj je úměrný vysoké hodnotě
inverzního proudového zesilovacího činitele. Projevuje se i vliv parazitních kapacitorů (zde je
„výhodný“ malý napěťový rozkmit signálu mezi 0 a 0,7V). Zpoždění závisí na počtu
kolektorů (více kolektorů – větší zpoždění). Zajímavou nevýhodou jsou rozdílné hodnoty
zpoždění na jednotlivých kolektorech oproti signálu na vstupu.

68 FEKT Vysokého učení technického v Brně
250
I CC
[µA]
200
150
100
50
t p = f(I CC )
20 40 60 80 100 120
I CC [µA]
Obr. 3.69: Dynamické vlastnosti obvodů I 2 L
Při proudu 100µA se zpoždění hradla pohybuje od 20 do 200ns. Obecně lze dynamické
parametry obvodů I 2 L srovnat s obvody CMOS s Al hradlem stejného stupně integrace.
Typický kmitočet hodinových pulsů je 4Mhz. Při snižování napájecího proudu přibližně platí,
že při jeho snížení o jeden řád dojde ke snížení rychlosti na 25% původní hodnoty. Viz Obr.
3.69.
V aplikacích je nevýhoda vyššího zpoždění kompenzována možností vysoké integrace a
velmi nízkého ztrátového výkonu.
Se strukturami I 2 L lze konstruovat digitální systémy složitosti LSI i VLSI. Dosahuje se
hustota integrace až 400hradel/mm 2 a hodnoty součinitele příkon×zpoždění 1 až 0,1pJs.
TTL
10K
I 2 L
T 1
T 1
T 1
TTL
T 1
10K
Obr. 3.70: Slučitelnost obvodů I 2 L s TTL
Vstupy a výstupy. Obvody I 2 L jsou navrhovány jako slučitelné s TTL. Tato
slučitelnost je zajištěna použitím vstupních a výstupních převodníků na čipu (obr. 3.70).
Vstupní převodník zajišťuje převod napěťových úrovní TTL na vnitřní proudové rozhodovací
úrovně I 2 L. Vstupní tranzistor T 1 pracuje v inverzním režimu, ale na rozdíl od hradla I 2 L
nemá v bázi proudový zdroj (z toho vyplývá opačný logický stav, tj. log 0, nezapojeného
vstupu obvodu I 2 L vůči obvodu TTL). Výstupní převodník je soustava dvou nebo tří hradel
I 2 L – z obvodového hlediska standardních, ale z hlediska rozměrů navržených tak, aby
poslední hradlo bylo možno ve stavu log 0 zatížit potřebným proudem (např. 16mA pro
slučitelnost s obvody TTL). Větší proudová zatížitelnost (větší rozměry výstupního
tranzistoru) znamená také vyšší zpoždění signálu. Proto požadavky na zatížitelnost výstupu je

Digitální integrované obvody 69
nutno uplatňovat bez zbytečných rezerv. Výstup převodníku má charakter výstupu TTL
s otevřeným kolektorem.
Varianty obvodů I 2 L. Mezi sousedními hradly je možné použít izolace SiO 2 jako
u izoplanární technilogie. Tak vzniká izoplanární integrovaná injekční logika, označovaná
I 3 L. hlavním přínosem je zvýšení hustoty integrace a přibližně dvojnásobná pracovní rychlost
oproti I 2 L. Tato struktura se také označuje jako AIL (Advanced Injection Logic).
Princip jakým obvody I 2 L vytvářejí logické funkce byl použit i pro další struktury
(SI 2 L, STL, ISL), z nichž SI 2 L (Schottky I 2 L) je přímo varianta I 2 L, kontakty kolektoru jsou
připojeny přes Schottkyho diody.
3.8.1 Syntéza logických obvodů I 2 L
V dalším textu budeme injekční hradlo označovat jako IH. Při sestavování logického
schématu z IH musíme dbát následujících pravidel:
1. Je-li signál, budící IH, vstupním signálem logického obvodu (např. pochází z TTL
obvodu), pak může být připojen na vstup IH jen tehdy, nepřivádí-li se k tomuto vstupu už
žádný další signál (např. zpětnou vazbou). V opačném případě, tj. při přivedení různých
úrovní napětí ke vstupu (z TTL signál 1 a ze zpětné vazby 0), by na vstupu IH vznikl
zkrat, který by mohl obvod zničit.
2. Ke vstupu IH může být přivedeno více signálů jen tehdy, jestliže tyto signály přicházejí
z kolektorů IH.
3. Jeden kolektor může být připojen jen k jednomu vstupu IH.
Jsou-li tato pravidla splněna, pak má IH následující vlastnosti:
a) Na kolektorech IH je signál, který odpovídá logické operaci NAND se signály,
přivedenými na vstup IH. Je tomu tak, protože stačí, aby jeden ze vstupních signálů A, B,
C,… byl na nízké úrovni a tranzistor T 2 (obr. 3.67) bude nevodivý. To způsobí, že jeho
kolektory se nastaví na takovou úroveň, jakou jim vnutí ostatní obvody k nim připojené.
Jsou-li naopak všechny signály na vstupech na vysoké úrovni, je tranzistor T 2 nasycený,
jeho kolektory jsou na nízké úrovni napětí a vnucují své napětí bázím těch IH, které jsou
k nim připojeny.
b) Krátké spojení kolektorů dvou nebo více IH představuje logickou operaci AND se signály
na těchto kolektorech; je-li alespoň jeden kolektor na nízké napěťové úrovni (tranzistor je
nasycený), pak všechny připojené kolektory bodou na nízké úrovni, protože kolektorům
nevodivých tranzistorů vnucuje své napětí kolektor nasyceného tranzistoru.

70 FEKT Vysokého učení technického v Brně
N +
Al
Al
N
Al
N +
P
P
N
N +
C C B C I C C
N + N + P N + P P N + N + N +
N
N +
Obr. 3.71: Princip symbolického znázornění
Na dalších obrázcích budeme IH symbolicky znázorňovat podle obr. 3.71, kde rámeček
znamená obrys bázové oblasti tranzistoru T 2 v IH. Tečka znázorňuje kontakt báze a čtverečky
s tečkami jsou obrysy kolektorů a kontaktů. Injekční tranzistor nekreslíme, protože jeden
„velký“ injekční tranzistor slouží pro více IH (obr. 3.71). Zavedená symbolika je velice
praktická, protože elektrické schéma je současně podkladem pro návrh topografie
integrovaného obvodu.
V případě, že logické schéma je sestaveno z hradel typu NAND, je návrh jeho realizace
poměrně jednoduchý, i když dosti nezvyklý (je třeba dbát pravidel, zavedených na začátku
tohoto odstavce). Přechod z logického schématu na elektrické zapojení vysvětlíme na příkladu
klopného obvodu D, zakresleného na obr. 3.72a.
D
NAND3
&
NAND1
&
Q
D
NAND3
&
NAND1
&
Q
&
⎯Q
&
&
&
⎯Q
NAND2
NAND4
NAND5
NAND2
A) B)
D
IH3
IH1
IH2
Q
⎯Q
IH5
IH4
C)
Obr. 3.72: Realizace obvodu I 2 L

Digitální integrované obvody 71
Hradlo NAND 1 můžeme nakreslit dvoukolektorovým IH, protože ani jeden vstup není
buzen vstupem logického schématu (v našem případě vstup D). tím je splněno pravidlo 2. Na
obr. 3.72c je toto IH označeno IH 1. Vidíme, že má tolik kolektorů, kolik je rozvětvení na
výstupu NAND 1 (splněno pravidlo 3).
Hradlo NAND 3 lze též nahradit IH, přestože je buzeno ze vstupu logického schématu.
Má ale jen jeden vstup. Tím je splněno prabidlo 1. Na obr. 3.72c je toto IH označeno IH 3.
Hradlo NAND 2 nelze bezprostředně nahradit IH, protože jeden z jeho dvou vstupů je
buzen ze vstupu logického schématu. Tím by bylo porušeno pravidlo 1. Proto se před vstup
hradla NAND 2 zařazují dva logické členy NAND 5 a NAND 4 (obr. 3.72b), které přivedou
signál z D k NAND 2 v nezměněné úrovni. Tím budou respektována všechna pravidla.
Podle schématu na obr. 3.72b můžeme už přímo nakreslit elektrické schéma,
znázorněné na obr. 3.72c. Kolektory a bázové kontakty z jednotlivých IH jsou umístěny tak,
aby vzájemné spoje byly krátké.
Nyní uvedeme příklad logického schématu, které obsahuje hradla NAND a AND (obr.
3.73). Hradla NAND 1 a NAND 2 nahradíme IH 1 a IH 2. Logická operace AND se uskuteční
krátkým spojením IH 1 a IH 2. Protože hradlo AND má na výstupu dvě rozvětvení, každá
větev musí mít samostatný kolektor.
Na základě de Morganova pravidla můžeme signál ⎯A .⎯B výstupu IH (obr. 3.73b)
napsat A ⋅ B = A + B . To znamená, že krátké spojení kolektorů dvou dvou a více IH
představuje také logickou operaci NOR se signály na vstupech IH. To se dá využít při návrhu
elektrického zapojení logického obvodu, obsahujícího hradla typu NOR. Ukážeme si to na
příkladu logického obvodu, znázorněného na obr. 3.74, který představuje polosčítačku bez
přenosu.
A
B
⎯A .⎯B
A
&
B
&
⎯A .⎯B
&
⎯A .⎯B = A+B
a) b)
Obr. 3.73: Příklad buňky s obvody NAND a AND
Logický člen NOR 1 je nahrazen členy IH 3 a IH 4 (označení IH je vynecháno).
Podobně NOR 2 (NOR 3) je nahrazen IH 5 a 6 (IH 7 a 8). Schéma na obr. 3.74 je možné
optimalizovat. Hradla IH 1 a 5 mají společné báze a budí dvě různá IH (3 a 8), proto je lze
nahradit jediným IH se dvěma kolektory. Podobně můžeme nahradit IH 2 a 6 jedním
dvoukolektorovým IH. Současně optimalizujeme i prostorové rozmístění jednotlivých IH.
Výsledný obvod je na obr. 3.74c, kde je naznačen i obrys injektoru I 1 .

72 FEKT Vysokého učení technického v Brně
A
B
2
1
3
4
5
6
Y
7
8
A
B
NAND1
&
NAND2
&
NOR1
1
NOR2
1
NOR3
1 Y
a) b)
1,2
A
8
Y
7
3
B
2,6
I
4
Obr. 3.74: Návrh buňky s obvody NOR
c)
3.8.2 Smíšené obvody
Stejným technologickým postupem jako injekční hradla lze současně na témže
čipu vytvářet i analogové obvody. Hovoříme o technologii ANALOG-I 2 L a o smíšených
obvodech.
Sortiment smíšených integrovaných obvodů se na světovém trhu neustále
rozšiřuje především zásluhou firem Philips a Valvo, které produkují obvody pro nejširší
aplikace zejména v oblasti spotřební elektroniky. V následujícím přehledu jsou uvedeny
dostupné výrobky této katerigorie od předních zahraničních firem.
a
ps
Firm
Phili
Označení
produktu
Popis
TDA 3505 Řídící obvod pro dekodér barev v BTV (obsahuje 71
hradel injekční logiky a 966 prvků v analogové části).
TDA 4505
TDA 4550
TDA 3562
TDA 1533
TDA 1508
Signálová procesor (obsahuje 301 hradel a 1181 prvků
v analogové části).
Sdružený dekodér PAL/SECAM/NTSC.
Dekodér PAL.
Regulátor otáček gramofonových motorků.
Řízení kazetových magnatofonů.

Digitální integrované obvody 73
Valvo
TDA 1008
TDA 6000
SAA 1070
SAA 1057
SAA 1062
SAA 1005
SAA1060
Motorola MC 3410
MC 3411
MC 3412
Varhanní dělič, spínač.
Autorádio AM, FM.
Číslicová stupnice.
Frekvenční syntetizér.
Budič LCD.
Varhanní dělič frekvence.
Dekodér, budič LCD.
Telefonní obvody.
NS DP 835 Řízení obrazovkového displeje.
Siemens S 359 Telefonní obvod.
Plessey XP 500 Frekvenční syntezátor do 1,2GHz pro TV.
ITT UAA 1009 Dekodér pro dopravní vysílání.
AD AD 2020 AD převodník.
Jedná se především o obvody střední a vysoké integrace. Vzájemný poměr analogové a
digitální části je značně variabilní, část I 2 L zaujímá plochu čipu od cca 10% (TDA 3505) až
do 90% (TDA 1533). Většina obvodů s výjimkou AD2020 se objevila na trhu až po roce
1980, což svědčí o novém trendu u zahraničních výrobců.
Vzhledem k určité modifikaci technologie, aby bylo kompromisně vyhověno
požadavkům analogových a digitálních obvodů, je nutno počítat s cca dvojnásobným
zhoršením dynamických vlastností I 2 L.
3.9 Shrnutí základních vlastností logických bipolárních IO
Základní vlastnosti logických bipolárních IO lze stručně shrnout následovně:
1. Jednoduchý digitální model bipolárního tranzistoru představuje spínač, který je buď
sepnutý nebo rozepnutý a je ovládán bázovým proudem nebo napětím. Když je spínač
rozepnutý, je odpor mezi kolektorem a emitorem vysoký a může být považován za
rozpojený obvod. Když je spínač sepnutý a tranzistor pracuje v aktivním módu, tranzistor
je nahrazen ekvivalentním proudovým zdrojem. Když tranzistor pracuje v saturaci, je
nahrazen stejnosměrným (saturačním) napěťovým zdrojem v sérii se saturačním
rezistorem.
2. Napětí přikládané na bázi tranzistoru potřebné k jeho sepnutí není závislé ani na
technologických parametrech ani na vnějších provozních parametrech. Typický hodnota
napětí potřebná k jeho sepnutí se pohybuje v rozmezí 600 až 800 mW.
3. Z hlediska činnosti bipolárního tranzistoru je významné především to, zda tranzistor
pracuje v aktivním nebo saturačním módu. Za předpokladu, že vstup logického obvodu je
tvořen bází tranzistoru, pak je aktivní mód charakterizován tak, že vstupní proud je právě
postačující k tomu, aby bázový proud byl schopen udržovat kolektorový proud právě na

74 FEKT Vysokého učení technického v Brně
hodnotě odpovídající vztahu I B = I C /β F . Když bipolární tranzistor pracuje v saturaci,
vstupní proud je v tomto případě podstatně vyšší, takže pro bázový proud platí: I B = I C /β F
+ I X . Zvýšení bázového proudu o složku I X přináší další náboj do tranzistoru, důsledkem
čehož je snížení spínací rychlosti.
4. Při návrhu čipu IO si mohou návrháři libovolně vybírat jednotlivé druhy logik a mohou je
na čipu i slučovat. Tím lze výhodně uplatnit výhody jednotlivých druhů logik. Tak např.
logika I 2 L se vyznačuje především nízkou spotřebou a vysokou hustotou integrace, naproti
tomu logika ECL se zase vyznačuje vysokou rychlostí .
5. Základní spínací součástkou v bipolárních IO je tranzistor NPN. Komplementární
tranzistor PNP se využívá pouze ve funkci proudového zdroje, pro vytvoření
požadovaného předpětí nebo jako zatěžovací prvek. Tranzistor PNP ve funkci spínače je
v porovnání s tranzistorem NPN po všech stránkách podstatně horší a proto se jako spínač
nevyužívá.
6. Tranzistor NPN lze využít i jako přenosové hradlo, podobně jako tranzistory MOS. Jeho
přenosová charakteristika je však silně nesymetrická. Tranzistor NPN ve funkci
přenosového hradla je např. využit v logikém hradle TTL u jeho výstupního tranzistoru.
7. Z hlediska strukturálního uspořádání tranzistorů NPN, představuje horní difúze N + , která
je vytvořena v oblasti P, tj. v bázi, emitor tranzistoru a oblast vodivosti N, tj. epitaxní
vrstva, tvoří kolektor tranzistoru. Toto zspořádání se využívá v logice TTL, STTL, ECL,
EFL. Striktura tranzistoru NPN může být uspořádaná i tak, že horní difúze N + představuje
kolektor tranzistoru a emitor tranzistoru tvoří oblast N v epitaxní vrstvě. Toto reverzní
uspořádání se využívá v logice I 2 L.
8. S růstem počtu horních difúzních oblastí N + ve struktuře tranzistoru se zvětšuje i jeho
funkční logická schopnost, přičemž se s růstem počtu oblastí N + výrazně nezvyšují nároky
na plochu tranzistoru. Toto se s výhodou využívá např. v logice TTL, kde vstupní
tranzistor má více emitorů, nebo v logice I 2 L, kde reverzní tranzistor NPN má zase více
kolektorů.
9. Minimální hodnota požadovaného napětí U CE pro činnost tranzistoru se pohybuje
v rozsahu spínacího napětí U ON emitorového přechodu (∼ 600 až 800mV), proto mohou
být všechny druhy bipolárních logik navrhovány na pracovní napětí v okolí 1V, což je
samozřejmě velice výhodné.
10. Bipolární logické obvody mohou pracovat v dynamickém režimu podobně jako obvody
MOS. Tato možnost se prakticky nevyužívá, protože tento režim nutně vyžaduje pro svoji
činnost kapacitory, které se v bipolární technologii realizují relativně obtížně.
11. V bipolárních IO převládá statický rozptýlený příkon (U CC ⋅I A , kde I A = (I ON + I OFF )/2)
v porovnání s dynamickým (ΣCU l 2 f, kde C je parazitní kapacita, U l logický rozkmit
(swing) a f je pracovní frekvence).
12. Bipolární IO se s úspěchem využívají především tam, kde se vyžaduje vysoká pracovní
rychlost.

Digitální integrované obvody 75
4 Unipolární digitální obvody
Existují dvě skupiny unipolárních digitálních obvodů. První využívá tranzistory MOSFET na
křemíku, druhá tranzistorů MESFET na GaAs. Obě skupiny probereme odděleně.
První skupina využívá tranzistory s kanálem jednoho typu vodivosti, jsou to tranzistory
NMOS nebo PMOS. Jednoznačnou převahu z hlediska využití v IO mají však tranzistory
NMOS, protože jsou v porovnání s tranzistory PMOS až dvakrát rychlejší. Ve druhé skupině
se využívají komplementární dvojice tranzistorů CMOS. V obou případech jsou základními
stavebními prvky invertory skládající se ze dvou součástek s tzv. obvodovou konfigurací
„pull-up, pull-down“ (PUD). Spodní součástkou v obou skupinách je tranzistor NMOS, horní
součástkou je v první skupině rovněž tranzistor NMOS nebo i rezistor a ve druhé skupině
(CMOS) je touto součástkou tranzistor PMOS.
4.1 Digitální obvody s tranzistory MOS
Digitální obvody sestavené z tranzistorů MOS mají řadu specifických vlastností, pro
které je jejich použití mimořádně výhodné:
a) Jsou realizovány pouze jedním typem prvku, tranzistorem MOS, který může pracovat jako
spínač nebo zatěžovací rezistor. Technologie výroby je relativně jednodušší než u
bipolárních obvodů.
b) Mají podstatně menší spotřebu plochy podložky než obvody s bipolárními tranzistory.
Odpadá totiž nutnost izolace jednotlivých tranzistorů, tranzistory ve funkci zatěžovacích
rezistorů zabírají malou plochu, propojené elektrody tranzistorů lze realizovat jednou
oblastí v polovodiči a konečně i provedení základních obvodů je jednodušší.
c) Mají malý příkon, neboť jejich proudy jsou až o dva řády nižší než u bipolárních
tranzistorů. Při vyšších kmitočtech (zvl. U CMOS) je však třeba počítat s přídavním
příkonem.
d) Jejich pracovní rychlost obvykle je nižší než u bipolárních obvodů a dále klesá při nevelké
kapacitní zátěži. Proto je možné tranzistory MOS spojovat navzájem přímo především
uvnitř jednoho pouzdra, ale pro přenos signálu do dalších obvodů po vedeních, která
představují kapacitní zátěž, je lépe použít bipolární oddělovací stupeň.
e) Mimořádně velký vstupní odpor tranzistoru MOS (~ 10 14 Ω) umožňuje použít vstupního
parazitního kapacitoru (nebo kapacitoru mezi kanálem a substrátem) k uchování
informace. Přestože kapacity sdružené s řídící elektrodou jsou nepatrné (zlomky pF),
časová konstanta samovolného roztékání náboje je značná (až několik ms). Hovoříme o
dynamických pamětech nebo o dynamických logických obvodech, protože informace je
v kapacitoru uchována jen dočasně a během určité doby musí být tato informace
regenerována nebo zpracována v dlších stupních. Tuto možnost bipolární tranzistory
neskýtají.
f) Tranzistor MOS je zcela symetrický, tzn. Může vést proud oběma směry. Této vlastnosti
se široce využívá.

76 FEKT Vysokého učení technického v Brně
g) Činnost tranzistorů MOS je mnohem méně ovlivňována radioaktivním zářením než u
bipolárních tranzistorů. Na druhé straně je obvykle jejich dovolený teplotní rozsah menší
než u bipolárních tranzistorů (asi do +85°C).
Digitální obvody MOS tvoří široce rozvětvenou skupinu obvodů. Můžeme je třídit
podle různých hledisek. Obecně pracují na principu paralelně nebo sériově řazených spínačů
(tranzistorů). Liší se použitou vodivostí kanálu tranzistorů (A nebo P nebo obojí) a realizací
zatěžovacího rezistoru. Podle funkce dělíme MOS integrované obvody na statické a
dynamické. Statické IO uchovávají napěťovou úroveň na svých výstupech libovolně dlouhou
dobu za předpokladu, že není přerušen přívod energie. Mohou pracovat s libovolně dlouhou
periodou hodinových impulsů. Dynamické MOS IO využívají velkého vstupního odporu
hradlových elektrod tranzistorů, který umožňuje krátkodobě uchovat náboj (informaci) na
parazitních kondenzátorech. Díky tomu je možné výrazně snížit spotřebu energie; uchovaný
náboj je však třeba periodicky obnovovat. Dynamické obvody mohou pracovat jen
s konečnou dobou periody hodinových impulsů (~ 10 -4 s).
4.2 Funkční obvody digitálních obvodů MOS
Z rozboru vyráběných obvodů plyne, že v digitálních obvodech MOS se vyskytují
následující funkční bloky:
- invertor,
- hradla NOR a NAND (výrazně převažují hradla dvouvstupová, tří až osmivstupová hradla
se vyskytují ve velmi malém počtu),
- kombinovaná hradla (hradla složená z různého počtu zapojení AND a OR, která realizují
složitější Booleovské funkce),
- paměťové buňky,
- přenosová hradla (transfer – gate),
- koncové stupně (invertující a neinvertující),
- ostatní funkční bloky (např. bloky obvodů se spínacími kapacitory, ochranné obvody na
vstupu a výstupu).
I ty nejsložitější IO umíme rozložit na funkční bloky a tak analyzovat jejich vlastnosti.
Klíčem k pochopení funkce a návrhu integrovaných obvodů MOS je invertor. Uvidíme, že
většina funkčních bloků byla odvozena právě z invertoru.
4.3 Statický invertor
Invertor je základním stavebním prvkem u všech logických unipolárních IO.
V logických unipolárních IO jsou prakticky všechna hradla včetně invertoru vytvářena pouze
z tranzistorů (bez rezistorů). Je to jedna z hlavních výhod těchto obvodů v porovnání
s bipolárními IO. Statický invertor (je základem tzv. statických obvodů) je invertor složený ze
dvou tranzistorů (aktivního a zatěžovacího). V dalších funkčních blocích je aktivní tranzistor
nahrazen paralelním, sériovým, sério – paralelním či můstkovým zapojením tranzistorů
(unipolární tranzistory lze totiž vzhledem k izolaci řídící elektrody od řízeného okruhu

Digitální integrované obvody 77
zapojovat jako reléové kontakty – tzv. reléová logika). Invertory, nejčastěji se vyskytující ve
statických obvodech MOS, jsou znázorněny na obr.74. Invertor na obr.74b nazýváme
nenasycený, na obr.74c nasycený invertor a na obr.74d invertor ochuzeného typu. Jejich
jména jsou odvozena od režimu, ve kterém pracují zatěžovací tranzistory. Pro tyto invertory je
typické, že vstupním napetím u i je ovládán jen aktivní tranzistor. Existují i invertory
(dynamické IO, CMOS (obr.74e), třístavové hradlo), ve kterých vstupní napětí ovládá jak
aktivní, tak i zatěžovací tranzistor. Invertor dle obr.74a se běžně nepoužívá (z I.dílu známe
jeho použití v paměťových buňkách paměti SRAM). Na obr.74 nejsou zakresleny vždy
přítomné parazitní kapacitory (především mezi výstupem a zemí), se kterými při výkladu
funkce musíme počítat.
Oba tranzistory invertorů na obr.74b i c jsou „obohaceného“ typu (enhancement
mode). To znamená, že polarita prahového napětí je nastavena tak, že tranzistor je nevodivý,
je-li napětí hradla rovno napětí emitoru. Prahové napětí U T je tedy záporné pro P-kanálovou a
kladné pro N-kanálovou technologii.
Obecně lze využít čtyři základní typy invertorů NMOS – obr.2.1. Jejich názvy
jsou odvozeny od typu zatěžovacího prvku.
Pokrok v technologii (iontová implantace) umožňuje vyrábět obvody, ve kterých
jsou aktivní tranzistory obohaceného typu a zatěžovací tranzistory jsou ochuzeného typu
(depletion type) – obr.74d. Polarita prahového napětí tranzistoru je taková , že tranzistor je
vodivý i při rovnosti napětí na hradle a emitoru. Polarita prahového napětí je tedy opačná než
u tranzistorů obohaceného typu. Pro tyto obvody je typické, že hradlo zatěžovacího
tranzistoru je spojeno s emitorem. Invertování prahového napětí zatěžovacích tranzistorů
ochuzeného typu se dosahuje iontovou implantací nábojů pod izolant hradla. V prvním
přiblížení se tyto impalntované náboje projevují jako změna náboje Q ef . Pro vymezení
implantovaných oblastí se použije fotolitografie a zvláštní maska.
V tomto výkladu uvažujeme pouze obvody, kde aktivní tranzistory jsou typu N.
Jde tedy o obvody NMOS a CMOS. Obvody typu PMOS jsou již neperspektivní.
4.4 Invertor NMOS
Princip činnosti invertoru NMOS je jednoduchý. Když je na vstupu invertoru napětí
menší než je prahové napětí U T budícího – řídícího tranzistoru T R (u i U T a tranzistor T L je otevřen. Pro případ (d) je tranzistror T L i při nulovém napětí na
hradle otevřen, protože je to tranzistor ochuzeného typu – má zabudovaný kanál.
Na obr.2.2 jsou znázorněny převodní charakteristiky jednotlivých typů invertorů a
zatěžovací charakteristiky – linie odpovídající jednotlivým typům zatěžovacích prvků.
Konkrétní tvar charakteristiky záleží na rozměrech tranzistorů (lze je vypočítat
z rovnosti proudů aktivního a zatěžovacího tranzistoru). Parametrem těchto převodních
charakteristik je tzv. poměr rozměrů,
W
L
K =
LL
WA
( 4.1 )
L
A

78 FEKT Vysokého učení technického v Brně
Kde symboly W a L znamenají šířku a délku kanálu zatěžovacího (L, load) a aktivního
(A) tranzistoru, viz obr.77. Čím je K menší, tím více se převodní charakteristika blíží svým
tvarem k charakteristice ideálního přepínače (K=0), viz obr.76. Je to zřejmé, protože
zmenšování K docilujeme obvykle zvětšováním šířky W A aktivního tranzistoru, jehož odpor
se tím zmenšuje. Aktivní a zatěžovací tranzistory tedy nejsou geometricky shodné, jejich
rozměry jsou v určitém poměru. Proto hovoříme o tzv. poměrových logických obvodech.
Digitální obvody se navrhují tak, aby byla zajištěna správná potenciálová
návaznost za sebou zapojených obvodů a také aby odběr proudu byl přizpůsoben
požadovaným dynamickým parametrům. Jde tedy o to, aby v ustáleném stavu výstupní napětí
mělo jednu ze dvou možných ustálených hodnot, které odpovídají úrovni log 0 a log 1.
Výstupní napětí při zavřeném aktivním tranzistoru označíme u od , kde index d zdůrazňuje, že
napětí je blízké U DD .
Pro nasycený invertor (obr.74c) odvodíme, že parazitní kapacitor na výstupu se
nabíjí přes zatěžovací kapacitor do té doby, než rozdíl napětí na hradle a emitoru tranzistoru
T L nedosáhne prahové napětí U T . Tehdy se T L uzavře a kapacitor se přestane nabíjet. Proto
u
od
= U − U
( 4.2 )
DD
T
V nenasyceném invertoru (obr.74b) musí platit U GG ≥ U DD + U T , potom se
zatěžovací tranzistor nemůže uzavřít a proto se výstupní kapacitor nabije na hodnotu
napájecího napětí. Obdobně ochuzený invertor (obr.74d).
Druhá ustálená hodnota výstupního napětí u 0 nastane, když aktivní tranzistor T A
bude vodivý. Tranzistory T A a T L nyní tvoří napěťový dělič a výstupní napětí se ustálí na
hodnotě blízké U SS , proto je budeme označovat indexem s, tedy u 0S . Můžeme je nastavit
vhodnou volbou geometrických rozměrů tranzistorů (tedy poměrem rozměrů K). tato volba je
důležitá, protože napětí u 0S ovlivňuje šumovou imunitu. Pro danou šumovou imunitu vychází
dostačující poměr rozměrů K nejmenší pro invertor s ochuzenou zátěží.
Ještě poznamenejme, že z důvodů zvýšení napětí u 0S není výhodné sériové spojení
aktivních tranzistorů, jak to vyžadují obvody NAND. Proto se častěji setkáváme s obvody
NOR, které vystačí s menšími rozměry aktivních tranzistorů.
K návrhu je nejlépe použít počítače. Pro orientaci můžeme použít i některý
zjednodušený model (viz I.díl skripta). Vyjdeme z rovnosti kolektorových proudů
zatěžovacího a aktivního tranzistoru. Např. pro nasycený invertor dojdeme k závěru, že
převodní charakteristika sestává ze čtyř úseků (obr. 79). V oblasti U TA < u i < u 0 + U TA platí
u
= U −U
− 1/
K
( u −U
)
0 DD TL
i TA
( 4.3 )
Jde tedy o lineární část se sklonem . 1 / K Za touto částí následuje pozvolný pokles,
který přechází do ustálené hodnoty u 0S . Velikost poměru K odvodíme z požadovaných úrovní
log 0 a log 1 na výstupu invertoru. Jejich poměr označíme x = u 0S /(U DD - U TL ) a dostaneme
1−
a − x / 2
K = 2x
, ( 4.4 )
( 1−
x) 2
kde a = U TA /(U DD - U TL ).
Invertor s nenasycenou zátěží (obr. 74b) vyžaduje dvojí napájecí napětí. Dříve se často
užíval, obvody měly napájení +5V a +12V. V nových konstrukcích se používá ve verzi

Digitální integrované obvody 79
buzeného invertoru (vstup U GG je připojený na výstup jiného invetoru) jako výkonný budicí
nebo výstupní obvod. V tomto případě ovšem U GG

80 FEKT Vysokého učení technického v Brně
šumová imunita log 1:
NM
= U −U
= 3,8 − 4,0 = 0, V .
H 0H
IH
− 2
Pro nenasycený invertor:
NM
NM
L
H
= 2,5 −1,7
= 0,8V
= 5,7 − 4,7 = 1,0V
a pro ochuzený invertor:
NM
NM
L
H
= 2,6 − 0,5 = 2,1V
= 5,8 − 3,4 = 2,4V
Z uvedeného rozboru vyplývá, že z hlediska šumové imunity je nejvýhodnější ochuzený
invertor. Provedeme proto jeho stejnosměrnou analýzu detailněji – viz obr.2.1(d).
4.6 Stejnosměrná analýza ochuzeného invertoru
Když je napětí na vstupu invertoru na nízké úrovni (log 0) U I = U I0 a U I0 U TR ,
řídící tranzistor pracuje v nesaturační oblasti a zatěžovací tranzistor v saturaci a pro proud
I = I L (proud na výstupu invertoru, když výstup je na nízké úrovni – log 0) lze psát:
⎛W
⎞
K⎜
⎟
⎝ L ⎠L
2 ⎛W
⎞ ⎡
1 2 ⎤
I
L
= UTL
= K⎜
⎟ ⎢
( U
IH
−UTR
) U0L
− U0L
2 ⎝ L ⎠ ⎣
2 ⎥
.
⎦
R
( 4.5 )
Vztah (4.1) udává proud tekoucí zatěžovacím tranzistorem T L , jehož hradlo je spojeno
s emitorem, proto U GS = 0, tranzistor T L je v saturaci. Vztah (4.2) udává proud tekoucí řídícím
tranzistorem T R , který pracuje v nesaturační oblasti. U IH = U GS , U 0L = U DS . (Napětí na výstupu
invertoru je v tomto případě na nízké úrovni U 0L , protože U I = U IH ). Vztahy (4.1) a (4.2) jsou
analogické se vztahy (4.12) a (4.10) (kap. III.2.1).
Když U 0L

Digitální integrované obvody 81
⎛W
⎞
K⎜
⎟
⎝ L ⎠
I
L
=
2
⎛W
⎞
≅ K⎜
⎟
⎝ L ⎠
R
L
U
2
TL
≅
( U
IH
−U
TR
) U
0L
( 4.6 )
Ze vztahů (4.3) a (4.4) lze vyjádřit napětí na výstupu ochuzeného invertoru, když na
jeho vstupu je vysoká úroveň U IH (log 1)
I
L
U
0 L
≅
, ( 4.7 )
K W
( / L) ( U −U
)
R
IH
TR
kde I L je proud tekoucí invertorem a je dán vztahem (4.3).
Pro získání co nejvyšší hodnoty šumové imunity a logického rozkmitu se vyžaduje, aby
hodnota U 0L byla co nejnižší. Toho se dá při návrhu invertoru docílit poměrem geometrických
rozměrů tranzistorů (délky L a šířky W). Z uvedeného požadavku vyplývá, aby poměr
(W/L) L : (W/L) R byl co nejmenší.
4.7 Časová odezva invertoru
4.7.1 Dynamické vlastnosti invertoru
Časový průběh napětí u 0 na výstupu invertoru je dán diferenciální rovnicí du 0 /dt = i/C,
kde i je proud tekoucí do výstupního kapacitoru C a skládá se z proudu aktivního a
zatěžovacího tranzistoru. Při rozboru lze zanedbat vlastní setrvačnost tranzistoru a vyšetřovat
pouze nabíjení parazitních kapacitorů.
Obr.89 ilustruje charakter přechodného děje při sepnutí a vypnutí aktivního tranzistoru
v invertoru. Přivedeme-li na vstup v čase t 1 pravoúhlý impuls s výškou U M , otevře se aktivní
tranzistor a jeho pracovní bod skokem přejde z P 1 do P 2 . Kapacitor C se vybíjí přes otevřený
aktivní tranzistor zpočátku téměř konstantním proudem (P 2 →P 3 ) a potom proudem daným
klesající částí charakteristiky pro u G = U M (tedy P 3 →P 0 ). Při změně pracovního bodu
nemusíme zatěžovací tranzistor vůbec uvažovat, poněvadž jeho odpor je mnohem větší než
odpor sepnutého aktivního tranzistoru. Přechodný děj při vypnutí aktivního tranzistoru je
naopak limitován charakterem zátěže a bývá pomalejší.
U invertoru s nasycenou zátěží se výstupní kapacitor nabíjí pomalu, protože zatěžovací
tranzistor, který pracuje v oblasti nasycení, představuje velký odpor.
Invertor s nenasycenou zátěží umožní rychlejší nabíjení, protože zátěž představuje malý
odpor. Nejkratší dobu nabíjení výstupního kapacitoru má invertor s ochuzenou zátěží, který je
tak (vedle obvodů CMOS) nejvýhodnější z hlediska statických a dynamických vlastností.
Důvod je v tom, že nabíjecí proud je konstantní ve velkém rozsahu napětí na zatěžovacím
tranzistoru.
Situaci přehledně ilustruje obr.90, kde kromě tří přechodových charakteristik pro
invertory s výše uvedenými typy zátěže jsou uvedeny zatěžovací křivky, po kterých se
pohybuje pracovní bod při nabíjení kapacitní zátěže.

82 FEKT Vysokého učení technického v Brně
Poznámka: Invertor s ochuzenou zátěží má kromě uvedených dobrých spínacích
vlastností i výhodný tvar převodní charakteristiky (obr.81). Rozměry tranzistorů lze
navrhnout tak, že jeho spínací časy jsou symetrické.
Poznámka: Vlastnosti invertoru s nenasycenou zátěží se týkají i invertoru s lineárním
rezistorem jako zátěží (obr.74a).
Názornou představu o faktorech, které určují spínací čas invertoru získáme pomocí
zjednodušeného lineárního modelu invertoru (obr.2.4).
Předpokládejme, že při nízké úrovni –log 0- na vstupu invertoru je tranzistor T R
dokonale uzavřen, jeho vodivost je zanedbatelná vzhledem k vodivosti zatěžovacího
tranzistoru T L , který je reprezentován rezistorem R L . (Spínač je rozepnut). Při vysoké úrovni
vstupu –log 1- U IH >U TR je tranzistor T R otevřen a jeho vodivost lze zjednodušeně prezentovat
lineárním rezistorem R ON (spínač je sepnut). Výstup invertoru je zatížen kapacitou C, která je
parazitní a prezentuje kapacity určené kolektorem tranzistoru T R , emitorem zatěžovacího
tranzistoru T L , vstupní kapacity dalších logických hradel připojených na výstup invertoru,
kapacity spojů apod. Při rozpojení spínače S se kapacitor C nabije přes rezistor R L na plné
napájecí napětí U DD . Po sepnutí spínače S se kapacitor vybije na úroveň napětí odpovídající
úrovni log 0.
Uvažujme, že na vstupu invertoru je log 0 u i = U IL , to znamená, že na výstupu u 0 = U 0H
je log 1, kapacitor C se nabije na hodnotu U DD (spínač rozepnut). Když na vstupu bude log 1
u i = U IH >U TR tranzistor T R se otevře a výstup je spojen se zemí (spínač je sepnut). Kapacitor
C se bude vybíjet na hodnotu U 0L = R ON U DD /(R ON + R L ) s časovou konstantou
τ HL = C(R ON R L )/(R ON + R L ). Časová závislost vybíjení kapacitoru C je znázorněna na obr.2.5.
Když na vstupu bude log 0 u i = U IL , spínač bude rozepnut a kapacitor se bude nabíjet na
hodnotu U DD s časovou konstantou τ LH = CR L – obr.2.5. Protože R L >>R ON , bude i τ LH >>τ HL a
proto i doba zpoždění t LH >>t HL , resp. t NAB >>t VYB .
Přenosové vlastnosti invertoru jsou funkcí dvou časů:
1. Vybíjecího času t VYB , tj. času, kdy se kapacitor C na výstupu invertoru vybije přes řídící
tranzistor T R z hodnoty napětí U IH na hodnotu napětí U IL .
2. Nabíjecího času t NAB , tj. času, kdy se kapacitor C na výstupu nabije přas zatěžovací
tranzistor z hodnoty napětí U 0L na hodnotu napětí U 0H .
Při výpočtu časů t VYB a t NAB soustředíme naši pozornost k vyjádření jednoduchých
vztahů, které lze využít v první fázi návrhu obvodu. Při našich dalších úvahách je důležité si
uvědomit, že dobu, za kterou se změní napětí na kapacitoru C o hodnotu ∆U při dodržení
C∆U
podmínek konstantního proudu I, lze vyjádřit jednoduchým vztahem t = . V naší
I
analýze budeme předpokládat, že průběh napětí na vstupu invertoru má ideální skokový
charakter – obr.2.5.
Ze stejnosměrné analýzy invertoru vyplynulo: čím bude poměr (W/L) R : (W/L) L větší,
tím se dosáhne vyšší hodnota šumové imunity (NM L ) a větší logický rozkmit (U l ), tím však
bude i odpor řídícího tranzistoru T R v porovnání se zatěžovacím tranzistorem T L menší.
V důsledku toho lze při vybíjení kapacitoru C přítomného na výstupu invertoru, zanedbat
proud tekoucí zatěžovacím tranzistorem T L . Proto při vybíjení kapacitoru C lze použít
náhradní schéma znázorněné na obr.2.6(b). (U IH >U TR , tranzistor T R je otevřen).
V první fázi vybíjení kapacitoru C řídící T R pracuje v saturaci s konstantním proudem

Digitální integrované obvody 83
I
R
= I
VYB
βR
=
2
( U −U
) 2
IH
TR
, ( 4.8 )
a v této první fázi vybíjení kapacitoru C lze pro vybíjecí čas psát:
t
VYB1
C∆U
= , ( 4.9 )
I
VYB1
kde ∆U = U 0H – U 0´. U 0´ je napětí na výstupu invertoru, při kterém řídící tranzistor
začíná pracovat v nesaturační oblasti (U 0´ = U IH – U TR ). U IH je napětí na vstupu invertoru
(U IH = U GS ), U TR je prahové napětí tranzistoru T R .
Rovnice (2.6) může být napsána ve tvaru:
t
kde.
C
U
TR
VYB
= 2 ⋅ , ( 4.10 )
gmR U
IH
−U
TR
⎛W
⎞
gmR = β
R
( U
IH
−U
TR
) = K
R ⎜ ⎟ ( U
IH
−U
TR
), ( 4.11 )
⎝ L ⎠
R
Když řídící tranzistor T R bude pracovat v nesaturační oblasti, odpovídající
vybíjecí proud I VYB nebude konstantní a vybíjecí čas t VYB v této fázi vybíjení kapacitoru
z hodnoty napětí U 0´ na hodnotu napětí U 0L lze získat z řešení diferenciální rovnice:
I
dU ´
β
R 2
= C ( U −U
) U ´ − U , ( 4.12 )
dt
2
0
VYB2 = β
R IH TR 0
0´
ze které dostaneme
U
−t
/ τ R
2e
= ( U
IH
−U
TR
) , ( 4.13 )
t / τ R
1+
e
0´ −
kde τ R = C/gmR.
Řešením rovnice (4.9) pro čas t VYB2 , jako rozdílu mezi časem, při kterém platí U 0 = U 0´
(U 0´ = U 0H - ∆U) a časem, při kterém platí U 0 = U 0L dostaneme:
( U −U
)
⎡2
⎤
IH TR
tVYB2
= τ
R
ln⎢
−1⎥
. ( 4.14 )
⎣ U
0L
⎦
Z rovnic ( 4.10 ) a ( 4.14 ) dostáváme pro celkový čas vybíjení
( U −U
)
⎧ 2U
⎡
⎤⎫
TR
2
IH TR
tVYB
= tVYB
1
+ tVYB2
= τ
R ⎨ + ln⎢
−1⎥⎬
( 4.15 )
⎩U
IH
−U
TR ⎣ U
0L
⎦⎭
Ze vztahu ( 4.15 ) vyplývá, že doba vybíjení t VYB se sníží, když se zvýší poměr veličin
U IH /U TR . Čím vyšší bude úroveň log 1, tím kratší bude čas t VYB .

84 FEKT Vysokého učení technického v Brně
Protože: t VYB2 >>t VYB1 , U IH >>U TR a U IH >>U 0L , lze vztah ( 4.15 ) zjednodušit:
t
VYB
=
2U
U
C
IH
IH
IH
τ
R
ln ≅ τ
R
=
ln . ( 4.16 )
U
0L
U
0L
β
R
( U
IH
−U
TR
) U
0L
U
Doba vybíjení t VYB je lineárně přímo úměrná velikosti kapacity C, β R -1 a (U IH – U TR ) -1 a
logaritmicky přímo úměrná poměru (U IH /U 0L ). Dobu vybíjení lze tedy snížit pro danou
hodnotu C zvětšením poměru (W/L) R u řídícího tranzistoru T R , případně zvýšením členu
(U IH – U TR ) (např. snížením hodnoty prahového napětí U TR ).
Při nabíjení kapacitoru je tranzistor T R zavřen (na vstupu invertoru je nízká úroveň
(U IL )) a kapacitor C se nabíjí přes zatěžovací tranzistor T L ze zdroje U DD – obr.2.6.
Za předpokladu, že zatěžovací tranzistor pracuje v saturaci, bude nabíjecí proud
konstantní v průběhu nabíjení kapacitoru z hodnoty napětí U 0L na U 0H , pro dobu nabíjení
platí:
CU
l
t
NAB
= , ( 4.17 )
I
NAB
kde proud I NAB je dán vztahem (4.1). Nabíjecí čas lze snižovat hodnotou logického
rozkmitu U l (U l = U 0H – U 0L ) nebo zvýšením proudu I NAB , tj. zvýšením poměru (W/L) L
zatěžovacího tranzistoru T L nebo zvýšením hodnoty prahového napětí tranzistoru T L
(zatěžovací tranzistor T L ochuzovacího typu, hodnota jeho prahového napětí U TL je záporná).
Pro názornost uvedeme vypočtené hodnoty časů t NAB a t VYB u ochuzeného invertoru
z následujících uvažovaných parametrů: U DD = 5V; U TR = 0,5V; U TL = -2,5V; K R = 25µA/V 2 ;
(W/L) R = 1; (W/L) L = 1 a C = 1pF.
Doba vybíjení kapacitoru C pro hodnoty U IH = 5V (log 1) a U 0L = 0,1V (log 0) je rovna:
t VYB ≈ 30ns.
Doba nabíjení kapacitoru C pro hodnoty U 0L = 0,1V a U IH = 5V je rovna: t NAB ≈ 62,7ns.
Pro srovnání, doba nabíjení kapacitoru C u nasyceného invertoru vychází pro stejné
podmínky: t NAB ≈ 400ns.
Z hlediska rychlosti operace je ochuzený invertor podstatně rychlejší než nasycený
invertor – obr.2.7.
4.8 Návrh rozměrů invertoru
Při navrhování optimálních rozměrů řídících tranzistorů a s přihlédnutím i na rozměry
zatěžovacího tranzistoru – obr.2.8, se musí vzít v úvahu mnoho různých hledisek.
Proto při návrhu optimálních geometrických rozměrů se musí vždy počítat s jistými
kompromisy a to s přihlédnutím na vlastnosti, které jsou pro daný případ dominantní.
Pro ilustraci si pouze zopakujme některé požadavky na rozměry invertoru z již
provedených rozborů.

Digitální integrované obvody 85
Pro získání co nejvyšší šumové imunity se vyžaduje, aby poměr β L /β R byl co nejmenší.
Z toho vyplývá, že šířka kanálu řídícího tranzistoru W R a délka kanálu zatěžovacího
tranzistoru L L by měly být co největší.
Pro získání co nejkratší doby nabíjení t NAB se vyžaduje, aby hodnota logického rozkmitu
byla nízká nebo aby nabíjecí proud kapacitoru byl co nejvyšší. To jsou ale protichůdné
požadavky na rozměry W R a L L , jak byly z hlediska dosažení vysoké šumové imunity.
Z hlediska dosažení co nejvyšší hustoty integrace je důležité, aby tato plocha byla
minimální.
Návrhář může ovlivňovat vlastnosti IO přadevším prostřadnictvím geometrických
rozměrů tranzistorů L a W.
Délka kanálu řídícího tranzistoru L R a šířka kanálu zatěžovacího tranzistoru W L se
zpravidla navrhují minimální tak, jak to dovolují návrhová pravidla. Zpravidla ta nejmenší
hodnota, kterou lze spolehlivě realizovat technologickým procesem. Tato hodnota bývá u
všech řídících tranzistorů (ne u zatěžovacích) tvořících IO stejná a návrhář ji dodržuje jako
jedno z hlavních návrhových pravidel. Vlastnosti řídících tranzistorů se mění proto změnou
jejich šířky W. Zvětšováním šířky W vzrůstá samozřejmě plocha hradla, kolektorové a
emitorové difúzní oblasti a proto vzrůstá i parazitní kapacita. Z tohoto důvodu je důležité, aby
i rozměry W byly co nejmenší.
S přihlédnutím na další požadavky, jako je dosažení vysoké šumové imunity, vysokého
logického rozkmitu, vysoké operační rychlosti a nízkého ztrátového příkonu, nelze jednoduše
optimalizovat hodnoty W R a L L .
4.8.1 Postup návrhu
Šumová odolnost a z ní plynoucí poměr rozměrů K je základní údaj pro návrh (výpočet)
čtyř hlavních rozměrů invertoru (lépe řečeno tranzistorů v invertoru). Další rovnici dostaneme
na základě požadavku, aby hradla tranzistorů zabírala co nejmenší plochu na čipu. Plocha
hradel je A = W L L L + W A L A .
Šířku W L zatěžovacího tranzistoru a délku L A aktivního tranzistoru zvolíme minimální,
jak to dovolí návrhová pravidla. Z podmínky extrému dA/dW A = 0 při daném K dostaneme:
W
W = L
A
K
a ( 4.18 )
LA
LL = . ( 4.19 )
K
Druhou možností je vycházet z požadavku co největšího počtu operací (přepnutí) za
jednotku času na dané ploše čipu. Tento ukazatel kvality se vyjadřuje součinem počtu hradel
na dané ploše čipu maximálního použitelného kmitočtu pulsů. Tento maximální kmitočet je
nepřímo úměrný součtu doby nabíjení t r a doby vybíjení t f výstupního kapacitoru. Tj. kmitočet
f∼1/t, kde t = t r + t f . Z diferenciální rovnice du 0 /dt = i/C plyne
L
t +
( C + v W v W )
L
r
= a
V L L A A
, ( 4.20 )
WL

86 FEKT Vysokého učení technického v Brně
L
t +
( C + v W v W )
A
f
= b
V L L A A
. ( 4.21 )
WA
kde a, b, v L a v A jsou konstanty. Při výpočtu t f se neuvažuje proud zatěžovacího
tranzistoru. Kapacita C V představuje kapacitu spojů připojených na výstup invertoru, v L W L je
kapacita emitoru zatěžovacího tranzistoru T L a v A W A je kapacita kolektoru aktivního
tranzistoru T A .
Počet hradel na dané ploše je nepřímo úměrný velikosti plochy A. Proto uvedený
ukazatel kvality je nepřímo úměrný činiteli A⋅t.
Z podmínky extrému dAt/dW A = 0 při daném K dostaneme kubickou rovnici
2 2 2
3 WL
WL
WA − v
AWA
− C = 0 , ( 4.22 )
v K v K
A
A
kde C = C V + v L W L .
Různá hradla v obvodu jsou samozřejmě zatížena různou kapacitou C V , vezmeme proti
nějakou střední hodnotu. Abychom usnadnili řešení kubické rovnice, předpokládejme, že
C = rv A W A , tj. vyjádříme kapacitu C jako r-násobek kapacity kolektoru aktivního
tranzistoru. Potom dostaneme
W
WL
= 1+ r
( 4.23 )
K
A
2
což znamená, že optimální šířka W A aktivního tranzistoru je větší než při výpočtu
z požadavku minimální plochy invertoru.
Situaci ilustruje obr.91, na kterém jsou znázorněny změny rozměru zatěžovacího a
aktivního tranzistoru pro zadaný (konstantní) poměr K v závislosti na volbě šířky W A , a to od
nejmenší hodnoty W A (omezené návrhovými pravidly) až po největší hodnotu W A (omezenou
nejmenší délkou L L ). Dále je znázorněna závislost plochy invertoru A a času t na šířce W A .
Vzhledem k monotónnímu poklesu t se vzrůstající šířkou W A , je optimální rozměr W A ,
odpovídající minimu součinu A⋅t, posunutý k vyšším šířkám W A v porovnání s výpočtem
vycházejícím z minimalizace plochy A. To je ve shodě s odvozeným vztahem pro W A
4.9 Invertor CMOS
Integrované obvody CMOS mají v etapě VLSI velmi významné zastoupení. Mají
velkou výhodu v tom, že nespotřebovávají prakticky žádný příkon, když je obvod v log 1
nebo v log 0.
Invertor CMOS je na obr.74e. Ostatní invertory (a-d) při vodivých aktivních
tranzistorech odebírají ze zdroje U DD proud, na udržení informace (výstupního napětí u OS )
tedy vyžadují energii. Tuto nevýhodu odstraňují obvody CMOS, které odebírají minimální
energii na udržení stavu. Významným rysem obvodů CMOS je skutečnost, že vstupní signál
budí aktivní i zatěžovací tranzistory (každý aktivní tranzistor má svůj zatěžovací tranzistor).
Úspora energie jde tedy na úkor plochy čipy, která je přibližně dvojnásobná než u obvodů
NMOS.

Digitální integrované obvody 87
Invertor CMOS je tvořen sériovým spojením NMOS a PMOS tranzistorů
obohacovacího typu. Jejich kolektory jsou spojeny a tvoří výstupní elektrodu. Vstup je
vytvořen spojením obou hradel – obr.2.13.
Když u i = 0, pak U GS1 = 0 (tj. na hradle tranzistoru NMOS je nula) a T 1 je uzavřen.
Ovšem na hradle tranzistoru T 2 , tj. PCMOS je záporný potenciál vůči jeho emitoru, tj.
U GS2 = -U DD a proto T 2 je otevřen.
Uvažujme, že u i = U DD , pak U GS1 = U DD a proto T 1 je otevřen. Na hradle tranzistoru
PMOS – T 2 je potenciál vzhledem k jeho emitoru U GS2 = 0 a proto T 2 je zavřen.
Když u i = 0, tj. log 0,pak U GS1 = 0 ⇒ T 1 je uzavřen U GS2 = -U DD ⇒ T 2 je otevřen, to
znamená, že U DS2 = 0 a proto na výstupu bude u 0 = U DD , tj. log 1 (I D1 = -I D2 = 0).
Když u i = U DD , tj. log 1,pak U GS1 = U DD ⇒ T 1 je otevřen (U GS1 = 0 ⇒ T 2 je uzavřen), to
znamená, že U DS1 = 0 a proto na výstupu bude u 0 = 0, tj. log 0 (I D1 = -I D2 = 0).
V obou logických stavech log 1 nebo log 0 je vždy jeden z tranzistorů uzavřen, (T 1 je
otevřen, T 2 uzavřen ne obráceně), proto neteče invertorem žádný proud a spotřeba je
teoreticky nulová. V reálných podmínkách, kdy hradlo CMOS je v log 0 nebo v log 1 tečou
hradlem pouze parazitní proudy (v závěrně polarizovaných přechodech pn), které jsou řádově
10 -9 až 10 -10 A a spotřeba je řádově nW/hradlo.
Uvažujme konkrétní případ. Napájecí napětí U DD = 5V, prahové napětí NMOS
tranzistoru U TN = 2V; PMOS tranzistoru U TP = -2V. Předpokládejme, že i proudové faktory
K a poměr W/L jsou pro oba tranzistory stejné. Z převodní charakteristiky na obr.2.14 je
patrné, že pro u i ≤ 2V je T 1 uzavřen, napětí U GS2 ≤ -3V → T 2 je otevřen, výstupní napětí pro
tento případ je u 0 = U DD = 5V. Podobně pro u i ≥ 3V U GS2 ≥ -2V (U GS2 ≤ |-2|V) → T 2 je
uzavřen, ovšem U GS1 ≥ 3V → T 1 je otevřen a napětí na výstupu u 0 = 0. Převodní
charakteristika je podobná ideální charakteristice při u i = 2,5V, u 0 = U DD /2 = 2,5V.
Tranzistory T 1 a T 2 teče proud pouze v rozsahu vstupních napětí (2 < u i < 3), tj. při
přepínání tranzistorů, tj. v dynamickém režimu.
4.9.1 Stejnosměrná analýza invertoru CMOS
Při analýze budeme vycházet z převodní charakteristiky invertoru CMOS znázorněné na
obr.2.15.
1. Když je na vstupu invertoru log 0, tj. u i = U IL a U IL < U TN , bude tranzistor T 1
(NMOS) nevodivý. Když dále platí, že |U IL - U DD | > U TP , bude tranzistor T 2 (PMOS) otevřen.
Napětí na výstupu invertoru CMOS bude na vysoké úrovni (log 1)
U 0 = U 0H = U DD - U P , ( 4.24 )
kde U P je úbytek napětí na tranzistoru T 2 (PMOS), který lze vyjádřit vztahem:
U
P
= I
R
≅ I
1
[( U − U ) − U ]
D2 P D2
, ( 4.25 )
β
P DD IL TP
kde I D2 je proud tekoucí tranzistorem T 2 (PMOS) do tranzistoru T 1 (NMOS) a do zátěže
na výstupu invertoru. Když je invertor zatížen hradlem MOS, lze proud I D2 zanedbat (protože
v tomto případě tečou pouze svodové proudy) a U 0H ≅ U DD . Když proud I D2 nelze zanedbat,
lze zvýšením hodnoty β P pomocí rozměrů kanálu tranzistoru PMOS dosáhnout, že bude platit
U P

88 FEKT Vysokého učení technického v Brně
2. Když je vstupu invertoru log 1, tj. u i = U IH a U IH > U TN , bude tranzistor T 1 (NMOS)
otevřen. Když platí, že |U IH - U DD | < |U TP |, bude tranzistor T 2 (PMOS) zavřen. Napětí na
výstupu invertoru bude na nízké úrovni
U 0 = U 0L = U N , ( 4.26 )
kde U N je úbytek napětí na tranzistoru T 1 (NMOS) a lze jej vyjádřit vztahem:
U
N
= I
R
≅ I
1
D1 N D1
, ( 4.27 )
β
N
( U
IH
−UTN
)
,
kde I D1 je proud tekoucí tranzistorem T 1 . Když je invertor zatížen hradlem MOS, pak
lze proud I D1 prakticky zanedbat (protože v tomto případě tečou pouze svodové proudy).
Když je však na výstup invertoru CMOS připojeno např. bipolární hradlo TTL, proud I D1 již
nelze jednoduše zanedbat. V tomto případě napětí na výstupu invertoru U 0L lze snížit
zvýšením hodnoty β N .
Z uvedeného rozboru plyne, že logické úrovně u invertoru CMOS jsou blízké úrovni
napájecího napětí U DD a úrovni země. Logický rozkmit U dosahuje v tomto případě až
velikosti srovnatelné s hodnotou U DD . To je jedna z velkých předností hradel CMOS.
Hodnoty šumových imunit dosahují rovněž vysokých hodnot a pohybují se ∼U DD /2, což je
další velká výhoda hradel CMOS.
V průběhu ustáleného stavu (log 1 nebo log 0) teče hradlem CMOS pouze svodový
proud I SV a stejnosměrný ztrátový příkon je roven:
P DC = U DD I SV . ( 4.28 )
Minimální hodnota napájecího napětí U DD , při které hradlo CMOS může pracovat ve
funkci logického členu je určena hodnotami prahových napětí tranzistorů NMOS a PMOS –
viz obr.
U DD min = U TN + |U TP |. ( 4.29 )
Co se týče převodní charakteristiky (obr.92), snažíme se, aby měla co největší strmost a
pravoúhlé ohyby. Takový tvar zaručuje dobrou stabilitu invertoru v klidových bodech a
velkou šumovou imunitu. Základním předpokladem je, aby prahová napětí aktivních i
zatěžovacích tranzistorů byla co do absolutní hodnoty stejná (tj. |U TN | = |U TP | = U T ).
Při u i = L je aktivní tranzistor nevodivý a zatěžovací tranzistor je vodivý, v důsledku
toho výstupní napětí u 0 = u od ≅ U DD . Při u i = H je tomu naopak. Proud i protéká přes invertor
(přes oba pootevřené tranzistory) pouze v čase přechodů vstupního napětí mezi úrovněmi H a
L. Šumová imunita invertoru CMOS se rovná prahovému napětí.
Strmá část charakteristiky není lineární, nýbrž je složena ze dvou parabolických úseků.
Rozkmit logického signálu je prakticky roven napájecímu napětí.
Obvody mohou pracovat v širokým rozmezí napájecího napětí (často 3 až 15V). situace
při malých napájecích napětích vyžaduje přesnějšího rozboru.
Předpokládejme, že oba tranzistory mají totožné průběhy charakteristik a v absolutní
hodnotě stejnou velikost prahového napětí(U T ). Při napětí U DD < U T se nemůže otevřít žádný
tranzistor a invertor nemůže proto pracovat. Na obr.93 jsou znázorněny převodní
charakteristiky při U DD = U T , U T < U DD < 2U T a při U DD = 2U T , kdy má převodní
charakteristika ideální průběh. Při dalším zvyšování napájecího napětí se převodní
charakteristika zaobluje, což je způsobeno současným otevřením obou tranzistorů (viz

Digitální integrované obvody 89
obr.115). je zřejmé, že v oblasti U T < U DD < 2U T invertor sice pracuje, ale se sníženou
šumovou imunitou.
Z funkce invertoru CMOS vyplývá, že krajní hodnoty výstupního napětí u od a u os
nezávisí na rozměrech tranzistorů. Rozměry tranzistorů proto nenavrhujeme na základě
statických vlastností (jako u invertorů NMOS), ale na základě dynamických vlastností (aby
doba přechodu mezi úrovněmi u od a u os byla stejná v obou směrech).
Geometrickými rozměry tranzistorů (kanálů) můžeme vyrovnat rozdíly ve spínacích
vlastnostech obou tranzistorů, které se liší ze dvou příčin. První příčinou je skutečnost, že
nosiče náboje jsou jednou elektrony, jednou díry. Druhá příčina je v odlišné dotaci oblasti
kanálu. Aby byly absolutní hodnoty prahových napětí shodné, je třeba jámu P více dotovat
(uvažujeme strukturu s jámou P). to má za následek snížení saturačního napětí a proudu
vlivem prostorového náboje Q B .
4.9.2 Časová odezva invertoru CMOS
Budeme vycházet ze stejných úvah jako v případě invertoru NMOS.
Kapacitor C na výstupu invertoru CMOS se bude vybíjet z vysoké úrovně U 0H ≅ U DD na
úroveň nízkou U 0L přes tranzistor NMOS a pro dobu vybíjení platí obdobný výraz jako udává
vztah (2.11)
kde
⎧
⎫
⎪
( )
⎪
2 ⎡2
U
DD
− U
TN
⎤
tVYB
= τ
N ⎨ + ln⎢
−1⎥⎬
, ( 4.30 )
⎪
U
DD
−1
⎣ U
0L ⎦⎪
⎪⎩
U
⎪
TN
⎭
C
C
τ
N
= =
. ( 4.31 )
gmN β
N
( U
DD
− U
TN
)
Kapacitor C na výstupu invertoru CMOS se bude nabíjet z hodnoty U 0L na hodnotu
U 0H přes tranzistor PMOS, protože v tomto případě je problém symetrický, lze pro dobu
nabíjení analogicky psát:
⎧
⎫
⎪
( )
⎪
2 ⎡2
U
DD
− U
TP
⎤
t
NAB
= τ
P ⎨ + ln⎢
−1⎥⎬
. ( 4.32 )
⎪
U
DD ⎣ U
DD
− U
0H
−1
⎦⎪
⎪
⎩ U
⎪
TP
⎭
Další žitečný přenosový parametr je zpoždění přes invertor CMOS - τ D a je definován
jako doba zpoždění mezi průběhem signálu na vstupu a na výstupu v bodě, kdy napětí
dosáhne hodnoty U DD /2.
⎡
⎤
⎢
⎥
0,9C
⎢ 1
1 ⎥
τ
D
≅ ⎢
+
⎥ .
2
( 4.33 )
2
U
DD
β
N ⎢⎛ U ⎞ ⎛ ⎞⎥
⎢
⎜ − ⎟
⎜ −
TN β U
TP
⎟
P
1
1 ⎥
⎢
⎜ ⎟
⎣
⎝ U
DD ⎠ β
N
U
⎝
DD
⎠⎥⎦

90 FEKT Vysokého učení technického v Brně
Když (U TN /U DD )

Digitální integrované obvody 91
Vzhledem k tomu, že podle (3.22) je U 0L = 0, bude podle (3.20) NM L = U IL . Velikost
šumové imunity NM L tedy určíme přímo z výrazu (3.26). Pro druhé náhradní zapojení na
obr.3.13 platí rovnice
β
2
P
2
2 ⎡
U ⎤
DSN
( U − U ) = −β
U ( U − U ) − ⎥
⎦
GSP
TP
N
⎢
⎣
DSN
GSN
TN
2
( 4.40 )
Po stejných substitucích dostaneme
U
⎡
2 β
P
2 ⎤
0
= ( U
IN
− U
TN
) − ( U
IN
− U
TN
) − ( U
IN
− U
DD
− U
TP ⎥
⎦
⎢
⎣
β
N
1/ 2
) ( 4.41 )
Po derivaci podle vztahu (3.23), substituci za x a dosazení stejných hodnot za U TN , U TP
a U DD jako u U IL můžeme pomocí vztahů (3.22) a (3.21) přímo určit hodnotu šumové imunity
1
1
− 4 + 6
x
x 1
+ 3
x
, pro x > 0, x ≠ 1 ( 4.42 )
1
−1
x
N MH = 〈
17 , pro x = 1
8
Závislost šumové imunity na parametru x je znázorněna na obr.3.14. Jelikož β
tranzistorů závisí polde (3.3) také na rozměrech tranzistorů, můžeme ze závislosti na obr.3.14
přímo určit změnu šumové imunity v případě elektrické nesymetrie logických hradel (viz
3.5.3).
4.10 Zpoždění logických hradel
Modely, na které se odvoláváme v zadání pro logický simulátor, musí obsahovat údaje o
zpoždění. Zpoždění je ovšem syntetická veličina, která v sobě zahrnuje vliv mnoha parametrů.
Údaje o zpoždění musí být do simulátoru zadány návrhářem pro každý typ technologie a při
každé změně rozměrů tranzistorů.
Jedním ze způsobů určení hodnot zpoždění je elektrická simulace. Z výsledků časové
analýzy lze pro každý typ hradla velmi dobře odečíst potřebná zpoždění. Tímto způsobem je
zpoždění určováno zejména při vytváření knihovních buněk. Při elektrické simulaci lze také
jednoduše modelovat vliv změn. Můžeme tak získat i hodnoty zpoždění v závislosti na
strmosti náběžné hrany vstupního pulzu, na celkové zátěži logického hradla atd.

92 FEKT Vysokého učení technického v Brně
V mnoha případech, jako je vytváření schématu a ověřování jeho úprav, slouží logický
simulátor jako nástroj pro orientační zjišťování funkce. Při takovémto vícenásobném
opakování analýz je nutná zejména rychlost a jednoduchost. Určování velikosti zpoždění
logických hradel elektrickou simulací by proto tyto práce značně zpomalilo. Navíc nejsoupři
vytváření schématu většinou známy konečné velikosti tranzistorů. Použití elektrické simulace
při velmi nepřesných vstupních údajích potom ztrácí svoje opodstatnění. Proto je nutné, aby
návrhář na základě znalostí funkce logických hradel dovedl určit hodnoty zpoždění pomocí
jednoduchých vztahů.
4.11 Určení náběžné a sestupné hrany
Na obr.3.15 je znázorněno, jak jsou definovány základní časové údaje používané při
práci s pulzními signály. Jedná se o sestupnou a náběžnou hranu, jejíž doby t f a t r jsou
určovány mezi úrovněmi signálu 10% a 90% a doby zpoždění t PHL a t PLH mezi dvěma signály,
které se měří při úrovni 50%.
Určení t f lze ukázat na příkladě invertoru, který je nejjednodušším logickým hradlem
v technologii CMOS. Elektrické schéma invertoru s kapacitní zátěží C L je na obr.3.16. Ve
výchozím stavu je tranzistor T 2 otevřen a kapacitor C L je nabit na plnou hodnotu napájecího
napětí U DD . Při změně vstupního napětí dojde k otevření tranzistoru T 1 a postupnému vybíjení
kapacity zátěže. Na obr.3.17 jsou dvě náhradní zapojení, kde tranzistor T 1 je nahrazen
zdrojem proudu pro oblast saturace a rezistorem při činnosti v lineární oblasti.
Na obr.3.18 je znázorněna voltampérová charakteristika tranzistoru T 1 , na které je
bodem A znázorněn výchozí klidový stav (U 0 = U DD , U GS = 0 a I DS = 0). Po skokové změně
vstupního napětí přeskočí pracovní bod do bodu B na charakteristiku, která odpovídá
U GS = U DD . Počátek vybíjení probíhá ve směru šipek z bodu B do bodu C. zde bude již pokles
výstupního napětí takový, že bude splněna podmínka U 0 = U DS = (U GS - U T ) a při dalším
vybíjení bude tranzistor T 1 v lineární oblasti.
Vzhledem ke dvěma oblastem činnosti tranzistoru je nutné rozdělit i čas t f na dva úseky:
t f1 – napětí U 0 poklesne z 0,9U DD na hodnotu (U DD – U T )
t f2 – napětí U 0 klesne z hodnoty (U DD – U T ) na 0,1U DD
Pro obě náhradní zapojení na obr.3.17 platí, že proud z kapacitní zátěže se rovná proudu
tranzistorem T 1
I
DS
dU
0
= C
L
. ( 4.43 )
dt
Integrací (3.30) dostaneme pro výpočet zpoždění vztah
C
L
t
f
= ∫ dU
0
. ( 4.44 )
I
DS
Dosadíme-li do (3.31) z (3.2) příslušný výraz pro I DS v saturační oblasti, určíme t f1
řešením jednoduchého integrálu
t
f 1
( U − U )
0,9U
DD
2C
L
= ∫ dU
β
N
DD
TN
2
U DD −UTN
0
2C
L
=
β
N
( U
TN
− 0,1U
DD
)
( U − U ) 2
DD
TN
. ( 4.45 )
Použijeme-li z (3.2) výraz pro I DS v lineární oblasti, můžeme po jeho dosazení do (3.31)
získat řešením integrálu vztah pro t f2

Digitální integrované obvody 93
t
=
f 2
β
U DD −U
TN
L
C
dU
0
= ∫
=
2
β
0,1U
⎡
U ⎤
DD
0
( 4.46 )
⎢U
0
( U
DD
− U
TN
) − ⎥
⎣
2 ⎦
N
2C ⎡
L
U
TN
− 0,1U
DD 1 ⎛19U
DD
− 20U
⎢
+ ln
⎜
DD TN ⎣ DD TN
2 ⎝ U
DD
( U − U ) ( U − U )
TN
⎞⎤
⎟⎥
⎠⎦
U většiny technologií CMOS můžeme předpokládat, že platí
U
= 0 , 2 ⋅
( 4.47 )
TN
U DD
Pro celkovou délku sestupné hrany potom platí vztah
t
t
t
3,7C
L
f
=
f 1
+
f 2
=
( 4.48 )
β
NU
DD
Stejným postupem lze odvodit obdobný vztah i pro délku náběžné hrany
t
3,7C
L
r
= . ( 4.49 )
β
N
Určení doby zpoždění t PLH nebo t PLH rozložíme do dvou kroků:
a) Nejprve budeme předpokládat, že tvar vstupního signálu se blíží ideálnímu pulzu a
jeho náběžné a sestupné hrany tedy budou zanedbatelně krátké. Pro stanovení t PHL můžeme
potom použít stejný postup jako pro t f s tím rozdílem, že meze při integraci budou od U DD do
(U DD - U TN ) pro saturaci a od (U DD - U TN ) do 0,5U DD pro lineární oblast. Za předpokladu
(3.34) potom dostaneme
t
1,62C
L
PHL
= . ( 4.50 )
β
NU
DD
b) Vstupní signál má ve skutečnosti vždy určitou náběžnou hranu t r , jejíž délka bude
zvětšovat hodnotu zpoždění z (3.37). Toto zvětšení je obtížné určit analyticky. Výsledky
simulací ukázaly, že pro vyjádření vlivu náběžné hrany můžeme výraz (3.37) upravit takto
1,62C
= t
( 4.51 )
β
L
t
PHL
+ 0, 257
r
NU
DD
Obdobný vztah bude platit i pro druhou dobu zpoždění
1,62C
= ( 4.52 )
β
L
t
PLH
+ 0, 257t
r
NU
DD
Z dosavadního výkladu je možné konstatovat, že invertor CMOS je takřka ideální
přepínací prvek, který odebírá energii jen v době přepínání. Ztrátový výkon obvodů CMOS

94 FEKT Vysokého učení technického v Brně
není tedy určován klidovým ztrátovým výkonem P st jako u obvodů NMOS (ten je řádu desítek
nW, tedy velmi malý, ve srovnání s obvody NMOS zanedbatelný). U obvodů CMOS je
ztrátový výkon určován výkonem vyplývajícím z četnosti spínání, tedy výkonem
dynamickým (proud odebíraný ze zdroje má v aktivní oblasti značnou špičku). Uvidíme dále,
že tento dynamický výkon je úměrný kapacitě zátěže, čtverci pracovního napětí a pracovnímu
kmitočtu. Předpokládáme-li, že kapacita zátěže a pracovní napětí jsou konstantní, potom je
ztrátový výkon invertoru CMOS přímo úměrný pracovnímu kmitočtu.
S pomocí obr.94 určeme ztrátový výkon v závislosti na napájecím napětí a kapacitě
zatěžovacího kapacitoru. Střední proud tekoucí obvodem je dán spínací dobou a počtem
sepnutí za 1s. Průměrný ztrátový výkon při pravoúhlém vstupním napětí je dán:
T / 2
T / 2
1
1
P = ∫ iN
u0dt
− ∫ iP
( U
DD
− u0
) dt . ( 4.53 )
T
T
0
0
Nahradíme-li i N = i P C(du 0 /dt) (platí pouze při zvětšujícím se vstupním napětí), pak
2
CU
DD 2
P = = CU
DD
f . ( 4.54 )
T
Celkový ztrátový výkon P D je roven součtu P st a P, takže bude:
P
D
2
2
= P + CU f ≈ CU f . ( 4.55 )
st
DD
DD
Situaci ilustruje obr.95. Při kmitočtech nad 1Mhz je příkon obvodů CMOS srovnatelný
s příkonem bipolárních obvodůTTL.
Poznámka: Výše uvedený vztah platí přesně při skokových změnách vstupního napětí
(tj. délka čela a týlu impulsu jsou nulové). Není-li změna skoková, příkon se zvyšuje, neboť
ne celý proud je využit pro nabíjení výstupního kapacitoru. Určitý proud protéká přes kanály
obou otevřených tranzistorů. V praxi se tento jev projeví při napájecích napětích větších než
10V a délce čela a týlu impulsu větší než 200ns. Doporučuje se proto impuls s dlouhým čelem
a týlem připojit pouze na pět vstupů.
4.12 Vícevstupová hradla NMOS a CMOS
Složitější funkční bloky NMOS a CMOS
Jak již bylo uvedeno, mnoho funkčních bloků je odvozeno z invertoru tak, že aktivní
tranzistor je nahrazen paralelním, sériovým či můstkovým zapojením tranzistorů. U obvodů
CMOS je ovšem navíc na každý vstup (aktivní tranzistor) zapotřebí samostatný zatěžovací
tranzistor, který je buzen protifázofě.
4.12.1 Dvouvstupové hradlo NMOS
Pomocí invertoru NMOS je možné vytvořit další dvě základní hradla NAND a NOR.
Obvod znázorněný na obr.2.9 je dvouvstupové hradlo NOR vytvořené ze dvou
identických paralelně propojených řídících tranzistorů (pracujících v módu obohacení) a
jednoho zatěžovacího tranzistoru.

Digitální integrované obvody 95
Když jeden nebo i více vstupů má úroveň U IH , tj. log 1, je na výstupu tohoto úroveň
menší nebo rovna U 0L , tj. log 0.
Pouze když oba vstupy (resp. všechny vstupy) mají úroveň menší nebo rovnou U IL , pak
na výstupu je úroveň rovna: u 0 ≥ U 0H .
Viz pravdivostní tabulka hradla NOR – tab.2.1.
Paralelním připojením dalších aktivních tranzistorů je možné zvýšit počet vstupů.
Ovšem tento počet je limitovám možnostmi zatěžovacího tranzistoru z hlediska jeho
proudového zatížení.
Hradlo NAND je vytvořené sériovým spojením řídících tranzistorů T R a zatěžovacího
tranzistoru T L .
Elektrické schéma dvouvstupového hradla NAND je znázorněno na obr.2.10. proud
přes hradlo prochází pouze, když jsou oba řídící tranzistory sepnuty, tj. na vstupech A a B
musí být U IH , tj. log 1, pak na výstupu je U 0L , tj. log 0. Všechny další kombinace zapříčiňují,
že tranzistorem T L neteče žádný proud a proto na výstupu bude napětí u 0 = U DD , tj. log 1.
NMOS hradlo NAND má na výstupu log 0 pouze tehdy, když na všech vstupech je
log 1 – viz tab.2.2.
Když jeden z aktivních tranzistorů je uzavřen, spotřeba obvodu je malá. Když jsou
otevřeny všechny řídící tranzistory, statická spotřeba je podstatně větší. Hradlo NAND má
významnější spotřebu pouze v jediné kombinaci ze čtyř možných kombinací. Hradlo NOR má
větší spotřebu při třech kombinacích ze čtyř možných. Hradlo NOR má zase výhodu tu, že
všechny emitory u řídících tranzistorů jsou uzemněny.
Na obr.96 vidíme čtyři zapojení hradel NMOS, která využívají tří aktivních tranzistorů.
Na obr.97 jsou potom schématické značky hradel vzniklých s použitím čtyř aktivních
tranzistorů. Jde o vícevstupová a tzv. kombinovaná hradla. Obdobně lze konstruovat hradla
s pěti a více aktivními tranzistory. Pro jednoduchost uvažujme jen varianty se zatěžovacím
tranzistorem s trvalým kanálem (s ochuzováním).
Pro každé hradlo musíme navrhnout rozměry tranzistorů. Zde nastává problém, máme-li
aktivní tranzistory zapojovat sériově. Aby se dodržela úroveň napětí v úrovni L, musí mít
tranzistory větší rozměry, čímž se ovlivní i rychlost, protože se zvětší vstupní a výstupní
kapacity. U výše zapojených tranzistorů se snižuje i skutečné napětí řídící elektrody (vlivem
úbytku napětí na pod ním zapojených tranzistorů). Ke kompenzaci tohoto vlivu je nutno dále
zvětšit rozměry tranzistorů. V praxi se proto používají nejčastěji dva tranzistory v sérii,
výjimečně tři.
Výhodnější je paralelní řazení vstupních tranzistorů. Výstupní napětí je nízké, protože
tranzistory mohou mít menší rozměry, jsou menší vstupní i výstupní kapacity. Při stejném
výstupním napětí jako u obvodu NAND zaujímá obvod NOR na čipu poloviční plochu a při
stejné rychlosti potřebuje obvod NOR asi třikrát menší proud než obvod NAND, čímž se
zmenšuje i ztrátový výkon. Počet paralelně zapojených tranzistorů je omezen vlivem
svodových proudů a především vlivem parazitních kapacitorů mezi kolektorem a substrátem,
které zmenšují rychlost. V praktických zapojeních se může zapojit paralelně až 10 vstupních
tranzistorů.
4.12.2 Logická hradla CMOS
Podobně jako v případě NMOS je možné ze základního invertoru CMOS zkonstruovat
dvě základní hradla NAND a NOR. Je tam ovšem jeden základní rozdíl – každý tranzistor

96 FEKT Vysokého učení technického v Brně
NMOS vyžaduje jeden zatěžovací tranzistor PMOS. Z tohoto důvodu integrované obvody
CMOS nedosahují takovou hustotu integrace jako IO NMOS.
NAND hradlo se vytvoří sériovým propojením NMOS tranzistorů a paralelním
propojením PMOS tranzistorů. U hradla NOR je to obráceně. Funkci obou hradel lze odvodit
jednoduše z funkce hradel NAND a NOR u NMOS a z principu hradla CMOS. Pravdivostní
tabulky jsou stejné pro NMOS a CMOS hradla.
Statická logika NMOS umožňuje realizaci libovolně složitých systémů, a to
kombinačních a sekvenčních. Zde se tím nebudeme již dále zabývat, ale uvedeme srovnání
základních kombinačních obvodů NMOS a CMOS, aby byly zřejmé podobnosti i odlišnosti
mezi těmito dvěma typy obvodů. Jde o obr.98, 99, 100, 101 a 102. Na obr.100 je hradlo typu
AOI (AND-OR-INVERT), pod tímto označením chápeme celou skupinu tří a vícevstupových
hradel, viz obr.96 a 97. Označení AOI se běžně užívá v zahraniční literatuře, v české literatuře
se obvykle označují jako kombinovaná hradla.
Na obr.102 a 103 je zapojení koncových stupňů. Koncové stupně existují ve dvou
variantách, jako invertující a neinvertující. Na obr. 102 jsou nakreslena zapojení invertujících
koncových stupňů. V provedení CMOS jde o jeden invertor (nakresleno) nebo kaskádu tří
invertorů. Neinvertující koncový stupeň v provedení CMOS bude tvořen kaskádou dvou
invertorů. Neinvertující koncový stupeň v provedení NMOS má invertovány signály, které
budí koncovou dvojici tranzistorů (zde označovanou jako zesilovač), viz obr.103.
Postup syntézy logických funkcí u obvodů CMOS je analogický jako u obvodů NMOS,
ale s tím rozdílem, že daný booleovský výraz se realizuje dvakrát. Jednou s tranzistory NMOS
a podruhé s PMOS. Rozdíl vodivosti kanálů způsobuje, že zapojení tranzistorů PMOS je
duální k zapojení tranzistorů NMOS (duální v tom smyslu, že se realizuje na základě duálního
booleovského výrazu). Tj. že sériově zapojeným tranzistorům odpovídá paralelní zapojení a
naopak. Dvojnásobná realizace stejné funkce v obvodech CMOS je potřebná proto, aby
v ustáleném stavu přes tranzistory netekl proud a nebyla potřebná energie na udržení stavu.
Úspora energie tedy vyžaduje zvětšenou plochu čipu (cca 2× větší než pro obvody NMOS).
4.12.3 Symetrie logických hradel
Postup pro určení náběžné a sestupné hrany nebo dob zpoždění t PLH a t PHL u invertoru
CMOS můžeme použít i pro logická hradla NAND, NOR nebo hradla kombinovaná typu
AND-OR-INVERT. Tato hradla jsou v technologii CMOS vytvářena z paralelních a
sériových kombinací tranzistorů typu N a P. Jejich společnou vlastností je, že v závislosti na
kombinaci vstupních signálů jsou některé tranzistory otevřeny a zajišťují vodivé spojení
výstupu logického hradla s napájecím napětím nebo se zemí.
Například u dvouvstupového hradla NAND na obr.3.19 je výstup spojen s napájením,
je-li vodivý některý z paralelní kombinace tranzistorů typu P. Spojení výstupu se zemí
umožňuje sériová kombinace tranzistorů typu N v případě, že oba tranzistory jsou ve vodivém
stavu. Nabíjení a vybíjení zatěžovací kapacity je na obr.3.19 dobře patrné z náhradních
zapojení. Opačná situace je uhradel typu NOR (obr.3.20), kde spojení výstupu s napájením
zabezpečuje sériová kombinace tranzistorů typu P a spojení se zemí paralelní kombinace
tranzistorů typu N.
Vybíjení a nabíjení zatěžovací kapacity přes paralelní nebo sériové kombinace
tranzistorů se projeví v různé délce náběžné a sestupné hrany. Jelikož při nábrhu preferujeme
impulsy, jejichž náběžné a sestupné hrany jsou stejné, je třeba vliv těchto kombinací
vyhodnotit a určit pravidla pro tvorbu a použití logických hradel.

Digitální integrované obvody 97
4.12.4 Symetrie invertoru
Budeme-li od invertoru v technologii CMOS požadovat stejnou náběžnou i sestupnou
hranu, bude rovnost výrazů (3.35) a (3.36) splněna za předpokladu
Po dosazení ze vztahu (3.3) do (3.40)
β N = β P.
W
L
N
N
µ
N P P
⋅ = ⋅ . ( 4.56 )
T
ε
0 X
W
L
P
µ
T
ε
0 X
Tranzistory typu P i typu N jsou vyráběny stejným technologickým postupem, obvykle
se stejnou délkou kanálů L P i L N . U tranzistorů je však rozdílná pohyblivost nosičů náboje.
Pohyblivost elektronů µ N je přibližně dvakrát větší než pohyblivost děr µ P . Dosadíme-li oba
uvedené předpoklady L N = L P a µ N = 2µ P do (3.4.1) dostaneme
W P = 2W N . ( 4.57 )
Invertor se stejnou délkou náběžné a sestupné hrany se nazývá elektricky symetrický.
Velmi důležitým závěrem je zde zjištění, že přibližně poloviční pohyblivost děr je příčinou,
proč u elektricky symetrického invertoru CMOS musí mít tranzistor P dvojnásobnou šířku ve
srovnání s tranzistorem typ N. Tranzistor typu P bude tedy zabírat dvojnásobnou plochu a
bude tak nepříznivě ovlivňovat celkovou hustotu integrace.
V praxi nebude velikost tranzistorů typu P přesně dvojnásobná v porovnání
s tranzistorem typu N, neboť poměr jejich velikostí je ovlivňován ještě dalšími
technologickými parametry zejména silnou dotací jámy.
4.12.5 Symetrie logických hradel typu NAND
Na obr.3.19 je elektrické schéma a náhradní zapojení dvouvstupového hradla typu
NAND. U náhradního zapojení je přidána i celková kapacita zátěže C L . V náhradním zapojení
je však pouze jeden tranzistor typu P nahrazen odporem, protože nabíjení C L probíhá
většinou přes jeden tranzistor typu P, zatímco vybíjení probíhá přes sériovou kombinaci dvou
tranzistorů typu N.
Nahradíme-li pro další výpočty jeden tranzistor typu N o rozměrech W N a L N
jednotkovým odporem R T , bude jeden tranzistor typu P o stejných rozměrech (W N = W P a
L P = L N ) představovat dvojnásobný odpor, tedy 2R T . Z náhradního zapojení na obr.3.19
vyplývá, že pro dvouvstupové hradlo NAND bude
t f = (R T + R T )C L = 2R T C L, ( 4.58 )
t r = 2R T C L . ( 4.59 )
Při stejných rozměrech tranzistorů typu N a typu P bude dvouvstupové hradlo NAND
v technologii CMOS elektricky symetrické.
Stejným postupem můžeme odvodit, že pro třívstupové hradlo NAND bude t f = 1,5t r ,
pro čtyřvstupové t f = 2t r atd. U logických hradel typu NAND sestavených z tranzistorů
stejných rozměrů se nesymetrie se stoupajícím počtem vstupů zvětšuje relativně pomalu.

98 FEKT Vysokého učení technického v Brně
4.12.6 Symetrie logických hradel typu NOR
Na obr.3.20 je elektrické schéma a náhradní zapojení pro dvouvstupové hradlo NOR.
Hodnoty odporů v náhradním zapojení jsou pro stejné rozměry tranzistorů N a P.
Pro náběžnou a sestupnou hranu bude platit
t f = 2R T C L , ( 4.60 )
t r = (2R T + 2R T )C L = 4R T C L .
( 4.61 )
Za předpokladu stejných rozměrů tranzistorů typu N a typu P bude dvouvstupové hradlo
NOR značně elektricky nesymetrické. Pro dosažení symetrie by bylo nutné zvětšit šířku
tranzistorů typu P čtyřnásobně (W P = 4W N ).
S rostoucím počtem vstupů se při použití tranzistorů stejných rozměrů bude nesymetrie
značně zhoršovat. U třívstupového logického hradla typu NOR bude nesymetri 1 : 6 (t r = 6t f ),
u čtyřvstupového bude 1 : 8 (t r = 8t f ) atd.
4.12.7 Možnosti zlepšení symetrie
Předpokládáme-li realizaci obvodu některým z návrhových systémů pro ASIC je vždy
lepší orientovat se u technologie CMOS na logiku typu NAND. Pro zlepšení elektrické
symetrie vyžadují logická hradla typu Nor několikanásobné zvětšení šířky tranzistorů typu P.
U sytému standardních buněk to znamená, že hradla typu NOR budou zabírat mnohem větší
plochu než hradla NAND. U systému na hradlových polích je sestavení elektricky
symetrických hradel ještě obtížnější, neboť zde je k dispozici pouze stejný počet tranzistorů
typu N a typu P, předem určených rozměrů.
V každém schématu však můžeme najít i několik možností, kdy lze vhodným řazením
logických hradel elektrickou symetrii částečně zlepšit. Např. následuje-li invertor za hradlem
typu NOR (obr.3.21), můžeme celkovou symetrii zlepšit nesymetrickým invertorem, který má
stejně velké tranzistory N a P.
Pro další výpočty zavedeme ještě jednotkovou vstupní kapacitu C I jako kapacitu
tranzistoru typu N, který lze nahradit jednotkovým odporem R T . Jelikož vstupní kapacita
tranzistoru (3.22) je přímo úměrná jeho rozměrům, bude tranzistor o dvojnásobné šířce
představovat kapacitu 2C I atd.
U tranzistorů typu P bude jednotkovou vstupní kapacitu C I vykazovat tranzistor o
stejných rozměrech jako tranzistor typu N, tedy takový tranzistor, který nahrazujeme
odporem 2R T .
Pro náhradní zapojení na obr.3.21 potom bude délka náběžné a sestupné hrany
t
f
= 4RT
2C
I
+ RT
2C
I
= 10RT
C
I
t = R 2C
+ 2R
2C
= 6R
C
( 4.62 )
r
T
I
T
I
T
I

Digitální integrované obvody 99
Zvláštním případem je řetěz invertorů. Při kaskádním řazení invertorů dostaneme stejně
velké hodnoty náběžné i sestupné hrany pro řetěz elektricky symetrických i elektricky
nesymetrických invertorů. Např. pro řetěz invertorů na obr.3.22 to bude
R 3C
T
2R
T
I
2C
+ R 3C
I
T
+ R
T
I
2C
+ R 3C
I
T
+ 2R
T
I
+ R 3C
2C
I
T
+ R
T
I
= 12R
2C
I
T
C
I
= 12R
T
C
I
( 4.63 )
S ohledem na úsporu plochy a snížení spotřeby je v praxi preferován řetězec
nesymetrických invertorů.
Přenosové hradlo. Zvláštností obvodů NMOS a CMOS je možnost konstruovat tzv.
přenosové hradlo (transfer gate). Přenosové hradlo může realizovat funkci spínače digitálního
nebo analogového signálu a ve spojení s kapacitorem i funkci paměťového elementu.
Přenosové hradlo plní funkci obousměrného spínače, což je dáno tím, že kolektor a emitor
tranzistoru MOS nejsou určeny strukturou, ale zapojením (na rozdíl od bipolárního
tranzistoru). Přenosová hradla se běžně používají ve statických i dynamických (viz později)
digitálních obvodech i v obvodech analogových.
V předchozí části bylo uvedeno, že společnou vlastností všech hradel typu invertor,
NAND, NOR a kombinovaných je, že zajišťují vodivé spojení výstupu logického hradla
s napájením nebo se zemí. Přenosové hradlo je v tomto ohledu výjimkou, neboť slouží jako
spínač, který určuje, zda logická úroveň z výstupu logického hradla bude nebo nebude
přivedena na vstup následujícího logického hradla. Přenosové hradlo je tedy řazeno přímo do
cesty signálu (obr.3.23).
Pro logickou simulaci je nutné vědět, jaký vliv má přenosové hradlo na jednotlivá
zpoždění. V technologii CMOS je přenosové tvořeno paralelním spojením tranzistoru typu N
a tranzistoru typu P. Proto je nutné seznámit se podrobněji s funkcí jednotlivých tranzistorů
v tomto zapojení.
Přenosové hradlo v provedení NMOS je znázorněno na obr.104a. je realizované jedním
tranzistorem T N s indukovaným kanálem (U T > 0). Geometrické rozměry tranzistoru závisí na
kapacitě zátěže C L a požadované rychlosti přenosu.
Přenosové hradlo v provedení CMOS (obr.104b) obsahuje dvojici (paralelně
zapojených) komplementárních tranzistorů (T N a T P ) a invertor, který zabezpečuje inverzi
ovládacího signálu.
Pravdivostní tabulka přenosového hradla (obr.104c) je totožná s pravdivostní tabulkou
statického klopného obvodu typu D. Ve funkci paměťového prvku vystupuje kapacitor C L
(vlivem svodových proudů je to jen krátkodobá paměť a anpětí na kapacitoru je třeba
periodicky obnovovat).
Přenosové hradlo s jedním tranzistorem pracuje jako dvousměrný spínač, ale jen na
nízkých kmitočtech a nemůže spínat vstupní napětí větší než U GS – U T .
Přenosové hradlo CMOS má výhodnější vlastnosti. Pracuje i při vysokých kmitočtech a
spíná vstupní napětí v celém rozsahu od 0 V do napětí U DD (resp. v rozsahu od U SS do U DD ,
když U SS ≠ 0 V, např. při spínání sinusového napětí s rozkmitem ±5 V musí být U DD ≥ +5 V a
U SS ≤ -5 V).
Jak již bylo uvedeno, přenosové hradlo CMOS se řídí opačnými úrovněmi napětí na
řídících elektrodách G N a G P . Při úrovni H (U DD ) na řídící elektrodě G N a řpi úrovni L na G P
je hradlo (spínač) otevřené a při opačných úrovních je zavřené. Odpor otevřeného hradla mezi

100 FEKT Vysokého učení technického v Brně
vstupem a výstupem je závislý na velikosti vstupního napětí, na rozdílu napětí mezi substráty
a na velikosti proudu procházejícího mezi vstupem a výstupem.
4.13 Tranzistor typu N jako spínač
Na obr.3.24 je znázorněna situace, kdy přes tranzistor typu N přenášíme signál log 0.
Vstupní kapacita následujícího logického hradla se tedy bude přes tranzistor typu N vybíjet.
Vybíjení kapacitoru začne po přivedení napájecího napětí na GATE tranzistoru. Po
celou dobu vybíjení bude tranzistor otevřen a bude platit U GS = U DD . Nastane tedy stejná
situace jako při vybíjení tranzistoru typu N u invertoru (obr.3.16). Pracovní bod se bude
pohybovat po jedné charakteristice (obr.3.18), přičemž tranzistor se bude nacházet nejdříve
v saturaci a potom v lineární oblasti.
Jelikož U DS = U OUT , bude graf závislosti I DS = f(U OUT ) na obr.3.25 stejný jako VA
charakteristika tranzistoru pro U GS = U DD .
Obr.3.26 znázorňuje situaci, kdy přes tranzistor typu N přenášíme signál log 1. Vstupní
kapacita následujícího logického hradla se bude v tomto případě přes tranzistor nabíjet.
Pohyb pracovního bodu je znázorněn na obr.3.27. Bod A představuje klidový stav před
začátkem nabíjení. Otevření tranzistoru nastane i zde po přivedení napětí U DD na GATE
tranzistoru. Jelikož v počátečním stavu U OUT = 0 V, bude při otevření tranzistoru
U GS = U DS = U DD a pracovní bod přejde do bodu B. Tranzistor je v saturaci, neboť
U DS > (U GS - U TN ). Při nabíjení bude stoupat napětí U OUT . Stoupající napětí na elektrodě
SOURCE má za následek pokles U GS i U DS . Protože po celou dobu nabíjení platí U GS = U DS ,
bude tranzistor stále v saturaci a pracovní bod se bude s klesajícím U GS posouvat na nižší
charakteristiky po křivce U GS = U DS , vyzančené na obr.3.27. Nabíjení končí v bodě C, kde
I DS = 0. Proud tranzistorem přestane téct, poklesne-li napětí U GS na hodnotu U GS = U TN (viz
3.2). tato podmínka bude splněna, dosáhne-li při nabíjení výstupní napětí hodnoty
U OUT = U DD – U TN . Tranzistorem typu N tedy nemůžeme přenést plnou úroveň log 1.
Přenesené napětí bude vždy nižší o hodnotu U TN . Výsledný graf závislosti I DS = f(U OUT ) na
obr.3.28 získáme přenesením křivky U GS = U DS z obr.3.27 do transformovaných souřadnic,
protože U OUT = U DD – U DS .
4.14 Tranzistor typu P jako spínač
Obdobným postupem můžeme odvodit i závislosti proudu a napětí při přenosu úrovní
log 0 a log 1 přes tranzistor typu P. Situace však bude opačná, neboť při nabíjení dosáhne
napětí na kapacitě plné úrovně log 1. Vybíjení však bude ukončeno, klesne-li napětí na
výstupu na hodnotu |U TP |. Závislost I DS = f(U OUT ) pro nabíjení i vybíjení kapacitoru přes
tranzistor typu P je znázorněno na obr.3.29.
Uvažujme pozitivní logiku s úrovněmi L a H. předpokládejme, že na C je log 1 (tj. na
hradle N kanálového tranzistoru T 1 je log 1 – U 1V ) a na ⎯C je log 0 (tj. na hradle P kanálového
tranzistoru T 2 je log 0 – U 0V ). Jestliže na A je log 1, tj. U 1V , potom napětí mezi emitorem a
hradlem tranzistoru T 1 bude: u GS1 = U 1V – U 0V = 0; to znamená, že T 1 je |zavřený. Kdežto
hodnota napětí mezi emitorem a hradlem tranzistoru T 2 bude: |u GS2 | = U 1V – U 0V > U T . u GS2 je
negativní, resp. napětí na hradle tranzistoru T 2 vůči jeho emitoru je negativní, proto je
tranzistor T 2 otevřen. Protože na kolektoru není přiložené napětí, T 2 pracuje v ohmické-

Digitální integrované obvody 101
lineární oblasti, kde u DS2 ∼ 0. Jinými slovy, tranzistor T 2 se chová jako nízký odpor spojující
výstup se vstupem a proto i na B bude log 1, tj. B = U 1V = A.
Podobným způsobem lze ukázat, že když A = U 0V , potom T 2 je vypnut (zavřen) a T 1 je
otevřen a B = U 0V = A.
Uvažujme nyní případ, kdy na C je log 0, tj. U 0V , to znamená, že na hradle T 1 je U 0V a
na hradle T 2 je U 1V . Když na vstupu je U 1V , pak u GS1 je negativní, tj. na hradle T 1 N
kanálového tranzistoru je negativní napětí – tranzistor T 1 je zavřen. Kdežto hodnota
u GS2 = U 1V – U 1V = 0, to znamená, že i tranzistor T 2 je rovněž zavřen. Protože oba tranzistory
jsou zavřeny, přenos hradlem je uzavřen. Jestliže na vstupu je U 0V , znovu jsou oba tranzistory
uzavřeny.
Závěrem lze shrnout: jestliže C = log 1 = U 1V , přenosové hradlo je otevřeno a přenáší
informaci ze vstupu na výstup B = A, kdežto když C = log 0 = U 0V , žádný přenos neexistuje.
V zapojení na obr.106 je substrát tranzistoru s kanálem N na stálém napětí U SS a
substrát tranzistoru s kanálem P na stálém napětí U DD . Při vstupním napětí u i = U DD je
otevřený tranzistor s kanálem P a tranzistor s kanálem N je zavřený, protože U H – u i < U TN .
Při u i = 0 V jsou pracovní podmínky opačné. V určitém rozsahu vstupních napětí u i jsou
otevřené oba tranzistory a výsledný odpor závisí na odporech obou tranzistorů. Odpor
otevřeného hradla na obr.106 se stálým napětím substrátu je řádově několik set ohmů až
několik kiloohmů a závislost odporu na napětí mezi vstupem a výstupem má výrazné
maximum. Existují proto složitější zapojení přenosového hradla, kde napětí substrátu je
proměnlivé (mění se souhlasně s u i ).
Přenosové hradlo je v technologii CMOS realizováno paralelním spojením tranzistorů
typu P a typu N (obr.3.23). Tato kombinace eliminuje nevýhodu samotných tranzistorů. I
když se při nabíjení kapacitoru proud tranzistorem typu N zastaví při U OUT = U DD – U TN ,
nabíjení pokračuje přes tranzistor typu P až do hodnoty U OUT = U DD . Stejně tak při vybíjení
teče od počátku proud oběma tranzistory, ale vybití až na hodnotu U OUT = 0 zabezpečí
v konečné fázi tranzistor typu N.
Jestliže si přeneseme závislosti proudů oběma tranzistory při nabíjení z obr.3.28 a
obr.3.29 do obr.3.30, můžeme určit průběh celkového proudu přenosovým hradlem jako jejich
součet.
Z obr.3.30 je patrná velmi důležitá skutečnost. Výsledný proud přenosovým hradlem
klesá v závislosti na napětí přibližně lineárně. Ke stejnému tvaru křivky výsledného proudu
bychom dospěli i pro vybíjení. Pro přenosové hradlo můžeme učinit tento závěr:
Platí-li pro oba tranzistory β N = β P a U TN = |U TP |, je počáteční hodnota proudu
přenosovým hradlem, po otevření obou tranzistorů, rovna 2I S , přičemž I S je hodnota
saturačního proudu těchto tranzistorů při U GS = U DD . Vzhledem k téměř lineární závislosti
proudu na napětí, můžeme přenosové hradlo pro celou dobu činnosti nahradit odporem
R
PH
U
=
=
U
DD
DD
2I
S β
GS T
( U − U ) 2
,
( 4.64 )
kde
β = β = β , U = U = U .
N
P
T
TN
TP
Pro nabíjení a vybíjení kapacitoru přes přenosové hradlo můžeme použít známé
exponenciální vztahy pro RC-článek. Časová konstanta bude součinem R PH C L .

102 FEKT Vysokého učení technického v Brně
Chování přenosového hradla blíže objasníme na příkladu podle obr.107. Na obr.107a je
znázorněna situace, kdy se kondenzátor C nabíjí přes přenosové hradlo z počátečního napětí
u 0 = 0 V na konečné napětí u 0 = 5 V. Je-li napětí u 0 menší než 4 V, proud teče přes oba
tranzistory. Když však u 0 dosáhne hodnoty 4 V, uzavře se tranzistor s kanálem N. Proud
potom protéká jen tranzistorem s kanálem P, a to až do chvíle, kdy výstupní napětí dosáhne
konečné hodnoty, tj. u 0 = 5 V (kondenzátor se nabije).
Na obr.107b je znázorněna situace, kdy se kondenzátor vybíjí z počáteční hodnoty
u 0 = 5 V na konečné napětí u 0 = 0 V přes přenosové hradlo. Nejprve se kondenzátor C vybíjí
přes oba tranzistory. Když však napětí u 0 dosáhne hodnoty u 0 = -U TP = 1 V, tranzistor
s kanálem P se uzavře a vybíjení kondenzátoru se dokončí přes tranzistor s kanálem N.
Obvody pro zvyšování ovládacího napětí. V obvodech NMOS je někdy zapotřebí
spínat přenosovým hradlem vyšší napětí. Na obr.108 je znázorněn princip obvodu
s kapacitním zvyšováním vnitřních ovládacích napětí. Obvod umožňuje řízení přenosu
impulsu s výškou U DD přes tranzistor T S . Funkce obvodu plyne z časového diagramu signálů.
Přenos impulsů napětí u i je možný (povolený) jen v době, kdy u R = 0. Na řídící elektrodě
tranzistoru T S je v této době napětí u G = U DD – U TL . Na výstupu je nulové napětí a
kondenzátor se nabije na napětí u G . V době náběhu vstupního napětí u i na hodnotu U DD se
kapacitním přenosem zvýší napětí u G na hodnotu vyšší než U DD a tranzistor T S přenáší plnou
velikost napětí u i .
Podobné obvody kapacitního zvyšování vnitřních ovládacích napětí se využívají při
konstrukci rychlých výkonových stupňů pro generování vnitřních signálů a při konstrukci
výstupních obvodů IO.
4.15 Dynamické obvody
Kromě obvodů CMOS existuje ještě jedna cesta ke snížení ztrátového výkonu.
Tranzistory MOS se vyznačují tím, že mají velký vstupní odpor ze strany řídící elektrody. To
lze využít k zapamatování informace na parazitních kondenzátorech (hlavní podíl má
parazitní kapacita mezi hradlem a substrátem ∼0,1 pF), na kterých k udržení informace není
potřebné dodávat žádný příkon. Na této myšlence jsou založeny dynamické obvody.
Protože ovšem vstupní odpor tranzistoru je konečný, je třeba náboj kondenzátoru
periodicky obnovovat )s kmitočtem 10 kHz i více). Přívlastek dynamický pochází od tohoto
obnovování, tj. že v obvodu se stále něco děje.
Dynamický kombinační obvod poměrového typu je znázorněn na obr.109. samotný
invertor je složen z tranzistoru T L a bloku A aktivních tranzistorů, navrhnutého stejně jako u
statických obvodů invertorů. Na rozdíl od statických obvodů je v dynamických obvodech
hradlo zatěžovacího tranzistoru buzeno hodinovými impulsy a invertor je doplněn vazebním
tranzistorem T V .
Po dobu hodinového impulsu φ = U GG se kondenzátor C nabije na napětí u os nebo u od
podle toho, je-li blok A vodivý nebo nevodivý.
Při φ = 0 je vazební tranzistor uzavřen a izoluje kondenzátor C od invertoru. Tím se na
něm uchovává nastavené napětí.
Je uzavřen také T L a napájecí napětí U DD je od obvodu odpojeno – nespotřebovává se
žádná energie. To je zásadní rozdíl v porovnání se standardními NMOS obvody.

Digitální integrované obvody 103
Tranzistor T V je obousměrný přepínač, kde svorka 2 je ve funkci emitoru, když se
kapacitor C nabíjí z napájecího zdroje, zatímco svorka 1 je emitorem, když se kapacitor C
vybíjí na zem. Tento vazební tranzistor T V slouží pouze k nabíjení a vybíjení kapacitoru a
proto může mít minimální rozměry.
Úroveň u os nebo u od se nastaví díky poměru rozměrů tranzistorů (K ≠ 1), proto se
uvedený typ dynamických obvodů nazývá poměrový.
Na poměru tranzistorů T 1 a zatěžovacího tranzistoru T 2 v otevřeném stavu. Tento
poměr bývá (T 1 : T 2 ) 1 : 5. Velikost poměru se nastaví změnou geometrických rozměrů W/L
tranzistoru T 1 a T 2 . (T 2 má větší délku kanálu L a menší šířku kanálu W než tranzistor T 1 ).
4.16 Dvoufázová poměrová paměťová buňka
Kaskádním zapojením dvou dynamických invertorů se umožňuje přenášet informace
jednoho bitu, která je uchována ve formě náboje v kapacitoru C prvního invertoru ovládaného
hodinovými impulsy Φ 1 pomocí druhého dynamického invertoru prostřednictvím hodinových
impulsů Φ 2 .
Typická buňka dynamického posuvného registru se skládá ze dvou, v kaskádě
zapojených dynamických invertorů, ovládaných dvoufázovými hodinovými impulsy. Její
elektrické schéma a tvar hodinových impulsů Φ 1 a Φ 2 jsou znázorněny na obr.2.12.
Každá buňka tohoto registru obsahuje 6 tranzistorů NMOS (pracujících
v obohacovaném módu). Na vstupu buňky je úroveň u i , která je na kapacitoru C 1 . (Tato
úroveň pochází od předchozího stupně, neboť je to vstupní signál, pokud se jedná o první
stupeň posuvného registru). V čase t = t 1 hodinový impuls Φ 1 nabývá hodnoty U DD ⇒
tranzistory T 2 a T 3 jsou otevřeny. Úroveň z C 1 přenese invertor (tvořený tranzistory T 1 a T 2 )
jako její komplementární úroveň na kapacitor C 2 (např. úroveň odpovídající log 0 na C 1 se
přenese na C 2 jako log 1 a obráceně), tzn. u i ⇒⎯u i = u 1 .
V čase t = t 2 je Φ 1 = 0 ⇒ T 2 a T 3 se zavřou a na C 2 se udržuje úroveň u 1 tak dlouho,
pokud Φ 1 = 0.
V čase t = t 3 je Φ 2 = U DD , T 5 a T 6 se otevřou. Úroveň z C 2 , tj. u 1 přenese invertor
(tvořený tranzistory T 4 , T 5 ) jako její komplementární úroveň na kapacitor C 3 , tzn. u 1 ⇒
⎯u 1 = u 0 . Úroveň na vstupu u i se přenesla na výstup jako její identická úroveň u 0
(u i ⇒⎯u i = u 1 ; u 1 ⇒⎯u 1 = u 0 ⇒ že u i = u 0 ). Informace jednoho bitu ze vstupu (log 0 nebo
log 1) se přenesla na výstup (znovu log 0 nebo log 1). Na výstupu se tato informace objevila
zpožděná o čas, který je dán periodou hodinových pulsů. Tato buňka může být nazvaná i jako
1-bitová zpožďovací linka.
Část buňky tvořená tranzistory T 1 , T 2 , T 3 může být nazvána master (angl. hlavní nebo
řídící) a část T 4 , T 5 , T 6 slave (pomocná nebo ovládaná).
Aby se informace uložená v registru udržela (je uložena ve formě náboje na
parazitních kapacitorech C 1 , C 2 , C 3 ,…), nesmí frekvence hodinových impulsů klesnout pod
jistou minimální hodnotu.
Když je perioda hodinových impulsů relativně dlouhá, náboj na parazitních
kapacitorech se může vybíjet v důsledku parazitních svodových proudů a informace se ztratí.
Zatěžovací tranzistory jsou ovládány hodinovými impulsy a když Φ 1 nebo Φ 2 jsou
na nule, invertory nespotřebovávají žádnou energii. To je velká výhoda.

104 FEKT Vysokého učení technického v Brně
Typické aplikace posuvných registrů jsou např. sériové paměti pro kalkulátory,
obrazovkové displeje, zpožďovací vedení a v zařízeních pro komunikaci.
Poznámka: Významnou výhodou u IO NMOS je, že mají v logických hradlech pouze
jeden zatěžovací tranzistor (nezávisle na počtu aktivních tranzistorů v daných hradle). To je
velká výhoda především z hlediska zvyšování hustoty integrace. Zatěžovací tranzistor
vyžaduje samozřejmě větší plochu než aktivní tranzistory, ale toto zvětšení plochy není tak
významné vzhledem k tomu, jak již bylo vzpomenuto, že je zatěžovací tranzistor pouze jeden
pro jedno hradlo.
Uchovávat informaci na kondenzátoru je možné také v tzv. bezpoměrových
dynamických obvodech, ve kterých mají všechny tranzistory stejné rozměry, přičemž rozměry
jsou minimální jaké dovolují návrhová pravidla. Zaplatíme za to tím, že namísto
jednofázových musíme použít dvojfázové nebo čtyřfázové hodinové impulsy.
Omezíme se na vysvětlení principu činnosti čtyřfázových obvodů, protože tytp jsou
nejlepším kompromisem mezi protichůdnými požadavky na jednoduchost realizace,
odebíraný příkon z napájecího zdroje, obsazení plochy čipu apod.
Na obr.110 je uveden jeden druh čtyřfázového bezpoměrového obvodu. C v2
představuje kapacitu spoje výstupu a vstupní kapacitu buzeného invertoru, C v2 je parazitní
kapacita. Hovoříme také o dynamických pseudo-NMOS obvodech. Přívlastek pseudo pochází
od toho, že logická funkce je sice realizovaná N-kanálovými tranzistory, ale zatěžovací
tranzistory T L1 a T L2 jsou P-kanálové. Vyrábí se v technologii CMOS. Stejně dobře bychom je
mohli nazvat dynamické obvody CMOS.
Během hodinového impulsu Φ 1 = 0 je tranzistor T N uzavřený a T L1 a T L2 jsou vodivé.
To znamená, že kondenzátory C v1 a C v2 se nabijí na napětí U DD . Tuto etapu nazýváme etapou
předběžného nabíjení kondenzátorů (přednabití) a označujeme ji písmenem P (z angl.
precharge).
V dalším taktu (etapě) je Φ 1 = 1. Tranzistory T L1 a T L2 se uzavřou a tranzistor T N se
stane vodivým. Hodinovým impulsem Φ 2 se uvede do vodivého stavu i přenosový tranzistor
(přenosové hradlo) T L3 . V závislosti na realizované logické funkci vstupních signálů v bloku
A nastane jedna ze dvou možností. Je-li aktivní blok vodivý, kondenzátory se vybijí a bude
u 0 = log 0. Pokud aktivní blok není vodivý, napětí na kondenzátorech zůstane nezměněné.
Tuto etapu nazýváme etapou nestavení a označujeme ji písmenem E (od angl. evaluation).
Protože hodinové impulsy Φ 3 a Φ 4 nejsou k obvodu podle obr.110 přivedeny, je
výstup invertoru po dobu těchto impulsů na úrovni, kterou označíme symbolem H (od angl.
hold). Kondenzátor C v1 je odpojený a nastavené napětí se na něm drží. Namísto hodinových
impulsů Φ 1 a Φ 2 jsme mohli logický člen aktivizovat hodinovými impulsy Φ 2 a Φ 3 nebo Φ 3 a
Φ 4 či Φ 4 a Φ 1 (tj. některou po sobě jdoucí dvojicí impulsů). Pak jsou přirozeně posunuty i
jednotlivé etapy P, E, H v závislosti na hodinových impulsech. Přehled etap v závislosti na
aktivizujících hodinových impulsech udává tabulka buzení, přičemž typ logického členu se
rozlišuje dvojicí hodinových impulsů, které jej aktivují.
Logický obvod může správně pracovat jen tehdy, jestliže v etapě E je na jeho vstupech
ustálené napětí. To znamená, že každý jeho vstup musí být buzen obvodem, který je v té době
v etapě H. Tabulka buzení dává úplnou informaci o možných způsobech vzájemného spojení
(buzení) logických obvodů. Ještě přehledněji to znázorňuje graf buzení. Čísla v uzlech grafu
udávají typ obvodu. Orientovaná větev vychází z uzlu budícího obvodu a končí na uzlu, který
reprezentuje buzený obvod. Z grafu buzení je vidět, že každý typ může budit další dva typy
logických obvodů.

Digitální integrované obvody 105
4.17 Dynamický posuvný registr CMOS
Stupeň (buňka) dynamického posuvného registru CMOS je podobný buňce
dynamického posuvného registru NMOS. Stupeň je tvořen dvěma přenosovými členy CMOS
a dvěma invertory CMOS – obr.2.18. Dva přenosové členy Q 1 a Q 2 plní stejnou funkci jako
obousměrné přepínače T 3 a T 6 , v případě buňky NMOS. Přenosové členy jsou ovládány
komplementárními hodinovými impulsy Φ a⎯Φ.
Když Φ = U DD (log 1), pak Q 1 přenáší a hodnota (úroveň) u i přítomná na vstupu
posuvného registru se objeví i na kapacitoru C 0 . Invertor I 1 tuto úroveň (invertuje) změní na
hodnotu⎯u i . Na výstupu invertoru I 1 bude tedy hodnota⎯u i = u 1 .
V další polovině cyklu je Φ = 0, pak Q 1 nepřenáší, C 0 udržuje hodnotu u i a na
kapacitoru C 1 zůstává stále hodnota⎯u i = u 1 . Rovněž když Φ = 0 (⎯Φ = U DD ) Q 2 přenáší a
spojuje C 1 paralelně s C 2 . Invertor I 2 tuto úroveň u 1 invertuje na úroveň ⎯u 1 = u i = u 0 . Úroveň
u 1 se tedy přenesla z kapacitoru C 2 na kapacitor C 3 , tj. na výstup jako její komplementární
hodnota, tj. ⎯u 1 = u i .
Na konci tohoto cyklu je tedy hodnota úrovně u i ze vstupu dynamického registru (u i
může být buď log 1 nebo log 0) rovna hodnotě na výstupu dynamického registru, protože
u i ⇒⎯u i = u 1 ⇒⎯u 1 = u i = u 0 .
4.18 Obvody typu domino
Standardní hradlo CMOS vyžaduje vždy k tranzistoru NMOS komplementární
tranzistor PMOS. Tranzistor PMOS musí mít na přenos stejně velkého proudu jako přenáší
tranzistor NMOS větší plochu (protože µ P < µ N ). Při realizování složitějších funkcí, kdy se
v logickém hradle (obvodě) vyžaduje větší počet komplementárních dvojic tranzistorů NMOS
a PMOS, lze výhodně využít tzv. domino logiku. Je to dynamická logika podobná logice
s tranzistory NMOS, kde jeden tranzistor PMOS je využit jako zatěžovací tranzistor pro více
tranzistorů NMOS.
Obvody typu domino mají některé rysy společné s právě uvedenými dynamickými
pseudo-NMOS obvody. I u nich rozeznáváme etapu přednabití P, etapu vyhodnocení E a
etapu držení H. Podstatný rozdíl spočívá v tom, že přechod z etapy P k etapě E se uskutečňuje
hodinovým impulsem, který budí současně všechny logické obvody. To umožňuje maximálně
využít rychlost logických obvodů.
Obvod typu domino vidíme na obr.111. Připomíná obvod pseudo-NMOS, který budí
invertor CMOS. Obvod je v etapě přednabití P, když není přítomen hodinový impuls
(CL = 0). Tehdy je tranzistor T P vodivý a T N nevodivý. Etapa nastavení E začne příchodem
hodinového impulsu (CL = 1), tehdy se tranzistor T P uzavře a T N otevře.
V etapě P se kondenzátor C 1 nabije přes tranzistor T P na napětí U DD , takže napětí na
výstupu je u 0 ≅ 0 V. V etapě E se kondenzátor C 1 buď vybije, anebo nevybije – podle toho,
zda je blok A vodivý nebo není (což je dáno vstupními signály). Při vybitém kondenzátoru se
velikost výstupního napětí nastaví přibližně na U DD .
Obvod typu domino v etapě P uvede do nevodivého stavu všechny tranzistory, které
budí. Proto všechny obvody mohou být současně přepínané z etapy P do etapy E společnými
hodinovými impulsy.

106 FEKT Vysokého učení technického v Brně
Změny logických úrovní se v etapě E řetězovitě šíří od jednoho obvodu k druhému.
Připomíná to řadu postavených kostek domino, které se postupně (řetězovitě) svalí, tj. první
kostka svalí druhou a ta třetí atd. Odtud pochází název těchto obvodů.
Obvody typu domino mají řadu dobrých vlastností: energii potřebují jen na změnu
stavu, zabírají malou plochu, nejsou kritické na parazitní kapacitory, jsou rychlé a potřebují
jen jedny hodinové impulsy.Domino logika je výhodná především, když je použito velkého
počtu vstupů.
Nedostatkem obvodů typu domino je, že jsou neinvertující. To má za následek, že
s nimi nelze realizovat všechny logické funkce. Ve skutečnosti to není problém, protože
mohou být doplněny statickými invertory CMOS. Ovody typu domino jsou kompatibilní
s obvody CMOS, a to nejenom úrovněmi signálů, ale i tím, že jsou vyráběny stejnou
technologií.
Jako příklad dynamické logiky typu domino lze uvést hradlo AND-OR – obr.2.19.
Činnost domino hradla je ovládána hodinovým impulsem Φ (jednofázový hodinový
impuls), přiváděným na hradlo tranzistoru PMOS (T 7 ) a na hradlo ovládacího tranzistoru
NMOS (T 1 ). Parazitní kapacitor C slouží jako zatěžovací prvek části hradla.
Když Φ = 0, potom T 1 je uzavřen a tranzistory T 2 , T 3 a T 4 až T 6 neprotéká žádný
proud. Tranzistor T 7 (PMOS) je otevřen (jeho hradlo je vůči jeho kolektoru na záporném
potenciálu) a nabíjí kapacitor C na hodnotu U DD . Na vstupu invertoru je vysoká úroveň –
log 1 a výstupní napětí je na nízké úrovni u 0 = U 0L , tj. log 0.
Když Φ = 1, tranzistor T 1 se otevře a T 7 zavře. Jestliže na vstupech A, B nebo na
vstupech C, D, E je log 1, tj. U IH , případně na všech vstupech AB + CDE = U IH , náboj na
kapacitoru C se vybíjí přes T 3 -T 2 -T 1 nebo T 6 -T 5 -T 4 -T 1 . Vybití náboje na C uvede vstup
invertoru do úrovně log 0 a na jeho výstupu bude log 1 (U 0H ). když na některém ze vstupů A a
B a některém ze vstupů C, D, E je log 0 (U IL ), kapacitor C se nemůže vybíjet a stav na vstupu
invertoru se nemění.
4.19 Digitální obvody s tranzistory MESFET
Arzenid galia, dnes již běžně používaný k výrobě mikrovlnných součástek, se
postupně prosazuje v oblasti digitálních obvodů pro nejvyšší rychlosti. Z důvodů uvedených
dříve se zde neužívají tranzistory MOSFET, ale MESFET. Obvodové řešení digitálních
obvodů je proto poněkud jiné. Užívají se především tranzistory D-MESFET, které mohou
pracovat při vyšších rychlostech, ale za cenu většího ztrátového výkonu (při nulovém napětí
hradla je tranzistor otevřen). K uzavření tranzistoru D-MESFET s kanálem typu N je
zapotřebí záporné napětí a napájecí napětí kolektoru je kladné. Logické obvody s těmito
tranzistory proto potřebují dvě napájecí napětí a navíc je nutné posouvání úrovní napětí pro
vzájemné přizpůsobení pracovních podmínek tranzistorů na vstupech a výstupech.
Firmy Hewlett-Packard a Hughes využívají logické úrovně +0,5 V a –2 V (tedy
rozkmit do záporné oblasti) a schéma obdobné obvodům ECL. Výstupní úroveň upravují
posouvací Schottkyho diody. Obvody se označují zkratkou BFL (Buffered FET Logic), mají
poměrně velký ztrátový výkon, protože posouvacími diodami protéká velký proud.
Oddělovací tranzistor se anglicky označuje buffered FET, od toho pochází název obvodů. Při

Digitální integrované obvody 107
paralelním řazení tranzistorů na vstupu (obr.112) obvod realizuje funkci NOR. Při případném
sériovém řazení pak funkci NAND.
Jiné řešení pochází od firmy Rockwell. Obvody jsou označovány zkratkou SDFL
(Schottky Diode FET Logic). Jsou stejně rychlé jako BFL, mají však menší ztrátový výkon a
umožňují větší hustotu integrace. Příklady uvádí obr.113. Jde vlastně o diodovou logiku.
Prahové napětí tranzistorů je kolem –1 V. Napájecí napětí U DD je 2 Va více, U SS je –1 V až -
1,5 V. vstupů bývá nejvýše 8 až 10. Realizuje se funkce NOR. Jednoduchý výstup hradla
dociluje logický zisk 2, posílený 4 až 10. Nabízí se i možnost vytvoření funkce logického
součinu nejvýše dvou proměnných, zařazením dvou spínacích tranzistorů do série. Obvod na
obr.113c realizuje funkci:
( A + B + C + D) ⋅ ( E + G + H I )
Y = + .
Při napájecím napětí 2 V jsou logické úrovně 0,3 V a 1,5 V. při zvýšení napájecího
napětí na U DD = 3,3 V získáme obvod slučitelný s úrovněmi TTL.
4.20 Shrnutí základních vlastností logických unipolárních IO
Základní vlastnosti logických integrovaných obvodů NMOS a CMOS lze stručně
shrnout následovně:
Jednoduchý digitální model tranzistoru MOS představuje spínač, jehož vypnutí a
sepnutí je ovládané napětím na hradle. V případě, že spínač je vypnut, je odpor mezi
emitorem a kolektorem tranzistoru velmi vysoký a obvod je přerušen. Když je spínač sepnut,
jeho odpor je nízký a může být snižován napětím na hradle nebo zvětšováním poměru W/L.
Napětí potřebné k sepnutí nebo vypnutí tranzistoru MOS se nazývá prahové
napětí U T . Prahové napětí je funkcí parametrů technologického procesu (tloušťka hradlového
izolantu, koncentrace substrátu, efektivní náboj ve struktuře MOS apod.), substrátového
napětí U BS a obecně i napětí U DS . Hodnotu U T lze v technologickém procesu definitivně
ovládat iontovou implantací, když se do oblasti kanálu implantuje vhodná příměs. Proto
návrhář integrovaných obvodů MOS může využívat tranzistory s různou hodnotou U T . Např.
v invertorech NMOS mají aktivní tranzistory (budiče), pracující v režimu obohacovacím,
hodnotu U T = 0,7V a zatěžovací tranzistory, pracující v režimu ochuzovacím, hodnotu U T = -
2V. Tranzistory NMOS se navrhují i s U T = 0,3V (pracují v silně obohacovacím režimu) a
k nim zatěžovací tranzistory se navrhují s hodnotou U T = -1V. Rovněž se mohou navrhovat
tranzistory s nulovým U T .
Kolektorový proud tranzistoru I DS a je funkcí provozních napětí. Pod hodnotou U T , když
U TGS < U T teče tranzistorem MOS malý proud (podprahový proud), který je exponenciální
funkcí napětí U DS a U GS . Tento mod činnosti se nazývá podprahová oblast a proud I DS je
podstatně nižší než za podmínky, kdy U GS > U T . Když U T < U GS , proud I DS je funkcí (U GS -
U T ) a U DS . Při nízkých hodnotách U DS , kdy platí U DS < (U GS - U T ), je proud I DS přibližně
lineárně úměrný faktoru (U GS - U T ). U DS . Se zvyšující se hodnotou U DS se proud I DS postupně
stává nezávislí na hodnotě U DS , I DS se dostává do saturace. Tento mod činnosti se nazývá
saturační oblast.

108 FEKT Vysokého učení technického v Brně
Pro dané U T a pro dané hodnoty provozních napětí závisí proud I DS lineárně na poměru
W/L.
Z jiného, poněkud neobvyklého, pohledu na činnost tranzistoru MOS se lze ptát, jaké
musí být přiloženo napětí na hradlo tranzistoru, aby tekl požadovaný proud I D . Za
předpokladu, že tranzistor bude pracovat v saturaci, lze psát :
U
GS
= U
⎛
⎜
+ ⎜
2I
D
T ⎜ Wε
µ 0ε1
⎜
⎝
Ld
1
⎞
⎟
⎟
⎟
⎟
⎠
1
2
( 4.65 )
Toto napětí je závislé na hodnotě U T a na dalším členu, který zahrnuje proud I D . Když
požadujeme, aby druhý člen byl co nejnižší, je nutné zvýšit hodnotu členu W/L, případně
snížit hodnotu I D .
Když obohacovací typ tranzistoru NMOS má hradlo spojené s kolektorem, vzniká
dvoupólová součástka s V-A charakteristikou mající diodový charakter – obr. ;pro její proud
platí : (proud poteče pouze při kladné polaritě na kolektoru)
ε
0ε1µ
⎛W
⎞
I = ⎜ ⎟
2d
⎝ L ⎠
1
( U − )
U T
( 4.66 )
Alternativně, když ochuzovací typ tranzistoru NMOS má hradlo spojené s emitorem,
vyniká dvoupólová součástka, přičemž proud poteče v obou směrech. Při malých kladných
napětích U se součástka chová jako nelineární odpor a při vyšších kladných hodnotách U se
součástka chová jako proudový zdroj. Při záporném napětí U se součástka chová jako dioda
s charakteristikou podobnou dvoupólu vytvořeného z tranzistoru NMOS obohacovacího typu
– obr.
Tranzistory PMOS se v současné době využívají prakticky pouze ve spojitosti
s technologií CMOS. Unipolární IO s jedním typem vodivosti kanálu se vytvářejí výhradně
v technologii NMOS.
Během činnosti statických digitálních integrovaných obvodů MOS je výstupní uzel
propojen směrem nahoru k napájecímu napětí U DD přes „pull-up“ zatěžovací tranzistor,
případně přes zatěžovací rezistor, který bývá realizován z poli Si vrstvy a směrem dolů
k uzemnění je propojen přes „pull-down“ budící tranzistro MOS. V případě IO NMOS bývá
„pull-up“ část obvodu tvořena tranzistorem ochuzovacího typu s hradlem propojeným
emitorem – obr. , někdy to bývá tranzistor obohacovacího typu s hradlem propojeným
s kolektorem – obr. V případě IO CMOS tvoří „pull-up“ část vždy pouze tranzistor PMOS
pracující v režimu obohacovacím. Obecně se u IO MOS obvodové uspořádání označuje jako
„pull-up pull-down“ (PUD) konfigurace.
U IO NMOS pracujících se zatěžovacími tranzistory obohacovacího typu je dolní část
obvodu (pull-down) „silnější“ než horní část (pull-up) a proto výstupní napětí v úrovni log 0
U 0L se pohybuje v rozmezí 0,1 až 0,05 U DD (napájecího napětí), zatímco výstupní napětí

Digitální integrované obvody 109
v úrovni log 1 je přibližně rovno napájecímu napětí U DD . U IO CMOS platí pro U 0L ~ 0 a pro
U 0H ~ U DD , protože tranzistory NMOS a PMOS jsou přibližně stejně „silné“.
Obvodová konfigurace PUD neovlivňuje pouze hodnoty logických úrovní U 0L a U 0H ,
ovlivňuje rovněž i hodnoty nabíjecích a vybíjecích časů t NAB a t VYB u kapacitoru přítomného
na výstupu hradel. Protože u tranzistorů MOS nenastává efekt hromadění náboje jako u
bipolárních tranzistorů, mohou být časy t NAB a t VYB jednoduše vyjádřeny vztahy : U L C/ I NAB a
U L C/ I VYB .
V unipolárních integrovaných obvodech lze s úspěchem využít parazitní kapacitory,
vznikající v různých funkčních strukturách tvořících integrovaný obvod pro realizaci
dynamických obvodů. Tyto dynamické obvody jsou ovládány multifázovými hodinovými
impulsy, přičemž potřebná informace se ve formě náboje udržuje na těchto parazitních
kapacitorech.
V integrovaných obvodech MOS, především v dynamických obvodech a obvodech
CMOS představují hlavní složku ztrátového rozptýleného příkonu ztráty při přenosu, které
jsou funkcí operační frekvence (C U 2 f).
4.21 Integrované obvody BiCMOS
V současné době stále více světových firem přichází na trh s novou technologií
BiCMOS (Bipolar CMOS), která v sobě sdružuje výhody bipolárních (velká rychlost, velký
výstupní výkon) a unipolárních obvodů (malá spotřeba v klidovém stavu). Obvody BiCMOS
jsou více než dvakrát rychlejší ve srovnání s ekvivalentními obvody CMOS a jejich zpoždění
(doba průchodu) je na rozdíl od obvodů CMOS téměř nezávislé na zatížení. Tato technologie
je v počátečním stádiu vývoje a je zatím dost drahá vzhledem k nutnosti mnohem většího
počtu výrobních operací. Velmi rychle však nachází své aplikace především při výrobě
číslicově analogových ASIC obvodů. Obr. Ukazuje hradlo NAND v technologii BiCMOS.
4.22 Systémy VLSI
Vlastnosti VLSI obvodů jsou dány použitými materiály, technologií výroby,
tvarem a propojením vytvořených polovodičových struktur. Hlavní omezující faktor jsou
časové i plošné požadavky na komunikaci a propojení funkčních prvků. Tato omezení
vyplývají z toho, že čipy jsou v současné době pouze dvourozměrné. Většina plochy čipu je
pokryta vodiči v několika vrstvách. Vlastní funkční logika tvoří zhruba 5 % spodní vrstvy,
energetické poměry je přitom třeba upravit tak, aby byl zajištěn odvod tepla z čipu. Při
zmenšování plochy čipu je tedy nutné snižovat úrovně napětí i proudu, což ale vede k většímu
zpoždění signálu zpracovávaného uvnitř čipu a tím i ke zvětšení zpoždění výstupních signálů
navrženého čipu.

110 FEKT Vysokého učení technického v Brně
4.23 Komunikace uvnitř čipu
Nízká rychlost šíření signálu uvnitř čipu je způsobena malým výkonem aktivních
budicích prvků. Propojovací vodiče se vůči zdroji signálu chovají jako kapacitní zátěž, navíc
se uplatňují i nezanadbatelné odpory vodičů, způsobené jejich malým průřezem. Kapacita a
odpor propojovacích vodičů spolu vytvářejí integrační články s poměrně malou časovou
konstantou, které způsobují pokles strmosti hran signálu. Doba šíření signálu je pak určena
dobou nutnou k ustálení napětí po celém vodiči asi na 85 % jmenovité hodnoty.
Měření na VLSI unipolárních obvodech ukazují, že se signál šíří na čipu zhruba
rychlostí 0,5 % rychlosti světla ve vakuu. V koaxiálním kabelu se elektromagnetický signál
šíří rychlostí okolo 75 % rychlosti světla ve vakuu. Signál tedy dokáže na čipu překonat
vzdálenost 1mm za zhruba stejnou dobu, kterou potřebuje vysokofrekvenční signál
v koaxiálním kabelu na překonání 15cm. To vysvětluje, proč např. mikroprocesory nejsou
schopny pracovat s hodinovým signálem, jehož kmitočet je podstatně vyšší než 20Mhz, a
proč při zmenšování rozměrů čipu nedochází k zdánlivě logickému zvyšování rychlosti jejich
činnosti.
Problém snižování plochy čipu lze ilustrovat následující úvahou. Při x-.násobném
zmenšení rozměrů všech prvků na čipu (x > 0) se plocha čipu sníží x 2 -krát. Rozptyl energie na
jednotku plochy musí zůstat konstantní, takže je třeba x 2 -krát snížit množství vyzářené tepelné
energie. Toho lze dosáhnout x-násobným snížením napájecího napětí. Důsledkem bude
nezměněná intzenzita elektrického pole uvnitř čipu, a tedy i nezmenšená pohyblivost
elektronů. Protože se x-krát snížila šířka kanálů tranzistorů, zvýší se x-krát jejich spínací
rychlost. Vliv na rychlost šíření signálu vodičem je však složitější. Délka vodiče se sice x-krát
sníží a poklesne parazitní kapacita, protože se zmenšila plocha vodiče, ale na druhou stranu
vzroste jeho odpor, protože klesl jeho průřez. Především však výrazně poklesne (zhruba x 3 -
krát) spínací energie budicího prvku, který nabíjí vodič. Důsledkem všech těchto vlivů není
dosaženo x-násobného snížení doby šíření signálu po zkráceném vodiči, jak by to odpovídalo
zrychlení spínací rychlosti tranzistoru. Navíc při zvýšení hustoty integrace x-krát není
zpravidla velikost čipu jako celku zmenšena x 2 -krát, ale je snaha na čip integrovat další
funkce a plocha čipu tak zůstává zachována nebo dokonce se zvyšuje. To vše vede k ještě
většímu zhoršení poměru mezi spínací rychlostí tranzistoru a rychlostí přenosu signáků.
Z výše uvedených skutečností je zřejmé, že se bude neustále zvyšovat poměr mezi
spínací rychlostí aktivních prvků a rychlostí přenosu signálů mezi nimi. Proto v budoucnu již
nebude možné rychlost přenosu signálu zanedbávat a bude nutné uvažovat spojovací vodiče
důsledně jako obvody s rozprostřenými parametry.
Tyto problémy lze do jisté míry řešit kombinací technologických a
rchitektonických zásahů. Jednou z možností technologického řešení je maximální možné
snižování parazitních kapacit a odporů, a to především náhradou polykrystalického křemíku
kovy. Obliba polykrystalického křemíku je dána technologickými výhodami při výrobě
litografickými metodami v porovnání s kovovými materiály, avšak kvadratická závislost
zpoždění na délce vodiče vodiče u křemíku vylučuje jeho použití pro delší spoje. Proto se při
vícevrstvé spojovací síti na čipu stále častěji nahrazuje hliníkem. To má zase kromě
technologické náročnosti nevýhodu i ve zvýšení parazitních kapacit vodičů
z polykrystaliského křemíku ve spodních vrstvách čipu.
Z technologického řešení přichází v úvahu náhrada polykrystalického křemíku
polykrystalickými sloučeninami křemíku a kovů (např. Mo, Ti, Pt). Druhá možnost je zvýšit
spínací výkon tranzistorů, což má vliv na zvýšení plochy čipu i na velikost rušení vznikajícího

Digitální integrované obvody 111
při spínání. Proto je vhodné tuto možnost používat jen omezeně, např. pro posílení nejdelších
vodičů na čipu.
Metody k vytváření architektury spočívají v umění navrhnout systém tak, aby
byly délky komunikačních spojů minimální. Je nutno dodržet zásadu, že komponenty systému
musí být v tím větší blízkosti, čím je mezi nimi intenzivnější komunikace. Tato zásada se
nazývá princip lokality. Dnes není problém umístit na jeden čip velký počet funkčních bloků,
zásadní problém spočívá v tom, jak je vhodně propojit bez dlouhých a nepravidelných spojů.
Problém návrhu se samozřejmě zjednoduší, jestliže bude struktura propjení vysoce pravidelná
(regulérní) a bude obsahovat jen lokální spoje. Na tom je např. založena filozofie systolických
systémů, viz kap.
Jiným možným architektonickým řešením je konstrukce obvodů necitlivých na
zpoždění. Struktury jsou při tomto přístupu na čipu rozděleny na tzv. izochronické oblasti,
uvnitř kterých lze považovat zpoždění přenosu signálu za zanedbatelné. Tyto oblasti potom
asynchronně spolupracují tak, že správná funkce obvodu není závislá na velikosti zpoždění
signálu mezi nimi.
4.24 Vnější komunikace mezi VLSI obvody
Další faktor limitující funkční vlastnosti a výkonnost VLSI obvodů je způsob,
jakým se řeší styk obvodu s okolím. Tato komunikace probíhá jen prostřednictvím
omezeného počtu vývodů pouzdra. Vývoj pouzder a technologie pouzdření VLSI obvodů
totiž zaostává za rozvojem hustoty integrace. Dnes se již vyrábějí VLSI obvody, jejichž
vývody jsou organizovány do dvourozměrné matice na spodní straně pouzdra.
Mezi vnitřkem a vnějškem čipu existuje velký rozdíl energetických poměrů, což
je způsobeno především různým stupněm integrace. Napěťovou i proudovou úroveň signálu,
určeného pro výstup z čipu, je třeba výrazně upravit pomocí speciálních zesilovacích obvodů
na čipu. Z toho plyne:
• značné časové zpoždění signálu při přechodu hranic čipu,
• zvýšené prostorové nároky uvnitř čipu,
• zvýšené energetické nároky, zhoršující problém rozptylu energie na čipu.
Další omezení je dáno skutečností, že dosavadní technologie dvourozměrných IO
je nucena pro vyvedení vstupních a výstupních vodičů využívat pouze okraje čipu. Tento tzv.
problém okraje má dva negativní důsledky. Předně je to další komplikace při hledání
kompromisu minimalizace délky vodičů uvnitř čipu, neboť je nutné vyvádět vodiče až
k okraji čipu. Dále je tím velmi výrazně omezen počet vývodů, což také přispívá ke složitosti
návrhu IO.
Tyto problémy lze opět řešit technologicky nebo vhodnou architekturou.
Technologický přístup spočívá:
• v maximálním využití obvodu čipu, ve zdokonalení metod pouzdření (např.
realizaci vývodů po všech čtyřech stranách čipu, použití dvojitých řad vývodů, použití vývodů
s menší roztečí, použití nových materiálů, apod.).

112 FEKT Vysokého učení technického v Brně
• v možnosti používat vícefunkční, multiplexované vývody. Toto řešení
pochopitelně zvyšuje zpoždění při komunikaci přes hranice čipu, zvyšuje rozptyl energie a
přispívá ke složitosti čipu.
Architektonický přístup může tento problém řešit návrhem takových VLSI
obvodů, ve kterých požadavky funkční logiky na data jsou přibližně v rovnováze
s přenosovou kapacitou vývodů. Je pochopitelně žádoucí, aby byl při činnosti obvodu
aktivován maximální počet funkčních prvků na čipu, tedy aby výpočetní potenciál na čipu byl
co nejvíce využit. Tomu lze pomoci např. vícenásobným využitím vstupních dat. Tato
myšlenka je dovedena do důsledků u již zmíněných systolických systémů. Při návrhu
vícečipových systémů tedy vyplývá ze zmíněných problémů mezičipové komunikace
jednoznačný požadavek rozdělit jednotlivé komponenty systému na čipy tak, aby se
maximálně omezila šířka a hustota mezičipové komunikace, tedy aby jednotlivé čipy byly
maximálně soběstačné. To lze formulovat jako princip lokality na systémové úrovni.
Všechny zmíněné problémy komunikací uvnitř i vně čipu mají společného
jmenovatele – tj.nutnost použít pro realizaci propojení dvourozměrných struktur tutéž
dimenzi, tedy propojit je v téže rovině, ve které leží. Zásadní řešení tohoto problému je třeba
hledat ve využití třírozměrných struktur systémů, v nichž probíhá mnohonásobné zpracování
dat s minimálním počtem vstupně výstupních operací. Tok dat je pak možné ve většině
případů organizovat jako prostý a regulérní. Tyto nové architektury budou velice efektivní pro
mnohé algoritmy zpracování dat a bude možné je výhodně realizovat třírozměrnými IO, které
by měly zajistit i levnost a spolehlivost. Na dnešní úrovni znalostí není úplně zřejmé, jak řešit
problém chlazení a rozptylu energie a třírozměrných integrovaných struktur. Zdá se, že
v blízké budoucnosti bude možné konstruovat obvody, které zachovávají dvojrozměrnost
integrace logických prvků, příp. jsou vytvořeny z několika takových vrstev, ale pro jejich
propojení a vývody se bude používat třetí rozměr. Tato tzv. dvaapůltá dimenze umožňuje
efektivně řešit problémy spojení s délkou vodičů uvnitř čipu i problém okraje.
4.25 Základní číslicové funkční bloky
Databáze návrhových systémů obsahuje základní logické členy a bloky, kterými
systémový návrhář realizuje logické schéma navrhovaného systému. Přechod od logického
schématu na úroveň masek v dané technologii je zajištěn programovými prostředky
(návrhovým systémem). Návrhový systém využívá údaje databáze o maskách použitých
logických členů a zapojení. Návrhář systému tedy smí používat pouze takové logické funkční
bloky, které databáze obsahuje. Proto si stručně uveďme přehled základních funkčních bloků,
které je možné nejčastěji v databázích návrhových systémů najít. Převážnou část tvoří
kombinační logické obvody:
• invertory a budiče s různým výstupním výkonem, některé typy mají i třístavový
výstup (obr)
• hradla typu AND, NAND, OR, NOR, nejčastěji dvou až čtyřvstupová (obr)
• nonekvivalence (hradlo typu XOR) a ekvivalence (obr)

Digitální integrované obvody 113
• složitější logické členy, např. hradla NAND se vstupy OR (obr) nebo hradla NOR se
vstupy AND (obr)
• multiplexery a demultiplexery, nejčastěji jedno až tříadresové (obr)
Ze sekvenčních obvodů databáze obvykle obsahuje:
• asynchronní klopné obvody typu RS sestavené jak z členů NOR, tak z NAND,
některé klopné obvody RS mají na vstupu členy AND či OR (obr)
• klopné obvody typu D řízené hladinově nebo hranou, některé klopné obvody jsou
doplněné asynchronními vstupy S (set) a R (reset) (obr)
• klopné obvody typu JK řízené převážně hladinově dvoufázovým hodinovým
signálem (obr)
• složitější sekvenční obvody (čítače, registry, posuvné registry) sestavené většinou
z několika klopných obvodů (zpravidla dvou a čtyřbitové).
Databáze obsahuje i bloky potřebné při konstrukci vstupně výstupních obvodů. Jedná
se zejména o ochranné obvody, Schmittovy klopné obvody, budiče s neřízeným výstupem,
budiče s třístavovým výstupem nebo s otevřeným kolektorem apod.

114 FEKT Vysokého učení technického v Brně
Seznam použité literatury
[ 1 ] C. TOUMAZOU, - J. B. HUGHES - N. C. BATTERSBY: Switched-currents: an
analogue technique for digital technology. Peter Peregrinus Ltd., 1993, ISBN 0-86341-
294-7
[ 2 ] N. TAN: Switched-current design and implementation of oversampling A/D
converters. Kluwer Acdemic Publishers, 1997, ISBN 0-7923-9963-3
[ 3 ] V.MUSIL: Design of switched-current-mode circuits for analog sampled-data signal
processing. Habilitační práce, VUT FEI Brno, 1993
[ 4 ] S. J. DAUBERT - D. VALLANCOURT - Y. P. TSIVIDIS: Current copier cells.
Electronics Letters, Vol. 24, No. 25, pp. 1560-1562, Dec. 1988.
[ 5 ] J. B. HUGHES - N. C. BIRD - I. C. MACBETH: Switched Currents - a new technique
for analog sampled-data signal processing. In: Proc. IEEE International Symposium on
Circuits and Systems, Portland, Oregon, pp. 1584-1587, May 1989.
[ 6 ] P. E. ALLEN - D. R. HOLBERG: CMOS analog circuit design. Holt, Rinehart and
Winston, Inc., 1987.
[ 7 ] R. UNBEHAUEN - A. CICHOCKI: MOS switched-capacitor and continuous-time
integrated circuits and systems. Springer-Verlag, 1989
[ 8 ] T. BEHR - M. C. SCHNEIDER - S. N. FILHO - C. G. MONTORO: Harmonic
distortion caused by capacitors implemented with MOSFET gates. IEEE Journal of
Solid-State Circuits, vol. SC-27, pp. 1470-1475, 1992
[ 9 ] J. C. M. BERMUDEZ - M. C. SCHNEIDER - C. G. MONTORO: Linearity of
switched-capacitor filters employing nonlinear capacitors. In: IEEE International
Symposium on Circuits and Systems, pp 1211-1214, May 1992.
[ 10 ] H. YOSHIZAWA - G. C. TEMES: High-linearity switched-capacitor circuits in digital
CMOS technology. In: Proc. IEEE International Symposium on Circuits and Systems,
pp. 1029-1032, May 1995.
[ 11 ] J. L. McCREARY: Matching properties, and voltage and temperature dependence of
MOS capacitors. IEEE J. Solid-State Circuits, vol. SC-16, pp. 608-616, 1981.
[ 12 ] N. TAN: Fourth-order SI delta-sigma modulators for high-frequency applications. IEE
Electronics Letters, Vol. 31, No. 5, pp. 333-334, Mar. 1995.
[ 13 ] N. TAN: A 1.2-V 0.8-mW SI ∆Σ A/D converter in standard digital CMOS process. In:
Proc. 21st European Solid-State Circuits Conference (ESSCIRC'95), Lille, France, pp.
150-153, Sept. 1995.
[ 14 ] N. TAN - G. AMOZANDEH - A. OLSON - H. STENSTROM: Current scaling
technique for high dynamic range switched-current delta-sigma modulators. IEE
Electronics Letters, Vol. 32, No. 15, pp. 1331-1332, July 1996.
[ 15 ] G. E. SAETHER - C: TOUMAZOU - G. TAYLOR - K. ECKERSALL - I. M. BELL:
Built-in self test of S2I switched current circuits. International Journal of Analog
Integrated Circuits and Signal Processing, pp. 25-30, Jan. 1996.
[ 16 ] N. TAN: Switched-current delta-sigma AID converters. International Journal of
Analog Integrated Circuits and Signal Processing, pp. 7-24, Jan.1996.

Digitální integrované obvody 115
[ 17 ] B. KAMATH - R. MEYER - P. GRAY: Relationship between frequency response and
settling time of operational amplifier," IEEE J. SolidState Circuits, vol. SC-9, pp.
347-352, Dec. 1974.
[ 18 ] P. J. CRAWLEY - G. W. ROBERTS: Predicting harmonic distortion in switchedcurrent
memory circuits. IEEE Trans. Circuits and Syst., Vol. 41, pp. 73-86, Feb.
1994.
[ 19 ] P. R. GRAY - R. G. MEYER: Analysls and Design of Analog Integrated Circuits.
Third edition, John Wilet & Sons, Inc., 1993.
[ 20 ] C. EICHENBERGER - W. GUGGENBUHL: On charge injection in analog MOS
switches and dummy compensation technique. IEEE Transactions on Circuits and
Systems, vol. 37, No. 2, pp. 256-264, Feb., 1990.
[ 21 ] H. C. YANG - T. S. TIEZ - D. J. ALLSTOT: Current-feedthrough effects and
cancellation techniques in switched-current circuits. In: Proc. IEEE International
Symposium on Circuits and Systems, pp. 3186-3188, May 1990.
[ 22 ] B. JONSSON - S. ERIKSSON: A new clock-feedthrough compensation scheme for
switched-current circuits. Electron. Lett., Vol. 29, pp. 1446-1447, Aug. 1993.
[ 23 ] B. JONSSON AND S. ERIKSSON. A low-voltage wave SI filter implementation
using improved delay elements. In: Proc. IEEE International Symposium on Circuits
and Systems, Vol. 5, pp. 305-308, May 1994.
[ 24 ] N. TAN - B. JONSSON - S. ERIKSSON: 3.3-V 11-bit delta-sigma modulator using
first-generation SI circuits. Electron. Lett., pp. 1819-1821, Oct. 1994.
[ 25 ] J. B. HUGHES - K. W. MOULDING: Switched-current signal processing for video
frequencies and beyond. IEEE J. Solid-State Circuits, vol. 28, pp 314-322, Mar. 1993.
[ 26 ] N. TAN - S. ERIKSSON: A fully differential switched-current delta-sigma modulator
using a single 3.3-V power-supply voltage. In: Proc. IEEE International Symposium
on Circuits and Systems, Vol. 5, pp. 485-588, May 1994.
[ 27 ] N. TAN - S. ERIKSSON: A low-voltage switched-current delta-sigma modulator.
IEEE J. Solid-State Circuits, vol. 30, pp. 599-603, May 1995.
[ 28 ] P. M. SINN - G. W. ROBERTS: A comparison of first and second generation
switched-current cells. In: Proc. IEEE International Symposium on Circuits and
Systems, Vol. 5, pp. 301-304, May, 1994
[ 29 ] N. TAN - S. ERIKSSON: Low-voltage fully differential class-AB SI circuits with
common-mode feedforward. Electron. Lett., pp. 2090-2091, Dec. 1994
[ 30 ] N. TAN - S. ERIKSSON: Low-voltage low-power switched-current circuits and
systems. In: Proc. European Design and Test Conference, pp. 100-104, March, 1995.
[ 31 ] N. TAN: 3.3-V class-AB switched-current circuits and systems. IEE Proceedings, Part
G, Circuits Devices Syst., Vol. 143, No. 2, pp. 97-102, April 1996.
[ 32 ] N. BATTERSBY - C. TOUMAZOU: Class AB switched-current memor for analogue
sampled data systems. Electron. Lett., Vol. 27, pp. 873-875, May 1991.
[ 33 ] H. TRAFF - S. ERIKSSON: Class A and AB compact switched-current memory
circuits. Electron. Lett., Vol. 29, pp. 1446-47, Aug. 1993.
[ 34 ] J. B. HUGHES - K. W. MOULDING: S2I: a switched-current technique for high
performance. Electron. Lett., vol. 29, pp. 1400-1401, Aug. 1993.

116 FEKT Vysokého učení technického v Brně
[ 35 ] C. TOUMAZOU AND S. XIAO: n-step charge injection cancellation scheme for very
accurate switched-current circuits. Electron. Lett., vol. 30, pp. 680-681, Apr. 1994.
[ 36 ] P. SHAH - C. TOUMAZOU: A new BiCMOS technique for very fast discrete-time
signal processing. In: Proc. 1995 International Symposium on Circuits and Systems,
pp. 323-326.
[ 37 ]W. GUGGENBUHL - J. DI - J. GOETTE: Switched-current memory circuits for high
precision applications. IEEE J. Solid-State Circuits, vol. SC-29, pp. 1108-1116, Sept.,
1994.
[ 38 ] ABDEL-MALEK, H.L. - BANDLER, J.W.: Yield optimazation for arbitrary statistical
distributions. Part I . Theory. Part II . Implementation. IEEE Trans. CAS-27, 1980, č.
4.
[ 39 ] ΑGNEW, D.G.: systematic search and worst case analysis. IEEE Trans., CAS-24,
1972, č. 2.
[ 40 ] AGNEW, D.G.: Efficient use of the Hessian matrix for circuit optimization. In: IEEE
Proc. ISCAS 1976, s. 324 - 327.
[ 41 ] ANTREICH, K.J. - ARMAOS, J.: A general approach to statistical circiut design. In:
Proc. ECCTD´83, Stuttgart 1983, s. 409 - 412.
[ 42 ] ANTREICH, K.J. - KOBLITZ, R.K.: A new approach to design centering based on a
multiparameter yield-prediction formula. In: IEEE Proc. ISCAS, vol. 3, Houston 1980,
s. 886 - 889.
[ 43 ] ANTREICH, K.J. - KOBLITZ, R.K.: Design centering by yield prediction. IEEE
Trans., CAS-29, 1982, s. 88 - 96.
[ 44 ] BALABAN, P.: Statistical analysis form practical circuit design. In. IEEE Proc.
ISCAS, San Francisco 1974, s. 730-734.
[ 45 ] BALABAN, P. - Golembeski, J.J.: Statistical analysis for practical circuit design.
IEEE Trans., CAS-22, 1975, č. 2.
[ 46 ] BALABAN, P. - KARAFIN, B.J. - SNYDER, D.B.: A Monte Carlo tolerance analysis
of the integrated, single-substrate, RC, Touch.Tone oscillator. BSTJ, 50, 1971, č. 4, s.
1263-1291.
[ 47 ] BANDLER, J.W.: Optimization of design tolerance using nonlinear programming. J.
Optimization Theory and Applications, 14, 1974, s. 99-114.
[ 48 ] BANDLER, J.W. - ABDEL-MALEK, H.L.: Optimal centering, tolerancing nad yield
determination via updated approximations nad cuts. IEEE Trans., CAS-25, 1978, č.
10, s. 853-871.
[ 49 ] BANDLER, J.W. - BIERNACKI, R.M.: Postproduction parameter identification and
tuning of analog circuits. In: Proc. ECCTD´80, vol. 2, Varšava 1980, s. 205.
[ 50 ] BANDLER, J.W. aj.: Optimal design via modelling and approximation: In: Proc.
IEEE ISCAS, Mnichov 1976, s. 767-770.
[ 51 ] BANDLER, J.W. - LIU. P.C.: Automated network design with optimal tolerances.
IEEE Trans., CAS-21, 1974, č. 3, s. 219-222.

Digitální integrované obvody 117
[ 52 ] BANDLER, J.W. - LIU, P.C. - CHEN, J.H.K.: Worst.case network tolerance
optimization. IEEE Trans., MTT-23, 1975, č. 8, s. 630-640.
[ 53 ] BANDLER, J.W. - LIU, P.C. - TROMP, H.: Practical design centering, tolerancing
and tuning. In: IEEE Proc. ISCAC, Boston 1975, s. 206-208.
[ 54 ] BANDLER, J.W. - LIU, P.C. - TROMP, H.: Efficient, automated design centering and
tolerancing. In: IEEE Proc. ISCAS, Mnichov 1979, s. 710-713.
[ 55 ] BANDLER, J.W. - LIU, P.C. - TROMP, H.: A nonlinear programming approach to
optimal design, centering, tolerancing and tuning. IEEE Trans., CAS-23, 1976, s. 155-
165.
[ 56 ] BECKER, P.W. - JENSEN, F.: Projektirovanije naděžnych elektronnych schem.
Moskva, Sov. radio 1977.
[ 57 ] BENSON, E.M.: Modelirovanije i optimalizacija na EVM radioelektronnych ustrojstv.
Moskva, Radio i svjaz 1981.
[ 58 ] BRACHTL, I. - DOUŠA, J. - KRČMÁŘ, A.: Číslicová simulace I. Skriptum ČVUT
FEL Praha. Ed. stř. ČVUT 1976.
[ 59 ] BRAYTON, R.K. - DIRECTOR, S.W. - HACHTEL, G.D. - VIDIGAL, L.M.: Anew
algorithm for statistical circuit design based on guasi -Newton methods and function
splitting. In: IEEE Proc. ISCAS, Tokio 1979, s. 280-283. Podrobněji: IEEE Trans.,
CAS-26, Sept. 1979, č. 9, s. 789-795.
[ 60 ] BRAYTON, R.K.: Multiple objective optimization. In: Proc. ECCTD´81, Haag 1981,
s. 64-68.
[ 61 ] BUTLER, E.M.: Large change sensitivities for statistical design. BeLL System
Technical Journal (BSTJ), 50, 1971, č. 4, s. 1209-1224.
[ 62 ] CERMAK, I.K. - KIRBY, D.M.: Nonlinear circuits and statistical design. BSTJ, 50,
1971, č. 4, s. 1173-1195.
[ 63 ] CHUA, L.O. - LIN, P.M.: Mašinnyj analiz elektronnych schem. Moskva, Energija
1980.
[ 64 ] Čajka, J. Novák, M. - ŠEBESTA, V.: Efficient method of cirucuit design, centering
and tolerancing. In: Proc. SSCT´82, Praha 1982, s. 222-227.
[ 65 ] DENDOBRENKO, V.N. - KOVAL, V.A.: Naznačenije optimalnych električeskich
dopuskov na parametry elementov gebridnoplenočenych schem. In: Sborník 2.
Konference o elektronických obvodech, Praha 1976 (ČVUT FEL), s. 66-67.
[ 66 ] DICKIESON, A.C. - CHERNAK, J.: Statistical circuit design. History and
introduction. BSTJ, 50, 1971, č. 4, s. 1099-1103.
[ 67 ] DIRECTOR, s.W. - HACHTEL, G.D.: The simplicial approximation to design
centering. IEEE Trans., CAS-24, 1977, č. 7, s. 363-372.
[ 68 ] DIRECTOR, s.W. - HACHTEL, G.D. - VIDIGAL, L.M.: Computationally efficient
yield estimation procedures based on simplicial approximation. IEEE Trans., CAS-25,
1978, č. 3, s. 121-130.
[ 69 ] DIRECTOR, S.W. - HACHTEL, G.D.: The simplicial approximation approach to
design centering and tolerance assignment. In: IEEE Proc. ISCAS, Mnichov 1979, s.
706-709.

118 FEKT Vysokého učení technického v Brně
[ 70 ] DIRECTOR, S.W. - VIDIGAL, L.M.: Statisitcal circuit design: a somew¨hat biased
survey. In: Proc. ECCTD´81, Haag 1981, s. 15-24.
[ 71 ] DOUŠA, J. - BRACHTL, I.: Modelování na číslicových počítačích II. Skriptum
ČVUT FEL Praha, Ed. stř. ČVUT 1979.
[ 72 ] DOWNS, T. - COOK, A.S.: A numerical integration approach to manufacturing yield
calculation and component tolerancing. In: Proc. ECCTD´80, Varšava 1980, vol. 2, s.
132-144
[ 73 ] ELIAS, N.J.: A tolerancing program for practical circuit design. In: IEEE Proc. ISSCC
(International Solid.State Circuits Conference), 1975, s.80-81.
[ 74 ] ELIAS, N.J.: New statistical methods for assigning device tolerances. In: IEEE Proc.
ISCAS, Boston 1975, s. 329-332.
[ 75 ] ESSL, D.V.H.: Automated design optimization of integrated switching circuits. IEEE
J. Solid.State Circuits, SC.9, 1974, č. 1, s. 14-20.
[ 76 ] FEDOROV, V.V.: Čislennyje metody makximina. Moskva, Nauka 1979.
[ 77 ] FILICORI, E.: Tolerance assignment in nonconvex acceptability regions. Electronics
Letters, 13, 1977, č. 3.
[ 78 ] GUSEV, V.P. - FOMIN, A.V.: Rasčet električeskich dopuskov radioelektronnoj
apparaturi. Moskva, Sov. radio 1963.
[ 79 ] CAÁL, J. - GEFFERTH, L. - GÉHER, K. HALÁSZm E. - TRÓN, T.: New algorithms
and computer programs for design centering, tolerancing nad tuning under
environmental influence. In: Proc. ECCTD´81, Haag 1981, s. 696-703.
[ 80 ] GÉHER, K.: Theory of network tolerances and sensitivities. Akadémiai Kiadó,
Budapest 1971.
Ruský překlad: Teorija čuvstvitělnosti i dopuskov elektronnych cepjej. Moskva, Sov. radio
1973.
[ 81 ] GLESNER, M. - HAUBRICHS, K. - LINSLER, H.J.: Statistical tolerance
investigations on electrical networks by the generalized quantile arithmetic. In: IEEE
Proc. ISCAS, Mnichov 1976, s. 212-215.
[ 82 ] HALÁSZ, E.: Discret value design centering and tolerancing. In: Proc. SSCT´82,
Praha 1982, s. 273-280.
[ 83 ] HAMMERSLA, J.H. - HANDSCOMB, D.C.: Monte Carlo methods. New York, J.
Wiley 1965.
[ 84 ] HÁTLE, J. - LIKEŠ, J.: Základy počtu pravděpodobnosti a matematické statistiky.
Praha, SNTL 1974.
[ 85 ] HLOU3EK, P.: Analýza nejhoršího přípdu s korelacemi. In: Sborník 2 konference o
elektronických obvodech, Praha 1976 (ČVUT FEL), s. 210-214
[ 86 ] ILJIN, V.M.: Navrhování elektronických obvodů počítašem. Praha, SNTL 1977.
[ 87 ] ILUMOKA, A.A. - SPENCE, R.: A statistical approach to the reduction of circuit
performance variability. In: Proc. ECCTD´80, vol. 2 Varšava 1980, s. 589.
[ 88 ] ILUMOKa, A.A. - SPENCE, R. - SOIN, R.S.: The tolerance design of cirucuits by
statistical exploration. In: IEEE Proc. ISCAS, Houston 1980, vol. 3, s. 878-881.

Digitální integrované obvody 119
[ 89 ] ILUMOKA, A.A. - SPENCE, R.: Sensitivity-based statistical tolerance assingment in
electrical networks. In: IEEE Proc. ISCAS, Řím 1982, vol. 10, s. 118-121.
[ 90 ] JESSEL, G.P.: Network statistics for computer-aided network analysis. IEE Trans.,
CT-20, 1973, č. 6, s. 635-641.
[ 91 ] KARAFIN, B.J.: The optimum assignment of component tolerances for electrical
networks. BSTJ, 50, 1971, č. 4, s. 1225-1242.
[ 92 ] KARAFIN, B.J.: The general component tolerance assignment problem in electrical
networks. [PhD Thesis.] Philadelphia 1974. Univ. of Pensylvania.
[ 93 ] KAŠIRSKIJ, I.S. - TROCHIMENKO, Ja.K.: Obobščenaja optimalizacija elektronnych
schem. Kiev, Technika 1979.
[ 94 ] KAŠŠA, V.: Optimaliácia stanovenia tolerancií súčiastok elektronických obvodov.
[Kandidátská disertace.] Bratislava 1973. - Elektrotechnická f. SVŠT.
[ 95 ] KJELLSRÖM, C. TAXÉN, L.: On the efficient use of stochastic optimization in
network design. In: IEEE Proc. ISCAS, Mnichov 1976, s. 714-717
[ 96 ] KJELLSRÖM, C. TAXÉN, L.: Stochastic optimization in system design. IEEE Trans.,
CAS-28, 1981, č. 7, s. 702-715.
[ 97 ] KJELLSRÖM, C. TAXÉN, L. - BLOMGREn, L.: Optimization methods for statistical
network design. In: IEEE Proc. ISCAS, Newton (USA) 1975.
[ 98 ] KOBLITZ, R.K.: Interactive design centering by an efficient assessment criterion. In:
IEEE Proc. ISCAS, Řím 1982, vol. 1, s. 130-133
[ 99 ] KOMÍNEK, Z. - NOVÁK, M.: Compuater - aided synthesisi of tolerances. In: Proc.
SSCT´77, Kladno-Sítna 1977, Main Lectures, s. 129-141.
[ 100 ] LEUNG, K.H. - SPENCE, R.: Idealized statistical models for low-cost linearcircuit
yield analysis. Ieee Trans., CAS-24, 1972, č. 2.
[ 101 ] LIGHTNER, M.R. - DIRECTOR, S.W.: Yield maximization for use in multiple
criterion optimization on electronic circuits. In: IEEE Proc. ISCAS, Tokio 1979, s.
288-291.
[ 102 ] LUKŠAN, L.: Použití optimalizačních metod při návrhu elektrických obvodů.
Slaboproudý obzor, 36, 1975, č. 12, s. 583-587.
[ 103 ] LUKŠAN, L.: Přehled optimalizačních metod pro návrh elektrických obvodů.
Slaboproudý obzor, 37, 1976, č. 1, s. 19-24.
[ 104 ] LUKŠAN, L.: Software package for optimization and nonlinear approximation. In:
Proc.SSCT´77, Kladno-Sítná 1977, Short Contributions, s. 142-155.
[ 105 ] LUKŠAN, L.: Soubor programů pro optimalizaci a nelineární aproximaci. Uživatelský
popis druhé verze. (Výzkumná zpráva č. V-45.) Praha, CVS ČSAV 1979.
[ 106 ] LUKŠAN, L. - ZAMAZAL, M.: Optimalizace spojitých procesů. In: Využitie
minipočítačových výpočtových systémov SMEP (Zborník z III. seminára), Štrbské
pleso 1980, s. 148-155.
[ 107 ] MALY, W. - DIRECTOR, S.W.: A dimension- reduction procedure for the simplicial
approximation approach to design centering. In: Proc. ECCTD´80, Varšava 1980, vol.
1, s. 115.
[ 108 ] MAŇAS, M.: Optimalizační metody. Praha, SNTL 1979.

120 FEKT Vysokého učení technického v Brně
[ 109 ] MARATOS, N.: Tolerance design via cost minimization. In: IEEE Proc. ISCAS, Řím
1982, vol. 1, s. 134-137.
[ 110 ] MATEESCU, A.: Large change sensitivities matrix and its utility in tolerance design.
In: Proc. ECCTD´74, Londýn 1974, s. 177-192.
[ 111 ] MAYNE, D.Q. - VOREADIS, A.: Algorithms for the tolerancing and tuning problem.
In: Proc. ECCTD´81, Haag 1981, s. 753-757.
[ 112 ] MUSIL, V.: Příspěvek k metodám syntézy nelineárních elektronických obvodů s
použitím citlivostních funkcí a optimalizace tolerancí. [Kandidátská disertace.] Brno
1981. - Vysoké učení technické. Fakulta alektrotechnická.
[ 113 ] NOVÁK, M.: Syntéza tolerancí elektronických obvodů. In: Knižnice odborných a
vědeckých spisů VUT v Brně, B-57, Brno 1975, s. 67-75.
[ 114 ] NOVÁK, M.: Zkušenosti pro řešení úlohy syntézy tolerancí na samočinném počítači.
In: Sborník 2. konference o elektronických obvodech, Praha 1976 (ČVUT FEL), s.
203-204.
[ 115 ] NOVÁK, M.: Integrované funkční bloky. Praha, SNTL 1978.
[ 116 ] OGRODZKI, J.T. - STYBLINSKI, M.A.: Optimal Tolerancing, centering and yield
optimization by one-dimensional orthogonal search (ODOS) technique. In: Proc.
ECCTD´80, Varšava 1980, vol. 2, s. 480.
[ 117 ] OPALSKI, I. - STYBLINSKI, M.A.: An outer approximation algorithm for the design
centering and tolerancing in nonconvex acceptability regions. In: Proc. ECCTD´81,
Haag 1981, s. 665-670.
[ 118 ] PAPOULIS, A.: Probability. Random variables and stochastic processes. New York,
McGraw-Hill 1965.
[ 119 ] PAVLÍK, P.: Approximations of circuit function by random process. In: Proc.
SSCT´77, Kladno-Sítná 1977, Short Contributions, s. 466-471.
[ 120 ] PAVLÍK, P.: Optimalizace a statistický návrh filtrů. In: Filtrační obvody (Sborník
ČSVTS FEL ČVUT), Praha 1977.
[ 121 ] PAVLÍK, P.: Návrh elektromechanických filtrů s použitím optimalizačních metod.
[Kandidátská disertace.] Praha 1987. - České vysoké učení technické. Fakulta
elektrotechnická.
[ 122 ] PAVLÍK, P.: Nepřímé metody syntézy filtrů. In: Nové principy syntézy
mikroelektronických obvodů (Sborník ČSVTS FEL ČVUT), Praha 1980, s. 61-72.
[ 123 ] PAVLÍK, P.: Centering using the modified simplex method. In: Proc. ECCTD´83,
Stutgart 1983, s. 145-147.
[ 124 ] PINEL, J.F. - ROBERTS, K.A.: Tolerance assignment in lineear network using
nonlinear programming. IEEE Trans., CT-19, 1972, č. 5, s. 475-479.
[ 125 ] PINEL, J.F. - SINGHAL, K.: Efficient Monte computation of circuit yield using
importance sampling. In: IEEE Proc. ISCAS, Phoenix (USA) 1977, s. 575-578.
[ 126 ] PODINOVSKIJ, V.V. - NOGIN, V.D.: Pareto-optimalnyje rešenija
mnogokriterialnych zadač. Moskva, Nauka 1982.

Digitální integrované obvody 121
[ 127 ] POLAK, E. - SANGIOVANNI-VINCENTELLI, A.: Theoretical and computational
aspects of the optimal design centering, tolerancing and tuning problem. IEEE Trans.,
CAS-26, 1979, č. 9, s. 795-813.
[ 128 ] POSPÍŠIL, J.: Využití simpliciálních aproximací v toleranční analýze. [Kantidátská
disertace.] Praha 1979. - České vysoké učení technické. Fakulta elektrotechnická.
[ 129 ] REZAI-FAKHR, M.G. - TEMES, G.C.: Statistical large-tolerance analysis of
nonlinear circuits in the time domain. IEEE Trans., CAS-22, 1975, č. 1, s. 15-21.
[ 130 ] RÜBNER-PETERSEN, T.: NAP2 - a nonlinear analysis program for electronic
circuits. User manual 16/5-73. Institute of Circuit Theory and Telecommunication,
Technacal University of Denmark, Lyngby.
[ 131 ] SIC. Userś manual. Praha, TESLA VÚSTA.S.Popova 1981.
[ 132 ] SCHJAER.JACOBSEN, H. MADSEN, K.: Algorithms for worst-case tolerance
optimization. IEEE Trans., CAS-26, 1979, s. 775-783.
[ 133 ] SINGHAL, K.- PINEL, J.F.: Statistical design centering and tolerancing using
parametric sampling. IEEE Trans., CAS-28, 1981, č. 7, s. 692-701.
[ 134 ] SOBOL, I.M.: Čislennyje metody Monte-Karlo. Moskva, Nauka 1973.
[ 135 ] SOBOL, I.M.: Metod Monte-Karlo. Moskva, Nauka 1978.
[ 136 ] SOBOTKA, V.: Vliv tolerancí součástí na rozptyl charakteristik sériově vyráběných
elektronických obvodů. In: Využití samočinných počítačů pro návrhy elektrických a
elektronických zařízení, Praha, DT ČSVTS 1974, s. 103-120.
[ 137 ] SOIN, R.S. - SPENCE, R.: Statistical design centering for electrical circuits.
Electronics Letters, 14, 1978, č. 24, s. 772-774.
[ 138 ] SOIN, R.S. - SPENCE, R.: Statistical exploration approach to design centering. IEE
Proc., 127, 1980, part G, č. 6, s. 260-269.
[ 139 ] STRASZ, W. - STYBLINSKI, M.A.: A second derivative Monte Carlo optimization
of the producion yield. In: Proc. ECCTD´80, Varšava 1980, vol. 2, s. 121.
[ 140 ] STYBLINSKI, M.A.: Tolerance analysis and optimization. In: Sborník 3. konference
o elktronických obvodech, Praha 1979 (ČVUT FEL), s. 235-239.
[ 141 ] STYBLINSKI, M.A.: Tolerance analysis and optimization of electronic circuits:
statistical approach. In: Proc. ECCTD´80, Varšava 1980, vol. 2, s. 97.
[ 142 ] ŠEBESTA, V.: NANAP - program pro optimalizaci frekvenčních a časových
charakteristik nelineárních elektrických obvodů. (Výzkumná zpráva č. V-16.) Praha,
CVS ČSAV 1977.
[ 143 ] ŠEBESTA, V.: Program pro statistické centrování tolerančních oblastí CENTOL -
popis podprogramů. (Výzkumná zpráva č. V-40) Praha, SVT ČSAV 1979.
[ 144 ] ŠEBESTA, V.: Metoda pro statistickou optimalizaci výtěžnosti. Slaboproudý obzor,
42, 1981, č. 12, s. 573-579.
[ 145 ] ŠREJDER, Ju. A.: Metod statističeskich ispytanij. Moskva, Fizmatgiz 1962.
[ 146 ] TAHIM, K.S. - SPENCE, R.: A radial exploration approach to manufacturing yield
estimation and design centering. IEEE Trans., CAS-26, 1979, č. 9, s. 768-774.

122 FEKT Vysokého učení technického v Brně
[ 147 ] THORBJORNSEN, A.R. - DIRECTOR, S.W.: Computer-aided tolerance assignment
for linear circuits with correlated elements. IEEE Trans., CT-20, č. 5, 1973, s. 518-
524.
[ 148 ] TROMP, H.: A semi-heuristic algorithm for efficient worst-case analysis. In: IEEE
Proc. ISCAS, Tokio 1979, s. 276-279.
[ 149 ] TROMP, H.: Automatic network tuning and worst-case analysis by global quadratic
optimization. In: IEEE Proc. ISCAS, Řím 1982, vol. 1, s. 126-129.
[ 150 ] VASILESCU, G.: CEND4 - a tolerance determining program. In: Proc. SSCT´74,
Praha 1974, s. 349-355.
[ 151 ] VARKOČEK, M.: Metoda pro určení optimálního tolerančního vektoru při syntéze
elektronických obvodů. [Diplomová práce.] Praha 1974. - České vysoké učení
technické. Fakulta jaderná a fyzikálně inženýrská.
[ 152 ] WEHRHAHN, E.: A new convergent cut algorithm for convex and nenconvex design
centering problems with fixed parameter tolerances. In: Proc. ECCTD´83, Stuttgart
1983, s. 405-408.
[ 153 ] ANTREICH, K.J. - KOBLITZ, R.K.: An interactive procedure to design centering. In:
IEEE Proc. ISCAS, 1981, s. 139-142.
[ 154 ] ANTREICH, K.J. - HUSS, S.A.: A new approach to the design of integrated circuits
by interactive optimization. In: IEEE proc. ISCAS, Řím 1982, vol. 3, s. 1172-1175.
[ 155 ] BRADÁČ, J.: Metoda Monte Carlo. Automatizace, 20, 1977, č. 7, s. 189-190.
[ 156 ] BRAYTON, R.K. - DIRECTOR, S.W. - HACHTEL, G.D.: Yield Maximization and
worst case design with arbitrary statistical distributions. IEEE Trans., CAS-27, 1979,
č. 9, s. 756-764.
[ 157 ] BUSLENKO, N.P. - ŠNEJDR, Ju.A.: Stochastické metody početní. Praha, SNTL 65.
[ 158 ] COCHRAN, W.G.: Sampling techniques. New York, John Wiley 1977.
[ 159 ] KROPÁČ, O.: Rozdělení pravděpodobnosti s náhodnými parametry a jejich
inženýrské aplikace. Strojnícky čas., 31, 1980, č. 5, s. 597-621.
[ 160 ] POSPÍŠIL, J.: Program NEWTOL. Uživatelský návod. (Výzkumná zpráva č.
64005/2.) Praha, TESLA VÚST A.S.Popova 1977.
[ 161 ] POSPÍŠIL, J.: Program REALTI. Uživatelský návod. (Výzkumná zpráva č. 64005/3.)
Praha, TESLA VÚST A.S.Popova 1977.
[ 162 ] POSPÍŠIL, J.: Popis programu NEWTOL. (Výzkumná zpráva č. 182/8.) Praha,
TESLA VÚST A.S.Popova 1979.
[ 163 ] SINGHAL, K. - PINEL, J.F.: Statistical design centering and tolerancing using
parametric sampling. In: IEEE Proc. ISCAS, Houston (USA) 1980, vol. 3, s. 882-885.
[ 164 ] ŠILHÁN, P.: Uživatelský návod k systému programů MOCAP. (Výzkumná zpráva.)
Praha, TESLA VÚST A.S.Popova 1979.
[ 165 ] ŠŤOVÍČEK, J.: Metody citlivostní analýzy vhodné pro automatizovaný návrh
elektronických obvodů [Disertační práce.] Praha 1978. - České vysoké učení
technické. Fakulta elektrotechnická.
[ 166 ] ŠŤOVÍČEK, J.: Uživatelský návod k systému programů LINTOL. (Výzkumná zpráva
č. 182/18.) Praha, TESLA VÚST A.S.Popova 1979.

Digitální integrované obvody 123
[ 167 ] NOVÁK, M. - ŠEBESTA, V.: Dečsign centering by the use of statistical derivatives of
yield. In: Proc. IV. International Symposium of Network Theory ETAN, Ljubljana,
1979.
[ 168 ] NOVÁK, M. - ŠEBESTA, V. : The direct methods of design centering. Problems of
Control and Information Theory, 9, 1980, č. 4, s. 275-285.
[ 169 ] NOVÁK, M.: Metody moderní matematiky. (Analýza a syntéza tolerancí.) Skriptum
FJFI, Vyd. ČVUT, Praha 1986.
[ 170 ] NOVÁK, M.: Teorie tolerancí soustav. Praha, Academia 1987.
[ 171 ] BOYD, R.R.: Tolerance analysis of electronic circuits using Matlab. CRC Press, 1999,
ISBN 0-8493-2276-6, L15
[ 172 ] VIZMULLER, P.: Design centering using mu-sigma graphs and system simulation.
Artech House, 1998, ISBN 0-89006-950-6
[ 173 ] SPENCE, R. and SOIN, R.S.: Tolerance design of electronic circuits. World
Scientific. ISBN 1-86094-040-4
[ 174 ] CREVELING, C.M.: Tolerance design. Addison-Wesley,1997, ISBN 0-201-63473-2
[ 175 ] RAU, N.S.: Optimization principles. Wiley 2003, ISBN 0-471-45130-4