Logikbausteine Aufgabensammlung

Logikbausteine UE
Aufgabensammlung
1. Aufgabe
Die parasitäre Kapazität des Einganges eines Digitalbausteines betrage Ci=5pF. Der Eingang
wird über einen Treiber mit Ausgangswiderstand RD=200Ω angesteuert. Die
Versorgungsspannung der gesamten Logikschaltung betrage VDD=+3,3V, die (idealisierten)
Logikpegel sind deshalb 0V (Low) bzw. +3,3V (High).
2. Aufgabe
a) Welche Anstiegszeit (rise time) weist die Spannung am Eingang des
Digitalbausteines auf? Wie hängt die Anstiegszeit von den Logikpegeln ab?
b) Welche Abfallzeit (fall time) weist die Spannung am Eingang des
Digitalbausteines auf? Wie hängt die Abfallzeit von den Logikpegeln ab?
c) Der Digitalbaustein erkennt einen High-Pegel am Eingang, wenn die
Eingangsspannung mindestens 70% des vollen High-Pegels von +3,3V beträgt.
Wie lange dauert es deshalb nach Umschalten des Eingangspegels von Low auf
High, bis der Digitalbaustein den High-Pegel auch als solchen erkennt?
d) Der Digitalbaustein erkennt einen Low-Pegel am Eingang, wenn die
Eingangsspannung maximal 30% des vollen High-Pegels von +3,3V beträgt. Wie
lange dauert es deshalb nach Umschalten des Eingangspegels von High auf Low,
bis der Digitalbaustein den Low-Pegel auch als solchen erkennt?
e) Beschreiben Sie, inwiefern das obige analysierte Verhalten eine Auswirkung auf
die maximale Taktfrequenz hat.
Gegeben sei der folgende asynchrone 4Bit-Zähler.
Die JK-Flip-Flops FF-FF weisen eine maximale Verzögerungszeit (propagation-delay
time) von tPLH=tPHL=7,5ns auf.
a) Geben Sie den prinzipiellen zeitlichen Verlauf des Taktsignals und aller
Ausgangssignale Q0–Q3 in einem Diagramm an. Berücksichtigen Sie dabei die
entsprechenden Verzögerungszeiten.
b) Bestimmen Sie jene Zeit ∆t, die nach einer Taktflanke abgewartet werden muss,
bis alle Ausgangssignale Q0–Q3 ihren richtigen Wert angenommen haben.
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3. Aufgabe
c) Die Ausgangssignale Q0–Q3 sollen in einer anschließenden Schaltung mit der
jeweils nächsten negativen Flanke desselben Taktsignals in Register mit einer
Vorbereitungszeit (setup time) tsu=2,5ns geladen werden. Bestimmen Sie die
dafür maximal zulässige Taktfrequenz fmax.
Gegeben sei der folgende synchrone 4Bit-Zähler.
Die JK-Flip-Flops FF-FF weisen eine maximale Verzögerungszeit (propagation-delay
time) von tPLH=tPHL=7,5ns sowie eine Vorbereitungszeit (setup time) von tsu=2,5ns auf, für
die &-Gatter G-G gelte tPLH=tPHL=4,1ns als maximale Verzögerungszeit.
4. Aufgabe
a) Geben Sie den prinzipiellen zeitlichen Verlauf des Taktsignals und aller
Ausgangssignale Q0–Q3 in einem Diagramm an. Berücksichtigen Sie dabei die
entsprechenden Verzögerungszeiten.
b) Bestimmen Sie jene Zeit ∆t, die nach einer Taktflanke abgewartet werden muss,
bis alle Ausgangssignale Q0–Q3 ihren richtigen Wert angenommen haben.
c) Bestimmen Sie die maximal zulässige Taktfrequenz fmax, so dass noch alle
zeitlichen Bedingungen erfüllt werden und die Schaltung damit richtig
funktioniert.
Eine l=10m lange Leitung mit Wellenwiderstand ZW=100Ω wird von einem Digitalbaustein
(Treiber) am Eingang angesteuert. Die Ausbreitungsgeschwindigkeit der Signale auf der
Leitung sei v≈2⋅10 8 m/s. Der Digitalbaustein (Treiber) schalte einmalig vom Logikpegel 0V
auf 5V und weist einen Innenwiderstand Ri=25Ω auf. Der Ausgang der Leitung ist an einen
weiteren Logikbaustein angeschlossen, dessen Eingang sehr hochohmig ist.
Geben Sie die Spannungsverläufe ue(t), ua(t) am Eingang und Ausgang der Leitung für
folgende Schaltungen an und beschreiben Sie die zeitlichen Abläufe:
SS2007 2

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5. Aufgabe
a) Abschluss des Leitungsendes mit RT=100Ω
b) Erhöhung des Quellwiderstandes mit RT=75Ω
In der untenstehenden Abbildung sind drei Digitalbausteine IC1-IC3 an eine Leitung mit
einem Wellenwiderstand ZW=100Ω, die als Bus wirkt, angeschlossen. Die Leitung muss als
lange betrachtet werden, d.h. sie erfordert die Berücksichtigung von allfälligen Reflexionen.
IC1 IC2 IC3
a) Überlegen Sie, was prinzipiell passiert, wenn jeweils einer der ICs (IC1, IC2 oder
IC3) alleine ein Signal an die Leitung legt. Die jeweils anderen ICs sind passiv,
legen also kein Signal an die Leitung an. Berücksichtigen Sie dabei, dass aus Sicht
jedes ICs eigentlich zwei Leitungen an dessen Eingang/Ausgang angeschlossen
sind, eine nach rechts und eine nach links laufende.
Hinweis: Von keiner der beiden Leitungen ist zu Beginn bekannt, was am
entsprechenden Ende tatsächlich angeschlossen ist.
b) Welchen Widerstand sieht nach Punkt a) demnach jeder Ausgang im ersten
Moment?
c) Sind Reflexionen auf der Leitung/dem Bus zulässig oder verfälschen diese den
Pegel? Falls Reflexionen vermieden werden müssen, wie kann man dies in obiger
Schaltung erreichen?
SS2007 3

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6. Aufgabe
d) Welchen Widerstand müssen die Eingänge der jeweils passiven (also der nicht
sendenden) ICs aufweisen, damit keine irgendwie geartete Verfälschung der Pegel
auftritt? Berücksichtigen Sie dabei, dass eine bei einem IC-Eingang eintreffende
Welle den Eingangswiderstand und den „Widerstand“ des weiterlaufenden
Leitungsstückes sieht (Wie sind diese zueinander geschaltet? Verfolgen Sie dazu
den möglichen Stromfluss).
Die folgenden Betrachtungen sollen anhand der untenstehenden Abbildung eines Standard-
TTL-NAND-Gatters durchgeführt werden. Nehmen Sie für die leitende Diode UD=0,6V
(Flussspannung) sowie für einen leitenden Transistor UBE=0,6V und UCE=0,2V an.
7. Aufgabe
a) Bestimmen Sie, wie ein nicht angeschlossener (offener) Eingang für die Schaltung
wirkt. Wirkt dieser als Low, High oder als ein ungültiger Zustand am Eingang?
b) Geben Sie an, welcher maximale Ausgangsstrom
o bei Kurzschluss am Ausgang (z.B. ungeladener Kondensator im ersten
Moment des Umschaltens des Ausgangs; Kondensatorspannung kann nicht
springen!)
o bei minimalem, gerade noch gültigen High-Pegel (Ua,Hmin=2,4V) am Ausgang
o bei maximalem, gerade noch gültigen Low-Pegel (Ua,Lmax=0,4V) am Ausgang
(gibt es in diesem Fall überhaupt eine Grenze?)
fließen kann.
In einer Digitalschaltung (TTL-Logikfamilie) mögen offene (z.B. ungenutzte) Eingänge in
geeigneter Weise mit Versorgungsspannung (VCC=+5V±10%, High) bzw. Masse (0V, Low)
verbunden sein. Siehe dazu untenstehende Schaltungen.
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8. Aufgabe
a) b)
R PU
V CC
&
SN74F30
74F260
a) Damit in einem ungünstigen Betriebsfall keine zu großen Ströme in die
Gattereingänge fließen, werden diese nicht direkt sondern über einen Pull-Up-
Widerstand RPU mit der Versorgungsspannung verbunden. Bestimmen Sie den
Maximalwert RPU,max, so dass gerade noch ein richtiger High-Pegel Ue,Hmin (siehe
Datenblatt) an den Eingängen auftritt. Berücksichtigen Sie dabei die jeweiligen
Eingangsströme IIH (siehe Datenblatt des Bausteines) sowie den dabei
ungünstigsten Wert der Versorgungsspannung.
b) Mit einer Digitalschaltung soll das Drücken eines Tasters ausgewertet werden.
Wird dieser betätigt, so liegen in obiger Schaltung die beiden mit dem Taster
verbundenen Eingänge auf logisch High. Damit auch im nicht betätigten Zustand
ein gültiger Pegel am Eingang anliegt, der sich vom Fall des gedrückten Tasters
unterscheidet, wird ein Pull-Down-Widerstand RPD verwendet. Bestimmen Sie
den Maximalwert RPD,max, so dass gerade noch ein richtiger Low-Pegel Ue,Lmax
(siehe Datenblatt) an den Eingängen auftritt. Berücksichtigen Sie dabei die
jeweiligen Eingangsströme IIL (siehe Datenblatt des Bausteines).
Hinweis: Ein aus dem Eingang herausfließender Eingangsstrom ist im Datenblatt mit
negativem Vorzeichen ausgewiesen. Ein hineinfließender Strom hingegen mit
positivem Vorzeichen.
Für die untenstehende Wired-AND-Verknüpfung dreier Open-Collector-Ausgänge des
Bausteines SN74F38 ist der Pull-Up-Widerstand RC zu dimensionieren. Die
Versorgungsspannung VCC sei +5V±10%. An den „Ausgang“ der Wired-AND-Verknüpfung
sind 4 Eingänge eines Bausteines 74F00 angeschlossen.
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R PD
V CC
≥1
74F00

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9. Aufgabe
a) Bestimmen Sie den kleinsten zulässigen Wert RC,min, so dass keiner der OC-
Ausgänge von G1-G3 bei Low am Ausgang zerstört wird. Berücksichtigen Sie
dazu den maximal zulässigen Ausgangsstrom IOL von G1-G3 aus dem Datenblatt
(überlegen Sie, was der ungünstigste Fall bzgl. Durchschalten von G1-G3 ist, d.h.
wenn ein einziger auf Low schaltet, alle schalten auf Low, ...), den ungünstigsten
Wert der Versorgungsspannung sowie die Eingangsströme IIL der Eingänge des
74F00-Bausteines bei Low (siehe Datenblatt).
b) Bestimmen Sie den maximal zulässigen Wert RC,max, so dass die
Ausgangsspannung Ua gerade noch einen gültigen TTL-High-Pegel von
Ua,Hmin=2,0V annimmt. Berücksichtigen Sie dazu die Eingangsströme IIH der
Eingänge des 74F00-Bausteines bei High (siehe Datenblatt) sowie die
Ausgangsströme IOH der OC-Ausgänge und ebenso den diesmal ungünstigsten
Wert der Versorgungsspannung.
Hinweis: Ein in den Ausgang hineinfließender Ausgangsstrom ist im Datenblatt mit
positivem Vorzeichen ausgewiesen.
Es soll die Verlustleistung eines idealisierten NMOS-Inverters berechnet werden. Der
MOSFET soll als idealer Schalter wirken, d.h. im eingeschalteten Zustand wirkt er als
Kurzschluss (Widerstand zwischen Drain und Source RDS=0Ω) gegen Masse, im
ausgeschalteten Zustand wirkt er wie eine Unterbrechung (RDS=∞). Der Ausgang sei
unbelastet.
=
VGS=Ue
Die Eingangsspannung Ue=VGS schalte periodisch zwischen VDD (z.B. +5V) und 0V.
SS2007 6
VDD
RD
VDS=Ua

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10. Aufgabe
Ue
a) Geben Sie den Zeitverlauf der Ausgangsspannung Ua und des Stromes iD an.
b) Geben Sie den Zeitverlauf der (dynamischen) Verlustleistung pR,dyn(t) im
Widerstand RD an.
Hinweis: p(t)=±u(t)⋅i(t) (Vorzeichen abhängig von der Orientierung der Stromund
Spannungsbezugsrichtungen zueinander.)
c) Berechnen Sie den Mittelwert der (dynamischen) Verlustleistung
P = p ( t)
im Widerstand.
R, dyn
VDD
R, dyn
d) Geben Sie die (statische) Verlustleistung PR,stat im Widerstand an, wenn der
MOSFET kontinuierlich ein- bzw. ausgeschaltet ist.
e) Tritt auch im MOSFET eine Verlustleistung auf, wenn
o dieser als idealer Schalter wirkt?
o dieser im eingeschalteten Zustand einen Widerstand RDS>0Ω darstellt?
Es soll die Verlustleistung eines idealisierten CMOS-Inverters mit kapazitiver Last CL
berechnet werden. Die MOSFETs sollen als ideale Schalter wirken. (Schalter S1 und S2
werden gegenphasig geschaltet.)
Die Eingangsspannung Ue schalte periodisch zwischen VDD (z.B. +5V) und 0V.
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CL
=
Ue
VDD
S2
S1
CL
Ua

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Es soll nun eine komplette Periode T (ein vollständiger Schaltzyklus Low→High→Low) am
Ausgang betrachtet werden. Zu Beginn sei Schalter S2 offen und S1 geschlossen.
11. Aufgabe
Ue
VDD
a) Schalter S2 werde geschlossen und S1 gleichzeitig geöffnet. Der Kondensator CL
lädt sich vollständig auf die Spannung VDD auf. Welche Ladungsmenge Q nimmt
er dabei auf?
b) Nach einer Zeit T/2 wird der Schalter S2 geöffnet und S1 geschlossen. Was
passiert mit der am Kondensator gespeicherten Ladung Q und der
Ausgangsspannung Ua?
c) Welcher Strom ist folglich im Mittel während einer Periode T von der
Versorgungsspannung VDD gegen Masse (über den „Umweg“ des Kondensators
CL) geflossen?
∆Q
Hinweis: I = ∆t
d) Welche mittlere (dynamische) Leistung Pdyn gibt die Versorgungsspannung VDD
ab bzw. nimmt die Schaltung über die Spannungsversorgung (VDD) auf? Da der
Kondensator CL keine Leistung verbraucht, muss der CMOS-Inverter diese
Leistung verbrauchen!
e) Geben Sie die (statische) Verlustleistung Pstat des CMOS-Inverters an, wenn die
Eingangsspannung konstant Low bzw. High ist.
Hinweis: Welcher Strom fließt in diesem Fall im Mittel von der
Versorgungsspannung VDD gegen Masse?
f) Wenn die Schalter S1 und S2 nicht „schlagartig“ öffnen bzw. schließen, sondern
eine gewisse Zeit dafür benötigen, fließt während des Umschaltens kurzzeitig ein
Querstrom IDD direkt von der Versorgungsspannung VDD gegen Masse. Wie hängt
die dadurch bewirkte Verlustleistung von der Frequenz ab?
Hinweis: Jeder Schaltvorgang Low→High und High→Low ist mit einem
Stromimpuls gleich bleibender konstanter Form (Höhe und Dauer) verbunden.
Wie ändert sich dementsprechend der dadurch bewirkte mittlere Strom?
Eine Digitalschaltung soll bei entsprechenden Eingangssignalen ein externes Gerät an der
Netzspannung einschalten. Dazu wird mittels eines Transistors ein Relais mit 24V
Gleichspannung angesteuert, das letztlich das Einschalten des Gerätes vornimmt.
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Damit das Relais den Schalter S schließt, muss ein ausreichend großer Schaltstrom I durch
die Relaisspule fließen.
Der maximale Kollektorstrom durch den Transistor betrage 100mA, seine Stromverstärkung
sei B=50.
12. Aufgabe
Relaisspule
(Widerstand R)
Ansteuerung
durch
Digitalausgang
ID
24V=
230V~
Gerät
Schalter S
a) Wie groß ist der maximal erforderliche Ausgangsstrom ID der Digitalschaltung
zum Einschalten des Gerätes?
b) Welchen Widerstand R muss die Relaisspule mindestens aufweisen, damit der
Transistor nicht zerstört wird?
c) Wie müsste man die Schaltung erweitern, wenn der Widerstand R der Relaisspule
zu klein ist?
Gegeben sei eine Digitalschaltung mit +5V Spannungsversorgung. Mit Hilfe von
Leuchtdioden (LED…Light-Emitting-Diode) soll der Betriebszustand des Systems angezeigt
werden. Leuchtdioden verhalten sich im Prinzip wie gewöhnliche Dioden, jedoch ist ihre
Flussspannung in Durchlassrichtung größer als 0,6V!
• Mit einer roten LED soll angezeigt werden, dass das System eingeschaltet ist.
Geben Sie eine möglichst einfache Schaltung an, die dies bewirkt. Nehmen Sie
dazu eine typische Flussspannung der LED von 2V bei 10mA an.
• Mit einer grünen LED soll der Status eines Digitalausganges angezeigt werden.
Geben Sie eine Schaltung an, die dies bewirkt. Nehmen Sie dazu eine typische
Flussspannung der LED von 2,5V bei 10mA an. Überlegen Sie, wie die LED über
ein logisch High am Ausgang sowie ein logisch Low am Ausgang aktiviert werden
kann. Sehen Sie in das Datenblatt irgendeines Digitalbausteines und überlegen Sie
welche der beiden Methoden besser (zuverlässiger) ist.
SS2007 9
I

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13. Aufgabe
Für einen Speicherbaustein (Versorgungsspannung VDD=+3,3V) soll die erforderliche
Kapazität CB seines Abblockkondensators bestimmt werden. Zuerst wird der maximal
auftretende Laststrom, den der Speicherbaustein während des Umschaltens am Ausgang
liefern muss, bestimmt.
• Die Lastkapazität eines Digitalausganges (einer Datenleitung) betrage CL=30pF.
Innerhalb von ∆t=2ns soll die Ausgangsspannung um 3V (Umschalten
Low→High) steigen. Welcher Strom muss deshalb zum Aufladen der
Lastkapazität fließen?
Der Speicherbaustein weise 36 Datenleitungen auf, die im ungünstigsten Fall gleichzeitig von
Low auf High schalten. Den gesamten Laststrom nimmt der Speicherbaustein über die
Versorgungsspannung auf.
14. Aufgabe
• Wie groß muss die Kapazität CB des Abblockkondensators mindestens sein, wenn
die Versorgungsspannung durch die plötzlich erhöhte Stromaufnahme während der
Umschaltzeit von ∆t=2ns maximal um 0,05V absinken darf?
Es soll die Verlustleistung eines Zählerbausteines 74HC163 (siehe Datenblatt) bei VCC=+5V
Spannungsversorgung bestimmt werden. Die Eingangstaktfrequenz (clock, CP) sei
fi =25MHz. An jedem Ausgang Q0–Q3 des Zählers wirke eine Lastkapazität CL von jeweils
5,5pF (CMOS-Eingang mit 3,5pF + 2pF Leiterbahnkapazität).
• Berechnen Sie die Verlustleistung des Zählerbausteines.
Hinweis: Beachten Sie die jeweilige Taktfrequenz an den Ausgängen!
15. Aufgabe
Es sollen die grundsätzlichen Elemente einer allgemeinen Digitalschaltung zusammengefasst
werden.
Nehmen Sie dazu an, dass auf einer Leiterplatte eine Digitalschaltung bestehend aus zwei
integrierten Digitalbausteinen (IC1, IC2) aufgebaut werden soll. Das Eingangssignal wird
über einen Stecker St1 angeschlossen und das verarbeitete Ausgangssignal wird wieder über
einen Stecker St2 ausgegeben. Die integrierten Digitalbausteine mögen auch unbenutzte
Eingänge aufweisen.
Geben Sie den prinzipiellen Aufbau der Schaltung unter Berücksichtigung der wesentlichen
Einflussfaktoren (wie Spannungsversorgung, Leiterbahnführung usw.) an. Erklären Sie,
warum gewisse Komponenten zusätzlich für den Schaltungsaufbau erforderlich sind.
SS2007 10

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Das folgende Rechteck symbolisiere die Leiterplatte, auf der die Komponenten (dargestellt
durch einfache rechteckige, benannte Blöcke) und die Verbindungsleitungen eingezeichnet
werden sollen.
16. Aufgabe
Ein Speicherbaustein (SRAM) ist nach untenstehendem Schema an einen Mikroprozessor µP
angeschlossen. Der Adress-Decoder generiert dabei aus entsprechenden Adressleitungen das
Chip-Select Signal CS .
µP
Adressbus
A
R / W
Datenbus D
Adress-
Decoder
SRAM
Der Adress-Decoder weist eine maximale Verzögerungszeit von tPD,AD=10ns auf. Der
Speicherbaustein erfordert eine minimale Vorbereitungszeit (setup time) tSU=20ns bzgl. des
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CS

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CS -Signals vor der Datenübernahme mit der steigenden Flanke des R / W -Signals. Die Dauer
des Schreibpulses ( R / W -Signal) darf minimal tWP=15ns betragen.
a) Zeichnen Sie im untenstehenden Diagramm den Zeitverlauf des Signals CS ein und
tragen Sie die Zeiten tPD,AD , tSU , tWP ein.
b) Geben Sie an, nach welcher Zeit tW,min der Mikroprozessor frühestens nach dem
Ausgeben der gültigen Adresse die Daten mit der steigenden Flanke des R / W -Signals in
den Speicher schreiben kann, damit die Zeitbedingungen erfüllt sind. Nach welcher Zeit
∆t, ab dem Ausgeben der gültigen Adresse, muss für diesen Fall spätestens das R / W -
Signal auf Low geschaltet werden?
c) Die Haltezeit (hold time) der Adressleitungen des Speicherbausteines beträgt minimal
tH=0ns (bezogen auf die steigende Flanke des R / W -Signals). Wie lange dauert minimal
somit ein kompletter Schreibvorgang beginnend mit dem Anlegen einer Adresse? Dies ist
die Zykluszeit tWC.
d) Wenn mit jedem Schreibzyklus 2 Bytes in den Speicher geschrieben werden, wie hoch ist
folglich die maximale Datenrate für das Schreiben?
17. Aufgabe
Für die Steuersignale eines Halbleiter-Speicherbausteines gibt es zwei typische
Implementierungen. Bei der einen wird jeweils eine getrennte Steuerleitung für Lese- und
Schreibzugriffe ( RD und WR , “Intel-style“) verwendet, bei der anderen eine gemeinsame
Steuerleitung zur Unterscheidung der Datenrichtung sowie eine Auswahlleitung ( R / W und
OE 1 , “Motorola-style“).
Geben Sie jeweils eine Digitalschaltung an, welche die Steuerleitungen einer
Implementierung in jene der anderen Implementierung umcodiert.
1 OE … Output Enable; manchmal auch E (Enable) oder ähnlich bezeichnet
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