LVA 354.028 Integrierte Schaltungstechnik
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Ausarbeitung der gesammelten Fragen der<br />
<strong>LVA</strong> <strong>354.028</strong><br />
<strong>Integrierte</strong> <strong>Schaltungstechnik</strong><br />
Diese Ausarbeitung wurde gemeinsam von Martin Fein und Christian<br />
Schwingenschlögl im Laufe der Prüfungsvorbereitung erstellt und ist<br />
nach bestem Wissen und Gewissen ausgearbeitet worden!
Unterschied zwischen integrierten und diskreten Bauteilen (Seite 1):<br />
Diskrete Bauteile <strong>Integrierte</strong> Bauteile<br />
kleinere Toleranzen der Wiederstandswerte<br />
absolute Genauigkeiten sehr gut<br />
Große Toleranz der Widerstandwerte<br />
Widerstandsbereich: mΩ - GΩ<br />
Widerstandsbereich: Ω - kΩ<br />
Kapazitätsbereich: pF – mF<br />
Kapazitätsbereich: fF – pF<br />
Induktionsbereich: nH – H<br />
Induktionsbereich: nH<br />
große Werte<br />
Kleine Werte<br />
Kombination von verschiedenen<br />
Silizium dominiert (SiGe) bei NMOS, PMOS<br />
Semikonducter-Materialien möglich<br />
(+NPN)<br />
Selection of key device possible<br />
Ungenauigkeiten (mismatch) bleiben mit<br />
(z.B.: low-noise u high-noise HEMT)<br />
high-electron-mobility-transistor “Transistor<br />
mit hoher Elektronenbeweglichkeit“<br />
Laser oder Sicherungen abgleichen<br />
Hoher Preis pro Transistorfunktion Kleiner Preis pro Transistorfunktion<br />
Begrenzte Geschwindigkeit Hohe Geschwindigkeiten (high speed) am<br />
Chip möglich<br />
Warum gibt es Design Regeln? (DRC – Design Rule Checking) (Seite 2)<br />
DRC: (Seite 70) ist ein Layout- u Verifikationstool.<br />
Chiphersteller gibt dem Schaltungsdesigner bestimmte Spezifikationen/Entwurfsregeln für<br />
einen Chip vor (z.B.: Mindestabstände-, Mindestbreiten-, Überlappungen-, Innenlagen der<br />
einzelnen Layer, …) nach dem Entwurf müssen die Einhaltung dieser Regeln überprüft<br />
werden automatisch mittels DRC; falls etwas nicht passen sollte gibt es Re-Design.<br />
Was ist Analog IC Design?<br />
Analog IC Design (Entwurf) ist die erfolgreiche Implementierung analoger Schaltungen und<br />
Systeme unter Verwendung von IC Technologien.<br />
o Geometrie ist sehr wichtig!<br />
Electrical Design Physical Design Test Design<br />
o Für gewöhnlich gemischte Architekturen (analog/digital)<br />
o Analog 20% u digital 80% der Chipfläche<br />
o Jedoch benötigt analoges 80% der Entwurfszeit (im Circuit Level) !!<br />
Zusammenfassung:<br />
o IC kombiniert Funktion und Applikation mittels IC Technologien für eine erfolgreiche<br />
Lösung<br />
o 3 Hauptschritte in der Entwicklung:<br />
Electrical Design: Topologie, W/L (Width u Length), DC Schaltkreise<br />
Physical Design (Layout)<br />
Test Design (Test)<br />
o Komplexe Probleme können durch Knowhow und flexible Designer vereinfacht und<br />
verstanden werden u somit implementiert werden<br />
o IC wird mehr von alt bewährten Technologien getrieben als von ganz neuen<br />
o IC Entwurf hat seine „Reife“ erlangt (ist ausgereifte Technologie)<br />
o Wenn das Problem ökonomisch digital gelöst werden kann, verwende NICHT analoge<br />
Schaltungen!<br />
2
Wie wird der Chip im Wafer realisiert? (Seite 25 ff)<br />
Oxidgrowth (Oxidation) Auf dem Silizium Wafer wird eine Schicht<br />
Silizium Oxid ‚aufgewachsen‘. VT:<br />
unterliegende Material wird vor<br />
Verschmutzung geschützt, Isolation zw. 2<br />
Schichten; Maskieren; Gateoxid erstellen;<br />
für dünne Schichten: dry oxidationtechniques<br />
für dicke Schichten: wet oxidationtechniques<br />
Diffusion Hier werden Fehlatome von der Obefläche<br />
des Siliziums in das Innere (Bulk) befördert;<br />
von hoher zu niedriger Konzentration! Bei<br />
hohen Temperaturen (800 - 1200 °C)<br />
Ion Implementation Bei diesem Schritt werden Fehl Ionen<br />
eingepflanzt; dies passiert mit hoher<br />
Geschwindigkeit; VT: gut kontrollierbar u<br />
wiederholbar; Konzentrationsspitze knapp<br />
unter der Oberfläche; bei niedrigen<br />
Temperaturen (im Verhältniss zu Diffusion);<br />
geht durch die Oberfläche;Ausglühen ist<br />
notwendig um die Fehlionen zu ‚aktivieren‘ u<br />
die Kristallstrukturschäden zu reparieren<br />
(500 – 800 °C); bei noch höheren<br />
Temperaturen Difusion<br />
Deposition (Schichtabscheidung) Verschiedene Materialschichten werden am<br />
Silizium Wafer abgeschieden: SiliziunNitrat,<br />
Silizium Oxid, Aluminium, Polysilicon<br />
Verschiedene Arten:<br />
Chemical Vapor Deposition (CVD): chemische<br />
Reaktion das ein Gas als dünnen Film auf der<br />
Oberfläche transformiert<br />
Low Preassure CVD<br />
Plasma Assisted CVD: keine thermische<br />
Energie wird verwendet<br />
Sputter Deposition<br />
Anwendung am ganzen Layer<br />
Etching Selektives beseitigen von Layermaterial:<br />
Mask, Film, Underlying Layer<br />
Etzrate in bestimmte Richtungen (film etch<br />
rate / mask etch rate<br />
Epitaxy Zur Herstellung von Dotierungsschichten die<br />
mit üblichen Verfahren (Diffusion Ion<br />
Implementation) nicht realisiert werden<br />
können; Epitaxyschichten sind viel reiner<br />
Photolithography Um das Layout mittels einer Maske auf den<br />
Chip zu bringen; Photoresist Material, Mask,<br />
Oxid (Wo Maske rauf kommt)<br />
Positiv- u negative photolitograpy<br />
3
CMOS Aufbau: (Seite 36) Complementary Metal Oxyd Semiconducor) PMOS u NMOS auf<br />
einem Substrat<br />
Auch in p-well Technologie realisierbar! (n-substrate p-well)<br />
Well tie & Subtrate tie = Bulk Anschlüsse des PMOS u NMOS Backgate = Bulk<br />
Backgate Effekt:<br />
Mit der Spannung VSB kann die Schwellspannung Vth verändert werden: VSB↑ Vth↑<br />
Herstellung eines PNP Transistors (Seite 52,53): Es gibt 2 Arten:<br />
4
Aufbau MOS Transistor: (Seite 39) (NMOS u PMOS siehe 1.Bild CMOS Aufbau)<br />
+ parasitäre Effekte:<br />
Ist eigentlich ein NMOS auf n-Substrat.<br />
NMOS: Source u Drain n+ dotiert<br />
PMOS: Source u Drain p+ dotiert<br />
CMOS (Complementary Metal….) bedeutet sowohl PMOS als auch NMOS auf einem Substrat<br />
5
BJT NPN u PNP Aufbau:<br />
NPN mit buried Layer:<br />
PNP siehe Frage: Herstellung eines PNP Transistors<br />
Unterschiede zwischen MOS und BJT: (Seite 59)<br />
MOS BJT<br />
Spannungsgesteuert Stromgesteuert<br />
Negativer Temperaturkoeffizient Positiver Temperaturkoeffizient<br />
Majoritätsladungsträger Bauteil Minoritätsladungsträger Bauteil<br />
ID ~ VGS 2 IC ~ exp(VBE)<br />
Gut geeignet für IC Schlecht geeignet für IC<br />
Probleme mit CMOS:<br />
o Längere Transistoren führen zu höheren Strömen<br />
o Schalten von hohen Spannungen mit Standard CMOS ist nicht möglich<br />
BJTs werden für Leistungstransistoren bevorzugt!<br />
Gibt es Bipolartransistoren in reiner CMOS Technologie? (Seite 41)<br />
Ja, natürlich…<br />
6
Performance (Stromverstärkung u Übertragungsfrequenz) können nicht mit dem vertical NPN<br />
Transistor in SBC (Standard Buried Collector) Technologie (Buried Layer: siehe Bild NPN<br />
Aufbau) mithalten.<br />
ESD Schutz (Seite 43):<br />
Um das Gate Oxid vor hohen externen Spannungen zu schützen wird ‚Electrostatic-Discharge<br />
Protection‘ (ESD) verwendet. Hervorgerufen kann dies werden durch:<br />
o Induktivitäten: wenn die Oberfläche von einem nahen el. Feld polarisiert wird<br />
o Capazitiv: wenn die Kapazität des Gehäuse, das auf fixem Potential liegt, steigt<br />
o Reibungselektrizität: wenn zwei Materialien die getrennt werden Ladung als Folge von<br />
Reibung austauschen (z.B.: der Mensch kann eine wesentliche Ladung aufweisen)<br />
Vergleich zwischen MOSFET und BJT:<br />
Analog IC: BJT sind besser<br />
Digital IC: CMOS sind besser<br />
Analog/digital IC: BiCMOS<br />
o Verstärkung und Bandbreite vom BJT sind viel größer als die des MOS Verstärkers<br />
o Steilheit: gm,BJT ≈ 10 * gm,MOS<br />
o Temperaturverhalten:<br />
MOS: T↑ µ↓ gm↓<br />
BJT: T↑ IC↑ gm↑<br />
o Geschwindigkeit: bei BJTs werden Kapazitäten schneller geladen und entladen<br />
o Rauschen: In Transistorschaltungen zur Signalverarbeitung wie Vorverstärker ist das<br />
Rauschen eine wesentliche Störgröße. Es spielt dabei vor allem das thermische<br />
Rauschen, das Schrotrauschen sowie das 1/f-Rauschen eine Rolle. Bei dem MOS-<br />
Feldeffekttransistor ist das 1/f-Rauschen bereits unter ca. 1 MHz besonders groß. Das<br />
unterschiedliche Rauschverhalten bestimmt ebenfalls die möglichen Einsatzbereiche<br />
der Transistortypen, beispielsweise in Niederfrequenzverstärkern oder in speziellen<br />
rauscharmen Hochfrequenzumsetzern.<br />
o Matching: baugleiche Transistoren müssen möglichst gleiche Bauteilparameter<br />
aufweisen.<br />
BJT: IS, β, VA, Emitter area<br />
MOSFET: VT, K‘, λ, Width & Length<br />
7
CMOS BiCMOS Vorteile/Nachteile:<br />
BiCMOS = CMOS + NPN BJT (vertical) (meistens)<br />
Allgemein BiCMOS: Kombination von MOSFET und BJT. Eingang und logische Verknüpfung in<br />
CMOS Technik (Vorteile von CMOS); Ausgangsstufe als BJT realisiert<br />
Vorteil BiCMOS: hohe Stromtreiberfähigkeit und geringe Abhängigkeit von der kap. Last; mit<br />
BiCMOS werden Logikschaltungen mit leistungselektronischen Schaltungen auf einem Chip<br />
vereint. Zum Schalten und Regeln hoher Ströme<br />
Nachteile: BiCMOS können beispielsweise nicht gut in Microprozessoren eingesetzt werden.<br />
Herstellung ist teuer!<br />
BiCMOS bei analog/digitalen Schaltungen<br />
CMOS bei rein digitalen Schaltungen<br />
Vorteile CMOS: nahezu keine Stromaufnahme ohne Zustandsänderung (zB.: BIOS),sehr<br />
niedrige Kosten, extrem niedriger und unkritischer Leistungsbedarf, nahezu unendlich große<br />
Eingangswiderstände, gute Rauscheigenschaften<br />
Nachteil CMOS: Ausgänge sind empfindlich gegen Belastung (speziell kap. Belastung), bei<br />
hohen Frequenzen >5MHz hohe Verluste<br />
Matching/Mismatching (Seite 75-77)<br />
Mismatch tritt auf wenn gleiche Bauteile Abweichungen in deren Parametern haben. Matching<br />
siehe Frage ‚ Vergleich zwischen MOSFET und BJT‘<br />
o MOS: 2 spezielle Modellparameter:<br />
ΔVth (=Schwellspannungs Mismatch) und ΔID/ID (=Drainstrom Mismatch)<br />
σ ΔVth … Standardabweichung von ΔVth<br />
σ ΔVth =<br />
ist ein const technologieabhängiger Faktor. In den meisten Fällen reicht dieser<br />
Faktor aus, um das gesamte Mismatchverhalten zu beschreiben.<br />
σ ΔID/ID … Standardabweichung von ΔID/ID<br />
σ ΔID/ID =<br />
hängt stark von (VGS- VTH) ab. Wenn (VGS- VTH) ↑ ↓<br />
o BJT: 2 spezielle Modellparameter:<br />
ΔIC/IC, ΔIB/IB und deren Standardabweichungen<br />
σ ΔIC/IC =<br />
σ ΔIB/IB =<br />
We u Le… width u length of emitter<br />
o Methoden gegen Mismatch: (Seite 74)<br />
Einheitliche Bauteilgeometrien des selben Materials sollten verwendet werden. Für<br />
kleine Geometrien ist das Matching Verhältnis 2:1; Matching Elemente sollten möglichst<br />
nahe beisammen sein, selbe Orientierung aufweisen, Dummy Elemente sollten am Rand<br />
von Matching Elementen hinzugefügt werden (zwischen 2 verschiedenen). Teile die die<br />
höchsten Anforderungen haben sollten im Zentrum des Chips (die) platziert werden,<br />
thermal sensitive Elemente sollten soweit wie möglich von energieverbrauchenden<br />
Bauteilen entfernt sein.<br />
o Temperatur macht beim BJT Probleme, BJT haben einen pos. Temperaturkoeffizienten<br />
8
<strong>Integrierte</strong> Kapazitäten und Widerstände:<br />
Standard MOS Kapazität:<br />
o D = S = B<br />
o Arbeitet zwischen Accumulation (Vorwärtsbetrieb) und Inversion (Rückwärtsbetrieb),<br />
aber const hohe Kapazität nur bei Accumulation und starker Inversion!<br />
o Nichtlinear u nichtmonoton<br />
o Supply blocking capacitaors on Chip<br />
Inversion Mode MOS Kapazität:<br />
D = S; B = VDD keine Accumulation Region!!<br />
Poly-Poly Kapazität:<br />
Best möglicher Kakazität für analoge IC, niedrige parasitäre Effekte, Spannungsunabhängig<br />
Ploysilicon Widerstand:<br />
o 30 – 100 /square<br />
(unshielded)<br />
o 100 – 500<br />
square(shielded)<br />
o Abs Genauigkeit ±30%<br />
o Rel Genauigkeit 2%<br />
o Temp Koeffizient 500 –<br />
1000 ppm/°C<br />
o Spannungskoeffizient 100<br />
ppm/V<br />
9
Stomspiegel: (Seite 82ff)<br />
Stromspiegel sind sehr wichtig für analoge u digitale ICs!<br />
Mirror Ratio (Spiegelverhältnis) = I0/IREF<br />
Welche Arten:<br />
o Standard Stromspiegel:<br />
MOS bzw. BJT Bauart realisierbar!<br />
MOS:<br />
Für idente Werte von VDS ist I0 = IREF<br />
Jedoch ist dies in der Realität wegen Mismatch nicht gegeben!<br />
Ausgangswiderstand: ROUT = ro2 … Ausgangswiderstand des Transistors M2<br />
BJT:<br />
Da Basisströme vorhanden sind, und die Stromverstärkung endlich ist ( ≈ 100)<br />
resultiert ein Errorfaktor beim Ausgangsstrom: (für ≈ 100 Fehler = 2%)<br />
Ausgangswiderstand: ROUT = ro2 … Ausgangswiderstand des Transistors Q2<br />
Um die Leistung zu erhöhen, kann die Mirrorratio verändert werden:<br />
MOS: es werden W/L der beiden NMOS verändert:<br />
BJT: die Emitterflächen werden in ein Verhältnis zueinander gesetzt:<br />
Im Idealfall (Verstärkung ): I0/IREF = M<br />
10
Sonst:<br />
o Multable Current Sources:<br />
Wird benötigt, wenn mehrere verschiedene Stromquellen verwendet werden.<br />
Problem: für BJT würde der Fehler bei endlichem unakzeptabel groß werden!<br />
Buffered Current Mirror<br />
o Buffered Current Mirror:<br />
Erweiterung um einen BJT Q3: es wird dadurch der Basisstrom IB1 und IB2 reduziert <br />
Errorterm wird kleiner!!<br />
o Widlar Current Source (BJT):<br />
Erweitert den Standard-Stromspiegel um einen Widerstand im Emitterzweig 2. Dies<br />
schafft einen zusätzlichen Freiheitsgrad für die Mirror Ratio. Durch R wird der<br />
Ausgangsstrom IO festgelegt.<br />
11
Ausgangswiderstand: ROUT = K*ro2 … Faktor K * Ausgangswiderstand des Transistors Q2<br />
ROUT ist bei der Widlar Source um das 1 bis 10 fache Größer als beim Standard-<br />
Stromspiegel!!<br />
Widlar Source ist auch mit MOS realisierbar! (Seite 96 ff)<br />
Erweitert den Standard-Stromspiegel um einen Widerstand im Sourcezweig 2<br />
ROUT = ro2(1+gm2*R)<br />
o Wilson Source: (Seite 98ff)<br />
Die Wilson Source ist ein Stromspiegel mit sehr hohem Ausgangswiderstand! Wird<br />
benötigt für hohes CMRR bei OPAMPs.<br />
MOS:<br />
Ausgangswiderstand: ROUT = µf2*ro3<br />
Als BJT:<br />
Ausgangswiderstand: ROUT =<br />
Dieser Ausgangswiderstand ist im Verhältnis zum Standard-Stromspiegel um den<br />
Faktor<br />
erhöht!!<br />
12
Um jedoch bessere Ergebnisse bei Präzisionsschaltungen zu erlangen wird ein weiterer<br />
Transistor hinzugefügt:<br />
o Cascode Current Sources (MOS u BJT):<br />
Hier werden 2 Standard-Stromspiegel kaskadiert:<br />
MOS: Ausgangswiderstand: ROUT = µf4*ro2<br />
BJT: Ausgangswiderstand: ROUT =<br />
Die Cascode Source und die Wilson Source sind die besten Stromspiegel, da sie hohe<br />
Werte von VCS und hohe Ausgangswiderstände gewährleisten!<br />
Referenzstromquelle: (Seite 108)<br />
Alle bisher besprochenen Stromspiegel benötigen eine Referenzstromquelle:<br />
Einfachste Möglichkeit ist: Widerstand R vorschalten (a) oder 2 MOSFETs in Serie (b):<br />
13
Bandgap Referenzquelle (BGR): (Seite 115)<br />
o Ziel ist es, die<br />
Referenzspannungsquelle<br />
unabhängig von der Temperatur<br />
zu machen<br />
Prinzip: Kombination von VBE und<br />
VT: VBE↓ mit T↑ Generation<br />
einer Spannung VT die diesen<br />
Abfall von VBE kompensiert<br />
o Praktische Realisierung eines BGR:<br />
(a) Ohne OPAMP: Feedbackloop<br />
mit Q4 wird verwendet, um<br />
den Arbeitspunkt festzulegen;<br />
VOUT ist von der<br />
Versorgungsquelle abhängig.<br />
(b) Mit OPAMP: I1 und I1<br />
verhalten sich wie R1 und R2;<br />
OPAMP ist ideal kein Offset!)<br />
o Kompabilität mit CMOS Technologie:<br />
Die meisten CMOS Prozesse sind N-well Prozesse!<br />
Daher ergeben sich nur PNP Transistoren!! Mit<br />
Collector = Substrate (= Ground)<br />
o Problem mit BGR:<br />
In der Realität hat der OPAMP eine<br />
Offsetspannung VOS Fehler in VOUT<br />
VOS (ist auch temperaturabhängig) wird mit einem<br />
Faktor (1+R2/R1) verstärkt!<br />
LÖSUNG:<br />
Es gibt 3 Möglichkeiten:<br />
(1) Einbinden großer Bauelemente um Offset zu minimieren<br />
(2) Collectorstrom von Q1 und Q2 kann mit<br />
einem Faktor m ins Verhältnis gebracht<br />
werden<br />
(3) ein zusätzlicher PNP Transistor wird in jeden<br />
Zweig hinzugefügt um ΔVBE zu verdoppeln.<br />
( jedoch nicht realisierbar in Standard-<br />
CMOS Q2 u Q4 sind nicht geerdet in<br />
Emitterfolger konvertieren!!)<br />
14
PTAT (Proportional To Absolute Temperature): (Seite 119 u 125)<br />
Prinzip: wenn 2 BJT mit unterschiedlichen<br />
Kollektorströmen arbeiten, dann ergibt sich eine<br />
Differenz ΔVBE ihrer Basis-Emitter-Spannungen,<br />
die ebenso von der absoluten Temperatur<br />
abhängig ist! (PTAT)<br />
ΔVBE = VBE1 - VBE2 = VT*ln(n)<br />
daraus ergibt sich ein pos.<br />
Temperaturkoeffizient (TC):<br />
In BGR Schaltungen sind die Bias Ströme der<br />
Transistoren ebenfalls proportional zur<br />
absoluten Temperatur. Dadurch ist es möglich eine Strombasierende PTAT Bandgap Quelle zu<br />
generieren.<br />
Was ist ein einfacher OTA (Operational Transconductance Amplifier) (Seite 147)<br />
o Ein OTA ist ein OPAMP der die Differenzspannung an den beiden Eingängen in einen<br />
proportionalen Ausgangsstrom umwandelt.<br />
T1 und T2 sind matching Transistoren (gleiches W/L); keine Vorspannungs-Schaltungen<br />
für Lasten nötig; T3 und T4 sind ebenso matching Transistors; IB bestimmt alle<br />
Stromstärken; Alle wells sind mit den Sources verbunden (ebenso Bulk = Source) VBS =<br />
0 , d.h.: kein Body-Effekt! Somit wird Matching verbessert;<br />
o Gain-Bandwidth (GBW):<br />
Es existieren 2 Pole: ein dominanter (fd) und ein nicht-dominanter (fnd) (Knoten (5) und<br />
(4) im vorherigen Bild)<br />
und<br />
Dadurch ergibt sich die Spannungsverstärkung zu AV = gm1 * ROUT !!<br />
Phasenrand ist im Frequenzgangdiagramm die Differenz zu -180° Phasenlage (PM ist pos.<br />
für arg. > -180°<br />
15
Phasenrand (Phase Margin): PM = 90° - arctan(GBW/fnd)<br />
Es ist ersichtlich, dass sowohl die Bandbreite (GBW), die Spannungsverstärkung (AV)<br />
und der Phasenrand (PM) von der Steilheit (gm1) abhängen<br />
o Funktionsweise einfacher OTA:<br />
IOUT = UIN * gm<br />
Eine Ausgangsspannung kann durch eine externe Last generiert werden.<br />
Funktion ohne Widerstände sondern nur mit Transistoren realisiert!<br />
o Funktionsweise Miller OTA (2-Stufen Miller OTA):<br />
Der Miller OTA ist eine Erweiterung des Standard-OTAs. (siehe nächste Grafik)<br />
Die Erweiterung betrifft einen zusätzlichen invertierenden Verstärker und somit wird der<br />
Miller OTA ziemlich schnell. Die Pole und Nullstellen des Miller OTAs heben sich soweit<br />
auf, jedoch gibt es ein Problem bei sprunghaften Eingangssignalen Dominate Pol<br />
ändert kurzfristig seine Frequenz höheres Überschwingen<br />
Allgemeines (Seite 164): Die Pole f1 und f4 liegen nahe beisammen negativer<br />
Phasenrand (PM)! Durch die zusätzliche Kapazität CC wird der Phasenrand wieder<br />
positiv. Die GBW hängt beim Miller OTA nur mehr vom CC ab und NICHT vom CL siehe<br />
nächste Formel.<br />
und Phasenrand (Phase Margin): PM = 90° - arctan(GBW/fnd)<br />
Spannungs-Verstärkung des Miller OTA:<br />
1. Stufe: Niederfrequenzverstärkung: Av10 = gm1/(gOUT2+gOUT4)<br />
2. Stufe: Niederfrequenzverstärkung: Av20 = gm6/G’L mit G’L = 1/RL + gOUT5 + gOUT6<br />
Av0 = Av10 * Av2<br />
BW = GBW/AV<br />
o VT/NT Miller OTA und einfacher OTA:<br />
Miller OTA Einfacher OTA<br />
VORTEILE<br />
Maximale Leistungsvertärkung Keine zusätzliche Kompensationskapazität<br />
Maximales Signalschwingen Niedrigerer Leistungsverbrauch<br />
Besserers PSRR (Power Suppl Rejection<br />
Ratio = Netzstörunterdrückungsverhältnis)<br />
NACHTEILE<br />
Benötigt zusätzliche Kapazität für<br />
Kleineres Signalschwingen<br />
Frequenzkompensation<br />
Größerer Leistungsverbrauch<br />
16
o Eigenschaften Miller OTA:<br />
Slew Rate: maximale Anstiegsrate. Bei niedrigen Frequenzen wird<br />
Ausgangsspannung von der Versorgungsspannung begrenzt; bei hohen<br />
Frequenzen limitiert die SR die Ausgangsspannung<br />
Settling Time: (Zeit bis Error < 0,1%) entweder durch SR oder τd (durch BW<br />
gegeben) begrenzt<br />
Input Impedanz: RIN ZIN ist kapazitiv und fällt mit f<br />
Ausgangswiderstand: für kleine Frequenzen ZOUT ~ 550k ; für hohe Frequenzen<br />
ZOUT ~ 5k;<br />
Temperaturverhalten: nur der Faktor Kn‘ ist temp.abhängig T - mit <br />
Rauchverhalten: jeder MOS besitzt thermisches und 1/f Rauschen:<br />
Niedrige u mittlere Frequenzen: 1/f Rauschen ist dominant!<br />
Für hohe Frequenzen: 1/f Rauschen spielt keine so große Rolle und die<br />
Kapazitäten müssen betrachtet werden<br />
o Miller-Effekt:<br />
Als Millereffekt wird die Vergrößerung der Eingangskapazität eines invertierenden<br />
Verstärkers bezeichnet, die aufgrund der effektiven Verstärkung der Kapazität zwischen<br />
Ein- und Ausgang dieses Verstärkers auftritt. Dieser Effekt ist meist störend, kann aber<br />
auch zum Erzeugen größerer effektiver Kapazitätswerte vorteilhaft genutzt werden. <br />
Miller OTA<br />
CMRR (Common Mode Rejection Ratio) (Seite 201):<br />
o = Gleichtaktunterdrückung gibt an, wie wenig sich die Ausgangsspannung ändert, wenn<br />
sich die beiden Eingangsspannungen eines elektrischen Differenzverstärkers um den<br />
gleichen Betrag (=„Gleichtakt“) ändern. Im Idealfall sollte sich dann die<br />
Ausgangsspannung des Differenzverstärkers nicht ändern, weil sie nur von der Differenz<br />
der beiden Eingangsspannungen abhängt.<br />
CMRR und der Offset hängen vom Matching der Transistoren ab.<br />
CMRR = Add/Adc<br />
Add … Verstärkung für einen reinen Differenzverstärker = gm1 * RL<br />
Adc … Verstärkung für einen reinen Gleichtaktverstärker Eingänge auf gleiches<br />
Potential!<br />
CMRR kann verbessert werden durch: hohe Eingangs Transkonduktanz (Steilheit) gm1 und<br />
hohen Ausgangswiderstand (RB) der Stromquelle.<br />
Zusammenhang mit dem Offset: VOS * CMRR = IB * RB<br />
17
o Offset und CMRR bei Bipolar Differenz Verstärkern im Gegensatz zu MOS:<br />
Der Offset ist bei Bipolar Differenzverstärkern um eine Größenordnung (Faktor 10)<br />
KLEINER als bei MOS Differenzverstärkern! Offset u CMRR:<br />
VOS * CMRR = 2gm * RB *(k*T)/q CMRR ist für typische Werte um einen Faktor 10<br />
GRÖßER als beim MOS!<br />
o Kann man die Eingangsströme (bias current) von bipolaren Differenzverstärkern<br />
kompensieren? (Seite 207 - 209):<br />
Die Differenz der beiden Eingangsströme Ibias ist Ibos. Der Offset Ibos ist ca. 5 – 10 % von<br />
Ibias . Kann zwar nicht auf 0, aber auf 1/10tel bis 1/20tel. (5 – 10%) reduziert werden.<br />
2 verschiedene Schaltungen im Skriptum:<br />
18
o PSRR (Power Supply Rejection Ratio): (Seite 210)<br />
= Netzstörunterdrückungsverhältnis<br />
Digitale Schaltungen in Mixed-Signal Chips verursachen Spannungsspitzen an VDD und<br />
VSS; mittels einer hohen PSRR kann nur das Einkoppeln dieser Spannungsspitzen in<br />
analogen Schaltkreisen vermindert werden.<br />
PSRRDD = Av/ADD = vDD/vIN<br />
PSRRSS = Av/ASS = vSS/vIN<br />
(vDD und vSS sind die jeweiligen Spannungsspitzen)<br />
19
Symmetrischer CMOS OTA (SOTA): (Seite 215)<br />
Die Transistoren T5 und T6 sind um den Faktor B weiter als T3 und T4. Dieser Faktor B bedingt<br />
einen größeren Leitwert (Steilheit) G B * gm1 als beim einfachen OTA.<br />
Verstärkung: Av = B * gm1 * ROUT<br />
Aber gleichzeitig wird ROUT um den Faktor B kleiner<br />
Die GBW eines SOTAs ist um den Faktor B größer als die eines einfachen OTAs.<br />
Der totale Stromverbrauch ist um den Faktor (B + 1) größer als beim einfachen OTA.<br />
Wegen des Phasenrands kann der Faktor B nicht besonders groß gemacht werden.<br />
PM↑ für: Cn5↓ bzw Cn6↓; B↓; (W/L)7↑<br />
Die Slew Rate (SR) des SOTAs ist um das B fache größer als die des einfachen OTAs<br />
o Symmetrical BiCMOS OTA:<br />
Die NMOS (eher PMOS?)Transistoren werden durch NPN Transistoren ersetzt<br />
Die PMOS Transistoren als Eingang auf Grund des hohen Eingangswiderstandes und des<br />
hohen SR/GBW Verhältnisses;<br />
Vorteil: größerer Output swing u Knoten 4 u 5 haben kleinere Impedanz<br />
Nachteil: Rauscheigenschaft ist schlecht, da Av1 kleiner wird<br />
o Komplementäre SOTA:<br />
normaler SOTA, jedoch ist die Schaltung auf den Kopf gestellt und die Eingangstransistoren<br />
20
werden durch PMOS Transistoren ersetzt.<br />
o Kaskaden SOTA: (Cascoded SOTA) (Seite 220)<br />
Transistoren M7 – M10 erhöhen die open Loop Verstärkung (VORTEIL). Sie werden von den<br />
Transistoren M15 – M18 mittels der Stromquelle IB und M14 beeinflusst;<br />
Nur der Ausgangsknoten hat hohe Impedanz;<br />
Av0 = gm1 * ROUT<br />
GBW ~ GBW von SOTA jedoch wird die Steilheit um gmb1 erhöht<br />
o Folded Cascode CMOS SOTA: (Gefalteter Kaskaden CMOS OTA) (Seite 223):<br />
Der Output Swing wird durch das Falten erhöht (VORTEIL)<br />
M7 – M9 sind kaskadierte Stromspiegel<br />
Der Strom von M3 ist doppelt so groß als jener von M1<br />
Verstärkung: die einzig hohe Impedanz ist wieder der Ausgangsknoten Av0 = gm1 * ROUT<br />
wobei ROUT sehr groß werden kann! (VORTEIL)<br />
Slew Rate: SR =<br />
o Folded Cascode BiCMOS SOTA: (Gefalteter Kaskaden BiCMOS OTA) (Seite 226):<br />
In Vergleich zum Folded Cascode CMOS SOTA werden die Transistoren M5 u M6 durch NPN<br />
Transistoren ersetzt. Dadurch werden die Knoten 8 u 9 niederohmig. Dadurch kann ein hoher<br />
Phasenrand (PM) realisiert werden.<br />
21
Komparatoren: (Seite 243)<br />
Komparatoren sind die grundlegenden Bauelement für ADCs. Allgemein: Am Ausgang des<br />
Komparators steht ein Signal zur Verfügung, das anzeigt, welche der Eingangsspannungen höher<br />
ist. Wenn die Spannung am positiven, nicht-invertierenden Eingang höher ist als die Spannung am<br />
negativen, invertierenden Eingang, so nähert sich die Ausgangsspannung der positiven<br />
Versorgungsspannung. Bei umgekehrten Verhältnissen geht die Ausgangsspannung gegen die<br />
negative Versorgungsspannung.<br />
Reale Komparatoren:<br />
o Endliche Empfindlichkeit<br />
o Offset<br />
o Endliche Geschwindigkeit<br />
2 Typen von Komparatoren:<br />
o Kontinuierlicher Betrieb (OPAMP): hohe Verstärkung notwendig<br />
o Sample Betrieb (S&H, Verstärker A, Latch): kleine Verstärkung von A ist ausreichend (ist<br />
schneller!)<br />
Empfindlichkeit: das ist die kleinste Eingangsspannung / der kleinste Eingangsstrom, der nötig ist,<br />
um einen konsistenten Ausgang zu bekommen.<br />
Input Offset Spannung VOS: Spannung die am Eingang anliegen muss, damit der Ausgang Null<br />
liefert.<br />
Verstärker Antwortzeit tr: benötigte minimale Verarbeitungszeit um einen richtigen logischen<br />
Ausgang zu erlangen<br />
Hysterese: sollte größer als das Rauschlevel sein.<br />
o Offset Compensation:<br />
die benötigte Empfindlichkeit beträgt ~ 1mV. CMOS haben jedoch einen Offset in der<br />
Größenordnung von 10 mV!! Auto zero techniques sind notwendig<br />
allgemein: in der 1. Phase wird VOS vom S&H Glied gelesen; im der 2. Phase wird die<br />
Eingangsspannung durchgeschaltet und mit dem Betrag des S&H Glieds (VOS) summiert;<br />
dann wird die Summe am invertierenden Eingang des Verstärkers angelegt VOS kürzt<br />
sich raus; Implementierung erfolgt mittels Kapazität am Eingang (siehe Bild unten)<br />
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o Latch (Aufbau): (Seite 254)<br />
Latch steuert eine weitere Verstärkung hinzu, es generiert einen logischen Ausgang, es<br />
gewährleistet stabilen Ausgang der synchron zum Takt ist;<br />
TODO Funktionsweise<br />
o Seite 249 ff !!!<br />
Sample & Hold Glied: (Seite 271)<br />
Anwendung in: ADCs, Switched Capacitor (SC) Filters, Komparatoren<br />
Schaltet, um das Sampeln durchführen zu können.<br />
Hohe Eingangsimpedanz<br />
Vorteile von MOSFET gegenüber BJT:<br />
o eingeschaltet aber kein Stromfluss<br />
o S/D Spannungen sind nicht mit der Gate Spannung verknüpft<br />
o Leitet in beide Richtungen<br />
MOSFET Schalter Fehler:<br />
o Endliche Aufnahme (acquisition) Zeit<br />
o Endliche Bandbreite in Samplemode<br />
o DC Offset in Samplemode (VOS1)<br />
o Endliche Aperturzeit (t)<br />
o Abfall in Hold Mode<br />
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RON =<br />
des MOSFET<br />
… im linearen Bereich Widerstand ergibt sich ja aus den Parametern<br />
Wenn der Schalter ON ist, lädt sich der Kanal mit einer bestimmten Ladung. Nach dem<br />
Ausschalten muss sich die Ladung abbauen ca. 50% gehen zum Ausgangsknoten (der genaue<br />
Wert ist sehr von bestimmten Parametern abhängig), falls die Taktrate zu klein ist, wird die<br />
gesamte Ladung vom Eingang absorbiert;<br />
Clock feed-through:<br />
Beim Ausschalten des Schalters wird eine zusätzliche Kapazität (abhängig von Bauteil Parametern<br />
des MOS) auf den Ausgang wirksam. Bei kleiner Clockrate ist diese jedoch sehr klein.<br />
Um Ladungsinjektion zu verhindern, wird ein weiterer MOSFET als Schalter hinzugefügt (Dummy<br />
Switch), jedoch mit entgegengesetztem Clock und W2 = W1/2 !<br />
o kT/C Rauschen: (Seite 275)<br />
äquivalente Schaltung mit Rauschquelle:<br />
Mittelwert von vn² = 4*k*T*RON*f<br />
Mittelwert von vOT² = k*T/CH<br />
vOT(rms) =<br />
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Unabhängig vom Eingang liegt am Ausgang immer diese Rausschspannung vOT(rms) an.<br />
Switch Capacitor (SC): (Seite 278)<br />
… sind elektronische Filter, die in ihrem Schaltungsaufbau statt ohmschen Widerständen<br />
geschaltete Kondensatoren besitzen.<br />
Prinzip: Widerstand kann als geschaltet Kapazitäten realisiert werden!<br />
o Vorteile:<br />
Kondensatoren sind in CMOS leichter zu realisieren als Widerstände<br />
Wert der Kapazität ist temperaturunabhängig<br />
Kapazität verbunden mit dem Ausgang eines OPAMP wirkt sich nicht auf dessen<br />
Widerstand aus und folglich auch nicht auf die open loop Verstärkung<br />
o Nachteile:<br />
Clock feed-through ist ein Thema<br />
Die 2 Taktraten dürfen sich nicht überlappen<br />
Bandbreite des Signals muss kleiner als die Taktfrequenz sein<br />
Der äquivalente Widerstand ergibt sich zu: Requ = T/C mit T = Periodendauer<br />
Wird beispielsweise bei S&H Glied verwendet<br />
Oszillatoren<br />
Verwendung: als Taktgenerator in Microprozessoren; zur Trägersignalgenerierung bei<br />
Mobiltelefonen;<br />
Realisierung ist in CMOS noch immer eine Herausforderung, oft in Phase locked Loop Systemen<br />
realisiert<br />
Arten von Oszillatoren:<br />
Ringoszillator, LC Oszillator, VCO, …<br />
Systeme mit negativer Rückführung oszillieren möglicherweise;<br />
„Ein Oszillator ist ein schlecht designter Rückkopplungs-Verstärker….“<br />
„In der Hochfrequenzwelt sind Verstärker Oszillatoren, und eigentliche Oszillatoren sind keine…“<br />
VOUT/Vin(s) = H(s)/(1 + H(s))<br />
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Oszillation für s = j0, H(j0)=-1<br />
closed loop Verstärkung = für 0<br />
Verstärker verstärkt seine eigene Rauschkomponente bei 0<br />
Barkhausen Kriterium (nicht notwendig, aber hinreichend):<br />
| H(j0)| ≥ 1<br />
Arg(H(j0)) 180°<br />
o Ringoszillator:<br />
Single Common source schwingt nicht, da das Barkhausenkriterium nicht erfüllt ist<br />
90° (1Pol) + 180° (CS-stage) = 270° ≠ 180°<br />
2-Pol-Feedback-System schwingt nicht weil : zwar Phasenlage = 180° ABER pos.<br />
Rückkopplung (siehe Grafik) und falls der Winkel stimmt (mit zusätzlicher Signal<br />
Inversion) passt |H(j0)| (loop-gain) nicht!<br />
LÖSUNG ist eine dritte Stufe, um Phase shift zu erhöhen<br />
jede Stufe muss eine Phaseshift von 60° aufweisen damit in Summe ein Winkel von<br />
180° realisiert werden kann<br />
0… -3dB Bandbreite OSC… Frequenz, bei der der Oszillator schwingt<br />
arctan(OSC / 0) = 60°<br />
OSC = *0<br />
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o Ringoszillator mit CMOS Inverters:<br />
Vorteile: kein Widerstand notwendig, Rail to Rail Swing ist möglich<br />
-) Singleended ring Oscillator: ungerade Zahl an Inverter sind notwendig<br />
-) Differential Ringoszillator: eine gerade Zahl an Stages ist möglich falls eine Stage nicht<br />
invertiert<br />
Optimal sind 3 – 5 Stages bezüglich Geschwindigkeit, Energieverbrauch,<br />
Rauschunempfindlichkeit<br />
o LC Oszillator (Seite 302):<br />
Oszillator mit Spule und Kapazität<br />
o Voltage Controlled Oscillator (VCO) (Seite 303) :<br />
VCO handelt es sich um einen elektrischen Schwingungserzeuger, dessen Frequenz durch<br />
die Größe einer anliegenden Spannung (Steuer- oder Regelspannung) verändert werden<br />
kann.<br />
KVCO ≥<br />
entspricht der Verstärkung<br />
Für Versorgungsspannung↓ KVCO↑ Oszillator wird empfindlicher (für geg. 2-1)<br />
gegenüber Rauschen bezüglich der Steuerspannung<br />
Im Folgenden werden Kombinationen aus VCOs und Ringoszillator bzw VCOs und LC<br />
Oszillator verwendet<br />
VCO + Ringoszillator: fOSC kann um 4 Größenordnungen variiert werden; bei großen<br />
Veränderungen von ISS bleibt ein relativ konstanter Output swing;<br />
VCO + LC Oszillator: fOSC =<br />
Kapazität (Varactor) realisiert<br />
; L ist const und C wird als spannungsabhängige<br />
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Dioden in CMOS realisieren (Seite 308) :<br />
(a) Anode ist unvermeidlich geerdet<br />
(b) Beide Anschlüsse können verwendet werden<br />
<strong>Integrierte</strong> Induktivitäten: (Seite 309 ff)<br />
Range für on-chip Induktivitäten: 5 – 25 GHz 5 – 1 nH<br />
Mögliche Realisierungen:<br />
o Bond wire Inductors: 2 – 5 nH<br />
o Planar Spiral inductors: 1 – 8 nH<br />
o Multi level spiral inductor (3D): gut für hohe Induktivität pro Fläche<br />
o Solenuid Inductors (3D): magn Fluss in einem kleinen Bereich, potentiell am besten mit<br />
ferromagn. Kern<br />
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