Gecko3 - CCC Event Weblog

Gecko3
New generation of the Microlab HW/SW
co-design Platform
Students: Matthias Zurbrügg, Christoph Zimmermann
Professor: Dr. Marcel Jacomet
8th May 2007

Abstract
The goal of this diploma thesis was to develop the required software for the Gecko3 Board.
The Gecko is a development system based on an FPGA for system-on-chip, VLSI designs
and educational purpose. The Gecko2 was developed in 2001. Meanwhile the requirements
have risen and new ideas indicate that it is time for a new generation. The new generation
includes a wider concept then the old one. It is now a multi-module system with great flexibility,
containing a new FPGA board, the Gecko3, and a fast ARM based processor board
called Colibri. This concept fulfills the requirements for a scalable system from a simple
educational system, in combination with a robotic module the so called eBot, to high speed
systems for image-processing, telecommunication and signal-processing applications.
The actually planed features for the Gecko3 board include:
• FPGA with 1.5 Mio. gates
• USB 2.0 interface
• Enough RAM and Flash to support Linux
• Ethernet interface
• Small, as size range of a credit card
• Compatible with IP-Cores included in the Xilinx EDK and from Opencores.org
Our work was divided into different parts of software development. One part was the
Microcontroller software for the Cypress EZ-USB FX2 chip is implemented in C to communicate
with the FPGA at high datarates, to configure the FPGA direct from the host PC or
from the on board serial flash memory and to store FPGA configurations and firmware. We
also designed hardware cores in VHDL to test the communication with the FPGA and show
how the handshaking between the EZ-USB FX2 and the FPGA works. Another part was the
development of the host PC software to access all functions of the Gecko Board. The goal
was to write a multiplattform software which runs on Windows and Linux and enables a fast
and intuitive way for users to use the Gecko Board and implement their specific application
software.
The Gecko3 project is not finished yet, but our diploma thesis is an other big step for its
realisation.
Project Report
i

Inhaltsverzeichnis
Abbildungsverzeichnis
Tabellenverzeichnis
v
vii
1. Überblick 1
1.1. Ziele der Gecko Plattform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.2. Der Vorgänger: Gecko2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.3. Die neue Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.4. Funktionsumfang des Gecko3 Boards . . . . . . . . . . . . . . . . . . . . . . . 3
2. Definition der Diplomarbeit und Projekt Organisation 5
3. Entwicklungsumgebung 6
3.1. Entwicklungshardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
3.2. Entwicklungssoftware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
3.3. Inbetriebnahme . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
4. Kommunikation zwischen EZ-USB und FPGA 10
4.1. Handshake-Protokoll . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
5. VHDL 13
5.1. Kommunikations Loopback . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
5.1.1. Zweck und Anforderungen . . . . . . . . . . . . . . . . . . . . . . . . . 13
5.1.2. Realisierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
5.1.3. Testbench und Simulationsergebnis . . . . . . . . . . . . . . . . . . . . 14
6. Firmware 17
6.1. Programmstruktur . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
6.2. USB organisation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
6.3. Grundstruktur der Firmware . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
6.4. FPGA Konfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
6.5. Stand-alone Betrieb . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
6.5.1. EEPROM beschreiben . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
6.5.2. EEPROM auslesen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
6.6. FPGA Autokonfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
6.6.1. SPI Flash beschreiben . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
6.6.2. SPI Flash auslesen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
6.6.3. FPGA Bootload . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
6.7. Kommunikation zwischen Host und FPGA . . . . . . . . . . . . . . . . . . . . 29
6.7.1. Read Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
ii
Matthias Zurbrügg, Christoph Zimmermann

Inhaltsverzeichnis
6.7.2. Write Waveform . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
6.7.3. Datenrate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
6.8. Vendor Requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
7. Hostsoftware 37
7.1. Planung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
7.2. Realisierung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
7.3. Gecko Library . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
7.4. Gecko Administrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
7.5. Beispielprogramm: Simplecom . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
8. Ausblick 43
8.1. Weiteres Vorgehen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
8.1.1. Firmware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
8.1.2. Hostsoftware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
8.1.3. FPGA Cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
8.1.4. Gecko3 Hardware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
9. Schlusskapitel 45
A. Projekt- und Zeitplanung 47
B. Definition der Verbindung des Spartan3 Boards mit dem EZ-USB FX2
Board 51
C. Hex to Bix 53
D. GPIF Designer 55
E. Quellcode 57
E.1. Firmware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
E.1.1. Cypress Firmware Framwork . . . . . . . . . . . . . . . . . . . . . . . 58
E.1.2. Firmware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63
E.1.3. FPGA Konfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
E.1.4. EEPROM schreiben und lesen . . . . . . . . . . . . . . . . . . . . . . 74
E.1.5. SPI Flash schreiben und lesen . . . . . . . . . . . . . . . . . . . . . . . 77
E.1.6. SPI Flash Ansteuerung . . . . . . . . . . . . . . . . . . . . . . . . . . 81
E.1.7. SPI Kommunikation . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
E.1.8. Kommunikation zwischen Host und FPGA . . . . . . . . . . . . . . . 85
E.1.9. GPIF Waveform Source Code . . . . . . . . . . . . . . . . . . . . . . . 87
E.1.10. Headers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
E.2. Loopback Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
E.2.1. Top . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
E.2.2. Datenpfad . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
E.2.3. Statemachine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
E.3. Hostsoftware . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
E.3.1. Klasse QGecko . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
E.3.2. Gecko Administrator . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
Project Report
iii

Inhaltsverzeichnis
E.3.3. Simplecom . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
F. Schemas 122
F.1. Gecko 3, Stand 9. Dezember 2006 . . . . . . . . . . . . . . . . . . . . . . . . . 122
F.2. Flashboard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
G. Grössenplanung der Gecko3 Leiterplatte 142
Literaturverzeichnis 143
iv
Matthias Zurbrügg, Christoph Zimmermann

Abbildungsverzeichnis
1.1. Aufbau des geplanten eBots (Vollausbau) . . . . . . . . . . . . . . . . . . . . 2
1.2. Blockdiagramm des Gecko3 Moduls . . . . . . . . . . . . . . . . . . . . . . . . 3
3.1. Abdeckung unserer Entwicklungshardware im Vergleich zum Gecko3 . . . . . 7
3.2. Xilinx Spartan 3 Starter Kit . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
3.3. Cypress EZ-USB FX2LP Development Kit . . . . . . . . . . . . . . . . . . . . 8
4.1. Handshake Blockdiagramm . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4.2. Flussdiagramm vom EZ-USB Richtung FPGA . . . . . . . . . . . . . . . . . . 11
4.3. Flussdiagramm vom FPGA Richtung EZ-USB . . . . . . . . . . . . . . . . . . 11
5.1. Schema der höchsten Ebene des Loopback Cores . . . . . . . . . . . . . . . . 14
5.2. Statemachine des Loopback Cores . . . . . . . . . . . . . . . . . . . . . . . . 15
5.3. Signalverlauf der Simulation des Loopback Cores . . . . . . . . . . . . . . . . 15
6.1. Organisation der Endpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
6.2. Grundstruktur der Firmware . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
6.3. FPGA Konfiguration über Host . . . . . . . . . . . . . . . . . . . . . . . . . . 22
6.4. EEPROM beschreiben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
6.5. EEPROM auslesen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
6.6. SPI Flash beschreiben . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
6.7. SPI Flash auslesen . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
6.8. GPIF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
6.9. GPIF Read Funktion der Firmware . . . . . . . . . . . . . . . . . . . . . . . . 30
6.10. Read Waveform (FPGA to GPIF) . . . . . . . . . . . . . . . . . . . . . . . . 31
6.11. Write Waveform (GPIF to FPGA) . . . . . . . . . . . . . . . . . . . . . . . . 32
6.12. GPIF Write Funktion der Firmware . . . . . . . . . . . . . . . . . . . . . . . 33
6.13. Downstream von 512 Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
6.14. Upstream von 512 Byte . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
7.1. GUI zur FPGA Konfiguration . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
7.2. GUI zum Download der Konfigurationsdatei . . . . . . . . . . . . . . . . . . . 41
7.3. GUI zum Aktualisieren der Firmware . . . . . . . . . . . . . . . . . . . . . . . 41
7.4. Informationsseite des Gecko Administrators . . . . . . . . . . . . . . . . . . . 41
A.1. Abhänigkeiten der Projektziele . . . . . . . . . . . . . . . . . . . . . . . . . . 48
A.2. Soll Zeitplan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
A.3. Ist Zeitplan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
C.1. Starten einer zusätzlichen Software nach der Kompilation . . . . . . . . . . . 53
Project Report
v

ABBILDUNGSVERZEICHNIS
D.1. Block Diagram Register im GPIF Designer . . . . . . . . . . . . . . . . . . . 55
D.2. Waveform der Übertragungsart zuweisen . . . . . . . . . . . . . . . . . . . . . 56
F.1. Blockdiagramm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
F.2. FPGA Blockdiagramm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
F.3. Erster Teil des FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
F.4. Zweiter Teil des FPGAs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126
F.5. FPGA Konfiguration und Spannungsversorgung . . . . . . . . . . . . . . . . . 127
F.6. DDR SDRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
F.7. paralleles NOR Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
F.8. USB 2.0 und FPGA Boot System . . . . . . . . . . . . . . . . . . . . . . . . . 130
F.9. I 2 C Bus mit EEPROM und I/O Baustein . . . . . . . . . . . . . . . . . . . . 131
F.10.Ethernet PHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
F.11.SPI Flash, Speicher für FPGA Konfigurationen . . . . . . . . . . . . . . . . . 133
F.12.Schalter, Taster und LEDs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
F.13.Erweiterungsbus, 1. Teil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
F.14.Erweiterungsbus, 2. Teil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
F.15.Spannungsversorgung . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137
F.16.JTAG Anschluss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
F.17.Ethernet Anschluss Print . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139
F.18.RS232 Anschluss Print . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
F.19.Adapterprint Intel NOR Flash . . . . . . . . . . . . . . . . . . . . . . . . . . 141
G.1. Zeichnung des Gecko3 Board im Masssstab 1:1 . . . . . . . . . . . . . . . . . 142
vi
Matthias Zurbrügg, Christoph Zimmermann

Tabellenverzeichnis
B.1. Definition der Verbindung zwischen dem Spartan 3 Starter Kit und dem EZ-
USB FX2LP Development Kit . . . . . . . . . . . . . . . . . . . . . . . . . . 52
Project Report
vii

1. Überblick
Dieses Kapitel dient dazu, dem Leser einen Überblick über das ganze Projekt und der Vorgeschichte
zu geben.
1.1. Ziele der Gecko Plattform
Wie der Titel dieser Arbeit andeutet, handelt es sich bei diesem Projekt nicht um eine Neuentwicklung,
sondern um die konsequente Weiterführung des bestehenden Gecko Konzepts.
Dieses Konzept beinhaltet eine universell einsetzbare Hardware Plattform, hauptsächlich bestehend
aus einem FPGA, die es ermöglicht in kurzer Zeit Projekte aus dem Gebiet VLSI
oder SoC (System on Chip) zu realisieren und zu testen. Sie dient auch als Übungsplattform
in den Fächern Digitaltechnik und VLSI Design, die es den Studenten erlaubt die Theorie
praktisch zu vertiefen. Zu diesem Zweck existiert auch ein einfaches Robotermodell genannt
educational Robot (Kurz eBot).
Bei Semester- und Diplomarbeiten erlaubt das Gecko Konzept, dass sich die Studenten
auf die eigenen Projektziele konzentrieren können, da die komplexesten Komponenten schon
auf dem Gecko Modul vorhanden sind und nicht jedesmal eine komplette Neuentwicklung
gemacht werden muss. So müssen nur noch die applikationsspezifischen Komponenten, wie
Sensoren, Aktoren, Kommunikationsinterfaces, Leistungsstufen etc. hinzugefügt werden.
1.2. Der Vorgänger: Gecko2
Gecko2 folgte kurz nach der Entwicklung des ersten Gecko Moduls und unterscheidet sich
davon hauptsächlich durch die zusätzliche USB 1.1 Schnittstelle, über die es möglich ist den
FPGA zu konfigurieren und Daten mit dem PC auszutauschen. Das Modul wurde im Jahr
2001 entwickelt.
Das Gecko2 Modul bietet:
• Xilinx Spartan2 FPGA mit 200 kGatter
• Xilinx Platform Flash zur FPGA Konfiguration
• Cypress EZ-USB Chip für die Kommunikation per USB 1.1
• Zwei 64 K x 16 Bit SRAM
• Sechs LEDs und ein Taster zur freien Nutzung
• Zwei 64 Pin Stecker an denen Erweiterungen angeschlossen werden können
• Kompakte Abmessungen (86x86 mm)
Project Report 1

1. Überblick
Die Möglichkeiten dieser Plattform sind vielfältig. Es steht ein Microchip PIC16C5X oder
PIC16C7X kompatibler Mikrocontroller als IP-Core zur Verfügung. Das ganze System kann
über die USB Schnittstelle programmiert werden und es können Daten mit dem Host PC ausgetauscht
werden. Eine Anbindung an Matlab bzw. Simulink steht für den Gecko2 ebenfalls
zur Verfügung.
1.3. Die neue Generation
Der Nachfolger, Gecko3, ist die Weiterentwicklung des bestehenden Konzeptes. Im Unterschied
zum Vorgänger ist der Gecko3 in einem grösseren Systemkonzept eingebunden, das
noch weitere, in Planung befindliche, Hardwaremodule beinhaltet. Das Systemkonzept erlaubt
es durch die verschiedenen Module und die Skalierbarkeit die ganze Anforderungsbreite,
von der einfachen Unterrichtsplattform (auch fächerübergreifend) bis zur Hochleistungsplattform
in den Bereichen Bildverarbeitung, Telekommunikation, Signalverarbeitung
etc., zu erfüllen.
In der Abbildung 1.1 ist der geplante Aufbau des neuen eBot dargestellt. Dieser Aufbau
entspricht dem Vollausbau eines eBot. Im Minimum besteht der Roboter nur aus dem Chassis
(mit Akku) und dem Gecko3 bzw. Colibri Modul.
Application Board
15
Application Board
Colibri Arm Modul
17
Colibri Arm Modul
Gecko3 FPGA Modul
11
Gecko3 FPGA Modul
Rechargable Battery
10
(63)
Rechargable Battery
Power Board/Roboter Chassis 25
Power Board
Roboter Chassis
85
54
Version 0.5, zimmc5, 15.6.2006
Abbildung 1.1.: Aufbau des geplanten eBots (Vollausbau)
Wie man sehen kann, ist das Gecko3 nicht das einzige Modul, das “Intelligenz” beinhaltet,
sondern es kann im Austausch oder gemeinsam mit dem Colibri Modul betrieben werden.
Das Colibri ist ein komplettes Rechnermodul in der Grösse eines Notebook RAM Moduls
und wird von der Schweizer Firma Toradex angeboten. Das Colibri beinhaltet einen Intel
XScale Prozessor mit 312 MHz (ARM Kompatibel), RAM, Flash, Ethernet, Audio, Video
und diverse weitere Schnittstellen.
Dieses Modul wird parallel zu diesem Projekt in eine neue Unterrichtsplattformen für die
Bereiche Embeddedsystems und Echtzeitbetriebssysteme integriert. Diese neue Plattform
wird nun an den beiden Standorten Biel und Burgdorf für den Unterricht eingesetzt.
Durch den einheitlichen Systembus und den gleichen Abmessungen, genau so klein wie
eine Kreditkarte, der Module ist es für eine gegebene Problemstellung einfach, zwischen einer
softwarezentrierten (Colibri) oder hardwarezentrierten Plattform (Gecko3) auszuwählen. Bei
Bedarf kann die Plattform gewechselt werden oder bei steigenden Anforderungen können
zusätzliche Module eingesetzt werden.
2 Matthias Zurbrügg, Christoph Zimmermann

1.4. Funktionsumfang des Gecko3 Boards
Das Konzept einer einheitlichen Hardwareplattform kann bei Bedarf noch erweitert werden
z. B. mit einem DSP Modul, das es erlauben würde, Algorithmen in Software oder Hardware
zu implementieren und in der gleichen Applikation auszutesten.
Das Roboterchassis für die neue Generation befindet sich auch in Entwicklung und soll
den bestehenden eBot ersetzen.
1.4. Funktionsumfang des Gecko3 Boards
Gecko3 FPGA Modul
Jtag
Buttons
& LEDs
NOR
Flash
DDR
SDRAM
RJ45 &
Magnetics
(external)
Ethernet
PHY
Xilinx FPGA
Spartan3
I/O’s
RS232
(external)
Mini USB
Cypress
EZ-USB 2
Config
Flash
EEPROM
DC/DC
Converter
Abbildung 1.2.: Blockdiagramm des Gecko3 Moduls
Das Gecko3 Projekt ist noch mitten in der Entwicklungphase und unsere Diplomarbeit
deckt einen Teil davon ab. In der Abbildung 1.2 ist das Blockdiagramm des Gecko3s dargestellt.
Die Planung des Funktionsumfangs, die Evaluation der Bauelemente und die Entwicklung
des Schemas ist im Grossen und Ganzen abgeschlossen. Die Schemas und die Planung
der Leiterplatte können dem Anhang F.1 und G entnommen werden.
Der geplante Funktionsumfang des Gecko3 Moduls beinhaltet:
• Einfache Migration von Gecko2 Projekten
• FPGA mit 1 bis 2 Mio. Gattern, je nach Bestückung
• IP-Cores zur Peripherieansteuerung im Xilinx EDK enthalten und auf Opencores.org
verfügbar
• Systemspannung 3.3 V
• Genügend RAM, so dass Linux lauffähig ist
• Nichtflüchtiger Speicher genügend gross um Linux zu Booten
• 32 Bit breiter Datenbus
Project Report 3

1. Überblick
• USB 2.0 anstatt USB 1.1 Schnittstelle
• RS232 Schnittstelle
• Ethernet Schnittstelle
• Schnittstelle mit hoher Bandbreite zwischen Colibri und Gecko3 bzw. zwischen zwei
Gecko3s
• Abmessungen so klein wie eine Visitenkarte (54 x 85 mm)
• geringe Höhe (ca. 10 mm)
4 Matthias Zurbrügg, Christoph Zimmermann

2. Definition der Diplomarbeit und
Projekt Organisation
Unsere Diplomarbeit deckt einen Teil der Entwickung der nächsten Gecko Generation ab.
Unsere Aufgabe war es, die für dieses Board notwendige Software zu Programmieren. Im
Detail umfasst dies die folgenden Teilziele:
• USB Kommunikation Host PC mit dem Cypress EZ-USB
• Konfiguration des FPGAs
• Kommunikation mit dem FPGA, mit Fokus auf hohe Übertragunsgeschwindigkeit.
• Ansteuerung des SPI Flash Speichers
• Ansteuerung des I 2 C EEPROMs
• Ansteuerung des NOR Flash Speichers
• Definition des USB Protokolls zwischen Host und Gecko3
• Realisierung des stand-alone Betriebs ohne Host PC
• Programmieren der Host PC Software und Beispielen für den Anwender
• Test und Prüfung des Schemas der abgedeckten Teilsysteme
• Betreuung des Layoutvorgangs der Gecko3 Leiterplatte
Zu Beginn der Diplomarbeit war das Projekt soweit Forgeschritten, dass die gesammte
Evaluation, die Definition des Funktionsumfangs, die Schaltungsentwicklung und die mechanische
Vorplanung abgeschlossen waren.
Am Anfang unserer Diplomarbeit planten wir den ganzen Ablauf und die Arbeitsteilung
unseres Projekts. Dazu erstellten wir zuerst eine Tabelle, die die Abhängigkeiten der Projektziele
aufzeigte. Aufgrund dieser Tabelle entwarfen wir einen Zeitplan für unsere Diplomarbeit
aus dem auch die Arbeitsaufteilung ersichtlich war. Die Dokumente der Projektplanung sind
im Anhang A zu finden.
Project Report 5

3. Entwicklungsumgebung
3.1. Entwicklungshardware
Die Hardware Entwicklung des Gecko3 ist noch nicht abgeschlossen und es wurde auch noch
kein Prototyp realisiert. Somit stand auch für unsere Diplomarbeit kein richtiges Zielsystem
zum Programmieren zur Verfügung. Dazu kommt, dass die EZ-USB FX2 Chip Variante auf
dem Gecko3 so weit in der Funktionalität eingeschränkt ist, dass keine Möglichkeit mehr
besteht die Software in einem Debugger laufen zu lassen.
Unsere erste Aufgabe bestand also darin, eine Entwicklungshardware zusammen zu stellen
die möglichst äquivalent zum geplanten Gecko3 ist. Zur Verfügung standen uns zwei Spartan
3 Starter Kits von Xilinx, die jeweils mit einem 200 kGatter FPGA bestückt sind, und ein
EZ-USB FX2LP Development Kit von Cypress. Das EZ-USB FX2 Board und ein Xilinx
Board bildeten die Basis für unsere Zielhardware.
Diesen beiden Boards fehlen aber wesentliche Komponenten des Gecko3, welche über zwei
zusätzliche Leiterplatten hinzugefügt werden. Die erste beherbergt das SPI Flash von ST und
den I 2 C I/O-Chip von NXP. Diese wird an das EZ-USB Development Board angeschlossen.
Die zweite Leiterplatte beherbergt zwei Intel NOR Flash Chips und wird an zwei Erweiterungsstecker
des Spartan 3 Starter Kits angeschlossen (Schema im Anhang F.2), über den
dritten Erweiterungsstecker wird der Spartan 3 FPGA mit dem EZ-USB verbunden.
Die Verkabelung der zwei Board untereinander ist in der Tabelle B.1 aufgelistet. Ursprünglich
war vorgesehen, dass in beiden Modi, Konfiguration wie Kommunikation, die Datenleitungen
die selbe Nummer tragen um einheitlich zu bleiben. Wie den Xilinx Dokumenten
([NP02] und [Tse04]) zu entnehmen ist, muss bei der Konfiguration jedes Byte im Bitstrom
in seiner Reihenfolge umgedreht werden (Das MSB muss an den FPGA Anschluss D0 und
das LSB an D7). Da diese Operation mit Software sehr ineffizient zu lösen ist und die FPGA
Datenleitungen nach der Konfiguration frei belegbar sind, haben wir uns entschieden, einfach
die Verbindungen umzudrehen, D0 vom EZ-USB ist so mit D7 des FPGAs verbunden. Der
Anwender merkt im Kommunikationsmodus nichts davon solange er sich an die Pinbelegung
in der Tabelle hält. Um uns etwas Verdrahtungsarbeit zu ersparen und der ganze Aufbau etwas
übersichtlicher zu machen, haben wir uns entschieden den Kommunikationsmodus auch
nur auf dieser 8 Bit Busbreite zu betreiben (6.7.3).
Das EZ-USB Development Kit wird normalerweise über die USB Schnittstelle versorgt.
Damit ein stand-alone Betrieb realisiert werden konnte, musste die Stromversorgung der
beiden Boards verbunden werden. Das Netzteil des Spartan 3 Starter Kits versorgt nun die
ganze Entwicklungshardware. Um Störungen zu reduzieren wurden zwei Drosselspulen in die
Versorgungsleitungen zum EZ-USB Board eingebaut.
Zur Überprüfung und Fehlersuche stand uns ein Logic Analyser HP 16500B (80 Kanäle,
100 MHz) und ein Speicheroszilloskop Tektronix TDS 754C (4 Kanal, 2 GSamples /s) zur Verfügung.
Unsere Entwicklungshardware deckt nicht den vollständigen Funktionsumfang des Gecko3
Boards ab. In der Graphik 3.1 sind die Funktionsblöcke dunkel hervorgehoben welche unsere
6 Christoph Zimmermann

3.2. Entwicklungssoftware
Hardware bereitstellt.
3.2. Entwicklungssoftware
Wir benutzten in unserer Diplomarbeit mehrere Programmiersprachen und Zielsysteme. Dies
erforderte den Einsatz von mehreren Entwicklungsumgebungen. Wir setzten Keils µVision2
zur EZ-USB Firmware Entwicklung in C ein und den GPIF Designer um die Statemachines
zu definieren. Die Hostsoftware unter Linux wurde mit KDevelop3 in C++ programmiert.
Die FPGA Cores wurden in VHDL mit Hilfe des Xilinx ISE 8.2i Foundation modeliert und
simuliert.
Die Gecko3 Hardware wird mit Protel DXP, bis jetzt mit der Version 2002, entwickelt.
3.3. Inbetriebnahme
Der Aufbau und die Inbetriebnahme der Entwicklungsumgebung hatte kleine Tücken. So
musste zuerst herausgefunden werden, wer an der Fachhochschule Biel die Lizenzen für das
Keil µVision verwaltet, da im Unterricht nur die Demoversion verwendet wird und nur
eine Handvoll Lizenzen vorhanden sind. Später wurde festgestellt, dass der Lizenz Dongle
von Keil nicht zusammen mit dem Parallelport JTAG Kabel von Xilinx funktioniert. Zum
Glück standen im Microlab zwei USB JTAG Kabel zur Verfügung, mit denen das Problem
umgangen werden kann.
Der Test des EZ-USB Development Kits war die nächste Überraschung, da der Debugger
unser Board einfach nicht erkennen wollte. Nach einem ganzen Tag suchen, testen und vergleichen
stand am Schluss fest, dass von Cypress ein falsch verdrahtetes RS232 Kabel dem
Development Kit beigelegt wurde.
Verwirrung bestand bis am Schluss, welche Version des Cypress EZ-USB Control Panel
jetzt mit welchem Beispiel und welchem Firmware Framework zu verwenden ist. Die mitge-
Gecko3 FPGA Modul
Jtag
Buttons
& LEDs
NOR
Flash
DDR
SDRAM
RJ45 &
Magnetics
(external)
Ethernet
PHY
Xilinx FPGA
Spartan3
I/O’s
RS232
(external)
Mini USB
Cypress
EZ-USB 2
Config
Flash
EEPROM
DC/DC
Converter
Abbildung 3.1.: Abdeckung unserer Entwicklungshardware im Vergleich zum Gecko3
Project Report 7

3. Entwicklungsumgebung
Abbildung 3.2.: Xilinx Spartan 3 Starter Kit
Abbildung 3.3.: Cypress EZ-USB FX2LP Development
Kit
8 Christoph Zimmermann

3.3. Inbetriebnahme
lieferten Beispiele auf der EZ-USB FX2LP Development Kit CD funktionieren nur mit der
Vorgängerversion die wir auf der CD des Xcelerator Development Kits gefunden haben. Die
Informationen von Cypress zu diesem Thema fehlen komplett. Wir empfehlen weiterhin das
alte Control Panel zu verwenden, da die Beispiele der EZ-USB FX2LP CD nur damit verwendet
werden können und auch Cypress gemäss den Screenshots in ihren Dokumentationen
noch mit dieser Version arbeitet.
Der I 2 C I/O-Chip konnte nicht benutzt werden, da von NXP falsche Muster geliefert
wurden. Dies wurde leider erst bemerkt als der Chip benutzt werden sollte. So war es während
der Diplomarbeit leider nicht mehr möglich einen richtigen Chip zu bekommen.
Project Report 9

4. Kommunikation zwischen EZ-USB und
FPGA
Bei der Kommunikation mit dem FPGA geht es darum, dem Benutzer eine transparente
Verbindung zwischen Host und dem Spartan 3 über die USB 2.0 Schnittstelle zur Verfügung
zu stellen. Dafür wurde ein eigenes Handshake-Protokoll zwischen dem EZ-USB FX2 und
dem FPGA definiert. Mit dem EZ-USB FX2 ist dabei nur das General Purpose Interface
(GPIF) gemeint, das vom Handshaking betroffen ist und im Unterkaptiel 6.7 erklärt wird.
Die Abbildung 4.1 illustriert das Blockdiagramm des Handshaking.
Abbildung 4.1.: Handshake Blockdiagramm
4.1. Handshake-Protokoll
Unser Handshake-Protokoll basiert auf dem Prinzip des vier Phasen Handshaking [Jac]. Nur
ist in unserem Fall kein fester Master und Slave definiert. Somit muss zuerst kontrolliert
werden ob der Bus frei ist. Dann sendet der Initiator, also der momentane Master, einen
Request und erwartet die Bestätigung vom temporären Slave. Erst nach diesem Bus-Handling
werden die Daten vom Sender an den Bus gelegt.
Der Slave empfängt die Daten und bestätigt seinen abgeschlossenen Lesevorgang, indem
er seine Bestätigung wieder löscht. Wenn noch weitere Daten zu senden sind wird die ganze
Prozedur wiederholt bis die Informationen vollständig übertragen sind. Das Ende einer
Übertragung wird mit einer Regelverletzung angezeigt. Der Initator setzt sein Ready-Flag
und verstösst somit gegen die Regeln des Handshake-Protokolls. Der Slave erkennt somit das
Ende einer Übertragung und setzt ebenfalls sein Ready-Flag. Nachdem zuerst der Master
und dann der Slave ihre Bestätigungen löschen, kehrt das GPIF in den Idle State zurück.
Die Abbildung 4.2 zeigt das Handshaking einer Datenübertragung vom EZ-USB FX2 zum
FPGA.
10 Matthias Zurbrügg

4.1. Handshake-Protokoll
Abbildung 4.2.: Flussdiagramm vom EZ-USB Richtung FPGA
Um die bidirektionale Datenübertragung zu vervollständigen, ist in Abbildung 4.3 noch
eine Datenübertragung vom FPGA zum EZ-USB dargestellt. Das Handshaking kümmert sich
Abbildung 4.3.: Flussdiagramm vom FPGA Richtung EZ-USB
nicht um die Länge der übertragenen Daten. Wenn vom Host die Daten gesendet werden, ist
das kein Problem da unser Protokoll, solange sendet bis der FIFO Buffer nicht mehr gefüllt
wird. In der entgegengesetzten Richtung ist das jedoch problematisch, da beim Bulk-Transfer
Verfahren (siehe Kapitel 6.2) der Host dem EZ-USB FX2 mitteilen muss wieviele Byte er
Project Report 11

4. Kommunikation zwischen EZ-USB und FPGA
lesen will. Momentan kommunizieren wir noch über einen Loopback Core im FPGA (siehe
Kapitel 5.1), das heisst die Datenmenge, die gesendet wird, kommt auch wieder zurück.
Somit wissen wir natürlich wieviel der Host lesen will. Bei einer anderen Konfiguration muss
er aber vor der Übertragung wissen wieviele Daten der FPGA senden will.
Diese Aufgabe soll später ein Protokoll eine Ebene über dem Handshaking übernehmen.
Dieses Protokoll existiert noch nicht, doch erste Überlegungen haben uns mehrere Möglichkeiten
aufgezeigt:
• Die Firmware teilt dem Host vor jedem Transfer den FIFO Füllstand mit einem Vendor
Request mit.
• Der FPGA versieht den Datenstrom mit einer Endmarke. Der Host liest dann immer
den gesammten Inhalt des FIFO Buffers und sucht nach der Endmarke.
• Es wird eine feste Länge der Datenpakete definiert. Der FPGA würde dann nicht
gefüllte Datenpakete mit Dummy-Informationen ergänzen.
Die zwei letzten Möglichkeiten sind ähnlich, wobei die dritte Variante einen höheren Aufwand
für den FPGA bedeutet. Doch die beste Lösung für dieses Problem zu finden ist Teil
einer nächsten Arbeit.
Die Signalisation des Datenendes durch eine Regelverletzung haben wir wegen der fehlenden
RDY-Leitung realisiert. Diese Leitungen sind neben den zwei internen Flags die einzigen
Inputs die vom GPIF eingelesen werden können. Da wir auf dem Gecko3 die kleinste Version
des EZ-USB FX2 einsetzen, haben wir nur zwei RDY-Leitungen zur Verfügung, welche aber
schon von unserem Handshaking genutzt werden. Somit bleiben keine weiteren Eingänge,
die vom GPIF genutzt werden können.
Eine weitere Möglichkeit wäre eine Endsignalisation mit Hilfe eines Interrupts zu realisieren
und das GPIF somit manuell aus der Firmware abzubrechen. Diese Lösung erschien
uns jedoch als unstrukturiert, weil der Mikrokontroller in den Kommunikationsablauf eingreifen
müsste. Diese Unabhängikeit von der Firmware bezahlen wir jedoch mit einem etwas
aufwändigerem Handshaking, das am Ende der Übertragung etwas länger ist und somit
die Datenrate etwas dämpft. Je grösser aber die Datenpakete sind, desto seltener werden
die Endsignalisationen. Somit wird auch deren negativer Einfluss auf die Datenrate immer
kleiner.
12 Matthias Zurbrügg

5. VHDL
In diesem Kapitel beschreiben wir die Entwicklungen die wir für den FPGA gemacht haben.
Es wurde alles in VHDL im Xilinx ISE programmiert [Sch03]. Auch zur Simulation wurde
das ISE benutzt. Als Synthesewerkzeug kam Xilinx XST zum Einsatz.
Wie aus dem Projektplan ersichtlich ist, waren weitere Cores geplant, konnten aber in
der zur Verfügung stehenden Zeit nicht mehr realisiert werden. Darum folgt hier nur die
Beschreibung des Loopback Cores.
5.1. Kommunikations Loopback
5.1.1. Zweck und Anforderungen
Der Loopback Core dient zum Entwickeln und Testen der Kommunikation zwischen dem
FPGA und dem EZ-USB Chip. Er stellt also eine einfache Implementierung des im Kapitel
4 beschriebenen Handshake-Protokolls dar. Die Daten die vom EZ-USB gesendet werden,
müssen bis zum Abschluss der Sequenz gespeichert werden und sollen danach zurückgesendet
werden. Dies ermöglicht eine Überprüfung der gesendeten Daten und beider Kommunikationswege.
Der Core muss Sequenzen speichern können, die länger als ein Wort sind, da in
der Anwendung normalerweise grössere Datenmengen ausgetauscht werden sollen und die
USB Schnittstelle nur bei grösseren Datenblöcken die hohen Datenraten erreicht. Die VHDL
Sourcecodes sind im Anhang ab E.2 zu finden.
5.1.2. Realisierung
Dem Loopback Core liegt ein klassischer FSM-D (Finite-State-Machine/Datapath) Ansatz
zu Grunde. Diesem Ansatz folgend wurde zuerst der Datenpfad erstellt. Als zentrales Element
dient ein Block RAM Element. Block RAMs sind direkt als Hardware im Spartan 3 integriert
und müssen nicht synthetisiert werden. Der Vorteil dabei ist, dass keine Speicherstruktur
erzeugt werden muss. Das spart Zeit bei der Entwicklung und schont die FPGA Ressourcen,
da diese ineffizent für regelmässige Strukturen sind. Der Nachteil daran ist die Abhängigkeit
der Zielplattform, da Block RAMs nur in Xilinx FPGAs (Spartan 3 oder Virtex 2 und
höher) vorhanden sind. Der Rest des Datenpfads besteht aus einem Auf-/Abwärtszähler als
Adressgenerator, einem Nulldetektor und dem Tri-State Buffer für den Datenbus.
Die Statemachine wurde anschliessend im Xilinx ISE mit Hilfe des Programms StateCAD
gezeichnet. Dieses erlaubt die graphische Eingabe der Zustände, den Übergängen, der Signalwerte
und den Bedingungen und generiert daraus wahlweise VHDL oder Verilog Code.
Dieser Weg wurde zum einen aus Neugier an der graphischen Eingabe gewählt und zum
anderen weil Änderungen einfacher vorgenommen werden können. Damit muss die Dokumentation
(State Event Diagramm) nicht separat erstellt werden und ist immer aktuell. Die
so erstellte Statemachine ist in Abbildung 5.2 dargestellt.
Project Report 13

5. VHDL
Die Statemachine übernimmt die Abhandlung des Handshake-Protokolls mit dem EZ-USB
und steuert dementsprechend die Signale des Datenpfads. Durch die sehr einfache Implementierung
wird beim Empfangen der Adresszähler hinauf- und beim Senden heruntergezählt.
Dadurch werden die Daten in umgekehrter Reihenfolge zurückgesendet (LIFO).
Das in Abbildung 5.1 dargestellte Topmodul des Loopback enthält ein entscheidendes
Element, das nach den Tests mit dem EZ-USB hinzugefügt werden musste: Zwei zusätzliche
Buffer, die die Handshake Eingangssignale zwischenspeichern bevor sie zur Statemachine
gelangen. Diese sind nötig, weil wir bei Messungen festgestellt haben dass wir mit Metastabilität
zu kämpfen haben. Dies wird durch unser asynchrones System ausgelöst und kann nicht
verhindert werden. Mit Hilfe des Double-Bufferings kann das Risiko Metastabilerzustände
massiv reduziert werden [Cad00]. Dies wurde auch durch unsere Tests bestätigt.
Dieser Core ist nur eine “Testschaltung”, eine Implementierung für eine Applikation muss
sicher um zusätzliche Elemente zur Fehlerbehandlung, Prüfung des Speicherfüllstands und
einem Watchdog ergänzt werden.
5.1.3. Testbench und Simulationsergebnis
Für die Progammierung der Testbench wurde ein anderer Codierstil gewählt, da Core und
Testbench von der gleichen Person erstellt wurden. Dieses Vorgehen reduziert die Wahrscheinlichkeit,
dass sich ein Fehler sowohl in den Core wie auch in die Testbench einschleicht
und bis am Schluss unentdeckt bleibt.
Abbildung 5.1.: Schema der höchsten Ebene des Loopback Cores
14 Christoph Zimmermann

5.1. Kommunikations Loopback
Abbildung 5.2.: Statemachine des Loopback Cores
Abbildung 5.3.: Signalverlauf der Simulation
des Loopback
Cores
Project Report 15

5. VHDL
Die Testbench simuliert das System mit einem Takt von 50 MHz wie er auf dem Spartan
3 Starter Kit vorhanden ist und auf dem Gecko3 vorgesehen ist. Aus der Simulation kann
die mögliche Datenrate des Loopback Cores herausgelesen werden. Für die Übertragung
von 512 16 Bit Worten zum FPGA sind in der Simulation 82 µs nötig, das entspricht einer
Datenrate von 99.9 Mbit /s. Um die selbe Datenmenge von 512 16 Bit Worten aus dem FPGA
herauszulesen werden 92.2 µs benötigt, das entspricht 88.87 Mbit /s. Dieser Unterschied kommt
durch die Testbench zustande. Diese könnte noch optimiert werden, damit sie weniger lang
wartet um die Daten zu übernehmen und so den Empfang schneller bestätigt.
Die Messungen auf der Hardwareplattform zeigten, dass die Testbench zu wenig an das
vorhandene System angepasst wurde. Die Testbench simuliert ein synchrones System. Die
Funktionsprüfung des Loopback Cores vereinfachte sich zwar ein wenig aber in der Praxis
zeigte sich, dass die Simulation versagt hat, weil der Core erst nach weitern Änderungen
funktionierte.
16 Christoph Zimmermann

6. Firmware
Der EZ-USB FX2 hat neben seiner USB Peripherie einen 8051 Mikroprozessor integriert, was
eine Implementation der Firmware im C Code ermöglicht. Die Firmware kann direkt vom
Host über USB oder beim Booten vom EEPROM via I 2 C ins intern RAM geladen werden.
Die zweite Variante setzt voraus, dass vor dem Reset des EZ-USB FX2 die Firmware ein
bootfähiges Abbild von sich im EEPROM abgespeichert hat.
Die erste Version unserer Gecko Firmware kann folgende Grundfunktion ausführen:
• FPGA direkt vom Host über USB konfigurieren
• Bootfähige Firmware vom Host via USB ins EEPROM schreiben
• wählbare Anzahl Byte aus EEPROM lesen und über USB an Host senden (zum Debuggen)
• FPGA Konfiguration vom Host über USB ins SPI Flash schreiben
• feste Anzahl Byte aus SPI Flash lesen und via USB an Host senden (zum Debuggen)
• nach einem Booten aus dem EEPROM automatisch den FPGA aus dem SPI Flash
konfigurieren
• Kommunikation zwischen Host und FPGA
• Rückgabe der Firmware Version bei der Anfrage des Hosts
6.1. Programmstruktur
Cypress empfiehlt die Firmware in ihrem vorbereiteten µVision2 Projekt zu integrieren,
was wir auch gemacht haben. Das Projekt findet man nach der Installation der Cypress
Development Kit Software im Ordner Target und enthält folgende Dateien:
• Fw.c ist das Cypress Firmware Framework, welche das USB Handling (Interrupts, Enumeration,
Renumeration etc.) übernimmt. Darin enthalten ist auch die C-Grundfunktion
main(). Cypress empfiehlt den Code in dieser Datei nicht zu editieren. Alle für den Programmierer
nötigen Veränderungen sollen in der Periph.c gemacht werden.
• Periph.c enthält schon eine Vielzahl von vordefinierten Funktionen. Wir verwenden in
unserer Firmware die Initialisierungsfunktion, welche einmal von Fw.c aufgerufen wird,
die Funktion TD Poll(), die regelmässig aus dem main() gestartet wird und die definition
der Vendor Requests. Den restlichen Code im Periph.c haben wir so belassen wie
er von Cypress vorbereitet wurde. Somit können später Änderungen gemacht werden,
ohne das ein Einblick in das original µVision2 Projekt nötig ist.
• Gpif.c wird vom GPIF Designer erstellt und enthält die Waveform Descriptor Tables.
Project Report 17

6. Firmware
• Ezusb.lib enthält eine Sammlung von Funktionen wie das Lesen und Schreiben des I 2 C
Buses etc.
• USBJmpTb.obj beinhaltet die Interrupt Vector Tables für das USB (INT2) und das
GPIF (INT4).
• Dscr.a51 definiert die gesamten USB Descriptor Tables.
6.2. USB organisation
Der gesamte Datenaustausch läuft bei USB über sogenannte Endpoints (EP). Diese Endpoints
sind mit einer Ausnahme alle unidirektional und ermöglichen einen voneinander unabhängigen
Datenfluss. Der Endpoint 0 ist für Steuerfunktionen, sogenannte Vendor Requests,
reserviert und bidirektional. Die folgende Aufliestung gibt einen Überblick über die
von uns verwendeten Endpoints. Um mehr Informationen zum Thema USB zu erhalten,
verweisen wir auf die einschlägige Literatur [Hyd99], [Cyp06].
• EP0 wird als IN/OUT Endpoint benutzt und ist für Vendor Requests reserviert.
• EP2 ist als OUT Endpoint konfiguriert und wird für alle Datentransfers ausser der
Kommunikation mit dem FPGA verwendet
• EP4 hat die selbe Aufgabe wie EP2 nur als IN Endpoint in die entgegengesetzte Richtung.
• EP6 ist der OUT Endpoint der FPGA Kommunikation und direkt mit dem GPIF
verbunden.
• EP8 hat die selbe Aufgabe wie EP6 nur als IN Endpoint in die entgegengesetzte Richtung.
EP2 und EP4 sind dabei als Interface 0 und EP6 und EP8 als Interface 1 definiert. Im
Kapitel 7 wird das Thema Interfaces ausführlich erklärt. Die Endpoints werden im Bulk-
Transfer Modus betrieben. Bulk-Transfers sind für grosse Datenmengen gedacht, die jedoch
nicht zeitkritisch sind. Diese Eigenschaften sind am besten für unsere Verwendung geeignet
und schliessen die anderen Transferarten aus. Jeder Endpoint ist dabei so konfiguriert, dass
er einen zweimal 512 Byte grossen Buffer besitzt. In diesem Abschnitt ist mit Endpoints
jeweils EP2, EP4, EP6 und EP8 gemeint. Im Technical Reference Manual von Cypress
[Cyp06] können die Konfigurationsmöglichkeiten der Endpoints nachgeschlagen werden. Die
Abbildung 6.1 gibt noch einmal einen gesamt Überblick über die Endpoints und deren Konfigurationen.
18 Matthias Zurbrügg

6.3. Grundstruktur der Firmware
Abbildung 6.1.: Organisation der Endpoints
6.3. Grundstruktur der Firmware
Die eigentliche Hauptfunktion unserer Firmware ist TD Poll(), da dies vom Cypress Framework
so festgelegt wird. TD Poll() wird wie im Unterkapitel 6.1 erwähnt, regelmässig
aufgerufen. Bei jedem Aufruf wird geprüft, ob Daten am EP2 bereitstehen. Falls das zutrifft
wird eine vom Vendor Request abhängige Aktion durchgeführt bzw. die entsprechende
Funktion aufgerufen. Danach wird der EP6 auf seinen Dateninhalt kontrolliert. Wenn Daten
vorhanden sind, wird die GPIF Schreibefunktion für einen Datentransfer zwischen dem
EP6 FIFO Buffer und dem FPGA gestartet. Am Schluss von TD Poll() wird noch die GPIF
Lesefunktion aufgerufen um zu schauen ob der FPGA Daten an den Host senden will. Das
in Abbildung 6.2 dargestellte Flussdiagramm zeigt den Programmablauf bei einem Aufruf
von TD Poll().
Project Report 19

6. Firmware
Abbildung 6.2.: Grundstruktur der Firmware
20 Matthias Zurbrügg

6.4. FPGA Konfiguration
6.4. FPGA Konfiguration
Es gibt mehrere Möglichkeiten den FPGA mit einem Mikrokontroller zu konfigurieren. Wir
wählten dafür den Slave Parallel Mode, da unser FPGA über 16 Datenleitungen mit dem
EZ-USB FX2 verbunden ist. Je nach Literatur wird diese Konfigurationsart auch Select-
MAP Mode genannt und ist im Application Note von Xilinx [NP02] erklärt. Wichtig ist zu
beachten, dass in diesem Modus die Daten Byte-Swapped über die Datenleitungen gesendet
werden müssen. Dieses Problem wurde mit einer Hardwareänderung gelöst und ist im
Unterkapitel 3.1 schon beschrieben.
Der FPGA kann von der Firmware über zwei Wege konfiguriert werden. Entweder man
sendet die Konfiguration direkt vom Host über USB zum FPGA oder der EZ-USB FX2 wird
im stand-alone Betrieb gestartet. In diesem Fall wird er die Firmware über I 2 C in sein RAM
laden. Anschliessend beschreibt die Firmware in der Initialisierungsphase den FPGA mit
dem Inhalt des SPI Flashs. Dieser Konfigurationsvorgang wird im Kapitel 6.5 behandelt.
Dieses Kapitel beschreibt nur die direkte Konfiguration vom Host.
Die Konfigurationssequenz wird mit einem Vendor Request vom Host gestartet. Um welchen
Request es sich dabei handelt, ist im Unterkaptiel 6.8 beschrieben. Manche Pins und
Register werden vom GPIF und der Konfigurationsfunktion verwendet. Per Default ist der
EZ-USB FX2 für die Verwendung des GPIFs initialisiert. Deshalb wird als erstes eine kleine
Funktion aufgerufen, welche den EZ-USB FX2 zum Konfigurieren des FPGAs initialisiert.
Erst jetzt wird die eigentliche Funktion für die Konfiguration aufgerufen.
Zuerst bringt die Firmware den CS B und den RDWR B Pin low. Mit dem anschliessenden
Löschen des Prog B Pins resetet man den FPGA. Nachdem Prog B wieder gesetzt wird, geht
der FPGA in den Configuration Load Modus. Dieser Zustand signalisiert der Spartan 3 mit
dem setzen des INIT B Pins. Nun ist er bereit die Konfigurationsdaten zu empfangen.
Während dieser Phase bleibt die Firmware in dieser Funktion, bis die Anzahl der vom
USB empfangenen Byte der Grösse der FPGA Konfigurationsdatei entspricht. Diese Datei
sendet die Hostsoftware ohne Header und hat somit für den selben FPGA Typ immer die
selbe Länge. Diese Länge muss jedoch im Sourcecode definiert werden. Nun wird festgestellt
ob Daten im EP2 vorhanden sind bzw. der Host neue Daten gesendet hat. Wenn dies zutrifft,
liest die Firmware das Byte Counter Register des EP2 FIFO Buffers ein und aktualisiert den
Zähler, der die empfangenen Byte erfasst. Danach wird das erste Byte im FIFO Buffer an den
Datenbus gelegt. Bei einem Impuls an der CCLK Leitung liest der Spartan 3 das Byte ein.
Um das nächste Byte im FIFO Buffer auf den Datenbus zulegen, muss die Firmware keine
Adresse inkementieren. Dies geschieht mit dem Autopointer bei jedem Zugriff automatisch.
Unsere Firmware arbeitet beim EP2 und EP4 ausschliesslich mit diesem Feature. Die genaue
Funktion des Autopointers ist im Technical Reference Manual [Cyp06] beschrieben.
Diese Sendesequenz wird nun solange wiederholt bis der Inhalt des FIFO Buffers übertragen
ist. Sollte der FPGA den Busy Pin setzten, ist ein weiterer Clock-Impuls nötig und
solange zu wiederholen, bis er wieder bereit ist neue Daten anzunehmen. Der Busy-Check
ist optional, da der FPGA mit einem schnelleren Takt arbeitet als der EZ-USB FX2. Somit
wird es wahrscheinlich nie vorkommen, dass der Mikrokontroller den Spartan 3 überfordert.
Doch um eine zuverlässige Konfiguration zu garantieren haben wir die Abfrage des Busy
Pins dennoch implementiert.
Der Busy-Check wird uns jedoch am Ende der Konfiguration zum Verhängnis. Die letzten
16 Byte der Datei sind Dummy-Information. Deshalb ist der FPGA schon vor dieser Sequenz
fertig konfiguriert und treibt den Busy Pin, in Abhänigkeit der Pinbelegung des VHDL
Project Report 21

6. Firmware
Codes, auf einen unbestimmten Wert. Wenn der Pin nun auf high ist, würden wir in der
Busy-Abfrage bleiben. Deshalb ist zusätzlich eine Kontrolle des Done Pins nötig um in
diesem Fall die Sequenz zu verlassen.
Wenn ein EP2 FIFO Buffer vollständig übertragen ist, muss er geladen werden damit ihm
der Host neuen Daten sendet.
Ist die Konfiguration abgeschlossen, setzt die Firmware CS B und der RDWR B wieder auf
high. Die folgenden vier zusätzlichen Impulse auf der CCLK Leitung schliessen die Startup
Sequenz ab. Am Schluss werden die Variablen wieder mit ihren Initialwerten definiert und die
GPIF Initialisierung aufgerufen um die doppelt verwendeten Pins wieder auf den Gebrauch
des GPIFs zu setzten.
Abbildung 6.3.: FPGA Konfiguration über Host
22 Matthias Zurbrügg

6.5. Stand-alone Betrieb
6.5. Stand-alone Betrieb
Die Firmware muss im EEPROM gespeichert werden, damit eine stand-alone Betrieb möglich
ist. Beim Aufstarten kontrolliert der Mikrokontroller über I 2 C, ob eine bootfähige Firmware
im EEPROM vorhanden ist [Cyp06]. Bootfähig heisst der C-Code wird nicht im Intel Hex-
Format gespeichert sondern im Binary Format. Dazu muss noch eine definierte Kopf- und
Fusszeile eingefügt werden. Um das Erstellen dieser Datei braucht sich der Programmierer
nicht zu kümmern. Bei jeder Kompilation im µVision2 wird die kleine Cypress Software
hex2bix.exe aufgerufen, welche die Hex-Datei umwandelt und als .iic Datei abspeichert.
Dieser Vorgang ist im Angang C beschrieben.
6.5.1. EEPROM beschreiben
Mit dem entsprechenden Vendor Request startet man die Funktion zum Beschreiben des
EEPROMs. Zuerst wird die Speicheradresse, von wo aus das EEPROM beschrieben werden
soll, auf 0 gesetzt. Danach verweilt die Firmware solange in der Funktion bis der EP2 keine
Daten mehr erhält. Es wird wieder die Anzahl Byte im FIFO Buffer eingelesen und im EP2
Zähler gespeichert. Wenn dessen Inhalt grösser als 64 Byte ist, begrenzen wir die Schleife,
die den EP2 Inhalt in das Array speichert, auf 64 Durchläufe. Dies ist die maximal mögliche
Datenmenge, die man mit einem sogenannten Page Write Befehl des EEPROMs übertragen
darf [Mic]. Das Zwischenspeichern in einem Array ist nötig um mit der I 2 C Schreibefunktion
von Cypress arbeiten zu können. Die abgespeicherten 64 Byte werden jetzt von der gesamt
Anzahl Byte im EP2 Zähler abgezählt. Danach senden wir den Arrayinhalt über den I 2 C und
berechnen die neue Speicheradresse, von welcher aus beim nächsten Durchlauf der Sequenz
das EEPROM beschrieben werden soll. Wir haben beim ersten Durchlauf die Daten in die
Speicheradressen 0 bis 63 geschrieben, folglich wird die nächste Adresse 64 sein. Dieser
Vorgang wiederholt die Firmware solange bis der Wert im EP2 Zähler kleiner als 65 Byte
ist. Die Anzahl Durchläufe der Speicherschleife wird nun auf den EP2 Zählerwert gesetzt,
da sowieso höchstens noch 64 Byte, also die maximal erlaubte Datenmenge, im FIFO Buffer
vorhanden sind. Wir speichern noch einmal den EP2 Inhalt in das Array und speichern ihn
im EEPROM. Danach ist der Schreibevorgang aber noch nicht abgeschlossen sondern erst
der FIFO Buffer übertragen. Der EP2 wird wieder geladen und ist nun für neue Daten vom
Host bereit. Ist die Datei vollständig im EEPROM gespeichert, erhält der EZ-USB FX2
vom Host einen entsprechenden Vendor Request als Bestätigung. Dieser setzt gleichzeitig
die Variabeln der Funktion auf ihre Initialwerte.
Project Report 23

6. Firmware
Abbildung 6.4.: EEPROM beschreiben
24 Matthias Zurbrügg

6.5. Stand-alone Betrieb
6.5.2. EEPROM auslesen
Zum Debuggen kann mit der Lesefunktion der Inhalt des EEPROMs ausgelesen und über
USB zum Host gesendet werden. Dies ist jedoch erst mit dem EZ-USB Control Panel von
Cypress möglich. Unsere Hostsoftware macht von dieser Funktion der Firmware noch keinen
Gebrauch. Wie immer startet ein Vendor Request den Lesevorgang. Im Initialisierungsmode
wird definiert, dass das EEPROM von der Speicheradresse 0 ausgelesen werden soll. Danach
muss diese Adresse dem EEPROM mit einem Write-Befehl mitgeteilt werden. Nun lesen
wir den Wert ein, der mit dem Vendor Request mitgesendet wird. Dieses Datenwort entspricht
der Anzahl Byte, die der Anwender aus dem EEPROM auslesen will. Danach wird
der Lesemodus aktiviert. Das Prinzip des Auslesens beruht auf der im Unterkapitel 6.5.1 beschriebenen
Schreibesequenz und wird daher nicht mehr im Detail beschrieben. Der einzige
Unterschied ist, dass beim Lesen des EEPROMs die Datenmenge die man auf einmal lesen
darf, nicht begrenzt ist. Es werden trotzdem nur 64 Byte Pakete ausgelesen, damit man das
Buffer Array der Schreibefunktion verwenden kann. Wenn der EP4 FIFO Buffer mit den
gewünschten Daten gefüllt ist, laden wir ihn und setzen die Schreibefunktion wieder in den
Idle Modus.
Abbildung 6.5.: EEPROM auslesen
Project Report 25

6. Firmware
6.6. FPGA Autokonfiguration
Ist der Gecko3 im stand-alone Modus, muss der FPGA automatisch von der Firmware beschrieben
werden. Seine Konfiguration ist dafür im SPI Flash abgelegt. Das automatische
Konfigurieren ist im Unterkapitel 6.6.3 beschrieben.
6.6.1. SPI Flash beschreiben
Um eine Konfiguration im SPI Flash zu speichern, startet der Host mit dem entsprechenden
Vendor Request diese Funktion. Danach kontrollieren wir ob Daten im EP2 FIFO Buffer
vorhanden sind. Wenn dieser Fall zutrifft, wird die Anzahl Byte im FIFO Buffer eingelesen.
Handelt es sich um eine neue Konfiguration werden die dazu benötigten Sektoren im SPI
Flash gelöscht. Dies ist nötig um überhaupt in den Flash-Speicher schreiben zu können.
Mit der Page Program Instruktion kann man dem SPI Flash maximal 256 Byte senden.
Deshalb wird kontrolliert, ob der Inhalt im EP2 FIFO Buffer grösser als 256 Byte ist. Es
können höchstens 512 Byte im FIFO Buffer vorhanden sein, also zwei mal eine Page Program
Instruktion. Da jedoch die Start Page Program und Last Page Program Funktionen schon je
ein Byte schreiben, muss die Page Programm Schleife zwei Byte weniger schreiben, weshalb
ein Offset nötig ist. Die Schleife wird verlassen, wenn sie den Wert des FIFO Buffers minus
den Offset erreicht hat. Sind also weniger als 256 Byte im FIFO Buffer vorhanden, ist der
Offset zwei. Wenn es jedoch mehr sind, muss der Offset mit Berücksichtigung auf die Limite
der 256 Byte berechnet werden. Wir starten nun die Page Program Instruktion, wiederholen
diese bis die Schleifenbedingung erfüllt ist und beenden sie mit einem Last Page Program.
Sind es mehr Daten als 256 Byte, wird vom EP2 Bytezähler 256 subtrahiert und der Offset
auf 2 gesetzt, da sowieso höchstens noch einmal 256 Byte vorhanden sein können. Danach
erhöht die Firmware entsprechend der gesendeter Datenmenge die SPI Flash Adresse und
wiederholt die Sequenz, bis die Übertragung abgeschlossen ist. Bei Unklarheiten verweisen
wir auf den gut kommentierten Sourcecode dieser Funktion, der im Anhang E.1.5 zu finden
ist. Die Abbildung 6.6 stellt dabei den strukturellen Ablauf dar.
26 Matthias Zurbrügg

6.6. FPGA Autokonfiguration
Abbildung 6.6.: SPI Flash beschreiben
Project Report 27

6. Firmware
6.6.2. SPI Flash auslesen
Die Lesefunktion des SPI Flashs ist auf das wesentliche beschränkt. Mit ihr ist es möglich
512 Byte aus dem SPI Flash auszulesen und über USB an den Host zu senden. Die Startadresse
wird dabei auf 0 gesetzt. Mit dem entsprechenden Vendor Request ruft der Anwender
die Funktion auf. Danach kontrolliert man zuerst, ob der EP4 FIFO Buffer voll ist. Wenn das
nicht der Fall ist, wird eine Block Read Instruktion nach dem selben Prinzip wie beim Schreiben
durchgeführt. Wie auch beim EEPROM ist die Anzahl Byte beim Lesevorgang nicht
limitiert. Das heisst der FIFO Buffer kann ohne Unterbruch mit 512 Byte gefüllt werden.
Die Abbildung 6.7 zeigt den Ablauf der Funktion.
Abbildung 6.7.: SPI Flash auslesen
6.6.3. FPGA Bootload
Die Bootload Funktion wird in der Initialisierung der Firmware aufgerufen. Das heisst der
EZ-USB FX2 beschreibt den FPGA bei jedem Neustart, egal ob eine Konfiguration im SPI
Flash vorhanden ist oder nicht. Ist das SPI Flash leer, wird der Spartatn 3 keine gültige
Konfiguration erhalten, was jedoch kein Problem ist, da er vor jedem Konfigurieren seinen
Inhalt verwirft. Der Programmablauf in dieser Funktion ist praktisch derselbe wie bei der
direkten Konfiguration vom Host. Der einzige Unterschied liegt darin, dass die Daten nicht
vom EP2 FIFO Buffer an den Port gelegt werden, sondern von der Block Read Funktion.
Wir verweisen daher auf das Unterkapitel 6.4 und den Sourcecode.
28 Matthias Zurbrügg

6.7. Kommunikation zwischen Host und FPGA
6.7. Kommunikation zwischen Host und FPGA
Für die Kommunikation zwischen Host und FPGA werden, wie in Unterkaptiel 6.2 beschrieben,
die Endpoints 6 und Endpoint 8 benutzt. Für höhere Datenraten ist der 8051 Mikrokontroller
jedoch viel zu langsam. Cypress hat dafür ein General Propose Interface (GPIF)
in den EZ-USB FX2 integriert, der die Arbeit für schnelle Verbindungen übernehmen soll.
Die Abbildung 6.8 zeigt ein Blockdiagramm der Peripherie.
Abbildung 6.8.: GPIF
Das GPIF ist direkt mit dem USB verbunden und kann unabhängig vom Mikrokontroller
Daten bidirektional zwischen USB Endpoint und externer Peripherie austauschen. Der
Mikrokontroller übernimmt dabei nur die Konfiguration des GPIFs und minimale Steuerfunktionen.
Das General Propose Interface ist eine Statemachine, die mit dem GPIF Designer von
Cypress mit sogenannten Waveforms programmiert wird. Man kann im ganzen vier Waveforms
definieren, die jeweils bis zu sieben States haben. Das GPIF kennt vier verschieden
Übertragungsarten
• Single-Write Transaction um Steuerbefehle an die externe Peripherie zu übermitteln
• Single-Read Transaction um Steuerbefehle von der externen Peripherie zu erhalten
• FIFO-Write und FIFO-Read Transaction um grosse Datenmengen mit der externen
Peripherie auszutauschen
Wir benötigen nur die FIFO Transactions, da mit unserem Handshaking die externe Peripherie
keine Steuerbefehle benötigt. Die Waveforms müssen der Transaktionsart zugewiesen
werden. In unserem Fall haben wir eine Waveform der FIFO-Read Transaction zugewiesen
um Daten vom FPGA zum USB zu übermitteln. Für die andere Richtung haben wir
eine Waveform als FIFO-Write Transaction definiert. Die zwei übrigen Waveforms werden
nicht verwendet. Über den GPIF Designer kann man die Ein- und Ausgangessignale, die
Waveforms und dessen Transaktionsarten definieren. Beim anschliessenden Export in eine
C-Datei sind keine weiteren Änderungen am erzeugten Programmcode nötig. Es erstellte
Datei (Gpif.c) muss lediglich in das µVision2 Projekt eingebunden und die darin enthaltene
Initialisierung aufgerufen werden. Hinweise zur Verwendung des GPIF Designers sind im
Anhang D zu finden.
Project Report 29

6. Firmware
6.7.1. Read Waveform
Bevor die Firmware die Read Waveform aufruft, kontrollieren wir ob sich das GPIF im
Idle Status befindet. Das interne FIFO Flag im GPIF wird dann so eingestellt, dass es
der EP6 FIFO Buffer setzt wenn er voll ist. Erst jetzt wird die Read Waveform gestartet.
Solange die Firmware kein Timeout auslöst, warten wir auf das Done Bit vom GPIF. Das
Interface setzt dieses Bit falls es von einer Waveform in den Idle Status zurückkehrt. Verweilt
die Statemachine zulange im selben Status wird der Timeout ausgelöst und die Waveform
abgebrochen. Somit erzwingt man ein Setzen des Done Bits. Dies geschieht regelmässig, da
die Read Waveform periodisch aufgerufen wird, um zu kontrollieren ob der FPGA Daten
senden will. Sendet er nichts bleibt die Waveform solange im S0 Status bis das Timeout sie
abbricht. Das General Propose Interface übernimmt das gesammte USB Handling. Erst am
Ende der Übertragung muss der Endpoint, falls der FIFO Buffer nicht gefüllt ist, von der
Firmware geladen werden. In der Abbildung 6.9 ist die GPIF Read Funktion der Firmware
dargestellt.
Abbildung 6.9.: GPIF Read Funktion der Firmware
Im Ruhezustand kontrolliert das GPIF in der Read Waveform ob das WRX gesetzt wurde.
Wenn das nicht der Fall ist, bricht die Firmware die Waveform wieder ab. Will der FPGA
jedoch etwas senden, so prüfen wir zuerst, ob der EP8 FIFO Buffer nicht voll ist. Danach
30 Matthias Zurbrügg

6.7. Kommunikation zwischen Host und FPGA
wird das RDYU gesetzt und auf das Löschen des WRX gewartet. Wenn dieser Fall eintrifft,
liest das GPIF die Daten vom Bus und löscht sein RDYU. Der folgende Decision Point
entscheidet, ob der FPGA weiter Daten sendet oder die Kommunikation beendet wird. In
Abbildung 6.10 sieht man die in der Read Waveform definierte Statemachine.
Abbildung 6.10.: Read Waveform (FPGA to GPIF)
6.7.2. Write Waveform
Falls der EP6 Daten empfängt, startet die Firmware die Write Waveform. Diese wird als
erstes kontrollieren, ob der Bus frei ist, bzw. der FPGA nichts senden will. Ist der Bus frei,
wird das WRU gesetzt und auf das RDYX gewartet. Kommt das Ready vom FPGA, legt
das GPIF die Daten an den Bus und löscht WRU wieder. Falls immer noch Daten im EP6
FIFO Buffer vorhanden sein sollten, springen wir wieder in den S0 Status und warten auf
das stornieren des RDYX. Ist die Übertragung abgeschlossen, wird ebenfalls auf das Löschen
von RDYX gewartet und anschliessend das Ende des Datentransfers mit der Regelverletzung
mitgeteilt. Die Abbildung 6.11 zeigt die etwas kleinere Statemachine der Write Waveform.
Project Report 31

6. Firmware
Abbildung 6.11.: Write Waveform (GPIF to FPGA)
32 Matthias Zurbrügg

6.7. Kommunikation zwischen Host und FPGA
Die Write Funktion der Firmware unterscheidet sich, wie man in der Abbildung 6.12 erkennen
kann, nur im Endpoint von der Read Funktion und wird daher nicht weiter erläutert.
Abbildung 6.12.: GPIF Write Funktion der Firmware
Project Report 33

6. Firmware
6.7.3. Datenrate
Wie schon im Unterkapitel 3.1 angetönt, läuft die Kommunikation mit 8 Bit Busbreite. Vom
GPIF wäre eine Busbreite von 16 Bit möglich. Bei der Implementation der Firmware auf dem
Gecko3 kann dies jedoch schnell im Register EPxFIFOCFG oder mit dem GPIF Designer
(Wordwide Modus) umgestellt werden [Cyp06]. Um die Datenrate ungefähr voraussagen zu
können, habe wir Messungen mit dem Logic Analyser gemacht. Die Abbildung 6.13 zeigt
den Downstream (Host zu FPGA) von 512 Byte. Mit den Markern lesen wir eine Zeit von
90.24 µs für diese Datenlänge mit der Abbruchbedingung heraus.
Abbildung 6.13.: Downstream von 512 Byte
Die folgende Berechnung der Datenrate geht von einem 16 Bit breiten Bus aus.
Anzahl übertragene Bit: 512 Byte · 8 Bit /Byte · 2 = 8192 Bit (6.1)
Datenrate:
8192 Bit
90.24 µs = 90.78 MBit /s (6.2)
34 Matthias Zurbrügg

6.7. Kommunikation zwischen Host und FPGA
Da wir beim Upstream eine etwas längere Statemachine haben, ist die Datenrate niedriger.
Die Abbildung 6.14 zeigt den Upstream (FPGA zu Host) von ebenfalls 512 Byte. Um diese
Datenmenge zu senden, werden 146.9 µs benötigt.
Abbildung 6.14.: Upstream von 512 Byte
Die folgende Berechnung der Datenrate geht ebenfalls von einem 16 Bit breiten Bus aus.
Anzahl übertragene Bit: 512 Byte · 8 Bit /Byte · 2 = 8192 Bit (6.3)
Datenrate:
8192 Bit
146.9 µs = 55.77 MBit /s (6.4)
Project Report 35

6. Firmware
6.8. Vendor Requests
Der Host verwendet Vendor Requests um der Firmware mitzuteilen, welche Funktion er
ausführen will. Diese werden, wie schon in der Abbildung 4.1 dargestellt, über den Endpoint
0 gesendet. Der Endpoint 0 ist besitzt einen bidirektionalen 64 Byte grossen Buffer. Wir
haben folgende Vendor Requests definiert:
• C1: Host sendet eine FPGA Konfiguration
• C2: EEPROM mit einer Firmware beschreiben
• C3: wählbare Anzahl Byte vom EEPROM lesen (zum Debuggen)
• C4: SPI Flash mit einer Konfiguration beschreiben
• C5: 512 Byte aus dem SPI Flash lesen (zum Debuggen)
• C6: Bestätigung vom Host, dass Daten komplett gesendet wurden
• B1: Verlangt die Rückgabe der Firmware Version
• B2: Verlangt die Rückgabe des Done Bits nach einer Konfiguration
Wie der Ablauf von Vendor Requests und die anschliessende Datenübertragung aussieht,
zeigt das Kaptiel 7.
36 Matthias Zurbrügg

7. Hostsoftware
Der aus Sicht des Anwenders wichtigste Teil unserer Arbeit ist die Host PC Software, da
er mit ihr das Gecko Board in Betrieb nehmen kann und sie ihm einen möglichst einfachen
Weg bereitstellt mit dem Gecko Board Daten auszutauschen.
Für den Anwender gibt es die folgenden Aufgaben, die unsere Hostsoftware erfüllen muss:
• Direkte Konfiguration des FPGAs
• Download einer FPGA Konfigurationsdatei für den stand-alone Betrieb
• Möglichkeit um mit dem FPGA Daten auszutauschen
Der Datenaustausch wird von den anderen Aufgaben getrennt betrachtet. Dies ist sinnvoll,
weil der Datenaustausch in den meisten Fällen auf die Applikation abgestimmt ist und die
Daten vielfach zuerst weiterverarbeitet werden sollen.
Dies haben wir schon im Konzept der USB Kommunikation einfliessen lassen und die
beiden unterschiedlichen Fälle Administration und Kommunikation logisch voneinander getrennt.
Wie im Kapitel 6 und in der Abbildung 6.1 beschrieben wird, sind für diese Fälle
getrennte Interfaces vorhanden. Aus Sicht des Host verhält sich ein USB Gerät mit mehreren
Interfaces wie einzelne getrennte Geräte. So ist es in unserem Fall möglich, für die
Kommunikation und die Administration separate Software einzusetzen, ohne dass sich diese
gegenseitig blockieren.
Für die Hostsoftware weitere wichtige Anforderungen:
• Plattformübergreiffend einsetzbar, mindestens unter Linux und Windows
• Möglichst einfach in der Benutzung
• Kommunikation mit dem FPGA möglichst transparent
• Anwender soll sich nicht um die USB Schnittstelle kümmern müssen
• Beispielprogramme sollen dem Anwender den Einstieg vereinfachen
• Aktualisieren der Firmware des EZ-USB FX2 mit der Hostsoftware möglich
7.1. Planung
Um diese Anforderungen unter einen Hut zu bringen war etwas mehr Planung nötig um
zu entscheiden welche Entwicklungswerkzeuge, Programmiersprache und Bibliotheken genutzt
werden sollen. Da es sich um eine plattformübergreiffende Entwicklung mit graphischer
Oberfläche handelt, musste zuerst ein GUI Framework gesucht werden, dass auf mehreren
Plattformen verfügbar ist. Dabei fiel die Wahl schnell auf Qt von der Firma Trolltech
Project Report 37

7. Hostsoftware
(www.trolltech.com), da dieses auf Windows, Linux und MacOS X verfügbar ist, sehr ausgereift
ist und wir von der Erfahrung von Andreas Eicher, Assistent im Microlab, profitieren
konnten. Qt ist ein Framework für C++, so stand auch die Programmiersprache fest. Java
war keine Option, weil die USB Schnittstelle nicht unterstützt wird.
Qt wird von Trolltech unter verschiedenen Lizenzen angeboten. Eine Variante ist die GNU
Public License (GPL), die einen Entwickler dazu zwingt ein Projekt, das GPL Software benutzt,
auch unter die GPL zu stellen und mit allen Sourcecodes zu veröffentlichen. Qt wird
nur in der Version 4 und höher auch auf Windows unter der GPL angeboten. Die andere
Variante ist eine kommerzielle Lizenz, die von Trolltech erworben werden kann. Damit muss
der Sourcecode eines Projektes nicht veröffentlicht werden. Zur Zeit wird von uns Qt 4.1.2 in
der GPL Version benutzt aber die Frage der Veröffentlichung unserer Software konnte noch
nicht geklärt werden.
Um zu verhindern, dass unter Linux ein eigenes Kernelmodul entwickelt werden muss,
greiffen wir auf die libusb zurück (libusb.sourceforge.net, Version 0.1.12), ein Open-Source
Projekt unter der LGPL. Die LGPL erlaubt eine uneingeschränkte Verwendung in eigenen
Projekten aber Änderungen an der libusb müssen veröffentlicht werden. Mit der libusb kann
direkt aus einem Anwenderprogramm auf USB Geräte zugegriffen werden. Folgende Plattformen
werden unterstützt: Linux, *BSD und MacOS X
Für Windows existiert ein anderes Projekt (libusb-win32.sourceforge.net), das die libusb
portiert hat und die selbe API besitzt. So ist es theoretisch möglich, unsere Hostsoftware
auf Windows, Linux und MacOS X einzusetzen. Die Software wurde unter Linux entwickelt
und getestet. Leider reichte die Zeit nicht aus, die Portierbarkeit unserer Software und der
libusb zu testen.
Unter Windows steht als Option weiterhin die Entwicklung eines eigenen Treibers zur Verfügung,
da von Cypress dazu Beispiele vorhanden sind. Dies erleichtert den Einstieg in die
Treiberprogrammierung enorm.
7.2. Realisierung
Da keiner von uns Erfahrung in der C++ Programmierung hatte, mussten wir in kurzer Zeit
einen Überblick bekommen. Dabei war uns Andreas Eicher und das Buch [Bre03] behilflich.
Die Hostsoftware wurde in mehrere Klassen und mehrere Applikationen unterteilt. Das
zentrale Element ist die QGecko Klasse. Sie ist von der Klasse QObject, der Grundklasse
des Qt Frameworks, abgeleitet. Sie stellt alle Funktionen bereit, die zur Administration und
Kommunikation mit dem Gecko Board benötigt werden. Die USB Zugriffe sind vollständig
gekapselt.
Aufbauend auf dieser Klasse wurden zwei Applikationen erstellt: Der Gecko Administrator
und das Simplecom. Der Gecko Administrator stellt ein graphisches Interface für alle
administrativen Aufgaben des Gecko Boards zur Verfügung. Das Simplecom diente uns zum
testen der Kommunikation mit dem FPGA und zeigt, wie einfach eine Applikation mit dem
FPGA Daten austauschen kann. Der Sourcecode vom Simplecom dient als Beispiel zur Verwendung
der QGecko Klasse zur Kommunikation mit dem Gecko Board. Die Sourcecodes
sind im Anhang E.3 zu finden.
Die implementierten Funktionen der Hostsoftware wurden getestet und funktionierten.
Ein kurzer Blindtest, von Personen die die Software noch nicht kannten, hat ergeben, dass
sie keine Fehlfunktion auslösen konnten. Limitierend ist zur Zeit einzig, dass unter Linux
38 Christoph Zimmermann

7.3. Gecko Library
bisher Root Rechte nötig sind. Es existieren unter Linux mehrere Möglichkeiten um die
Zugriffsrechte von USB Geräten zu beeinflussen. Die derzeit aktuelle und flexibelste Lösung
in diesem Zusammenhang ist der udev Dämon, der alle zur Laufzeit hinzugefügten bzw.
entfernten Geräte verwaltet. Einer der nächsten Schritte in der Entwicklung der Hostsoftware
unter Linux sollte es sein, udev so zu konfigurieren, dass alle Studenten auf den Gecko
zugreiffen können.
7.3. Gecko Library
In diesem Unterkapitel werden die von der Gecko Library zur Verfügung gestellten Funktionen
beschrieben und erklärt wie sie das Gecko Board ansteuern. Die Namen der Funktionen
sind so gewählt, dass man sofort sieht ob sie zur Kommunikation oder Administration (beginnen
immer mit adm) dienen. Alle Funktionen liefern als Rückgabewert einen Binärwert
zurück der aussagt, ob die Funktion erfolgreich war oder nicht.
• bool open()
Diese Funktion öffnet eine Kommunikationsverbindung zum Gecko Board.
Sie entspricht mehrheitlich dem Beispiel in der libusb Dokumentation zum Suchen und
Öffnen eines USB Gerätes. Als erstes werden alle USB Busse und dann alle Geräte neu
eingelesen. Danach wird mit den so erhaltenen Informationen nach der Vendor und
Product ID des Gecko Boards gesucht. Bei Erfolg wird ein allfälliger Linux Kernel
Treiber entfernt und das Interface zur Kommunikation geöffnet. Die Funktion bricht
nach dem ersten Fund ab, es ist mit dieser Funktion nicht möglich mehrere Gecko
Boards am gleichen Rechner parallel zu betreiben.
• bool close()
Schliesst eine geöffnete Kommunikationsverbindung mit dem Gecko Board, wenn eine
solche existiert.
• bool read(QByteArray *readData, int byteCount)
Funktion um die im Parameter byteCount angegebene Anzahl Bytes vom Gecko Board
zu lesen und setzt diese Daten ans Ende des zur Verfügung gestellten QByteArrays.
Das ByteArray muss existieren.
Die Funktion führt einen einfachen Bulkread auf dem Kommunikationsinterface aus.
• bool write(QByteArray data)
Funktion um die Daten in einem QByteArray an das Gecko Board zu senden.
Die Funktion führt einen einfachen Bulkwrite auf dem Kommunikationsinterface aus.
• bool write(QFile &data)
Funktion um den Inhalt eines ganzen Files an das Gecko Board zu übertragen. Das
File muss existieren und geöffnet sein. Am Ende der Funktion zeigt der Filepointer auf
das Ende des Files.
Da die Bulkwrite Funktion der libusb nur einen Integerwert für die Anzahl Bytes
benutzt, muss die Übertragung eines ganzen Files in mehrere Transaktionen aufgeteilt
werden.
• bool admOpen()
Funktion zum Öffnen einer Administrationsverbindung zum Gecko Board.
Project Report 39

7. Hostsoftware
Funktioniert genau so wie die open() Funktion mit dem Unterschied, dass das Administrationsinterface
geöffnet wird.
• bool admClose()
Schliesst eine geöffnete Administrationsverbindung mit dem Gecko Board, falls eine
existiert.
• bool admConfigure(QFile &configData)
Funktion um den FPGA auf dem Gecko Board zu konfigurieren. Das File muss eine
korrekte Konfigurationsdatei ohne Header Informationen sein. Das File muss existieren
und geöffnet sein.
Um den FPGA zu konfigurieren muss zuerst der entsprechende Vendor Request gesendet
werden (siehe dazu Unterkapitel 6.8) und im Anschluss die Konfigurationsdaten.
Nach dem alle Daten der Konfigurationsdatei gesendet sind, muss ein Vendorrequest
gesendet werden, der den Abschluss bestätigt.
• bool admDownload(QFile &configData, int place)
Funktion zum Download von FPGA Konfigurationsdateien für den stand-alone Betrieb
des Gecko Boards. Das File muss eine korrekte Konfigurationsdatei ohne Header
Informationen sein. Das File muss existieren und geöffnet sein. Der Parameter place
gibt an, welcher Konfigurationsplatz beschrieben werden soll. Auf dem Gecko Board
können mehrere Konfigurationen parallel gespeichert werden und per Schalter ausgewählt
werden, welche geladen werden soll. Die Konstante GECKO MAX CONFIGS
die in dieser Library definiert ist, gibt an wie viele Plätze zur Verfügung stehen.
Der Ablauf ist der selbe wie bei der Konfiguration des FPGA, es werden nur andere
Vendor Requests gesendet.
• bool admFirmware(QFile &configData)
Funktion um eine neue Firmware für den EZ-USB FX2 auf das Gecko Board zu laden.
Die Firmware wird in das EEPROM geschrieben und wird nach einem Reset des EZ-
USB FX2 gestartet. Das File muss ein korrektes Firmware File im Format *.iic sein
(siehe dazu Unterkapitel 6.5). Wie bei den anderen Funktionen muss das File existieren
und geöffnet sein.
Die Funktion sendet den Vendor Request zum Senden einer Firmware, danach werden
die Daten aus dem Firmware File gesendet und am Schluss der Vendor Request zur
Bestätigung, dass alle Daten gesendet wurden.
• bool admGetFwVersion(QString *version)
Funktion zum Abfragen der Versionsnummer der EZ-USB FX2 Firmware. Der QString
muss existieren. Die Versionsnummer ist im Format X.XX und wird dem String angehängt.
Die Versionsnummer wird gelesen indem ein Vendor Request gesendet wird, der den
EZ-USB FX2 auffordert vier Bytes zurück zu senden. Dazu wird der Vendor Request
mit der Bitmaske verknüpft die das Bit für eine Lesetransaktion setzt.
Diese Funktionsbibliothek sollte später als dynamische Library kompiliert werden und
systemweit verfügbar gemacht werden.
40 Christoph Zimmermann

7.4. Gecko Administrator
7.4. Gecko Administrator
Der Gecko Administrator (Dateiname ist geckoadm) stellt eine graphische Benutzeroberfläche
zur Benutzung des Gecko Boards zur Verfügung. Das GUI ist schlicht gehalten. Die
einzelnen Funktionen werden in separaten Tabbs angeordnet um die Übersichtlichkeit zu
erhöhen. Wenn die Applikation normal gestartet wird, stehen folgende Funktionen zur Auswahl:
• FPGA Konfiguration (Abbildung 7.1)
• Download Konfiguration (Abbildung 7.2)
• Informationsseite mit der Versionsnummer, Autoren etc. (Abbildung 7.4)
Abbildung 7.1.: GUI zur FPGA Konfiguration
Abbildung 7.2.: GUI zum Download der
Konfigurationsdatei
Abbildung 7.3.: GUI zum Aktualisieren der
Firmware
Abbildung 7.4.: Informationsseite des Gecko
Administrators
Wenn die Applikation mit der Kommandozeilenoption “−−firmware” gestartet wird, kann
auch die EZ-USB FX2 Firmware aktualisiert werden und die Version abgefragt werden (Abbildung
7.3). Diese Funktion wird normalerweise nicht angezeigt um zu verhindern, dass ein
Project Report 41

7. Hostsoftware
Benutzer versehentlich eine Aktualisierung macht mit einer falschen Firmware und so das
Gecko Board nicht mehr mit unserer Hostsoftware benutzt werden kann. Nach solch einem
Missgeschick kann eine korrekte Firmware unter Windows mit dem Cypress EZ-USB Control
Panel oder unter Linux mit dem Programm fxload heruntergeladen werden.
Die typischen Fehler des Benutzers werden vom Gecko Administrator abgefangen. Entweder
es wird ein Hinweisfenster angezeigt oder eine Meldung in die Statuszeile geschrieben.
Wenn eine Funktion nicht ordnungsgemäss ausgeführt werden konnte, wird dies ebenfalls in
der Statusleiste angezeigt. Die vom Benutzer zuletzt verwendeten Dateien und Pfade werden
beim Beenden gespeichert und der Anwender kann beim nächsten Start der Applikation
gleich weiterarbeiten. Die USB Kommunikation wird vor jedem Funktionsaufruf neu geöffnet
und am Ende wieder geschlossen. Die Applikation muss also nicht geschlossen werden, wenn
das Gecko Board vom Host PC getrennt wird.
7.5. Beispielprogramm: Simplecom
Diese Applikation zeigt die Verwendung der Gecko Library um eigene Software zu programmieren,
die mit dem Gecko Board Daten austauscht.
Im Konstruktor wird das GUI erstellt und die Kommunikation mit dem Gecko Board
initialisiert. Dazu muss eine Instanz der QGecko Klasse erstellt werden, danach kann mit
der Funktion open() die USB Kommunikation geöffnet werden.
Der Rest zeigt, wie einfach Dateien gesendet und Daten gelesen werden können. Im GUI
werden die Daten als hexadezimale Zahlen dargestellt.
Das Simplecom ist kein vollständiges Programm, da einige Sicherheitsabfragen und Elemente
der Fehlerbehandlung fehlen. Es erfüllt aber den Zweck als Beispiel für eigene Projekte.
42 Christoph Zimmermann

8. Ausblick
Dieses Kapitel soll den weiteren Projektverlauf aufzeigen.
8.1. Weiteres Vorgehen
8.1.1. Firmware
• Planung und Realisation eines Protokolls, das im Kommunikationsmodus die Datenlänge
die der FPGA senden will, dem Host mitteilt.
• GPIF auf 16 Bit Busbreite konfigurieren
• Schalter über I 2 C einlesen, der bestimmt von welchem Teil des SPI Flashs die Konfiguration
geladen wird
• Status der Firmware über I 2 C an LEDs ausgeben
• Das nichtsetzen des FIFO Buffer Full Flags analysieren
• Wenn nötig EEPROM und SPI Flash Lesefunktionen ausbauen
• FPGA Typ von Firmware auslesen, damit die Grösse der Konfigurationsdatei nicht
mehr manuell im C-Code definiert werden muss
8.1.2. Hostsoftware
• Windows Portierung
• Test mit USB 1.1, da während unserer Arbeit kein USB 1.1 Hub zur Verfügung stand
• Test auf 64 Bit Computern und Betriebssystemen
• Flash und EEPROM auslese Funktionen
• Entwicklung einer Applikation um das Intel NOR Flash zu beschreiben
8.1.3. FPGA Cores
• Ansteuerung des Intel NOR Flashs
• Bei Bedarf verbesserung der Testroutinen
• Entwicklung eines einfachen Referenzsystems
• Schreiben von Testroutinen für die weiteren Funktionsblöcke
Project Report 43

8. Ausblick
8.1.4. Gecko3 Hardware
• Validierung des Schemas
• Layouten der Leiterplatte
• Post-route Simulation der DDR-RAM Verbindungen
• Aufbau, Test und Messungen des Prototyps
• Planung der Produktion einer Kleinserie
44 Matthias Zurbrügg, Christoph Zimmermann

9. Schlusskapitel
Die Gecko3 Softwareentwicklung war ein sehr abwechslungsreiches Projekt, das uns den
Einblick auf das Zusammenwirken verschiedener Programmiersprachen auf verschiedenen
Plattformen und die Verwendung mehrerer Bussysteme gewährte.
Cypress ist uns dabei in etwas schlechter Erinnerung geblieben. Ihr falsch verdrahtetes
D-Sub Kabel oder die Beispiele, die nur mit einer älteren Version des Control Panels funktionieren,
haben wesentlich zu ihrem getrübten Ruf bei uns beigetragen.
Doch Dank unserem guten Teamgeists konnten etliche Fragen beantwortet und die Probleme
gelöst werden. Somit war es möglich das Projekt erfolgreich abzuschliessen.
18. Dezember 2006, Biel/Bienne
Matthias Zurbrügg
Christoph Zimmermann
.......................................... ..........................................
Project Report 45

Anhang
46 Matthias Zurbrügg, Christoph Zimmermann

A. Projekt- und Zeitplanung
Project Report 47

A. Projekt- und Zeitplanung
Abbildung A.1.: Abhänigkeiten der Projektziele
48 Matthias Zurbrügg, Christoph Zimmermann

A. Projekt- und Zeitplanung
Abbildung A.2.: Soll Zeitplan
Project Report 49

A. Projekt- und Zeitplanung
Projektplanung
Einrichtung
Entwicklungsumgebung
Entwicklungshardware
SPI einarbeiten
SPI R/W (von EZ-
USB)
GPIF einarbeiten
USB komm.
(Testdaten)
FPGA Konfig.
FPGA Komm.
Dateistruktur in SPI
Flash
I2C EEPROM
ansteuern
FPGA Komm.
Loopback
NOR writer core
USB Linux
einarbeiten
USB Windows
einarbeiten
Gecko 3 USB
Protokoll
EZ-USB Firmware
Planung Host SW
Hostsoftware
Overall Testing
Dokumentation
Administration
Schemakorrekturen
Layoutbetreuung
Absenzen
Ch. Zimmermann
M. Zurbrügg
Oktober November
Dezember
23 24 25 26 27 28 29 30 31 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18
Abbildung A.3.: Ist Zeitplan
50 Matthias Zurbrügg, Christoph Zimmermann

B. Definition der Verbindung des
Spartan3 Boards mit dem EZ-USB
FX2 Board
Project Report 51

B. Definition der Verbindung des Spartan3 Boards mit dem EZ-USB FX2 Board
Pin on EZ-USB FX2 Pin on EZ-USB Dev-kit Name in Schematic Direction Case: Configuration of FPGA Case: SoC - Host Pin on Spartan3 FT256 Pin on Connector B1
FD0 P1.19 D0 I/O D7 Data 0 M6 19
FD1 P1.18 D1 I/O D6 Data 1 N6 17
FD2 P1.17 D2 I/O D5 Data 2 R7 15
FD3 P1.16 D3 I/O D4 Data 3 T7 13
FD4 P1.15 D4 I/O D3 Data 4 R10 11
FD5 P1.14 D5 I/O D2 Data 5 P10 9
FD6 P1.13 D6 I/O D1 Data 6 N11 7
FD7 P1.12 D7 I/O D0 Data 7 M11 40
FD8 P1.11 D8 I/O unused Data 8 C15 21
FD9 P1.10 D9 I/O unused Data 9 D15 23
FD10 P1.9 D10 I/O unused Data 10 E15 25
FD11 P1.8 D11 I/O unused Data 11 F15 27
FD12 P1.7 D12 I/O unused Data 12 G16 29
FD13 P1.6 D13 I/O unused Data 13 H16 31
FD14 P1.5 D14 I/O unused Data 14 K16 33
FD15 P1.4 D15 I/O unused Data 15 L15 35
PA7 P2.12 DONE to EZ-USB Done locked* R14 37
RDY0 & PA4 P2.5 & P2.15 INIT B/WRX to EZ-USB INIT B WRX N9 38
PA5 P2.14 PROG B to FPGA Prog B locked* B3 36
CTL1 P2.10 RDWR B/WRU to FPGA RDWR B WRU T3 5
CTL2 P2.9 CS B/RDYU to FPGA CS B RDYU R3 20
RDY1 P2.4 BUSY/RDYX to EZ-USB Busy RDYX P9 A1.20
CTL0 P2.11 CCLK to FPGA CCLK locked* T15 39
PKTEND P2.13 PKTEND to EZ-USB unused PKTEND C10 4
*don’t touch Done/Program lines - would delete Configuration!!
9.11.2006, zimmc5
Tabelle B.1.: Definition der Verbindung zwischen dem Spartan 3 Starter Kit und dem EZ-USB FX2LP Development Kit
52 Christoph Zimmermann

C. Hex to Bix
Damit der EZ-USB FX2 die Firmware auf dem EEPROM als bootfähig erkennt, muss sie, wie
schon im Unterkapitel 6.5 erwähnt, ein spezielles Format haben. Im vorbereiteten µVision2
Projekt von Cypress ist der Kompiler schon so konfiguriert, dass er bei jeder Kompilation
noch eine Software startet, die die Hex-Datei ins Binary-Format umwandelt, Kopf- und
Fusszeile hinzufügt und als iic-Datei abspeichert.
Die Abbildung C.1 zeigt wo diese Software im µVision2 unter Options for Target eingebunden
werden kann.
Abbildung C.1.: Starten einer zusätzlichen Software nach der Kompilation
Neben dem Programmaufruf werden noch etliche Parameter mitgegeben. Unsere Parameterliste
sieht folgendermassen aus:
-i -r -m 0x16000 -v 0x04B4 -p 0x8613 -c 0x41 -f 0xC2 -o fpga cfg.iic fpga cfg.hex
Die Parameterliste ist nach dem folgendem System aufgebaut:
HEX2BIX [-AIBRH?] [-S symbol] [-M memsize] [-C Config0Byte] [-F firstByte] [-O filename]
[Source]
Dabei bedeuten die einzelnen Elemente:
• Source - Input filename
• A - Output file in the A51 file format
Project Report 53

C. Hex to Bix
• B - Output file in the BIX file format (Default)
• BI - Input file in the BIX file format (hex is default)
• C - Config0 BYTE for AN2200 and FX2 (Default = 0x04));
• F - First byte (0xB0, 0xB2, 0xB6, 0xC0, 0xC2) (Default = 0xB2)
• H, ? - Display this help screen
• I - Output file in the IIC file format
• M - Maximum memory size, also used as BIX out file size. (Default = 8k)
• O - Output filename
• P - Product ID (Default = 2131)
• R - Append bootload block to release reset
• S - Public symbol name for linking
• V - Vendor ID (Default = 0x0547)
54 Matthias Zurbrügg

D. GPIF Designer
Grundsätzlich verweisen wir auf die Hilfe Datei im GPIF Designer und die dokumentierten
Beispiele [Cyp03]. Die Beschreibung des Tools weist jedoch einige Lücken auf, welche mit
diesem Anhang geschlossen werden.
Abbildung D.1.: Block Diagram Register im GPIF Designer
Im Block Diagram Register kann unter anderem, wie im Unterkapitel 6.7.3 erwähnt, die
Busbreite auf 16 Bit erhöht werden. Die Nummerierung der RDY und CTL Leitungen ist aus
dem GPIF Designer nicht klar ersichtlich. Die obersten Leitungen steht dabei für den nullten
Pin des Ein -oder Ausgangs. Das heisst um den RDY0 als Eingang verwenden zu können,
mussten wir die oberste Leitung verbinden. Die Abbildung D.1 zeigt das Bock Diagram
Register von unserem GPIF Interface.
Project Report 55

D. GPIF Designer
Wie im Kapitel 6.7 beschrieben muss man für jede Waveform eine Übertragungsart auswählen.
Die Abbildung D.2 zeigt graphisch wie diese Zuordnung gemacht wird.
Abbildung D.2.: Waveform der Übertragungsart zuweisen
56 Matthias Zurbrügg

E. Quellcode
Project Report 57

E. Quellcode
E.1. Firmware
E.1.1. Cypress Firmware Framwork
1 //−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// F i l e : fw . c
// Contents : Firmware frameworks t a s k d i s p a t c h e r and d e v i c e r e q u e s t p a r s e r
// source .
//
6 // i n d e n t 3 . NO TABS!
//
// $Revision : 17 $
// $Date : 11/15/01 5:45 p $
//
11 // Copyright ( c ) 2002 Cypress Semiconductor , Inc . A l l r i g h t s r e s e r v e d
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
#include ” fx2 . h”
#include ” f x 2 r e g s . h”
16 //−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Constants
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
#define DELAY COUNT 0 x9248 ∗8L // Delay f o r 8 sec at 24Mhz , 4 sec at 48
#define IFREQ 48000 // IFCLK c o n s t a n t f o r S y n c h r o n i z a t i o n Delay
21 #define CFREQ 48000 // CLKOUT c o n s t a n t f o r S y n c h r o n i z a t i o n Delay
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Random Macros
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
26 #define min ( a , b ) ( ( ( a ) (b ) ) ?( a ) : ( b ) )
// R e g i s t e r s which r e q u i r e a s y n c h r o n i z a t i o n delay , see s e c t i o n 15.14
// FIFORESET FIFOPINPOLAR
31 // INPKTEND OUTPKTEND
// EPxBCH: L REVCTL
// GPIFTCB3 GPIFTCB2
// GPIFTCB1 GPIFTCB0
// EPxFIFOPFH: L EPxAUTOINLENH: L
36 // EPxFIFOCFG EPxGPIFFLGSEL
// PINFLAGSxx EPxFIFOIRQ
// EPxFIFOIE GPIFIRQ
// GPIFIE GPIFADRH: L
// UDMACRCH: L EPxGPIFTRIG
41 // GPIFTRIG
// Note : The pre−REVE EPxGPIFTCH/L r e g i s t e r are a f f e c t e d , as w e l l . . .
// . . . t h e s e have been r e p l a c e d by GPIFTC[ B3 : B0 ] r e g i s t e r s
46 #include ” f x 2 s d l y . h” // Define IFREQ and CFREQ above t h i s #i n c l u d e
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Global V a r i a b l e s
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
51 v o l a t i l e BOOL GotSUD ;
BOOL Rwuen ;
BOOL S e l f p w r ;
v o l a t i l e BOOL S l e e p ; // S l e e p mode e n a b l e f l a g
56 WORD pDeviceDscr ; // Pointer to Device D e s c r i p t o r ; D e s c r i p t o r s may be moved
WORD pDeviceQualDscr ;
WORD pHighSpeedConfigDscr ;
WORD pFullSpeedConfigDscr ;
WORD pConfigDscr ;
61 WORD pOtherConfigDscr ;
58 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
WORD pStringDscr ;
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// P r o t o t y p e s
66 //−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
void SetupCommand ( void ) ;
void TD Init ( void ) ;
void TD Poll ( void ) ;
BOOL TD Suspend ( void ) ;
71 BOOL TD Resume ( void ) ;
BOOL DR GetDescriptor ( void ) ;
BOOL DR SetConfiguration ( void ) ;
BOOL DR GetConfiguration ( void ) ;
76 BOOL D R S e t I n t e r f a c e ( void ) ;
BOOL DR GetInterface ( void ) ;
BOOL DR GetStatus ( void ) ;
BOOL DR ClearFeature ( void ) ;
BOOL DR SetFeature ( void ) ;
81 BOOL DR VendorCmnd( void ) ;
// t h i s t a b l e i s used by t h e epcs macro
const char code EPCS Offset Lookup Table [ ] =
{
86 0 , // EP1OUT
1 , // EP1IN
2 , // EP2OUT
2 , // EP2IN
3 , // EP4OUT
91 3 , // EP4IN
4 , // EP6OUT
4 , // EP6IN
5 , // EP8OUT
5 , // EP8IN
96 } ;
// macro f o r g e n e r a t i n g t h e address o f an endpoint ’ s c o n t r o l and s t a t u s r e g i s t e r
(EPnCS)
#define epcs (EP) ( EPCS Offset Lookup Table [ ( EP & 0x7E ) | (EP > 128) ] + 0xE6A1)
101 //−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Code
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Task d i s p a t c h e r
106 void main ( void )
{
DWORD i ;
WORD o f f s e t ;
DWORD DevDescrLen ;
111 DWORD j =0;
WORD IntDescrAddr ;
WORD ExtDescrAddr ;
// I n i t i a l i z e Global S t a t e s
116 S l e e p = FALSE; // D i s a b l e s l e e p mode
Rwuen = FALSE; // D i s a b l e remote wakeup
S e l f p w r = FALSE ; // D i s a b l e s e l f powered
GotSUD = FALSE; // Clear ”Got s e t u p data ” f l a g
121 // I n i t i a l i z e user d e v i c e
TD Init ( ) ;
// The f o l l o w i n g s e c t i o n o f code i s used to r e l o c a t e t h e d e s c r i p t o r t a b l e .
// Since t h e SUDPTRH and SUDPTRL are a s s i g n e d t h e address o f t h e d e s c r i p t o r
126 // t a b l e , t h e d e s c r i p t o r t a b l e must be l o c a t e d in on−p a r t memory .
Project Report 59

E. Quellcode
// The 4K demo t o o l s l o c a t e a l l code s e c t i o n s in e x t e r n a l memory .
// The d e s c r i p t o r t a b l e i s r e l o c a t e d by t h e frameworks ONLY i f i t i s found
// to be l o c a t e d in e x t e r n a l memory .
pDeviceDscr = (WORD)&DeviceDscr ;
131 pDeviceQualDscr = (WORD)&DeviceQualDscr ;
pHighSpeedConfigDscr = (WORD)&HighSpeedConfigDscr ;
pFullSpeedConfigDscr = (WORD)&FullSpeedConfigDscr ;
pStringDscr = (WORD)&S t r i n g D s c r ;
136 i f (EZUSB HIGHSPEED( ) )
{
pConfigDscr = pHighSpeedConfigDscr ;
pOtherConfigDscr = pFullSpeedConfigDscr ;
}
141 else
{
pConfigDscr = pFullSpeedConfigDscr ;
pOtherConfigDscr = pHighSpeedConfigDscr ;
}
146
i f ( (WORD)&DeviceDscr & 0 xe000 )
{
IntDescrAddr = INTERNAL DSCR ADDR;
ExtDescrAddr = (WORD)&DeviceDscr ;
151 DevDescrLen = (WORD)&UserDscr − (WORD)&DeviceDscr + 2 ;
for ( i = 0 ; i < DevDescrLen ; i ++)
∗ ( (BYTE xdata ∗) IntDescrAddr+i ) = 0xCD;
for ( i = 0 ; i < DevDescrLen ; i ++)
∗ ( (BYTE xdata ∗) IntDescrAddr+i ) = ∗ ( (BYTE xdata ∗) ExtDescrAddr+i ) ;
156 pDeviceDscr = IntDescrAddr ;
o f f s e t = (WORD)&DeviceDscr − INTERNAL DSCR ADDR;
pDeviceQualDscr −= o f f s e t ;
pConfigDscr −= o f f s e t ;
pOtherConfigDscr −= o f f s e t ;
161 pHighSpeedConfigDscr −= o f f s e t ;
pFullSpeedConfigDscr −= o f f s e t ;
pStringDscr −= o f f s e t ;
}
166 EZUSB IRQ ENABLE( ) ; // Enable USB i n t e r r u p t (INT2)
EZUSB ENABLE RSMIRQ( ) ; // Wake−up i n t e r r u p t
INTSETUP |= (bmAV2EN | bmAV4EN) ; // Enable INT 2 & 4 a u t o v e c t o r i n g
171 USBIE |= bmSUDAV | bmSUTOK | bmSUSP | bmURES | bmHSGRANT; // Enable s e l e c t e d
i n t e r r u p t s
EA = 1 ; // Enable 8051 i n t e r r u p t s
#ifndef NO RENUM
// Renumerate i f n e c e s s a r y . Do t h i s by c h e c k i n g t h e renum b i t . I f i t
176 // i s a l r e a d y set , t h e r e i s no need to renumerate . The renum b i t w i l l
// a l r e a d y be s e t i f t h i s firmware was loaded from an eeprom .
i f ( ! ( USBCS & bmRENUM) )
{
EZUSB Discon (TRUE) ; // renumerate
181 }
#endif
// u n c o n d i t i o n a l l y re−connect . I f we loaded from eeprom we are
// d i s c o n n e c t e d and need to connect . I f we j u s t renumerated t h i s
186 // i s not n e c e s s a r y but doesn ’ t hurt anything
USBCS &=˜bmDISCON;
CKCON = (CKCON&(˜bmSTRETCH) ) | FW STRETCH VALUE; // Set s t r e t c h to 0 ( a f t e r
renumeration )
60 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
191 // c l e a r t h e S l e e p f l a g .
S l e e p = FALSE;
// Task Dispatcher
while (TRUE)
// Main Loop
196 {
i f (GotSUD) // Wait f o r SUDAV
{
SetupCommand ( ) ; // Implement s e t u p command
GotSUD = FALSE ; // Clear SUDAV f l a g
201 }
// P o l l User Device
// NOTE: I d l e mode s t o p s t h e p r o c e s s o r c l o c k . There are only two
// ways out o f i d l e mode , t h e WAKEUP pin , and d e t e c t i o n o f t h e USB
206 // resume s t a t e on t h e USB bus . The timers w i l l s t o p and t h e
// p r o c e s s o r w i l l not wake up on any o t h e r i n t e r r u p t s .
i f ( S l e e p )
{
i f ( TD Suspend ( ) )
211 {
S l e e p = FALSE; // Clear t h e ”go to s l e e p ” f l a g . Do i t here
to p r e v e n t any race c o n d i t i o n between wakeup and t h e next s l e e p .
do
{
EZUSB Susp ( ) ; // Place p r o c e s s o r in i d l e mode .
216 }
while ( ! Rwuen && EZUSB EXTWAKEUP( ) ) ;
// Must continue to go back i n t o suspend i f t h e h o s t has d i s a b l e d
remote wakeup
// ∗and∗ t h e wakeup was caused by t h e e x t e r n a l wakeup pin .
221 // 8051 a c t i v i t y w i l l resume here due to USB bus or Wakeup# pin
a c t i v i t y .
EZUSB Resume ( ) ; // I f source i s t h e Wakeup# pin , s i g n a l t h e h o s t to
Resume .
TD Resume ( ) ;
}
}
226 TD Poll ( ) ;
}
}
// Device r e q u e s t p a r s e r
231 void SetupCommand ( void )
{
void ∗ d s c r p t r ;
switch (SETUPDAT[ 1 ] )
236 {
case SC GET DESCRIPTOR : // ∗∗∗ Get D e s c r i p t o r
i f ( DR GetDescriptor ( ) )
switch (SETUPDAT[ 3 ] )
{
241 case GD DEVICE: // Device
SUDPTRH = MSB( pDeviceDscr ) ;
SUDPTRL = LSB( pDeviceDscr ) ;
break ;
case GD DEVICE QUALIFIER : // Device Q u a l i f i e r
246 SUDPTRH = MSB( pDeviceQualDscr ) ;
SUDPTRL = LSB( pDeviceQualDscr ) ;
break ;
case GD CONFIGURATION: // C o n f i g u r a t i o n
SUDPTRH = MSB( pConfigDscr ) ;
251 SUDPTRL = LSB( pConfigDscr ) ;
break ;
Project Report 61

E. Quellcode
case GD OTHER SPEED CONFIGURATION: // Other Speed C o n f i g u r a t i o n
SUDPTRH = MSB( pOtherConfigDscr ) ;
SUDPTRL = LSB( pOtherConfigDscr ) ;
256 break ;
case GD STRING : // S t r i n g
i f ( d s c r p t r = ( void ∗) EZUSB GetStringDscr (SETUPDAT[ 2 ] ) )
{
SUDPTRH = MSB( d s c r p t r ) ;
261 SUDPTRL = LSB( d s c r p t r ) ;
}
else
EZUSB STALL EP0 ( ) ; // S t a l l End Point 0
break ;
266 default : // I n v a l i d r e q u e s t
EZUSB STALL EP0 ( ) ; // S t a l l End Point 0
}
break ;
case SC GET INTERFACE : // ∗∗∗ Get I n t e r f a c e
271 DR GetInterface ( ) ;
break ;
case SC SET INTERFACE : // ∗∗∗ Set I n t e r f a c e
D R S e t I n t e r f a c e ( ) ;
break ;
276 case SC SET CONFIGURATION : // ∗∗∗ Set C o n f i g u r a t i o n
DR SetConfiguration ( ) ;
break ;
case SC GET CONFIGURATION: // ∗∗∗ Get C o n f i g u r a t i o n
DR GetConfiguration ( ) ;
281 break ;
case SC GET STATUS : // ∗∗∗ Get S t a t u s
i f ( DR GetStatus ( ) )
switch (SETUPDAT[ 0 ] )
{
286 case GS DEVICE : // Device
EP0BUF [ 0 ] = ( (BYTE)Rwuen

E.1. Firmware
i f (SETUPDAT[ 2 ] == 0)
{
321 ∗(BYTE xdata ∗) epcs (SETUPDAT[ 4 ] ) &= ˜bmEPSTALL;
EZUSB RESET DATA TOGGLE( SETUPDAT[ 4 ] ) ;
}
else
EZUSB STALL EP0 ( ) ; // S t a l l End Point 0
326 break ;
}
break ;
case SC SET FEATURE : // ∗∗∗ Set Feature
i f ( DR SetFeature ( ) )
331 switch (SETUPDAT[ 0 ] )
{
case FT DEVICE : // Device
i f (SETUPDAT[ 2 ] == 1)
Rwuen = TRUE; // Enable Remote Wakeup
336 else i f (SETUPDAT[ 2 ] == 2)
// Set Feature Test Mode . The core h andles t h i s r e q u e s t .
However , i t i s
// n e c e s s a r y f o r t h e firmware to complete t h e handshake phase o f
t h e
// c o n t r o l t r a n s f e r b e f o r e t h e c hip w i l l e n t e r t e s t mode . I t i s
a l s o
// n e c e s s a r y f o r FX2 to be p h y s i c a l l y d i s c o n n e c t e d (D+ and D−)
341 // from t h e h o s t b e f o r e i t w i l l e n t e r t e s t mode .
break ;
else
EZUSB STALL EP0 ( ) ; // S t a l l End Point 0
break ;
346 case FT ENDPOINT: // End Point
∗(BYTE xdata ∗) epcs (SETUPDAT[ 4 ] ) |= bmEPSTALL;
break ;
}
break ;
351 default : // ∗∗∗ I n v a l i d Command
i f (DR VendorCmnd ( ) )
EZUSB STALL EP0 ( ) ; // S t a l l End Point 0
}
356 // Acknowledge handshake phase o f d e v i c e r e q u e s t
EP0CS |= bmHSNAK;
}
// Wake−up i n t e r r u p t handler
361 void r e s u m e i s r ( void ) i n t e r r u p t WKUP VECT
{
EZUSB CLEAR RSMIRQ( ) ;
}
E.1.2. Firmware
1 #pragma NOIV // Do not g e n e r a t e i n t e r r u p t v e c t o r s
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
6 ∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
11 ∗
∗
Project Report 63

E. Quellcode
∗ Author : Matthias Zurbrügg
∗ Date o f c r e a t i o n : 22.11.2006
∗ D e s c r i p t i o n :
16 ∗ Source code o f Cypress EZ−USB FX2 Firmware
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ” fx2 . h”
21 #include ” f x 2 r e g s . h”
#include ” f x 2 s d l y . h” // SYNCDELAY macro , see S e c t i o n 15.14 o f FX2 Tech .
// Ref . Manual f o r usage d e t a i l s .
#include ” g p i f r d w r f u n c . h”
#include ” s p i f l a s h r d w r f u n c . h”
26 #include ” f p g a c f g f u n c . h”
#include ” eeprom rd wr func . h”
// firmware v e r s i o n (max t h r e e d i g i t s )
#define f w v e r d i g i t 0 ’ 1 ’
31 #define f w v e r d i g i t 1 ’ . ’
#define f w v e r d i g i t 2 ’ 0 ’
#define f w v e r d i g i t 3 ’ 1 ’
// Cypres b i t masks
36 #define bmEP0BSY 0 x01
#define bmEP1OUTBSY 0 x02
#define bmEP1INBSY 0 x04
// Defines f o r EEPROM communications
41 #define w r i t e n o k 1
#define w r i t e o k 0
#define read nok 1
#define read ok 0
#define i n i t 0
46 #define i d l e 3
// Cypres v a r i a b l e s
extern BOOL GotSUD ; // Received s e t u p data f l a g
extern BOOL S l e e p ;
51 extern BOOL Rwuen ;
extern BOOL S e l f p w r ;
BYTE C o n f i g u r a t i o n ; // Current c o n f i g u r a t i o n
BYTE A l t e r n a t e S e t t i n g ; // A l t e r n a t e s e t t i n g s
56
// V a r i a b l e s f o r GPIF communications
BOOL i n e n a b l e = FALSE ; // f l a g to e n a b l e IN t r a n s f e r s
BOOL f i f o r d e n a b l e = FALSE; // f l a g to e n a b l e GPIF FIFO READ Transaction
BOOL f i f o r d i n t = FALSE; // GPIF FIFO READ Transaction i n t e r r u p t f l a g
61 BOOL enum high speed = FALSE; // f l a g to l e t firmware know FX2 enumerated at
h i g h speed
// V a r i a b l e s f o r EEPROM coummunications
BOOL eeprom write mode = FALSE; // s e t eeprome write mode to f a l s e
BOOL s t a r t t r a n s a c t i o n = 1 ;
BOOL eeprom read mode = FALSE;
66 BYTE e e p r o m r e a d s t a t e = i d l e ; // s e t eeprom read s t a t e on i d l e
WORD eeprom adress = 0 ;
WORD r e a d c o u n t = 0 ; // v a l u e o f number o f b y t e s to read
// V a r i a b l e s f o r FPGA c o n f i g u r a t i o n
BOOL fpga cfg m ode = FALSE; // FPGA c o n f i g u r a t i o n mode v a r i a b l e
71 BOOL done ack = FALSE ; // v a r i a b l e to g i v e vendor r e q u e s t DONE
acknoledgement
// V a r i a b l e s f o r SPI Flash communications
BOOL s p i f l a s h w r i t e m o d e = FALSE;
BOOL s p i f l a s h r e a d m o d e = FALSE;
BOOL f l a s h r d e n ;
76 BOOL new cfg = 1 ;
64 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
unsigned long s p i f l a s h a d r e s s =0;
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Task Dispatcher hooks
81 // The f o l l o w i n g hooks are c a l l e d by t h e t a s k d i s p a t c h e r .
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
void G p i f I n i t ( void ) ; // f u n c t i o n p r o t o t y p e from g p i f . c
void TD Init ( void ) // C a l l e d once at s t a r t u p
86 {
// s e t t h e CPU c l o c k to 48MHz
CPUCS = ( (CPUCS & ˜bmCLKSPD) | bmCLKSPD1) ;
SYNCDELAY;
91 EP1OUTCFG = 0xA0 ; // always OUT, v a l i d , b u l k
EP1INCFG = 0xA0 ; // always IN , v a l i d , b u l k
SYNCDELAY;
EP2CFG = 0xA2 ; // EP2OUT, bulk , s i z e 512 , 2x b u f f e r e d
SYNCDELAY;
96 EP4CFG = 0xE0 ; // EP4IN , bulk , s i z e 512 , 2x b u f f e r e d
SYNCDELAY;
EP6CFG = 0xA2 ; // EP6OUT, bulk , s i z e 512 , 2x b u f f e r e d
SYNCDELAY;
EP8CFG = 0xE0 ; // EP8IN , bulk , s i z e 512 , 2x b u f f e r e d
101 SYNCDELAY;
// out e n d p o i n t s do not come up armed
// s i n c e t h e d e f a u l t s are d o u b l e b u f f e r e d we must w r i t e dummy b y t e counts t w i c e
SYNCDELAY;
106 EP2BCL = 0 x80 ; // arm EP2OUT by w r i t i n g b y t e count w/ s k i p .
SYNCDELAY;
EP2BCL = 0 x80 ;
SYNCDELAY;
111 FIFORESET = 0 x80 ; // s e t NAKALL b i t to NAK a l l t r a n s f e r s from h o s t
/∗SYNCDELAY;
FIFORESET = 0 x02 ; // r e s e t EP2 FIFO
SYNCDELAY;
FIFORESET = 0 x04 ; // r e s e t EP4 FIFO
116 SYNCDELAY; ∗/
FIFORESET = 0 x06 ; // r e s e t EP6 FIFO
SYNCDELAY;
FIFORESET = 0 x08 ; // r e s e t EP8 FIFO
SYNCDELAY;
121 FIFORESET = 0 x00 ; // c l e a r NAKALL b i t to resume normal o p e r a t i o n
SYNCDELAY;
EP6FIFOCFG = 0 x00 ; // a l l o w core to see zero to one t r a n s i t i o n o f auto out b i t
SYNCDELAY;
126 EP6FIFOCFG = 0 x10 ; // auto out mode , d i s a b l e PKTEND zero l e n g t h send , b y t e ops
SYNCDELAY;
EP8FIFOCFG = 0 x08 ; // auto in mode , d i s a b l e PKTEND zero l e n g t h send , b y t e ops
SYNCDELAY;
EP1OUTBC = 0 x00 ; // arm EP1OUT by w r i t i n g any v a l u e to EP1OUTBC r e g i s t e r
131
s p i f l a s h i n i t ( ) ; // i n i t i a l i z e Port A [ 0 : 3 ] ( f u n c t i o n in s p i f l a s h r d w r f u n c . c )
f p g a c f g i n i t ( ) ; // i n i t i a l i z e Port A [ 4 : 7 ] , Port B and CTL0 f o r FPGA
c o n f i g u r a t i o n ( f u n c t i o n in f p g a c f g f u n c . c )
b o o t l o a d c f g ( ) ; // s t a r t l o a d i n g FPGA c o n f i g u r a t i o n from SPI Flash in FPGA
( f u n c t i o n in s p i f l a s h r d w r f u n c . c )
136 G p i f I n i t ( ) ; // i n i t i a l i z e GPIF r e g i s t e r s ( f u n c t i o n in g p i f . c )
EZUSB InitI2C ( ) ;
//PORTACFG = bmINT0 ; // PA0 t a k e s on INT0/ a l t e r n a t e f u n c t i o n
Project Report 65

E. Quellcode
141 //OEA |= 0x0C ; // i n i t i a l i z e PA3 and PA2 p o r t i /o p i n s as o u t p u t s
//PORTECFG = 0x07 ;
}
void TD Poll ( void ) // c a l l e d r e p e a t e d l y w h i l e t h e d e v i c e i s i d l e
146 {
i f ( ! ( EP2468STAT & bmEP2EMPTY ) ) // i f t h e r e ’ s a p a c k e t in t h e p e r i p h e r a l
domain f o r EP2
{
i f ( fpga cfg m ode == TRUE) // vendor command 0xC1 f o r FPGA c o n f i g u r a t i o n
mode
{
151 f p g a c f g i n i t ( ) ; // i n i t a l i z e i /o l i n e s f o r FPGA c o n f i g u r a t i o n mode
( f u n c t i o n in f p g a c f g f u n c . c )
f p g a c f g ( ) ; // c a l l FPGA c o n f i g u r a t i o n prozedure ( f u n c t i o n in
f p g a c f g f u n c . c )
}
i f ( eeprom write mode == TRUE) // vendor command 0xC2 l o ad firmware in EEPROM
156 {
eeprom wr ( ) ; // c a l l EEPROM w r i t e
}
i f ( s p i f l a s h w r i t e m o d e == TRUE) // vendor command 0xC4 l o ad FPGA
c o n f i g u r a t i o n in SPI Flash , v a l u e in EP0 i s c o n f i g u r a t i o n p a r t (0 or 1)
−−−−>> to do
161 {
s p i f l a s h w r ( ) ; // c a l l SPI Flash w r i t e
}
}
166 i f ( eeprom read mode == TRUE) // vendor command 0xC3 read firmware from
EEPROM, v a l u e in EP0 i s number o f b y t e s to read
{
eeprom rd ( r e a d c o u n t ) ; // c a l l EEPROM read
}
171 i f ( s p i f l a s h r e a d m o d e == TRUE) // vendor command 0xC5 read FPGA
c o n f i g u r a t i o n from SPI Flash , v a l u e in EP0 i s number o f b y t e s to read
{
s p i f l a s h r d ( ) ; // c a l l SPI Flash read
}
176 i f ( ! ( EP2468STAT & bmEP6EMPTY ) ) // i f t h e r e ’ s a p a c k e t in t h e p e r i p h e r a l
domain f o r EP6
{
gpif wr waveform ( ) ; // c a l l f u n c t i o n to s t a r t a GPIF FIFO WRITE
Transaction ( f u n c t i o n in g p i f r d w r f u n c . c )
i n e n a b l e = TRUE;
}
181 i f ( i n e n a b l e ) { // s t a r t communication
g p i f r d w a v e f o r m ( ) ; // c a l l f u n c t i o n to s t a r t a GPIF FIFO READ
Transaction ( f u n c t i o n in g p i f r d w r f u n c . c )
}
186 i f ( ! ( EP01STAT & bmEP1OUTBSY) )
{
// handle OUTs to EP1OUT
}
191 i f ( ! ( EP01STAT & bmEP1INBSY) )
{
// handle INs to EP1IN
}
}
66 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
196
201
206
211
216
BOOL TD Suspend ( void ) // C a l l e d b e f o r e t h e d e v i c e goes i n t o suspend mode
{
return (TRUE) ;
}
BOOL TD Resume ( void ) // C a l l e d a f t e r t h e d e v i c e resumes
{
return (TRUE) ;
}
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Device Request hooks
// The f o l l o w i n g hooks are c a l l e d by t h e end p o i n t 0 d e v i c e r e q u e s t p a r s e r .
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
BOOL DR GetDescriptor ( void )
{
return (TRUE) ;
}
BOOL DR SetConfiguration ( void ) // C a l l e d when a Set C o n f i g u r a t i o n command i s
r e c e i v e d
{
i f ( EZUSB HIGHSPEED( ) )
221 { // FX2 enumerated at h i g h speed
SYNCDELAY;
EP6AUTOINLENH = 0 x02 ; // s e t AUTOIN commit l e n g t h to 512 b y t e s
SYNCDELAY;
EP6AUTOINLENL = 0 x00 ;
226 SYNCDELAY;
enum high speed = TRUE;
}
else
{ // FX2 enumerated at f u l l speed
231 SYNCDELAY;
EP6AUTOINLENH = 0 x00 ; // s e t AUTOIN commit l e n g t h to 64 b y t e s
SYNCDELAY;
EP6AUTOINLENL = 0 x40 ;
SYNCDELAY;
236 enum high speed = FALSE;
}
241 }
C o n f i g u r a t i o n = SETUPDAT [ 2 ] ;
return (TRUE) ; // Handled by user code
BOOL DR GetConfiguration ( void ) // C a l l e d when a Get C o n f i g u r a t i o n command i s
r e c e i v e d
{
EP0BUF [ 0 ] = C o n f i g u r a t i o n ;
246 EP0BCH = 0 ;
EP0BCL = 1 ;
return (TRUE) ; // Handled by user code
}
251 BOOL D R S e t I n t e r f a c e ( void ) // C a l l e d when a Set I n t e r f a c e command i s r e c e i v e d
{
A l t e r n a t e S e t t i n g = SETUPDAT [ 2 ] ;
return (TRUE) ; // Handled by user code
}
256
BOOL DR GetInterface ( void ) // C a l l e d when a Get I n t e r f a c e command i s r e c e i v e d
{
EP0BUF [ 0 ] = A l t e r n a t e S e t t i n g ;
Project Report 67

E. Quellcode
EP0BCH = 0 ;
261 EP0BCL = 1 ;
return (TRUE) ; // Handled by user code
}
BOOL DR GetStatus ( void )
266 {
return (TRUE) ;
}
BOOL DR ClearFeature ( void )
271 {
return (TRUE) ;
}
BOOL DR SetFeature ( void )
276 {
return (TRUE) ;
}
#define FPGA CFG 0xC1 // vendor r e q u e s t f o r FPGA c o n f i g u r a t i o n mode
281 #define EEPROM WRITE 0xC2 // vendor r e q u e s t l o a d firmware in EEPROM
#define EEPROM READ 0xC3 // vendor r e q u e s t read firmware from EEPROM, v a l u e in
EP0 i s number o f b y t e s to read
#define FLASH WRITE 0xC4 // vendor r e q u e s t l o a d FPGA c o n f i g u r a t i o n in SPI Flash ,
v a l u e in EP0 i s c o n f i g u r a t i o n p a r t (0 or 1) −−−−>> to do
#define FLASH READ 0xC5 // vendor r e q u e s t read FPGA c o n f i g u r a t i o n from SPI
Flash
#define DOWNLOADOK 0xC6 // vendor r e q u e s t f o r complete data t r a n s f e r
286 //#d e f i n e GPIF READ 0xC9 // e n a b l e IN t r a n s f e r s f o r GPIF communication
#define FW VERSION 0xB1 // g e t firmware v e r s i o n
#define DONE REQ 0xB2 // g e t DONE b i t from FPGA
BOOL DR VendorCmnd( void )
291 {
switch (SETUPDAT[ 1 ] )
{
case FPGA CFG:
{
296 fpga cfg m ode = TRUE; // s e t FPGA c o n f i g u r a t i o n mode
∗EP0BUF = FPGA CFG; // l o o p b a c k from vendor command
EP0BCH = 0 ;
EP0BCL = 1 ; // Arm endpoint with # b y t e s to t r a n s f e r
EP0CS |= bmHSNAK; // Acknowledge handshake phase o f d e v i c e r e q u e s t
301 break ;
}
case EEPROM WRITE:
{
eeprom write mode = TRUE; // s e t EEPROME w r i t e mode
306 ∗EP0BUF = EEPROM WRITE; // l o o p b a c k from vendor command
EP0BCH = 0 ;
EP0BCL = 1 ; // Arm endpoint with # b y t e s to t r a n s f e r
EP0CS |= bmHSNAK; // Acknowledge handshake phase o f d e v i c e r e q u e s t
break ;
311 }
case EEPROM READ:
{
e e p r o m r e a d s t a t e = i n i t ; // s e t i n i t i a t i o n s t a t e
EP0BCL = 0 ; // re−arm EP0
316 while (EP01STAT & bmEP0BSY) ; // wait u n t i l EP0 i s a v a i l a b l e to be
a c c e s s e d by CPU
r e a d c o u n t = EP0BUF [ 0 ] ; // read high b y t e number o f b y t e s to read
r e a d c o u n t = ( r e a d c o u n t

E.1. Firmware
EP0CS |= bmHSNAK; ∗/ // Acknowledge handshake phase o f d e v i c e
r e q u e s t
321 break ;
}
case FLASH WRITE:
{
s p i f l a s h w r i t e m o d e = TRUE; // s e t EEPROME w r i t e mode
326 ∗EP0BUF = EEPROM READ; // l o o p b a c k from vendor command
EP0BCH = 0 ;
EP0BCL = 1 ; // Arm endpoint with # b y t e s to t r a n s f e r
EP0CS |= bmHSNAK; // Acknowledge handshake phase o f d e v i c e r e q u e s t
break ;
331 }
case FLASH READ:
{
s p i f l a s h r e a d m o d e = TRUE; // s e t EEPROME w r i t e mode
∗EP0BUF = EEPROM READ; // l o o p b a c k from vendor command
336 EP0BCH = 0 ;
EP0BCL = 1 ; // Arm endpoint with # b y t e s to t r a n s f e r
EP0CS |= bmHSNAK; // Acknowledge handshake phase o f d e v i c e r e q u e s t
break ;
}
341 case DOWNLOADOK:
{
// SPI Flash d e f a u l t c o n f i g
new cfg = 1 ;
s p i f l a s h a d r e s s = 0 ;
346 // EEPROM d e f a u l t c o n f i g
eeprom adress = 0 ; // c l e a r a d r e s s v a l u e
eeprom write mode = FALSE;
∗EP0BUF = DOWNLOADOK; // l o o p b a c k from vendor command
351 EP0BCH = 0 ;
EP0BCL = 1 ; // Arm endpoint with # b y t e s to t r a n s f e r
EP0CS |= bmHSNAK; // Acknowledge handshake phase o f d e v i c e r e q u e s t
break ;
}
356 case FW VERSION:
{
EP0BUF [ 0 ] = f w v e r d i g i t 0 ; // l o o p b a c k from vendor command
EP0BUF [ 1 ] = f w v e r d i g i t 1 ;
EP0BUF [ 2 ] = f w v e r d i g i t 2 ;
361 EP0BUF [ 3 ] = f w v e r d i g i t 3 ;
EP0BCH = 0 ;
EP0BCL = 4 ; // Arm endpoint with # b y t e s to t r a n s f e r
EP0CS |= bmHSNAK; // Acknowledge handshake phase o f d e v i c e r e q u e s t
break ;
366 }
case DONE REQ:
{
i f ( done ack == TRUE)
{
371 done ack = FALSE ;
∗EP0BUF = DONE REQ;
} else
{
∗EP0BUF = 0 ;
376 }
EP0BCH = 0 ;
EP0BCL = 1 ;
EP0CS |= bmHSNAK;
break ;
381 }
default :
return (TRUE) ;
}
Project Report 69

E. Quellcode
386 return (FALSE) ;
}
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// USB I n t e r r u p t Handlers
391 // The f o l l o w i n g f u n c t i o n s are c a l l e d by t h e USB i n t e r r u p t jump t a b l e .
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// Setup Data A v a i l a b l e I n t e r r u p t Handler
void ISR Sudav ( void ) i n t e r r u p t 0
396 {
GotSUD = TRUE; // Set f l a g
EZUSB IRQ CLEAR( ) ;
USBIRQ = bmSUDAV; // Clear SUDAV IRQ
}
401
// Setup Token I n t e r r u p t Handler
void ISR Sutok ( void ) i n t e r r u p t 0
{
EZUSB IRQ CLEAR( ) ;
406 USBIRQ = bmSUTOK; // Clear SUTOK IRQ
}
void ISR Sof ( void ) i n t e r r u p t 0
{
411 EZUSB IRQ CLEAR( ) ;
USBIRQ = bmSOF; // Clear SOF IRQ
}
void ISR Ures ( void ) i n t e r r u p t 0
416 {
// whenever we g e t a USB r e s e t , we s h o u l d r e v e r t to f u l l speed mode
pConfigDscr = pFullSpeedConfigDscr ;
( (CONFIGDSCR xdata ∗) pConfigDscr )−>type = CONFIG DSCR;
pOtherConfigDscr = pHighSpeedConfigDscr ;
421 ( (CONFIGDSCR xdata ∗) pOtherConfigDscr )−>type = OTHERSPEED DSCR;
EZUSB IRQ CLEAR( ) ;
USBIRQ = bmURES; // Clear URES IRQ
}
426
void ISR Susp ( void ) i n t e r r u p t 0
{
S l e e p = TRUE;
EZUSB IRQ CLEAR( ) ;
431 USBIRQ = bmSUSP;
}
void ISR Highspeed ( void ) i n t e r r u p t 0
{
436 i f (EZUSB HIGHSPEED( ) )
{
pConfigDscr = pHighSpeedConfigDscr ;
( (CONFIGDSCR xdata ∗) pConfigDscr )−>type = CONFIG DSCR;
pOtherConfigDscr = pFullSpeedConfigDscr ;
441 ( (CONFIGDSCR xdata ∗) pOtherConfigDscr )−>type = OTHERSPEED DSCR;
}
EZUSB IRQ CLEAR( ) ;
USBIRQ = bmHSGRANT;
446 }
void ISR Ep0ack ( void ) i n t e r r u p t 0
{
}
void ISR Stub ( void ) i n t e r r u p t 0
70 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
451 {
}
void ISR Ep0in ( void ) i n t e r r u p t 0
{
}
456 void ISR Ep0out ( void ) i n t e r r u p t 0
{
}
void ISR Ep1in ( void ) i n t e r r u p t 0
{
461 }
void ISR Ep1out ( void ) i n t e r r u p t 0
{
}
void ISR Ep2inout ( void ) i n t e r r u p t 0
466 {
}
void ISR Ep4inout ( void ) i n t e r r u p t 0
{
}
471 void ISR Ep6inout ( void ) i n t e r r u p t 0
{
}
void ISR Ep8inout ( void ) i n t e r r u p t 0
{
476 }
void ISR Ibn ( void ) i n t e r r u p t 0
{
}
void ISR Ep0pingnak ( void ) i n t e r r u p t 0
481 {
}
void ISR Ep1pingnak ( void ) i n t e r r u p t 0
{
}
486 void ISR Ep2pingnak ( void ) i n t e r r u p t 0
{
}
void ISR Ep4pingnak ( void ) i n t e r r u p t 0
{
491 }
void ISR Ep6pingnak ( void ) i n t e r r u p t 0
{
}
void ISR Ep8pingnak ( void ) i n t e r r u p t 0
496 {
}
void I S R E r r o r l i m i t ( void ) i n t e r r u p t 0
{
}
501 void ISR Ep2piderror ( void ) i n t e r r u p t 0
{
}
void ISR Ep4piderror ( void ) i n t e r r u p t 0
{
506 }
void ISR Ep6piderror ( void ) i n t e r r u p t 0
{
}
void ISR Ep8piderror ( void ) i n t e r r u p t 0
511 {
}
void ISR Ep2pflag ( void ) i n t e r r u p t 0
{
}
516 void ISR Ep4pflag ( void ) i n t e r r u p t 0
Project Report 71

E. Quellcode
{
}
void ISR Ep6pflag ( void ) i n t e r r u p t 0
{
521 }
void ISR Ep8pflag ( void ) i n t e r r u p t 0
{
}
void ISR Ep2eflag ( void ) i n t e r r u p t 0
526 {
}
void ISR Ep4eflag ( void ) i n t e r r u p t 0
{
}
531 void ISR Ep6eflag ( void ) i n t e r r u p t 0
{
}
void ISR Ep8eflag ( void ) i n t e r r u p t 0
{
536 }
void I S R E p 2 f f l a g ( void ) i n t e r r u p t 0
{
}
void I S R E p 4 f f l a g ( void ) i n t e r r u p t 0
541 {
}
void I S R E p 6 f f l a g ( void ) i n t e r r u p t 0
{
}
546 void I S R E p 8 f f l a g ( void ) i n t e r r u p t 0
{
}
void ISR GpifComplete ( void ) i n t e r r u p t 0
{
551 }
void ISR GpifWaveform ( void ) i n t e r r u p t 0
{
}
E.1.3. FPGA Konfiguration
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
5 ∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
10 ∗
∗
∗ Author : Matthias Zurbrügg
∗ Date o f c r e a t i o n : 31.10.2006
∗ D e s c r i p t i o n :
15 ∗ Source code FPGA c o n f i g u r a t i o n from Host over USB
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ” fx2 . h”
20 #include ” f x 2 r e g s . h”
#include ” f x 2 s d l y . h” // SYNCDELAY macro
72 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
#define f i l e s i z e 130952 // f i l e s i z e f o r XC3S200 ( important : you must a d j u s t t h i s
s i z e f o r o t h e r d e v i c e s )
#define DONE 0 x41 // vendor r e q u e s t t h a t DONE b i t i s s e t
25
extern BOOL fpga cfg m ode ; // e x t e r n a l v a r i a b l e f o r r e s e t FPGA c o n f i g u r a t i o n mode
extern BOOL done ack ; // e x t e r n a l v a r i a b l e f o r send vendor r e q u e s t DONE
acknoledgement
extern BYTE timer ; // timer v a l u e from timeout timer
30 void G p i f I n i t ( void ) ; // f u n c t i o n p r o t o t y p e from g p i f . c
BOOL busy ; // busy f l a g
unsigned long counter = 0 ; // b y t e counter
35 void f p g a c f g i n i t ( void )
{
IFCONFIG = 0xC0 ;
// IFCLKSRC=1 , FIFOs e x e c u t e s on i n t e r n a l c l k source
// xMHz=1 , 48MHz i n t e r n a l c l k r a t e
40 // IFCLKOE=0 , Don ’ t d r i v e IFCLK pin s i g n a l at 48MHz
// IFCLKPOL=0 , Don ’ t i n v e r t IFCLK pin s i g n a l from i n t e r n a l c l k
// ASYNC=0 , s l a v e FIFOs o p e r a t e synchronously
// GSTATE=0 , d i s a b l e GPIF s t a t e s out on PORTE[ 2 : 0 ]
// IFCFG[ 1 : 0 ] = 0 0 , FX2 in p o r t s mode
45 GPIFABORT = 0xFF ; // a b o r t any waveforms pending
GPIFCTLCFG = 0 ; // TRICTL = 0 , CTL 0 . . 2 as CMOS, Not T r i s t a t a b l e
SYNCDELAY;
OEB = 0xFF ; // Port B a l l p i n s as output
IOB = 0 ; // Set i n i t a l i s a t i o n f o r Port B
50 OEA &= 0xEF ; // Port A b i t 4 as i n p u t f o r I n i t B
OEA |= 0 x20 ; // Port A b i t 5 as output f o r Prog B
PA5 = 1 ; // Set i n i t a l i s a t i o n f o r Prog B
OEA &= 0x7F ; // Port A b i t 7 as i n p u t f o r Done
}
55
void f p g a c f g ( void )
{
WORD count , i ;
60 GPIFIDLECTL &= 0xF9 ; // b r i n g CS B , RDWR B low
PA5 = 0 ; // b r i n g Prog B low b r i n g s t h e d e v i c e in t h e i n i t a l i s a t i o n mode
// and h o l d i t t h e r e
PA5 = 1 ; // b r i n g Prog B b i t h i g h
65
while (PA4 == 0) // i f I n i t B goes h i g h t h e d e v i c e i s in t h e c o n f i g u r a t i o n
l o a d mode
{
;
}
70 TR0 = 1 ; // e n a b l e Timer 0 f o r Timeout
while ( counter < f i l e s i z e )
{
i f ( timer == 61) // 61 timer o v e r f l o w s accord ca . 1 second
{
75 break ; // t h e timeout a b o r t t h e r o u t i n e
}
i f ( ! ( EP2468STAT & bmEP2EMPTY) ) // check EP2 EMPTY( busy ) b i t in EP2468STAT (SFR) ,
core s e t ’ s t h i s b i t when FIFO i s empty
{
// a u t o p o i n t e r source a d r e s s from EP2OUT
80 AUTOPTRH1 = MSB( &EP2FIFOBUF ) ;
AUTOPTRL1 = LSB( &EP2FIFOBUF ) ;
count = (EP2BCH

E. Quellcode
85
{
for ( i = 0 x0000 ; i < count ; i++ )
IOB = EXTAUTODAT1; // d r i v e Port B with data from EP2 FIFO
90 GPIFIDLECTL &= 0xFE ; // b r i n g CCLK low
GPIFIDLECTL |= 0 x01 ; // b r i n g CCLK h i g h
// check f o r busy
do {
95 busy = ( (GPIFREADYSTAT & 0 x02 ) >> 1) ; // read busy b i t
i f ( busy == 1) // i f FPGA busy , t o g g l e CCLK
{
GPIFIDLECTL &= 0xFE ; // b r i n g CCLK low
GPIFIDLECTL |= 0 x01 ; // b r i n g CCLK h i g h
100 }
i f ( timer >= 61) // 61 timer o v e r f l o w s accord ca . 1 second
{
TR0 = 0 ;
break ; // t h e timeout a b o r t t h e r o u t i n e
105 }
} while ( busy == 1) ; // l oop w h i l e busy i s t r u e
}
timer = 0 ; // r e s e t timer v a l u e
SYNCDELAY;
110 EP2BCL = 0 x80 ; // rearm EP2OUT
SYNCDELAY;
}
}
GPIFIDLECTL |= 0 x06 ; // b r i n g CS B , RDWR B h i g h
115
for ( i =0; i

E.1. Firmware
15 ∗ Source code o f EEPROM read / w r i t e f u n c t i o n s
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ” fx2 . h”
20 #include ” f x 2 r e g s . h”
#include ” f x 2 s d l y . h” // SYNCDELAY macro
#define w r i t e n o k 1 // d e f i n i t i o n f o r w r i t e s t a t e
#define w r i t e o k 0 // d e f i n i t i o n f o r w r i t e s t a t e
25 #define i n i t 0 // d e f i n i t i o n f o r read s t a t e
#define read 1 // d e f i n i t i o n f o r read s t a t e
#define ep4in arm 2 // d e f i n i t i o n f o r read s t a t e
#define i d l e 3 // d e f i n i t i o n f o r read s t a t e
#define c o n t r o l b y t e 0xA2 // EEPROM and d e v i c e a d r e s s
30
// e x t e r n BOOL eeprom write mode ;
extern BOOL s t a r t t r a n s a c t i o n ; // f o r s t a r t w r i t e t r a n s a c t i o n with vendor r e q u e s t
EEPROM WRITE
extern BYTE e e p r o m r e a d s t a t e ; // f o r s t a r t read t r a n s a c t i o n with vendor r e q u e s t
EEPROM READ
extern WORD eeprom address ; // f o r r e s e t t h e s t a r t a d r e s s o f EEPROM with vendro
r e q u e s t DOWNLOADOK
35
BOOL w r i t e s t a t e = 1 ; // s e t t h e w r i t e s t a t e on not ok
BYTE loop ;
BYTE c o n t r o l = ( c o n t r o l b y t e >> 1) ; // one l e f t s h i f t because t h e t h e c y p r e s s i 2 c
f u n c t i o n ( show i 2 c . c )
BYTE xdata b u f f e r [ 6 6 ] ; // temporary s t o r e array
40 BYTE l e n g t h ; // l e n g t h o f temporary s t o r e array ( f o r EEPROM w r i t e f u n c t i o n
from Cypress )
WORD bytecount = 0 ; // b y t e counter f o r read f u n c t i o n
void eeprom wr ( void )
45 {
WORD count , i ;
i f ( s t a r t t r a n s a c t i o n == 1) // i f a new firmware download i s s t a r t e d
{
50 b u f f e r [ 0 ] = 0 x00 ; // f i r s t two b y t e s in b u f f e r are always high and low b y t e
a d r e s s from EEPROM memory
b u f f e r [ 1 ] = 0 x00 ;
s t a r t t r a n s a c t i o n = 0 ;
}
55 while ( ! ( EP2468STAT & bmEP2EMPTY) ) // check EP2 EMPTY( busy ) b i t in EP2468STAT (SFR) ,
core s e t ’ s t h i s b i t when FIFO i s empty
{
// Autopointer source a d r e s s
AUTOPTRH1 = MSB( &EP2FIFOBUF ) ;
AUTOPTRL1 = LSB( &EP2FIFOBUF ) ;
60
count = (EP2BCH 64) {
70 loop = 6 4 ; // t h e page w r i t e o f EEPROM may not be l o n g e r than 64
b y t e s
count −= 6 4 ; // t h e t o t a l b y t e s in t h e FIFO minus 64 b y t e s
} else {
Project Report 75

E. Quellcode
loop = count ; // i f t h e end o f t r a n s a c t i o n t h e b y t e s in t h e FIFO
counter i s > 8 ; // w r i t e h i g h b y t e o f memory
a d r e s s
b u f f e r [ 1 ] = eeprom address & 0xFF ; // w r i t e low b y t e o f memory a d r e s s
}
w r i t e s t a t e = w r i t e n o k ; // rearm w r i t e t r a n s a c t i o n
90 SYNCDELAY;
EP2BCL = 0 x80 ; // re (arm) EP2OUT
SYNCDELAY;
}
}
95
void eeprom rd (WORD r e a d c o u n t ) // read count i s t h e number o f b y t e s to read
t h a t have to send t h e Host with t h e c o r r e s p o n d e t
{ // vendor r e q u e s t
WORD count , i , temp=0;
100 switch ( e e p r o m r e a d s t a t e )
{
case i n i t :
{
b u f f e r [ 0 ] = 0 x00 ; // f i r s t two b y t e s in b u f f e r are always high and low
b y t e a d r e s s from EEPROM memory
105 b u f f e r [ 1 ] = 0 x00 ;
// Autopointer d e s t i n a t i o n a d r e s s
AUTOPTRH2 = MSB( &EP4FIFOBUF ) ;
AUTOPTRL2 = LSB( &EP4FIFOBUF ) ;
110
EZUSB WriteI2C ( c o n t r o l , 0x02 , &b u f f e r [ 0 ] ) ; // s e t w r i t e o p e r a t i o n and w r i t e
t h e a d r e s s word
EZUSB WaitForEEPROMWrite( c o n t r o l ) ; // wait t i l l EEPROM i s ready f o r next
data
count = r e a d c o u n t ; // s e t counter e q u a l number o f b y t e s to read
e e p r o m r e a d s t a t e = read ; // s e t read s t a t e
115 break ;
}
case read :
{
i f ( ! ( EP2468STAT & bmEP4FULL) ) { // check EP4 FULL( busy ) b i t in
EP2468STAT (SFR) , core s e t ’ s t h i s b i t when FIFO i s f u l l
120 // Autopointer source a d r e s s
AUTOPTRH1 = MSB( &b u f f e r [ 0 ] ) ;
AUTOPTRL1 = LSB( &b u f f e r [ 0 ] ) ;
i f ( count > 64) {
125 loop = 6 4 ; // b u f f e r array i s 64 b y t e s because page w r i t e
l i m i t a t i o n o f EEPROM
76 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
count −= 6 4 ; // t h e t o t a l b y t e s in t h e b u f f e r array minus 64
b y t e s
} else {
loop = count ; // i f t h e end o f t r a n s a c t i o n t h e b y t e s in t h e
b u f f e r array are = r e a d c o u n t ) { // i f t h e number o f b y t e s w r i t t e n e q u a l
number o f b y t e s to read
bytecount = 0 ;
140 e e p r o m r e a d s t a t e = ep4in arm ; // s e t EP4 rearm s t a t e
}
}
break ;
}
145 case ep4in arm :
{
SYNCDELAY;
EP4BCH = MSB( r e a d c o u n t ) ;
SYNCDELAY;
150 EP4BCL = LSB( r e a d c o u n t ) ; // arm EP4IN∗/
SYNCDELAY;
e e p r o m r e a d s t a t e = i d l e ; // s e t read s t a t e to i d l e
}
default :
155 break ;
}
}
E.1.5. SPI Flash schreiben und lesen
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
2 ∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
7 ∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
12 ∗ Author : Matthias Zurbrügg
∗ Date o f c r e a t i o n : 30.10.2006
∗ D e s c r i p t i o n :
∗ Source code o f SPI Flash read / w r i t e f u n c t i o n s and t h e
∗ a u t o c o n f i g u r a t i o n f u n c t i o n
17 ∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ” fx2 . h”
#include ” f x 2 r e g s . h”
22 #include ” f x 2 s d l y . h” // SYNCDELAY macro
Project Report 77

E. Quellcode
#include ” s p i . h”
#include ”m25p16 . h”
#include ” i i c e x t c h i p c o m . h”
27 #define w r i t e n o k 1 // d e f i n i t i o n f o r w r i t e s t a t e
#define w r i t e o k 0 // d e f i n i t i o n f o r w r i t e s t a t e
#define f i l e s i z e 130952 // f i l e s i z e f o r XC3S200 ( important : you must
a d j u s t t h i s s i z e f o r o t h e r d e v i c e s )
#define highaddr memory range 0 x01 // 1 stand f o r t h e high address range in t h e SPI
Flash
32 extern BOOL f l a s h r d e n ;
extern BOOL new cfg ; // d e t e c t a new c o n f i g u r a t i o n
extern unsigned long s p i f l a s h a d d r e s s ; // memory a d r e s s from SPI Flash
BOOL w r i t e s t a t u s = 1 ; // s e t w r i t e s t a t e on not ok
37 unsigned int o f f s e t ; // o f f s e t f o r w r i t e t r a n s a c t i o n
// unsigned i n t r e a d s t a t u s ;
void s p i f l a s h i n i t ( void )
{
42 // Set Port A s e t t i n g s f o r SPI Flash communication
OEA |= 0 x01 ; // Port A b i t 0 output f o r SCLK
OEA |= 0 x02 ; // Port A b i t 1 output f o r MOSI
OEA &= 0xFB ; // Port A b i t 2 i n p u t f o r MISO
OEA |= 0 x08 ; // Port A b i t 3 output f o r SPI CS F
47 }
void s p i f l a s h w r ( void )
{
WORD count , i ;
52 i f ( s w i t c h r d ( ) == highaddr memory range )
{
l e d w r (0 x06 ) ;
s p i f l a s h a d d r e s s = 0 x100000 ;
}
57 while ( ! ( EP2468STAT & bmEP2EMPTY) ) // check EP2 EMPTY( busy ) b i t in EP2468STAT (SFR) ,
core s e t ’ s t h i s b i t when FIFO i s empty
{
// Autopointer source a d r e s s
AUTOPTRH1 = MSB( &EP2FIFOBUF ) ;
AUTOPTRL1 = LSB( &EP2FIFOBUF ) ;
62
count = (EP2BCH 256) // i f i n p u t d a t a l o n g e r than 257 Bytes
{
o f f s e t = count − 2 5 4 ; // we must c a l c u l a t e t h e o f f s e t
// e . g . t h e EP2 FIFO c ontent ( count ) i s 280 b y t e s , t h e o f f s e t
i s 26
// and t h e for −l o op ( writePageProgram ( ) ) r e p e a t 254 times
77 // two b y t e send t h e startPageProgramm ( ) and
lastPageProgramm ( ) f u n c t i o n s
} else
{
o f f s e t = 2 ; // i f i n p u t d a t a s h o r t e r , t h e o f f s e t i s two because we
78 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
// must l o o p t h e writePageProgram ( ) t w i c e fewer than
82 // t h e v a l u e in count
// t w i c e fewer because t h e startPageProgramm ( ) and
lastPageProgramm ( )
// send a l r e a d y one b y t e per f u n c t i o n
}
while ( w r i t e s t a t u s ) // w r i t e s t a t u s i s ok i f t h e FIFO b u f f e r c ontent i s
send
87 {
startPageProgram ( s p i f l a s h a d d r e s s , EXTAUTODAT1) ; // s t a r t t h e communication
with t h e SPI Flash and
// w r i t e t h e f i r s t data b y t e from soucre a d r e s s to
SPI Flash ( f u n c t i o n in m25p16 . c )
for ( i = 0 x0000 ; i < ( count−o f f s e t ) ; i++ ) // countinue t h e page program
sequenz and l o o p EP2OUT data to SPI Flash
92 {
writePageProgram (EXTAUTODAT1) ; // w r i t e data b y t e from soucre a d r e s s to
SPI Flash ( f u n c t i o n in m25p16 . c )
}
lastPageProgram (EXTAUTODAT1) ; // w r i t e t h e l a s t data b y t e and c l o s e t h e
communication with t h e SPI Flash ( f u n c t i o n in m25p16 . c )
97 i f ( count > 256) { // i f t h e EP2 counter l o n g e r than 256 b y t e s than we
have send now t h e maximum page programm
count −= 2 5 6 ; // v a l u e o f 256 Bytes and must s u b t r a c t t h i s number
from t h e EP2 c o n t e n t counter
o f f s e t = 2 ; // and can s e t t h e o f f s e t to two because t h e EP2 FIFO
b u f f e r have now at t h e most once more 256 Bytes
// hence we must l o op t h e writePageProgram ( ) in maximum 254
times
// e . g . t h e EP2 FIFO content ( count ) i s 280 b y t e s then 254
b y t e s was send and 26 b y t e s are l e f t to send
102 // t h u s t h e o f f s e t i s two and t h e for −l o o p
( writePageProgram ( ) ) r e p e a t 24 times
// two b y t e send t h e startPageProgramm ( ) and
lastPageProgramm ( ) f u n c t i o n s
} else
{
w r i t e s t a t u s = w r i t e o k ; // i f EP2 counter s h o r t e r than 257 b y t e s t h e
EP2 c o n t e n t was send
107 }
s p i f l a s h a d d r e s s += 2 5 6 ; // s e t t h e next s t a r t a d r e s s f o r SPI Flase
w r i t e f u n c t i o n startPageProgramm ( )
}
w r i t e s t a t u s = w r i t e n o k ; // r e s e t w r i t e s t a t e f o r next communication
SYNCDELAY;
112 EP2BCL = 0 x80 ; // re (arm) EP2OUT
SYNCDELAY;
}
}
117 void s p i f l a s h r d ( void )
{
WORD i ; // counter f o r read i n s t r u c t i o n
i f ( ! ( EP2468STAT & bmEP4FULL) ) // check EP4 FULL( busy ) b i t in EP2468STAT (SFR) ,
core s e t ’ s t h i s b i t when FIFO i s f u l l
122 {
// a u t o p o i n t e r d e s t i n a t i o n a d r e s s from EP4IN
AUTOPTRH2 = MSB( &EP4FIFOBUF ) ;
AUTOPTRL2 = LSB( &EP4FIFOBUF ) ;
127 EXTAUTODAT2 = startBlockRead ( s p i f l a s h a d d r e s s ) ; // w r i t e data b y t e from SPI
Flash to d e s t i n a t i o n a d r e s s
Project Report 79

E. Quellcode
132 }
for ( i = 0 x0000 ; i < 5 1 0 ; i++ ) // l oop SPI Flash data to EP6IN
{
EXTAUTODAT2 = readBlock ( ) ; // w r i t e data b y t e from SPI Flash to
d e s t i n a t i o n a d r e s s
EXTAUTODAT2 = lastBlockRead ( ) ; // w r i t e data b y t e from SPI Flash to
d e s t i n a t i o n a d r e s s
SYNCDELAY;
EP4BCH = 0 x02 ;
137 SYNCDELAY;
EP4BCL = 0 x00 ;
s p i f l a s h a d d r e s s =0x200 ;
}
f l a s h r d e n = 0 ;
142 }
// arm EP6IN
void b o o t l o a d c f g ( void )
{
BOOL busy ; // v a i a b l e f o r busy check
147 WORD i ; // counter f o r s t a r t u p sequence
unsigned long a d d r e s s = 0 , counter ; // s t a r t a d r e s s f o r read i n s t r u c t i o n , b y t e
counter
// Read t h e s w i t c h to d e t e c t in witch address range t h e c o n f i g u r a t i o n s h o u l d be
w r i t t e n
i f ( s w i t c h r d ( ) == highaddr memory range )
{
152 l e d w r (0 x06 ) ;
a d d r e s s = 0 x100000 ;
}
GPIFIDLECTL &= 0xF9 ; // b r i n g CS B , RDWR B low
157 PA5 = 0 ; // b r i n g Prog B low b r i n g s t h e d e v i c e in t h e i n i t a l i s a t i o n mode
// and h o l d i t t h e r e
PA5 = 1 ; // b r i n g Prog B b i t h i g h
162 while (PA4 == 0) // i f I n i t B goes h i g h t h e d e v i c e i s in t h e c o n f i g u r a t i o n
l o a d mode
{
;
}
167 IOB = startBlockRead ( a d d r e s s ) ; // d r i v e Port B with f i r s t data b y t e
GPIFIDLECTL &= 0xFE ; // b r i n g CCLK low
GPIFIDLECTL |= 0 x01 ; // b r i n g CCLK h i g h
172 for ( counter = 0 ; counter < ( f i l e s i z e −2) ; counter++)
{
IOB = readBlock ( ) ; // d r i v e Port B with data b y t e
GPIFIDLECTL &= 0xFE ; // b r i n g CCLK low
177 GPIFIDLECTL |= 0 x01 ; // b r i n g CCLK h i g h
// check f o r busy
do
{
182 busy = PA7 ; // read busy b i t
i f ( busy == TRUE)
{
GPIFIDLECTL &= 0xFE ; // b r i n g CCLK low
GPIFIDLECTL |= 0 x01 ; // b r i n g CCLK h i g h
187 }
i f (PA7 == TRUE) // i f DONE i s set , a b o r t t h e busy check because a f t e r
{ // c o n f i g u r a t i o n i s complete t h e DONE b i t has a undefined v a l u e
80 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
busy = FALSE ;
}
192 } while ( busy == TRUE) ;
}
IOB = lastBlockRead ( ) ; // d r i v e Port B with l a s t data b y t e
197 GPIFIDLECTL &= 0xFE ; // b r i n g CCLK low
GPIFIDLECTL |= 0 x01 ; // b r i n g CCLK h i g h
GPIFIDLECTL |= 0 x06 ; // b r i n g CS B , RDWR B h i g h
202 for ( i =0; i

E. Quellcode
43 S P I s e l e c t D e v i c e (M25P16) ;
SPIwriteByte (RDSR) ;
i f ( SPIreadByte ( )&&0x01==1){
value=TRUE;
}
48 S P I d e s e l e c t D e v i c e (M25P16) ;
return value ;
}
// read one b y t e at t h e g i v e n a d r e s s
53 byte readByte ( long a d r e s s ) {
byte value ;
S P I s e l e c t D e v i c e (M25P16) ;
SPIwriteByte (READ) ;
sendAdress ( a d r e s s ) ;
58 value = SPIreadByte ( ) ;
S P I d e s e l e c t D e v i c e (M25P16) ;
return value ;
}
63 // s t a r t s a b l o c k read from t h e g i v e n a d r e s s
byte startBlockRead ( long a d r e s s ) {
S P I s e l e c t D e v i c e (M25P16) ;
SPIwriteByte (READ) ;
sendAdress ( a d r e s s ) ;
68 return SPIreadByte ( ) ;
}
// reads t h e next b y t e ( s e q u e n t i a l readout )
byte readBlock ( ) {
73 return SPIreadByte ( ) ;
}
// reads t h e l a s t b y t e from a b l o c k and t e r m i n a t e s t h e b l o c k r e a d
byte lastBlockRead ( ) {
78 byte value ;
value = SPIreadByte ( ) ;
S P I d e s e l e c t D e v i c e (M25P16) ;
return value ;
}
83
// e n a b l e w r i t e a c c e s s
void writeEnable ( ) {
S P I s e l e c t D e v i c e (M25P16) ;
SPIwriteByte (WREN) ;
88 S P I d e s e l e c t D e v i c e (M25P16) ;
}
// e r a s e s t h e s e c t o r in wich t h e g i v e n a d r e s s i s
void s e c t o r E r a s e ( long a d r e s s ) {
93 writeEnable ( ) ;
S P I s e l e c t D e v i c e (M25P16) ;
SPIwriteByte (SE) ;
sendAdress ( a d r e s s ) ;
S P I d e s e l e c t D e v i c e (M25P16) ;
98 while ( isBusy ( ) ) {
}
}
// e r a s e s t h e whole f l a s h
103 void bulkErase ( ) {
writeEnable ( ) ;
S P I s e l e c t D e v i c e (M25P16) ;
SPIwriteByte (BE) ;
S P I d e s e l e c t D e v i c e (M25P16) ;
108 while ( isBusy ( ) ) {
82 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
}
}
// w r i t e s a 256 b y t e l o n g array to t h e a d r e s s e d page
113 void pageProgram ( long adress , byte ∗ c o n t e n t a r r a y ) {
int i =0;
writeEnable ( ) ;
S P I s e l e c t D e v i c e (M25P16) ;
SPIwriteByte (PP) ;
118 sendAdress ( a d r e s s ) ;
for ( i =0; i > 1 6 ;
SPIwriteByte ( sendByte ) ;
sendByte = ( a d r e s s & 0x0000FF00 ) >> 8 ;
153 SPIwriteByte ( sendByte ) ;
sendByte = a d r e s s & 0x000000FF ;
SPIwriteByte ( sendByte ) ;
}
E.1.7. SPI Kommunikation
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
2 ∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
7 ∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
12 ∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 30.10.2006
Project Report 83

E. Quellcode
∗ D e s c r i p t i o n :
∗ Library to a c c e s s SPI Devices
∗
17 ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ” s p i . h”
void S P I s e l e c t D e v i c e ( byte d e v i c e ) {
22 switch ( d e v i c e ) {
case 0 : DEVICE0 = 0 ;
break ;
// case 1 : DEVICE1 = 0 ;
// break ;
27 // case 2 : DEVICE2 = 0 ;
// break ;
default : break ;
}
}
32
void S P I d e s e l e c t D e v i c e ( byte d e v i c e ) {
switch ( d e v i c e ) {
case 0 : DEVICE0 = 1 ;
break ;
37 // case 1 : DEVICE1 = 1 ;
// break ;
// case 2 : DEVICE2 = 1 ;
// break ;
default : break ;
42 }
}
void SPIwriteByte ( byte outputdata ) {
byte i =8;
47
for ( i ; i >0; i −−){
SCLK = 0 ;
i f ( outputdata > 127) {
MOSI = 1 ;
52 }
else {
MOSI = 0 ;
}
SCLK = 1 ;
57 outputdata = outputdata

E.1. Firmware
SCLK = 0 ;
82 return inputdata ;
}
E.1.8. Kommunikation zwischen Host und FPGA
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
5 ∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
10 ∗
∗
∗ Author : Matthias Zurbrügg
∗ Date o f c r e a t i o n : 16.11.2006
∗ D e s c r i p t i o n :
15 ∗ Source code o f read / w r i t e waveforms f u n c t i o n s
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ” fx2 . h”
20 #include ” f x 2 r e g s . h”
#include ” f x 2 s d l y . h”
#define GPIFREAD 4 // read b i t in GPIFTRIG r e g i s t e r
#define GPIF EP6 2 // EP6 b i t in GPIFTRIG r e g i s t e r
25 #define GPIF EP8 3 // EP8 b i t in GPIFTRIG r e g i s t e r
BYTE temp = 0 , i ; // temporary v a r i a b l e s f o r GPIF s t a t e machine break
c o n d i t i o n
s t a t i c WORD FIFOBC IN = 0 x0000 ; // v a r i a b l e t h a t c o n t a i n s EP6FIFOBCH/L v a l u e
s t a t i c WORD xdata Tcount = 0 x01 ; // s e t t r a n s a c t i o n count to one f o r run t h e
read waveform one times
30
void gpif wr waveform ( void )
{
i f ( GPIFTRIG & 0 x80 ) // i f GPIF i n t e r f a c e IDLE
{
35 EP6GPIFFLGSEL = 0 x01 ; // Set GPIF FIFO f l a g i f EP2 i s empty
SYNCDELAY;
GPIFTRIG = GPIF EP6 ; // launch GPIF FIFO WRITE Transaction from
EP6 FIFO
SYNCDELAY;
40 do
{
temp=(IOE&0x07 ) ; // read GPIF debug pins PE[ 0 : 2 ] f o r l o o k i n g t h e
c u r r e n t s t a t e ( show GSTAT in TRM)
i f ( temp==(IOE&0x07 ) ) // i f GPIF in t h e same s t a t e
{
45 for ( i =0; i

E. Quellcode
FIFORESET = 0 x80 ; // s e t NAKALL b i t to NAK a l l t r a n s f e r s from h o s t
SYNCDELAY;
55 FIFORESET = 0 x06 ; // r e s e t EP6 FIFO
SYNCDELAY;
FIFORESET = 0 x00 ; // c l e a r NAKALL b i t to resume normal o p e r a t i o n
SYNCDELAY;
}
60 }
}
} while ( ! ( GPIFTRIG & 0 x80 ) ) ; // wait f o r DONE b i t from waveform
SYNCDELAY;
65 EP6BCL = 0 x00 ;
SYNCDELAY;
EP6BCL = 0 x80 ; // rearm EP2OUT
SYNCDELAY;
}
70 }
void g p i f r d w a v e f o r m ( void )
{
EP8GPIFFLGSEL = 0 x10 ; // s e t GPIF FIFO f l a g to f u l l
75 i f ( GPIFTRIG & 0 x80 ) // i f GPIF i n t e r f a c e IDLE
{
i f ( ! ( EP2468STAT & bmEP8FULL ) ) // check EP8 FULL( busy ) b i t in EP2468STAT
(SFR) , core s e t ’ s t h i s b i t when FIFO i s f u l l
{
GPIFTCB1 = MSB( Tcount ) ; // s e t u p t r a n s a c t i o n count with Tcount
v a l u e
80 SYNCDELAY;
GPIFTCB0 = LSB( Tcount ) ;
SYNCDELAY;
GPIFTRIG = GPIFREAD | GPIF EP8 ; // launch GPIF FIFO READ Transaction to
EP8IN ( p o l l i n g )
85 SYNCDELAY;
do
{
temp=(IOE&0x07 ) ; // read GPIF debug pins PE[ 0 : 2 ] f o r l o o k i n g t h e
c u r r e n t s t a t e ( show GSTAT in TRM)
i f ( temp==(IOE&0x07 ) ) // i f GPIF in t h e same s t a t e
90 {
for ( i =0; i

E.1. Firmware
E.1.9. GPIF Waveform Source Code
// This program c o n f i g u r e s t h e General Programmable I n t e r f a c e (GPIF) f o r FX2.
// Please do not modify s e c t i o n s o f t e x t which are marked as ”DO NOT EDIT . . . ” .
3 //
// DO NOT EDIT . . .
// GPIF I n i t i a l i z a t i o n
// I n t e r f a c e Timing Sync
// I n t e r n a l Ready I n i t IntRdy=1
8 // CTL Out T r i s t a t e −a b l e Binary
// S i n g l e W r i t e WF S e l e c t 3
// SingleRead WF S e l e c t 2
// FifoWrite WF S e l e c t 1
// FifoRead WF S e l e c t 0
13 // Data Bus I d l e Drive T r i s t a t e
// END DO NOT EDIT
// DO NOT EDIT . . .
// GPIF Wave Names
18 // Wave 0 = FIFORd
// Wave 1 = FIFOWr
// Wave 2 = SnglWr2
// Wave 3 = SnglWr1
23 // GPIF C t r l Outputs L e v e l
// CTL 0 = WRU CMOS
// CTL 1 = WRU CMOS
// CTL 2 = RDYU CMOS
// CTL 3 = unused CMOS
28 // CTL 4 = unused CMOS
// CTL 5 = unused CMOS
// GPIF Rdy I n p u t s
// RDY0 = WRX
33 // RDY1 = RDYX
// RDY2 = unused
// RDY3 = unused
// RDY4 = unused
// RDY5 = TCXpire
38 // FIFOFlag = FIFOFlag
// IntReady = IntReady
// END DO NOT EDIT
// DO NOT EDIT . . .
//
43 // GPIF Waveform 0 : FIFORd
//
// I n t e r v a l 0 1 2 3 4 5 6
I d l e (7)
//
//
48 // AddrMode Same Val Same Val Same Val Same Val Same Val Same Val Same Val
// DataMode NO Data NO Data NO Data A c t i v a t e NO Data NO Data NO Data
// NextData SameData SameData SameData SameData NextData SameData SameData
// I n t Trig No I n t No I n t No I n t No I n t No I n t No I n t No I n t
// IF/Wait IF IF IF Wait 1 IF IF IF
53 // Term A WRX FIFOFlag WRX WRX WRX RDYX
// LFunc AND AND AND OR AND AND
// Term B WRX FIFOFlag WRX RDYX WRX RDYX
// Branch1 Then 1 Then 2 Then 2 Then 5 Then 1 Then 6
// Branch0 Else 0 Else 1 Else 3 Else 4 Else 6 E l s e I d l e
58 // Re−Exec No No No No No No
// Sngl /CRC D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t
// WRU 0 0 0 0 0 0 0
0
Project Report 87

E. Quellcode
// WRU 0 0 0 0 0 0 0
0
// RDYU 0 0 1 1 0 0 1
0
63 // unused 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
//
// END DO NOT EDIT
68 // DO NOT EDIT . . .
//
// GPIF Waveform 1 : FIFOWr
//
// I n t e r v a l 0 1 2 3 4 5 6
I d l e (7)
73 //
//
// AddrMode Same Val Same Val Same Val Same Val Same Val Same Val Same Val
// DataMode NO Data NO Data A c t i v a t e NO Data NO Data NO Data NO Data
// NextData SameData SameData SameData NextData SameData SameData SameData
78 // I n t Trig No I n t No I n t No I n t No I n t No I n t No I n t No I n t
// IF/Wait IF IF Wait 1 IF IF IF Wait 1
// Term A WRX RDYX FIFOFlag RDYX RDYX
// LFunc OR AND AND AND AND
// Term B RDYX RDYX FIFOFlag RDYX RDYX
83 // Branch1 Then 0 Then 2 Then 4 Then 4 ThenIdle
// Branch0 Else 1 Else 1 Else 0 Else 5 Else 5
// Re−Exec No No No No No
// Sngl /CRC D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t
// WRU 0 0 0 0 0 0 0
0
88 // WRU 0 1 1 0 0 0 0
0
// RDYU 0 0 0 0 0 1 1
0
// unused 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
93 //
// END DO NOT EDIT
// DO NOT EDIT . . .
//
// GPIF Waveform 2 : SnglWr2
98 //
// I n t e r v a l 0 1 2 3 4 5 6
I d l e (7)
//
//
// AddrMode Same Val Same Val Same Val Same Val Same Val Same Val Same Val
103 // DataMode NO Data NO Data NO Data NO Data NO Data NO Data NO Data
// NextData SameData SameData SameData SameData SameData SameData SameData
// I n t Trig No I n t No I n t No I n t No I n t No I n t No I n t No I n t
// IF/Wait Wait 1 Wait 1 Wait 1 Wait 1 Wait 1 Wait 1 Wait 1
// Term A
108 // LFunc
// Term B
// Branch1
// Branch0
88 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
// Re−Exec
113 // Sngl /CRC D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t
// WRU 0 0 0 0 0 0 0
0
// WRU 0 0 0 0 0 0 0
0
// RDYU 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
118 // unused 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
//
// END DO NOT EDIT
// DO NOT EDIT . . .
123 //
// GPIF Waveform 3 : SnglWr1
//
// I n t e r v a l 0 1 2 3 4 5 6
I d l e (7)
//
128 //
// AddrMode Same Val Same Val Same Val Same Val Same Val Same Val Same Val
// DataMode NO Data NO Data NO Data NO Data NO Data NO Data NO Data
// NextData SameData SameData SameData SameData SameData SameData SameData
// I n t Trig No I n t No I n t No I n t No I n t No I n t No I n t No I n t
133 // IF/Wait Wait 1 Wait 1 Wait 1 Wait 1 Wait 1 Wait 1 Wait 1
// Term A
// LFunc
// Term B
// Branch1
138 // Branch0
// Re−Exec
// Sngl /CRC D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t D e f a u l t
// WRU 0 0 0 0 0 0 0
0
// WRU 0 0 0 0 0 0 0
0
143 // RDYU 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
// unused 0 0 0 0 0 0 0
0
//
148 // END DO NOT EDIT
// GPIF Program Code
// DO NOT EDIT . . .
153 #include ” fx2 . h”
#include ” f x 2 r e g s . h”
#include ” f x 2 s d l y . h” // SYNCDELAY macro
// END DO NOT EDIT
158 // DO NOT EDIT . . .
const char xdata WaveData [ 1 2 8 ] =
{
// Wave 0
/∗ LenBr ∗/ 0x08 , 0x11 , 0x13 , 0x01 , 0x2C , 0x0E , 0x37 ,
0x07 ,
Project Report 89

E. Quellcode
163 /∗ Opcode∗/ 0x01 , 0x01 , 0x01 , 0x02 , 0x05 , 0x01 , 0x01 ,
0x00 ,
/∗ Output ∗/ 0x00 , 0x00 , 0x04 , 0x04 , 0x00 , 0x00 , 0x04 ,
0x00 ,
/∗ LFun ∗/ 0x00 , 0x36 , 0x00 , 0x00 , 0x41 , 0x00 , 0x09 ,
0x3F ,
// Wave 1
/∗ LenBr ∗/ 0x01 , 0x11 , 0x01 , 0x20 , 0x25 , 0x3D , 0x01 ,
0x07 ,
168 /∗ Opcode∗/ 0x01 , 0x01 , 0x02 , 0x05 , 0x01 , 0x01 , 0x00 ,
0x00 ,
/∗ Output ∗/ 0x00 , 0x02 , 0x02 , 0x00 , 0x00 , 0x04 , 0x04 ,
0x00 ,
/∗ LFun ∗/ 0x41 , 0x09 , 0x00 , 0x36 , 0x09 , 0x09 , 0x00 ,
0x3F ,
// Wave 2
/∗ LenBr ∗/ 0x01 , 0x01 , 0x01 , 0x01 , 0x01 , 0x01 , 0x01 ,
0x07 ,
173 /∗ Opcode∗/ 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 ,
0x00 ,
/∗ Output ∗/ 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 ,
0x00 ,
/∗ LFun ∗/ 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 ,
0x3F ,
// Wave 3
/∗ LenBr ∗/ 0x01 , 0x01 , 0x01 , 0x01 , 0x01 , 0x01 , 0x01 ,
0x07 ,
178 /∗ Opcode∗/ 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 ,
0x00 ,
/∗ Output ∗/ 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 ,
0x00 ,
/∗ LFun ∗/ 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 , 0x00 ,
0x3F ,
} ;
// END DO NOT EDIT
183
// DO NOT EDIT . . .
const char xdata FlowStates [ 3 6 ] =
{
/∗ Wave 0 FlowStates ∗/ 0x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 ,
188 /∗ Wave 1 FlowStates ∗/ 0x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 ,
/∗ Wave 2 FlowStates ∗/ 0x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 ,
/∗ Wave 3 FlowStates ∗/ 0x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 , 0 x00 ,
} ;
// END DO NOT EDIT
193
// DO NOT EDIT . . .
const char xdata I n i t D a t a [ 7 ] =
{
/∗ Regs ∗/ 0xC0 , 0 x00 , 0 x00 , 0 x00 , 0 xEE, 0 xE4 , 0 x00
198 } ;
// END DO NOT EDIT
// TO DO: You may add a d d i t i o n a l code below .
203 void G p i f I n i t ( void )
{
BYTE i ;
// R e g i s t e r s which r e q u i r e a s y n c h r o n i z a t i o n delay , see s e c t i o n 15.14
208 // FIFORESET FIFOPINPOLAR
// INPKTEND OUTPKTEND
// EPxBCH: L REVCTL
// GPIFTCB3 GPIFTCB2
// GPIFTCB1 GPIFTCB0
213 // EPxFIFOPFH: L EPxAUTOINLENH: L
90 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
// EPxFIFOCFG EPxGPIFFLGSEL
// PINFLAGSxx EPxFIFOIRQ
// EPxFIFOIE GPIFIRQ
// GPIFIE GPIFADRH: L
218 // UDMACRCH: L EPxGPIFTRIG
// GPIFTRIG
223
// Note : The pre−REVE EPxGPIFTCH/L r e g i s t e r are a f f e c t e d , as w e l l . . .
// . . . t h e s e have been r e p l a c e d by GPIFTC[ B3 : B0 ] r e g i s t e r s
// 8051 doesn ’ t have a c c e s s to waveform memories ’ t i l
// t h e p a r t i s in GPIF mode .
IFCONFIG = 0xEE ;
228 // IFCLKSRC=1 , FIFOs e x e c u t e s on i n t e r n a l c l k source
// xMHz=1 , 48MHz i n t e r n a l c l k r a t e
// IFCLKOE=0 , Don ’ t d r i v e IFCLK pin s i g n a l at 48MHz
// IFCLKPOL=0 , Don ’ t i n v e r t IFCLK pin s i g n a l from i n t e r n a l c l k
// ASYNC=1 , master samples asynchronous
233 // GSTATE=1 , Drive GPIF s t a t e s out on PORTE[ 2 : 0 ] , debug WF
// IFCFG[ 1 : 0 ] = 1 0 , FX2 in GPIF master mode
GPIFABORT = 0xFF ; // a b o r t any waveforms pending
238 GPIFREADYCFG = I n i t D a t a [ 0 ] ;
GPIFCTLCFG = I n i t D a t a [ 1 ] ;
GPIFIDLECS = I n i t D a t a [ 2 ] ;
GPIFIDLECTL = I n i t D a t a [ 3 ] ;
GPIFWFSELECT = I n i t D a t a [ 5 ] ;
243 GPIFREADYSTAT = I n i t D a t a [ 6 ] ;
// use dual a u t o p o i n t e r f e a t u r e . . .
AUTOPTRSETUP = 0 x07 ; // inc both p o i n t e r s ,
// . . . warning : t h i s i n t r o d u c e s pdata h o l e ( s )
248 // . . . at E67B (XAUTODAT1) and E67C (XAUTODAT2)
253
// source
AUTOPTRH1 = MSB( &WaveData ) ;
AUTOPTRL1 = LSB( &WaveData ) ;
// d e s t i n a t i o n
AUTOPTRH2 = 0xE4 ;
AUTOPTRL2 = 0 x00 ;
258 // t r a n s f e r
for ( i = 0 x00 ; i < 1 2 8 ; i++ )
{
EXTAUTODAT2 = EXTAUTODAT1;
}
263
// Configure GPIF Address pins , output i n i t i a l value ,
PORTCCFG = 0xFF ; // [ 7 : 0 ] as a l t . func . GPIFADR[ 7 : 0 ]
OEC = 0xFF ; // and as o u t p u t s
PORTECFG |= 0 x80 ; // [ 8 ] as a l t . func . GPIFADR[ 8 ]
268 OEE |= 0 x80 ; // and as output
// . . .OR. . . t r i −s t a t e GPIFADR[ 8 : 0 ] p i n s
// PORTCCFG = 0x00 ; // [ 7 : 0 ] as p o r t I /O
// OEC = 0 x00 ; // and as i n p u t s
273 // PORTECFG &= 0x7F ; // [ 8 ] as p o r t I /O
// OEE &= 0x7F ; // and as i n p u t
// GPIF address p i n s update when GPIFADRH/L w r i t t e n
SYNCDELAY; //
278 GPIFADRH = 0 x00 ; // b i t s [ 7 : 1 ] always 0
SYNCDELAY; //
Project Report 91

E. Quellcode
GPIFADRL = 0 x00 ; // p o i n t to PERIPHERAL address 0 x0000
/∗ Configure GPIF FlowStates r e g i s t e r s f o r Wave 0 o f WaveData
283 FLOWSTATE = FlowStates [ 0 ] ;
FLOWLOGIC = FlowStates [ 1 ] ;
FLOWEQ0CTL = FlowStates [ 2 ] ;
FLOWEQ1CTL = FlowStates [ 3 ] ;
FLOWHOLDOFF = FlowStates [ 4 ] ;
288 FLOWSTB = FlowStates [ 5 ] ;
FLOWSTBEDGE = FlowStates [ 6 ] ;
FLOWSTBHPERIOD = FlowStates [ 7 ] ; ∗/
}
E.1.10. Headers
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
3 ∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
8 ∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
∗ Author : Matthias Zurbrügg
13 ∗ Date o f c r e a t i o n : 08.11.2006
∗ D e s c r i p t i o n :
∗ Header with f u n c t i o n p r o t o t y p e o f EEPROM read / w r i t e
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
18
// EEPROM w r i t e f u n c t i o n
void eeprom wr ( void ) ;
// EEPROM read f u n c t i o n with number o f b y t e s to read
23 void eeprom rd (WORD r e a d c o u n t ) ;
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
2 ∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
7 ∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
12 ∗ Author : Matthias Zurbrügg
∗ Date o f c r e a t i o n : 16.11.2006
∗ D e s c r i p t i o n :
∗ Header with f u n c t i o n p r o t o t y p e s o f read / w r i t e waveforms
∗
17 ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
// GPIF w r i t e waveform f o r Host to FPGA communication
void gpif wr waveform ( void ) ;
22 // GPIF read waveform f o r FPGA to Host communication
void g p i f r d w a v e f o r m ( void ) ;
92 Matthias Zurbrügg, Christoph Zimmermann

E.1. Firmware
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
2 ∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
7 ∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
12 ∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 30.10.2006
∗ D e s c r i p t i o n :
∗ H e a d e r f i l e to use t h e SPI l i b r a r y
∗
17 ∗ Changelog :
∗ 30.10.2006
∗ f i r s t v e r s i o n
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
22 #include ” fx2 . h”
#include ” f x 2 r e g s . h”
#define MOSI PA1
#define MISO PA2
27 #define SCLK PA0
#define DEVICE0 PA3
//#d e f i n e DEVICE1
//#d e f i n e DEVICE2
//#d e f i n e DEVICE3
32
typedef unsigned char byte ;
void S P I s e l e c t D e v i c e ( byte d e v i c e ) ;
37 void S P I d e s e l e c t D e v i c e ( byte d e v i c e ) ;
void SPIwriteByte ( byte outputdata ) ;
byte SPIreadByte ( void ) ;
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
4 ∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
9 ∗ ( / ’( ) ( ) ( )
∗
∗
∗ Author : Matthias Zurbrügg
∗ Date o f c r e a t i o n : 31.10.2006
14 ∗ D e s c r i p t i o n :
∗ Header with f u n c t i o n p r o t o t y p e o f FPGA c o n f i g u r a t i o n from Host over USB
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
19 // i n i t i a l i s a t i o n f o r FPGA c o n f i g u r a t i o n
void f p g a c f g i n i t ( void ) ;
// f u n c t i o n t h a t c o n f i g u r e t h e FPGA
void f p g a c f g ( void ) ;
Project Report 93

E. Quellcode
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
2 ∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
7 ∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
12 ∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 31.10.2006
∗ D e s c r i p t i o n :
∗ H e a d e r f i l e f o r t h e M25P16 Library
∗ Library to a c c e s s t h e M25P16 SPI Flash from ST
17 ∗ M i c r o e l e c t r o n i c s . The S25FL016 SPI Flash from
∗ Spansion i s s o f t w a r e and pin c o m p a t i b l e
∗
∗ Changelog :
∗ 31.10.2006
22 ∗ f i r s t v e r s i o n
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
// d e f i n e s wich d e v i c e in t h e SPI subsytem i s t h e M25P16
#define M25P16 0
27 #define MANUFACTURER 0 x20
#define MEMTYPE 0 x20
#define MEMCAPACITY 0 x15
#define MAXADRESS 0x1FFFFF
32
// f l a s h memory opcodes
#define WREN 0 x06
#define WRDI 0 x04
#define RDID 0x9F
37 #define RDSR 0 x05
#define WRSR 0 x01
#define READ 0 x03
#define FAST READ 0x0B
#define PP 0 x02
42 #define SE 0xD8
#define BE 0xC7
#define DP 0xB9
#define RES 0xAB
47 // checks i f t h e c o r r e c t d e v i c e i s s e l e c t e d
b i t isM25P16 ( ) ;
52
// checks i f t h e d e v i c e i s busy or ready to r e c e i v e t h e next i n s t r u c t i o n
b i t isBusy ( ) ;
// h e l p e r f u n c t i o n to send a d r e s s e s to t h e f l a s h
void sendAdress ( long a d r e s s ) ;
// e n a b l e w r i t e a c c e s s
57 void writeEnable ( ) ;
// read one b y t e at t h e g i v e n a d r e s s
byte readByte ( long a d r e s s ) ;
62 // s t a r t s a b l o c k read from t h e g i v e n a d r e s s
byte startBlockRead ( long a d r e s s ) ;
// reads t h e next b y t e ( s e q u e n t i a l readout )
byte readBlock ( ) ;
94 Matthias Zurbrügg, Christoph Zimmermann

E.2. Loopback Core
67
// reads t h e l a s t b y t e from a b l o c k and t e r m i n a t e s t h e b l o c k r e a d
byte lastBlockRead ( ) ;
// e r a s e s t h e s e c t o r in wich t h e g i v e n a d r e s s i s
72 void s e c t o r E r a s e ( long a d r e s s ) ;
// e r a s e s t h e whole f l a s h
void bulkErase ( ) ;
77 // w r i t e s a 256 b y t e l o n g array to t h e a d r e s s e d page
void pageProgram ( long adress , byte ∗ c o n t e n t a r r a y ) ;
82
// page program f u n t i o n s to f i l l t h e page i t e r a t i v e
void startPageProgram ( long adress , byte content ) ;
void writePageProgram ( byte content ) ;
void lastPageProgram ( byte content ) ;
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
5 ∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
10 ∗
∗
∗ Author : Matthias Zurbrügg
∗ Date o f c r e a t i o n : 30.10.2006
∗ D e s c r i p t i o n :
15 ∗ Header with f u n c t i o n p r o t o t y p e s o f SPI Flash read / w r i t e and t h e
∗ a u t o c o n f i g u r a t i o n
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
20 // i n i t i a l i s a t i o n f o r SPI Flash communication
void s p i f l a s h i n i t ( void ) ;
25
// SPI Flash w r i t e f u n c t i o n
void s p i f l a s h w r ( void ) ;
// SPI Flash read f u n c t i o n
void s p i f l a s h r d ( void ) ;
// Booload f u n c t i o n t h a t c o n f i g u r e t h e FPGA from SPI Flash
30 void b o o t l o a d c f g ( void ) ;
E.2. Loopback Core
E.2.1. Top
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−− Diplomwork :
−− Gecko3 SoC HW/SW Development Board
−−
5 −− ( ‘ \ ( ) ( ) ( )
−− | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
−− | < ’| ) | | School o f Engineering and
Project Report 95

E. Quellcode
−− | ( ) ) | | | | | | Information Technology
−− ( / ’( ) ( ) ( )
10 −−
−−
−− Author : Christoph Zimmermann
−− Date o f c r e a t i o n : 8.11.2006
−− D e s c r i p t i o n :
15 −− FPGA Module to t e s t t h e communication between t h e EZ−USB and t h e FPGA.
−− The EZ−USB sends data (16 b i t wide ) to t h e FPGA. t he y are s t o r e d and when
−− t h e s e l e c t e d number o f data ( s e l e c t e d by t h e s w i t c h e s ) i s reached t h e FPGA
−− s t a r t s to send back t h e data to t h e EZ−USB in r e v e r s e d order (FILO)
−−
20 −− Target Devices : X i l i n x Spartan3 FPGA’ s ( usage o f BlockRam in t h e Datapath )
−− Tool v e r s i o n s : 8.2 i
−− Dependencies :
−−
−−
25 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
library IEEE ;
use IEEE . STD LOGIC 1164 .ALL;
use IEEE . STD LOGIC ARITH .ALL;
30 use IEEE . STD LOGIC UNSIGNED .ALL;
−−−− Uncomment t h e f o l l o w i n g l i b r a r y d e c l a r a t i o n i f i n s t a n t i a t i n g
−−−− any X i l i n x p r i m i t i v e s in t h i s code .
library UNISIM ;
35 use UNISIM . VComponents . a l l ;
entity loopback i s
port (
DATA: inout s t d l o g i c v e c t o r (15 downto 0) ;
40 CLK, RESET, WRU, RDYU: in s t d l o g i c ; −−r e s e t b u t t o n on development board i s 1
when p r e s s e d
WRX, RDYX, PW: out s t d l o g i c
) ;
end loopback ;
45 architecture B e h a v i o r a l of loopback i s
signal up , down , zero , writeEN , we : s t d l o g i c ;
signal WRUint , RDYUint : s t d l o g i c ;
50 component STM
PORT (
CLK, RDYU, RESET, WRU, z e r o : IN s t d l o g i c ;
down , RDYX, up , we , writeEN , WRX : OUT s t d l o g i c
) ;
55 end component ;
component datapath
port (
clk , r e s e t , we , up , down , writeEN : IN s t d l o g i c ;
60 z e r o : OUT s t d l o g i c ;
data : inout s t d l o g i c v e c t o r (15 downto 0)
) ;
end component ;
65 begin
PW

E.2. Loopback Core
WRUint WRX, RDYU => RDYUint , RDYX =>
RDYX,
z e r o => zero , writeEN => writeEN , we => we , up => up , down => down
) ;
i d a t a p a t h : datapath
port map(
90 c l k => CLK, r e s e t => RESET, z e r o => zero , we => we , up => up , down => down ,
writeEN => writeEN , data => DATA
) ;
end B e h a v i o r a l ;
E.2.2. Datenpfad
1 −−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
−− Diplomwork :
−− Gecko3 SoC HW/SW Development Board
−−
−− ( ‘ \ ( ) ( ) ( )
6 −− | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
−− | < ’| ) | | School o f Engineering and
−− | ( ) ) | | | | | | Information Technology
−− ( / ’( ) ( ) ( )
−−
11 −−
−− Author : Christoph Zimmermann
−− Date o f c r e a t i o n : 8.11.2006
−− D e s c r i p t i o n :
−− Datapath f o r t h e l o o p b a c k module
16 −−
−− Target Devices : X i l i n x Spartan3 FPGA’ s ( usage o f BlockRam in t h e Datapath )
−− Tool v e r s i o n s : 8.2 i
−− Dependencies :
−−
21 −−
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
library IEEE ;
use IEEE . STD LOGIC 1164 .ALL;
26 use IEEE . STD LOGIC ARITH .ALL;
use IEEE . STD LOGIC UNSIGNED .ALL;
−−−− Uncomment t h e f o l l o w i n g l i b r a r y d e c l a r a t i o n i f i n s t a n t i a t i n g
−−−− any X i l i n x p r i m i t i v e s in t h i s code .
31 library UNISIM ;
use UNISIM . VComponents . a l l ;
entity datapath i s
port (
36 clk , r e s e t , we , up , down , writeEN : IN s t d l o g i c ;
z e r o : OUT s t d l o g i c ;
data : inout s t d l o g i c v e c t o r (15 downto 0)
Project Report 97

E. Quellcode
) ;
41 end datapath ;
architecture B e h a v i o r a l of datapath i s
signal NOT writeEN : s t d l o g i c ;
46 signal ADDR: s t d l o g i c v e c t o r (8 downto 0) ;
signal t r a s h : s t d l o g i c v e c t o r (15 downto 0) ;
signal trashp : s t d l o g i c v e c t o r (3 downto 0) ;
signal DI : s t d l o g i c v e c t o r (15 downto 0) ;
signal DO: s t d l o g i c v e c t o r (15 downto 0) ;
51
begin
NOT writeEN X” 000000000 ” , −− Ouput v a l u e upon SSR a s s e r t i o n
66 WRITE MODE => ”WRITE FIRST” −− WRITE FIRST, READ FIRST or NO CHANGE
)
port map (
DO(31 downto 16) => trash , −− 32− b i t Data Output
DO(15 downto 0) => DO,
71 DOP => trashp , −− 4− b i t p a r i t y Output
ADDR => ADDR, −− 9− b i t Address Input
CLK => clk , −− Clock
DI (31 downto 16) => ” 0000000000000000 ” , −− 32− b i t Data Input
DI (15 downto 0) => DI ,
76 −− DI(15 downto 0) => DATA,
DIP => ” 0000 ” , −− 4− b i t p a r i t y Input
EN => ’ 1 ’ , −− RAM Enable Input
SSR => ’ 0 ’ , −− Synchronous Set / Reset Input
WE => we −− Write Enable Input
81 ) ;
−− End o f RAMB16 S36 inst i n s t a n t i a t i o n
IOBUFFER:
86 for i in 15 downto 0 generate
begin
iod : IOBUF
port map (
I => DO( i ) ,
91 ) ;
end generate ;
process ( clk , r e s e t )
begin
96 i f r e s e t = ’1 ’ then
ADDR ’0 ’) ;
e l s i f c l k = ’1 ’ and clk ’ event then
i f up= ’1 ’ then
ADDR DI ( i ) , T => NOT writeEN
98 Matthias Zurbrügg, Christoph Zimmermann

E.2. Loopback Core
106
end i f ;
end i f ;
end process ;
end B e h a v i o r a l ;
E.2.3. Statemachine
−− C: \DOCUMENTS AND SETTINGS\ZIMMC5\GECKO3 LOOPBACK\STM. vhd
2 −− VHDL code c r e a t e d by Xilinx ’ s StateCAD 8.2 i
−− Fri Dec 08 1 0 : 4 9 : 1 1 2006
−− This VHDL code ( f o r use with X i l i n x XST) was generated using :
−− enumerated s t a t e assignment with s t r u c t u r e d code format .
7 −− Minimization i s enabled , i m p l i e d e l s e i s enabled ,
−− and o u t p u t s are speed o p t i m i z e d .
LIBRARY i e e e ;
USE i e e e . s t d l o g i c 1 1 6 4 . a l l ;
12
ENTITY STM IS
PORT (CLK,RDYU,RESET,WRU, z e r o : IN s t d l o g i c ;
down ,RDYX, up , we , writeEN ,WRX : OUT s t d l o g i c ) ;
END;
17
ARCHITECTURE BEHAVIOR OF STM IS
TYPE t y p e s r e g IS (ADRESS UP,CHECK END,CHECK WRU,END PACKET,GET REQUEST, IDLE
,PKTEND,SAVE DATA,SEND DATA,SEND REQUEST,VALID DATA,WAIT END) ;
SIGNAL sreg , n e x t s r e g : t y p e s r e g ;
22 SIGNAL next down , next RDYX , next up , next we , next writeEN , next WRX :
s t d l o g i c ;
BEGIN
PROCESS (CLK, RESET, n e x t s r e g , next down , next RDYX , next up , next we ,
next writeEN , next WRX)
27 BEGIN
IF ( RESET= ’1 ’ ) THEN
s r e g

E. Quellcode
57 next writeEN

E.2. Loopback Core
next up

E. Quellcode
next RDYX
n e x t s r e g

E.3. Hostsoftware
END BEHAVIOR;
E.3. Hostsoftware
E.3.1. Klasse QGecko
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
5 ∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
10 ∗
∗
∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 4.12.2006
∗ D e s c r i p t i o n :
15 ∗ Gecko 3 c l a s s h e a d e r f i l e
∗ a l l hardware r e l a t e d f u n c t i o n s are in t h i s c l a s s to g e t an
∗ easy a c c e s s to t h e gecko f u n c t i o n s
∗
∗ Changelog :
20 ∗ 4.12.2006
∗ f i r s t v e r s i o n
∗
∗ 5.12.2006
∗ t e s t i n g and b u g f i x e s
25 ∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#ifndef GECKO H
#define GECKO H
30
#include
#include
#include
#include
35
#include
// vendor and product i d o f t h e gecko board :
#define ID VENDOR GECKO3 0X0547
40 #define ID PRODUCT GECKO3 0X8888
// r e q u i r e d information about t h e i n t e r f a c e s and a s s o c i a t e d e n d p o i n t s
#define GECKO COM INTERFACE 0
#define GECKO COM EP READ 8
45 #define GECKO COM EP WRITE 6
#define GECKO ADM INTERFACE 1
#define GECKO ADM EP READ 4
#define GECKO ADM EP WRITE 2
50
//number o f c o n f i g u r a t i o n s s t o r a b l e in t h e s p i f l a s h
#define GECKO MAX CONFIGS 2
// t h e d e f i n e d v e n d o r r e q u e s t s o f t h e gecko
55 #define GECKO SEND FW 0xC2
#define GECKO GET FW 0xC3
#define GECKO SEND CONFIGURATION 0xC4
Project Report 103

E. Quellcode
#define GECKO GET CONFIGURATION 0xC5
#define GECKO SEND END 0xC6
60 #define GECKO CONFIGURE FPGA 0xC1
#define GECKO CONFIGURE DONE 0xB2
#define GECKO FW VERSION 0xB1
class QGecko : public QObject
65 {
Q OBJECT
public :
QGecko ( QObject ∗ parent = 0) ;
70 ˜QGecko ( ) ;
bool open ( ) ;
bool c l o s e ( ) ;
bool read ( QByteArray ∗ readData , int byteCount ) ;
75 bool w r i t e ( QFile &data ) ;
bool w r i t e ( QByteArray data ) ;
bool admOpen ( ) ;
bool admClose ( ) ;
bool admConfigure ( QFile &configData ) ;
80 bool admDownload ( QFile &configData , int p l a c e ) ;
bool admFirmware ( QFile &configData ) ;
bool admGetFwVersion ( QString ∗ v e r s i o n ) ;
85
protected :
private s l o t s :
bool admWrite ( QFile &data ) ;
private :
90 u s b d e v h a ndle ∗geckoCom ; // d e v i c e handler f o r t h e communication i n t e r f a c e
u sb d e v h a ndle ∗geckoAdm ; // d e v i c e handler f o r t h e a d m i n i s t r a t i o n i n t e r f a c e
} ;
#endif
1 /∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
6 ∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
11 ∗
∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 4.12.2006
∗ D e s c r i p t i o n :
∗ Gecko 3 c l a s s
16 ∗ a l l hardware r e l a t e d f u n c t i o n s are in t h i s c l a s s to g e t an
∗ easy a c c e s s to t h e gecko f u n c t i o n s
∗
∗ Changelog :
∗ 4.12.2006
21 ∗ f i r s t v e r s i o n
∗
∗ 5.12.2006
∗ t e s t i n g and b u g f i x e s
∗
26 ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ” gecko . h”
104 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
#include
31
QGecko : : QGecko ( QObject ∗ parent )
: QObject ( parent )
{
u s b i n i t ( ) ; // i n i t i a l i s i z e t h e l i b u s b
36 geckoAdm = 0 ;
geckoCom = 0 ;
}
41 QGecko : : ˜ QGecko ( )
{
}
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
46 // f u n c t i o n s f o r normal communication with t h e gecko board
bool QGecko : : open ( ) {
struct usb bus ∗ b u s s e s ;
u s b f i n d b u s s e s ( ) ;
51 u s b f i n d d e v i c e s ( ) ; // rescan a l l usb t h i n g s
b u s s e s = u s b g e t b u s s e s ( ) ; // r e t u r n s t h e l i s t o f a l l usb b u s s e s
56
struct usb bus ∗ bus ;
for ( bus = b u s s e s ; bus ; bus = bus−>next ) {
struct u s b d e v i c e ∗ dev ;
for ( dev = bus−>d e v i c e s ; dev ; dev = dev−>next ) { // go through a l l b u s s e s and
a l l d e v i c e s and check i f i t i s a gecko
61 i f ( dev−>d e s c r i p t o r . idVendor == ID VENDOR GECKO3) {
i f ( dev−>d e s c r i p t o r . idProduct == ID PRODUCT GECKO3) {
geckoCom = usb open ( dev ) ; //we found a gecko , now we open t h e d e v i c e
char dr name [ 1 0 0 ] ;
int np = u s b g e t d r i v e r n p ( geckoCom , 0 , dr name , 100) ; // checks i f t h e r e
i s a k e r n e l d r i v e r loaded f o r t h i s d e v i c e
66 i f ( np==0) {
u s b d e t a c h k e r n e l d r i v e r n p ( geckoCom , 0) ; // unloads t h e k e r n e l d r i v e r
i f t h e r e i s one . e l s e t h e d e v i c e i s not a v i a b l e f o r us
}
int t = u s b c l a i m i n t e r f a c e ( geckoCom , GECKO COM INTERFACE) ; // bound t h e
i n t e r f a c e from t h e os . now we can use t h i s i n t e r f a c e
i f ( t == 0) {
71 return true ; //end o f s e a r c h i n g f o r d e v i c e s . t h e f i r s t found
d e v i c e i s used
}
else {
return f a l s e ;
}
76 }
}
}
}
return f a l s e ;
81 }
bool QGecko : : c l o s e ( )
{
i f ( geckoCom != 0) {
86 u s b r e l e a s e i n t e r f a c e ( geckoCom , GECKO COM INTERFACE) ; // u n r e g i s t e r t h e i n t e r f a c e
from t h e os
u s b c l o s e ( geckoCom ) ; // c l o s e t h e usb connection
geckoCom = 0 ; // r e s e t s t h e d e v i c e handler so we can d e t e c t t h a t i t i s c l o s e d
Project Report 105

E. Quellcode
return true ;
}
91 return f a l s e ;
}
bool QGecko : : read ( QByteArray ∗ readData , int byteCount )
{
96 // reads data through t h e communication i n t e r f a c e from t h e f p g a
i f ( geckoCom != 0) {
char data [ 3 2 7 6 8 ] ;
int r = u s b b u l k r e a d ( geckoCom , GECKO COM EP READ, data , byteCount , 5000) ;
i f ( r != 0) {
101 readData−>append ( QByteArray ( data , byteCount ) ) ;
return true ;
}
}
return f a l s e ;
106 }
bool QGecko : : w r i t e ( QFile &data ) { // w r i t e s a whole f i l e through t h e communication
i n t e r f a c e to t h e f p g a
i f ( geckoCom != 0) {
bool loop = true ;
111 char t a r g e t A r r a y [ 3 2 7 6 8 ] ;
int t a r g e t S i z e = 0 ;
// t h e l i b u s b use an i n t v a l u e as s i z e , so we must s p l i t t h e f i l e i n t o m u l t i p l e
t r a n s f e r s
while ( loop == true ) {
116 t a r g e t S i z e = data . read ( targetArray , 32768 ) ;
i f ( t a r g e t S i z e > 0) {
int w = u s b b u l k w r i t e ( geckoCom , GECKO COM EP WRITE, t a r g e t A r r a y ,
t a r g e t S i z e , 5000) ;
i f (w0){
136 return true ;
}
}
return f a l s e ;
}
141
//−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
// f u n c t i o n s f o r a l l t h e a d m i n i s t r a t i v s t u f f :
bool QGecko : : admOpen ( ) {
//same t h i n g as QGecko : : open ( ) only f o r t h e a d m i n i s t r a t i o n i n t e r f a c e
146 struct usb bus ∗ b u s s e s ;
u s b f i n d b u s s e s ( ) ;
u s b f i n d d e v i c e s ( ) ;
106 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
151 b u s s e s = u s b g e t b u s s e s ( ) ;
struct usb bus ∗ bus ;
for ( bus = b u s s e s ; bus ; bus = bus−>next ) {
156 struct u s b d e v i c e ∗ dev ;
for ( dev = bus−>d e v i c e s ; dev ; dev = dev−>next ) {
i f ( dev−>d e s c r i p t o r . idVendor == ID VENDOR GECKO3) {
i f ( dev−>d e s c r i p t o r . idProduct == ID PRODUCT GECKO3) {
161 geckoAdm = usb open ( dev ) ;
char dr name [ 1 0 0 ] ;
int np = u s b g e t d r i v e r n p ( geckoAdm , 0 , dr name , 100) ;
i f ( np==0) {
u s b d e t a c h k e r n e l d r i v e r n p ( geckoAdm , 0) ;
166 }
int t = u s b c l a i m i n t e r f a c e ( geckoAdm , GECKO ADM INTERFACE) ;
i f ( t == 0) {
return true ; //end o f s e a r c h i n g f o r d e v i c e s . t h e f i r s t found
d e v i c e i s used
}
171 else {
return f a l s e ;
}
}
}
176 }
}
return f a l s e ;
}
181 bool QGecko : : admClose ( )
{
//same t h i n g as QGecko : : c l o s e ( ) only f o r t h e a d m i n i s t r a t i o n i n t e r f a c e
i f ( geckoAdm != 0) {
u s b r e l e a s e i n t e r f a c e ( geckoAdm , GECKO ADM INTERFACE) ;
186 u s b c l o s e ( geckoAdm ) ;
geckoAdm = 0 ;
return true ;
}
return f a l s e ;
191 }
bool QGecko : : admWrite ( QFile &data ) {
//same t h i n g as QGecko : : w r i t e ( QFile &data ) only f o r t h e a d m i n i s t r a t i o n i n t e r f a c e
i f ( geckoAdm != 0) {
196 bool loop = true ;
char t a r g e t A r r a y [ 3 2 7 6 8 ] ;
int t a r g e t S i z e = 0 ;
while ( loop == true ) {
201 t a r g e t S i z e = data . read ( targetArray , 32768 ) ;
i f ( t a r g e t S i z e > 0) {
int w = u s b b u l k w r i t e ( geckoAdm , GECKO ADM EP WRITE, t a r g e t A r r a y ,
t a r g e t S i z e , 5000) ;
i f (w

E. Quellcode
216
221
}
return f a l s e ;
bool QGecko : : admConfigure ( QFile &configData ) {
i f ( geckoAdm != 0) {
// send t h e vendor r e q u e s t to s t a r t t h e f p g a c o n f i g u r a t i o n
int b = u s b c o n t r o l m s g ( geckoAdm , USB TYPE VENDOR, GECKO CONFIGURE FPGA, 0 , 0 ,
”” , 0 , 1000) ;
i f ( b>=0){
// w r i t e s t h e b i t s t r e a m i n t o t h e f pga
i f ( admWrite ( configData ) ) {
char done [ 2 ] ;
226 // checks i f t h e done s i g n a l from t h e f p g a i s a s s e r t e d
int w = u s b c o n t r o l m s g ( geckoAdm , USB TYPE VENDOR | USB ENDPOINT DIR MASK,
GECKO CONFIGURE DONE, 0 , 0 , done , 1 , 1000) ;
i f (w>=0 && done [ 0 ] == char (GECKO CONFIGURE DONE) ) {
return true ;
231 }
}
}
}
return f a l s e ;
236 }
bool QGecko : : admDownload ( QFile &configData , int p l a c e ) {
i f ( geckoAdm != 0) {
// send t h e vendor r e q u e s t to s t a r t t h e download o f a b i t s t r e a m to t h e f l a s h ,
i n c l u d i n g t h e d e s i r e d memory s l o t
241 int b = u s b c o n t r o l m s g ( geckoAdm , USB TYPE VENDOR, GECKO SEND CONFIGURATION,
place , 0 , ”” , 0 , 1000) ;
i f ( b>=0){
// w r i t e s t h e b i t s t r e a m i n t o t h e s p i f l a s h
i f ( admWrite ( configData ) ) {
// send t h e vendor r e q u e s t to s i g n a l i s e t h e end o f t h e b i t s t r e a m download
246 int w = u s b c o n t r o l m s g ( geckoAdm , USB TYPE VENDOR, GECKO SEND END, 0 , 0 , ”” ,
0 , 1000) ;
i f (w>=0) {
return true ;
}
}
251 }
}
return f a l s e ;
}
256 bool QGecko : : admFirmware ( QFile &configData ) {
i f ( geckoAdm != 0) {
// send t h e vendor r e q u e s t to s t a r t t h e download o f a c y p r e s s firmware f i l e ( in
t h e i i c format )
int b = u s b c o n t r o l m s g ( geckoAdm , USB TYPE VENDOR, GECKO SEND FW, 0 , 0 , ”” , 0 ,
1000) ;
i f ( b>=0){
261 // w r i t e s t h e b i t s t r e a m i n t o t h e eeprom
i f ( admWrite ( configData ) ) {
// send t h e vendor r e q u e s t to s i g n a l i s e t h e end o f t h e firmware download
int w = u s b c o n t r o l m s g ( geckoAdm , USB TYPE VENDOR, GECKO SEND END, 0 , 0 , ”” ,
0 , 1000) ;
i f (w>=0) {
266 return true ;
}
}
}
}
271 return f a l s e ;
108 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
}
bool QGecko : : admGetFwVersion ( QString ∗ v e r s i o n ) {
i f ( geckoAdm != 0) {
276 char fw [ 5 ] = ”” ;
// send t h e vendor r e q u e s t to r e q u e s t t h e firmware v e r s i o n . t h e number i s in t h e
format X.XX
int b = u s b c o n t r o l m s g ( geckoAdm , USB TYPE VENDOR | USB ENDPOINT DIR MASK,
GECKO FW VERSION, 0 , 0 , fw , 4 , 1000) ;
i f ( b>=0){
281 // append t h e r e c e i v e d v e r s i o n to t h e passed QString
v e r s i o n −>append ( QByteArray ( fw , 4) ) ;
return true ;
}
}
286 return f a l s e ;
}
E.3.2. Gecko Administrator
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
3 ∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
8 ∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
∗ Author : Christoph Zimmermann
13 ∗ Date o f c r e a t i o n : 3.12.2006
∗ D e s c r i p t i o n :
∗ main f i l e o f t h e Gecko Administrator programm
∗ a c c e p t s t h e f o l l o w i n g command l i n e arguments :
∗ −−firmware shows t h e download firmware t a b . d e f a u l t i t i s i n v i s i b l e
18 ∗
∗ Changelog :
∗ 3.12.2006
∗ f i r s t v e r s i o n
∗
23 ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include
#include ”geckoadm . h”
28 int main ( int argc , char ∗∗ argv ) {
QApplication a ( argc , argv ) ;
geckoadm ∗ mw = new geckoadm ( ) ;
mw−>show ( ) ;
a . connect ( &a , SIGNAL( lastWindowClosed ( ) ) , &a , SLOT( q u i t ( ) ) ) ;
33 return a . exec ( ) ;
}
1 /∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
6 ∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
Project Report 109

E. Quellcode
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
11 ∗
∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 3.12.2006
∗ D e s c r i p t i o n :
∗ H e a d e r f i l e f o r t h e gecko 3 h o s t s o f t w a r e
16 ∗
∗ Changelog :
∗ 3.12.2006
∗ f i r s t v e r s i o n
∗
21 ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#ifndef SIMPLECOM H
#define SIMPLECOM H
26 #include
#include
#include
#include
31 #include
#include
#include
#include
#include
36 #include
#include
#include
#include
#include
41 #include
#include
#include
#include
#include
46 #include
#include
#include
#include ” gecko . h” // header f i l e o f t h e gecko c l a s s
51
class QTextEdit ;
class geckoadm : public QWidget
{
56 Q OBJECT
61
public :
geckoadm ( QWidget ∗ parent = 0) ;
˜geckoadm ( ) ;
protected :
private s l o t s :
void c l o s e E v e n t ( QCloseEvent ∗) ;
66 void c o n f i g u r e ( ) ;
void c h o o s e C o n f i g u r e ( ) ;
void download ( ) ;
void chooseDownload ( ) ;
void firmware ( ) ;
71 void chooseFirmware ( ) ;
void getFirmwareVersion ( ) ;
110 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
private :
Q S t r i n g L i s t ∗ arguments ;
76 QGecko ∗ gecko ;
QString ∗ c o n f i g Path ;
QString ∗ downloadPath ;
QString ∗ firmwarePath ;
QVBoxLayout ∗ layMain ;
81 QStatusBar ∗ s t a t u s B a r ;
QTabWidget ∗ tab ;
QSize ∗ l i n e E d i t S i z e ;
QWidget ∗ tabConfigure ;
86 QVBoxLayout ∗ l a y C o n f i g u r e ;
QLineEdit ∗ l e C o n f i g F i l e ;
QPushButton ∗ b t C o n f i g F i l e ;
QHBoxLayout ∗layConfigFPGA ;
QPushButton ∗btConfigFPGA ;
91
QWidget ∗tabDownload ;
QLineEdit ∗ leDownloadFile ;
QPushButton ∗ btDownloadFile ;
QPushButton ∗btDownload ;
96 QHBoxLayout ∗ layDownloadButton ;
QSpinBox ∗ s e l e c t C o n f i g ;
QLabel ∗ l a S e l e c t C o n f i g ;
QHBoxLayout ∗ l a y S e l e c t C o n f i g ;
QVBoxLayout ∗ layDownload ;
101
QWidget ∗ tabFirmware ;
QLineEdit ∗ leFirmwareVersion ;
QPushButton ∗ btFirmwareVersion ;
106 QLabel ∗ laFirmwareVersion ;
QLineEdit ∗ l e F i r m w a r e F i l e ;
QPushButton ∗ btFirmwareFile ;
QPushButton ∗ btFirmware ;
QHBoxLayout ∗ layFirmwareButton ;
111 QHBoxLayout ∗ layFirmwareVersion ;
QVBoxLayout ∗ layFirmware ;
QWidget ∗ tabAbout ;
QVBoxLayout ∗ layAbout ;
116 QHBoxLayout ∗layHAbout ;
QLabel ∗ laGecko ;
QLabel ∗ l a V e r s i o n ;
QLabel ∗ laDate ;
QLabel ∗ l a D e v e l o p e r s ;
121 QLabel ∗ l a O r g a n i s a t i o n ;
QLabel ∗ l a U r l ;
} ;
#endif
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
5 ∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
10 ∗
∗
∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 20.11.2006
Project Report 111

E. Quellcode
∗ D e s c r i p t i o n :
15 ∗ Gecko 3 h o s t s o f t w a r e . a l l a d m i n i s t r a t i v e t a s k s o f t h e gecko board
∗ are u s a b l e with t h i s s o f t w a r e :
∗ c o n f i g u r e t h e f p g a
∗ download f p g a c o n f i g f i l e s to t h e onboard memory
∗ download new ez−usb firmware
20 ∗
∗ Changelog :
∗ 3.12.2006
∗ f i r s t version , GUI implemented
∗
25 ∗ 4.12.2006
∗ usb f u n c t i o n s implemented
∗ use o f QSettings to save information f o r b e t t e r u s a b i l i t y
∗
∗ 5.12.2006
30 ∗ t e s t i n g and b u g f i x e s
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
#include ”geckoadm . h”
35
#define VERSION QString ( ” 0 . 1 ” )
#define DATE QString ( ” 3 . 1 2 . 2 0 0 6 ” )
#define DEVELOPERS QString ( ” Matthias Zurbrgg , Christoph Zimmermann” )
#define ORGANISATION QString ( ” Berne U n i v e r s i t y o f Applied S c i e n c e s , Microlab ” )
40 #define URL QString ( ”www. microlab . ch” )
geckoadm : : geckoadm ( QWidget ∗ parent )
: QWidget ( parent )
{
45 gecko = new QGecko ( ) ;
QSettings : : setPath ( QSettings : : IniFormat , QSettings : : UserScope , 0) ;
QCoreApplication : : setOrganizationName ( ”BFH Microlab ” ) ;
QCoreApplication : : setOrganizationDomain ( ” microlab . ch” ) ;
50 QCoreApplication : : setApplicationName ( ”Gecko 3 Administation Program” ) ;
QSettings s e t t i n g s ;
i f ( s e t t i n g s . c o n t a i n s ( ” c o n f i g Path ” ) ) {
c o n f i g Path = new QString ( s e t t i n g s . value ( ” configPath ” ) . t o S t r i n g ( ) ) ;
}
55 else {
c o n f i g Path = new QString ( ) ;
}
i f ( s e t t i n g s . c o n t a i n s ( ” downloadPath ” ) ) {
downloadPath = new QString ( s e t t i n g s . value ( ” downloadPath ” ) . t o S t r i n g ( ) ) ;
60 }
else {
downloadPath = new QString ( ) ;
}
i f ( s e t t i n g s . c o n t a i n s ( ” firmwarePath ” ) ) {
65 firmwarePath = new QString ( s e t t i n g s . value ( ” firmwarePath ” ) . t o S t r i n g ( ) ) ;
}
else {
firmwarePath = new QString ( ) ;
}
70
// c r e a t e t h e c o n f i g u r e FPGA t a b
tabConfigure = new QWidget ( ) ;
l e C o n f i g F i l e = new QLineEdit ( ) ;
l e C o n f i g F i l e −>setReadOnly ( true ) ;
75 l e C o n f i g F i l e −>setText (∗ c o n f i g Path ) ;
l e C o n f i g F i l e −>setMinimumSize ( QSize ( 100 ,
QFontMetrics ( l e C o n f i g F i l e −>f o n t ( ) ) . h e i g h t ( ) ) ) ;
b t C o n f i g F i l e = new QPushButton ( t r ( ” S e l e c t c o n f i g f i l e ” ) ) ;
connect ( b t C o n f i g F i l e , SIGNAL( c l i c k e d ( ) ) , this , SLOT( c h o o s e C o n f i g u r e ( ) ) ) ;
112 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
btConfigFPGA = new QPushButton ( t r ( ” Configure FPGA” ) ) ;
80 btConfigFPGA−>s e t F i x e d S i z e ( 140 , 50 ) ;
connect ( btConfigFPGA , SIGNAL( c l i c k e d ( ) ) , this , SLOT( c o n f i g u r e ( ) ) ) ;
layConfigFPGA = new QHBoxLayout ( ) ;
layConfigFPGA−>addWidget ( btConfigFPGA ) ;
85
l a y C o n f i g u r e = new QVBoxLayout ( ) ;
l a yConfigure −>addWidget ( b t C o n f i g F i l e ) ;
l a yConfigure −>addWidget ( l e C o n f i g F i l e ) ;
l a yConfigure −>addLayout ( layConfigFPGA ) ;
90 tabConfigure −>setLayout ( l a y C o n f i g u r e ) ;
// c r e a t e t h e download c o n f i g u r a t i o n t a b
tabDownload = new QWidget ( ) ;
leDownloadFile = new QLineEdit ( ) ;
95 leDownloadFile −>setReadOnly ( true ) ;
leDownloadFile −>setText (∗ downloadPath ) ;
leDownloadFile −>setMinimumSize ( QSize ( 100 ,
QFontMetrics ( leDownloadFile −>f o n t ( ) ) . h e i g h t ( ) ) ) ;
btDownloadFile = new QPushButton ( t r ( ” S e l e c t c o n f i g f i l e ” ) ) ;
connect ( btDownloadFile , SIGNAL( c l i c k e d ( ) ) , this , SLOT( chooseDownload ( ) ) ) ;
100 btDownload = new QPushButton ( t r ( ”Download” ) ) ;
btDownload−>s e t F i x e d S i z e ( 140 , 50 ) ;
connect ( btDownload , SIGNAL( c l i c k e d ( ) ) , this , SLOT( download ( ) ) ) ;
layDownloadButton = new QHBoxLayout ( ) ;
105 layDownloadButton−>addWidget ( btDownload ) ;
s e l e c t C o n f i g = new QSpinBox ( ) ;
s e l e c t C o n f i g −>setRange ( 0 , GECKO MAX CONFIGS−1) ;
s e l e c t C o n f i g −>s e t F i x e d S i z e ( QSize ( 40 ,
2∗ QFontMetrics ( leDownloadFile −>f o n t ( ) ) . h e i g h t ( ) ) ) ;
110 l a S e l e c t C o n f i g = new QLabel ( t r ( ” Choose c o n f i g f i l e t a r g e t memory : ” ) ) ;
l a y S e l e c t C o n f i g = new QHBoxLayout ( ) ;
l a y S e l e c t C o n f i g −>addWidget ( l a S e l e c t C o n f i g ) ;
l a y S e l e c t C o n f i g −>addWidget ( s e l e c t C o n f i g ) ;
115 layDownload = new QVBoxLayout ( ) ;
layDownload−>addWidget ( btDownloadFile ) ;
layDownload−>addWidget ( leDownloadFile ) ;
layDownload−>addLayout ( l a y S e l e c t C o n f i g ) ;
layDownload−>addLayout ( layDownloadButton ) ;
120 tabDownload−>setLayout ( layDownload ) ;
// c r e a t e t h e download firmware t a b
tabFirmware = new QWidget ( ) ;
laFirmwareVersion = new QLabel ( t r ( ” Current firmware v e r s i o n : ” ) ) ;
125 leFirmwareVersion = new QLineEdit ( ) ;
leFirmwareVersion −>setReadOnly ( true ) ;
leFirmwareVersion −>s e t F i x e d S i z e ( QSize ( 60 ,
QFontMetrics ( leFirmwareVersion−>f o n t ( ) ) . h e i g h t ( ) ) ) ;
btFirmwareVersion = new QPushButton ( t r ( ”Get firmware v e r s i o n ” ) ) ;
connect ( btFirmwareVersion , SIGNAL( c l i c k e d ( ) ) , this , SLOT( getFirmwareVersion ( ) ) ) ;
130
layFirmwareVersion = new QHBoxLayout ( ) ;
layFirmwareVersion−>addWidget ( laFirmwareVersion ) ;
layFirmwareVersion−>addWidget ( leFirmwareVersion ) ;
135 l e F i r m w a r e F i l e = new QLineEdit ( ) ;
leFirmwareFile −>setReadOnly ( true ) ;
leFirmwareFile −>setText (∗ firmwarePath ) ;
leFirmwareFile −>setMinimumSize ( QSize ( 100 ,
QFontMetrics ( leFirmwareFile −>f o n t ( ) ) . h e i g h t ( ) ) ) ;
btFirmwareFile = new QPushButton ( t r ( ” S e l e c t firmware f i l e ” ) ) ;
140 connect ( btFirmwareFile , SIGNAL( c l i c k e d ( ) ) , this , SLOT( chooseFirmware ( ) ) ) ;
Project Report 113

E. Quellcode
btFirmware = new QPushButton ( t r ( ”Download firmware ” ) ) ;
btFirmware−>s e t F i x e d S i z e ( 140 , 50 ) ;
connect ( btFirmware , SIGNAL( c l i c k e d ( ) ) , this , SLOT( firmware ( ) ) ) ;
145 layFirmwareButton = new QHBoxLayout ( ) ;
layFirmwareButton−>addWidget ( btFirmware ) ;
layFirmware = new QVBoxLayout ( ) ;
layFirmware−>addWidget ( btFirmwareVersion ) ;
150 layFirmware−>addLayout ( layFirmwareVersion ) ;
layFirmware−>addWidget ( btFirmwareFile ) ;
layFirmware−>addWidget ( l e F i r m w a r e F i l e ) ;
layFirmware−>addLayout ( layFirmwareButton ) ;
tabFirmware−>setLayout ( layFirmware ) ;
155
// c r e a t e t h e about t a b
tabAbout = new QWidget ( ) ;
laGecko = new QLabel ( t r ( ”Gecko 3 Administration Program” ) ) ;
l a V e r s i o n = new QLabel ( t r ( ” Version : ” ) + VERSION) ;
160 laDate = new QLabel ( t r ( ”Date : ” ) + DATE) ;
l a D e v e l o p e r s = new QLabel (DEVELOPERS) ;
l a O r g a n i s a t i o n = new QLabel (ORGANISATION) ;
l a U r l = new QLabel (URL) ;
layAbout = new QVBoxLayout ( ) ;
165 layAbout−>addWidget ( laGecko ) ;
layAbout−>addWidget ( l a V e r s i o n ) ;
layAbout−>addWidget ( laDate ) ;
layAbout−>addWidget ( l a D e v e l o p e r s ) ;
layAbout−>addWidget ( l a O r g a n i s a t i o n ) ;
170 layAbout−>addWidget ( l a U r l ) ;
layHAbout = new QHBoxLayout ( ) ;
layHAbout−>addLayout ( layAbout ) ;
tabAbout−>setLayout ( layHAbout ) ;
175 // c r e a t e t h e s t a t u s bar
s t a t u s B a r = new QStatusBar ( ) ;
statusBar −>s e t S i z e G r i p E n a b l e d ( f a l s e ) ;
statusBar −>showMessage ( t r ( ”Ready” ) ) ;
180 // add anything t o g h e t e r in t h e t a b s
tab = new QTabWidget ( ) ;
tab−>addTab ( tabConfigure , t r ( ” Configure FPGA” ) ) ;
tab−>addTab ( tabDownload , t r ( ”Download C o n f i g u r a t i o n s ” ) ) ;
tab−>addTab ( tabFirmware , t r ( ”Download Firmware” ) ) ;
185 tab−>addTab ( tabAbout , t r ( ”About” ) ) ;
// c r e a t e t h e main window
layMain = new QVBoxLayout ( ) ;
layMain−>addWidget ( tab ) ;
190 layMain−>addWidget ( s t atusBar ) ;
setLayout ( layMain ) ;
setWindowTitle ( t r ( ”Gecko 3 Administrator ” ) ) ;
s e t F i x e d H e i g h t ( 2 6 0 ) ;
r e s i z e ( 450 , 260 ) ;
195 }
geckoadm : : ˜ geckoadm ( )
{
}
200
void geckoadm : : c l o s e E v e n t ( QCloseEvent ∗)
{
QSettings s e t t i n g s ;
s e t t i n g s . setValue ( ” c o n f i gPath ” , ∗ configPath ) ;
205 s e t t i n g s . setValue ( ” downloadPath ” , ∗ downloadPath ) ;
s e t t i n g s . setValue ( ” firmwarePath ” , ∗ firmwarePath ) ;
114 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
}
void geckoadm : : c o n f i g u r e ( )
210 {
i f ( ! configPath −>isEmpty ( ) ) {
bool t = gecko−>admOpen ( ) ;
i f ( t == true ) {
statusBar −>showMessage ( t r ( ” Device found and ready ” ) ) ;
215 QFile f ( ∗ c o n f i gPath ) ;
i f ( ! f . open ( QIODevice : : ReadOnly ) ) {
statusBar −>showMessage ( t r ( ” Error : F i l e could not be opend” ) ) ;
return ;
}
220
bool s t a t e = gecko−>admConfigure ( f ) ;
i f ( s t a t e ) {
statusBar −>showMessage ( t r ( ”FPGA s u c c e s s f u l l y c o n f i g u r e d ” ) ) ;
}
225 else {
statusBar −>showMessage ( t r ( ” Error : FPGA could not be c o n f i g u r e d . Check the
FPGA type ” ) ) ;
}
f . c l o s e ( ) ;
230 gecko−>admClose ( ) ;
}
else {
statusBar −>showMessage ( t r ( ” Error : No Gecko found . P l e a s e check the USB
c o n n e c t i o n ” ) ) ;
}
235 }
else {
QMessageBox : : warning ( this , t r ( ”No f i l e s e l e c t e d ” ) , t r ( ”You have to s e l e c t a F i l e
b e f o r e you can c o n f i g u r e the FPGA” ) , QMessageBox : : Ok, QMessageBox : : NoButton ) ;
}
}
240
void geckoadm : : c h o o s e C o n f i g u r e ( )
{
∗ c o n f i g Path = QFileDialog : : getOpenFileName ( this , t r ( ” Choose FPGA c o n f i g F i l e ” ) ,
∗ configPath , ” X i l i n x Bin F i l e s ( ∗ . bin ) ” ) ;
l e C o n f i g F i l e −>setText (∗ c onfigPath ) ;
245 }
void geckoadm : : download ( )
{
i f ( ! downloadPath−>isEmpty ( ) ) {
250 bool t = gecko−>admOpen ( ) ;
i f ( t == true ) {
statusBar −>showMessage ( t r ( ” Device found and ready ” ) ) ;
QFile f ( ∗ downloadPath ) ;
i f ( ! f . open ( QIODevice : : ReadOnly ) ) {
255 statusBar −>showMessage ( t r ( ” Error : F i l e could not be opend” ) ) ;
return ;
}
bool s t a t e = gecko−>admDownload ( f , s e l e c t C o n f i g −>value ( ) ) ;
260 i f ( s t a t e ) {
statusBar −>showMessage ( t r ( ” C o n f i g u r a t i o n s u c c e s s f u l l y downloaded ” ) ) ;
}
else {
statusBar −>showMessage ( t r ( ” Error : C o n f i g u r a t i o n not downloaded ” ) ) ;
265 }
f . c l o s e ( ) ;
gecko−>admClose ( ) ;
Project Report 115

E. Quellcode
}
270 else {
statusBar −>showMessage ( t r ( ” Error : No Gecko found . P l e a s e check the USB
c o n n e c t i o n ” ) ) ;
}
}
else {
275 QMessageBox : : warning ( this , t r ( ”No f i l e s e l e c t e d ” ) , t r ( ”You have to s e l e c t a F i l e
b e f o r e you can c o n f i g u r e the FPGA” ) , QMessageBox : : Ok, QMessageBox : : NoButton ) ;
}
}
void geckoadm : : chooseDownload ( )
280 {
∗ downloadPath = QFileDialog : : getOpenFileName ( this , t r ( ” Choose FPGA c o n f i g F i l e ” ) ,
∗downloadPath , ” X i l i n x Bin F i l e s ( ∗ . bin ) ” ) ;
leDownloadFile −>setText (∗ downloadPath ) ;
}
285 void geckoadm : : firmware ( )
{
i f ( ! firmwarePath−>isEmpty ( ) ) {
bool t = gecko−>admOpen ( ) ;
i f ( t == true ) {
290 statusBar −>showMessage ( t r ( ” Device found and ready ” ) ) ;
QFile f ( ∗ firmwarePath ) ;
i f ( ! f . open ( QIODevice : : ReadOnly ) ) {
statusBar −>showMessage ( t r ( ” Error : F i l e could not be opend” ) ) ;
return ;
295 }
bool s t a t e = gecko−>admFirmware ( f ) ;
i f ( s t a t e ) {
statusBar −>showMessage ( t r ( ”Firmware s u c c e s s f u l l y downloaded ” ) ) ;
300 }
else {
statusBar −>showMessage ( t r ( ” Error : Firmware not downloaded ” ) ) ;
}
305 f . c l o s e ( ) ;
gecko−>admClose ( ) ;
}
else {
statusBar −>showMessage ( t r ( ” Error : No Gecko found . P l e a s e check the USB
c o n n e c t i o n ” ) ) ;
310 }
}
else {
QMessageBox : : warning ( this , t r ( ”No f i l e s e l e c t e d ” ) , t r ( ”You have to s e l e c t a
F i r m w a r e f i l e b e f o r e you can download i t ” ) , QMessageBox : : Ok,
QMessageBox : : NoButton ) ;
}
315 }
void geckoadm : : chooseFirmware ( )
{
∗ firmwarePath = QFileDialog : : getOpenFileName ( this , t r ( ” Choose Cypress Firmware
F i l e ” ) , ∗ firmwarePath , ” Cypress Firmware F i l e ( ∗ . i i c ) ” ) ;
320 leFirmwareFile −>setText (∗ firmwarePath ) ;
}
void geckoadm : : getFirmwareVersion ( )
{
325 bool t = gecko−>admOpen ( ) ;
i f ( t == true ) {
statusBar −>showMessage ( t r ( ” Device found and ready ” ) ) ;
116 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
QString ∗ v e r s i o n = new QString ( ) ;
bool s t a t e = gecko−>admGetFwVersion ( v e r s i o n ) ;
330 i f ( s t a t e ) {
leFirmwareVersion −>setText (∗ v e r s i o n ) ;
statusBar −>showMessage ( t r ( ” Firmwareversion s u c c e s s f u l l y read ” ) ) ;
}
else {
335 statusBar −>showMessage ( t r ( ” Error : Firmwareversion could not be read ” ) ) ;
}
gecko−>admClose ( ) ;
}
340 else {
statusBar −>showMessage ( t r ( ” Error : No Gecko found . P l e a s e check the USB
c o n n e c t i o n ” ) ) ;
}
}
E.3.3. Simplecom
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
2 ∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
7 ∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
12 ∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 20.11.2006
∗ D e s c r i p t i o n :
∗
∗
17 ∗ Changelog :
∗ 29.11.2006
∗ f i r s t v e r s i o n
∗
∗ 5.12.2006
22 ∗ new v e r s i o n t h a t use t h e QGecko c l a s s to show how easy you can
∗ implement a own communication s o f t w a r e
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
27 #ifndef SIMPLECOM H
#define SIMPLECOM H
#include
32 #include
#include
#include
#include
#include
37 #include
#include
#include
#include
#include
42 #include
#include
#include
Project Report 117

E. Quellcode
#include ” gecko . h”
47
class QTextEdit ;
class simplecom : public QWidget
{
52 Q OBJECT
57
public :
simplecom ( QWidget ∗ parent = 0) ;
˜ simplecom ( ) ;
protected :
private s l o t s :
void c l o s e E v e n t ( QCloseEvent ∗) ;
62 void send ( ) ;
void r e c e i v e ( ) ;
bool geckoConnect ( ) ;
QString toHex ( QByteArray data ) ;
uchar nibbleToHex ( uchar value ) ;
67
private :
QTextEdit ∗ e ;
QPushButton ∗ f i l e O p e n ;
QPushButton ∗ r e c e i v e D a t a ;
72 QLineEdit ∗ numberInput ;
QVBoxLayout ∗ l a y o u t ;
QGecko ∗ gecko ;
QString path ;
} ;
77
#endif
/∗ ∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗
2 ∗ Diplomwork :
∗ Gecko3 SoC HW/SW Development Board
∗
∗ ( ‘ \ ( ) ( ) ( )
∗ | ( ) ) | ( | | | | Berne U n i v e r s i t y o f Applied S c i e n c e s
7 ∗ | < ’| ) | | School o f Engineering and
∗ | ( ) ) | | | | | | Information Technology
∗ ( / ’( ) ( ) ( )
∗
∗
12 ∗ Author : Christoph Zimmermann
∗ Date o f c r e a t i o n : 20.11.2006
∗ D e s c r i p t i o n :
∗
∗
17 ∗ Changelog :
∗ 29.11.2006
∗ f i r s t v e r s i o n
∗
∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗∗ ∗/
22
#include ” simplecom . h”
simplecom : : simplecom ( QWidget ∗ parent )
: QWidget ( parent )
27 {
gecko = new QGecko ( ) ;
QString path = QString : : n u l l ;
118 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
32 f i l e O p e n = new QPushButton ( ) ;
connect ( fileOpen , SIGNAL( c l i c k e d ( ) ) , this , SLOT( send ( ) ) ) ;
fileOpen −>setText ( t r ( ”Send F i l e ” ) ) ;
r e c e i v e D a t a = new QPushButton ( ) ;
37 connect ( receiveData , SIGNAL( c l i c k e d ( ) ) , this , SLOT( r e c e i v e ( ) ) ) ;
receiveData −>setText ( t r ( ”Read Data” ) ) ;
numberInput = new QLineEdit ( ) ;
numberInput−>s e t V a l i d a t o r (new QIntValidator ( 0 , 3000 , this ) ) ;
42 connect ( numberInput , SIGNAL( r e t u r n P r e s s e d ( ) ) , this , SLOT( r e c e i v e ( ) ) ) ;
e = new QTextEdit ( ) ;
e−>setReadOnly ( true ) ;
47 l a y o u t = new QVBoxLayout ;
setLayout ( l a y o u t ) ;
layout −>addWidget ( f i l e O p e n ) ;
layout −>addWidget ( r e c e i v e D a t a ) ;
layout −>addWidget ( numberInput ) ;
52 layout −>addWidget ( e ) ;
57
}
r e s i z e ( 450 , 600 ) ;
// geckoConnect ( ) ;
62
simplecom : : ˜ simplecom ( )
{
}
void simplecom : : c l o s e E v e n t ( QCloseEvent ∗)
{
// gecko−>c l o s e ( ) ;
}
67
void simplecom : : send ( )
{
i f ( geckoConnect ( ) == true ) {
QString fileName = QFileDialog : : getOpenFileName ( this , QString : : n u l l , path ) ;
72 path = fileName ;
i f ( ! fileName . isEmpty ( ) ) {
QFile f ( fileName ) ;
77 i f ( ! f . open ( QIODevice : : ReadOnly ) ) {
e−>append ( t r ( ” Error opening f i l e ” ) ) ;
return ;
}
i f ( gecko−>w r i t e ( f ) ) {
82 f . r e s e t ( ) ;
QByteArray data = f . r e a d A l l ( ) ;
e−>append ( t r ( ” Sent Data:” ) + toHex ( data ) ) ;
}
// QByteArray data = f . r e a d A l l ( ) ;
87 // i f ( gecko−>w r i t e ( data ) ) {
// e−>append ( t r (” Sent Data:”) + toHex ( data ) ) ;
// }
else {
e−>append ( t r ( ” Error sending data ” ) ) ;
92 }
f . c l o s e ( ) ;
gecko−>c l o s e ( ) ;
}
}
97 else
Project Report 119

E. Quellcode
{
e−>append ( t r ( ”No d e v i c e connected . Can ’ t send f i l e ” ) ) ;
}
}
102
void simplecom : : r e c e i v e ( )
{
i f ( geckoConnect ( ) == true ) {
bool ok ;
107 int number = numberInput−>t e x t ( ) . t o I n t (&ok ) ;
i f ( ok == true ) {
QByteArray ∗ bla = new QByteArray ( ) ;
112 bool t = gecko−>read ( bla , number ) ;
i f ( t ) {
QString r e c e i v e d = QString ( toHex (∗ bla ) ) ;
e−>append ( t r ( ” Received Data : ” ) + r e c e i v e d ) ;
}
117 else {
e−>append ( t r ( ” Error r e a d i n g data ” ) ) ;
}
}
else {
122 e−>append ( t r ( ” P l e a s e e n t e r the number o f bytes to read ” ) ) ;
}
}
else
{
127 e−>append ( t r ( ”No d e v i c e connected . Can ’ t r e c e i v e data ” ) ) ;
}
gecko−>c l o s e ( ) ;
}
132 bool simplecom : : geckoConnect ( )
{
int t = gecko−>open ( ) ;
i f ( t == true ) {
e−>append ( t r ( ” Device found and ready ” ) ) ;
137 return true ;
}
else {
e−>append ( t r ( ” Error opening the Device ” ) ) ;
return f a l s e ;
142 }
}
QString simplecom : : toHex ( QByteArray data ) {
QString ∗ s t r i n g = new QString ( ”” ) ;
147
for ( int i = 0 ; i < data . s i z e ( ) −1; i ++) {
s t r i n g −>append ( ”0x” ) ;
uchar value = uchar ( data . at ( i ) ) ;
s t r i n g −>append (QChar( nibbleToHex ( ( value >>4)& 0x0F ) ) ) ;
152 s t r i n g −>append (QChar( nibbleToHex ( value & 0x0F ) ) ) ;
s t r i n g −>append ( ” , ” ) ;
}
s t r i n g −>append ( ”0x” ) ;
uchar value = uchar ( data . at ( data . s i z e ( ) ) ) ;
157 s t r i n g −>append (QChar( nibbleToHex ( ( value >>4)& 0x0F ) ) ) ;
s t r i n g −>append (QChar( nibbleToHex ( value & 0x0F ) ) ) ;
162
}
return ∗ s t r i n g ;
uchar simplecom : : nibbleToHex ( uchar value ) {
120 Matthias Zurbrügg, Christoph Zimmermann

E.3. Hostsoftware
uchar hex = ’X ’ ;
switch ( value ) {
case 0 : hex = ’ 0 ’ ;
167 break ;
case 1 : hex = ’ 1 ’ ;
break ;
case 2 : hex = ’ 2 ’ ;
break ;
172 case 3 : hex = ’ 3 ’ ;
break ;
case 4 : hex = ’ 4 ’ ;
break ;
case 5 : hex = ’ 5 ’ ;
177 break ;
case 6 : hex = ’ 6 ’ ;
break ;
case 7 : hex = ’ 7 ’ ;
break ;
182 case 8 : hex = ’ 8 ’ ;
break ;
case 9 : hex = ’ 9 ’ ;
break ;
case 1 0 : hex = ’A ’ ;
187 break ;
case 1 1 : hex = ’B ’ ;
break ;
case 1 2 : hex = ’C ’ ;
break ;
192 case 1 3 : hex = ’D ’ ;
break ;
case 1 4 : hex = ’E ’ ;
break ;
case 1 5 : hex = ’F ’ ;
197 break ;
default : hex = ’X ’ ;
}
return hex ;
}
Project Report 121

F. Schemas
F.1. Gecko 3, Stand 9. Dezember 2006
122 Christoph Zimmermann

1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
F.1. Gecko 3, Stand 9. Dezember 2006
io-bus2
io-bus2.SchDoc
power
power.SCHDOC
A A
fpga
fpga.SCHDOC
FL
ethernet
flash.SchDoc
ethernet.SCHDOC
Flash_D1_[0..15]
Flash_DQ[0..15]
Flash_D0_[0..15]
LED[0..7]
Flash_A[0..23]
Switch[0..3]
TX_EN
Flash_A[0..23]
Flash_A[0..23]
Button[0..2]
TX_CLK
Flash_BYTE
Flash_BYTE
TXD_[0..3]
Flash_WE
Flash_WE
Flash_RP
Flash_RP
RX_CLK
Flash_OE
Flash_OE
TX_EN
RX_DV
Flash_CE0
Flash_CE0
TX_CLK
RX_ER
B TXD_[0..3]
RXD_[0..3]
B
RX_CLK
RAM
RX_DV
CRS
dram.SCHDOC
RX_ER
COL
Dram_D0_[0..15]
Dram_DQ[0..15]
Dram_D0_[0..15]
RXD_[0..3]
Dram_A0_[0..13]
Dram_A[0..13]
Dram_A0_[0..13]
Dram_LDM0
CRS
MDC
Dram_LDM
Dram_UDM0
COL
MDIO
Dram_UDM
Dram_CS0
Dram_CS
Dram_WE0
MDC
Dram_WE
Dram_CAS0
MDIO
Dram_CAS
Dram_RAS0
PWR_DOWN/INT
Dram_RAS
Dram_CKE0
PWR_DOWN/INT
ETH_RESET
Dram_CKE
Dram_CK0
ETH_RESET
Dram_CK
Dram_CK0
Dram_CK
Dram_BA0_1
i2c
Dram_BA1
Dram_BA0_0
i2c.SchDoc
Dram_BA0
Dram_LDQS0
Dram_LDQS
Dram_UDQS0
Vbus_sw
Dram_UDQS
SDA
Dram_D1_[0..15]
Dram_D1_[0..15]
SCL
Dram_A1_[0..13]
Dram_A1_[0..13]
D[0..15]
Dram_LDM1
BUSY/RDYX
usb
Dram_UDM1
INIT_B/WRX
RAM
usb.SCHDOC
Dram_CS1
RDWR_B/WRU
dram.SCHDOC
Dram_WE1
CS_B/RDYU
SDA
C Dram_DQ[0..15]
Dram_CAS1
SCL
C
Dram_A[0..13]
Dram_RAS1
Dram_CKE1
PROG_B
D[0..15]
Dram_LDM
Dram_CK1
CCLK
BUSY/RDYX
Dram_UDM
Dram_CK1
DONE
INIT_B/WRX
Dram_CS
Dram_BA1_1
RDWR_B/WRU
Dram_WE
Dram_BA1_0
CS_B/RDYU
Dram_CAS
Dram_LDQS1
RESET
Dram_RAS
Dram_UDQS1
Dram_CKE
PROG_B
Dram_CK
CCLK
Dram_CK
DONE
Dram_BA1
Dram_BA0
SCLK
Dram_LDQS
MOSI
Dram_UDQS
MISO
SPI_CS_F
TCK
TDI
TDO
TMS
Serial out
Serial in
Power Good
Low Battery
GPIO1_[0..59]
PWM[0..7]
Encoder[0..7]
Sensors[0..5]
SPI_CS_F
MISO
MOSI
SCLK
MD[0..31]
MA[0..25]
DQM[0..3]
RDnWR
nOE
nWE
nCS1
nCS3
nCS4
RDY
DREQ[1..2]
GPIO2[0..34]
SDA_ext
SCL_ext
EXTCLK0
EXTCLK1
Reset
Flash_BYTE
Flash_WE
Flash_RP
Flash_OE
Flash_CE0
Vbus_sw
Vbus
spi-flash
jtag
io-bus
spi-flash.SchDoc
jtag.SchDoc
io-bus.SchDoc
SCLK
MOSI
MISO
D
SPI_CS_F
D
Titel Gecko3: SoC Development Platform
Blattgrösse: A3 Nummer:
Revision: 0.7
Datum: 08.12.2006 Zeit: 15:21:29 Blatt von 18
Datei: C:\Documents and Settings\ zimmc5\svn\top.SchDoc
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
CH-2501 Biel
1
TCK
TDI
TDO
TMS
Serial out
Serial in
Power Good
Low Battery
GPIO1_[0..59]
PWM[0..7]
Encoder[0..7]
Sensors[0..5]
Vbus
MA[0..25]
MD[0..31]
DQM[0..3]
RDnWR
nOE
nWE
nCS1
nCS3
nCS4
RDY
DREQ[1..2]
GPIO2[0..34]
SCL_ext
SDA_ext
EXTCLK0
EXTCLK1
Reset
FL
flash.SchDoc
switches
switches.SchDoc
Flash_DQ[0..15]
Flash_A[0..23]
Reset
LED[0..7]
Switch[0..3]
Button[0..2]
Abbildung F.1.: Blockdiagramm
Project Report 123

1
1
2
2
3
3
4
4
5
5
6
6
7
2
7
8
8
F. Schemas
FPGA Banks 0,2,4,6
PWR_DOWN/INT
fpga1
fpga1.SchDoc
LED[0..7]
ETH_RESET
D[0..15]
D[0..15] INIT_B/WRX
INIT_B/WRX
Button[0..3]
TX_CLK
Dram_D1_[0..15] Dram_D1_[0..15] BUSY/RDYX
BUSY/RDYX
A A
Dram_A1_[0..13] Dram_A1_[0..13]
Switch[0..3]
RXD_[0..3]
Dram_LDM1 Dram_LDM1
PKTEND
Dram_UDM1 Dram_UDM1
RX_CLK
Dram_CS1
Dram_CS1
Dram_WE1
Dram_WE1
RX_DV
Dram_CAS1 Dram_CAS1
Dram_RAS1 Dram_RAS1
RX_ER
Dram_CKE1 Dram_CKE1
Dram_CK1
Dram_CK1
CRS
Dram_CK1
Dram_CK1
Dram_BA1_1 Dram_BA1_1
COL
Dram_BA1_0 Dram_BA1_0
Dram_LDQS1 Dram_LDQS1
1-Hz-Clock
TX_EN
Dram_UDQS1 Dram_UDQS1
Dram_D0_[0..15] Dram_D0_[0..15]
SSPEXTCLK
TXD_[0..3]
Dram_A0_[0..13] Dram_A0_[0..13]
Dram_LDM0 Dram_LDM0
SSPSYSCLK
MDC
Dram_UDM0 Dram_UDM0
Dram_CS0
Dram_CS0
GPIO2[0..18]
MDIO
Dram_WE0
Dram_WE0
Dram_CAS0 Dram_CAS0
DREQ[1..2]
Dram_RAS0 Dram_RAS0
Dram_CKE0 Dram_CKE0
MD[0..31]
Dram_CK0
Dram_CK0
Dram_CK0
Dram_CK0
MA[0..25]
Dram_BA0_1 Dram_BA0_1
2.5V I/O Bank needed
Dram_BA0_0 Dram_BA0_0
B DQM[0..3]
Dram_LDQS0 Dram_LDQS0
B
Dram_UDQS0 Dram_UDQS0
SDA
Flash_A[0..23] Flash_A[0..23]
Flash_A[0..23]
SCL
SSPSCLK
SSPSFRM
SSPTXD
SSPRXD
Flash_D0_[0..15]
nOE
nWE
PWM[0..7]
fpga2
RDnWR
fpga2.SCHDOC
Encoder[0..7]
Flash_D1_[0..15]
nCS4
D[0..15]
D[0..15]
Sensors[0..5]
Flash_BYTE
CS_B/RDYU
CS_B/RDYU
nCS3
RDWR_B/WRU
RDWR_B/WRU
GPIO1_[0..5]
Flash_WE
EXTCLK0
EXTCLK0
nCS1
EXTCLK1
EXTCLK1
Power Good
Flash_RP
Dram_D1_[0..15] Dram_D1_[0..15]
RDY
Dram_A1_[0..13] Dram_A1_[0..13]
Low Battery
Flash_OE
Dram_LDM1 Dram_LDM1
C FF_RXD
Dram_UDM1 Dram_UDM1
C
Flash_CE0
Dram_CS1
Dram_CS1
FF_CTS
Dram_WE1
Dram_WE1
Dram_CAS1 Dram_CAS1
FF_DCD
Dram_RAS1 Dram_RAS1
Dram_CKE1 Dram_CKE1
FF_DSR
Dram_CK1
Dram_CK1
Serial out
Dram_CK1
Dram_CK1
MOSI
FF_RI
Dram_BA1_1 Dram_BA1_1
Serial in
Dram_BA1_0 Dram_BA1_0
SCLK
FF_RTS
Dram_LDQS1 Dram_LDQS1
Dram_UDQS1 Dram_UDQS1
MISO
FF_DTR
Dram_D0_[0..15] Dram_D0_[0..15]
Dram_A0_[0..13] Dram_A0_[0..13]
SPI_CS_F
FF_TXD
Dram_LDM0 Dram_LDM0
Dram_UDM0 Dram_UDM0
Dram_CS0
Dram_CS0
Dram_WE0
Dram_WE0
Dram_CAS0 Dram_CAS0
Dram_RAS0 Dram_RAS0
Dram_CKE0 Dram_CKE0
fpga-config
Dram_CK0
Dram_CK0
fpga-config.SCHDOC
Dram_CK0
Dram_CK0
PROG_B
PROG_B
DONE
DONE
Dram_BA0_1 Dram_BA0_1
CCLK
CCLK
Dram_BA0_0 Dram_BA0_0
Dram_LDQS0 Dram_LDQS0
Dram_UDQS0 Dram_UDQS0
TMS
TMS
D
TCK
TCK
D
TDO
TDO
FPGA Banks 1,3,5,7
TDI
TDI
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
CH-2501 Biel
Titel Gecko3: FPGA Parts
Blattgrösse: A3 Nummer:
Revision: 0.7
Datum: 08.12.2006 Zeit: 15:17:53 Blatt von 18
Datei: C:\Documents and Settings\ zimmc5\svn\fpga.SCHDOC
Abbildung F.2.: FPGA Blockdiagramm
124 Christoph Zimmermann

F.1. Gecko 3, Stand 9. Dezember 2006
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
D D
C C
B B
A A
D[0..15]
IN IT_B/WRX
BUSY/RDYX
4.7K
R1_FP1
3.3V
INIT_B/WRX
D[0..15]
3
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
CH-2501 Biel
18
Gecko3: FPGA First Part
0.7
08.12.2006 15:10:25
C:\Documents and Settings\zimmc5\svn\fpga1.SchDoc
Titel
Blattgrösse: Nummer:
Datum:
Datei:
Revision:
Blatt von
Zeit:
A3
39pF
C1_FP1
39pF
C2_FP1
2.5V
GND
Vref
INIT_B/WRX
BUSY/RDYX
BUSY/RDYX
OE
1
GND
2
OUT
3
VCC
4
50MHz
Q1_FP1
3.3V
GND
IO_L01N_6/VRP_6
AD2
IO_L01P_6/VRN_6
AD1
IO_L02N_6
AB4
IO_L02P_6
AB3
IO_L03N_6/VREF_6
AC2
IO_L03P_6
AC1
IO_L05N_6
AB2
IO_L05P_6
AB1
NC
AA5
IO_L06N_6
Y7
IO_L06P_6
Y6
IO_L07N_6
AA4
IO_L07P_6
AA3
IO_L08N_6
Y5
IO_L08P_6
Y4
IO_L09N_6/VREF_6
AA2
IO_L09P_6
AA1
IO_L10N_6
Y2
IO_L10P_6
Y1
IO_L14N_6
W7
IO_L14P_6
W6
IO_L16P_6
W5
IO_L16N_6
V6
IO_L17N_6
W4
IO_L17P_6/VREF_6
W3
IO_L19N_6
W2
IO_L19P_6
W1
IO_L20N_6
V7
IO_L20P_6
U7
IO_L21N_6
V5
IO_L21P_6
V4
IO_L22N_6
V3
IO_L22P_6
V2
IO_L23N_6
U6
IO_L23P_6
U5
IO_L24N_6/VREF_6
U4
IO_L24P_6
U3
IO_L26N_6
U2
IO_L26P_6
U1
IO_L27N_6
T8
IO_L27P_6
T7
IO_L28N_6
T6
IO_L28P_6
T5
IO_L29N_6
T2
IO_L29P_6
T1
IO_L31N_6
R8
IO_L31P_6
R7
IO_L32N_6
R6
IO_L32P_6
R5
IO_L33N_6
T4
IO_L33P_6
R3
IO_L34N_6/VREF_6
R2
IO_L34P_6
R1
IO_L35N_6
P8
IO_L35P_6
P7
IO_L38N_6
P6
IO_L38P_6
P5
IO_L39N_6
P4
IO_L39P_6
P3
IO_L40N_6
P2
IO_L40P_6/VREF_6
P1
IO_L01N_4/VRP_4
AB22
IO_L01P_4/VRN_4
AC22
IO/VREF_4
AD25
IO_L04N_4
AE24
IO_L04P_4
AF24
IO
AD23
IO_L05N_4
AE23
IO_L05P_4
AF23
IO_L06N_4/VREF_4
AD22
IO_L06P_4
AE22
IO
AF22
IO_L07N_4
AB21
IO_L07P_4
AC21
IO_L08N_4
AD21
IO_L08P_4
AE21
IO
AF21
IO
AA20
IO_L09N_4
AB20
IO_L09P_4
AC20
IO_L10N_4
AE20
IO_L10P_4
AF20
IO_L11N_4
Y19
IO_L11P_4
AA19
IO_L12N_4
AB19
IO_L12P_4
AC19
IO
AD19
IO_L15N_4
AE19
IO_L15P_4
AF19
IO_L16N_4
Y18
IO_L16P_4
AA18
IO_L17N_4
AB18
IO_L17P_4
AC18
IO_L18N_4
AD18
IO_L18P_4
AE18
IO/VREF_4
Y17
IO_L19P_4
AA17
IO_L19N_4
AC17
IO_L22P_4
AB17
IO_L22N_4/VREF_4
AD17
IO_L23N_4
AE17
IO_L23P_4
AF17
IO
W16
IO_L24N_4
Y16
IO_L24P_4
AA16
IO_L25N_4
AB16
IO_L25P_4
AC16
IO_L26N_4
AE16
IO_L26P_4/VREF_4
AF16
IO
W15
IO_L27N_4/DIN/D0
Y15
IO_L27P_4/D1
W14
IO_L28N_4
AA15
IO_L28P_4
AB15
IO
AD15
IO_L29N_4
AE15
IO_L29P_4
AF15
IO_L30N_4/D2
Y14
IO_L30P_4/D3
AA14
IO/VREF_4
AB14
IO_L31N_4/INIT_B
AC14
IO_L31P_4/DOUT/BUSY
AD14
IO_L32N_4/GCLK1
AE14
IO_L32P_4/GCLK0
AF14
IO_L01N_2/VRP_2
C25
IO_L01P_2/VRN_2
C26
IO_L02N_2
E23
IO_L02P_2
E24
IO_L03P_2
D26
IO_L03N_2/VREF_2
D25
IO_L05N_2
E25
IO_L05P_2
E26
NC
F22
IO_L06N_2
G20
IO_L06P_2
G21
IO_L07N_2
F23
IO_L07P_2
F24
IO_L08N_2
G22
IO_L08P_2
G23
IO_L09N_2/VREF_2
F25
IO_L09P_2
F26
IO_L10N_2
G25
IO_L10P_2
G26
IO_L14N_2
H20
IO_L14P_2
H21
IO_L16N_2
H22
IO_L16P_2
J21
IO_L17P_2/VREF_2
H24
IO_L17N_2
H23
IO_L19N_2
H25
IO_L19P_2
H26
IO_L20N_2
J20
IO_L20P_2
K20
IO_L21N_2
J22
IO_L21P_2
J23
IO_L22N_2
J24
IO_L22P_2
J25
IO_L23P_2
K22
IO_L23N_2/VREF_2
K21
IO_L24N_2
K23
IO_L24P_2
K24
IO_L26N_2
K25
IO_L26P_2
K26
IO_L27N_2
L19
IO_L27P_2
L20
IO_L28N_2
L21
IO_L28P_2
L22
IO_L29N_2
L25
IO_L29P_2
L26
IO_L31N_2
M19
IO_L31P_2
M20
IO_L32N_2
M21
IO_L32P_2
M22
IO_L33P_2
M24
IO_L33N_2
L23
IO_L34P_2
M26
IO_L34N_2/VREF_2
M25
IO_L35N_2
N19
IO_L35P_2
N20
IO_L38N_2
N21
IO_L38P_2
N22
IO_L39N_2
N23
IO_L39P_2
N24
IO_L40N_2
N25
IO_L40P_2/VREF_2
N26
IO_L32P_0/GCLK6
A13
IO_L32N_0/GCLK7
B13
IO_L31P_0/VREF_0
C13
IO_L31N_0
D13
IO
E13
IO_L30P_0
F13
IO_L30N_0
G13
IO_L29P_0
A12
IO_L29N_0
B12
IO
C12
IO_L28P_0
E12
IO_L28N_0
F12
IO_L27P_0
H13
IO_L27N_0
G12
IO
H12
IO_L26P_0/VREF_0
A11
IO_L26N_0
B11
IO_L25P_0
D11
IO_L25N_0
E11
IO_L24P_0
F11
IO_L24N_0
G11
IO
H11
IO_L23P_0
A10
IO_L23N_0
B10
IO_L22P_0
C10
IO_L22N_0
D10
IO_L19P_0
E10
IO_L19N_0
F10
IO/VREF_0
G10
IO_L18P_0
B9
IO_L18N_0
C9
IO_L17P_0
D9
IO_L17N_0
E9
IO_L16P_0
F9
IO_L16N_0
G9
IO_L15P_0
A8
IO_L15N_0
B8
IO
C8
IO_L12P_0
D8
IO_L12N_0
E8
IO_L11P_0
F8
IO_L11N_0
G8
IO_L10P_0
A7
IO_L10N_0
B7
IO_L09P_0
D7
IO_L09N_0
E7
IO/VREF_0
F7
IO
A6
IO_L08P_0
B6
IO_L08N_0
C6
IO_L07P_0
D6
IO_L07N_0
E6
IO
A5
IO_L06P_0
B5
IO_L06N_0
C5
IO_L05P_0/VREF_0
A4
IO_L05N_0
B4
IO
C4
IO
A3
IO_L01P_0/VRN_0
D5
IO_L01N_0/VRP_0
E5
IO/VREF_0
B3
BANK 6
BANK 0
BANK 4
BANK 2
XC3S1500-5FG676C
U1A
Dram_D1_[0..15]
Dram_A1_[0..13]
Dram_UDM1
Dram_CS1
Dram_CKE1
Dram_CK1
Dram_CK1
Dram_UDQS1
Dram_D0_[0..15]
Dram_A0_[0..13]
Dram_LDM0
Dram_UDM0
Dram_CKE0
Dram_CK0
Dram_CK0
Dram_BA0_1
Dram_LDQS0
Dram_UDQS0
Dram_CKE0
Dram_UDM0
Dram_UDQS0
Dram_CK0
Dram_CK0
Vref
Vref
Vref
Vref
Vref
Vref
Dram_D0_8
Dram_A0_12
Dram_D0_9
Dram_D0_10
Dram_D0_11
Dram_D0_12
Dram_D0_13
Dram_D0_14
Dram_D0_15
Dra m_D 0_[0..15]
Dram_CS1
Dram_A1_4
Dram_A1_3
Dram_A1_10
Dram_A1_2
Dram_A1_1
Dram_A1_0
Dram_BA0_1
Dra m_A 0_[0..15]
Dra m_D 1_[0..15]
Dra m_A 1_[0..15]
Dram_D0_0
Dram_D0_1
Dram_D0_2
Dram_D0_3
Dram_D0_4
Dram_D0_5
Dram_D0_6
Dram_D0_13
Dram_LDQS0
Dram_A0_13
Dram_LDM0
Dram_A1_5
Dram_A1_6
Dram_A1_7
Dram_A1_8
Dram_A1_9
Dram_A1_11
Dram_A1_12
Dram_CKE1
Dram_CK1
Dram_CK1
Dram_UDM1
Dram_UDQS1
Flash_A[0..23]
Flash_A0
Flash_A1
Flash_A2
Flash_A3
Flash_A4
D6
D7
D4
D5
Abbildung F.3.: Erster Teil des FPGAs
Project Report 125

F. Schemas
1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
D D
C C
B B
A A
RDWR_B/WRU
CS_B/RDYU
4
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
CH-2501 Biel
18
Gecko3: FPGA Second Part
0.7
08.12.2006 15:10:43
C:\Documents and Settings\zimmc5\svn\fpga2.SCHDOC
Titel
Blattgrösse: Nummer:
Datum:
Datei:
Revision:
Blatt von
Zeit:
A3
39pF
C1_FP2
39pF
C2_FP2
2.5V
GND
Vref
D[0..15]
D[0..15]
CS_B/RDYU
RDWR_B/WRU
CS_B/RDYU
RDWR_B/WRU
EXTCLK0
EXTCLK1
IO_L01P_7/VRN_7
F6
IO_L01N_7/VRP_7
F5
IO_L02P_7
E4
IO_L02N_7
E3
IO_L03P_7
D2
IO_L03N_7/VREF_7
D1
IO_L05P_7
G7
IO_L05N_7
G6
IO_L06P_7
E2
IO_L06N_7
E1
IO_L07P_7
F4
IO_L07N_7
F3
IO_L08P_7
G5
IO_L08N_7
G4
IO_L09P_7
F2
IO_L09N_7
F1
IO_L10P_7/VREF_7
H7
IO_L10N_7
H6
IO_L14P_7
G2
IO_L14N_7
G1
IO_L16P_7/VREF_7
H5
IO_L16N_7
J6
IO_L17P_7
H4
IO_L17N_7
H3
IO_L19P_7
H2
IO_L19N_7/VREF_7
H1
IO_L20P_7
J7
IO_L20N_7
K7
IO_L21P_7
J5
IO_L21N_7
J4
IO_L22P_7
J3
IO_L22N_7
J2
IO_L23P_7
K6
IO_L23N_7
K5
IO_L24P_7
K4
IO_L24N_7
K3
IO_L26P_7
K2
IO_L26N_7
K1
IO_L27P_7/VREF_7
L8
IO_L27N_7
L7
IO_L28P_7
L6
IO_L28N_7
L5
IO_L29P_7
L2
IO_L29N_7
L1
IO_L31P_7
M8
IO_L31N_7
M7
IO_L32N_7
M6
IO_L32P_7
M5
IO_L33P_7
L4
IO_L33N_7
M3
IO_L34P_7
M2
IO_L34N_7
M1
IO_L35P_7
N8
IO_L35N_7
N7
IO_L38P_7
N6
IO_L38N_7
N5
IO_L39P_7
N4
IO_L39N_7
N3
IO_L40P_7
N2
IO_L40N_7/VREF_7
N1
IO
AF4
IO_L01P_5/CS_B
AB5
IO_L01N_5/RDWR_B
AC5
IO_L04P_5
AD4
IO_L04N_5
AE4
IO/VREF_5
AF5
IO_L05P_5
AA6
IO_L05N_5
AB6
IO_L06P_5
AD5
IO_L06N_5
AE5
IO_L07P_5
AC6
IO_L07N_5
AD6
IO_L08P_5
AE6
IO_L08N_5
AF6
IO
AA7
IO_L09P_5
AB7
IO_L09N_5
AC7
IO_L10P_5/VRN_5
AE7
IO_L10N_5/VRP_5
AF7
IO
Y8
IO_L11P_5
AA8
IO_L11N_5/VREF_5
AB8
IO_L12P_5
AC8
IO_L12N_5
AD8
IO_L15P_5
AE8
IO_L15N_5
AF8
IO_L16P_5
Y9
IO_L16N_5
AA9
IO
AB9
IO
AC9
IO_L18P_5
AD9
IO_L18N_5
AE9
IO_L19P_5/VREF_5
Y10
IO_L19N_5
AA10
IO_L22P_5
AB10
IO_L22N_5
AC10
IO
AD10
IO_L23P_5
AE10
IO_L23N_5
AF10
IO_L24P_5
W11
IO_L24N_5
Y11
IO_L25P_5
AA11
IO_L25N_5
AB11
IO
AC11
IO_L26P_5
AE11
IO_L26N_5
AF11
IO_L27P_5
W12
IO_L27N_5/VREF_5
Y12
IO_L28P_5/D7
AA12
IO_L28N_5/D6
AB12
IO
AD12
IO_L29P_5/VREF_5
AE12
IO_L29N_5
AF12
IO_L30P_5
W13
IO_L30N_5
Y13
IO
AA13
IO_L31P_5/D5
AB13
IO_L31N_5/D4
AC13
IO_L32P_5/GCLK2
AD13
IO_L32N_5/GCLK3
AE13
IO/VREF_5
AF13
IO_L40N_3/VREF_3
P26
IO_L40P_3
P25
IO_L39N_3
P24
IO_L39P_3
P23
IO_L38N_3
P22
IO_L38P_3
P21
IO_L35N_3
P20
IO_L35P_3
P19
IO_L34N_3
R26
IO_L34P_3/VREF_3
R25
IO_L33N_3
R24
IO_L33P_3
T23
IO_L32N_3
R22
IO_L32P_3
R21
IO_L31N_3
R20
IO_L31P_3
R19
IO_L29N_3
T26
IO_L29P_3
T25
IO_L28N_3
T22
IO_L28P_3
T21
IO_L27N_3
T20
IO_L27P_3
T19
IO_L26N_3
U26
IO_L26P_3
U25
IO_L24N_3
U24
IO_L24P_3
U23
IO_L23N_3
U22
IO_L23P_3/VREF_3
U21
IO_L22N_3
V25
IO_L22P_3
V24
IO_L21N_3
V23
IO_L21P_3
V22
IO_L20N_3
U20
IO_L20P_3
V20
IO_L19N_3
W26
IO_L19P_3
W25
IO_L17N_3
W24
IO_L17P_3/VREF_3
W23
IO_L16N_3
V21
IO_L16P_3
W22
IO_L14N_3
Y26
IO_L14P_3
Y25
IO_L10N_3
W21
IO_L10P_3
W20
IO_L09N_3
AA26
IO_L09P_3/VREF_3
AA25
IO_L08N_3
Y23
IO_L08P_3
Y22
IO_L07N_3
AA24
IO_L07P_3
AA23
IO_L06N_3
AB26
IO_L06P_3
AB25
IO_L05N_3
Y21
IO_L05P_3
Y20
IO_L03N_3
AC26
IO_L03P_3
AC25
IO_L02N_3/VREF_3
AB24
IO_L02P_3
AB23
IO_L01N_3/VRP_3
AA22
IO_L01P_3/VRN_3
AA21
IO
A14
IO_L32N_1/GCLK5
B14
IO_L32P_1/GCLK4
C14
IO_L31N_1/VREF_1
D14
IO_L31P_1
E14
IO
F14
IO_L30N_1
G14
IO_L30P_1
H14
IO_L29N_1
A15
IO_L29P_1
B15
IO/VREF_1
C15
IO_L28N_1
E15
IO_L28P_1
F15
IO_L27N_1
G15
IO_L27P_1
H15
IO_L26N_1
A16
IO_L26P_1
B16
IO
D16
IO_L25N_1
E16
IO_L25P_1
F16
IO_L24N_1
G16
IO_L24P_1
H16
IO_L23N_1
A17
IO_L23P_1
B17
IO/VREF_1
C17
IO_L22N_1
D17
IO_L22P_1
E17
IO_L19N_1
F17
IO_L19P_1
G17
IO_L18N_1
B18
IO_L18P_1
C18
IO/VREF_1
D18
IO
E18
IO_L16N_1
F18
IO_L16P_1
G18
IO_L15N_1
A19
IO_L15P_1
B19
IO_L12N_1
C19
IO_L12P_1
D19
IO_L11N_1
E19
IO_L11P_1
F19
IO
G19
IO_L10N_1/VREF_1
A20
IO_L10P_1
B20
IO_L09N_1
D20
IO_L09P_1
E20
IO
F20
IO_L08N_1
A21
IO_L08P_1
B21
IO_L07N_1
C21
IO_L07P_1
D21
IO_L06N_1/VREF_1
B22
IO_L06P_1
C22
IO_L05N_1
E21
IO_L05P_1
F21
IO
A22
IO_L04N_1
B23
IO_L04P_1
C23
IO_L01N_1/VRP_1
D22
IO_L01P_1/VRN_1
E22
IO
A23
BANK 7
BANK 1
BANK 5
BANK 3
XC3S1500-5FG676C
U1B
Dram_D1_[0..15]
Dram_A1_[0..13]
Dram_LDM1
Dram_WE1
Dram_CAS1
Dram_RAS1
Dram_BA1_1
Dram_BA1_0
Dram_CS0
Dram_WE0
Dram_CAS0
Dram_RAS0
Dram_BA0_0
Dram_LDQS1
2.5V I/O Bank needed
Vref
Vref
Vref
Vref
Vref
Vref
Dram_A0_5
Dram_A0_6
Dram_A0_7
Dram_A0_8
Dram_A0_9
Dram_A0_11
Dram_A0_[0..13]
Dram_D1_0
Dram_D1_1
Dram_D1_2
Dram_D1_3
Dram_D1_4
Dram_D1_5
Dram_D1_6
Dram_D1_13
Dram_LDQS1
Dram_A1_13
Dram_CAS1
Dram_BA1_1
Dram_RAS1
Dram_WE1
Dram_LDM1
Dram_D0_[0..15] Dra m_D 0_[0..15]
Dra m_A 0_[0..15]
Dra m_D 1_[0..15]
Dra m_A 1_[0..15]
Dram_WE0
Dram_BA0_0
Dram_CAS0
Dram_RAS0
Dram_CS0
Dram_BA1_0
Dram_A0_0
Dram_A0_1
Dram_A0_2
Dram_A0_10
Dram_A0_3
Dram_A0_4
Dram_D1_8
Dram_D1_9
Dram_D1_10
Dram_D1_11
Dram_D1_12
Dram_D1_13
Dram_D1_14
Dram_D1_15
D0
D1
D2
D3
Abbildung F.4.: Zweiter Teil des FPGAs
126 Christoph Zimmermann

1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
F.1. Gecko 3, Stand 9. Dezember 2006
3.3V
C125_CNF
10uF
C77_CNF
Requrired to avoid back supplying of the Regulator
C67_CNF 100nF
2.5V
A 3.3V 2.5V
A
100nF
C57_CNF
R7_CNF
120
on 3.3V I/O Banks the 1nF Capacitor could be removed if there is no space
Bank 4 &5 must use 3.3V because they are connected to the EZ-USB
C47_CNF 100nF
GND
1.2V
GND
G24
2.5V
VCCO_2
3.3V
J19
VCCO_2
K19
GND
VCCO_2
L18
R3_CNF
VCCO_2
L24
330
VCCO_2
M18
B VCCO_2
C36_CNF C46_CNF C56_CNF C66_CNF C76_CNF C124_CNF N17
B
VCCO_2
R1_CNF 68
100nF 100nF 100nF 100nF 100nF 10uF
N18
AD26
CCLK
VCCO_2
CCLK
CCLK
AC24
DONE
DONE
DONE
P18
VCCO_3
3.3V
GND
P17
D3
R2_CNF
PROG_B
VCCO_3
PROG_B
PROG_B
R18
VCCO_3
68
C5_CNF
T24
AE3
VCCO_3
M0
GND
T18
AC3
100nF
VCCO_3
M1
2.5V
U19
AF3
Configuration Mode: Slave Parallel
VCCO_3
M2
V19
VCCO_3
C3_CNF
Y24
C1 TD I
VCCO_3
TDI
TDI
D24 TD O
100nF
TDO
TDO
V14
B24 TCK
VCCO_4
TCK
TCK
C7_CNF 3.3V
U14
A24 TMS
VCCO_4
TMS
TMS
V15
100nF
VCCO_4
C11_CNF
AD16
C2
VCCO_4
HSWAP_EN
2.5V
V16
Internal pull-up's deactivated during configuration
C1_CNF
100nF
VCCO_4
W17
VCCO_4
W18
100nF
VCCO_4
C13_CNF
AD20
U1C
VCCO_4
C9_CNF
100nF
V13
XC3S1500-5FG676C
100nF
VCCO_5
C15_CNF 3.3V
U13
AF26
VCCO_5
GND
V12
AF1
C121_CNF
100nF
VCCO_5
GND
C21_CNF
AD11
AE25
VCCO_5
GND
V11
AE2
C17_CNF
100nF
VCCO_5
GND
W10
AD24
10uF
VCCO_5
GND
C
W9
AD3
C
GND 100nF
VCCO_5
GND
C23_CNF
AD7
AC23
VCCO_5
GND
C19_CNF
AC15
100nF
GND
P9
AC12
100nF
VCCO_6
GND
C25_CNF
P10
AC4
VCCO_6
GND
R9
U16
C122_CNF
100nF
VCCO_6
GND
T3
U15
VCCO_6
GND
T9
U12
VCCO_6
GND
C27_CNF
U8
U11
10uF
VCCO_6
GND
V8
T17
GND 100nF
VCCO_6
GND
Y3
T16
VCCO_6
GND
C29_CNF
T15
GND
N9
T14
100nF
VCCO_7
GND
N10
T13
VCCO_7
GND
M9
T12
VCCO_7
GND
C123_CNF
L3
T11
VCCO_7
GND
L9
T10
VCCO_7
GND
K8
R23
10uF
VCCO_7
GND
J8
R17
VCCO_7
GND
GND
G3
R16
VCCO_7
GND
D D
2.5V 2.5V
GND
Titel Gecko3: FPGA Configuration and Decoupling
Blattgrösse: A3 Nummer:
Revision: 0.8
Datum: 08.12.2006 Zeit: 15:06:37 Blatt von 18
Datei: C:\Documents and Settings\ zimmc5\svn\fpga-config.SCHDOC
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
CH-2501 Biel
5
1nF
C35_CNF
100nF
C40_CNF
1nF
C45_CNF
100nF
C50_CNF
1nF
C55_CNF
100nF
C60_CNF
1nF
C65_CNF
100nF
C70_CNF
1nF
C75_CNF
100nF
C80_CNF
1nF
C82_CNF
100nF
C84_CNF
GND
1nF
C33_CNF
100nF
C38_CNF
1nF
C43_CNF
100nF
C48_CNF
1nF
C53_CNF
100nF
C58_CNF
1nF
C63_CNF
100nF
C68_CNF
1nF
C73_CNF
100nF
C78_CNF
1nF
C86_CNF
100nF
C88_CNF
1nF
C94_CNF
100nF
C96_CNF
1nF
C102_CNF
100nF
C104_CNF
1nF
C108_CNF
100nF
C110_CNF
1nF
C114_CNF
100nF
C116_CNF
1nF
C90_CNF
100nF
C92_CNF
1nF
C98_CNF
100nF
C100_CNF
1nF
C105_CNF
100nF
C106_CNF
1nF
C111_CNF
100nF
C112_CNF
1nF
C117_CNF
100nF
C118_CNF
1nF
C119_CNF
100nF
C120_CNF
1nF
C34_CNF
100nF
C39_CNF
1nF
C44_CNF
100nF
C49_CNF
1nF
C54_CNF
100nF
C59_CNF
1nF
C64_CNF
100nF
C69_CNF
1nF
C74_CNF
100nF
C79_CNF
1nF
C81_CNF
100nF
C83_CNF
1nF
C89_CNF
100nF
C91_CNF
1nF
C97_CNF
100nF
C99_CNF
100nF
C37_CNF
100nF
GND
10uF
C129_CNF
100nF
C87_CNF
100nF
C95_CNF
100nF
C103_CNF
100nF
C109_CNF
100nF
C115_CNF
10uF
C128_CNF
10uF
C130_CNF
10uF
C127_CNF
3.3V
1.2V
10uF
C126_CNF
A1
A26
B2
B25
C3
C24
D4
D12
D15
D23
K11
K12
K15
K16
L10
L11
L12
L13
L14
L15
L16
L17
M4
M10
M11
M12
M13
M14
M15
M16
M17
M23
N11
N12
N13
N14
N15
N16
P11
P12
P13
P14
P15
P16
R4
R10
R11
R12
R13
R14
R15
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
GND
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_1
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCO_0
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCAUX
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
VCCINT
C20
H18
H17
J16
C16
J15
K14
J14
C7
H9
H10
J11
C11
J12
K13
J13
A2
A9
A18
A25
B1
B26
J1
J26
V1
V26
AE1
AE26
AF2
AF9
AF18
AF25
H8
H19
J9
J10
J17
J18
K9
K10
K17
K18
U9
U10
U17
U18
V9
V10
V17
V18
W8
W19
GND
GND
Abbildung F.5.: FPGA Konfiguration und Spannungsversorgung
Project Report 127

1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
F. Schemas
PCB Rule
Dram_CK
PCB Rule
Dram_CK
PCB Rule
Dram_CKE
PCB Rule
A A
Dram_RAS PCB Rule
Dram_CAS
PCB Rule
Dram_WE
PCB Rule
Dram_CS
Dram_LDM
Dram_UDM
PCB Rule
PCB Rule
PCB Rule
PCB Rule
PCB Rule
Dram_LDQS
Dram_UDQS
Dram_BA0
PCB Rule
Dram_DQ[0..15]
2.5V
Dram_A[0..13]
Dram_A[0..13]
B B
PCB Rule
i PCB Rule
C7
Vref
C1
39pF
C2
2.5V
39pF
GND
C C
D D
U1
DDR-SDRAM
10uF
C6
100nF
C5
100nF GND
VDDQ
VDDQ
VDDQ
VDDQ
VDDQ
VDD
VDD
VDD
3
9
15
55
61
1
18
33
DQ0
DQ1
DQ2
DQ3
DQ4
DQ5
DQ6
DQ7
2
4
5
7
8
34
48
66
6
12
52
58
64
14
19
25
43
50
53
VSS
VSS
VSS
VSSQ
VSSQ
VSSQ
VSSQ
VSSQ
NC
NC
NC
NC
NC
NC
RAS
CAS
WE
CS
CK
CK
CKE
VREF
23
22
21
24
45R1
46
44
49
5
6
7
8
4x27
RA1
1
2
3
4
Place same Vref decoupling
near the FPGA Vref pin
Rule: Supply Nets [Voltage = 1.250]
Dram_BA1
PCB Rule
Rule: Supply Nets [Voltage = 2.500]
Dram_DQ[0..15]
29
30
31
32
35
36
37
38
39
40
28
41
42
17
26
27
20
47
A0
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10/AP
A11
A12
A13
BA0
BA1
LDM
UDM
2.5V
i PCB Rule
100nF
C4
100nF
C3
DQ8
DQ9
DQ10
DQ11
DQ12
DQ13
DQ14
DQ15
LDQS
UDQS
10
11
13
54
56
57
59
60
62
63
65
16
51
GND
i PCB Rule
Rule: Supply Nets [Voltage = 0.000]
i
i
6
Rule: Signal Stimulus [Kind - Periodic Pulse Level - Low Start Time = 0.000 Stop Time = 1.800n Period Time = 3.600n]
Overshoot - Falling Edge [Max = 300.0m]
Overshoot - Rising Edge [Max = 300.0m]
Undershoot - Falling Edge [Max = 300.0m]
Undershoot - Rising Edge [Max = 300.0m]
Impedance Constraint [Min = 40.00 Max = 70.00 ]
Maximum Via Count Constraint [Max Count = 2]
Matched Net Lengths [Tolerance = 3.6mm Style - 90 Degrees Amplitude = 5.08mm Gap = 0.508mm ]
4.7K
5
6
7
8
5
6
7
8
5
6
7
8
4x27
RA4
4x27
RA2
4x27
RA3
1
2
3
4
1
2
3
4
1
2
3
4
1
8
2
7
3
6
4 5
1
8
2
7
3
6
4 5
1
8
2
7
3
6
4 5
1
8
2
7
3
6
4 5
1
8
2
7
3
6
4 5
1
2
3
4
Dram_BA1
Dram_BA0
Dram_CS
Dram_RAS
Dram_CAS
Dram_WE
Dram_LDM
Dram_A13
Dram_LDQS
Dram_CKE
Dram_A12
Dram_A11
Dram_A9
Dram_DQ12
Dram_DQ13
Dram_DQ14
Dram_DQ15
Dram_DQ8
Dram_DQ9
Dram_DQ10
Dram_DQ11
Dram_UDM
Dram_UDQS
Dram_CK
Dram_CK
Dram_DQ0
Dram_DQ1
Dram_DQ2
Dram_DQ3
Dram_DQ4
Dram_DQ5
Dram_DQ6
Dram_DQ7
RA5
4x27
RA6
4x27
RA7
4x27
RA8
4x27
RA9
4x27
5
6
7
8
5
6
7
8
4x27
RA10
4x27
RA11
1
2
3
4
remove these no-ERC after wirering the ram!!!
Titel Gecko3: DDR SDRAM
Blattgrösse: A3 Nummer:
Revision: 0.8
Datum: 08.12.2006 Zeit: 15:14:54 Blatt von 18
Datei: C:\Documents and Settings\ zimmc5\svn\dram.SCHDOC
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Information Technology
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CH-2501 Biel
i
i
i
i
i
i
i
i
i
i
i
i
i
Dram_A4
Dram_A3
Dram_A10
Dram_A0
Dram_A1
Dram_A2
Dram_A5
Dram_A6
Dram_A7
Dram_A8
Abbildung F.6.: DDR SDRAM
128 Christoph Zimmermann

F.1. Gecko 3, Stand 9. Dezember 2006
1
2
3
4
A A
Disables Flash during FPGA configuration
3.3V
Flash_OE
Flash_OE
Flash_A[0..23]
Flash_A[0..23]
B B
Flash_A0 32
Flash_DQ[0..15]
A0
Flash_DQ[0..15]
Flash_A1 28
A1
Flash_A2 27
A2
Flash_A3 26
53
A3
STS
Flash_A4 25
A4
Flash_A5 24
33 Flash_DQ0
A5
DQ0
Flash_A6 23
35 Flash_DQ1
A6
DQ1
Flash_A7 22
38 Flash_DQ2
A7
DQ2
Flash_A8 20
40 Flash_DQ3
A8
DQ3
Flash_A9 19
44 Flash_DQ4
A9
DQ4
Flash_A10 18
46 Flash_DQ5
A10
DQ5
Flash_A11 17
49 Flash_DQ6
A11
DQ6
Flash_A12 13
51 Flash_DQ7
A12
DQ7
Flash_A13 12
A13
Flash_A14 11
34 Flash_DQ8
A14
DQ8
Flash_A15 10
36 Flash_DQ9
A15
DQ9
Flash_A16 8
39 Flash_DQ10
A16
DQ10
Flash_A17 7
41 Flash_DQ11
C A17
DQ11
C
Flash_A18 6
45 Flash_DQ12
A18
DQ12
Flash_A19 5
47 Flash_DQ13
A19
DQ13
Flash_A20 4
50 Flash_DQ14
A20
DQ14
Flash_A21 3
52 Flash_DQ15
A21
DQ15
Flash_A22 1
A22
Flash_A23 30
A23
14
2
29
21
42
48
56
CE0
CE1
CE2
GND
GND
GND
NC
OE
RP
WE
BYTE
Vpen
VCC
VCC
VCCQ
54
16
55
31
15
9
37
43
R3
C8
C9
C10
4.7K
100nF
100nF
100nF
GND
Flash_BYTE
Flash_WE
Flash_RP
Flash_BYTE
Flash_WE
Flash_RP
R4
4.7K
Flash_CE0
Flash_CE0
3.3V
R2
GND GND
U2
JS28F128J3D-75
4.7K
D D
Titel
Gecko3: NOR Flash
Blattgrösse: A4 Nummer:
Revision: 0.7
Datum: 08.12.2006 Zeit: 14:57:43 Blatt 7 von
Datei: C:\Documents and Settings\zimmc5\svn\flash.SchDoc
18
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1
2
3
4
Abbildung F.7.: paralleles NOR Flash
Project Report 129

F. Schemas
1
2
3
4
C8_USB C10_USB C12_USB
Vbus_sw
CTL
C7_USB C9_USB C11_USB 3.3V
A A
2
4
GND STAT
3.3V
3.3V
C13_USB
C5_USB
GND 100nF 1nF 100nF 100nF 100nF 100nF
C6_USB
GND
1
3
U2_USB
IN
LTC4411
OUT
avoids that the current on Vbus can flow in reverse direction
(example from the Colibri board to the Gecko)
5
Vbus
A2
D15
PD7/FD15
Q1_USB
B8
C3
D14
RESET
PD6/FD14
B7
A3
D13
Wakeup
PD5/FD13
B3
D12
PD4/FD12
24MHz
GND
C1
A6
D11
B XtalIn
PD3/FD11
B
C2
B6
D10
XtalOut
PD2/FD10
A7
D9
PD1/FD9
USB-MINIB
C2_USB
C3_USB
G2
A8
D8
IFCLK
PD0/FD8
JP1_USB
22pF
22pF
B2
CLKOUT
H6
D7
Vbus
PB7/FD7
GND GND
U1_USB
F5
D6
ID
PB6/FD6
E2
G5
D5
D+
D+
PB5/FD5
E1
EZ-USB FX2LP
H5
D4
D-
D-
PB4/FD4
CY7C68013A-56BAXC
G4
D3
GND
PB3/FD3
SCL F3
H4
D2
SCL
PB2/FD2
SDA G3
F4
D1
SDA
PB1/FD1
H3
D0
PB0/FD0
C1_USB
4.7nF_250V
IN IT_B/WRX A1
C6
DON E DONE
SLRD/RDY0
FlagD/SLCS/PA7
DONE
BUSY/RDYX B1
C7
RESET
RESET
SLWR/RDY1
PKTEND/PA6
RESET
C8
PROG_B
PROG_B
FIFOADR1/PA5
PROG_B
CCLK H7
F6
FlagA/CTL0
FIFOADR0/PA4
RDWR_B/WRU G7
F7
SPI_CS_F
R1_USB
FlagB/CTL1
WU2/PA3
SPI_CS_F
CS_B/RDYU H8
F8
MISO
C 1M_250V
FlagC/CTL2
SLOE/PA2
MISO
C
G6
MO SI
INT1/PA1
MOSI
GND
G8
SCLK
INT0/PA0
SCLK
D[0..15]
F1
F2
B4
H1
D7
D8
C4
A4
H2
AGND
AGND
GND
GND
GND
GND
GND
GND
Reserved
shield
shield
AVcc
AVcc
Vcc
Vcc
Vcc
Vcc
Vcc
Vcc
D1
D2
A5
G1
E7
E8
C5
B5
100nF
R2_USB
300k
GND
2.2uF
10nF
Vbus
Reprogramm Button
S1_USB
100nF
C4_USB
D[0..15]
MLB-160808-S600Q
FB1_USB
3.3V
GND
CS_B/RDYU
RDWR_B/WRU
CCLK
BUSY/RDYX
IN IT_B/WRX
CS_B/RDYU
RDWR_B/WRU
CCLK
BUSY/RDYX
INIT_B/WRX
2.2K
2.2K
R3_USB
R4_USB
SCL
SDA
D D
Titel
Gecko3: USB and FPGA Boot System
Blattgrösse: A4 Nummer:
Revision: 0.8
Datum: 08.12.2006 Zeit: 15:14:23 Blatt 8 von
Datei: C:\Documents and Settings\zimmc5\svn\usb.SCHDOC
18
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
CH-2501 Biel
1
2
3
4
Abbildung F.8.: USB 2.0 und FPGA Boot System
130 Christoph Zimmermann

F.1. Gecko 3, Stand 9. Dezember 2006
1
2
3
4
A A
3.3V
3.3V
8
IO0
IO1
IO2
IO3
Vcc
SDA
SCL
GND
SDA
SCL
SDA
SCL
R3_I2C
4.7K
7
6
Vbus_sw
1
2
3
5
R2_I2C
330
R1_I2C
220
4
U1_I2C
PCA9536DP
B B
Switch to select desired
configuration to load at start up
ON = Config1, OFF = Config0
1
S1_I2CA
SMD-DIP2
ROT
D1_I2CB
D1_I2CA
4
GRUEN
GND
GND
GND
GND
Switch to disable
boot from EEPROM
3.3V
S1_I2CB
2 3
8
WP
5
C SDA
C
7
Vcc
A2
A1
A0
SCL
6
GND
3
2
1
GND
4
U2_I2C
24LC128-I/SN
GND
D D
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Gecko3: I2C Devices
Titel
18
Blattgrösse: A4 Nummer:
Revision: 0.5
Datum: 08.12.2006 Zeit: 15:46:25 Blatt 9 von
Datei: C:\Documents and Settings\zimmc5\svn\i2c.SchDoc
1
2
3
4
Abbildung F.9.: I 2 C Bus mit EEPROM und I/O Baustein
Project Report 131

F. Schemas
1
2
3
4
R2_ETH
A 4.87K
A
C13_ETH
10uF
C7_ETH
3.3V
100nF
C6_ETH
place LED near the connector 3.3V
100nF
D1_ETHA
LINK
R10_ETH 330
2.2K R8_ETH
2.2K R7_ETH
2.2K R6_ETH
100nF
C8_ETH
GRUEN
ACTIVITY
R11_ETH 220
L1_ETH
22nH
3.3V
3.3V
2.2K R5_ETH
2.2K R4_ETH
GND
D1_ETHB
3.3V
ROT
U1_ETH
DP83848I
24
37
18
23
22
48
32
100nF
C5_ETH
C4_ETH
100nF
C3_ETH
100nF
B B
49.9
49.9
49.9
49.9
100nF
C2_ETH
100nF
C1_ETH
RD-
GND GND GND
GND GND
TX _CLK
1
TX_CLK
TX_CLK
TX _EN
2
TX_EN
TX_EN
TX D_0
3
16
TXD_0
TD-
TX D_1
4
17
JP1_ETH
TXD_1
TD+
TX D_2
5
TXD_2
TX D_3
6
13
TXD_3/(SNI_MODE)
RD-
TX D_[0..3]
14
TXD_[0..3]
RD+
RX_CLK
38
RX_CLK
RX_CLK
RX_DV
39
28
RX_DV
RX_DV/(MII_MODE) LED_LINK/(AN_0)
RX_ER
41
27
C11_ETH C12_ETH
RX_ER
RX_ER/(MDIX_EN) LED_SPEED/(AN_1)
RXD_0
43
26
100nF
100nF
RXD_0/(PHYAD1) LED_ACT/COL/(AN_EN)
RXD_1
44
Route the RD/TD Signals GND
RXD_1/(PHYAD2)
RXD_2
45
as differential Pairs
RXD_2/(PHYAD3)
RXD_3
46
GND
GND
RXD_3/(PHYAD4)
RXD_[0..3]
34
RXD_[0..3]
X1
COL
42
33
COL
COL/(PHYAD0)
X2
CRS
40
25
C CRS
CRS/CRS_DV/(LED_CFG) 25MHz_OUT
C
3.3V
1.5K
Place this components near the chip
R1_ETH
Q1_ETH
MD C
31
21
MDC
MDC
RESERVED
MD IO
30
20
MDIO
MDIO
RESERVED
25MHz
TD -
R14_ETH
R13_ETH
R12_ETH
R_BIAS
R9_ETH
PFB_IN2
PFB_IN1
PFB_OUT
AVDD33
IOVDD33
IOVDD33
1
3
5
2
4
6
RD+
TD +
MII Interface
C10_ETH
33pF
C9_ETH
33pF
PWR_DOWN/INT
RESET
GND GND
TCK
TDI
TDO
TMS
TRST
8
12
9
AGND
AGND
IOGND
IOGND
DGND
10
11
PWR_DOWN/INT
7
29
15
19
35
47
36
PWR_DOWN/INT
ETH_RESET
ETH_RESET
R3_ETH
D D
GND
4.7K
Berne School of Applied Science
Titel Gecko3: Ethernet PHY
School of Engineering and
Blattgrösse: A4 Nummer:
Revision: 0.7
Information Technology
GND
Quellgasse 21
CH-2501 Biel
Datum: 08.12.2006 Zeit: 15:20:42 Blatt 10 von 18
Datei: C:\Documents and Settings\zimmc5\svn\ethernet.SCHDOC
1
2
3
4
Abbildung F.10.: Ethernet PHY
132 Christoph Zimmermann

F.1. Gecko 3, Stand 9. Dezember 2006
1
2
3
4
A A
3.3V
B B
U1_SPI
Vcc
2
MO SI 15
MOSI
SPI_CS_F
SPI_CS_F 7
S
M25P16
D
C
SCLK 16
Q
8
MISO
SCLK MISO
1
9
W
HOLD
10
Vss
C C
GND
D D
Titel
Gecko3: SPI Serial Flash
Blattgrösse: A4 Nummer:
Revision: 0.7
Datum: 08.12.2006 Zeit: 15:16:16 Blatt 11 von 18
Datei: C:\Documents and Settings\zimmc5\svn\spi-flash.SchDoc
Berne School of Applied Science
School of Engineering and
Information Technology
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CH-2501 Biel
1
2
3
4
Abbildung F.11.: SPI Flash, Speicher für FPGA Konfigurationen
Project Report 133

F. Schemas
1
2
3
4
A A
Switch[0..3]
Switch[0..3]
Button[0..2]
Reset
Button[0..2]
Reset
LED[0..7]
LED[0..7]
3.3V
220 R1_SW
D1_SWA
LED0 B 330 R2_SW
D1_SWB
3.3V
B
GRUEN
LED1 1
2
3
4
LED2
220 R3_SW
D2_SWA
ROT
330 D2_SWB
LED3 R4_SW
GRUEN
Button0
Switch0
ROT
Button1
Switch1
220 R5_SW D3_SWA
Button2
Switch2
LED4
Reset
Switch3
330 D3_SWB
LED5 R6_SW
GRUEN
S1_SW S2_SW S3_SW S4_SW
ROT
220 D4_SWA
Button0 Button1 Button2 Reset Button
LED6 R7_SW
C 330 R8_SW D4_SWB
4.7K
C
LED7
GRUEN
R9_SW
4.7K
R10_SW
4.7K
R11_SW
4.7K
R12_SW
4.7K
S5_SW
R13_SW
R14_SW
R15_SW
R16_SW
8
7
6
5
ROT
GND
GND
GND
D D
Titel
Gecko3: Switches and LEDs
Blattgrösse: A4 Nummer:
Revision: 0.8
Datum: 08.12.2006 Zeit: 14:56:55 Blatt 12 von 18
Datei: C:\Documents and Settings\zimmc5\svn\switches.SchDoc
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CH-2501 Biel
1
2
3
4
Abbildung F.12.: Schalter, Taster und LEDs
134 Christoph Zimmermann

1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
F.1. Gecko 3, Stand 9. Dezember 2006
Vbus
Vbus
PWM[0..7]
A A
Ubatt
FB1_IO
GPIO1_[0..59]
eBot Chassis
Sensors[0..5]
Encoder[0..7]
Low Battery
Power Good
PWM[0..7]
Encode r[0..7]
Sensors[0..5]
GPIO1_[0..59]
Power Good
Low Battery
MLB-160808-S600Q
C1_IO
220uF
GND
3.3V
FB2_IO
MLB-160808-S600Q
C2_IO
220uF
GND
B B
JP2_IO
AMP-FH-120-RECEPTABLE-H9-H13
fh-120r
top
1 2
GPIO1_0
GPIO1_1
3 4
GPIO1_2 GPIO1_3
5 6
GPIO1_4 GPIO1_5
7 8
GPIO1_6 GPIO1_7
9 10
GPIO1_8 GPIO1_9
11 12
GPIO1_10 GPIO1_11
13 14
GPIO1_12 GPIO1_13
15 16
GPIO1_14 GPIO1_15
17 18
GPIO1_16 GPIO1_17
19 20
GPIO1_18 GPIO1_19
21 22
GPIO1_20 GPIO1_21
23 24
GPIO1_22 GPIO1_23
25 26
GPIO1_24 GPIO1_25
27 28
29 30
Vbus Vbus
31 32
33 34
Ubatt
Ubatt
35 36
37 38
39 40
41 42
43 44
45 46
3.3V
3.3V
47 48
49 50
51 52
53 54
55 56
Low Battery
Power Good
57 58
59 60
PWM0
Encode r0
61 62
PWM1
Encode r1
63 64
PWM2
Encode r2
65 66
PWM3
Encode r3
67 68
PWM4
Encode r4
69 70
PWM5
Encode r5
71 72
PWM6
Encode r6
73 74
PWM7
Encode r7
75 76
Sensors0
Sensors5
77 78
Sensors1
Sensors4
79 80
Sensors2 Sensors3
81 82
GPIO1_26 GPIO1_27
83 84
GPIO1_28 GPIO1_29
85 86
GPIO1_30 GPIO1_31
87 88
89 90
GPIO1_32 GPIO1_33
91 92
GPIO1_34 GPIO1_35
93 94
GPIO1_36 GPIO1_37
95 96
GPIO1_38 GPIO1_39
97 98
GPIO1_40 GPIO1_41
99 100
GPIO1_42 GPIO1_43
101102
GPIO1_44 GPIO1_45
103104
GPIO1_46 GPIO1_47
105106
GPIO1_48 GPIO1_49
107108
GPIO1_50 GPIO1_51
109110
GPIO1_52 GPIO1_53
111112
GPIO1_54 GPIO1_55
113114
GPIO1_56 GPIO1_57
115116
GPIO1_58 GPIO1_59
117118
119120
GND
C C
bottom
JP1_IO
AMP-FH-120-Plug
fh-120p
1 2
GPIO1_0
GPIO1_1
3 4
GPIO1_2 GPIO1_3
5 6
GPIO1_4 GPIO1_5
7 8
GPIO1_6 GPIO1_7
9 10
GPIO1_8 GPIO1_9
11 12
GPIO1_10 GPIO1_11
13 14
GPIO1_12 GPIO1_13
15 16
GPIO1_14 GPIO1_15
17 18
GPIO1_16 GPIO1_17
19 20
GPIO1_18 GPIO1_19
21 22
GPIO1_20 GPIO1_21
23 24
GPIO1_22 GPIO1_23
25 26
GPIO1_24 GPIO1_25
27 28
29 30
Vbus Vbus
31 32
33 34
Ubatt
Ubatt
35 36
37 38
39 40
41 42
43 44
45 46
3.3V
3.3V
47 48
49 50
51 52
53 54
55 56
Low Battery Power Good
57 58
59 60
PWM0
Encode r0
61 62
PWM1
Encode r1
63 64
PWM2
Encode r2
65 66
PWM3
Encode r3
67 68
PWM4
Encode r4
69 70
PWM5
Encode r5
71 72
PWM6
Encode r6
73 74
PWM7
Encode r7
75 76
Sensors0
Sensors5
77 78
Sensors1
Sensors4
79 80
Sensors2 Sensors3
81 82
GPIO1_26 GPIO1_27
83 84
GPIO1_28 GPIO1_29
85 86
GPIO1_30 GPIO1_31
87 88
89 90
GPIO1_32 GPIO1_33
91 92
GPIO1_34 GPIO1_35
93 94
GPIO1_36 GPIO1_37
95 96
GPIO1_38 GPIO1_39
97 98
GPIO1_40 GPIO1_41
99 100
GPIO1_42 GPIO1_43
101102
GPIO1_44 GPIO1_45
103104
GPIO1_46 GPIO1_47
105106
GPIO1_48 GPIO1_49
107108
GPIO1_50 GPIO1_51
109110
GPIO1_52 GPIO1_53
111112
GPIO1_54 GPIO1_55
113114
GPIO1_56 GPIO1_57
115116
GPIO1_58 GPIO1_59
117118
119120
GND
D D
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
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Titel Gecko3: Po wer and I/O Bus
Blattgrösse: A3 Nummer:
Revision: 0.8
Datum: 08.12.2006 Zeit: 14:56:04 Blatt 13 von 18
Datei: C:\Documents and Settings\ zimmc5\svn\io-bus.SchDoc
Abbildung F.13.: Erweiterungsbus, 1. Teil
Project Report 135

1
1
2
2
3
3
4
4
5
5
6
6
7
7
8
8
F. Schemas
I2C
Colibri bus or used as GPIO
A A
GPIO2[0..34]
Reset
SCL_ext
SDA_ext
MD[0..31]
MA[0..25]
DQM[0..3]
DREQ[1..2]
B B
1 2
GPIO2_0
GPIO2_1
3 4
GPIO2_2 GPIO2_3
5 6
GPIO2_4 GPIO2_5
7 8
GPIO2_6 GPIO2_7
9 10
GPIO2_8 GPIO2_9
11 12
GPIO2_10 GPIO2_11
13 14
GPIO2_12 GPIO2_13
15 16
GPIO2_14 GPIO2_15
17 18
GPIO2_16 GPIO2_17
19 20
GPIO2_18 GPIO2_19
21 22
GPIO2_20 GPIO2_21
23 24
GPIO2_22 GPIO2_23
25 26
GPIO2_24 GPIO2_25
27 28
GPIO2_26 GPIO2_27
29 30
GPIO2_28 GPIO2_29
31 32
GPIO2_30 GPIO2_31
33 34
GPIO2_32 GPIO2_33
35 36
Reset
37 38
EX TCLK 1
39 40
EX TCLK 0
41 42
SCL_ext
43 44
RDY
SDA_ext
45 46
nCS1
47 48
nCS3
DREQ 1
49 50
nCS4
DREQ 2
51 52
RDnWR
53 54
nWE
55 56
nOE
57 58
DQM0
59 60
DQM1
61 62
DQM2
63 64
DQM3
65 66
67 68
69 70
71 72
73 74
75 76
77 78
79 80
81 82
83 84
85 86
87 88
89 90
91 92
93 94
95 96
97 98
99 100
101102
103104
105106
107108
109110
111112
113114
115116
117118
119120
JP1_IO2
AMP-FH-120-RECEPTABLE-H9-H13
fh-120r
top
GND
C C
1 2
GPIO2_0
GPIO2_1
3 4
GPIO2_2 GPIO2_3
5 6
GPIO2_4 GPIO2_5
7 8
GPIO2_6 GPIO2_7
9 10
GPIO2_8 GPIO2_9
11 12
GPIO2_10 GPIO2_11
13 14
GPIO2_12 GPIO2_13
15 16
GPIO2_14 GPIO2_15
17 18
GPIO2_16 GPIO2_17
19 20
GPIO2_18 GPIO2_19
21 22
GPIO2_20 GPIO2_21
23 24
GPIO2_22 GPIO2_23
25 26
GPIO2_24 GPIO2_25
27 28
GPIO2_26 GPIO2_27
29 30
GPIO2_28 GPIO2_29
31 32
GPIO2_30 GPIO2_31
33 34
GPIO2_32 GPIO2_33
35 36
Reset
37 38
EX TCLK 1
39 40
EX TCLK 0
41 42
SCL_ext
43 44
RDY
SDA_ext
45 46
nCS1
47 48
nCS3
DREQ1
49 50
nCS4
DREQ2
51 52
RDnWR
53 54
nWE
55 56
nOE
57 58
DQM0
59 60
DQM1
61 62
DQM2
63 64
DQM3
65 66
67 68
69 70
71 72
73 74
75 76
77 78
79 80
81 82
83 84
85 86
87 88
89 90
91 92
93 94
95 96
97 98
99 100
101102
103104
105106
107108
109110
111112
113114
115116
117118
119120
JP2_IO2
AMP-FH-120-Plug
fh-120p
MA 0
MA 1
MA 2
MA 3
MA 4
MA 5
MA 6
MA 7
MA 8
MA 9
MA 10
MA 11
MA 12
MA 13
MA 14
MA 15
MA 16
MA 17
MA 18
MA 19
MA 20
MA 21
MA 22
MA 23
MA 24
MA 25
bottom
MD 0
MD 1
MD 2
MD 3
MD 4
MD 5
MD 6
MD 7
MD 8
MD 9
MD 10
MD 11
MD 12
MD 13
MD 14
MD 15
MD 16
MD 17
MD 18
MD 19
MD 20
MD 21
MD 22
MD 23
MD 24
MD 25
MD 26
MD 27
MD 28
MD 29
MD 30
MD 31
MA 0
MA 1
MA 2
MA 3
MA 4
MA 5
MA 6
MA 7
MA 8
MA 9
MA 10
MA 11
MA 12
MA 13
MA 14
MA 15
MA 16
MA 17
MA 18
MA 19
MA 20
MA 21
MA 22
MA 23
MA 24
MA 25
MD 0
MD 1
MD 2
MD 3
MD 4
MD 5
MD 6
MD 7
MD 8
MD 9
MD 10
MD 11
MD 12
MD 13
MD 14
MD 15
MD 16
MD 17
MD 18
MD 19
MD 20
MD 21
MD 22
MD 23
MD 24
MD 25
MD 26
MD 27
MD 28
MD 29
MD 30
MD 31
GPIO2[0..34]
EX TCLK 0
EX TCLK 1
Reset
SCL_ext
SDA_ext
MD [0 .31]
MA [0..25]
DQM[0..3]
nOE
nWE
RDnWR
nCS4
nCS3
nCS1
RDY
DREQ[1..2]
EXTCLK0
EXTCLK1
nOE
nWE
RDnWR
nCS4
nCS3
nCS1
RDY
GND
D D
Titel Gecko3: System and I/O Bus
Blattgrösse: A3 Nummer:
Revision: 0.7
Datum: 08.12.2006 Zeit: 15:15:51 Blatt 14 von 18
Datei: C:\Documents and Settings\ zimmc5\svn\io-bus2.SchDoc
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Abbildung F.14.: Erweiterungsbus, 2. Teil
136 Christoph Zimmermann

F.1. Gecko 3, Stand 9. Dezember 2006
1
2
3
4
A A
DC/DC Converter for the FPGA Core Supply, 1.2 V, 2.5 A
2.5 V, 0.5 A and 1.25 V Refernce Supply GND Testpad for Probes
C4_PWR
C5_PWR
Ubatt
3.3V
3
U2_PWR
LP8340CDT-2.5
IN
OUT
1
2.5V
TP1_PWR
GND
B B
GND GND
GND
GND
C1_PWR
1nF
X7R
GND
R1_PWR
2.2M
C2_PWR
R2_PWR
180K
R3_PWR
6.2K
22pF C3_PWR
GND
C C
1nF
X7R
1
15
13
16
Run/SS
RT
Ith
Sync/Mode
GND
Pgood
Vfb
1nF
12
14
GND
22uF
R4_PWR
160K
C6_PWR
R5_PWR
22pF
X5R
82K
GND
1.2V
C7_PWR
22uF
2.5V
GND
R6_PWR
100
C8_PWR
100nF
GND
GND
R7_PWR
100
GND
Vref
C9_PWR
100nF
Bulk Capacitor for both Flash Chips
3.3V
2
17
7
6
SGND
SGND
PGND
PGND
SVin
PVin
PVin
11
3
10
4
GND
SW 4
SW 5
SW 8
SW 9
U1_PWR
LTC3412A
L1_PWR
2uH SD14-2R0-R
C11_PWR
2.2uF
C12_PWR
10uF
C10_PWR
10uF
GND
D D
Titel
Gecko3: Power Suplies
Blattgrösse: A4 Nummer:
Revision: 0.7
Datum: 08.12.2006 Zeit: 14:56:39 Blatt 15 von 18
Datei: C:\Documents and Settings\zimmc5\svn\power.SCHDOC
Berne School of Applied Science
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Information Technology
Quellgasse 21
CH-2501 Biel
1
2
3
4
Abbildung F.15.: Spannungsversorgung
Project Report 137

F. Schemas
1
2
3
4
A A
3.3V
B B
TMS
TDI
TDO
TCK
TMS
TD I
TD O
TCK
R2_JTAG
100
R1_JTAG
100
R3_JTAG
100
3.3V
JP1_JTAG
1
2
3
4
5
6
JTAG Connector
for the Digilent Programming Cable
Serial out
JP2_JTAG
Connector for serial communication
1 2
3 4
GND
Header 1x6, right angle
Serial in
GND
C C
D D
Titel
Gecko3: Jtag and RS232 Connector
Blattgrösse: A4 Nummer:
Revision: 0.7
Datum: 08.12.2006 Zeit: 15:45:01 Blatt 16 von
Datei: C:\Documents and Settings\zimmc5\svn\jtag.SchDoc
18
Berne School of Applied Science
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Information Technology
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CH-2501 Biel
1
2
3
4
Abbildung F.16.: JTAG Anschluss
138 Christoph Zimmermann

F.1. Gecko 3, Stand 9. Dezember 2006
1
2
3
4
A A
3.3V
B B
Schematic of the Magjack SI-10021
RD-
6 5
RD+
TD -
4 3
TD +
2 1
8
7
TD+ 6
5
JP2
TD- 4
RD+ 3
2
RD- 1
JP1
8
7
6
5
4
3
2
1
s
Ma gjac k
Shield
s SI-10021
Shield
C1
100nF
C2
100nF
C C
MLB-160808-0300A-N2
GND
FB1
D D
Titel
Ethernet Connector PCB
Blattgrösse: A4 Nummer:
Revision: 0.7
Datum: 13.12.2006 Zeit: 08:35:04 Blatt 17 von 18
Datei: \\Blender.bfh.ch\data\fbe\microlab\GECKO3\FPGA_board\protel\ethernet-connector.SchDoc
Berne School of Applied Science
School of Engineering and
Information Technology
Quellgasse 21
CH-2501 Biel
1
2
3
4
Abbildung F.17.: Ethernet Anschluss Print
Project Report 139

F. Schemas
1
2
3
4
A A
C1
100nF
3.3V
U1
B B
3.3V
1
16
C1+ VCC
3
2
C1- V+
3.3V
4
C2+
C2
5
C2-
Serial out
R1
100nF
C3
X1
4.7K
11
14 100nF
1
10
12
9
15
GND
MAX3232CSE
C C
V-
7
13
1 2
3 4
GND
JP1
Serial in
GND
8
6
C4
100nF
GND
DB9M
6
2
7
3
8
4
9
5
GND
D D
Titel
Serial Adapter
Blattgrösse: A4 Nummer:
Revision: 1
Datum: 13.12.2006 Zeit: 08:36:01 Blatt 18 von 18
Datei: \\Blender.bfh.ch\data\fbe\microlab\GECKO3\FPGA_board\protel\serial-con.SchDoc
Berne School of Applied Science
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Information Technology
Quellgasse 21
CH-2501 Biel
1
2
3
4
Abbildung F.18.: RS232 Anschluss Print
140 Christoph Zimmermann

F.2. Flashboard
F.2. Flashboard
1
2
3
4
X1
3.3V
3.3V Connector: A1
Busy
JP1
A A
GND
C4
10uF
Flash_Addr18
Flash_Addr19
Flash_Addr20
Flash_Addr21
Flash_Addr22
Flash_Addr23
Flash_RP
Flash_CE0
Flash_Addr6
Flash_Addr8
Flash_Addr10
Flash_Addr12
Flash_Addr14
Flash_Addr16
Flash_Addr17
1 2
3 4
5 6
7 8
9 10
11 12
13 14
15 16
17 18
19 20
21 22
23 24
25 26
27 28
29 30
31 32
33 34
35 36
37 38
39 40
B B
GND
Header 20X2
Flash_Addr0
Flash_Addr1
Flash_Addr2
Flash_Addr3
Flash_Addr4
Flash_WE
Flash_OE
Flash_BYTE
Flash_Addr5
Flash_Addr7
Flash_Addr9
Flash_Addr11
Flash_Addr13
Flash_Addr15
Flash1_DQ[0..15]
Flash_Addr[0..23]
flash
flash.SchDoc
Flash_DQ[0..15]
Flash_A[0..23]
Flash_BYTE
Flash_WE
Flash_RP
Flash_OE
Flash_CE0
Flash2_DQ[0..15]
Flash_DQ[0..15]
Flash_Addr[0..23]
Flash_A[0..23]
Flash_BYTE
3.3V
3.3V Connector: A2
Flash_WE
Flash_RP
JP2
Flash_OE
C 1 2
Flash_CE0
C
C5 3 4
Flash1_DQ0
10uF
Flash1_DQ2
5 6
Flash1_DQ1 7 8
Flash1_DQ3 Flash1_DQ4
9 10
Flash1_DQ5 Flash1_DQ6
GND
11 12
Flash1_DQ7 Flash1_DQ8
13 14
Flash1_DQ9 Flash1_DQ10
15 16
Flash1_DQ11 Flash1_DQ12
17 18
Flash1_DQ13 Flash1_DQ14
19 20
Flash1_DQ15 Flash2_DQ0
21 22
Flash2_DQ1 Flash2_DQ2
23 24
Flash2_DQ3 Flash2_DQ4
25 26
Flash2_DQ5 Flash2_DQ6
27 28
Flash2_DQ7 Flash2_DQ8
29 30
Flash2_DQ9 Flash2_DQ10
31 32
Flash2_DQ11 Flash2_DQ12
33 34
Flash2_DQ13 Flash2_DQ14
Flash2_DQ15
35 36
37 38
with this board you can't use the second oscilator!
D 39 40
D
Header 20X2
Berne School of Applied Science
Titel Flash Memory Board for the Spartan3 Developmentboard
GND
School of Engineering and
Information Technology
A4 Blattgrösse: Nummer:
Revision: 0.2
Quellgasse 21
CH-2501 Biel
Datum: Zeit: 08.12.2006 17:51:37 Blatt von
Datei: C:\Documents and Settings\zimmc5\flash-board\flashboard.SchDoc
flash
flash.SchDoc
1
2
3
4
1
1
Abbildung F.19.: Adapterprint Intel NOR Flash
Project Report 141

G. Grössenplanung der Gecko3
Leiterplatte
Abbildung G.1.: Zeichnung des Gecko3 Board im Masssstab 1:1
142 Christoph Zimmermann

Literaturverzeichnis
[Bre03]
Ulrich Breymann. C++ Einführung und professionelle Programmierung. Hanser,
2003.
[Cad00] Gerhard R. Cadek. Digital Design Guidelines for FPGA Design. Arbeitsgruppe
CAD - Institut für Computertechnik - TU Wien, May 2000.
[Cyp03] Cypress Semiconductor Corporation, 3901 North First Street San Jose, CA 95134.
EZ-USB FX2 GPIF Primer, April 2003.
[Cyp06] Cypress. EZ-USB Technical Reference Manual. Cypress, 2006.
[Hyd99] John Hyde. USB Desing by Example (A practical Guide to building I/O Devices).
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[Jac]
[Mic]
[NP02]
Dr. Marcel Jacomet. VLSI System Design. Berne School of Applied Sciences.
Microchip. I2C CMOS Serial EEPROM.
Mark Ng and Mike Peattie. Using a Microprocessor to Configure Xilinx FPGAs via
Slave Serial or SelectMAP Mode. Xilinx, November 2002.
[Sch03] J. Reichardt/ B. Schwarz. VHDL-Synthese. Oldenbourg, 2003.
[Tse04] Chen Wei Tseng. Spartan-3 Advanced Configuration Architecture. Xilinx, Inc, 1.0
edition, December 2004.
Project Report 143