1.3 Grundlagen eingebetteter Systeme

Eingebettete Systeme 

(VAK 18.142) 

Prof. Dr.-Ing. D.P.F. Möller 

SS 2005 

Technische 

Informatik 

Systeme 

Leitung: Prof. Dr.-Ing. D.P.F. Möller

Embedded Systems (EBS) 

Vorlesungsinhalte 

Grundlagen eingebetteter Systeme 

• Überblick Embedded Systems 

• Strukturkonzept eingebetteter Systeme 

• Grundlagen eingebetteter Systeme im Kontext Heterogenität und 

Durchgängigkeit des Systementwurfs 

• Echtzeitfähigkeit/Responsivität eingebetteter Systeme 

• Embedded Intelligence: Taktile und haptische Komponenten 

eingebetteterSysteme 

• Beispiele für eingebettete Systeme 

Architektur eingebetteter Systeme 

• Grundstrukturen von Hardware-/Software-Systemen 

• Entwurfsmethoden und Modelle für den Entwurf eingebetteter 

Systeme 

• Implementierungstypen: Architekturmodell; Reaktives Modell; 

Funktionales Modell



Embedded Control 

• Grundlagen der Reglungstheorie 

• Strukturkonzept eingebetteter Regelungen 

• Mathematische Methoden für die Entwicklung eingebetteter Regelungssysteme 

• Componentware 

• Beispiele für Embedded Control Systeme 

Embedded PC 

• Strukturkonzept Embedded PC 

• Embedded Prozessor 

• Componentware 

• Embedded On-Time Programmable Controller 

• Beispiele für Embedded PCs



Datenkommunikation in eingebetteten Systemen 

• Strukturkonzept der Datenkommunikation in heterogenen 

komplexen eingebetteten Systemumgebungen 

• Responsivität und Echtzeitnetze 

Hardware-/Software Co-Design 

• General Purpose Prozessoren 

• Custom Single Purpose Prozessoren 

• FSM und concurrente Prozessmodelle 

• IC Technologie 

• Entwurftechnologie 

• Strukturkonzept für das Hardware-/Software Co-Design 

• Architekturen für das HW/SW Co-Design 

• Systementwurf: Modelle und Methoden 

• Generalisierte Ansätze zum Hardware-/Software Co-Design 

• Beispiele für das Hardware-/Software Co-Design


Lernziele d. Schwerpunkt Grundlagenveranstaltung 

• Aufbau eines methodisch-theoretischen Grundverständnisses 

(Vorlesung) und eine praktisch erworbene Grunderfahrung 

(Projekt) für dieses zukunftweisende Gebiet der Technischen 

Informatik 

• Aufbau von Grunderfahrungen in der praktischen Realisierung 

eingebetteter Systeme anhand praktischer Erfahrungen (Labor) 

im Rahmen experimenteller Arbeiten im Labor SMART 

• Aufbau eines Grundlagenwissens über den Entwurf eingebetteter 

Componentware auf Basis von PLDs, pASICs, EBSCCM, etc., unter 

Berücksichtigung aus der Praxis resultierenden Anforderungen 

hinsichtlich Responsivität, Rekonfigurierbarkeit, Skalierbarkeit, 

Partitionierung, Effiizienz, Kosten, Technologie, Entwurfszeit, 

Fehlerfreiheit über Abstraktionsgrade, etc.


Scheinerwerb 

• Hausarbeit über ein Thema aus dem Gesamtgebiet 

Embedded Systems 

• Umsetzung einer hardwaretechnischen Realisierung zu 

einem Thema aus dem Gesamtgebiet Embedded 

Systems 

• Anwendung von Modellbildung und Simulation auf ein 

Thema aus dem Gesamtgebiet Embedded Systems 

• Entwurf eingebetteter Componentware auf Basis von 

PLD, pASIC, ASIP, etc. zu einem Thema aus dem 

Gesamtgebiet Embedded Systems 

• Mündliche Prüfung über das Gesamtgebiet Embedded 

Systems


Scheinerwerb 

• Hausarbeit über ein Thema aus dem Gesamtgebiet 

Embedded Systems 

Themenvorschläge: 

• Hardware-Software Co-Design 

• Partitionierungsalgorithmen 

• Cosyma-Konzept: Cosynthesis for Embedded Micro Architectures 

• Embedded Performance durch Embedded Control Architekturen 

• Java in der Anwendung auf das Embedded Systems Design 

• …


Scheinerwerb 

• Umsetzung einer hardwaretechnischen Realisierung zu 

einem Thema aus dem Gesamtgebiet Embedded 

Systems 


• Umsetzung eines Industrie PC als Embedded PC 

• Aufbau einer Service-Applikation mit HTTP-Technik am Beispiel 

einer Wetterstation 

• Prototypische Umsetzung einer USB Schnittstelle 

• Helligkeitsregelung mit Hilfe des Embedded Controller COP8ACC7 

• Prototypische Realisierung einer IrDA Schnittstelle 

• Umsetzung einer Java-Umgebung für Embedded System Design 

• Remote Verbindung eines Embedded Systems bei Diagnose 

• …


Scheinerwerb 

• Anwendung von Modellbildung und Simulation auf ein 

Thema aus dem Gesamtgebiet Embedded Systems 


• Entwurf eines µC Kernels für Embedded Control mittels BSpice 

• Entwurf einer CCD Kamera Componentware mittels Bspice 

• Entwurf eines DSP-Kernels für Embedded Control mittels Matlab 

Simulink 

• …


Scheinerwerb 

• Entwurf eingebetteter Componentware auf Basis von 

PLD, pASIC, ASIP, etc. zu einem Thema aus dem 

Gesamtgebiet Embedded Systems 


• Entwurf eines Embedded Fuzzy Control Kernels 

• GAL 18V8 Testschaltung zur Darstellung der Funktionsweise incl. 

Layout 

• …


Scheinerwerb 

• Mündliche Prüfung über das Gesamtgebiet Embedded 

Systems 

Termine: 

Juli 2005 

Literatur zur Prüfungsvorbereitung: 

• D.P.F.Möller: Rechnerstrukturen, Springer Verlag, 2003 

• J.Teich: Digitale Hardware/Software-Systeme, Springer Verlag, 

1997 

• F.Vahid, T.Givargis: Embedded Systems Design, John Wiley & 

Sons, Inc, 2002


Literatur 

• P.J.Antsaklis, K.M.Passino: An Introduction to Intelligent and Autonomous 

Control, Kluwer Academic Publ., 1993 

• D.W.Lewis: Fundamentals of Embedded Software, Prentice Hall 

Publ., 2002 

• G.de Micheli, M.Sami: Hardware/Software Co-Design, Kluwer 

Academic Publ. 1994 

• D.P.F.Möller: Responsive Systeme, Embedded Systems and 

Embedded PCs, In: High Reliable Hard- and Software Software 

Systems, pp.15-22 Elektronik Praxis Verlag, 1999 

• D.P.F.Möller: Rechnerstrukturen, Springer Verlag, 2003 

• W.Schmitt, W.C. von Wendorff, K.Westerholz: Embedded-Control- 

Architekturen, Hanser Verlag, 1999 

• J.Teich: Digitale Hardware/Software-Systeme, Springer Verlag, 

1997 

• F.Vahid, T.Givargis: Embedded Systems Design, John Wley & 

Sons, Inc, 2002


1. Grundlagen eingebetteter Systeme 

1.1 Überblick Embedded Systems 

1.2 Strukturkonzept eingebetteter Systeme 

1.3 Grundlagen eingebetteter Systeme im Kontext Heterogenität und 

Durchgängigkeit des Systementwurfs 

1.4 Echtzeitfähigkeit/Responsivität eingebetteter Systeme 

1.5 Embedded Intelligenz: Taktile und haptische Komponenten 

eingebetteter Systeme 

1.6 Beispiele eingebetteter Systeme: 

1.6.1 Webgesteuerte Kopierer 

1.6.2 Webgesteuerte Verkaufsautomaten 

1.6.3 Wetterstation 

1.6.4 Hochleistungsantrieb


Embedded Systems (Eingebettete Systeme) 

sind 

informationsverarbeitende Systeme 

bestehend aus Hardware- und Softwarekomponenten, als integraler 

Bestandteil komplexer mikroelektronischer bzw. mechatronischer 

Systeme, die diese, meist interaktiv, steuern bzw. regeln. 

Eingebettete Systeme sind in der Regel in in größere, häufig heterogene 

Umgebungen eingefügt. Damit ist sowohl die HW als auch die SW für 

spezielle Anwendungsfelder zu entwerfen, um geforderte dedizierte 

Funktionen innerhalb des Gesamtsystems auszuführen. Im Rahmen 

responsiver Systeme müssen eingebettete Systeme darüber hinaus 

spontan und zeitgerecht auf Ereignisse aus der Umgebung reagieren.


Architekturkonzepte: 

• Standard µCs – die neben dem Standardprozessorkern weitere 

unabhängig arbeitende Einheiten für spezielle Aufgaben auf dem 

Chip integrieren – als zentraler, jeweils auf die Anwendung 

angepasster Bestandteil des eingebetteten Systems 

• spezielle programmierbare Logikhardwarekomponenten, deren 

HW-Architektur wiederum Bestandteil des eingebetteten Systems 

ist.


• Embedded computing systems 

• Computing systems embedded 

within electronic devices 

• Hard to define. Nearly any 

computing system other than a 

desktop computer 

• Billions of units produced yearly, 

versus millions of desktop units 

• Perhaps 50 per household and per 

automobile 

Computers are in here... 

and here... 

and even here... 

Lots more of these, 

though they cost a lot 

less each.


Anti-lock brakes 

Auto-focus cameras 

Automatic teller machines 

Automatic toll systems 

Automatic transmission 

Avionic systems 

Battery chargers 

Camcorders 

Cell phones 

Cell-phone base stations 

Cordless phones 

Cruise control 

Curbside check-in systems 

Digital cameras 

Disk drives 

Electronic card readers 

Electronic instruments 

Electronic toys/games 

Factory control 

Fax machines 

Fingerprint identifiers 

Home security systems 

Life-support systems 

Medical testing systems 

Modems 

MPEG decoders 

Network cards 

Network switches/routers 

On-board navigation 

Pagers 

Photocopiers 

Point-of-sale systems 

Portable video games 

Printers 

Satellite phones 

Scanners 

Smart ovens/dishwashers 

Speech recognizers 

Stereo systems 

Teleconferencing systems 

Televisions 

Temperature controllers 

Theft tracking systems 

TV set-top boxes 

VCR’s, DVD players 

Video game consoles 

Video phones 

Washers and dryers 

…….


Eingebettete Systeme: wohldefinierte Architekturen bezüglich der Entscheidung, 

welche Systemteile besser in Hardware bzw. Software realisierbar 

sind; sowohl in heterogenen Umgebungen, als auch in mittleren 

bis kleinen Elektronik-Systemen für spezielle Anwendungen entworfen; 

führen dedizierte Funktionen innerhalb des Gesamtsystems aus.


Beispiel Embedded System: Digitalkamera 

CCD 

Digital camera chip 

A2D 

CCD preprocessor 

Pixel coprocessor 

D2A 

lens 

JPEG codec 

Microcontroller 

Multiplier/Accum 

DMA controller 

Display ctrl 

Memory controller ISA bus interface UART LCD ctrl 

• Einzelfunktion – Digital Kamera 

• Straffe Vorgaben – preiswert, batteriebetrieben, klein, schnell 

• Reaktiv und Echtzeit – nur zu einem geringen Grad

1.3 Grundlagen eingebetteter Systeme 

Eingebettete Systeme: 

• mikroelektronisch basierte Systeme mit Querschnittfunktion zu 

vielen Technologiebereichen, 

• erfordern Entwurfsmethodik für komplexe Strukturen mit analogen 

digitalen, hybriden Komponenten unter Einbindung geeigneter 

Schnittstellen zwischen den unterschiedlichen Komponenten, einschließlich 

Einbettung in die Systemumgebung. Komplexität entsteht 

nicht durch Anzahl der Einzelkomponenten sondern durch 

Heterogenität sowohl in Hardware als auch in Software. 

Daraus resultieren: 

• vielfältigere Anwendungen, 

• höhere Systemkomplexität/Leistungsanforderungen, 

• kürzere Time-to-Market in Entwicklung&Produktion, 

• Senkung der Entwurfs- und Testkosten durch HW/SW-Partitionierung, 

d.h. Aufteilung der Funktionalität in HW- und SW-Komponenten


Vorteile eingebetteter Systeme: 

• Verringerter Flächenbedarf für Logikfunktionen bei gleichzeitig 

höherer Betriebssicherheit und Testbarkeit 

• Leiterplattenentflechtung durch frei wählbares PIN-Layout 

• Erforderliches Re-Design infolge veränderter Systemanforderungen 

durch Umprogrammieren 

• Hohe Integration und spezielle Schutzeinrichtungen gegen 

unerlaubtes Auslesen -bieten optimalen Know-How-Schutz- 

• Effektiver Entwurf durch CAD/CAE-Werkzeuge 

• Entwurf anwendungsspezifischer Prozessoren durch VHDL-Modell 

in verschiedenen Entwurfsebenen: 

# algorithmische Ebene 

# Register-Transfer-Ebene 

# Logikebene


VHDL-Entwurf beginnt mit Spezifikation: 

• Verhaltensbeschreibung auf algorithmischer Ebene 

• Verhaltensbeschreibung auf RT-Ebene z.B. VHDL-Modell 

• Netzliste auf Logikebene (Herstellerunabhängigkeit) auf der Stufe 

der Synthese 

• Netzliste auf Logikebene (herstellerspezifisch, z.B. VHDL, EDIF) 

d.h. Technologie einschließlich Erzeugung Testbitmuster, Place & 

Route, Layout

VHDL 

Entity 

Schnittstellenbeschreibung (Parameter, I/O-Signale) 

Architecture 

Verhaltens- oder Strukturale Beschreibung 

Configuration 

Parametrisierung des Designs, Auswahl der Architektur und von Submodulen 

Package 

'Include' für Typen, oft benötigte Funktionen, Konstanten, Komponenten

VHDL 

Entity (Schnittstellenbeschreibung): 

Innerhalb der Entity 

der zu beschreibenden, zu modellierenden oder zu synthetisierenden 

Komponente (oder des kompletten Systems) 

werden alle Ein- und Ausgänge zur Außenwelt, zugehörige 

Unterprogramme, Konstanten und weitere Vereinbarungen benannt.

VHDL 


Beispiel für Entwurfseinheit ENTITY in dem Bezeichner, spezifische Schlüsselwörter, 

in Großbuchstaben angegeben werden 

Beispiel: 

ENTITY entity_name IS 

[PORT (port_list);] 

END [entity_name]; 

entity_name gibt Namen des Systems bzw. des Teilsystems an auf den sich 

die jeweilige Umgebung des Systems bzw. des Teilsystems bezieht. 

port_list gibt Liste von entsprechenden Ein- und Ausgangsignalen des Systems 

bzw. des Teilsystems an.

VHDL 


ENTITY: a und b als Eingangsport und c als Ausgangsport definiert. 

Beispiel: 

ENTITY and_gate IS 

PORT (a, b : IN Bit; 

c : OUT Bit); 

END and_gate; 

IN besagt das Datenfluss ins System hineingerichtet ist, d.h. Port kann nur 

gelesen aber nicht beschrieben werden. 

OUT besagt das Datenfluss aus dem System herausgerichtet ist, d.h. Port kann 

nur beschrieben aber nicht gelesen werden. 

Um PORT sowohl lesen als auch beschreiben zu können kennt VHDL Konstrukt 

INOUT für bidirektionalen Datenfluss. Darüber hinaus gibt es den BUFFER, bei 

dem bidirektionaler Datenfluss vorliegt, Konstrukt nur von einer einzigen Quelle 

im Entwurf beschrieben werden.

VHDL 

Architecture (Architektur): 

Innerhalb der Architektur des Modells wird die Beschreibung der 

Funktionalität angegeben, während Entity lediglich die Schnittstellen 

enthielt. Entwurfssicht (Struktur, Verhalten) wird entscheidend innerhalb 

dieser Beschreibung integriert, keine strikte Trennung vorgeschrieben. 

Für eine Entity können mehrere Architekturen angegeben werden, die je 

nach zu erreichendem Ziel eher funktional oder strukturell angelegt sein 

können.

VHDL 


Beispiel: 

ARCHITECTURE Verhalten OF and_gate IS 

--Declaration Region 

BEGIN 

c

VHDL 


Architekturkonzept: Schlüsselwort ARCHITECTURE, hat Namen, wobei 

auf Schlüsselwort OF Name der Entity folgt, der Architekturkonzept 

zugehörig ist. 

Vor Bezeichner BEGIN werden architekturspezifische Objekte deklariert. 

Zwischen Bezeichnern BEGIN und END wird Funktionsbeschreibung der 

Entity angegeben. 

Bedingungssatz nach Signalzuweisung c

VHDL 

Beispiel: fasst Schnittstelle und Architektur zusammen 

ENTITY and-gate IS 

PORT (a,b : IN Bit; 

c : OUT Bit); 

END and_gate; 

ARCHITECTURE Verhalten OF and-gate IS 

BEGIN 

c

VHDL 


Neben relationalen Operationen, z.B. StaticSignal Assignment

VHDL 

Configuration (Konfiguration): 

Um bei mehreren vorhandenen Architekturen, zugehörig zu einer Entity, 

für den Simulations- oder Syntheseprozess eine konkrete Konfiguration 

auszuwählen, wird eine entsprechende CONFIGURATION zum 

Übersetzungsprozess angegeben. Innerhalb dieser können Architekturvarianten 

und Submodule ausgewählt werden, ferner bei hierarchischen 

Modellen Parameter und Architekturauswahlen an die untergeordneten 

Modelle übergeben werden.

VHDL 

Configuration (Konfiguration): 

CONFIGURATION repräsentiert die zum Übersetzungsprozess zugehörige 

Konfiguration die einer beschriebenen Architektur eine bestimmte 

Entity zuordnet bzw. angibt welche Zuordnungen für die ggf. 

verwendeten Submodule in der Architektur gelten. 

Beispiel: 

CONFIGURATION and_gate_config OF and_gate IS 

FOR Verhalten 

END FOR; 

END and_gate_config;

VHDL 

Package: 

Typ- oder Objektdeklarationen, Beschreibungen von Prozeduren und 

Funktionen, die für mehrere VHDL-Beschreibungen benötigt werden, 

können in einem Package zusammengefasst werden. Verwendung 

dieser Basisstruktur ist optional, wobei Packages >standard< und 

>textio< in VHDL obligatorisch sind.

VHDL Modellierung 

Schnittstelle nach außen 

Modell 

Eine Entity pro Modell 

Strukturale 

Beschreibung 

Verhaltensbeschreibung 

Kombinierte 

Beschreibung 

Mehrere Architekturen mit 

verschiedenen Entwurfssichten 

Konfiguration 1 Default 

Konfiguration 2 

Mehrere Konfigurationen, u.a. 

auch Default möglich


Eingebettete Systeme können als 

• Mikroprozessor oder Mikrocontroller 

• FPLD 

• Hardware-Software-Partitionierung 

realisiert werden. Einheitliche Beschreibung des Entwurfs eingebetteter 

Systeme durch eine Metrik, die den Erfüllungsgrad einer Zugehörigkeitsfunktion 

abbildet in der allgemeinen Form der Tripelnotation


Angewandt auf die drei Realisierungskonzepte folgt: 

• Mikroprozessor/Mikrocontroller 

min E(ψ) = E(1,0,0) 

d.h. Kostenfunktional optimal erfüllt, Performance und Realtime 

Anforderung nicht 

• FPLD-Architektur 

min E(ψ) = E(0,1,1) 

d.h. Kostenfunktional wird nicht Rechnung getragen, wohl aber 

Performance und Realtime Verhalten 

• Hardware-Software-Partitionierung 

min E(ψ) = E(1,1,1) 

d.h. bei Hardware-Software-Partitionierung wird Architektur 

erzeugt welche der eingeführten Metrik optimal genügt


Beim HW/SW-Co-Design wird anwendungsspezifische HW/SW Partitionierung 

erzeugt auf Grundlage der eingeführten Tripelnotation 

Speicher FPLD/ASIC/ASIP Prozesser/Controller 

Kern RES 1 

Kern RES n 

Eingebettetes System 

Eingebettete Systemumgebung

1.3 Grundlagen eingebetteter Systeme


Für responsive eingebettete Systeme wird für Tripelnotation 

min(ψ) = E(0,1,1) Realisierung angegeben die Prozessorkern in FPLD 

implementiert 

EPROM 

A0 .. A8 

FPLD 

Prozessor 

Kern 

D0 .. D3 

/RD 

/WR 

RAM 

I/O-Ports


Prozessorkern wird als VHDL-Konstrukt erzeugt und mit weiteren 

Systemkomponenten, die hardwaretechnisch realisiert sein können, 

im Rahmen des Co-Design zusammengebunden ⇒ softwareseitige 

Realisierung des Prozessorkerns in die hardwareseitige 

Systemumgebung integriert und mittels Co-Design, Co-Simulation und 

Co-Test optimiert. 

Responsivität des embedded System ist erfüllt wenn ψ R =1 erfüllt ist 

und die Performance des Systems die Zugehörigkeit 1 aufweist. Nach 

Optimierung wird Prozessorkern z.B. in geeignetem FPLD umgesetzt, 

Dabei ist darauf zu achten, das kein Performanceverlustauftritt.

LIBRARY ieee; 

USE ieee.std_logic_1164.ALL; 

ENTITY add4bit IS 

PORT (a , b : IN std_logic_vector (3 DOWNTO 0) := "0000"; 

sum : OUT std_logic_vector (3 DOWNTO 0); 

carry : OUT std_logic);END add4bit; 

ARCHITECTURE arch_struc OF add4bit IS 

SIGNAL cout0, cout1, cout2 : std_logic; 

COMPONENT fa_behav 

PORT (a_in, b_in, c_in : IN std_logic := '0'; 

sum, carry : OUT std_logic); 

END COMPONENT; 

COMPONENT fa_dataf 

PORT (a_in, b_in, c_in : IN std_logic; 

sum, carry : OUT std_logic); END COMPONENT; 

BEGIN 

fa_0 : fa_behav 

PORT MAP (c_in => OPEN, b_in => b(0), a_in => a(0), 

carry => cout0, sum => sum(0)); 

fa_1 : fa_dataf 

PORT MAP (a(1), b(1), cout0, sum(1), cout1); fa_2 : fa_dataf 

PORT MAP (a(2), b(2), cout1, sum(2), cout2); fa_3 : fa_dataf 

PORT MAP (a(3), b(3), cout2, sum(3), carry); 

END arch_struc; 

CONFIGURATION conf_add4bit OF add4bit IS 

FOR arch_struc 

FOR fa_0 : fa_behav 

USE ENTITY work.fa_behav (arch_behav); 

END FOR; 

FOR fa_1, fa_2, fa_3 : fa_dataf 

USE ENTITY work.fa_dataf (arch_dataf); 

END FOR; 

END FOR; 

END conf_add4bit;


Eingebettete Systeme gekennzeichnet durch: 

• Einzelfunktionalität→spezifische Funktion z.B. pager 

• Responsivität→Realtime, Hard Realtime, d.h. Reaktionszeit auf 

Änderungen 

• Feste constraints→constraints bezüglich Entwurfsmetrik; d.h. 

Beschreibung der Implementierungseigenschaften (Features) 

Kosten 

Größe 

Performance 

Power 

etc.



NRE:(nonrecuring engineering cost): Einmalige Entwicklungskosten des 

ES → nach Abschluss der ES-Entwicklung können beliebige Stückzahlen 

produziert werden ohne das es zu zusätzlichen Entwicklungskosten 

kommt 

UC: (Unit cost): Stückkosten des ES ohne NRE 

Size: Abmaße des ES; für SW häufig in Bytes und für HW in Gates bzw. 

Transistoren angegeben 

Performance: Ausführungszeit des ES 

Power: Stromverbrauch 

Flexibility: Möglichkeit die Funktionalität des ES zu verändern ohne NRE 

stark zu steigern; SW typischerweise sehr flexibel 

Time-to-Prototype: Zeit die erforderlich ist um lauffähige Version des ES 

zu realisieren 

Time-to-Market: Zeit die erforderlich ist um vermarktungsfähige Version 

des ES zu realisieren; berücksichtigt Entwicklungszeit, Produktionszeit, 

Test/Evaluation


Maintainability: Möglichkeit das ES nach dem 1. Release zu modifizieren 

Correctness: Systemfunktionalität des ES wurde korrekt implementiert; 

Testfunktionen implementiert 

Safety: sicherer Betrieb des ES


Design metric competition - improving one may worsen 

others 

lens 

CCD 

Performance 


A2D 

JPEG codec 


CCD preprocessor 

Power 

NRE cost 



Size 

D2A 


Display ctrl 

Memory controller ISA bus interface UART LCD ctrl 

• Expertise with both software 

and hardware is needed to 

optimize design metrics 

• Not just a hardware or 

software expert, as is 

common 

• A designer must be 

comfortable with various 

technologies in order to 

choose the best for a given 

application and constraints 

Hardware 

Software


Time-to-market: a demanding design metric 

Revenues ($) 

Time (months) 

• Time required to develop a 

product to the point it can be 

sold to customers 

• Market window 

• Period during which the 

product would have highest 

sales 

• Average time-to-market 

constraint is about 8 months 

• Delays can be costly


Losses due to delayed market entry 

Revenues ($) 

Market rise 

D 

On-time Delayed 

entry entry 

On-time 

Delayed 

W 

Peak revenue 

Peak revenue from 

delayed entry 

Market fall 

Time 

2W 

• Einfaches Erlös Modell 

• Produkt Lebensdauer = 

2W, Spitze bei W 

• Time of Market; Eintritt 

definiert Triangel, representiert 

Marktpenetration 

• Triangelfläche gleich Erlös 

• Verlust 

• Differenz zwischen on-time 

und verzögerte Trianglefläche


Losses due to delayed market entry (cont.) 

Revenues ($) 

Market rise 

D 

On-time Delayed 

entry entry 

On-time 

Delayed 

W 

Peak revenue 

Peak revenue from 

delayed entry 

Market fall 

Time 

2W 

• Area = 1/2 * base * height 

• On-time = 1/2 * 2W * W 

• Delayed = 1/2 * (W-D+W)*(W- 

D) 

• Percentage revenue loss = (D(3W- 

D)/2W 2 )*100% 

Example: 

– Lifetime 2W=52 wks, delay D=4 wks 

– (4*(3*26 –4)/2*26^2) = 22% 

– Lifetime 2W=52 wks, delay D=10 wks 

– (10*(3*26 –10)/2*26^2) = 50% 

– Delays are costly!


Time-to-Market Metrik: 

• Rechtzeitigkeit des Markteintritts hat entscheidende Bedeutung für 

den wirtschaftlichen Erfolg des ES 

• Marktfenster für ES sind relativ kurz 

• Verspätete Markteinführung hat negative Auswirkungen auf den 

wirtschaftlichen Erfolg des ES 

Prozentual entgangener Gewinn = (On-Time-Verspätet)/On- 

Time)*100% 

Prozentual entgangener Gewinn = (V(3*H-V)/2*H²)*100% 

Fläche On-Time Dreieck = H²; Fläche verspätetes Dreieck= 0.5(H-V+H)*(H-V) 

mit H = Höhe des Dreiecks und V als Verspätung 

Beispiel: 

Produktlebenszeit 1 Jahr (52 Wochen), d.h. H = 26 

V = 4 Wochen → prozentual entgangener Gewinn 22%; bei V = 10 → 50% 

• Komplexität der ES nimmt infolge der Leistungsfähigkeit der HW zu 

• Anforderungen an ES Entwicklung und Entwickler nehmen zu


NRE and unit cost metrics 

• Costs: 

• Unit cost: the monetary cost of manufacturing each copy of the 

system, excluding NRE cost 

• NRE cost (Non-Recurring Engineering cost): The one-time 

monetary cost of designing the system 

• total cost = NRE cost + unit cost * # of units 

• per-product cost = total cost / # of units 

= (NRE cost / # of units) + unit cost 

• Example 

– NRE=$2000, unit=$100 

– For 10 units 

– total cost = $2000 + 10*$100 = $3000 

– per-product cost = $2000/10 + $100 = $300 

Amortizing NRE cost over the units results in an 

additional $200 per unit


NRE and unit cost metrics 

• Compare technologies by costs -- best depends on quantity 

• Technology A: NRE=$2,000, unit=$100 

• Technology B: NRE=$30,000, unit=$30 

• Technology C: NRE=$100,000, unit=$2 

$200,000 

A 

$200 

A 

total c ost (x1000) 

$160,000 

$120,000 

$80,000 

B 

C 

per product cost 

$160 

$120 

$80 

B 

C 

$40,000 

$40 

$0 

0 800 1600 2400 

Number of units (volume) 

• But, must also consider time-to-market 

$0 

0 800 1600 2400 

Number of units (volume)


NRE und Unit Cost Design Metrik: 

Annahme: Es sind drei Technologien für das ES Design vorhanden 

Technologie A hat NRE Kosten von Є 2.000 und Stückkosten von Є 100 

Technologie B hat NRE Kosten von Є 30.000 und Stückkosten von Є 30 

Technologie C hat NRE Kosten von Є 100.000 und Stückkosten von Є 2 

Daraus lassen sich die Gesamtkosten (Total Cost) über der Stückzahl 

(Number of units) angeben wie folgt: 

Gesamtkosten = NRE Kosten + Stückkosten * Stückzahl 

Technologie A hat die geringsten Gesamtkosten bei kleinen Stückzahlen 

(1-400), 

Technologie B hat die geringsten Gesamtkosten bei mittleren 

Stückzahlen (400-2500), 

Technologie c hat die geringsten Gesamtkosten bei großen Stückzahlen 

(>2500)


NRE und Unit Cost Design Metrik: 

Größere Stückzahlen erlauben eine schnelle Amortisation der NRE und 

damit geringere Produktkosten 

Für die Produktkosten in Abhängigkeit des Volumens gilt 

Produktanteilige Kosten = Gesamtkosten / Stückzahl 

= NRE Kosten / 

Stückzahl+Stückkosten 

Damit folgt für Technologie C bei einem Volumen von 200.000, dass der 

Beitrag der produktanteiligen Kosten bezüglich der NRE bei 

Є 1000.000/200.000 

liegt, d.h. bei Є 0,50 und die produktanteiligen Kosten damit 

Є 0.50+Є 2,00 = Є 2,50. 

Je größer die Stückzahl desto geringer die anteiligen Produktkosten, da 

die NRE Kosten auf die größere Stückzahl aufgeteilt werden können


Three key embedded system technologies 

• Technology 

• A manner of accomplishing a task, especially using technical 

processes, methods, or knowledge 

• Three key technologies for embedded systems 

• Processor technology 

• IC technology 

• Design technology


Funktionalität unterschiedlicher Prozesssortypen: 

a) general purpose (SW); b) application specific; c) single purpose (HW)



General-purpose processors 

• Programmable device used in a variety of 

applications 

• Also known as “microprocessor” 

• Features 

• Program memory 

• General datapath with large register file 

and general ALU 

• User benefits 

• Low time-to-market and NRE costs 

• High flexibility 

• “Pentium” the most well-known, but there 

are hundreds of others 

Controller 

Control 

logic and 

State 

register 

IR 

PC 

Program 

memory 

Assembly code 

for: 

total = 0 

for i =1 to … 

Datapath 

Register 

file 

General 

ALU 

Data 

memory


General Purpose Processor (µP)in ES 

• Programmierbar 

• Time –to-Market kurz 

• Kosten auch bei kleinen Stückzahlen gering da Halbleiterhersteller 

die NRE Kosten auf die gesamte Stückzahl verteilt 

• Flexibilität groß da nur Code geändert werden muss 

An ES designer simply uses a GPP by programming the processor's 

memory to carry out the required functionality 

Diese Vorgehensweise bei der Implementierung entspricht einer 

Softwarelösung


GPP 

• Processor 

• Digital circuit that performs a 

computation tasks 

• Controller and datapath 

• General-purpose: variety of computation 

tasks 

• Single-purpose: one particular 

computation task 

• Custom single-purpose: non-standard 

task 

• A custom single-purpose processor 

may be 

• Fast, small, low power 

• But, high NRE, longer time-to-market, 

less flexible 

lens 

CCD 


A2D 

JPEG codec 


CCD 

preprocessor 



Display 

ctrl 

D2A 


Memory controller ISA bus interface UART LCD ctrl


Kombinatorischer Logikentwurf 

A) Problemstellung 

B) Wahrheitstabelle 

C) Ausgangsgleichungen 

y ist 1 wenn a ist 1, oder b und c 

sind 1. 

z ist 1 wenn b oder c ist 1, aber nicht 

beide, oder wenn alle 1 sind 

D) Minimierte Ausgangsfunktion 

y 

a bc 00 01 11 10 

0 0 0 1 0 

1 

1 

z 

a bc 00 

0 0 

1 

0 

1 1 1 

y = a + bc 

01 11 10 

1 0 1 

1 1 1 

Eingänge Ausgäng 

a b c y e z 

0 0 0 0 0 

0 0 1 0 1 

0 1 0 0 1 

0 1 1 1 0 

1 0 0 1 0 

1 0 1 1 1 

1 1 0 1 1 

1 1 1 1 1 

a 

b 

c 

y = a'bc + ab'c' + ab'c + abc' + abc 

z = a'b'c + a'bc' + ab'c + abc' + abc 

E) Logikglieder 

y 

z 

z = ab + b’c + bc’


Sequentieller Logikentwurf 

A) Problemstellung 

C) Implementations Model 

D) Zustands Tabelle (Moore-Type) 

Entwicklung Taktunterteilung 

welche das existierenden Takt- 

Signal derart unterteilt das jeweils 

nach vier Takten eine 1 am 

Ausgang anliegt 

a=0 

B) Zustands-Diagramm 

x=0 

0 

a=1 

x=1 

3 

a=0 

a 

Kombinatorische Logik 

Q1 Q0 

Zustandsregister 

I1 I0 

x 

I1 

I0 

Eingang Ausgang 

Q1 Q0 a I1 I0 

0 0 0 0 0 

0 0 1 0 1 

0 1 0 0 1 

0 1 1 1 0 

1 0 0 1 0 

1 0 1 1 1 

1 1 0 1 1 

1 1 1 0 0 

x 

0 

0 

0 

1 

a=1 a=1 

a=0 

1 

a=1 

2 

x=0 

x=0 

a=0 

Implementations Model gegeben: 

• Sequentieller Logikentwurf kann in 

kombinatorischen Logikentwurf überführt werden


Sequentieller Logikentwurf 

E) Minimierte Ausgangsgleichungen F) Kombinatorische Logik 

I1 Q1Q0 

a 00 01 11 10 

a 

0 0 0 1 1 

I1 = Q1’Q0a + Q1a’ + 

1 

Q1Q0’ 

0 1 0 1 

x 

I0 Q1Q0 

00 01 11 

a 

0 0 1 1 

10 

0 

I0 = Q0a’ + Q0’a 

I1 

1 

1 0 0 1 

x 

a 

Q1Q0 

00 01 11 10 

0 

1 

0 

0 

0 

0 

1 

1 

0 

0 

x = Q1Q0 

Q1 Q0 

I0


Single-Purpose Processor 

• Digital circuit designed to execute exactly one 

program 

• coprocessor, accelerator or peripheral 

• Features 

• Contains only the components needed to 

execute a single program 

• No program memory 

• Benefits 

• Fast 

• Low power 

• Small size 

Controller 

Control 

logic 

State 

register 

Datapath 

index 

total 

+ 

Data 

memory


Single Purpose Processor (SPP) in ES 

• Digitales HW-System welches nur ein Programm ausführt; 

Beispiel: Digitalkamera; alle Komponenten, bis auf den µC sind SPP


Single Purpose Processor (SPP) in ES 

Beispiel: Digitalkamera; alle Komponenten, bis auf den µC sind SPP 

JEPEG Code führt ein einzelnes Programm zur Datenkompression und 

Datendekompression von Video Sequenzen aus. 

An ES designer may create a SPP by designing a custom digital circuit 

Diese Vorgehensweise bei der Implementierung entspricht einer Hardwarelösung 

• FPLD 

• FPGA 

• pASIC 

• VHDL


Application Specific Processors (ASIP) in ES 

• ASIP: programmierbarer Prozessorkern für eine Klasse bestimmter 

Anwendungen, die sich durch gleiche Charakteristiken darstellen 

lassen, z.B.: 

~Embedded Control (EC) 

~DSP 

~Telekommunikation 

µC und DSP sind zwei typische Vertreter für ASIPs 

• µC: µP der für EC Anwendungen optimiert wurde 

• DSP: µP der für digitale Signalverarbeitung optimiert wurde, 

repräsentiert durch spezielle Tasks wie 

~Signalfilterung 

~Transfomationen 

d.h. rechenintensive mathematische Operationen


µC 

• Ein-Chip µP: typischerweise für ereignisgesteuerte Echtzeit- 

Regelung technischer Prozessen eingesetzt. Häufig für EC 

eingesetzt die rauen Umwelteinflüssen ausgesetzt sind 

• Repräsentiert Integration einer CPU mit Speicher und 

Peripherie auf einem Chip 

• Vielzahl vom µC enthalten µP, der zuerst für General Purpose 

Anwendungen entwickelt und später mit Veränderungen im 

Embedded Bereich eingesetzt wurde. 

Beispiele: Motorola HC11 und 68K-Familie, deren Vorgänger 

der 6800 und der 68000 sind, Intel 8096, PIC (Mikrochip). 

Allerdings gibt es eine Reihe von Architekturen, die direkt für 

embedded Anwendungen entwickelt wurden, zu ihnen zählen 

M-Core TM , TriCore TM , die SH7000, die 8051- und die C166- 

Familie. Auf hohe I/O-Leistung, niedrigen Leistungsbedarf, 

hohe Codedichte und niedrige Produktionskosten optimiert.


µC 

⇒ 

⇒ 

⇒ 

⇒ 

In den 80er Jahren wurden Ein-Chip-Computer in µC umgenannt, 

die Produkte dahinter blieben teilweise die gleichen. 

Ende der 80er Jahre der Begriff EC. Damit wollte man sich gegenüber 

den programmierbaren Systemen, wie dem PC abgrenzen. 

ES sind dediziert für eine Anwendung entworfen, so dass das ganze 

Programm als ROM oder EPROM fester Bestandteil des Pro-duktes 

ist und nicht vom Anwender verändert wird. 

in den 90er Jahren wurde durch eine weitere Integration, der breiten 

Nachfrage nach 16 Bit Controllern und die zunehmende Vernetzung 

der Controller durch standardisierte Protokolle charakterisiert


IC technology 

• The manner in which a digital (gate-level) implementation is mapped 

onto an IC 

• IC: Integrated circuit, or “chip” 

• IC technologies differ in their customization to a design 

• IC’s consist of numerous layers (perhaps 10 or more) 

• IC technologies differ with respect to who builds each layer 

and when


IC technology 

CMOS Transistor 

• Zentrale elektrische Komponente in digitalen Systemen 

• Funktion als Ein/Aus Schalters 

• Gatespannung steuert den Strom vom Source zum Drain 

source 

gate 

Leitend wenn 

gate=1 

1 

gate 

drain 

IC Gehäuse 

IC 

source 

oxide 

channel 

drain 

Silicon substrate


IC technology 

• Three types of IC technologies 

• Full-custom/VLSI 

• Semi-custom ASIC (gate array and standard cell) 

• PLD (Programmable Logic Device)


Full-custom/VLSI 

• All layers are optimized for an embedded system’s particular digital 

implementation 

• Placing transistors 

• Sizing transistors 

• Routing wires 

• Benefits 

• Excellent performance, small size, low power 

• Drawbacks 

• High NRE cost (e.g., $300k), long time-to-market


VLSI 

VLSI technology used to speed up the implementation of powerful digital 

circuits at low cost. Based on VLSI it has become possible building chips 

with more than 10 7 transistors, as exemplified by today state-of-the-art µP 

like Intel Pentium. Chips are realized using full customized approaches, 

where all parts of the VLSI-Circuit-Design are tailor-made to meet the 

specific requirements of the design. Semi-custom approaches like 

Standard Cells (SC) and Mask-Programmed Gate Arrays (MPGA) have 

provided an easier way of designing and manufacturing Application 

Specific Integrated Circuits (ASICs). In MPGA all mask layers that define 

the logic circuit structure of the chip are pre-defined by the manufacturer, 

except those that specify the final metal layers, that are customized to 

connect transistors in the array, because MPGAs consist of rows of


Semi-custom 

• Lower layers are fully or partially built 

• Designers are left with routing of wires and maybe placing some 

blocks 

• Benefits 

• Good performance, good size, less NRE cost than a full-custom 

implementation (perhaps $10k to $100k) 

• Drawbacks 

• Still require weeks to months to develop


PLD (Programmable Logic Device) 

• All layers already exist 

• Designers can purchase an IC 

• Connections on the IC are either created or destroyed to 

implement desired functionality 

• Field-Programmable Gate Array (FPGA) very popular 

• Benefits 

• Low NRE costs, almost instant IC availability 

• Drawbacks 

• Bigger, expensive (perhaps $30 per unit), power hungry, slower

Grundlagen PLD 

PLD in 

• Simple PLD (monolithische PLD), 

• Complex PLD (blocksegmentierte PLD) 

• Field-Programmable-Gate-Arrays (Channel-Array-PLD) 

eingeteilt. 

Einteilung willkürlich, weder vollständig noch disjunkt, entstammt dem 

Bemühen zur Schaffung einer strukturellen Übersicht


Simple PLD: 

beinhalten programmierbaren Block 

⇒ Logikblock 1. Ordnung 

⇒ Ein- und Ausgänge als Anschlüsse nach außen geführt 

⇒ Ausgänge rückkoppelbar 

⇒ Anzahl der Standard-Gatterfunktionen beträgt 100 bis 500 

⇒ über 20 bis 44 Anschlusspins belegbar 

⇒ Intern finden sich UND (AND), ODER (OR), NICHT-UND (NAND), 

NICHT-ODER (NOR) Verknüpfungsglieder, als einheitliche Struktur 

⇒ Ausgänge häufig konfigurierbar ausgelegt, als Ausgangs Makrozellen 

(Output Macro Cell). 

Beispiele für SPLD sind: 

• PAL (PAL = Programmable Arrary Logic), 

• GAL (GAL = Generic Array Logic), 

• FPLA (Field Programmable Logic Array) Bausteine.


Programmierbarer logischer Block 1. Ordnung 

⇒ repräsentiert innerhalb programmierbarer Logikbausteine atomare 

Einheit, 

⇒ so programmierbar, dass Signale zu- bzw. abschaltbar sind, 

⇒ Zuteilung bzw. Wegnahme von Verknüpfungs- bzw. Verbindungsressourcen 

nicht möglich. 

Zahl der Eingänge eines Logikblock 1. Ordnung weist festgelegten 

maximalen Wert auf. 

Logikblöcke 2. und höherer Ordnung aus veränderlichen Verbindungsressourcen 

zwischen Logikblöcken niedrigerer Ordnung ableitbar.


CPLD (CPLD = Complex Segmented Block Device): 

als interne Kopplung mehrerer SPLD (SPLD = Simple Programmable 

Logic Device) betrachtet 

⇒ enthalten Logikblöcke 2. Ordnung, 

⇒ besitzen eine Blockstruktur wie beispielsweise GALs, 

⇒ sind programmierbar, mit programmierbaren Verbindungen zwischen 

den Blöcken. 

⇒ Ausgänge der Blöcke nicht mehr als physikalische Anschlüsse 

verfügbar 

⇒ Anzahl der Gatterfunktionen liegt bei 500 bis 5000. 

Beispiele für CPLD sind: 

•MACH-Bausteine von Advanced Micro Devices (AMD), 

•pLSI10xx- und ispLSI10xx-Familie von Lattice, 

•MAX-Serie von Altera.


FPGA (FPGA = Field Programmable Gate Array): 

⇒ beinhalten Blockstruktur, aber viel feinere Granularität, in der Regel 

als einfache Gatter bzw. Register Struktur, 

⇒ zwischen Gattern sind dezentrale Verbindungen programmierbar, 

teilweise unterschiedliche Geschwindigkeit und Zuordnung, sog. 

shortlines bzw. longlines, 

⇒ Anschlusspins der Logikbausteine über spezielle I/O-Puffer herausgeführt, 

⇒ flexibles FPGA Konzept ermöglicht Herstellung von weit über 100.000 

Gatterfunktionen pro Baustein. 

Beispiele für FPGA findet man in der 

• Spartan FPFA-Familie von Xilinx. 

So kann beispielsweise mit dem FPGA-Baustein XCS30XL von Xilinx, 

einem Gatter-Baustein mit nur 30000 Gattern, ein PCI-Interface zum 

Preis von etwa 4 Euro realisiert werden.


Gatteräquivalente 

FPGAs 

(Channeled-Array PLDs) 

10000 

(1000...20000 Gatteräquivalente, 

10...100 

MHz) 

1000 

100 

CPLDs 

(Segmented-Block 

PLDs) (500...5000 

Gatteräquivalente, 

25...150 MHz) 

PAL, GAL, FPLA 

(bipolar, CMOS 

EPROM/ 

EEPROM/) 

LCA 20xx/30xx/31xx/40xx (Xilinx, CMOS SRAM) 

AT10xx/AT12xx (Actel, CMOS Antifuse) 

ATT1C05 (AT&T, CMOS SRAM) 

pASIC (QuickLogic u. Cypress, Vialink Antifuse) 

CP2xxxx (Crosspoint Solution, CMOS Antifuse) 

CLi600x (Concurrent Logic, CMOS SRAM) 

A 

MACH (AMD, CMOS EEPROM) 

MAX (Altera u. Cypress, CMOS EPROM) 

(is)pLSI (Lattice, CMOS EEPROM) 

FPGA (Plus Logic, CMOS EPROM) 

PEEL (ICT, CMOS EEPROM) 

PML (Signetics, CMOS EPROM) 

ATVxxxx (Atmel) 

SPLDs (monolithische PLDs) 

(100...500 Gatteräquivalente, 60...150 MHz) 

20 44 84 120 >175 

Anzahl der externen Anschlüße


PLD geringer Gatterdichte (SPLD) 

⇒ zur Realisierung einfacher Schaltnetze und Zustandsautomaten 

⇒ Ausnutzungsgrad wegen fest vorgegebener interner Struktur nicht optimal 

→ PLD hoher Gatterdichte versuchen diesen Mangel zu 

beseitigen 

CPLD 

⇒ bieten durch vorgegebene Blockstruktur Basis für die Integration 

komplexer Logikfunktionen in einem Logikbaustein die den Umfang 

mehrerer SPLD umfassen können. 

⇒ Eigenschaft vorteilhaft anwendbar wenn Logikschaltungsentwurf vorhanden, 

z.B. auf Basis von SPLD, oder Logik Partitionierung in 

Blöcken mit geringen Kommunikationsanteilen. 

⇒ wichtiges Kennzeichen für diesen Bausteintyp ist Vorhersagbarkeit 

der Arbeitsgeschwindigkeit der programmierten Logikschaltung.


FPGA 

⇒ bieten größten Freiheitsgrad, da Chipfläche weder durch Faltung noch 

durch Blockbildung im Ausnutzungsgrad eingeschränkt wird, 

⇒ durch interne Struktur der FPGA wird die automatische Synthese 

vorteilhaft unterstützt. 

Vor dem Hintergrund Heterogenität programmierbarer Logikbausteine und 

der damit verbundenen Möglichkeit digitale Systeme auf unterschiedlichen 

Komplexitätsstufen entwerfen zu können, ist vor Einsatz programmierbarer 

Logikbausteine im Anwendungszusammenhang zweckmäßigerweise 

eine technologische Bewertung durchzuführen. 

Kriterien hierfür sind: 

• Welche Komplexität soll bzw. darf der Baustein haben? 

• Wie viele interne und externe Register, Anschlüsse und Taktsignale 

werden benötigt? 

• Wie hoch darf die Stromaufnahme sein? 

• Welche Pin-zu-Pin Verzögerungszeit ist maximal zulässig?


• Wo liegen die Kosten für die in Frage kommenden programmierbaren 

Logikbausteine und für die Entwicklungswerkzeuge? 

• Sind bereits nutzbare Entwicklungswerkzeuge vorhanden? 

• Müssen geeignete Programmiergeräte angeschafft werden oder können 

bereits existierende genutzt werden? 

• In welchem zeitlichem Rahmen bewegt sich Programmierdauer, legt 

den Durchsatz innerhalb der Softwareabteilung fest ? 

• Lässt sich das Bauteil löschen und wieder programmieren und wie oft? 

• Sind Bausteine einsetzbar die im eingebauten Zustand programmierbar 

oder dynamisch rekonfigurierbar sind? 

• Lässt sich der Baustein gegen Auslesen schützen? 

• Ist der programmierbare Logikbaustein mit Testvektoren oder Boundary- 

Scan testbar? 

• Auf welchen Plattformen läuft die Entwicklungssoftware?


•Gibt es Simulationsmodelle für den ausgewählten programmierbaren 

Logikbaustein und können sowohl logische als auch laufzeitmäßige 

Simulation durchgeführt werden? 

•Gibt es mehr als einen Hersteller/Anbieter für den programmierbaren 

Logikbaustein? 

•Gibt es mehr als einen Hersteller bzw. Anbieter für die Entwicklungssoftware, 

ggf. Herstellerübergreifend? 

•Lassen sich Kriterien angeben Entwürfe zweckmäßig in einem PLD umzusetzen, 

oder ist Aufteilung auf zwei oder mehrere kleinere und in der 

Regel preisgünstigere programmierbare Logikbausteine möglich?


Anwenderprogrammierbare Logikbausteine (PLD) lassen sich durch 

‣programmierbare Elemente 

‣deren Zusammensetzung zu Logikblöcken erster und zweiter Ordnung 

beschreiben. 

Die in unterschiedlichen Ausprägungen in jedem IC dieser Klasse enthaltenen 

Grundelemente sind: 

• Eingangsblock 

• Programmierbare UND- bzw. ODER-Zelle (bzw. NAND-,NOR-Zelle) 

• Ausgangsblock 

• Programmierbare Rückkopplung


Programmierbare Rückkopplung 

Eingang 

Eingangs- 

Block 

Programmierbare 

UND/ODER- 

Matrix (Array) 

Ausgangs- 

Block 

Ausgang


Eingangsblock: 

• beinhaltet Treiber mit und ohne Invertierung 

• Eingangsregister, dessen Aufbau, hier als D-Flipflop dargestellt, 

variieren kann. 

Input_Mode 

Input 

D 

Q 

0 

1 

Invertiert 

Input_Clock 

Normal


Eingangsregister 

bei PLD mit geringer Gatterdichte in der Regel nicht vorhanden, lediglich 

spezielle PAL Bausteine weisen derartige Register auf. Die sich damit 

ergebende Vereinfachung ist nachfolgend dargestellt.


Programmierbare UND- bzw. ODER-Matrix baut auf einheitlichem 

Grundprinzip auf: 

⇒ jedes programmierbare Gatter erhält definierte Anzahl von Eingängen, 

die mit Eingangsblock oder anderer Zelle verbunden sein können so 

dass sowohl ein normaler als auch ein negierter Eingang an der Zelle 

anliegen. 

⇒ Programmierelemente im unprogrammierten Zustand intakt, d.h. nicht 

unterbrochen, bedeutet für UND-Zelle dass logische Verknüpfung 

immer logisch „0“ ergibt, für ODER-Zelle dementsprechend immer 

logisch „1“. 

⇒ offene, d.h. unterbrochene Eingänge für UND-Zellen sind mit dem 

Wert logisch „1“, für ODER-Zellen mit logisch „0“ belegt.


⇒ UND-Gatter in Matrix ständig auf logisch „0“ gehalten, wenn 

mindestens für einen Eingang beide Verbindungen unprogrammiert 

bleiben (links oben dargestellt). 

⇒ Demgegenüber hat Eingang bei dem die Verbindungen getrennt sind 

keinen Einfluss auf die logische Verknüpfung (oben rechts dargestellt). 

⇒ Untere Reihe in Abbildung zeigt weitere mögliche Kombinationen 

einer Programmierung. Unten links wird der Eingang 1 (E1) nicht 

invertiert am Ausgang wiedergegeben d.h. ohne Beeinflussung von 

E2. Demgegenüber lautet das Ergebnis der programmierbaren UND- 

Zelle, rechts unten dargestellt, /E1*E2 .


unprogrammiert 

& 

inaktiv 

& 

E1 

E1 

E2 

E2 

A = E1 

& 

A = /E1 * E2 

& 

A 

A

Dargestellte Konfiguration für Ausgangsblock gibt Anhalt für vielfältige 

Möglichkeiten übergeordnete bzw. zeitliche Funktionen des Ausgangs zu 

realisieren. 

Beispielsweise kann das logisch verknüpfte Signal (Log. Signal) durch 

das XOR Konfigurations-Bit im Pegel invertiert werden, bevor es, 

abhängig vom Logikzustand des Synchronisierungs-Bit, synchronisiert 

oder als kombinatorisch sequentielles Logikelement an den Ausgang 

weitergeleitet wird. 

Weitere Hilfsgrößen im Ausgangsblock resultieren aus spezialisierten 

Eingängen oder aus logischen Verknüpfungen innerhalb der Programmiermatrix. 


Ausgangsblock: 

legt übergeordnete bzw. zeitliche Funktionen des Ausgangs fest.


Tristate Signal: 

schaltet Treiber des Ausgangs aktiv oder passiv. 

Durch Tristate Funktion ist es möglich Ausgang zeitweise oder ganz als 

Eingang zu nutzen. 

Taktsignal Output_Clock ist an einzelne Ausgänge gekoppelt, teilweise 

auch konfigurierbar oder logisch verknüpfbar. 

Reset- bzw. Preset Bedingungen des Ausgangsblocks können wahlweise 

synchron bzw. asynchron für D-Register eingestellt werden. 

Anwender stehen damit für Schaltungsentwurf vielfältige Konfigurationsmöglichkeiten 

durch den Ausgangsblock zur Verfügung.


Tristate-Signal 

Reset (asynchron, synchron) 

Preset (asynchron, synchron) 

Output_Clock 

Log. Signal 

=1 

D 

SYN-Bit 

Q 1 

0 

Output 

XOR-Bit 

Rückkopplung


MATRIX 

UND- 

ODER- 

MATRIX


I1 

Eingänge 

I1 

I0 

I0 

ODER-Matrix 

UND- 

Matrix 

& 

& 

& 

& 

Wort0 

Wort1 

Wort2 

Wort3 

bedeutet feste Verbindung, 

programmierbare Verbindung (Fuse) 

> 1 >1 

O1 

O0 

Ausgänge


Bei schematischer Darstellung von PAL Bausteinen wird von der üblichen 

Logikdarstellung abgewichen, wie aus der Abbildung ersichtlich. 

e1 

e1 

e2 e3 

e2 

e3 

& 

a = e1*e2*e3 

& 

a = e1*e2*e3 

Normale Darstellung 

PLD-Darstellung


PAL: 

• Gruppe durch Anwender programmierbarer Logikbausteine 

• PAL Struktur beinhaltet neben programmierbarer UND-Matrix und 

festen ODER-Verknüpfungen spezielle Ausgangsblöcke, in der Regel 

als sog. Ausgangslogik Makrozelle OLMC realisiert (OLMC = Output 

Logic Macro Cell) 

• programmierbare Rückkopplungen 

• Eingangsblöcke sind nur in speziellen Bausteinen vorhanden


I0 I1 In 

.. 

.. 

& 

& 

& 

& 

UND- 

MATRIX 

programmierbar 

ODER- 

MATRIX 

fest 

.. 

.. 

> 1 

>1 

O1 

Om


Beispiel: 

Boolesche Funktion y = e1 * /e2 + /e1 * e2, die Ausgang y als Exclusive-ODER (XOR) 

Verknüpfung der Eingänge e1 und e2 beschreibt, soll in PAL-Architektur umgesetzt 

werden. 

e1 

e2 

Sicherung intakt 

& 

& 

> 1 

y 

Sicherung gebrannt


Logische Funktion y = e1 * /e2 + /e1 * e2 

E1 

& 

> 1 

Y 

E2 

&


Entwurf eines universellen Logikbausteins der vier Eingänge nach Wahl als UND, ODER, NOR 

bzw. NAND Gatter verknüpft; Logik soll in PLD Baustein implementiert werden.

Grundlagen PLD


An und Bn sind die zu addierenden Bits, Sn ist die sich ergebende Summe und Cn+1 ist 

der für die nächste Stelle sich ergebende Übertrag. 

Verknüpfung von zwei Halbaddieren mit einem Odergatter zum Volladdierer

Grundlagen PLD


Programmierung PLD: 

Zunächst wird ein Textfile erstellt der neben verschiedenen Informationen die 

logischen Zusammenhänge zwischen den Ein- und Ausgängen in Form von 

logischen Gleichungen enthält. 

Textfile wird anschließend von Logikcompiler verarbeitet, der die zur 

Programmierung des GAL Bausteins notwendigen Dateien erzeugt. 

Bei ispLSI werden diese Dateien vom PC direkt in den ispGAL Baustein geladen 

(download). 

Logische Funktion des programmierten Bausteins kann mit Test-Software 

getestet werden. Die Ein und Ausgänge des programmierten Bausteins können 

dabei interaktiv vom PC beeinflusst werden und angezeigt werden.


Erstellung des Textfiles mit den logischen Gleichungen: 

Syntax zur Beschreibung der logischen Verknüpfungen bei den verschiedenen 

Systemen teilweise etwas unterschiedlich, bei der PLDSHELL gilt: 

* entspricht AND (zB. a0 * a1) 

+ entspricht OR (zB. a3 + a2 ) 

/ entspricht NOT (zB. /a4 heißt NOT a4)



Textfile mit Booleschen Gleichungen wird mit Texteditor erstellt von PLDSHELL 

aufgerufen. PLDSHELL frei aus dem Internet ladbar (nicht mehr ganz aktuell). 

Starten PLDSHELL im DOS Modus aus dem Directory PLDSHELL. 

Mit Cursor wird EDIT Menu ausgewählt und Filename eingegeben 

Textfile für Versuch wird geladen, enthält aber noch nicht die richtigen logischen 

Gleichungen für die Aufgabe. 

Logikcompiler schreibt Format vor, welches im Textfile ersichtlich wird. 

Die ersten 7 Zeilen enthalten allgemeine Information (Programmierername, 

Datum, Bausteintyp etc.) 

TITLE Beispiel 

PATTERN 

REVISION 1.0 

AUTHOR 

COMPANY UHH 

DATE

CHIP Adressdecoder 22V10 

;Pin Deklarationen der Bausteinpins 

PIN [1:9] I[0:8] PIN 11 I9 

PIN [12:19] O[1:8] 



Danach folgen einige Zeilen mit Schlüsselworten: 

CHIP Adressdekoder PLD Baustein. 

Hier wird der benutzte Baustein definiert. 

PIN [1:9] I[0:8] 

hier werden den einzelnen Inputpins Namen gegeben und eine Zuordnung zu 

den Pinnummern des Bausteins deklariert. Aus Pin 1 wird zB. I0, aus Pin 2 wird 

I1 usw. bis Pin 9 der I8 wird. 

Ob die Pins Input oder Output Funktion haben wird vom Logikcompiler 

automatisch aus den logischen Gleichungen ermittelt.



Im nächsten Abschnitt des Textfiles, der mit EQUATIONS eingeleitet wird, 

werden die booleschen Gleichungen für die zu realisierende Logik eingegeben. 

EQUATIONS 

; Boolesche Gleichungen 

O1 = I0 * I1 * I3 * I4 * I5 * I6 * I7 * I8 * I9 

O2 = I0 * I2 * I3 

O3 = I0 * I1 * I8 * /I3 

O4 = I0 * I2 * I7 

O5 = I0 * I1 * I6 * /I3 

O6 = I0 * I2 * I5 

O7 = I0 * I1 * I4 * /I3 

O8 = I0 * I2 * I3


Nachdem Textfile editiert ist wird zur PLDSHELL zurückgekehrt 

Starten Logikcompiler der PLDSHELL über Compile Menü. Textfilename 

wurde vorgegeben, Compiler staret durch drücken der Return Taste. 

Compiler erzeugt File mit der Extension .JED, die den Baustein programmiert 

wird von Programmiersoftware von der PLDSHELL unter dem Program Menü 

aufgerufen. 

Treten beim Kompilieren keine Fehler auf, wird eine Datei mit der Extension 

.RPT erzeugt. Diese Report Datei enthält alle Informationen zum PLD Entwurf. 

Nach der Programmierung in den PLD Baustein kann überprüft werden ob 

die logischen Gleichungen erfüllt sind. Hierzu wird PLDSHELL beendet und 

unter Windows das Programm Gallab2.exe gestartet. Programm gestattet es die 

einzelnen Eingänge des PLD Bausteins interaktiv vom PC auf LOW bzw. HIGH 

Pegel zu schalten, und gleichzeitig den logischen Pegel der Ausgangsleitungen 

des PLD Bausteins zu beobachten.


Address decoding


Address decoding


Address decoding 

Boolean equations 

/CSR = /A13 * /A14 * /A15 

/CSE = A14 * /A15 

/CSP = /A6 * /A7 * /A8 * /A9 * /A10 * /A11 * /A12 * /A13 * A14 * A15 

CSDA = A6 * /A7 * /A8 * /A9 * /A10 * /A11 * /A12 * /A13 * A14 * A15 

should be implemented using a GAL16V8 ⇒needs 10 inputs for signals 

A6 ... A15 and 4 outputs for the respective Boolean equations


*IDENTIFICATION 

*TYPE 

GAL16V8; 

*PINS 

A6 = 1, 

A7 = 2, 

A8 = 3, 

A9 = 4, 

A10 = 5, 

A11= 6, 

A12 = 7, 

A13 = 19, 

A14 = 18, 

A15 = 14, 

/CSR = 16, 

/CSE = 15; 

/CSP = 14; 

CSDA = 13; 

*BOOLEAN EQUATION 

/CSR = /A13 * /A14 * /A15; 

/CSE = /A14 * /A15; 

/CSP = /A6 * /A7 * /A8 * /A9 * /A10 * /A11 * /A12 * /A13 * /A14 * /A15; 

CSDA = /A6 * /A7 * /A8 * /A9 * /A10 * /A11 * /A12 * /A13 * /A14 * /A15;


start 

schematic capture 

boolean expressions 

or state machines 

translator 

translator 

merge design 

circuit desription 

partition 

circuit of logic cells 

place & route 

performance calculation 

and design verification 

configure FPGA


PLD (Programmable Logic Device) 

• Technological improvement: 

• gate density, 

• speed, 

• cost, 

• architecture flexibility, 

• technology, 

• housing dimensions, 

• design tools.


Top-Down Systementwurf


Design 

• Compilation/Synthese 

Spezifikation der Funktionalität auf abstrakter Ebene automatisierte 

Generierung von Implementierungshilfen (low level) 

Systembeschreibung auf hohem Abstraktionsniveau 

Logik Synthese ausgehend Basis Boolescher Gleichungen über 

Logikgatter hin zur Netzliste 

RT Synthese konvertiert FSM und RT in Datenfluss 

Verhaltenssynthese konvertiert sequentielle Programme in FSM und 

RT


Design 

• Libraries/IP 

ermöglichen Wiederverwendung von Code/Implementierung 

Verhaltensebene: Komponenten z.B. Businterface, Displaycontroller, GPP 

Cores beinhalten spezifische Komponenten, IP relevant 

• Test/Verifikation 

Überprüfung ob Funktionalität gegeben ist ⇒Simulation


Design 

• Test/Verification 

Simulation die Methode der Wahl um Funktionalität zu überprüfen 

The analysis of AC and DC responses to a sine wave input signal is to verify 

that the developed circuit behaves as an inverter. Hence step 4 deals with the 

simulation which is setup from the Simulation menu and the DC Transfer 

Curve simulation can be set up clicking in the checkbox and on the button for 

Single or Dual parameter DC sweep. After entering the parameters 

• name 1 is VS (name of source to step), 

• start 1 is 0 (starting voltage), 

• stop 1 value is 5, 

• step 1 value is 1E-1, 

Literatur: 

D.P.F.Möller: Mathematical and Computational Modeling and Simulation: Fundamentals and Case Studies; Springer 

Verlag, 2003


Design 

• Test/Verification 

Simulation die Methode der Wahl um Funktionalität zu überprüfen

1.4 Echtzeitfähigkeit eingebetteter Systeme 

Echtzeitfähigkeit: Rechtzeitigkeit und Gleichzeitigkeit in Bezug auf die 

Antwort auf Event. 

Responsive ES erfordern die Echtzeitfähigkeit des gesamten Systems, 

d.h. eine spezielle Systemumgebung mit garantierter Verfügbarkeit auf 

allen Prioritätsebenen. 

Responsivität realisiert durch: 

• intelligentes Scheduling, baut auf fester Abfolge von Taskinteraktionen 

auf; erfordert bei harter Echtzeitfähigkeit semi-manuelle Sequenzierung 

(SW), z.B. HW/SW Co-Design wird ur Verfügbarkeitsanforderung 

Thread- oder Task-Sequenz 

• entsprechende Partitionierung umgesetzt, auf entsprechender 

Systemebene wird Integration von Betriebssystemfunktionalität 

berücksichtigt


Realtime-Partitionierung (responsive ES) ⇒ spezielle Architektur ⇒ 

UCM (Universal Configurable Machine), beinhaltet gleichartige UCBs 

(Universal Configurable Blocks) als Steuerwerk für den Hauptkontrollfluss 

und Realtime Partitionierer für Überwachungskontrollfluss. UCB basieren 

auf B-ISA (Block-Instruction-Set-Architecture, nebenläufige Mehrprozessorstruktur, 

Informationsaustausch auf Ebene Registerfiletransfer)


UCM beinhaltet gleichartige UCBs (Universal Configurable Blocks), 

eine Control Unit für den Hauptkontrollfluss sowie den Realtime- 

Partitionierer für den Überwachungskontrollfluss. 

UCBs basieren auf einem erweiterten Ansatz zu Block-Instruction- 

Set-Architekturen (B-ISA), den Blöcken. Klassischer’ Ansatz zu B-ISA 

beinhaltet nebenläufige Mehrprozessorstruktur, deren 

Informationsaustausch auf der Ebene des Registerfiletransfers 

erfolgt. Performancegewinn erfordert direkte Abstimmung zwischen 

Prozessorarchitektur und Compilertechnologie.


Bei UCB wird der Ansatz mit konfigurierbaren Blöcken genutzt, der aus 

sequentiellem Instruktionsfluss strukturprozedurale Programmierung 

mit maximalem Parallelitätsgrad realisiert. 

Über den Performancegewinn hinaus wird auch eine echte Abbildung 

der Realtime Fähigkeit der Architektur erreicht, was durch eine Metrik, 

welche die entsprechende Parametrierung enthält, dargestellt werden 

kann.


Innerhalb der ‘klassischen’ Programmiermethode für Interrupt-Request 

Routinen wird zunächst die Servicefunktion beschrieben, die durch den 

Interrupt erfüllt werden muss. Diese Form der Implementierung findet 

im Responsive-System-Architekturmodell Anwendung. 

Im Rahmen der ‘klassischen’ Programmiermethode sind des weiteren 

die Priorisierung der Service-Routinen auf statischer oder dynamischer 

Basis, die Programmierung der Prioritäten durch Konfigurierung auf 

Hardwareebene sowie die Festlegung nicht-unterbrechbarer Sequenzen 

in allen Programmteilen – das Hauptprogramm eingeschlossen – 

durchzuführen. 

Zu dieser von der eigentlichen Algorithmisierung abweichenden Form 

der Programmierung des Gesamtsystems muss der Einfluss des Hard- 

Realtime-Betriebssystems mindestens abgeschätzt werden, um zu einer 

Beurteilung des späteren Verhaltens zur Designphase zu kommen.


In der UCM-Architektur müssen neben der Algorithmisierung der 

Service-Routinen keine Interaktionen zur Hardwarekonfigurierung und 

bei hoch priorisierten Tasks keine, bei niedrig priorisierten Tasks 

deutlich weniger Betriebssystemeinflüsse berücksichtigt werden, da 

diese Funktionalität im wesentlichen autonom in einem UCB ablaufen 

kann. 

Im Hauptkontrollfluss ist das eigentliche Anwendungsprogramm codiert, 

welches in Abhängigkeit der im Hardware/Software Co-Design vorgenommen 

Partitionierung bestenfalls entfallen kann.

1.5 Embedded Intelligence 

Embedded Intelligence (EI) 

Erweiterung von Embedded Systems um „intelligente“ Sensor-/Aktorsysteme, 

d.h. um Baugruppen zur 

• Messwerterfassung, 

• Messwertvorverarbeitung -sog. pre-processing durch geeignet gewählte 

Algorithmen/Filterung -, 

• Messwertverarbeitung 

und der aus der Messwertverarbeitung resultierenden Einflussnahme, 

mit dem Ziel einer automatisierten Prozessführung, der Fehlerfrüherkennung 

in globalen, heterogen ablaufenden Prozessen, der 

Realisierung einer Echtzeit- und Multi-Masterfähigkeit in dezentralen 

Prozessabläufen etc.


Intelligente ES 

• nehmen Umgebung über verschiedene sensorische Kanäle wahr, 

• agieren z.B. durch navigierende Bewegung, 

• wirken auf die Umgebung in die sie eingebettet sind ein, 

• kommunizieren mit anderen intelligenten Systemen innerhalb der 

komplexen heterogenen System-Umgebung. 

Von Bedeutung für die sensorischen, aktorischen und kommunikationsbezogenen 

Prozesse intelligenter eingebetteter Systeme sind multimodale 

Repräsentationen, d.h. das Zusammenwirken verschiedener 

Modalitäten wie z.B. Tasten, Greifen, Sehen, Hören, Sprechen, etc. 

Dies fußt auf intelligenten Systemen mit Sensorik-Aktorik- und 

Kommunikationsfähigkeiten.


Intelligente ES 

Mobile autonome Systeme (MAS) und mobile Multiagentensysteme 

(MMAS) repräsentieren eingebettete intelligente Systeme in einer 

dynamisch veränderten unstrukturierten Umgebung. 

Von zentraler Bedeutung ist gemeinsame Notation zur Beschreibung 

der multimodalen bzw. multi-funktionalen Wissensrepräsentationen. 

BEISPIEL. 

Haptische Modalität, d.h. taktile Sensorik und Aktorik erfordert die 

Einbettung eines Daten-Handschuh (Data Glove) der die palmares 

digitales nachbildet, da die menschliche Hand eine Greifhand ist.

1.4 Embedded Intelligence





Intelligent EBS: 

• Mobiles Autonomes System, beispielsweise 

• Mobile Vehikel, 

• Pathfinder, 

• Mars Roboter, 

• etc. 

repräsentieren eingebettete Systeme die TEIL dynamischer 

unstrukturierter Umgebungen sind


Intelligent EBS: 

• Mobile Multi Agenten Systeme, beispielsweise virtuelle Agenten im 

Web, etc. 

repräsentieren eingebettete Systeme die TEIL dynamischer 

unstrukturierter Umgebungen sind



Beispiel: Sensorfusion 

Allgemeine Ziele 

•Ausreichend genaues und umfassendes geometrisches Abbild des gesamten 

Fahrzeugumfelds oder Teilen davon. 

•Nutzbarkeit für die Anwendungen ACC, ANB, Pre-Crash, Lane-Change, Lane- 

Keeping, Blind-Spot-Warning, autonomes Fahren. 

•Symbolische Interpretierbarkeit der erzeugten Umfeldrepräsentation bezüglich 

der vorliegenden Verkehrssituation. 

•Nutzung von sehr unterschiedlicher Sensorik (Sichtfeld, Auflösung, Abtastfrequenz, 

extrahierbare Merkmale, Abstraktionsebene, Filter, Zuverlässigkeit). 

•Komplementäre (ergänzende) Fusion zur Erstellung eines umfassenden Abbilds. 

•Kompetitive (redundante) Fusion zur Erhöhung der Genauigkeit. 

•Robustheit gegenüber widersprüchlichen Sensordaten. 

•Funktionalität - soweit möglich - bereits mit wenigen „schlechten“ Sensoren 

(modulare Struktur).



Ausgangssituation 

(fast alle) Sensoren liefern z.Z. nur 2D Daten (Vogelperspektive, keine 

Höhe) ⇒ 3D Objektbeschreibung nur mit Videosystemen erreichbar 

gemessene Dreidimensionalität nur mit Stereo-Video zu erreichen. 

Genauigkeit Abstandsmessung (Laser, Radar) im Bereich von 5 cm - 2 m. 

Genauigkeit der Winkelmessung (Laser, Radar) im Bereich 0.5 - 6 Grad. 

Auflösung/Trennfähigkeit der Radarsensoren zwischen 2 m - 5 m. 

Detektions Wahrscheinlichkeit (Redundanz) nur qualitativ bekannt. 

Positionsbestimmung (GPS) relativ genau möglich. 

Navigationsdaten beinhalten nur wenig Information (Straßentyp).



Struktur 

Sensoren... 

(Filter, dynamisches Modell, 

implizite Klassenannahmen) 

Verbesserte 

Modellparameter 

Ausrichtung/Assoziation/Datenfusion 

Geometrisches Abbild 

Angepasstes 

Modell 

Klassifikation/Interpretation 

Symbolische Repräsentation 

Fusionsrechner



Geometrisches Abbild 

Prädiktion des Umweltmodells anhand der Ego- bzw. Modelldaten 

auf den Zeitpunkt der Sensordaten 

Assoziation der Objekte (oder der Fahrbahn) mit den 

prädiktierten Sensordaten 

Aktualisierung der zugeordneten Objekte (Fahrbahn) 

oder 

Initialisierung von neuen Objekten 

Konsistenzüberprüfung des Modells anhand des Sensor - 

detektionsbereichs und der Detektionswahrscheinlichkeit 

und ggf. Entfernung von Objekten



Varianten 

Kalmanfilter-/Informationsfilter 

• dynamische Modelle 

• Normalverteilung 

• Bayes-Schätzer 

Modellierung der Wahrscheinlichkeitsdichte 

• Condensation Algorithmus 

• keine Annahmen über Verteilungsfunktionen 

Neuronale Netze 

• MLP (Multi-Layer-Perceptron) mit Backpropagation 

•Etc. 

sonstige (Fuzzy Set Theorie, …..)



Anforderungen an die Sensorfusion 

Definition 

Unter Umfeldwahrnehmung wird die Wahrnehmung der für das Fahren 

eines Fahrzeugs wichtigen Elemente der Umgebung verstanden. 

• Andere Verkehrsteilnehmer 

• Gegenstände auf der Fahrbahn 

• Gegenstände am Fahrbahnrand 

• Fahrspurbegrenzung 

• Position des Fahrzeugs in der Fahrspur 

• Straßenverlauf 

• Position des Fahrzeugs in geografischen Koordinaten 

Die erforderliche Messgenauigkeit bei der Detektion der Umgebungselemente 

wird von den Applikationsanforderungen ebenso bestimmt, 

wie von den Elementen selbst.



Anforderungen mögl. Applikationen 

Anforderungen verschiedener Entfernungsbereiche: 

Bereich Position Geschwindigkeit 

Nah (



Weitere Anforderungen 

absolute Fahrzeugposition: 

• Navigationssystem: 0,3 m 

• präzise Digitalkarte: 0,1 m 

Objektdetektion: 

• Messunsicherheit < Objektgröße 

• minimale Objektgröße: 0,1 m nah, 0,25 m mittel, 1 m fern



Umfeldwahrnehmung 

Detektion von Verkehrsteilnehmern 

LKW 

Bus 

PKW 

Motorrad 

Fahrrad 

Skater 

Fußgänger 

und Gegenständen 

parkende Fahrzeuge 

Mauern, Gebäude 

Leitplanken 

Pfosten 

Verkehrsschilder 

Zäune 

Bäume, Sträucher



Sensorsysteme



Sensorfusion



Sensorfusion (Objekterkennung) 

Fusionsstrategie 

Sensoren liefern Datenstrom an das Fusionsmodul 

Möglichkeit „Messaufträge“ vom Fusionsmodul an die Sensoren 

zu vergeben 

Sensoren etikettieren jedes Objekt mit einem Vertrauensstatus 

Basis: kartesisches Weltkoordinatensystem


EBS Sensorfusion 

Fernbereichs 

- 

radar 

Signalverarbeitung 

Objekterkennung 

CAN 

Messauftrag 

Lidar 


Nahbereichsradar 




Sensorfusionsund 

Szenen- 

Interpretationsmodul 

Applikationen 

Video 



Navigation 

Fzg. CAN

1.6 Beispiele eingebetteter Systeme 

Einsatzgebiete: von Konsumgüterindustrie über die Automobilindustrie 

bis hin zur Investitionsgüterindustrie 

• moderne Kameras erst durch ES universell einsetzbar 

• ES ermöglichen in Haushaltsgeräten präzise & einfache Benutzung 

• PkW enthalten mittlerweile bis zu 50 eingebettete Prozessoren 

• 1/3 der Avionik-Kosten durch eingebettete mechatronische HW/ 

SW-Systeme 

• ES sorgen für präzises Wiegen, Messen, Protokollieren 

• Industrielle Steuerungen werden durch eingebettete mikroelektronische/mikrosystemtechnische 

Sensor-Aktor-Komponenten optimal 

gesteuert 

• Medizintechnische Geräte erhalten durch ES verbesserte Funktion


1.6.1 Webgesteuerte Kopierer


1.6.1 Webgesteuerte Kopierer 

• Webgesteuerte Kopierer integrieren TCP/IP (Transmission Control 

Protocol Internet Protocol) Fähigkeiten: 

z.B. Kopierer der die Anzahl der Kopien über das Internet an den 

Servicetechniker sendet, damit dieser feststellen kann, wann der 

nächste Wartungsdienst ansteht 

• TCP/IP Protokoll und Java (Programmiersprache) bieten standardisierte 

Mechanismen zum Bedienen und Beobachten, die nicht 

nur auf das WWW und Desktop PCs beschränkt sind, sondern 

auch im Zusammenhang mit kleinen Embedded Systemen eingesetzt 

werden können


1.6.2 Webgesteuerte Verkaufsautomaten


1.6.2 Webgesteuerte Verkaufsautomaten 

• Webgesteuerte Verkaufsautomaten integrieren TCP/IP 

(Transmission Control Protocol Internet Protocol) Fähigkeiten: 

z.B. Warenhaus welches die Anzahl der Artikel über das Internet 

an den Warenhaus-Server (Zentrale) sendet, damit diese den 

aktuellen Artikelbestand (Warenbestand) feststellen und ggf. 

Nachlieferung auf Grundlage saisonaler Bevorratungstrategien 

bzw. Bestellungen bei Unterlieferanten auslösen kann 

• TCP/IP Protokoll und Java (Programmiersprache) bieten standardisierte 

Mechanismen zum Bedienen und Beobachten, die nicht 

nur auf das WWW und Desktop PCs beschränkt sind, sondern 

auch im Zusammenhang mit kleinen Embedded Systemen eingesetzt 

werden können


1.6.3 Wetterstation


1.6.3 Wetterstation 

• Embedded HTTP (Hypertext Transfer Protocol) Server mit 

Sensorinterface zu einer Wetterstation 

• HTML )Hypertext Markup Language)Seiten können zusammen mit 

der Applikation und dem Code des HTTP Servers im EPROM 

abgelegt werden 

• HTTP auf Basis von TCP/IP (Transmission Control Protocol Internet 

Protocol) dient als als Protokoll zwischen Embedded Systemen 

and Service Rechner


1.6.4 Hochleistungsantrieb

1.3 Grundlagen eingebetteter Systeme

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