Informatik für den Satellitenbau

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Informatik für den Satellitenbau 

HalbleiterSpeicher 

Sergio Montenegro 

Sergio.Montenegro@dlr.de 

DLRRY 

Deutsches Zentrum für Luft und Raumfahrt DLR 

Institut für Raumfahrtsysteme 

(German Aerospace Center) 

RobertHookeStr. 7 

D28359 Bremen 

Tel. +49 421 24420 131 

Weltraummissionen : John Richardson 

FPGAs: Ebrahim Haririan 

Mikroprozessoren: Benjamin Vogel 

Speicher: Matthias Klaer 

Kommunikation: Ebrahim Haririan 

ToolChains: Benjamin Vogel 

Weltraum Eigenschaften: 

Sergio Montenegro 

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Volatile 

SRAM 

DRAM 

Halbleiterspeicher 

RAM ROM 

Innovativ 

(nonvolatile) 

PRAM 

PMC 

MRAM 

FeRAM 

Matthias Klaer 

reversibel 

Flash 

EEProm 

EProm 

irreversibel 

MROM 

PROM 

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Volatile 

SRAM 

DRAM 


RAM ROM 

Innovativ 

(nonvolatile) 

PRAM 

PMC 

MRAM 

FeRAM 


reversibel 

Flash 

EEProm 

EProm 

irreversibel 

MROM 

PROM 

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SRAM 

SRAM = Static Random Access Memory 

Speicherung erfolgt in FlipFlops 

sehr schnell 

kein Refresh nötig 

rel. hoher Stromverbrauch 

Einsatz als L1, L2 und L3Cache 

Synchrones / asynchrones Interface 

Basis für FIFO‘s, DPR, Video RAM… 


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Quelle: http://www.eeherald.com/section/designguide/esmod15.html

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SRAM: Prinzip 

Zwei rückgekoppelte Inverter (2 NMOS, 2 PMOS) und zwei Schreib/LeseSchalter 

(2 NMOS) 

Horizontale WordLeitung aktiviert die Schreib/LeseSchalter, die BitLeitungen (Bit 

und !Bit) verlaufen vertikal 

Zum Schreiben werden Bit und !Bit auf 1/0 oder 0/1 gehalten und Word aktiviert 

Beim Lesen darf die Zelle nicht umkippen, wenn sie an den Bit/!Bit Bus geschaltet 

wird, daher werden die BitLeitungen auf VDD vorgeladen (‚precharge‘) 


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Quelle: http://sus.ziti.uniheidelberg.de/Lehre/DSTVorlesung03/DST_Speicher.pdf

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SRAM –6TSpeicherzelle 

Beispiel: speichern einer „1“ 

Quelle: http://web.sfc.keio.ac.jp/~rdv/keio/sfc/teaching/architecture/architecture2008/lec07cache.html 


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Beispiel: speichern einer „1“ 



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Beispiel: gespeicherte „1“ 



Tatsächlich werden 

beim Speichern nur 

„0“geschrieben, je 

nachdem auf BL oder 

!BL. 

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Lesen des Speicherinhalts 



Vorher: precharge 

von BL/!BL um 

umkippen der 

Speicherzelle zu 

vermeiden. 

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4 NMOS Transistoren + 2 sehr hochohmige Widerstände (poly silicon resistor) 

Im Vergleich zur 6T Zelle: weniger Platzbedarf, höherer Stromverbrauch, 

störempfindlicher (Rauschen), langsamer 


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SRAM –TFT (Thin Film Transistor) Speicherzelle 

Aufbau ist ähnlich einer 4TZelle, spezieller PMOS Transistor bildet den 

Lastwiderstand 

Im Vergleich zur 4T Zelle: weniger Stromverbrauch, Herstellungsverfahren 

komplexer 

Je nach Anwendung (Video RAM, Multiported RAM) können SRAM Speicherzellen 

auch als 8T, 10T oder noch größer ausgeführt werden. 


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SRAM 

Funktionales Blockschaltbild (Asynch. SRAM) 


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SRAM 

Funktionales Blockschaltbild (Asynch. SRAM) 

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Quelle: http://www.informatik.hsmannheim.de/~ihme/sys_2004ws/10_Speicher.pdf 

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/OE = High 

SRAM 

Schreibzugriff (Asynch.) 

latch adress latch data 


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Quelle: http://www.vias.org/mikroelektronik/b2_01_sram.html

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R/W = High 

SRAM 

Lesezugriff (Asynch.) 

latch adress data valid 


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Quelle: http://www.vias.org/mikroelektronik/b2_01_sram.html

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SRAM (synchron) Timing 

Schreiben und Lesen erfolgt synchron zum ClockSignal (i.d.R. zur steigende Flanke des CLKSignals). 


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SRAM 

Classification of SRAM by feature: 


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Quelle: http://www.eeherald.com/section/designguide/esmod15.html

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DRAM 

DRAM = Dynamic Random Access Memory 

Speicherung erfolgt in Kondensatoren 

hohe Speicherkapazität auf kleinstem 

Raum 

benötigt Refresh 

rel. geringer Stromverbrauch 

geringe Herstellungskosten 

Einsatz als Arbeitsspeicher oder 

Grafikspeicher 

Ausfühungen als DRAM, SDRAM, DDR 

SDRAM, SLDRAM, DRDRAM (Rambus), 

etc. 


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DRAM 

1T (oder 1T1C) Speicherzelle 

Die 1T1C –Zelle besteht aus einem Kondensator und einem Transistor. 


A 

C = ε rε 0 ⋅ = 20.. 

100 fF 

d 

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Quelle:http://www.moepi.net/files/dram_handout.pdf

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DRAM 

Speicherzellen Architekturen 


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DRAM 

Speicherzellen Architekturen 

Quelle:http://www.ieee.org/portal/site/sscs/menuitem.f07ee9e3b2a01d06bb9305765bac26c8/i 

ndex.jsp?&pName=sscs_level1_article&TheCat=2171&path=sscs/08Winter&file=Sunami.xml 


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WL 

DRAM 

BL 

Schliffbild einer TrenchZelle 

Quelle:http://www.ieee.org/portal/site/sscs/menuitem.f07ee9e3b2a01d06bb9305765bac26c8/i 

ndex.jsp?&pName=sscs_level1_article&TheCat=2171&path=sscs/08Winter&file=Sunami.xml 


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DRAM 

Speicher Organisation 

[ RAS = Row Address Strobe, CAS = Column Address Strobe, WE = Write Enable ] 

Quelle: http://nirvana.informatik.unihalle.de/~molitor/pearson/7092/vorlesung/kapitel_11/kapitel1103.pdf 


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DRAM 

Read Cycle (Asynchron) 


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Quelle: http://www.electronics.dit.ie/staff/tscarff/memory/dram_cycles.htm

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DRAM 

Write Cycle (Asynchron) 


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Quelle: http://www.electronics.dit.ie/staff/tscarff/memory/dram_cycles.htm

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DRAM 

Schema eines Plattenkondensators 


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DRAM 

Laden/Entladen eines Plattenkondensators 

Refresh Refresh 

Infolge des endlichen Widerstands entlädt sich der Kondensator mit der 

Selbstentladezeitkonstante: 

Wideraufladung des Kondensators notwendig (Refresh) 


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DRAM Refresh 

RASonlyRefresh: 

Am weitesten verbreitet (beherrschen alle DRAMTypen). 

Durchführen eines Blindlesezyklus. 

Nur RASSignal wird aktiviert = RefreshZeile (CAS bleibt inaktiv). 

Zeile wird gelesen und verstärkt, aber nicht zum Ausgangsdatenpuffer 

übertragen (wegen fehlendem CASSignal). 

Externe Logik notwendig, die alle Zeilen nach und nach selektiert. 

(DMAChip löst periodisch, mithilfe des Timers, eine Blindübertragung aus). 

CASbeforeRASRefresh (CBR): 

RefreshAdresse wird von einem internen Adreßzähler hochgezählt 

Es sind auch mehrere RefreshZyklen hintereinander möglich (bis ca. 

200). 

Anstoß des Refresh von außen durch Signalfolge CAS vor RAS. 

Spart DMAZyklen gegenüber RASonlyRefresh. 

HiddenRefresh: 

Refresh wird direkt an den Lesezyklus angehängt (versteckt hinter 

Lesezugriff). 

Effektiver, da kein Refresh beginnt, während Daten ausgelesen werden. 

Kein explizites Anstoßen von außen notwendig. 

DRAMChip hat internen Adreßzähler. 

Quelle:http://wwwvs.informatik.uniulm.de/teach/ws05/sp2/docs/Sp2_k19_05_Speicher.doc 


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DRAM 

CASbeforeRASRefresh 

Jede Zelle muss spätestens nach 64ms „refreshed“werden. 

Es wird jeweils eine ganze Zeile (Row) auf einmal „refreshed“ 

Interner Refresh Counter inkrementiert RowAdresse 

( Refresh Controller wird durch externe Signale gesteuert (RAS/CAS) ) 


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DRAM 


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DRAM 

DDR SDRAM memory chip block diagram 


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Quelle: http://www.eecg.toronto.edu/~tm4/ddrsdram.html

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SDRAM (Synchronous DRAM) 

DRAM –Beispiele 

DDR SDRAM (Double Data Rate SDRAM) 

RDRAM (Rambus DRAM) 

EDO RAM (Extended Data Out Random Access Memory) 

FPM DRAM (FastPageModeRAM) 


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Quelle:

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Nonvolatile Memory (NVM) Reversibel 


EProm 

EEProm Flash 

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Volatile 

SRAM 

DRAM 


RAM ROM 

Innovativ 

(nonvolatile) 

PRAM 

PMC 

MRAM 

FeRAM 


reversibel 

Flash 

EEProm 

EProm 

irreversibel 

MROM 

PROM 

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NVM Cell Grundlage: MOSFET (Metall Oxid Semicondctor Field Effect Transistor) 

ohne Spannung an Gate: keine Leitfähigkeit (npn) 

Elektrisches Feld am Gate bewirkt Anreicherung von Minioritätsladungsträger (n) 

unter dem Gate 

Ab einer Schwellspannung kommt es zur Inversion: Kanal unter dem Gate wird 

leitend 

Leitung zwischen Source und Drain 


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NVM Cell Aufbau 

Eine FlashSpeicherzelle besteht aus einem MOSFET der um ein 

Floating Gate erweitert wurde. 


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NVM Cell Prinzip 

Das floating Gate speichert Elektronen (= Ladung Q), das resultierende 

elektrostatische Feld beeinflusst die ThresholdSpannung V T . 

( C FG = Kapazität des floating Gate ) 


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Weitere Infos: http://webee.technion.ac.il/people/kolodny/ftp/E2PROM01485793.pdf 

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NVM Cell Programmieren 

(z.B. EProm, Flash) 

Wenn das elektrische Feld E L der DrainSourceStrecke größer als 100kV/cm ist, so 

ist die Energie der Elektronen größer als die Energie der TunneloxydSchicht. 

Begünstigt durch das transversale Feld E T können Elektronen die Oxidgrenzschicht 

überwinden und auf das Floating Gate fließen. 

„Hot Electron Injection“ 


Typische Spannungen: 

V D = 5V 

V G = 10V 

V S = V B = 0V 

Typischer Drain Strom: 

100µA 

Typischer injizierter Strom: 

0.1nA 

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NVM Cell Löschen 

(z.B. Flash, EEProm) 

FN Tunneling ist ein quantenmechanischer Vorgang bei dem Elektronen durch das 

Tunneloxyd in den DSKanal tunneln. 

Das benötigte elektrische Feld E T liegt im Bereich von 8 bis 10 MV/cm. 

„FowlerNordheim Tunneling“ 

Weitere Infos: http://deposit.ddb.de/cgibin/dokserv?idn=975827588&dok_var=d1&dok_ext=pdf&filename=975827588.pdf 


Typische Spannungen: 

V D = floating 

V G = 8V 

V S = V B = 5V 

Typischer Tunnelstrom: 

I OX < 1µA 

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Ausführung als NAND* oder NOR 

Aufbau 

Komplexer Aufbau*: 

4096 Bytes = 1 

Page 

64 Pages = 1 

Block 

2048 Blocks = 1 Plane 

4 Planes = 1 

Chip 

2 Chips = 1 

IC 

bei NAND sind Bad Blocks vorhanden 

(z.B. max 160* pro Chip) 

Schreibzugriff Pageweise 

Löschzugriff Blockweise 

*) Beispiel: K9KAG08U0M (Samsung), 64 GBit, SLC 

Was macht FlashSpeicher aus? 


Einzelne Speicherzelle 

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Flash 

Die Schematische Die Transferkennlinien RetentionTime Darstellung gibt eines an, der wie FlashZellTransistors programmierten lange eine Information und im gelöschten programmierten zuverlässig Einsatzspannungen 

ausgelesen und 

gelöschtem in werden Abhängigkeit kann. Zustand. Aktuell der Anzahl müssen der 10 Programmier/Löschzyklen. 

Jahre garantiert werden. 

Quelle: http://deposit.ddb.de/cgibin/dokserv?idn=975827588&dok_var=d1&dok_ext=pdf&filename=975827588.pdf 


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Flash Typen 

NAND Flash NOR Flash 

Unterschiede? 


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Flash Typen 

NAND Flash NOR Flash 

Type: NAND512W3A2CN6E 

Size: 512 MBit 

Adr. 

Input 

Data 

In/Out 

Ctrl. 


Type: S29GL512P11FFI010 

Size: 512 MBit 

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NAND Flash vs. NOR Flash 


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Quelle: http://maltielconsulting.com/

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NOR / NAND Flash Architektur 

G 

D 

S 


G 

G 

D 

S 

S 

D 

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SLC / MLC Flash 

SLC = Single Level Cell 

SLCFlash speichert nur ein Bit pro Zelle. Sie sind mit 

rund 100.000 Schreibzyklen zuverlässige Speicher 

Chips für den ServerMarkt und deshalb auch sehr 

teuer. 

MLC = Multi Level Cell 

MLCFlash speichert zwei bis vier Bit pro Zelle. Es sind 

dadurch höhere Speicherdichten möglich bei gleichen 

Siliziumkosten. MLCFlash lässt sich deshalb günstiger 

fertigen. Sie werden für den Massenmarkt, in erster 

Linie für Notebooks und Ultra Mobile Devices, gefertigt. 

MLCFlash lässt sich nicht ganz so schnell beschreiben, 

wie SLCFlash und ist mit rund 10.000 Schreibzyklen 

defektanfälliger. 


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Quelle http://www.elektronikkompendium.de/sites/com/0312261.htm

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Auslesen einer SLC Zelle 

Wenn der Zellstrom I C größer als der Referenzstrom I REF ist, dann wird eine „1“ 

ausgegeben, andernfalls eine „0“. 


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Wiederholung: so funktioniert SLC 

Es gibt für die Speicherzelle zwei Ladungszustände für die Werte „0“und „1“. 


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SLC 

MLC 

Ladungszustände für SLC und MLC 


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SLC 

MLC 

Auswerten von SLC und MLC Informationen 


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MLC Flash (2 Bits/Zelle und 4 Bits/Zelle) 


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SLC / MLC Qualitätsmerkmale 


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Quelle http://www.oempcworld.com/support/SLC_vs_MLC.htm

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SLC / MLC NAND Anwendungen 

Quelle http://www.eetasia.com/ARTICLES/2005JUL/B/2005JUL01_STOR_TA.pdf?SOURCES=DOWNLOAD 


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EEProm 

(Electrically Erasable Programmable ROM) 

Weitereentwicklung des EProms 

nichtflüchtige Speicherung durch Floating 

GateTechnologie 

parallele oder serielle DatenInterface 

etwa 10 mal langsamer als FlashSpeicher 

je nach Typ ist wahlfreier Zugriff (random 

access) möglich (wie bei SRAM) 

verwendet als Programmspeicher und für 

statische Daten (Parameter, Konfiguration,..) 

Begrenzte Anzahl von Schreib/Lesezyklen 

(etwa 10^4..10^6) 

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Quelle http://img.zdnet.com/techDirectory/EEPROM.GIF

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EProm 

(Ersable Programmable Readonly Memory) 

nichtflüchtige Speicherung durch Floating 

GateTechnologie 

Löschvorgang mittels UV Licht dauert etwa 

10 bis 30 Minuten 

spezielle Programmiergeräte benötigt 

(EPromBrenner) 

verwendet als Programmspeicher und für 

statische Daten 

Begrenzte Anzahl von Löschzyklen (etwa 

100 bis 200) 

heutzutage kaum noch von Bedeutung 

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Quelle http://www.chscene.ch/ccc/contrib/netzmafia/dvs/eprom.gif

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EPROM 

EEPROM 

EPROM, EEPROM, Flash 

Erasable PROM, im jetzigen Sprachgebrauch auf global mit UVlöschbare (in ca. 20 Min.) und dann wiederbeschreibbare 

Bausteine eingeengt. 

auch E 2 PROM, Electrical Erasable PROM, ist der Oberbegriff für mehrere Varianten, die Bit, Wort, Sektorweise oder 

vollständig löschbar und dann neu programmierbar sind. Er wird heutzutage fast nur noch als Flash (NAND/NOR) 

ausgeführt. 

Flash 

neuere EEPROMVariante, die bevorzugt sektorweise oder vollständig löschbar und neu beschreibbar ist. Enthält vielfach 

schon die dafür notwendigen Algorithmen auf dem Speicherchip und ist wahrscheinlich momentan die Vorzugsvariante aller 

PROMs. 


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PROM 

(M)ROM 

Nonvolatile Memory (NVM) Irreversibel 


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Volatile 

SRAM 

DRAM 


RAM ROM 

Innovativ 

(nonvolatile) 

PRAM 

PMC 

MRAM 

FeRAM 


reversibel 

Flash 

EEProm 

EProm 

irreversibel 

MROM 

PROM 

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Nonvolatile Memory (NVM) Irreversibel 

ROM: 

ROM = Read Only Memory. 

Bei den maskenprogrammierten ROMs (MROM) sind je nach 

zu speicherndem Bit mittels Maske bei der Herstellung des ICs, 

Brücken eingebaut, oder nicht. Bei Ansteuerung mit Brücke ist 

der Transistor leitend, sodass am Widerstand eine Spannung 

ansteht (Bit 1). 

Vorteil: gleicher Herstellungsprozeß für verschied. Chips (nur 

unterschiedl. Maske). 

Nachteil: Programmierung nur durch Hersteller möglich. 

PROM: 

PROM = Programmable ROM. 

Information wird „eingebrannt“. 

PROMs werden erst vom Anwender mit Bits beladen 

(programmiert). Die ursprünglichen PROMs werden inzwischen 

nahezu nicht mehr verwendet. Heutige PROMs sind in 

Wirklichkeit nichts anderes als EPROMs ohne Löschfenster. 

Vorteil: freie Programmierbarkeit. 

Nachteil: Programmierfehler sind nicht behebbar. (wird fast 

nicht mehr verwendet EPROM !) 


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ROM (Readonly Memory) 


Festwertspeicher erhalten nicht 

löschbare und nicht änderbare 

Daten, die vom Hersteller 

eingegeben werden. 

In einem ROM speichert man 

häufig benötigte Daten, etwa 

Steueranweisungen, Programme, 

Kennlinien und Kennlinienfelder, 

Tabellen usw. 

Zum Aufbau eines ROM werden 

zwei Arten von Speicherelementen 

benötigt. 

Die der ersten Art müssen stets 

den Wert 1 enthalten. 

Speicherelemente der zweiten Art 

müssen stets den Wert 0 

enthalten. 

Quelle: http://www.unimuenster.de/imperia/md/content/fachbereich_physik/technik_didaktik/rams_roms.doc 

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MROM (MaskenROM) 

Man kann schon bei der Herstellung des Speicherchips an den 

Kreuzungspunkten zwischen Wort und Bitleitungen Brücken vorsehen. An den 

Speicherstellen, die eine ’1’enthalten sollen, wird eine Brücke vorgesehen; fehlt 

die Brücke, enthält die Speicherstelle eine ’0’. 

Quelle: http://www.unimuenster.de/imperia/md/content/fachbereich_physik/technik_didaktik/rams_roms.doc 


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MROM (MaskenROM) 

Als Brücken werden Dioden oder Transistoren verwendet. Der Dateninhalt muss 

somit schon vor der Herstellung des Speicherchips festliegen und wird in die 

Belichtungsmaske eingearbeitet, was die Bezeichnung MaskenROM erklärt. Da 

die Erstellung einer individuellen Belichtungsmaske teuer ist, lohnt sich MROM 

nur in großen Stückzahlen. 

In großen Stückzahlen ist MROM der preiswerteste Speicher, es wird daher 

häufig in Massenartikeln verwendet. 


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Quelle: https://www.viewegteubner.de/freebook/9783834800466_l.pdf

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(OT)PROM (Onetime programmable ROM) 

Fusible Link (FL): in der Zelle befindet sich eine leicht schmelzende Verbindung, ähnlich einer 

Schmelzdrahtsicherung. Der Programmierimpuls bringt in den gewünschten Zellen die Verbindung zum 

schmelzen, der Dateninhalt ändert sich dadurch von ‚1‘auf ‚0‘. Die FL brauchen viel Platz, der haben FL 

Proms nur eine kleine Kapazität. 

Avalanche Induced Migration („lawineninduzierte Wanderung“) (AIM): zwischen Wort und Bitleitung 

befindet sich zunächst ein sperrender Halbleiter (Diode oder Transistor). Durch den Programmierimpuls 

wird die Sperrschicht zerstört und der Halbleiter in eine leitende Verbindung umgewandelt. 

Floating GateProm: zwischen Gate und Kanal eines FET ist eine zusätzliche Ladungszone, die nicht 

kontaktiert ist: das Floating Gate. Durch den Programmierimpuls wird ein starker Strom zwsichen Drain 

und Source erzeugt, dabei dringt ein Teil der Ladungsträger durch die Isolierschicht in das Floating Gate 

und lädt dieses auf. Es schirmt nun die Wirkung des Gazes ab, der FET läßt sich nicht mehr ansteuern, die 

Brückenfunktion besteht nicht mehr. Eine andere Bezeichnung für diese Speicherzellen ist FAMOS 

(Floating Gate Avalanche MOS Transistor). 


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Quelle: https://www.viewegteubner.de/freebook/9783834800466_l.pdf

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PRAM 

MRAM 

FeRAM 

ristor 

PMC 

Mem 

Innovative Speichertechnologie 


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Volatile 

SRAM 

DRAM 


RAM ROM 

Innovativ 

(nonvolatile) 

PRAM 

PMC 

MRAM 

FeRAM 


reversibel 

Flash 

EEProm 

EProm 

irreversibel 

MROM 

PROM 

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Innovative NVSpeicher: Speicherkapazität und Schreibzykluszeit 


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Quelle: http://techon.nikkeibp.co.jp/article/HONSHI/20070926/139715/

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(auch bekannt als OUM OvonicUnifiedMemory) 

PRAM / PCRam (Phase Change RAM) 


elektrische Phasenwechsel Speicher 

Technologie, nichtflüchtig 

Potentieller Flash Technologie 

Nachfolger 

basiert auf chalkogeniden 

Phasenwechselmaterial (wie CDRW 

und DVDRW) 

Zwei existierende Phasen: 

einer metastabilen amorphen Phase 

mit hohem elektrischen Widerstand 

stabilen kristallinen Phase mit 

geringem elektrischen Widerstand 

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Quelle: http://www.iht.rwthaachen.de/Forschung/nano/speicher/pcram.php

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PMC (programmable metallization cell) 

The PMC cell is an ionconducting glass channel doped with silver ions that is sandwiched between a silver anode and an inert cathode 

(the +'s are silver ions, or alternatively, copper ions). When an electric field is applied between the electrodes, ions are released from 

the silver anode and make their way to the cathode where they combine with electrons to form a tiny silver wire that acts as a 

conductive bridge between the two sides. When the field is reversed, the wire comes apart. (Image courtesy of Axon Technologies 

Corporation, www.axontc.com) 


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Quelle:http://encyclopedia2.thefreedictionary.com/programmable+metallization+cell 

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MRAM (Magnetoresistive RAM) 


Technologie basiert auf zwei isolierten, 

magnetische Elektroden: 

eine mit unveränderlichem Magnetfeld 

(hartmagnetisch) 

die andere mit veränderlicher magnetischer 

Polarisation (weichmagnetisch) 

der Isolator zwischen den ferromagnetischen 

Schichten ist extrem dünn (< 5 nm) 

Abhängig davon, ob die ferromagentischen 

Schichten gleich oder gegengleich polarisiert 

sind, können unterschiedlich viele Elektronen 

durch die MTJ fließen (Tunneleffekt). 

diese Widerstandsänderung wird 

gemessen um zwischen ‘0’und ‘1’zu 

unterscheiden. 

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Quelle: http://upload.wikimedia.org/wikipedia/de/f/fb/MRAM_V3.pdf

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FRAM / FeRAM (Ferroelectric RAM) 

Quelle: http://imperia.miverlag.de/imperia/md/content/ai/ae/fachartikel/ei/2010/02/ei10_02_020.pdf 


Lesen erfolgt wie schreiben 

und zerstört dabei die 

gespeichert Information 

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Memristor 


1971 veröffentlichte Prof. Leon Chua die 

Theorie zum Memristor als viertes passives 

Bauelement (neben R,C,L) 

Dieses vierte passive Bauelement, folgt 

aus Symmetriebetrachtungen, bzgl. u, i, q, 

� 

Er ist ein elektrischer Widerstand, der 

seinen aktuellen Wert (wie die Kapazität) 

über eine eingebrachte Ladung speichert 

Er ist ein elektrischer Widerstand, der 

seinen aktuellen Wert (wie die Kapazität) 

über eine eingebrachte Ladung speichert 

2008 erster Prototyp mittels Nano 

Strukturen bei Hewlett Packard 

Bis zur technischen Reife werden aber 

voraussichtlich noch viele Jahre vergehen 

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Quelle: http://aes.cs.tuberlin.de/voelz/PDF/Elektr_Arbeit.pdf

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Innovative NVSpeicher: Spezifikationen 


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Innovativer NVSpeicher im Vergleich zu DRAM und Flash 


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*** ENDE *** 


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