Klausur - Digitaltechnik

Prof. Dr.-Ing. Dirk Rabe, FB Technik SS 2009
Digitaltechnik 24.06.2009
Klausur - Digitaltechnik
Aufgabe 1: Testen integrierter Schaltungen: D-Algorithmus
(13 Punkte: a 2, b 8, c 3)
&
O
A
B
>=1
=1
&
NAND
OR
XOR
AND
Der Ausgang des XOR-Gatters soll auf einen Stuck-AT-0-Fehler überprüft werden.
a) Mit welchem Wert wird beim D-Algorithmus der Fall beschrieben, dass im fehlerfreien Fall
an einem Knoten eine logische 1 liegt und im fehlerhaften Fall eine logische 0
________
b) Bestimmen Sie mit dem D-Algorithmus ein Eingangsmuster mit dem Sie den Stuck-AT-0-
Fehler am Ausgang O detekieren können! Beschriften Sie die Signale auf den Verbindungsleitungen
in dem Schaltplan entsprechend!
c) Welchen Wert hat das Ausgangssignal wenn diese Eingangsvektoren angelegt werden im
fehlerfreien und fehlerhaften Fall
Aufgabe 2: VHDL (13 Punkte: a 10, b 3)
Drei Digitalschaltungen sind durch den dargestellten VHDL-Code beschrieben.
Aufgaben:
a) Skizzieren Sie die in den drei Architekturen beschriebenen Schaltungen durch je eine Gatterdarstellung!
Verwenden Sie dabei unten dargestellte Gatter!
b) Wodrin unterscheiden sich die drei Architekturen
Zu verwendende Gatter für Aufgabe a:
1
&
& ≥1 ≥1 D
Q
R
Q
RN
S
D-Flipflop mit Lowaktivem
Reset
RS-Latch
1

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Digitaltechnik 24.06.2009
Aufgabe 3 (25 Punkte): Minimierung mit Quine-McCluskey-Verfahren
Bestimmen Sie disjunktive Minimalform für folgende Boolesche Funktion y=f(a,b,c,d) unter Anwendung
des Quine-McCluskey-Verfahrens! Gehen Sie wie folgt vor:
1) Bestimmung Primimplikanten,
2) Bestimmung minimale Überdeckung,
3) minimierte Boolesche Funktion darstellen (y=...)).
# d c b a y
0 0 0 0 0 1
1 0 0 0 1 -
2 0 0 1 0 1
3 0 0 1 1 1
4 0 1 0 0 -
5 0 1 0 1 0
6 0 1 1 0 -
7 0 1 1 1 0
8 1 0 0 0 0
9 1 0 0 1 0
A 1 0 1 0 0
B 1 0 1 1 0
C 1 1 0 0 0
D 1 1 0 1 0
E 1 1 1 0 0
F 1 1 1 1 0
2

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Digitaltechnik 24.06.2009
Aufgabe 4 (40 Punkte: a 4, b 8, c 8, d 2, e 7, f 3, g 8): Automat
Es soll folgender Automat realisiert werden:
Eingänge data_i 1-Bit breiter synchroner Eingang data_i
clk_i 1-Bit breiter Takt-Eingang
res_n_i 1-Bit breiter asynchroner LOW-aktiver Reset-Eingang
Ausgang vierx1erk_o 1-bit breiter Ausgang (verbal ausgedrückt: 4 Mal 1 erkannt)
• Verhalten:
- der Eingangsdatenstrom vom Automaten wird beobachtet
- sobald zu 4 aufeinander folgenden steigenden Taktflanken am Dateneingang
data_i eine 1 erkannt wurde, wird dies dauerhaft am Ausgang vierx1erk_o durch
eine 1 signalisiert.
• Realisierung:
- es sollen die Zustände IDLE, ZS1, ZS2, ZS3, ZS4 verwendet werden.
- das zeitliche Verhalten ist dem folgenden Diagramm zu entnehmen:
Aufgaben:
a) Durch welchen Automatentyp (Mealy oder Moore) lässt sich dieser Automat mit dem angegebenen
zeitlichen Verhalten realisieren
Hinweis: Begründung nicht vergessen! Beziehen Sie sich hierbei auf obiges Zeitdiagramm!
b) Erstellen Sie das Zustandsfolgediagramm!
c) Vervollständigen Sie das Zustand-Signal in obigem Zeitdiagramm!
d) Wieviel Flipflops benötigen Sie, um den Zustand zu kodieren
e) Vervollständigen Sie die Zustandsfolgetabelle!
Zust. Z2 Z1 Z0 data_i Folgezust. Z2* Z1* Z0* vierx1erk_o
IDLE 0 0 0 0 IDLE 0 0 0 0
1
ZS1 0 0 1 0
1
ZS2 0 1 0 0
1
ZS3 0 1 1 0
1
ZS4 1 0 0 0
1
1 0 1 0
1
1 1 0 0
1
1 1 1 0
1
3

Prof. Dr.-Ing. Dirk Rabe, FB Technik Name: ____________________________ SS 2009
Digitaltechnik 24.06.2009
Matrikelnr.: __________________
f) Wie lautet die Ausgabefunktion
g) Vervollständigen Sie das Blockschaltbild des Automatens. Verwenden Sie folgende Gatter:
- D-Flipflops,
- UND/ODER-Gatter und Inverter für die Ausgabefunktion - soweit benötigt,
- Rechtecke für jedes Bit der unbekannten Zustandsfolgefunktionen.
HINWEISE:
- Die Zustandsfolgefunktion soll nicht bestimmt werden (einfach Rechtecke verwenden)!
- Es sind sämtliche benötigte Verdrahtungen mit anzugeben
(Ausnahmen siehe Anmerkung im Blockschaltbild)!
clk_i
Z0
D Q
Z0
RN
data_i
vierx1erk_o
res_n_i
Die Signale Z0, Z1 und Z2 sind mit den Eingängen des/der dargestellten Logikblocks wie angegeben
verbunden. Die Verdrahtung ist aus Übersichtlichkeitsgründen nicht mit eingezeichnet!
Aufgabe 5: diverse Fragen (9 Punkte: a-c je 3 Punkte)
a) Speicher:
Wie unterscheidet sich der Aufbau zwischen DRAM- und SRAM-Speicherzellen (ggf. Skizze)
Was bedeutet dies für die Ansteuerung dieser Speicherzellen
b) Integrierte CMOS-Schaltungen - Verzögerungszeitmodellierung: Was versteht man unter
dem Inertial Delay Model und dem Transport Delay Model Wo liegen die Unterschiede
c) Erklären Sie die Begriffe Setup- und Holdzeit von integrierten Schaltungen!
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