4.เฉลยข้อสอบปลายภาค 1/2556

รหัส................................................... ชื่อ-นามสกุล...........................................................................................
1. จาก Block diagram ของวงจรสร้างสัญญาณ ในรูปที่ 1 ก าหนดให้
CLK เป็นสัญญาณนาฬิกา
X และ START เป็นสัญญาณอินพุท ใช้ควบคุมการท างาน
Y เป็นสัญญาณเอาท์พุท
การท างาน
ปกติ สัญญาณเอาท์พุท Y = ‘1’
ถ้า X = ‘1’ แล้ว จ่าย สัญญาณพัลส์ เข้าที่ START จะได้สัญญาณ Y ออกมาเป็น
ลอจิก ‘0’ 9 mS -> ลอจิก ‘1’ 2 mS -> ลอจิก ‘0’ 1 mS แล้วเป็นสภาวะปกติ ลอจิก ‘1’
ถ้า X = ‘0’ แล้ว จ่าย สัญญาณพัลส์ เข้าที่ START จะได้สัญญาณ Y ออกมาเป็น
ลอจิก ‘0’ 3 mS -> ลอจิก ‘1’ 8 mS -> ลอจิก ‘0’ 1 mS แล้วเป็นสภาวะปกติ ลอจิก ‘1’
รูปที่ 1 ตัวอย่างสัญญาณเอาท์พุท Y
(ก) จะใช้สัญญาณ CLK ความถี่เท่าไร ...1 KHz..................... (2 คะแนน)
(ข) จงเขียน State diagram (4 คะแนน)
(ค) จงเขียน VHDL Code
(4 คะแนน)
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.ALL;
entity gen is
port(CLK: in STD_LOGIC;
x: in STD_LOGIC;
start: in STD_LOGIC;
y: out STD_LOGIC);
end gen;
architecture machine of gen is
type state_type is (s0,s1,s2,s3,s4,s5,s6);
signal state: state_type := s0;
signal t: integer range 0 to 15 := 0;
begin
process (clk)
begin
when s1 =>
case t is
when 0 to 2 =>
y
y
y

รหัส................................................... ชื่อ-นามสกุล...........................................................................................
if clk = '1' and clk'event then
t
y

รหัส................................................... ชื่อ-นามสกุล...........................................................................................
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.ALL;
entity counter is
port(CLK: in STD_LOGIC;
C: in STD_LOGIC;
E: in STD_LOGIC;
y: out STD_LOGIC_VECTOR(2 downto
0));
end counter;
architecture moore_beh of counter is
type state_type is (s0,s1,s2,s3,s4,s5,s6,s7);
signal state: state_type;
begin
process (clk)
begin
if (clk = '1' and clk'event) and (C ='1' )then
case state is
when s0 =>
if E = '0' then
state

รหัส................................................... ชื่อ-นามสกุล...........................................................................................
(ค) จงเขียน State diagram ของวงจรนี้ (3 คะแนน)
X = 1
X = 0
X = 0
S0/00 S1/00
X = 0
S2/00
X = 1
S3/01
X = 0
X = 1
S3/00
X = 1
S5/10
(ง) จงเขียน VHDL Code (7 คะแนน)
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.ALL;
entity seq is
port(CLK: in STD_LOGIC;
x: in STD_LOGIC;
y: out STD_LOGIC_VECTOR(1 downto 0));
end seq;
architecture moore_beh of seq is
type state_type is (s0,s1,s2,s3,s4,s5);
signal state: state_type;
begin
process (clk)
begin
if clk = '0' and clk'event then
case state is
when s0 =>
if x = '0' then
state

รหัส................................................... ชื่อ-นามสกุล...........................................................................................
(ข) จงเขียน VHDL Code (7 คะแนน)
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.ALL;
use IEEE.std_logic_textio.all;
use STD.textio.all;
entity seq_teb is
end seq_teb;
architecture seq_beh of seq_teb is
component seq
port(CLK: in STD_LOGIC;
x: in STD_LOGIC;
y: out STD_LOGIC_VECTOR(1 downto
0));
end component;
signal sclk, sx : std_logic;
signal sy : std_logic_vector(1 downto 0);
begin
DUT: seq port map(CLK => sclk, x => sx, y =>
sy);
begin
wait for 50 ns;
while not endfile(STIMULI_IN) loop
sclk