Solution Final automne 2009 - Moodle

INF8500 Examen final Automne 2009
c) (1.5 pts) Soit l’interface System Verilog de la figure 3.1, le programme test (testbench) de
la figure 3.2a et finalement un arbitre (DUT) de la figure 3.2b. Complétez le diagramme
temporel de la figure 3.3.
interface arb_if (input bit clk);
logic [1:0] grant, request;
logic reset;
clocking cb @(posedge clk);
output request
input grant
endclocking
modport TEST(clocking cb, output reset);
modport DUT(input request, reset, output grant);
endinterface
Figure 3.1 Interface du système
‘timescale 1ns/1ns
program test(arb_if.TEST arbif)
initial begin
//petit testbench artisanal…
#7 arbif.cb.request