SystemVerilog Verification Classes & UVM - ALSE

___________________________________________________________________________________________
Présentation
SystemVerilog (IEEE 1800) est le nouveau « super-langage » qui s'est imposé depuis plusieurs années pour la
Modélisation et la Vérification des circuits et systèmes numériques complexes. Bien adapté pour la conception
(synthèse, RTL), c'est surtout dans les domaines de l'Architecture, de la Modélisation et de la Vérification que ce
langage montre toute sa puissance (Types de données, Objectisation et Classes, Assertions SVA, Cover-driven
Constrained Random generation, etc).
Parallèlement, l'industrie a vu naître plusieurs Librairies Méthodologiques de Vérification qui ont aujourd'hui
convergé sur le standard multi-vendeurs « UVM » ou Universal Verification Methodology qui est supporté par
tous les principaux simulator SystemVerilog du marché.
SystemVerilog & UVM pour Vérification est une Formation intégrée qui permet d'acquérir la partie « Objet » de
SystemVerilog ainsi que la maîtrise d'UVM.
Attention ! Il est demandé aux participants de maîtriser au préalable le langage SystemVerilog (partie « Design »),
comme enseigné dans notre Formation SystemVerilog for Design.
Les participants peuvent utiliser au choix différents outils de Simulation durant les exercices pratiques qui occupent
environ 50 % du temps de la formation. Ces exercices progressifs, complets et soigneusement choisis, facilitent et
renforcent l’acquisition des connaissances.
Les Instructeurs ALSE sont aussi et surtout des Experts en Conception qui utilisent à journée entière les langages
qu'ils enseignent pour concevoir et vérifier des systèmes complexes. Ils savent partager leur savoir-faire avec
passion, et ils sont particulièrement appréciés des participants.
___________________________________________________________________________________________
Objectifs pédagogiques
• Apprendre et maîtriser la partie « Objets » du langage SystemVerilog, les Classes, l'automatisation des
bancs de test, la génération aléatoire contrainte, et la vérification dirigée par la mesure de couverture
(constrained random & cover-driven simulation). Les fondements du langage SystemVerilog sont supposés
déjà acquis.
• Évoluer des techniques de tests unitaires vers l'adoption d'une librairie méthodologique pour construire des
systèmes de test et vérification sophistiqués et ré-utilisables.
• Maîtriser UVM : composants, environnement, le Kit (classes, macros documentation et exemples) pour
construire votre propre environnement de vérification, savoir configurer, générer les stimuli, les rapports et
les diagnostics.
• Comment construire des composants et des environnements de vérification complets puissants et réutilisables
basés sur la librairie UVM.
___________________________________________________________________________________________
Qu’apprendrez vous
Le cours est structuré en différentes sections :
SystemVerilog & UVM
pour Vérification
Formation de 5 jours
• Class-based System Verilog Verification (2 jours) décrit la partie « objet » de SystemVerilog (les
Classes). Cette partie du langage offre des méthodes avancées de vérification (Génération de stimuli
aléatoires contraints avec asservissement de couverture par exemple). Elle permet également de monter
en niveau d'abstraction aussi bien pour la modélisation comportementale que pour la construction
d'environnements complets de vérification.
• UVM Adopter Class (3 jours) permet de maîtriser cette librairie méthodologique universelle.
Vous y découvrirez les principes de vérification par UVM, la structure standard des composants et
environnements, comme utiliser le Kit UVM pour bâtir votre propre environnement de vérification, comment
organiser vos bancs de test, etc...
Connaissances préalables indispensables
Une connaissance préalable du langage SystemVerilog (hors partie objet) est nécessaire. Ces connaissances
peuvent être acquises par notre formation SystemVerilog for VHDL Designers (par exemple).
© 2012 – Doulos UK & ALSE Formation SystemVerilog & UVM pour Vérification 1

___________________________________________________________________________________________
Supports de cours
Les manuels de cours Doulos sont réputés pour être détaillés, précis et faciles d’utilisation. Leur style, leur contenu et
leur exhaustivité sont uniques dans le monde de la formation HDL. Ils sont souvent utilisés ensuite comme référence.
Sont compris dans la formation :
• Les Classeurs du cours théorique, avec un Index.
Ils constituent des Manuels de Référence précis et concis.
• Les Cahiers des Exercices pratiques, qui permettent de mettre en œuvre
les connaissances théoriques.
• Les « Doulos Golden Reference Guide » : (SystemVerilog + UVM)
sont très exhaustifs et pratiques (syntaxe, sémantique, trucs et astuces).
Il sont destinés à devenir pendant longtemps les compagnons de votre
clavier...
___________________________________________________________________________________________
Programme
Class-based SystemVerilog Verification (Jours 1 & 2)
Introducing classes
SystemVerilog’s class syntax Describing stimulus data and a stimulus generator
Randomization of class members (without constraints) Objects and references
Constructors and new Shallow copy using new Writing a custom copy method
Hooking classes to the DUT
Dynamically-constructed test environment vs. statically-elaborated DUT and test harness
Using virtual interface and class-based BFMs The role of clocking and program blocks
Appropriate structure for DUT, clock generators and other structural elements
Constructing and launching the test environment (program+initial) Simple class-based testbench architecture
Advanced object-oriented features
Using inheritance to extend data classes Type parametrization of classes
Using virtual methods and polymorphism to create generic testbench infrastructure such as channels,
FIFOs, scoreboards Deriving custom classes from generic base classes in a Verification Library
Constrained Randomisation
Full details of SystemVerilog randomization, including inline and declarative constraints
Dynamic control of constraints Constraints as checkers Procedural randomization: randcase, randsequence
Control fields in classes for flexible constraints Constraints and inheritance
Modelling techniques
Process control in SystemVerilog: new forms of fork..join Spawning long-running threads with fork..join_none
Other modeling support: built-in classes for linked-list, semaphore, mailbox
Writing checkers and behavioral reference models
Class-based testbench architecture
Layered architectures – moving verification to higher levels of abstraction
Relation between layering and self-contained verification IP Vendor-advocated methodologies
Moving transactions around a testbench Unifying ideas: transaction ports + FIFO, design pattern
for publisher/subscriber, callbacks (snooping & error injection)
Base classes for transaction, transactor, environment Automating the activity of testbench components
Coverage and planning
Coverage-driven TBA methodology Coverage planning as the first step in verification process
SystemVerilog coverage constructs in details
Analyzing and interpreting coverage data
© 2012 – Doulos UK & ALSE Formation SystemVerilog & UVM pour Vérification 2

UVM Adopter Class (Jours 3 à 5)
Introducing to UWM
Course structure Motivation Principles of coverage-driven verification benefits
transaction level modelling The UVM kit Test bench organisation UVM class summary
Overview of key UVM features
Getting Started with UVM
Test bench structure uvm_env and uvm_test Field automation macros Basic reporting
Transaction classes generating a randomized sequence driver class linking to the DUT
Virtual interfaces running a test Lab - a simple test bench
Monitors and Reporting
Creating a monitor The UVM printer reports and actions configuring the UVM report handler
The UVM report catcher TLM ports, exports, and binding analysis ports
uvm_subscriber tlm_analysis_fifo Lab - Monitor with analysis ports
Checkers and Scoreboards
The role of assertions Structural versus protocol assertions Reference models Monitor operation
Sampling signal values Scoreboards and the uvm_scoreboard class UVM built-in comparators
Field macros and their flags • Overriding the compare method Redirecting reports Log files
Lab - implementing a checker
Functional Coverage
Separating data gathering from coverage analysis Property-based coverage
Property variables and actions Covergroup & coverpoint Cross coverage Binning
Analysis subscriber Coverage on internal states of DUT Lab - creating a coverage collector
Random Stimulus Generation
Constrained random stimulus Packing UVM class fields The sequencer-driver interface
Controlling the constraint solver Serial I/O example Overriding generated sequence items
the uvm_do sequence macro family Lab - constraints and random stimulus
Configuring the Testbench
Using component names to represent hierarchy Locating and identifying component instances by name
Using the UVM factory Registering fields with factory Overriding factory defaults
Using the factory with parameterized components The resource database and configuration database
Virtual interface wrappers Configuring multiple tests Configuration with command-line arguments
stopping a test Lab - testbench configuration and overriding the factory
Agent Architecture
"Agent" architecture and its relationship with other verification methodologies Class monitors and drivers
Standard agent architecture uvm_agent Sequence library and default UVM sequences
Communication between sequencer and driver connecting and configuring agent end-of-test mechanisms
Objections Lab - configuring an agent
Sequences
The uvm_sequence class Sequence phases Sequence callbacks Starting sequences Nested sequences
sequence control knobs virtual sequences and sequencers Lab - creating nested and virtual sequences
More on Sequences
Overriding sequences Getting response from sequence driver interleaved sequences sequence priority and
arbitration grabbing control of sequences sequence layering Lab - overriding sequences, grabbing sequences,
and using sequence priority
Appendices (optional topics): Callbacks + register Layer + Advanced Register topics
© 2012 – Doulos UK & ALSE Formation SystemVerilog & UVM pour Vérification 3