Approche Syst`eme de la Conception - Free

Approche Système de la ConceptionENSEAETIS / ENSEAMel : Bertrand.Granado@ensea.frPrintemps 2012ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 1 / 124

1 Présentation2 UML3 Composant Matériel4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et Fonction5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 2 / 124

PrésentationSommaire1 Présentation2 UML3 Composant Matériel4 VHDL5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 3 / 124

PrésentationIntroductionComment le réaliser ?ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 4 / 124

PrésentationDes idées ?ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 5 / 124

PrésentationSystèmes Sur Puce (SoC)ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 6 / 124

PrésentationSystèmes Sur Puce (SoC)ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 7 / 124

PrésentationSystèmes Sur Puce (SoC)ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 8 / 124

PrésentationSystèmes Sur Puce (SoC)ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 9 / 124

PrésentationSystèmes Sur Puce (SoC)ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 10 / 124

PrésentationSystèmes Sur Puce (SoC)Gain de productivitéTransistors / ChipTransistors / Equipe - Mois100M"Faille" deproductivité10M1M10K100Loi de MooreProductivité (ingénieur)Limite à la productivité (équipe)100K1K101981 2009Copyright : L. Loiseau - MirandaENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 11 / 124

UMLSommaire1 Présentation2 UML3 Composant Matériel4 VHDL5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 12 / 124

UMLUML• Un cadre de travailENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 13 / 124

UMLUML• Un cadre de travail• Support d’une méthode de conception dirigée par les modèlesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 13 / 124

BertrandLE GALMaître de conférencesENSEIRBbertrand.legal@enseirb.frhttp://uuu.enseirb.fr/~legal/“Introduction aulangage UML ”Laboratoire IMSbertrand.legal@ims-bordeaux.frUniversité de Bordeaux 1351, cours de la Libération33405 Talence - FranceFilière Electronique2 ème année2009 / 2010

1“ Retour sur leflot deConception ”

I. Retour sur le flot de conceptionLes causes courantes des échecs de projetsMauvaise compréhension des besoins des utilisateurs finaux.Incapacité à gérer les modifications des exigences des clientsau cours du développement.Les modules composant le projet ne fonctionnent pasensemble (mauvaises interfaces)Code source du logiciel difficile à maintenir ou à faire évoluerLogiciel de mauvaise qualité (beaucoup d’anomalies deconception / exécution)Bertrand LE GAL - ENSEIRB / Laboratoire IXL3Introduction au langage UML

I. Retour sur le flot de conceptionL’idéal pour la gestion d’un projet !1. Bien comprendre les besoins, les demandes et les exigences desutilisateurs finaux.2. Bonne communication avec le client pour valider certains choix etvérification de l’étape (1).3. Tester et valider chaque phase de la conception pour ne pasdécouvrir des problèmes plus tard.4. Traiter au plus tôt les problèmes.5. Maîtriser la complexité et augmenter la réutilisation.6. Définir une architecture robuste.7. Faciliter le travail en équipe.Bertrand LE GAL - ENSEIRB / Laboratoire IXL4Introduction au langage UML

I. Retour sur le flot de conceptionLes 7 bonnes pratiques1. Développement itératif,2. Développement à base de composants centré surl’architecture,3. Pilotage du développement par les risques,4. Gestion des exigences,5. Maîtrise des modifications,6. Evaluation continue de la qualité,7. Modélisation visuelles.Bertrand LE GAL - ENSEIRB / Laboratoire IXL5Introduction au langage UML

I. Retour sur le flot de conception1 - Le développement itératif Cette méthode est basée sur depetites étapes (élémentaires) Chaque étape produit des retourset des adaptations si nécessaire Autres dénominations✦ Développement en spiral✦ Développement évolutifABCDEFBertrand LE GAL - ENSEIRB / Laboratoire IXL6Introduction au langage UML

I. Retour sur le flot de conception2. Développement basé sur les composants Validation de l’architecturelogicielle lors des premièresitérations :✦ Développement basé sur des IP ducommerce,✦ Réutilisation préférée auredéveloppement, Tester l’architecture au plus tôtmême si elle n’est pasfonctionnellement complète.Méthodologie valable dans lecadre du développement desystèmes logiciels et matérielsBertrand LE GAL - ENSEIRB / Laboratoire IXL7Introduction au langage UML

I. Retour sur le flot de conception3. Pilotage par les risques Analyser les risques potentiels au plus tôt (début de la conception) :✦ Les regrouper et les hiérarchiser,✦ Travailler en priorité sur les risques critiques, Cela concerne les risques techniques, ainsi que :✦ Les risques liés aux clients,✦ Les risques liés au domaine applicatif,✦ Les risques liés à l’organisation du projet, Sémantique✦ Un risque est un événement redouté dont l'occurrence est plus ou moinsprévisible et qui aura des répercussions sur le projet.✦ Un problème est un risque qui s’est révélé.Bertrand LE GAL - ENSEIRB / Laboratoire IXL8Introduction au langage UML

I. Retour sur le flot de conception4. Les exigences du clientSémantique✦ Une exigence est une condition à laquelle le système doit satisfaire ou unecapacité dont il doit faire preuve.Les exigences peuvent être :✦ Fonctionnelles➡ Elles décrivent ce que le système doit savoir faire,✦ Non fonctionnelles➡ Qualité des services,➡ Temps de réponse, temps de traitement,➡ Sécurité au fonctionnement,➡ IHM adaptée aux utilisateurs.Bertrand LE GAL - ENSEIRB / Laboratoire IXL9Introduction au langage UML

I. Retour sur le flot de conception5. Les demandes de changementSémantique✦ Une demande de changement est une requête visant à modifier unartefact ou un processus.Il faut dans ce cas indiquer dans la documentation, la naturedu changement, sa cause et ses impacts sur la solutionproposée.Il existe 2 types de changements :1. La demande d’évolution➡ Nouvelle caractéristique du système ou modifications d’une existante2. Le rapport d’anomalieBertrand LE GAL - ENSEIRB / Laboratoire IXL10Introduction au langage UML

I. Retour sur le flot de conception6. Evaluation constante de la qualitéIl a été prouvé que l’identification des erreurs de conception auplus tôt permet de “gagner” de l’argent (ou d’en perdre moins)✦ Ratio 10 à 100 !Les problèmes de qualité sont souvent les causes principales desdépassements de délais,Les phases de test, de vérification et de correction consommentenviron 70% du temps total d’un projet !60% des problèmes existent déjà lors de la conception del’application.Bertrand LE GAL - ENSEIRB / Laboratoire IXL11Introduction au langage UML

I. Retour sur le flot de conceptionPourquoi utiliser la modélisation visuelle ?On doit pouvoir mémoriser nos pensées et les communiqueren utilisant des langages visuels et schématiques.✦ Réseaux de Pétri, Grafcet,✦ Schémas blocs (décomposition fonctionnelle),✦ UML, etc.Avantages de ces approches✦ Les langages visuels sont naturels et faciles à comprendre (non relatifs à un langagede communication),✦ On estime que 50% du cerveau est impliqué dans le processus visuel.Bertrand LE GAL - ENSEIRB / Laboratoire IXL12Introduction au langage UML

2“ Introduction àUML ”

II. Introduction à UMLIntroduction à UMLUML est un langage standard conçu pour permettre auxconcepteurs d’élaborer les plans des logiciels qu’ils doiventdévelopper.On se sert du langage UML pour:✦ Visualiser✦ Spécifier✦ Construire=> Schématiser le travail à réaliser,=> Exprimer formellement les contraintes,=> Commencer à développer une solution,✦ Documenter => Expliquer les choix réalisés (voir les problèmes),✦ Communiquer (travailler en équipe),Bertrand LE GAL - ENSEIRB / Laboratoire IXL14Introduction au langage UML

II. Introduction à UMLUML est un langage Ce langage possède un vocabulaire et des règles qui permettent decombiner les mots afin de communiquer. La modélisation permet de comprendre le système à concevoir demanière formelle,✦ Tous les modèles sont liés les uns avec les autres afin de représenter lesystème et les interactions entre les blocs élémentaires. Le vocabulaire et les règles d’écriture régissent la manière de construireet de lire les modèles correctement mis en forme.✦ Aucune décision d’implémentation n’est prise lors de la phase de spécification etd’analyse du cahier des charges.Bertrand LE GAL - ENSEIRB / Laboratoire IXL15Introduction au langage UML

II. Introduction à UMLUML, un langage pour visualiser Pour certains développeurs, il y existe un lien direct entre une idéeet son code d’implémentation.✦ Utilisation d’un modèle de représentation mental, Problème dans le partage de ces modèles avec d’autres personnes,✦ Risques d’incompréhension, d’incertitudes...✦ Chaque organisation et/ou personne possède son propre langage (difficultéd’intégration),✦ Risque d’oubli des décisions prises avec le temps ! UML permet de résoudre les problématiques du partage et demémorisation de l’information de manière visuelle.Bertrand LE GAL - ENSEIRB / Laboratoire IXL16Introduction au langage UML

II. Introduction à UMLUML, un langage pour visualiser UML est bien plus qu’un assemblage de symboles graphiques !✦ Chaque symbole graphique possède sa sémantique propre (signification universelle),✦ Un modèle peut être écrit par un concepteur et compris pas un autre sans ambiguïté àla lecture,✦ Une automatisation par outil peut ainsi être mise en place pour traiter certainesinformations => Génération de code source, UML est un méta-langage de modélisation permettant d’unifier lesmodèles utilisés dans les méthodes de développement (raffinement).Bertrand LE GAL - ENSEIRB / Laboratoire IXL17Introduction au langage UML

II. Introduction à UMLUML, un langage pour spécifier Dans le cadre d’UML, spécifier signifie construire sans ambiguïté, UML offre la possibilité de spécifier le comportement de l’application demanière formelle,✦ Réflexion sur des modèles formels,✦ Approche indépendante du langage objet d'implémentation (C++, Java, etc.),✦ Raffinement progressif des modèles (on construit une solution de manière itérative enplusieurs passes successives), UML n’est pas une méthode mais une notation qui laisse la liberté deconception (choix dans les solutions à mettre en oeuvre).Bertrand LE GAL - ENSEIRB / Laboratoire IXL18Introduction au langage UML

II. Introduction à UMLUML, un langage pour documenterLors du développement d’un produit, on réalise des choix lorsde l’élaboration de la solution :✦ Architecture d’implémentation,✦ Besoins identifiés,✦ Code source du projet,✦ Planning de développement,✦ Les plans et les jeux de test, etc.UML permet de réaliser la définition et la documentation deces taches en fonction des contraintes.Bertrand LE GAL - ENSEIRB / Laboratoire IXL19Introduction au langage UML

II. Introduction à UMLLes domaines d’utilisation de UMLUML est employé dans l’ensemble des secteurs dudéveloppement informatique et électronique :✦ Systèmes d’information,✦ Télécommunication, défense,✦ Transport, aéronautique, aérospatial,✦ Domaines scientifiques,Mais pas seulement : on peut modéliser des comportementmécaniques, humain, etc.✦ Structure d’un système de santé / judiciaire, etc.Bertrand LE GAL - ENSEIRB / Laboratoire IXL20Introduction au langage UML

II. Introduction à UMLLes briques de base d’UMLDans le langage UML, il existe 3 types de briques de basepour modéliser tous systèmes :1. Les éléments✓Ce sont les abstractions essentielles au modèle.2. Les relations✓Les relations expriment les liens existants entre les différentséléments.3. Les diagrammes✓Les diagrammes comprennent des ensembles d’éléments dignesd'intérêt.Bertrand LE GAL - ENSEIRB / Laboratoire IXL21Introduction au langage UML

II. Introduction à UMLIl existe 4 types d’éléments dans UMLCe sont les éléments de base qui vont permettre la définitionpar la suite des modèles,Nous allons avoir différents types de modèles pourreprésenter les différentes caractéristiques du système,1. Les éléments structurels,2. Les éléments comportementaux,3. Les éléments de regroupement,4. Les éléments d’annotation.Bertrand LE GAL - ENSEIRB / Laboratoire IXL22Introduction au langage UML

II. Introduction à UMLLes éléments structurels Les éléments structurels sont les éléments les plus statiquesd’UML, il en existe 7 types distincts :1. Les classes,2. Les interfaces,3. Les collaborations,4. Les cas d’utilisation,5. Les classes actives,6. Les composants,7. Les noeuds, A partir de là, on peut exprimer visuellement les relationsstructurelles de tous types de systèmes .Bertrand LE GAL - ENSEIRB / Laboratoire IXL23Introduction au langage UML

II. Introduction à UMLLes éléments comportementaux Les éléments comportementaux représentent les parties dynamiques desmodèles, Ils permettent de définir le comportement du modèle dans le temps etl’espace, Il en existe 2 types fondamentaux de diagrammes pour exprimer lesrelations comportementales :1. Les interactions,2. Les automates à états finis.Bertrand LE GAL - ENSEIRB / Laboratoire IXL24Introduction au langage UML

II. Introduction à UMLLes éléments de regroupement Les éléments de regroupement représentent les partiesorganisationnelles des modèles UML, Ce sont les boites dans lesquelles un modèle peut être décomposé, Il existe un seul type d’élément de regroupement : “le package”Bertrand LE GAL - ENSEIRB / Laboratoire IXL25Introduction au langage UML

II. Introduction à UMLLes éléments d’annotation Les modèles d’annotation représentent les parties explicatives desmodèles UML. Ce sont les commentaires qui vont être ajoutés aux modèles afin :✦ D’expliquer un choix de conception,✦ Décrire le fonctionnement du système ou d’une sous-partie,✦ Faire une remarque sur un élément du système,✦ Détailler une hypothèse d’utilisation,✦ Spécifier une contrainte d’implémentation (temps d'exécution maximum,consommation en énergie, etc.).Bertrand LE GAL - ENSEIRB / Laboratoire IXL26Introduction au langage UML

II. Introduction à UMLLes relations dans UMLAfin d’exprimer les liens interconnectant les différentséléments des modèles, 4 relations de base ont été définies :1. La dépendance,2. La généralisation,3. L’association,4. La réalisation,Bertrand LE GAL - ENSEIRB / Laboratoire IXL27Introduction au langage UML

II. Introduction à UMLLes diagrammes en UMLUn système est un ensemble de sous-systèmes organisés pour atteindreun objectif et décrit à l’aide de modèles.Un sous-système est un regroupement d’éléments , dont certainsspécifient le comportement proposé par les autres éléments contenus.Un modèle est une abstraction complète et cohérente d’un systèmepermettant d’en faciliter la compréhension.- Modélisation des parties structurelles (statique)- Modélisation du comportement (dynamique)Bertrand LE GAL - ENSEIRB / Laboratoire IXL28Introduction au langage UML

Exemple de décomposition hiérarchiqueVoitureRouesCarosserieMoteur ... ... ... ... ...PompeRadiateurBloc Moteur... ... ... ... ...Bertrand LE GAL - ENSEIRB / Laboratoire IXL29Introduction au langage UML

II. Introduction à UMLLes diagrammes avec UML Un diagramme est une représentation visuelle de l’ensemble deséléments qui constituent le système.✦ Ils servent à visualiser un système sous différents angles (utilisateur, administrateurpar ex.) Dans les systèmes complexes, un diagramme ne fourni qu’une vuepartielle du système.✦ L’ensemble des diagrammes aboutés permet d’obtenir une vue globale du système àconcevoir.✦ Chaque diagramme va permettre de modéliser ou spécifier une vue (spécificité) dusystème à concevoir.Bertrand LE GAL - ENSEIRB / Laboratoire IXL30Introduction au langage UML

II. Introduction à UMLLes diagrammes dans UML : 9 typesLes diagrammes “statiques”1. Diagramme de classes,2. Diagramme d’objets,3. Diagramme de composants,4. Diagramme de déploiement,Les diagrammes “dynamiques”5. Diagramme de cas d’utilisation,6. Diagramme de séquences,7. Diagramme de collaboration,8. Diagramme d’états-transitions,9. Diagramme d’activités.Bertrand LE GAL - ENSEIRB / Laboratoire IXL31Introduction au langage UML

II. Introduction à UMLLes diagrammes structurelsLes diagrammes de classes✦ Ils représentent l’ensemble des classes, des interfaces et descollaborations ainsi que leurs relations.✦ Les diagrammes les plus utilisés dans une approche de développementobjets.Les diagrammes d’objets✦ Ils représentent un ensemble d’objets (instances de classes) avec leursrelations,✦ Similaire aux diagrammes de classes, mais avec des détails réels et desprototypes.Bertrand LE GAL - ENSEIRB / Laboratoire IXL32Introduction au langage UML

II. Introduction à UMLLes diagrammes structurelsLes diagrammes de composants✦ Ils sont apparentés aux diagrammes de classes.✦ Un composant correspond généralement à une ou plusieurs classe,interfaces ou collaboration.Les diagrammes de déploiements✦ Ils sont apparentés aux diagrammes de composants.✦ Un noeud englobe généralement un ou plusieurs composants.Bertrand LE GAL - ENSEIRB / Laboratoire IXL33Introduction au langage UML

II. Introduction à UMLLes diagrammes comportementauxLes diagrammes de cas d’utilisation✦ Organisent les comportements du système.✦ Représentation des acteurs et de leurs relations avec l’application.Les diagrammes de séquences✦ Centrés sur l’ordre chronologique des messages.✦ Il modélisent chronologiquement les messages échangés par les objetsdu système (sous-système).✓ Ce sont les 2 modèles les plus employés (modélisationdynamique)Bertrand LE GAL - ENSEIRB / Laboratoire IXL34Introduction au langage UML

Les diagrammes comportementauxLes diagrammes de collaboration✦ Centrés sur l’organisation structurelle des objets qui communiquent(envoie & réception des messages),✦ Mise en évidence des liens existants entre les objets,Les diagrammes états-transitions✦ Centré sur le changement d’état du système en fonction desévénements,✦ Modélisation sous forme d’un automate à états-finis (état, action,transition),Les diagrammes d’activités✦ Centrés sur le flot de contrôle d’une activité sur une autre.Bertrand LE GAL - ENSEIRB / Laboratoire IXL35Introduction au langage UML

3“ Diagramme decas d’utilisation ”

III. Diagramme de cas d’utilisationIntroduction aux cas d’utilisation Les cas d’utilisation servent à modéliser le comportement dynamiqued’un système (sous système). Les comportements différents d’un système sont représenté sous formede cas d’utilisation,✦ On ne se préoccupe pas de l’implémentation du système, juste desservices qu’il doit rendre aux utilisateurs,✦ Données directement extraites du cahier des charges, Un cas d’utilisation décrit un ensemble de séquences dans lequel chaqueséquence représente les interactions entre l'extérieur du système(acteurs) et le système lui même.Bertrand LE GAL - ENSEIRB / Laboratoire IXL37Introduction au langage UML

III. Diagramme de cas d’utilisationIntroductionL’expression des cas d’utilisation permet de déterminer lespoints suivants :✦ Quels sont les services que doit implémenter le système ?✦ A qui ces services doivent être rendus ?Les cas d’utilisation se composent :✦ D’acteurs externes au système (personnes, capteurs, autresapplications ... ),✦ Du système en lui même et des services qu’il doit rendre,✦ Des relations qui relient les acteurs aux services qui leurs sont rendus,Bertrand LE GAL - ENSEIRB / Laboratoire IXL38Introduction au langage UML

Cas d’utilisation, les acteurs“ Un acteur est une personne ou une chosequi va rentrer en interaction avec lesystème à concevoir ! “Détecteurde fuméSystème degestion desbadgesSecrétaireEnseignantEtudiantAdministrateurBertrand LE GAL - ENSEIRB / Laboratoire IXL39Introduction au langage UML

Cas d’utilisation, relations entre acteursSecretaireFontionnaireEnseignantMaître deconférencesacteursgénéralisation(héritage)ChercheurnomUne secrétaire est une fonctionnaire, tout comme les enseignants etles chercheurs. Un maître de conférence est un fonctionnaire qui faitun travail d’enseignant et de chercheur à la fois.Bertrand LE GAL - ENSEIRB / Laboratoire IXL40Introduction au langage UML

Cas d’utilisation, les actionsnom del'actionEnregistrerlacommandeSystème à étudierIdentifierl'utilisateurEnsembledu systèmeEnvoyer lacommandeGérer lescommandesCollaborationUn cas d’utilisation saisit lecomportement attendu dusystème sans que l’on précisecomment cela est réalisé.RéalisationLa collaboration permet de raffinerla vue implémentation du système enfactorisant les points communs.Bertrand LE GAL - ENSEIRB / Laboratoire IXL41Introduction au langage UML

Cas d’utilisation, Relations entre actionsPassercommandeurgente(fixer priorité)relation d'extensionLa relation d’extension permetde modifier légèrement lecomportement de base.PassercommandeValiderl'utilisateurScannerrétinienRelation d'inclusionSuivre lacommandeLa relation d’inclusion est faite pouréviter la répétition des actions enfactorisant les services rendus. Celarevient à déléguer une partie des actions.Vérifier lemot depassegénéralisationLa relation de généralisation modéliseun héritage du comportement debase afin de l’affiner.Bertrand LE GAL - ENSEIRB / Laboratoire IXL42Introduction au langage UML

III. Diagramme de cas d’utilisationAfin de dessiner un cas d’utilisation...Identifier l’ensemble des acteurs possibles qui vont interagiravec l’application,✦ Identifier tous les acteurs,✦ Les factoriser sous forme de groupes,Prendre en considération les besoins de tous les utilisateurs✦ Identifier tous les services que doit rendre le système,✦ Le regrouper les besoins communs à l’aide des relations d’inclusion, degénéralisation et d’extension,Bertrand LE GAL - ENSEIRB / Laboratoire IXL43Introduction au langage UML

III. Diagramme de cas d’utilisationExemple pédagogique : l’ENSEIRBL’ENSEIRB désire automatiser le processus d'inscription desétudiants, en voici le cahier des charges :✦ Le responsable des filières établit au début de chaque semestre leprogramme des cours✦ Chaque étudiant doit sélectionner 4 cours obligatoires et 2 coursoptionnels par semestre.✦ Lorsqu’un étudiant s’inscrit, le système de facturation est averti et génèreimmédiatement la facture.✦ Les enseignants utilisent ces informations pour consulter leur service.✦ Les étudiants peuvent consulter leur emploi du temps en fonction descours qu’ils ont choisis.Bertrand LE GAL - ENSEIRB / Laboratoire IXL44Introduction au langage UML

III. Diagramme de cas d’utilisationExemple, Identification des acteurs4 acteurs existent dans notrecahier des charges :1. L'étudiant,2. L’enseignant,3. Le système de facturation,4. Le directeur des filières,EtudiantEnseignant Ce sont les seules personnes quiinteragissent avec le système(selon le cahier des charges).Service defacturationDirecteurBertrand LE GAL - ENSEIRB / Laboratoire IXL45Introduction au langage UML

III. Diagramme de cas d’utilisationExemple, Identification des fonctionsUn cas d’utilisation est un motif de comportement intrinsèqueau système,✦ Chaque cas d’utilisation est une séquence de transactions connectées,effectuées par un dialogue entre un acteur et le système.Identification des besoins propres au acteurs✦ Chef de service - maintenir le programme des études.✦ Enseignant - demander un tableau de service.✦ Etudiant - établir un emploi du temps.✦ Système de facturation - recevoir les informations de facturation dusystème d’inscription.Bertrand LE GAL - ENSEIRB / Laboratoire IXL46Introduction au langage UML

III. Diagramme de cas d’utilisationLes cas d’utilisations, solutionSystèmeEtablir unemploi dutempsEtudiantS'inscrireEnseignantDemanderun tableaude serviceDirecteurGérer lesfilièreService defacturationBertrand LE GAL - ENSEIRB / Laboratoire IXL47Introduction au langage UML

III. Diagramme de cas d’utilisationBien identifier les cas d’utilisationDéfinition d’un cas d’utilisation✦ Ensemble d’actions produisant un résultat observable pour un acteurparticulier,Vérifier que chaque cas d’utilisation candidat,✦ Fournit une valeur ajoutée à la description,✦ Qu’il existe un événement externe le produisant,✦ On peut le décrire succinctement pour l’expliquer,Attention au niveau de granularité du modèle !✦ Ne pas descendre trop bas,✦ Limiter le nombre de niveau (

III. Diagramme de cas d’utilisationDocumenter les cas d’utilisationPour chaque cas d’utilisation, il faut :✦ Exprimer ce que fourni l’utilisateur au système,✦ Ce que l’utilisateur reçoit en retour après exécution,✦ Il faut aussi penser à détailler les hypothèses réalisées lors de la description du casd’utilisation (pré-requis et les post-conditions)L’expression des transactions entre le système et l'utilisateursera détaillé par d’autres modèles plus adaptés :✦ Diagrammes de séquences,✦ Diagrammes d’activité, etc.Bertrand LE GAL - ENSEIRB / Laboratoire IXL49Introduction au langage UML

III. Diagramme de cas d’utilisationScénario d’un cas d’utilisationDemande d’un tableau de service (enseignant)1. L’enseignant se présente devant un terminal,2. Le système affiche un message d'accueil,3. L’enseignant demande un relevé d’heures,Descriptionsimplifiée4. Le système lui demande de s'authentifier,5. L’enseignant s'authentifie (login et mot de passe),6. Le système affiche les informations à l’écran,7. L’enseignant précise qu’il a terminé sa consultation et qu’il désire sedéconnecter,8. Le système effectue la requête et retourne à l’écran d’accueil.Bertrand LE GAL - ENSEIRB / Laboratoire IXL50Introduction au langage UML

III. Diagramme de cas d’utilisationExemple de scénario d’un cas d’utilisationDemande d’un tableau de service (enseignant)✦Pré-conditions(avant que l’opération ne puisse avoir lieu)➡ L’enseignant doit être inscrit à l’université,➡ L’enseignant doit connaître ses identifiants,✦Post-condition(si l’opération s’est bien déroulée)➡ L’enseignant a pris connaissance des heures de cours qu’il adonnées.Bertrand LE GAL - ENSEIRB / Laboratoire IXL51Introduction au langage UML

4“ Diagrammes declasses ”

IV. Diagrammes de classesLes diagrammes de classesUn diagramme de classe se compose des éléments suivants,✦ Des classes,✦ Des interfaces (classes virtuelles),✦ Des collaborations,✦ Des relations (dépendances, associations, généralisation),Le diagramme de classes peut être défini à différents niveauxd’abstraction✦ Point de vue conceptuel (entités fournissant des services),✦ Point de vue des spécifications (raffinement fonctionnel des entités),✦ Point de vue implémentation (les classes que l’on doit mettre en oeuvre).Bertrand LE GAL - ENSEIRB / Laboratoire IXL53Introduction au langage UML

IV. Diagrammes de classesDéfinition d’une classe Une classe est la description élémentaire d’un ensemble d’objetsqui partagent des attributs et des méthodes en communs. La définition des attributs et des méthodes n’est pas obligatoire :✦ Les attributs et les méthodes sont trop nombreux pour être représentés dans lamajorité des cas...✦ On indique alors les responsabilités de la classe sous forme de texte (ce qu’elle doitimplémenter comme service).✦ On peut dès la définition d’une classe préciser les droits d’accès aux méthodes et auxattributs (+, -, #)Bertrand LE GAL - ENSEIRB / Laboratoire IXL54Introduction au langage UML

IV. Diagrammes de classesExemple de modélisation d’une classeNom de laclasseVecteurtaille : int;nb_éléments : int = 0tableau : int*Vecteur()add(donnée : int)remove(position : int)get(position : int) : intset(position, valeur : int)..................AttributsMéthodesBertrand LE GAL - ENSEIRB / Laboratoire IXL55Introduction au langage UML

IV. Diagrammes de classesIntroduction aux relations En UML, la manière dont les éléments sont interconnectés entre eux(logiquement ou structurellement) est modélisé sous forme de relation,✦ Les roues, le moteur, les portes, la carrosserie font partie du vocabulaire deconstruction d’une voiture mais ils n’existent pas de manière indépendantes. Il existe différents types de relation entre les éléments :✦ La dépendance,✦ L’utilisation,✦ La généralisation,✦ L’association,✦ L’agrégation.Bertrand LE GAL - ENSEIRB / Laboratoire IXL56Introduction au langage UML

IV. Diagrammes de classesLes relations : la dépendanceLa dépendance établit une relation d’utilisation entre 2entités d’un même diagramme.La plus part du temps il s’agit d’une dépendance d’utilisation,✦ Argument d’une méthode par exemple,✦ On parle alors de “relation d’utilisation”,Cela permet d’identifier implications possibles desmodifications à apporter dans une entité✦ Changement du comportement d’une des classe par exemple.Bertrand LE GAL - ENSEIRB / Laboratoire IXL57Introduction au langage UML

IV. Diagrammes de classesLes relations : la dépendanceVoituretaille : int;type : stringaccélérer()freiner(position : int)démarrer(c : Clef)DépendanceLa classe “Voiture” dépend pour sonutilisation de la classe “Clef ”ClefBertrand LE GAL - ENSEIRB / Laboratoire IXL58Introduction au langage UML

IV. Diagrammes de classesLes relations : la généralisation La généralisation modélise la notion d’héritage qui existe dans leslangages objets✦ La généralisation correspond à la notion “est une sorte de”,✦ Modélisation des relations parents / enfants, Cela implique que les entités issues d’une généralisation sont utilisablespartout ou leur classe mère peut l'être (mais pas l’inverse)✦ Généralisation (classe, classe) ou (classe, interface), Cette relation est modélisée par une flèche pointant sur la classe mère,Bertrand LE GAL - ENSEIRB / Laboratoire IXL59Introduction au langage UML

IV. Diagrammes de classesLes relations : la généralisationFormeoriginemove()resize()show()Rectanglecoin : PointCerclecoin : PointPolygonepoint : Listshow()CarréLes entités (classes) Rectangle, Cercle etPolygone sont des classe filles qui héritent dela classe mère Forme. De la même manière,l’entité Carré hérite de l’entité Rectangle.Bertrand LE GAL - ENSEIRB / Laboratoire IXL60Introduction au langage UML

IV. Diagrammes de classesLes relations : l’association Les relations d'association permettent de modéliser un lien structurelentre 2 éléments du modèle.✦ Si le lien joint 2 classes alors cela signifie qu’il existe une relation de navigabilité entreces 2 classes, 4 décorations permettent de spécifier plus finement le lien entre lesobjets :✦ Le nom : décrire la nature de la relation entre les objets,✦ La direction : lever l'ambiguïté sur le nom,✦ Les rôles : indiquer le rôle spécifique de chacune des classes dans l’association,✦ La cardinalité : spécifie le nombre d’éléments affectés.Bertrand LE GAL - ENSEIRB / Laboratoire IXL61Introduction au langage UML

Les relations : l’associationAssociationPersonneEntrepriseNomDirectionPersonneTravaille pourEntreprisePersonneEmployéTravaille pourEmployeurEntrepriseRolesBertrand LE GAL - ENSEIRB / Laboratoire IXL62Introduction au langage UML

IV. Diagrammes de classesLes relations : l’agrégationDans l’association, les entités se trouvent au même niveauhiérarchique.Dans l'agrégation, il existe une relation hiérarchique entre lesentités,L’agrégation répond à la question “se compose de” et modéliseune notion de possession,✦ Notion de “tout” et de “parties”,Se note comme une association avec un losange du coté du tout.Bertrand LE GAL - ENSEIRB / Laboratoire IXL63Introduction au langage UML

IV. Diagrammes de classesLes relations : l’agrégationToutVoiture4AgrégationPartie1RoueBertrand LE GAL - ENSEIRB / Laboratoire IXL64Introduction au langage UML

IV. Diagrammes de classesConclusion sur les relationsLes relations doivent être spécifiées pour toutes les classes quiinteragissent entre elles,Les relations sont des liens statiques entre les différentes entités(classes),✦ Les relations apparaissent quasi-exclusivement dans les diagrammes declasses,Il existe 2 autres types de relations utilisés dans la modélisationdynamique :✦ Les “liens” : flux permettant le transfert de messages entre objets.✦ Les “transitions” : utilisés dans la modélisation des machines à états finis.Bertrand LE GAL - ENSEIRB / Laboratoire IXL65Introduction au langage UML

IV. Diagrammes de classesSpécification des commentaires (Notes)Lors des phases de modélisation et de spécification, il estnécessaire de documenter ses modèles :✦ Contraintes matérielles,✦ Contraintes de performance,✦ Choix techniques réalisés,✦ Références à d’autres documents,✦ Explications techniques, etc.Dans le langage UML, il existe une sémantique pour lescommentaires.Bertrand LE GAL - ENSEIRB / Laboratoire IXL66Introduction au langage UML

IV. Diagrammes de classesModélisation des commentairesVoiture4Ne pas oublierd'intégrer la rouede secours.1RoueRegarder le fichierréparation.doc pourl'implémentation de laréparation de la roueaprès crevaison.Bertrand LE GAL - ENSEIRB / Laboratoire IXL67Introduction au langage UML

IV. Diagrammes de classesDiagramme de classes, exempleNous allons maintenant essayer de modéliser uneentreprise à l’aide d’un diagramme de classes :✦ Une entreprise est composée de plusieurs services, dans cesservices officie un certain nombre de personnes.✦ Dans les locaux de l’entreprise se trouvent des bureaux utiliséspar les employés, chaque bureau porte un numéro et possède unnuméro de téléphone.✦ Les employés sont reconnus à l’aide de leur nom et de leurnuméro personnel. Chaque employé possède un statut dansl’entreprise.Bertrand LE GAL - ENSEIRB / Laboratoire IXL68Introduction au langage UML

Diagramme de classes - Exemple (1)généralisation(est composé de)Entreprise1Namechaine : stringgetName():stringsetName(string)11Servicenom : Nameshow()1**Personneleffectif : intgetNombre() : intBureauadresse : stringtelephone : intshow()*Agrégation(emploie)1...*Personnenom : NameID : inttitre : stringemail: stringObtenirPhoto()ObtenirEMail()1...*1généralisation(contient)SiègeBertrand LE GAL - ENSEIRB / Laboratoire IXL69Introduction au langage UML

IV. Diagrammes de classesDiagramme de classes - Exemple (2)Nous allons maintenant nous attacher à essayer demodéliser une université :✦ L’université est composée d’étudiants qui suivent des cours dans lesfilières de leur choix.✦ Ces cours sont dispensés par des enseignants qui peuvent êtreresponsable des filières.✦ Les cours sont dispensés dans au moins une filière et peuvent êtremutualisés avec d’autres.A partir de là, réalisez le diagrammes de classesmodélisant l’université.Bertrand LE GAL - ENSEIRB / Laboratoire IXL70Introduction au langage UML

Correction de l’exemple (1)UniversitéFilièreétudiantsCoursEnseignantVoici les 5 entités de base qui constituentl’université que nous devons modéliserBertrand LE GAL - ENSEIRB / Laboratoire IXL71Introduction au langage UML

Correction de l’exemple (2)possèdeagrégationUniversité1 1...*Filière0...1(responsable)111affecter àest membre1...*1...*1...*1...*10...1étudiantsCoursEnseignant1...*1assiste àprodigueBertrand LE GAL - ENSEIRB / Laboratoire IXL72Introduction au langage UML

Correction de l’exemple (3)Universiténom : stringadresse : stringtelephone : intajouterEtudiant()supprEtudiant()listeEtudiants()ajouterFilière()supprFilière()listeFilières()possèdeUniversité1 1...* nom : stringAjouterEnseignant()supprEnseignant()listeEnseignant()110...1agrégation(responsable)est membre11...*Etudiantnom : stringidentifiant : int1...*1assiste à1...*Coursnom : stringidentifiant : intaffecter à1...*prodigue1...*0...1Enseignantnom : string1 prénom : stringlireNom() 0...1Bertrand LE GAL - ENSEIRB / Laboratoire IXL73Introduction au langage UML

Exemple de travail itératif sur le modèle (1)PermanentnuméroBureauspécialiténombreCoursnomnuméroSécuVacatairenombreVacationnombreCoursspécialiténomnuméroSécuBertrand LE GAL - ENSEIRB / Laboratoire IXL74Introduction au langage UML

Exemple de travail itératif sur le modèle (2)EnseignantspécialiténombreCoursnomnuméroSécuPermanentnuméroBureauVacatairenombreVacationBertrand LE GAL - ENSEIRB / Laboratoire IXL75Introduction au langage UML

Exemple de travail itératif sur le modèle (3)BoulangernombreClientadresseMagasinnomnuméroSécuVendeurancienneténomStandnomnuméroSécuEnseignantspécialiténombreCoursnomnuméroSécuPermanentnuméroBureauVacatairenombreVacationBertrand LE GAL - ENSEIRB / Laboratoire IXL76Introduction au langage UML

Exemple de travail itératif sur le modèle (4)PersonnenomnuméroSécuBoulangernombreClientadresseMagasinVendeurancienneténomStandEnseignantspécialiténombreCoursPermanentnuméroBureauVacatairenombreVacationBertrand LE GAL - ENSEIRB / Laboratoire IXL77Introduction au langage UML

5“ Implémentationdes diagrammesde classes ”

V. Implémentation des diagrammes de classesEt après les modèles que fait’on ?Les diagrammes permettent de spécifier de manière claire,les classes et les relations existantes entre elles.✦ Génération de code source à partir du modèle,✦ Les modèles ne sont pas spécifiques à un langage (choix à la génération =>1 modèle plusieurs implémentations possibles suivant les contraintes),A partir de tout diagramme UML, il est possible deremonter vers le cahier des charges✦ Les éléments du modèle ont une sémantique propre et unique.Bertrand LE GAL - ENSEIRB / Laboratoire IXL79Introduction au langage UML

V. Implémentation des diagrammes de classesEt après les modèles que fait’on ? Une fois que l’on a réalisé l’ensemble des diagrammes de classe, on vatraduire les modèles dans un langage objet :✦ Indépendance du modèle vis-à-vis du langage utilisé pour l'implémentation.➡ Nous utiliserons ici du C++ Chaque type d’entité et de relation possède une implémentationparticulière,✦ Pas d'ambiguïté possible.Bertrand LE GAL - ENSEIRB / Laboratoire IXL80Introduction au langage UML

V. Implémentation des diagrammes de classesTransformation du modèle au code sourceCatalogueclass Catalogue{// ... ... ...};Personneclass Personne {// ... ... ...};Bertrand LE GAL - ENSEIRB / Laboratoire IXL81Introduction au langage UML

V. Implémentation des diagrammes de classesTransformation du modèle au code sourceCataloguenamespace Catalogue{// ... ... ...};Bertrand LE GAL - ENSEIRB / Laboratoire IXL82Introduction au langage UML

V. Implémentation des diagrammes de classesTransformation du modèle au code sourceCataloguenom : NamedateCréation : DatePersonnenom : stringprénom : stringdateNaissance : stringageMajorité: string : int = 18;class Catalogue {private:string nom;DateTime dateCreation;// ... ... ...}class Personne {private:string nom;string prénom;protected:DateTime dateNaissance;private:static int ageMajorite = 18;}Bertrand LE GAL - ENSEIRB / Laboratoire IXL83Introduction au langage UML

V. Implémentation des diagrammes de classesTransformation du modèle au code sourcePersonne- nom : string- prénom : string# dateNaissance : string- ageMajorité: string : int = 18;+ calculDuréePret() : int+ setAgeMajorité( int )+ getAge(): intclass Personne {private:string nom;string prénom;static int ageMajorite = 18;protected:DateTime dateNaissance;public:int CalculerDureePret();static void SetAgeMajorite(intaMaj) {// ... ... ...}public int GetAge() {// ... ... ...}}Bertrand LE GAL - ENSEIRB / Laboratoire IXL84Introduction au langage UML

V. Implémentation des diagrammes de classesImplémentation d’une généralisation (héritage)Personne- nom : string- prénom : string- age : intAdhérent- ID : intclass Personne {// ... ... ...}class Adhèrent : Personne {private int iD;}Bertrand LE GAL - ENSEIRB / Laboratoire IXL85Introduction au langage UML

V. Implémentation des diagrammes de classesImplémentation d’un héritage multipleEmpruntableEmprunter()Retourner()Livretitre : stringauteur : stringisbn : ISBNEmprunter()Retourner()Imprimer()ImprimableImprimer()class Livre : public Imprimable :public Empruntable {private:string titre;string auteur;ISBN isbn;public:void Imprimer(){// ... ... ...}void Emprunter(){// ... ... ...}void Retourner(){// ... ... ...}}Bertrand LE GAL - ENSEIRB / Laboratoire IXL86Introduction au langage UML

V. Implémentation des diagrammes de classesImplémentation de la composition (agrégation)ClasseA1ClasseBpublic class A1 {private:ClasseB leB;// ... ... ...}ClasseA*ClasseBpublic class A2 {private:ClasseB[] lesB;// ... ... ...}ClasseA* {order}ClasseBpublic class A3 {private:ArrayList lesB;// ... ... ...lesB = = new ArrayList();}Bertrand LE GAL - ENSEIRB / Laboratoire IXL87Introduction au langage UML

V. Implémentation des diagrammes de classesImplémentation de la composition (agrégation)Homme0...1 mari0...1épouxFemmeclass Homme {private:Femme épouse;// ... ... ...}class Femme {private:Homme mari;// ... ... ...}Bertrand LE GAL - ENSEIRB / Laboratoire IXL88Introduction au langage UML

V. Implémentation des diagrammes de classesImplémentation d’une association entre classesPersonne0...* employé0...*employeurSociétéEmploititre : stringsalaire : doubleclass Emploi {private:string titre;double salaire;Personne employé;Société employeur ;// ... ... ...}Bertrand LE GAL - ENSEIRB / Laboratoire IXL89Introduction au langage UML

6“ Les diagrammesde séquence etde collaboration ”

VI. Les diagrammes de séquence et de collaborationLes diagrammes de séquenceMise en évidence de l’aspect temporel des traitements (ordrechronologique de réalisation),Mise en évidence des objets et des messages échangés par lesentités interagissant avec et/ou dans le système,La modélisation est basée sur l’affichage des objetsparticipant à la séquence et à l’ordre des messages et desactions associées.Bertrand LE GAL - ENSEIRB / Laboratoire IXL91Introduction au langage UML

VI. Les diagrammes de séquence et de collaborationDéfinition de la sémantique du diagrammeLes diagrammes de séquence permettent de modéliserles interactions entre les objets :✦ Communications synchrones (flèches pleines),✦ Communications asynchrones (flèches pointillés),✦ Les données transmises entre les objets (annotation des flèches),Ils permettent aussi de connaître pour chaque objet :✦ Ses dates de création et de destruction,✦ Sa durée de vie, si la création est externe au diagramme (ligne verticaleen pointillés).Bertrand LE GAL - ENSEIRB / Laboratoire IXL92Introduction au langage UML

Diagramme de séquence - Ex. de l’ascenseurObjetsanonymesUsager Assenceur PorteAppel extérieur(n° étage)DéplacementMessageDemande ouverturedes portesStimulisPortes ouvertesBertrand LE GAL - ENSEIRB / Laboratoire IXL93Introduction au langage UML

Diagramme de séquence - Ex. de client e-mailObjets / EntitésClientE-MailCréationSocketServeurSMTPévolutiondu tempssetServeur(name)ConnexionOKSend(email)ConnexionConnexionOKSendData(data)Périodesd'activitéDataSendOKClose()DestroyLignes de vieBertrand LE GAL - ENSEIRB / Laboratoire IXL94Introduction au langage UML

VI. Les diagrammes de séquence et de collaborationLe diagramme de collaborationMise en évidence de l’organisation des objets qui vontcollaborer pour effectuer une interaction.✦ On représente les objets qui vont intervenir (les sommets),✦ On modélise les liens qui vont modéliser les communications entre lesobjets (les arcs),✦ On annote les liens à l’aide des informations qui vont être échangéesentre les entités,Visualisation claire du flot de contrôle dans le contexte del'organisation structurelle.Bertrand LE GAL - ENSEIRB / Laboratoire IXL95Introduction au langage UML

VI. Les diagrammes de séquence et de collaborationLe diagramme de collaboration2 niveaux de représentation (d’abstraction)✦ Le niveau spécification➡Définition des classes et de leurs rôles,✦ Le niveau instance➡Définition des objets et des messages échangés,Bertrand LE GAL - ENSEIRB / Laboratoire IXL96Introduction au langage UML

VI. Les diagrammes de séquence et de collaborationModélisation d’un graphe de rôle/Locataire :PersonneObjet+ Habitant/Maison :Logement+ Habitation+ Loueur/Propriétaire :Personne+ Adresse:LieuBertrand LE GAL - ENSEIRB / Laboratoire IXL97Introduction au langage UML

VI. Les diagrammes de séquence et de collaborationLe diagramme de collaborationLa modélisation temporelle est en partie masquée,✦ Utilisation de la numérotation des séquences pour ordonner lestraitements réalisés,Contrairement au diagramme de séquence, certainesinformations ne sont pas représentées :✦ On ne modélise pas le ligne de vie des objets,✦ On ne modélise pas les temps d’activité des objets,Par contre on modélise explicitement les liens qui existententre les différents objets.Bertrand LE GAL - ENSEIRB / Laboratoire IXL98Introduction au langage UML

Exemple de diagramme de collaborationClient E-MailSéquenceObjet3. ConnexionOK5. DataSendOK1. Création2. setServeur(name)4. SendMail(email)6. Destruction2.1. Connexion4.1. SendData5. CloseSocketServeur2.2. ConnexionOKLienMessageBertrand LE GAL - ENSEIRB / Laboratoire IXL99Introduction au langage UML

VI. Les diagrammes de séquence et de collaborationUtilisation de ces diagrammesCes diagrammes sont utilisés pour modéliser lescomportements dynamiques d’un système,✦ Modéliser le fonctionnement d’un sous système,✦ Possibilité de joindre ces diagrammes aux cas d’utilisation afin despécifier un scénario.Il est possible de rajouter des contraintes sur lesdiagrammes :✦ Contraintes temporelles (durée d'exécution),✦ Formaliser le flot de contrôle : ajouter des pré/post-conditions.Bertrand LE GAL - ENSEIRB / Laboratoire IXL100Introduction au langage UML

VI. Les diagrammes de séquence et de collaborationEquivalence entre les diagrammesX Y ZXACBY1.1 - A1.2 - C1.1.1 - BZLa transition d’un modèle de représentation à l’autreest une tache aisée pour le concepteur. Ces 2 modèlesexpriment des informations différentes !Bertrand LE GAL - ENSEIRB / Laboratoire IXL101Introduction au langage UML

7“ Diagrammesd’étatstransitions”

VII. Diagrammes d’états-transitionsLa recherche des états L’état d’un objet est lié auxvaleurs de ses attributs et de sesinteractions avec les autresobjets,LivreestPrétéestRéservé Il est nécessaire de conserver lesétats significatifs, La réponse d’un événement à unstimuli dépend :✦ Du stimuli reçu par l’objet,✦ De l’état dans lequel se trouve l’objet.LivrepretéLivrelibreLivreréservéBertrand LE GAL - ENSEIRB / Laboratoire IXL103Introduction au langage UML

VII. Diagrammes d’états-transitionsRègles liées au diagramme d’étatsChaque transition (passage d’un état à un autre) estprovoqué par un événement,Une transition n’a pas de durée (utilisation possible d’étatsde temporisation),La durée d’un état est l’intervalle qui s’écoule entrel'événement d’entrée et celui de départ.Bertrand LE GAL - ENSEIRB / Laboratoire IXL104Introduction au langage UML

Diagramme d’états d’un livreEtat initialAchatDestruction(poubelle)Etat finalLivrelibreEvénements(condition)EmpruntRestitutionRéservationLibérationLivrepretéEmpruntLivreréservéEtatsBertrand LE GAL - ENSEIRB / Laboratoire IXL105Introduction au langage UML

VII. Diagrammes d’états-transitionsSémantique liée à la représentationEtat n-1Nom de l'étatentrer / actions a réaliser en rentrant dans l'étatfaire / activités à faire durant l'état... ... ... ... ... ... ... ... ... ... ... ... ... ...sortir / / actions a réaliser en sortant de l'étatEtat n+1Bertrand LE GAL - ENSEIRB / Laboratoire IXL106Introduction au langage UML

8“ Et la conceptiondans tout cela ... ”

VIII. Et la conception dans tout cela ...Et la conception du système ... La phase de conception a pour objectif de chercher comment estimplémenté le système,✦ L’analyse vise quant à elle à identifier ce qui doit être fait (et non comment). L’approche est hiérarchique s’attachant d’abord au grandes parties dusystème et à leurs interactions, puis raffinement progressif, Prise en compte des contraintes intrinsèques et explicites exprimées à laconception (langage, BDD, temps d'exécution, processeurs,périphériques, etc.). C’est une étape ou on va faire intervenir des spécialistes de chaquediscipline en fonction des technologies mises en oeuvre.Bertrand LE GAL - ENSEIRB / Laboratoire IXL108Introduction au langage UML

9“ Diagrammes dedéploiement ”

IX. Diagrammes de déploiementLe diagramme de déploiementCe modèle définit le diagramme de l’architecture matérielle dusystème ou de l’application,Il représente les différentes ressources matérielles à dispositiondu concepteur pur : processeurs et périphériques et larépartition de l’application sur le système hétérogène,Il précise aussi les liens de communication existants entre cesdifférentes ressources avec leurs caractéristiques.Bertrand LE GAL - ENSEIRB / Laboratoire IXL110Introduction au langage UML

IX. Diagrammes de déploiementLe diagramme de déploiementSystèmed'acquisitionBluetoothEcranProcesseurdistributeurRéseau 100MoSupercalculateurUSBFireWireRéseau 1GoImprimanteSystèmed'acquisitionServeur dedonnéesBertrand LE GAL - ENSEIRB / Laboratoire IXL111Introduction au langage UML

10“ Et la conceptiondans tout cela ... ”

X. ConclusionConclusions sur UML Langage permettant d'appréhender la réalisation d’un systèmeinformatique complexe, Diagrammes qui permettent d’aider la réflexion, de permettre ladiscussion sur des bases normalisées et formalisées (clients,développeurs), Pas de solution unique mais un ensemble de solutions plus ou moinsacceptables,✦ Contraintes clients (performances et fonctionnalités),✦ Architectures logicielles et matérielles à disposition, Des itérations successives du flot permettent d’aboutir à une solution.Bertrand LE GAL - ENSEIRB / Laboratoire IXL113Introduction au langage UML

X. ConclusionBibliographie Modélisation avec UML, Robert Ogor, ENST Bretagne, Mai 2003. UML : Unified Modeling Language, Mireille Blay-Fornarino, ESSI,Sophia Antipolis UML, Martin Fowler, Collection “Le tout en poche”, CampusPress Le Guide de l’utilisateur UML, Grady Booch and al., EditionEyrolles.Bertrand LE GAL - ENSEIRB / Laboratoire IXL114Introduction au langage UML

Composant MatérielSommaire1 Présentation2 UML3 Composant Matériel4 VHDL5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 14 / 124

Composant MatérielNotion d’IP : intellectual propertyComposants sur carteROMCISCglueglueCANRAMglueUARTCNAFonctions spécifiques ASICROMRAMRISCFPGAEvolution vers l'intégrationCopyright : E. Martin - Lester - UBSDSPASICATMCANCNAComposants virtuels IPCoeurDSPCoeurRISCRomBuff. E/SRamRamBuff. E/SMPEGAnalog.ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 15 / 124

Composant MatérielNotion d’IP : intellectual propertyUn algorithmeConception d'un IPSélection d'un IPAchatIntégration d'un IPENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 16 / 124

Composant MatérielNotion d’IP : intellectual propertyFlot deconceptionReprésentationLibrairies Technologie PortabilitéLogiciel (soft)Non prédictibleTrès flexibleFirmFlexiblePrédictibleConceptionsystèmeConceptionRTLSynthèse deplan de massePlacementComportementalRTLRTL & blocsNetlist- IndépendanttechnologieDe référence• Temps• DessinTechnologiegénériqueIllimitéePortable surlibrairiesMatÈriel(hard)Pas flexibleTrès prédictibleRoutageVérificationPolygÙnesDonnéesSpécifiqueprocessRègles dedessinTechnologiefixeDépendantdu processENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 17 / 124

Composant MatérielNotion d’IP : intellectual property• IP = RéutisabilitéENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 18 / 124

Composant MatérielNotion d’IP : intellectual property• IP = Réutisabilité• Définir un composant virtuel pouvant être utilisé dans plusieurssystèmes électroniquesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 18 / 124

Composant MatérielNotion d’IP : intellectual property• IP = Réutisabilité• Définir un composant virtuel pouvant être utilisé dans plusieurssystèmes électroniques• Exemples de ce type de composants : registres, Compteur,Additionneurs, etc ...ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 18 / 124

Composant MatérielNotion d’IP : intellectual property• Nécessité de règles permettantENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 19 / 124

Composant MatérielNotion d’IP : intellectual property• Nécessité de règles permettant• La réutilisationENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 19 / 124

Composant MatérielNotion d’IP : intellectual property• Nécessité de règles permettant• La réutilisation• La fiabilitéENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 19 / 124

Composant MatérielNotion d’IP : intellectual property• Nécessité de règles permettant• La réutilisation• La fiabilité• Nécessité d’une bonne documentationENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 19 / 124

Composant MatérielNotion d’IP : intellectual propertyEconomies parrapport au designinitial8642RéutilisationRe-utilisationUtilisation0Pas de reuse0 1 2 3 4 5 6 7 8 9 10Nombre de réutilisationsENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 20 / 124

VHDL4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et FonctionENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 21 / 124Sommaire1 Présentation2 UML3 Composant Matériel

VHDLBibliographie• The designer’s guide to VHDL - Peter Ashenden, Morgan Kaufman(http://www.ashenden.com.au/designers-guide/DG.html)• Alain Vachoux : Digital System Modeling -http://lsmwww.epfl.ch/design languages/• Cours Master SdI - Patrick Garda (patrick.garda@upmc.fr)• Ressources• Hamburg VHDL archive :• http://tech-www.informatik.uni-hamburg.de/vhdl/vhdl.htm• http://www.geocities.com/SiliconValley/Heights/8831/websrc.htmlENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 22 / 124

VHDLOutils• Free Model Foundation - http://www.freemodelfoundry.com/• Opencores - http://www.opencores.org• XILINX : ISE - http://www.xilinx.com/• ALTERA : Quartus - http://www.altera.com/• Mentor Graphics : HDL Designer, ModelSim, Precision -http://www.mentor.com/ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 23 / 124

VHDLHistorique• VHDL : VHSIC Hardware Description Language Historique• Langage introduit dans le cadre du projet DARPA VHSIC : Very HighSpeed Integrated Circuits• IBM, Texas Instruments et Intermetrics ont obtenu le contrat en 1983et produit VHDL ”7.2” en 1985• Proposé à IEEE pour normalisation en 1986• Norme en 1987 : IEEE Std 1076-1987, dit VHDL-87• Norme révisée en 1992 : IEEE Std 1076-1993, dit VHDL-93• Normalisation simultanée de IEEE 1164-1993, dit std logic 1164• Norme révisée en 2002 IEEE Std 1076-2002, VHDL - 2002ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 24 / 124

VHDLFlot de conception VHDLENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 25 / 124

VHDLVHDL - RTL• RTL : Register Transfert Level• Description Synthétisable• Utilisable pour configurer un circuit logique programmable• Sous ensemble de constructions VHDLENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 26 / 124

VHDLVHDL - BaseBlocs de base1 Les bibliothèques (ou librairies)2 L’entité : Décrit l’interfaçage du composant3 L’architecture : Décrit le fonctionnement du composantENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 27 / 124

VHDLVHDL - BaseENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 28 / 124

VHDLVHDL - BaseENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 29 / 124

VHDLVHDL - BaseENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 30 / 124

VHDLVHDL - Bibliothèquelibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 31 / 124

VHDLtype, subtype,constant, signal,subprogramconcurrent procedurecall, assertion,passive processcontext-clauseentity entity-name is[ generic ( parameter-list ) ][ port ( port-list ) ; ][ local-declarations ][ beginVHDL - Entitépassive-concurrent-statement ]end [ entity ] [ entity-name ] ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 32 / 124

VHDLVHDL - Entitégeneric(parametre-name ,...: parametre-type [:=default-value];...parametre-name ,...: parametre-type [:=default-value]);ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 33 / 124

VHDLVHDL - Entitéport([signal] signal-name ,... : mode signal-type;...[signal] signal-name ,... : mode signal-type);ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 34 / 124

VHDLVHDL - Entitéentity MON-ET isgeneric (tp: time := 2ns);port( A : in std_logic;B : in std_logic;S : out std_logic);end entity MON-ET;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 35 / 124

VHDLVHDL - Architectureconcurrent procedurecall, assertion,passive processarchitecture archi-name of entity-name is[ local-declaration ]beginconcurrent-statementend [ architecture ] [ archi-name ] ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 36 / 124

VHDLVHDL - L’architectureS = A et Barchitecture FLOT of MON-ET isbegins

VHDLVHDL - L’architecture• Une architecture décrit le fonctionnement d’une entité de conception• C’est-à-dire la détermination des sorties en fonction des entrées• Une architecture peut être décrite de différentes manières :• Flot de données• Structurelle• Comportementale• RTL : Register Transfer LevelENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 38 / 124

VHDLDifférents types de description1 Présentation2 UML3 Composant Matériel4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et Fonction5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 39 / 124

VHDLDifférents types de descriptionArchitecture Flot de données• Une architecture ”flot de données” (dataflow) décrit un circuit auniveau des portes logiques• Elle représente le flot des informations des entrées (binaires) vers lessorties à l’aide d’opérateurs combinatoires :• not, and, nand, or, nor, xor, xnor• Les signaux se propagent de façon asynchrone• La détermination des valeurs est faite par l’instruction d’affectationdes signaux

VHDLDifférents types de descriptionArchitecture Flot de donnéesarchitecture flot of addc isbeginsum

VHDLDifférents types de descriptionArchitecture Structurelle• Utilise des composants déjà définis• L’architecture structurelle définit alors la structure comme unassemblage d’instances de composants reliées par des signaux• Elle correspond à la description textuelle d’un schéma utilisant descellules de bibliothèqueENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 42 / 124

VHDLDifférents types de descriptionArchitecture Structurelleentity add4 is port (a, b : in std_logic_vector (3 downto 0) ;s : out std_logic_vector (4 downto 0) )end entity add4 ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 43 / 124

VHDLDifférents types de descriptionArchitecture Structurellearchitecture struct of add4 issignal c : std_logic_vector (3 downto 1) ;beginaddc_i0 : entity work.addc(flot)port map ( a(0), b(0), ’0’, s(0), c(1)) ;addc_i1 : entity work.addc(flot)port map ( a(1), b(1), c(1), s(1), c(2)) ;addc_i2 : entity work.addc(flo)tport map ( a(2), b(2), c(2), s(2), c(3)) ;addc_i3 : entity work.addc(flot)port map ( a(3), b(3), c(3), s(3), s(4)) ;end architecture struct ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 44 / 124

VHDLDifférents types de descriptionArchitecture Structurellearchitecture struct of add4 issignal c : std_logic_vector (3 downto 1) ;beginaddc_i0 : entity work.addc(flot)port map (a => a(0), b => b(0), cin => ’0’, sum => s(0), cout => c(1)) ;addc_i1 : entity work.addc(flot)port map (a => a(1), b => b(1), cin => c(1), sum => s(1), cout => c(2)) ;addc_i2 : entity work.addc(flo)tport map (a => a(2), b => b(2), cin => c(2), sum => s(2), cout => c(3)) ;addc_i3 : entity work.addc(flot)port map (a => a(3), b => b(3), cin => c(3), sum => s(3), cout => s(4)) ;end architecture struct ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 45 / 124

VHDLDifférents types de descriptionL’instantiation de composants PORTMAPlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity demiadd isport( a, b : in std_logic;c, s : out std_logic);end entity demiadd;architecture flot of demiadd isbegins

VHDLDifférents types de descriptionL’instantiation de composants PORTMAPlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity add isport( a, b, cin : in std_logic;cout, s : out std_logic);end entity add;architecture struct of add issignal stmp, ctmp1,ctmp2 : std_logic;begindemiadd1 : entity work.demiadd(flot)port map(a,b,stmp,ctmp1);demiadd2 : entity work.demiadd(flot)port map(cin,stmp,s,ctmp2);cout

VHDLDifférents types de descriptionArchitecture Comportementale• L’architecture est représentée par un ensemble de processusséquentiels qui s’exécutent simultanément• Chaque processus est en attente jusqu’à ce que l’une de ses entréeschange de valeur• Lorsque cela se produit le code du processus est exécutéséquentiellement• Lorsqu’on arrive à la fin d’un processus on recommence son exécutionau début• La réalisation électronique de l’architecture n’est pas décriteENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 48 / 124

VHDLDifférents types de descriptionLe Process• Permet de réaliser des parties séquentielles• Introduit un niveau d’abstraction proche de l’informatiqueENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 49 / 124

VHDLDifférents types de descriptionLe Processlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity reg isport( d : in std_logic_vector(7 downto 0);hor : in std_logic;q : out std_logic_vector(7 downto 0);end entity reg;architecture comport of reg isbeginclocked: process(d,hor) isbeginif (hor’event and hor = ’1’) thenq

VHDLDifférents types de descriptionLes variables• Niveau d’abstraction niveau algorithmique• Pas assimilable à un filENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 51 / 124

VHDLDifférents types de descriptionL’affectation de variableslibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;entity reg isport( d : in std_logic_vector(7 downto 0);hor : in std_logic;q : out std_logic_vector(7 downto 0);end entity reg;architecture comport of reg isbeginclocked: process(d,hor) isvariable q_int : std_logic_vector(7 downto 0);beginif (hor’event and hor = ’1’) thenq_int :=d;end if;q

VHDLDifférents types de descriptionLes structures de contrÙle• Les structures Conditionnelles• La structure IF• La structure CASE• Les structure de Répétitions LOOP• La structure FORENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 53 / 124

VHDLDifférents types de descriptionConditionnelle IFif condition1 theninstructions séquentielles 1elsif condition2 theninstructions séquentielles 2elsif condition3 theninstructions séquentielles 3elseinstructions séquentielles nend if ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 54 / 124

VHDLDifférents types de descriptionConditionnelle IFlibrary ieee;use ieee.std_logic_1164.all;entity decodeur isport ( choix : in std_logic_vector(1 downto 0);decode : out std_logic_vector(3 downto 0));end entity decodeur;architecture comport of decodeurdecodage : process(choix) isbeginIF (choix= "00") THEN decode

VHDLDifférents types de descriptionConditionnelle IFarchitecture behaviour of addc isbegincalc_sum : process (a, b, cin) isbeginif ( ((a + b + cin) rem 2) = 0) then sum

VHDLDifférents types de descriptionConditionnelle CASEcase expression iswhen VALUE-1 =>instructions séquentielles 1when VALUE-2 — VALUE-3 =>instructions séquentielles 2when VALUE-M to VALUE-N =>instructions séquentielles 3when others =>instructions séquentielles nend case ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 57 / 124

VHDLDifférents types de descriptionConditionnelle CASElibrary ieee;use ieee.std_logic_1164.all;entity decodeur isport ( choix : in std_logic_vector(1 downto 0);decode : out std_logic_vector(3 downto 0));end entity decodeur;architecture comport of decodeurdecodage : process(choix) isbeginCASE choixWHEN "00" => decode decode decode decode NULL;END CASE;end process decodage;end architecture comport;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 58 / 124

VHDLDifférents types de descriptionBoucle FOR[loop label]for identifier in discrete range loopinstructions du corps de boucleend loop [loop label] ;• La variable identifier est• auto-déclarée• elle n’est visible que dans le corps de la boucleENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 59 / 124

VHDLDifférents types de descriptionBoucle FORentity additionneur isgeneric (N : natural := 8);port (a, b : in std_logic_vector(N-1 downto 0);s : out std_logic_vector(N-1 downto 0));end additionneur;architecture flot of additionneur isbegin-- flotadd : process(a,b)variable sum,btemp : std_logic_vector(N-1 downto 0);variable retenue : std_logic_vector(N downto 0);begin -- process addbtemps := b;retenue(0):=’0’;calcul : for i in 0 to N-1 loopsum(i):= a(i) xor btemp(i) xor retenue(i);retenue(i+1) := (a(i) and btemp(i)) or (a(i) and retenue(i)) or (btemp(i) and retenue(i));end loop calcul;end process add;end flot;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 60 / 124

VHDLLes types en VHDL1 Présentation2 UML3 Composant Matériel4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et Fonction5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 61 / 124

VHDLLes types en VHDLLes différents Type VHDL• Les types originaux• Bit is (’0’, ’1’);• Bit vector is array (Natural range ) of Bit;• Boolean is (false, true);• Character• Integer• Natural is Integer range 0 to Integer’high• Positive is Integer range 1 to Integer’high• Real• String is array (Positive range ) of Character• Timeunitsfs; -- femtosecondeps = 1000 fs; -- picosecondens = 1000 ps; -- nanosecondeus = 1000 ns; -- microsecondems = 1000 us; -- millisecondesec = 1000 ms; -- secondemin = 60 sec; -- minutehr = 60 min; -- heureend units;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 62 / 124

VHDLLes types en VHDLLes différents Type VHDL• Les types ajoutés par ieee (paquetage 1164)• std ulogic is (’U’, -- Non Initialisé - Non synthétisé’X’, -- Forçage Indéterminé - Non synthétisé’0’, -- Forçage à 0 - Synthèse = 0’1’, -- Forçage à 1 - Synthèse = 1’Z’, -- Haute Impedance - Synthèse = Z’W’, -- Faible Indéterminé - Non synthétisé’L’, -- Faible à 0 - Synthèse = 0’H’, -- Faible à 1 - Synthèse = 1’-’ -- Peu Importe - Non synthétisé• std ulogic vector is array ( natural range ) ofstd ulogic;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 63 / 124

VHDLLes types en VHDLStd logic type résolu de std ulogic’U’ ’X’ ’0’ ’1’ ’Z’ ’W’ ’L’ ’H’ ’-’’U’ ’U’ ’U’ ’U’ ’U’ ’U’ ’U’ ’U’ ’U’ ’U’’X’ ’U’ ’X’ ’X’ ’X’ ’X’ ’X’ ’X’ ’X’ ’X’’0’ ’U’ ’X’ ’0’ ’X’ ’0’ ’0’ ’0’ ’0’ ’X’’1’ ’U’ ’X’ ’X’ ’1’ ’1’ ’1’ ’1’ ’1’ ’X’’Z’ ’U’ ’X’ ’0’ ’1’ ’Z’ ’W’ ’L’ ’H’ ’X’’W’ ’U’ ’X’ ’0’ ’1’ ’W’ ’W’ ’W’ ’W’ ’X’’L’ ’U’ ’X’ ’0’ ’1’ ’L’ ’W’ ’L’ ’W’ ’X’’H’ ’U’ ’X’ ’0’ ’1’ ’H’ ’W’ ’W’ ’H’ ’X’’-’ ’U’ ’X’ ’X’ ’X’ ’X’ ’X’ ’X’ ’X’ ’X’ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 64 / 124

VHDLSignaux et Variables en VHDL1 Présentation2 UML3 Composant Matériel4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et Fonction5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 65 / 124

VHDLSignaux et Variables en VHDLLes variables• Les variables sont utilisées dans les instructions séquentielles• Elles ne correspondent à aucune réalité électronique• Elles jouent le rôle des variables dans un langage de programmation• Elles ont une portée limitée au processus dans lequel elles sontdéclarées• Elles sont typéesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 66 / 124

VHDLSignaux et Variables en VHDLLes variables• Affectation• Symbole d’affectation de variables :=• L’affectation d’une variable est instantanée• Utilisation• Affectation d’un signal à une variable• Exécution d’un algorithme séquentiel• Affectation d’une variable à un signal• Autre utilisation : identificateur de boucleENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 67 / 124

VHDLSignaux et Variables en VHDLLes signaux• Les signaux représentent les données physiques échangées entre lesmodules (anglais data signal)• Chaque signal sera matérialisé dans le circuit final par uneéquipotentielle• Exemples :• ports d’entrées et de sorties d’une entité• signaux internes à une architectureENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 68 / 124

VHDLSignaux et Variables en VHDLLes signaux• Instruction d’affectation de signaux :• s

VHDLSignaux et Variables en VHDLLes signaux• Chaque signal a un type, comme dans un langage structuré• Le type définit l’ensemble des valeurs que peut prendre le signal.• Les signaux de type synthétisable sont synthétisables.• VHDL est fortement typé, pas de conversion automatique• Nécessité d’avoir recours à des fonctions de conversionENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 70 / 124

VHDLSignaux et Variables en VHDLLes signaux• Types énumérés• type boolean is (false, true) ;• type character is (liste des caractères)• Tous les caractères ISO 8 bits• Une constante caractère est notée ’A’• type bit is (’0’, ’1’) ;• type severity level is (note, warning, error, failure) ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 71 / 124

VHDLSignaux et Variables en VHDLLes signaux• Entiers :• type integer is range -2147483 to 2147482 ;• subtype positive is integer range 1 to integer’high ;• subtype natural is integer range 0 to integer’high ;• Remarques sur entiers :• Valeurs négatives codées en complément à 2• Entiers synthétisés comme bus 32 bits par défaut• Intervalles :• Subtype byte is integer range -128 to 127 – codé 8 bits C2• Réels :• type real is range $- to $+• Réels pas synthétisablesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 72 / 124

VHDLSignaux et Variables en VHDLLes signauxlibrary ieee;use ieee.std_logic_1164.all;entity aff isport( a : in std_logic;d : out std_logic_vector(3 downto 0));end entity aff;architecture flot of aff issignal aint : std_logic;beginaint

VHDLSignaux et Variables en VHDLLes opérateurs Logiques• Les opérateurs logiques :andorxornotet bit à bitou bit à bitou-exclusif bit à bitnon bit à bit• Les opérateurs arithmétiques+ Addition- Soustraction* Multiplication/ Division Peu Synthétisablemod Modulo Pas Synthétisableexp Exponentitation Pas synthétisableENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 74 / 124

VHDLLes tableaux1 Présentation2 UML3 Composant Matériel4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et Fonction5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 75 / 124

VHDLLes tableauxLes Tableaux• Déclaration• type nom is array (intervalle) of type de base• Utilisation• Modélisation de bus.• Modélisation de mémoires.• Synthèse• Tableaux à 1 dimension• Indices entiers ou sous-type entiers• Eléments du tableau synthétisablesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 76 / 124

VHDLLes tableauxLes Tableaux• Types tableaux prédéfinis• type bit vector is array (natural range ) of bit ;• type string is array (positive range ) of character ;• type std ulogic vector is array (natural range ) of std ulogic ;• type std logic vector is array (natural range ) of std logic ;• Exemples de modélisation de bus• Subtype byte is std logic vector (7 downto 0) ;• Subtype word is std logic vector (15 downto 0) ;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 77 / 124

VHDLGénérique1 Présentation2 UML3 Composant Matériel4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et Fonction5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 78 / 124

VHDLGénériqueGeneric• Les paramètres génériques sont définis dans l’entité, avant les portsd’entrées-sorties• Ils peuvent être utilisés :• Dans l’entité après leur déclaration• Dans le corps de toute architecture associée à l’entitéentity MON-ET isgeneric (tp: time := 2ns);port( A : in std_logic;B : in std_logic;S : out std_logic);end entity MON-ET;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 79 / 124

VHDLGénériqueGeneric• La valeur du paramètre générique est précisée lors de l’instanciationde l’entité• Des instances différentes peuvent utiliser des valeurs différentesentity doubleor isport (in1, in2 : in std_logic;out2 : out std_logic);end entity doubleor;architecture struct of doubleor issignal out1 : std_logic;beginGate1 : entity work.or2(behaviour)Generic map (2 ns) ;Port map (in1, in2, out1) ;Gate2 : entity work.or2(behaviour)Generic map (T_pd => 3 ns) ;Port map (a => out1, b => in2, y => out2) ;end architecture struct;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 80 / 124

VHDLGénériqueGeneric• Une valeur par défaut du paramètre générique peut être indiquée lorsde sa déclaration• Lors de l’instanciation, cette valeur peut être :• Utilisée telle quelle• Remplacée par une autre valeurentity dff isGeneric (T_pd, T_su : time := 2 ns ; T_h : time := 0 ns) ;Port (clock, d : in std_logic ;q : out std_logic)end entity dff;architecture struct of reg is.......Request_dff : entity work.dff (behaviour)Generic map (4 ns, 3 ns, open) ;Port map (system_clock, request, prending_request).......end ENSEA architecture (ETIS / ENSEA) struct; Approche Système de la Conception Printemps 2012 81 / 124

VHDLGénériqueGenerate• L’instruction concurrente generate permet de dupliquer desinstructions concurrentes de manière itérative ou conditionnelle.ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 82 / 124

VHDLGénériqueGenerateentity shiftreg isgeneric (nbits: positive := 8);port (clk, rst, d: in std_logic;q: out std_logic);end entity shiftreg;architecture structure of shiftreg iscomponent dff isport (clk, rst, d: in std_logic;q: out std_logic);end component dff;signal qint: std_logic _vector(1 to nbits-1);Begincell_array: for i in 1 to nbits generatefirst_cell: if i = 1 generatedff1: dff port map (clk, rst, d, qint(1));end generate first_cell;int_cell: if i > 1 and i < nbits generatedffi: dff port map (clk, rst, qint(i-1), qint(i));end generate int_cell;last_cell: if i = nbits generatedffn: dff port map (clk, rst, qint(nbits-1), q);end generate last_cell;end generate cell_array;end architecture structure;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 83 / 124

VHDLLes Machines à Etats en VHDL1 Présentation2 UML3 Composant Matériel4 VHDLDifférents types de descriptionLes types en VHDLSignaux et Variables en VHDLLes tableauxGénériqueLes Machines à Etats en VHDLClause WaitTest BenchSimulationPaquetage, Procédure et Fonction5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 84 / 124

VHDLLes Machines à Etats en VHDLLes machines à états en VHDL• Moore ou Mealy• Utilisation d’au moins 2 process• Un process de transition de l’état futur à l’état présent• Un process de détermination des sorties et de l’état futur• Utilisation de type énuméréENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 85 / 124

VHDLLes Machines à Etats en VHDLMachines de Moore - 2 process - EntitéLIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY mae ISPORT(a : IN std_logic;hor : IN std_logic;raz : IN std_logic;);END mae ;b : OUT std_logicENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 86 / 124

VHDLLes Machines à Etats en VHDLMachine de Moore - 2 process -ArchitectureARCHITECTURE diagram OF mae ISTYPE STATE_TYPE IS (Etat0,Etat1,Etat2);SIGNAL EtatPresent : STATE_TYPE ;SIGNAL EtatFutur : STATE_TYPE ;BEGINclocked : PROCESS(hor,raz)BEGIN...END PROCESS clocked;nextstate : PROCESS (EtatPresent,a)BEGIN...END PROCESS nextstate;END diagram;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 87 / 124

VHDLLes Machines à Etats en VHDLMachine de Moore - 2 process -Architectureclocked : PROCESS(hor,raz)BEGINIF (raz = ’0’) THENEtatPresent

VHDLLes Machines à Etats en VHDLMachine de Moore - 2 process -Architecturenextstate : PROCESS (EtatPresent,a)BEGINCASE EtatPresent ISWHEN Etat0 =>b

VHDLLes Machines à Etats en VHDLMachine de Mealy - 2 process - EntitéLIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.std_logic_unsigned.ALL;USE ieee.std_logic_arith.ALL;ENTITY mae ISPORT(a : IN std_logic;hor : IN std_logic;raz : IN std_logic;);END mae ;b : OUT std_logicENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 90 / 124

VHDLLes Machines à Etats en VHDLMachine de Mealy - 2 process -ArchitectureARCHITECTURE diagram OF mae ISTYPE STATE_TYPE IS (Etat0,Etat1,Etat2);BEGINSIGNAL EtatPresent : STATE_TYPE ;SIGNAL EtatFutur : STATE_TYPE ;clocked : PROCESS(hor,raz)BEGIN...END PROCESS clocked;nextstate : PROCESS (EtatPresent,a)BEGIN...END PROCESS nextstate;END diagram;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 91 / 124

VHDLLes Machines à Etats en VHDLMachine de Mealy - 2 process -Architectureclocked : PROCESS(hor,raz)BEGINIF (raz = ’0’) THENEtatPresent

VHDLLes Machines à Etats en VHDLMachine de Mealy - 2 process -Architecturenextstate : PROCESS (EtatPresent,a)BEGINCASE EtatPresent ISWHEN Etat0 =>b

VHDLClause WaitLa clause Wait• wait on liste de signaux• un évènement sur l’un des signaux de la liste de signaux provoquel’exécution du processushalf_adder : process isbeginsum

VHDLClause WaitLa clause Wait• wait until condition• condition est une condition booléenne• Ce qui se passe :• Le processus est suspendu lorsqu’il arrive à l’instruction wait• Le processus est relancé lorsque condition est testée et vraie• Liste de sensibilité de wait until• condition est testée lorsqu’un évènement se produit sur l’un dessignaux qui y apparaissent• la liste de sensibilité est la liste des signaux qui apparaissent danscondition• wait until condition• équivaut à : wait on liste des signaux de condition untilconditionENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 95 / 124

VHDLClause WaitLa clause Wait• wait for duree• Ce qui se passe :• Le processus est suspendu lorsqu’il arrive à l’instruction wait• Le processus est relancé après une temporisation dureeclock_gen : process isbeginclock

VHDLClause WaitLa clause Wait• Wait• Ce qui se passe :• Le processus est suspendu lorsqu’il arrive à l’instruction wait• Il reste suspendu jusqu’à la fin de la simulation• Exemple d’application : test bench• VHDL permet de décrire dans le même langage :• Le circuit à tester• La génération des signaux d’entrée.• La vérification des signaux de sortie.ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 97 / 124

VHDLTest BenchTest Bench• Génération de Stimuli• Analyse des résultats• Utilisation de clause AssertENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 98 / 124

VHDLTest BenchAssert• ASSERT conditionREPORT string SEVERITY severity level;check_setup: PROCESS (clk, d)BEGINIF (clk’EVENT AND clk=’1’) THEN -- test si front mASSERT d’STABLE(setup_time) -- regarde si dREPORT "Setup Violation..." -- afficheSEVERITY WARNING;END IF;END PROCESS check_setup;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 99 / 124

VHDLTest BenchAssert• Niveaux de sévérité :• Note : utilisé pour information seulement”Note : Chargement de données d’un fichier”• Warning : utilisé pour fournir une information sur une erreur eninstance”Warning : Détection d’un pic”• Error : utilisé pour information seulement”Error : Violation du temps d’initialisation”• Failure : raporte une grosse erreur”Failure : Ligne RESET instable”ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 100 / 124

VHDLSimulationInitialisation1 Assign initial values to signals and variables.2 T c = 0ns, δ = 03 Execute all processes until they suspend.4 Determine next time T n according to 4.Simulation EvénementielleCycle1 Tc = Tn.2 Update signals.3 Execute all processes sensitive to updated signals.4 Determine next time Tn:• if pending transactions at current time: δ = δ + 1 then 2• if no more pending transactions or Tn = time’high then STOP• else T n = time of next earliest pending transaction, δ = 05 Execute postponed processes.ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 101 / 124

VHDLPaquetage, Procédure et FonctionPaquetagepackage proc_pkg issubtype data is integer range 0 to 3;type darray is array (1 to 3) of data;end package proc_pkg;use work.proc_pkg.all;entity procstmt isport (inar : in darray;outar: out darray);end entity procstmt;ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 102 / 124

VHDLPaquetage, Procédure et FonctionProcédurearchitecture a of procstmt isbeginprocess (inar)procedure swap (d: inout darray; l, h: in postitive) isvariable tmp: data;beginif d(l) > d(h) thentmp := d(l);d(l) := d(h);d(h) := tmp;end if;end swap;variable tmpar: darray;begintmpar := inar;swap(tmpar,1,2);swap(tmpar,2,3);swap(tmpar,1,2);outar

VHDLPaquetage, Procédure et FonctionFonctionentity parity_check isgeneric (NBITS: positive := 8);port (data: in bit_vector(NBITS-1 downto 0);prty: out bit);end entity parity_check;architecture func of parity_check isbeginprocess (data)function parity (bv: bit_vector) return bit isvariable result: bit;beginresult := ’0’;for i in bv’range loopresult := result xor bv(i); -- odd parityend loop;return result;end function parity;beginprty

VHDLPaquetage, Procédure et FonctionFonction de conversionENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 105 / 124

FPGASommaire1 Présentation2 UML3 Composant Matériel4 VHDL5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 106 / 124

FPGAF.P.G.A et SRAM• Utilisation de cellule de mémoire statiqueVddSelectDonnéeT2T4T3T6T5T1Interconnexion• Volatile• ReprogrammableENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 107 / 124

FPGAStructure d’un F.P.G.AENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 108 / 124

FPGAStructure d’un F.P.G.ACellCellCellCellCellCellCellCellCellCellCellCellCellCellCellCellCellCellCellCellENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 108 / 124

FPGAStructure d’un F.P.G.AE/S E/S E/S E/SCellCellCellCellCellE/SE/SCellCellCellCellCellE/SE/SCellCellCellCellCellE/SE/SCellCellCellCellCellE/S E/S E/S E/SENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 108 / 124

FPGAStructure d’un F.P.G.AE/S E/S E/S E/SCellCellCellCellCellE/SE/SCellCellCellCellCellE/SE/SCellCellCellCellCellE/SE/SCellCellCellCellCellE/S E/S E/S E/SENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 108 / 124

FPGAStructure d’un F.P.G.AE/S E/S E/S E/SCellCellCellCellCellE/SIntConnIntConnIntConnIntConnE/SCellCellCellCellCellE/SIntConnIntConnIntConnIntConnE/SCellCellCellCellCellE/SIntConnIntConnIntConnIntConnE/SCellCellCellCellCellE/S E/S E/S E/SENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 108 / 124

FPGAQu’y a t’il dans un F.P.G.A ?• Des Cellules de BaseENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 109 / 124

FPGAQu’y a t’il dans un F.P.G.A ?• Des Cellules de Base• LUT (LookUp Table)- Codage des fonctions - CombinatoireENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 109 / 124

FPGAQu’y a t’il dans un F.P.G.A ?• Des Cellules de Base• LUT (LookUp Table)- Codage des fonctions - Combinatoire• Bascules - Synchronisation - SéquentielENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 109 / 124

FPGAQu’y a t’il dans un F.P.G.A ?• Des Cellules de Base• LUT (LookUp Table)- Codage des fonctions - Combinatoire• Bascules - Synchronisation - Séquentiel• Des Entrées-SortiesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 109 / 124

FPGAQu’y a t’il dans un F.P.G.A ?• Des Cellules de Base• LUT (LookUp Table)- Codage des fonctions - Combinatoire• Bascules - Synchronisation - Séquentiel• Des Entrées-Sorties• De la logique de routageENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 109 / 124

FPGAStructure d’une Cellule de BasePoint MémoireE1E2E3E4L.U.TLook Up TableDQSHORENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 110 / 124

FPGAStructure de l’interconnexionENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 111 / 124

FPGAStructure de l’interconnexionENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 112 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera• jusqu’à 114 140 CellulesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 113 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera• jusqu’à 114 140 Cellules• jusqu’à 1 Moctet de mémoire embarquéeENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 113 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera• jusqu’à 114 140 Cellules• jusqu’à 1 Moctet de mémoire embarquée• mise en oeuvre de multiplieurs cadencé jusqu’à 250 MHzENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 113 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera• jusqu’à 114 140 Cellules• jusqu’à 1 Moctet de mémoire embarquée• mise en oeuvre de multiplieurs cadencé jusqu’à 250 MHz• 16 horloges globales différentesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 113 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera• jusqu’à 114 140 Cellules• jusqu’à 1 Moctet de mémoire embarquée• mise en oeuvre de multiplieurs cadencé jusqu’à 250 MHz• 16 horloges globales différentes• 12 PLLENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 113 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Mémoire• 3 différents BlocsENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 114 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Mémoire• 3 différents Blocs• M512 : 512 bits organisés en 32x18 bitsENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 114 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Mémoire• 3 différents Blocs• M512 : 512 bits organisés en 32x18 bits• M4K : 4Kbits organisés en 128X36 bitsENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 114 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Mémoire• 3 différents Blocs• M512 : 512 bits organisés en 32x18 bits• M4K : 4Kbits organisés en 128X36 bits• M-RAM : 576Kbits organisée en 4KX144 bitsENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 114 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Multiplieurs• 1 bloc DSP : 3 modesENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 115 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Multiplieurs• 1 bloc DSP : 3 modes• 8 Multiplieurs 9x9ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 115 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Multiplieurs• 1 bloc DSP : 3 modes• 8 Multiplieurs 9x9• 4 Multiplieurs 18x18ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 115 / 124

FPGAExemple de F.P.G.A : Le Stratix d’Altera- Multiplieurs• 1 bloc DSP : 3 modes• 8 Multiplieurs 9x9• 4 Multiplieurs 18x18• 1 Multiplieur 36x36ENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 115 / 124

FPGAExemple de F.P.G.A : Le Stratix d’AlteraENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 116 / 124

FPGAExemple de F.P.G.A : Le Stratix d’AlteraENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 117 / 124

FPGAExemple de F.P.G.A : Le Stratix d’AlteraENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 118 / 124

FPGAExemple de F.P.G.A : Le Stratix d’AlteraENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 119 / 124

FPGAExemple de F.P.G.A : Le Stratix d’AlteraENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 120 / 124

FPGAExemple de F.P.G.A : Le Stratix d’AlteraENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 121 / 124

FPGAExemple de F.P.G.A : Le Stratix d’AlteraENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 122 / 124

FPGAFPGAENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 123 / 124

Overview• All Xilinx FPGAs contain the same basic resources– Slices grouped into Configurable Logic Blocks (CLBs)• Contain combinatorial logic and register resources– IOBs• Interface between the FPGA and the outside world– Programmable interconnect– Other resources• Memory• Multipliers• Global clock buffers• Boundary scan logicFPGA Introduction 9© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Virtex-II ArchitectureFirst family with Embedded Multipliers to enable high-performance DSPBlock SelectRAMresourceI/O Blocks (IOBs)EmbeddedmultipliersProgrammableinterconnectConfigurableLogic Blocks(CLBs)Clock Management(DCMs, BUFGMUXes)Refer to device data sheet at xilinx.com for detailed technical informationFPGA Introduction 10© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

CLBs and SlicesCombinatorial and sequential logic implemented here• Each Virtex -II CLBcontains four slices– Local routing providesfeedback between slices inthe same CLB, and itprovides routing toneighboring CLBs– A switch matrix providesaccessto general routing resourcesSwitchMatrixCOUTBUFTBUF TSHIFTSlice S1Slice S0COUTSlice S3Slice S2Local RoutingCINCINFPGA Introduction 11© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Slice ResourcesLUTFRAM16SRL16LUTGCYMUXFxArithmetic LogicCY RegisterMUXF5Register• Each slice contains two:— Four inputs lookup tables— 16-bit distributed SelectRAM— 16-bit shift register• Each register:— D flip-flop— Latch• Dedicated logic:— Muxes— Arithmetic logic— MULT_AND— Carry ChainFPGA Introduction 12© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Look-Up Tables• Combinatorial logic is stored in Look-Up Tables(LUTs)– Also called Function Generators (FGs)– Capacity is limited by the number of inputs, not by thecomplexity• Delay through the LUT is constantABCDCombinatorial LogicZA B C D Z0 0 0 0 00 0 0 1 00 0 1 0 00 0 1 1 10 1 0 0 10 1 0 1 1. . .1 1 0 0 01 1 0 1 01 1 1 0 01 1 1 1 1FPGA Introduction 13© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Distributed RAM• LUTs used as memory inside the fabric• Flexible, can be used as RAM, ROM, orshift register• Distributed memory with fast accesstime• Cascadable with built-in CLB routing• Applications– Linear feedback shift register– Distributed arithmetic– Time-shared registers– Small FIFO– Digital delay lines (Z -1 )FPGA Introduction 14© 2009 Xilinx, Inc. All Rights ReservedRAM16SRL16LUT16b64b16b128bFor Academic Use OnlyDual PortRAM1 CLBSingle PortRAM1 CLBShift register128b1 CLB

The SRL16E• The 16 SRAM cells have been organized into a shift register– The ‘CE’ is used, in conjunction with the clock, to write data into the first flip-flopand for all other data to move right by one position– Because this is a predictable operation, no address is required for writing• The SRL16E is excellent in implementing efficient DSP Functions– A very efficient way to delay data samples– Shifting samples and scanning at faster rateCEDCED QCED QCED QCED QCED QCED QCED QCED QCED QCED QD Q15CEAQCED QCED QD QCED QCED QSRLC16ECascadableCED QCEQ15D QA[3:0]0000 1111QFPGA Introduction 15© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Enabling high-performance DSPVirtex-II introduced the embedded 18x18 multiplierB18REGCED Q36PA18BCIN• Situated between the Block RAMs and CLB array to enable high-performancemultiply-accumulate operations• This dramatically increased multiplier speed and density compared to LUT basedmultipliers and enabled FPGA based DSPFPGA Introduction 16© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Outline• Power of Parallelism• Basic FPGA Architecture• Virtex -II Pro• Virtex-4• Virtex-5• Spartan-3 Family• Latest Families− Virtex-6 Family− Spartan-6 Family• Why should I use FPGAs for DSP?• The DSP48 Slice AdvantageFPGA Introduction 17© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Virtex-II Pro FPGAsRefer to device data sheet on web for detailed technical informationHigh performance TrueDual-port RAM – 2.4 Mbin xc2vp30SelectIO- UltraTechnology - 556 I/O inxc2vp30Advanced FPGA Logic –30k logic cells in xc2vp30Embedded XtremeDSPFunctionality - 136 multiplierson xc2vp30DCM Digital ClockManagement – 8 inxc2vp30XCITE Digitally ControlledImpedance - Any I/ORocketIO High-speed SerialTransceivers 622 Mbps to 3.125Gbps- 8 in xc2vp30 (4 brought outto connectors on XUP Board)PowerPC Processors 400+ MHzClock Rate – 2 in xc2vp30FPGA Introduction 18© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Multiplier Unit• Embedded 18-bit x 18-bit multiplier• The XUP Virtex-II Pro includes aVirtex-II Pro xc2vp30 device with136 Multipliers• 2s complement signed operation• 4- to 18-bit operands• Combinational & pipelined options• Operates with block RAM andfabric to implement MAC function18 Bit36 Bit18 Bit300 MHz Performance in Virtex-II ProPipelined multiplier with registered inputs and outputsFPGA Introduction 19© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Virtex-4 FamilyAdvanced Silicon Modular BLock (ASMBL) ArchitectureOptimized for logic, Embedded, and Signal ProcessingLXFXSXResourceLogic14K–200K LCs12K–140K LCs23K–55K LCsMemory0.9–6 Mb0.6–10 Mb2.3–5.7 MbDCMs4–124–204–8DSP Slices32–9632–192128–512SelectIO240–960240–896320–640RocketION/A0–24 ChannelsN/APowerPCN/A1 or 2 CoresN/AEthernet MACN/A2 or 4 CoresN/AFPGA Basic Architecture Introduction 21© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Virtex-4 FeaturesRefer to device data sheet on web for detailed technical information200,000Logic Cells6.5 Gbps0.6-6.5 GbpsRocketIOTransceivers500 MHz XesiumDifferential ClockingAES Secure ChipDesign SecurityBRAM with FIFO& ECCVirtex-4PowerPC®Processor with APUVirtex-4Virtex-410/100/1000Ethernet MACXtremeDSPSlice1 Gbps SelectIOwith ChipSyncFPGA Introduction 22© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Virtex-4 ArchitectureRocketIOMulti-GigabitTransceivers622 Mbps–10.3 GbpsAdvanced CLBs200K Logic CellsSmart RAMNew block RAM/FIFOXesium ClockingTechnology500 MHzXtremeDSPTechnology Slices256 18x18 GMACsPowerPC 405with APU Interface450 MHz, 680 DMIPSTri-ModeEthernet MAC10/100/1000 Mbps1 Gbps SelectIOChipSync Source synch,XCITE Active TerminationFPGA Introduction 23© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

The Virtex-4 SX platform• Virtex-4 introduced a new DSP block that had both multiply andaccumulate functionality• For the first time a true “MAC” unit was offered in a Xilinx FPGA.This block was called the DSP48 due to it’s 48-bit output precision• Additional modes of the adder allowed subtract and shift functionsto support scaling of results• Integral registers guarantee high-speed pipelined data-paths formaximum clock frequencyFPGA Introduction 24© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

BCOUTDSP48 BlockIncludes a high performance arithmetic unit and a multiplierPCOUTBA01CEB18CEABREGCED Q2-DeepRSTBAREGCED Q2-DeepRSTA1818A:B 36CEMMREGCED QRSTM72 36 0360017-bit shift17-bit shiftXYZSubtract48CEPPREGCED QRSTP480148PCarryInC487OpMode4848BCINPCINFPGA Introduction 25© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

DSP48 BlockDynamically Programmable DSP Op ModesZ Y XOpMode 6 5 4 3 2 1 0 OutputZero0 0 0 0 0 0 0 +/- CinHold P0 0 0 0 0 1 0 +/- (P + Cin)A:B Select0 0 0 0 0 1 1 +/- (A:B + Cin)Multiply0 0 0 0 1 0 1 +/- (A * B + Cin)C Select0 0 0 1 1 0 0 +/- (C + Cin)Feedback Add0 0 0 1 1 1 0 +/- (C + P + Cin)36-Bit Adder0 0 0 1 1 1 1 +/- (A:B + C + Cin)P Cascade Select0 0 1 0 0 0 0 PCIN +/- CinP Cascade Feedback Add 0 0 1 0 0 1 0 PCIN +/- (P + Cin)P Cascade Add0 0 1 0 0 1 1 PCIN +/- (A:B + Cin)P Cascade Multiply Add 0 0 1 0 1 0 1 PCIN +/- (A * B + Cin)P Cascade Add0 0 1 1 1 0 0 PCIN +/- (C + Cin)P Cascade Feedback Add Add0 0 1 1 1 1 0 PCIN +/- (C + P + Cin)P Cascade Add Add 0 0 1 1 1 1 1 PCIN +/- (A:B + C + Cin)Hold P0 1 0 0 0 0 0 P +/- CinDouble Feedback Add 0 1 0 0 0 1 0 P +/- (P + Cin)Feedback Add0 1 0 0 0 1 1 P +/- (A:B + Cin)Multiply-Accumulate 0 1 0 0 1 0 1 P +/- (A * B + Cin)Feedback Add0 1 0 1 1 0 0 P +/- (C + Cin)Double Feedback Add 0 1 0 1 1 1 0 P +/- (C + P + Cin)Feedback Add Add0 1 0 1 1 1 1 P +/- (A:B + C + Cin)C Select0 1 1 0 0 0 0 C +/- CinFeedback Add0 1 1 0 0 1 0 C +/- (P + Cin)36-Bit Adder0 1 1 0 0 1 1 C +/- (A:B + Cin)Multiply-Add0 1 1 0 1 0 1 C +/- (A * B + Cin)Double0 1 1 1 1 0 0 C +/- (C + Cin)Double Add Feedback Add 0 1 1 1 1 1 0 C +/- (C + P + Cin)Double Add0 1 1 1 1 1 1 C +/- (A:B + C + Cin)• Enables time-divisionmultiplexing for DSP• Over 40 different modes• Each XtremeDSP Sliceindividually controllable• Change operation in a singleclock cycle• Control functionality fromlogic, memory or processorFPGA Introduction 26© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

DSP48 BlockUseful For More Than DSP• 6:1 high-speed, 36-bit Multiplexer– Use four XtremeDSP Slice and op-modes– 500 MHz performance using no programmable logic• Save 1584 LCs to build equivalent function in logic• Dynamic 18-bit Barrel Shifter– Use two XtremeDSP slices– Use dedicated cascade routing and integrated 17-bit shift• Save 1449 LCs to build equivalent function in logic• 36-bit Loadable Counter– Use a single XtremeDSP slice, achieve 500 MHz performance• Save 540 LCs to build equivalent function in logicFPGA Introduction 27© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Virtex-5 FamilyOptimized for logic, Embedded, Signal Processing, and High-Speed ConnectivityVirtex -5 PlatformsLX LXT SXT FXTLogic Logic/Serial DSP/Serial Emb./SerialLogicOn-chip RAMDSP CapabilitiesParallel I/OsSerial I/OsPowerPC ® ProcessorsFPGA Introduction 29© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Multiple Platforms• Easy to create sub-families– LX : High-performance logicand parallel IO– LXT: High-performance logicwith serial connectivity– SXT: Extensive signal processingwith serial connectivity– FXT: Extensive processor oriented• Embedded-oriented with HighestPerformance Serial Capabilities• Users can choose the best mixof resources to optimize costand performanceLXPlatformSXTPlatformLXTPlatformFXTPlatformFPGA Introduction 30© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Virtex-5 ArchitectureEnhanced36Kbit Dual-Port Block RAM /FIFO with Integrated ECC550 MHz Clock Management Tilewith DCM and PLLSelectIO with ChipSyncTechnology and XCITE DCINewMost Advanced High-PerformanceReal 6LUT Logic FabricPCI Express ® Endpoint BlockSystem Monitor Function withBuilt-in ADCAdvanced Configuration OptionsNext Generation PowerPC ®Embedded Processor25x18 DSP Slice with IntegratedALURocketIO Transceiver OptionsLow-Power GTP: Up to 3.75 GbpsTri-Mode 10/100/1000 MbpsHigh-Performance GTX: Up to 6.5 GbpsEthernet MACsFPGA Basic Architecture Introduction 31© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Advanced Logic Structure• True 6-input LUTs• Exclusive 64-bit distributedRAM option per LUT• Exclusive 32-bit or16-bit x 2 shift registerRAM64SRL32LUT6RAM64SRL32LUT6RAM64SRL32LUT6RAM64SRL32LUT6Register/LatchRegister/LatchRegister/LatchRegister/LatchFPGA Introduction 32© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

DSP48E• Virtex-5SX introduced a few new improvements in the DSP48E“enhanced” DSP block• The adder block was modified to become a mulifunctional ALU. Apattern compare was added to support the detection of saturation,overflow and underflow conditions• A 48-bit carry chain supports the propagation of partial sum andproduct carry’s so multiple DSP48E blocks can be chained to givehigher bit precision• ALU opcodes are dynamically controlled allowing functionalchanges on a clock cycle basisFPGA Introduction 33© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

BCOUTACOUTDSP48E BlockIncludes a high performance ALU, pattern compare, and a multiplierPCOUTBAC1825480101B REGCED Q2-DeepA REGCED Q2-DeepC REGCED Q182548A:BM REGCED Q72 36 036 01017-bit shift17-bit shiftXYZ7OpModeALUMode4CarryIn48P REGCED Q=C or MC4848PPATTERNDETECT48BCINACIN450 MHz operation in the slowest speed gradePCINFPGA Introduction 34© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Spartan-3Designed for low-cost, high-volume applications18x18 bit EmbeddedPipelined Multipliersfor efficient DSPSpartan-3B a n k3Bank 0 B a n k1Bank 24 I/O Banks,Support forUp to eight on-chipall I/O StandardsDigital Clock Managersincludingto support multiplePCI, DDR333,system clocksGuaranteed Density MigrationRSDS, mini-LVDSNumerous parts in the same packagePCI, PCIe, PCI-X and PCI EXPRESS are registered trademarks and/or service marks of PCI-SIG.FPGA Introduction 36© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Modified SlicesSLICEM and SLICEL• Each Spartan-3 CLBcontains four slices– Similar to Virtex-II device• Slices are grouped in pairs– Left-hand SLICEM (Memory)• LUTs can be configured asmemory or SRL16– Right-hand SLICEL (Logic)• LUT can be used as logiconlySwitchMatrixLeft-Hand SLICEMCOUTSHIFTINSlice X0Y1Slice X0Y0Right-Hand SLICELCOUTSlice X1Y1Slice X1Y0Fast ConnectsSHIFTOUTCINCINFPGA Introduction 37© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Multiple Domain-optimized PlatformsFPGA Introduction 38© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Spartan-3ASpartan-3A DSP is a superset of Spartan-3ATrue 3.3vPPDS_25PPDS_33TMDS_33DDR 2Hot SwappingMinimized Power Rails• Power Management– Hibernate and Suspendmodes• Minimized power rails• New I/O Standards• BRAM with Byte writeenable• SPI/BPI Flash Interface• Hot swapping18K Block RAMsByte Write EnableImproved Bus AccessPowerManagementBank 2Bank 0Hibernate ModeSuspend ModeFPGA Introduction 39© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Spartan-3A DSP• Incorporates the primary features from earlier Virtexfamily DSP48 blocks• The DSP48A block supports full MAC support with a preadderstage, multiplier, and add/accumulate state• Dedicated DSP block offer the lowest cost/MAC in aFPGAFPGA Introduction 40© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

DSP48A BlockIncorporates primary features from V4 DSP48 and includes a pre-adder stage• IntegratedXtremeDSP Slice– Application optimizedcapacity• 3400A – 126 DSP48As• 1800A – 84 DSP48As– Integrated pre-adderoptimized for filters– 250 MHz operation, standardspeed grade– Compatible with Virtex-DSP• Increased memory capacity and performance– Also important for embedded processing, complex IP, etcFPGA Introduction 41© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Architecture AlignmentVirtex-6 FPGAsSpartan-6 FPGAsFIFO Logic760KLogic CellDeviceTri-mode EMACSystem MonitorCommon ResourcesLUT-6 CLBBlockRAMDSP SlicesHigh-performance ClockingParallel I/OHSS Transceivers*PCIe ® Interface150KLogic CellDeviceHardened Memory Controllers3.3 Volt compatible I/O*Optimized for target application in each familyEnables IP Portability, Protects Design InvestmentsFPGA Introduction 43© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Addressing the Broad Range of TechnicalRequirementsSpartan-6 LXSpartan-6 LXTVirtex-6 LXTMarket SizeLowest costlogic + DSPLowest logic +high-speed serialVirtex-6 HXTVirtex-6 SXTHigh logic density +serial connectivityUltra high-speed serialconnectivity + logicDSP + logic +serial connectivityApplication Market Segments+ 100s MoreFPGA Introduction 44© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Higher DSP Performance• Most advanced DSP architecture– New optional pre-adder for symmetric filters– 25x18 multiplier• High resolution filters• Efficient floating point support– ALU-like second stage enables mapping of advancedoperations• Programmable op-code• SIMD support• Addition / Subtraction / Logic functions– Pattern detector• Lowest power consumption• Highest DSP slice capacity– Up to 2K DSP SlicesFPGA Introduction 45© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

RegRegRegRegReason 1: FPGAs handle high computational workloadsSpeed up FIR Filters by implementing with parallel architectureProgrammable DSP - SequentialCoefficients256 clockcyclesneededData InX+RegData Out1 GHz256 clock cyclesMAC Unit= 4 MSPSData InC0FPGA - Fully Parallel ImplementationXC1C0 X256 operationsin 1 clock cycleC2500 MHzX+1 clock cycleC3Data OutX… C255= 500 MSPSXExample 256 TAP Filter ImplementationFPGA Introduction 47© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Reason 2: FPGAs are ideal for multi-channel DSP DesignsCan implement multiple channels running in parallel or time multiplex channels into one filter20MHzSamplesLPFLPFLPFLPFch1ch2ch3ch480MHzSamplesLPFMulti ChannelFilter• Many low sample rate channels can be multiplexed (e.g.TDM) and processed in the FPGA, at a high rate• Interpolation (using zeros) can also drive sample rates higherFPGA Introduction 48© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Reason 3: Customize Architectures to Suit your GoalsFPGAs allow Cost/Performance tradeoffsParallel Semi-Parallel Serial× +××++++××++++D Q×++D Q×+SpeedOptimized for?CostFPGA Introduction 49© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

Reason 4: Lower System Cost through IntegrationImplement Interface Logic within FPGA to connect DSP functions to I/O and Memory DevicesAFEA/DA/DDDCDDCD/AD/ADDCDDCDUCDUCSDRAMMACsControlDUCDUCDSPProcs.FPGAMACsControlDSPCardHundreds ofTermination ResistorsQuadTRxSDRAMPowerPCFPGASSTL3TranslatorsQuadTRxASSPNetworkCardA/DA/DSDRAMControlPL4PowerPC PowerPC3.125 GbpsASSPD/AD/AMACs, DUCs,DDCs, LogicPowerPC PowerPCControl CORBASDRAMFPGA Introduction 50© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

RegRegRegRegRegRegRegRegRegThe XtremeDSP Slice AdvantageWithout XtremeDSP Slice, Parallel Adder Tree Consumes Logic ResourcesData InParallel Adder Tree ImplementationC0XC1+C0XC2+XC3Consumes Logic toImplement Adders• 32 TAP filter implementation willconsume 1,461 logic cells toimplement adders in fabric+XC4+XC5XC0C6XC7XC30Fabric and Routing MayReduce PerformanceXC31+ + +++Data OutVariableLatencyXFPGA Introduction 52© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

The XtremeDSP Slice AdvantageRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegRegWith XtremeDSP Slice, Parallel Adder Tree Consumes Zero Logic ResourcesParallel Adder Cascade ImplementationData InC0XC1XC2XC3XC4XC5XC6XC7XC30XC31X++++++++++Data Out32 TAP filter implementation implemented entirely with XtremeDSP SlicesFPGA Introduction 53© 2009 Xilinx, Inc. All Rights ReservedFor Academic Use Only

SoftCoreSommaire1 Présentation2 UML3 Composant Matériel4 VHDL5 FPGA6 SoftCoreENSEA (ETIS / ENSEA) Approche Système de la Conception Printemps 2012 124 / 124

Embedded Design with theMicroBlaze Soft Processor CoreFPGA and ASIC TechnologyComparison - 1© 2009 Xilinx, Inc. All Rights Reserved

Xilinx Embedded Processor InnovationPerformanceIntegrationFlexibilityFeaturesPowerPC PowerPC 405405Hard Hard CoreCorein in Virtex-4 Virtex-4 FXFXFPGAPowerPC® PowerPC® 405FPGA405Hard Hard CoreCorein in Virtex®-IIVirtex®-IIPRO PRO FPGAFPGA32-bit 32-bit RISCRISCProcessorProcessorSoft Soft CoreCorePLB46 Embedded Development Kit IPPowerPC 440 440Embedded Block Block with withIntegratedInterconnectFPGA and 2000 ASIC Technology 2002 © 2007 2009 Xilinx, Inc. 2004 All Rights Reserved 20062008Comparison - 5

Supported FPGAsFPGA families– Spartan-3/3A/3AN/3A DSP/3E FPGA (MicroBlaze processor)– Spartan-6 (MicroBlaze Processor)– Virtex-4 FX (MicroBlaze and PowerPC 405 processors) and LX/SX FPGA(MicroBlaze processor)– Virtex-5 FXT (MicroBlaze and PowerPC 440 processor) LX/LXT FPGA(MicroBlaze)– Virtex-6 (MicroBlaze processor)FPGA and ASIC TechnologyComparison - 6© 2007 2009 Xilinx, Inc. All Rights Reserved

Embedded Design in an FPGAEmbedded design in an FPGA can consist of the following– FPGA hardware design• Processor system– MicroBlaze processor (soft core)– PowerPC processor (PPC440 hard core)– PLB or PLB v46 bus– PLB bus components• Other FPGA hardware– Peripherals can either be custom made by the user with a Xilinx bus interfaceor a library of pre-optimized peripherals are availableFPGA and ASIC TechnologyComparison - 7© 2007 2009 Xilinx, Inc. All Rights Reserved

MicroBlaze Processor-Based Embedded DesignBlockRAMFast SimplexLink0,1….15CustomFunctionsLocal MemoryBusCustomFunctionsMicroBlaze32-Bit RISC CoreUARTI-CacheBlockRAMD-CacheBlockRAMMemoryControllerPLB v46Off-ChipDDR2Possible inVirtex-5 FPGA FXTCacheLinkHi-SpeedPeripheralSPLBDedicated Hard IPPowerPC405 440 CorePLB v46MPLBEMACFPGA and ASIC TechnologyComparison - 8FLASH/SRAM/DDR2© 2007 2009 Xilinx, Inc. All Rights ReservedOff-ChipMemory

IP PeripheralsAll are included FREE!Bus infrastructure and bridge coresMemory and memory controller coresDebugPeripheralsArithmeticTimersInter-processor communicationExternal peripheral controllerDMA controllerPCIUser core template…and Other coresFPGA and ASIC Technology© 2007 2009 Xilinx, Inc. All Rights ReservedComparison - 9

MicroBlaze Processor Block DiagramFPGA and ASIC TechnologyComparison - 11© 2007 2009 Xilinx, Inc. All Rights Reserved

MicroBlaze Processor Basic ArchitectureEmbedded soft RISC processor– 32-bit address and data buses– 32-bit instruction word (three operands and two addressing modes)– 32 registers (32-bit wide)– Three or five pipeline stages (three stages if area optimization is selected)– Big-endian formatBuses– Full Harvard architecture– PLB v46 (CoreConnect bus architecture standard), instruction, and data (user selectable)– LMB for connecting to local block RAM (faster), instruction, and data (user selectable)– Fast Simplex Links: dedicated, unidirectional point-to-point data streaming interfaces;support for up to 16 FSLs– Dedicated CacheLink ports for instruction and data caching with four-word cache linesize and critical word-first access capabilityFPGA and ASIC TechnologyComparison - 12© 2007 2009 Xilinx, Inc. All Rights Reserved

MicroBlaze Processor FeaturesALU– Hardware multipliers/DSP48– Barrel shifterFloating Point Unit (FPU)– Implements IEEE 754 single-precision, floating-point standards– Supports addition, subtraction, multiplication, division, and comparisonProgram counterInstruction decodeInstruction cache– Direct mapped– Configurable caching with CacheLink– Configurable size: 2 kB, 4 kB, 8 kB, 16 kB, 32 kB, 64 kBFPGA and ASIC TechnologyComparison - 13© 2007 2009 Xilinx, Inc. All Rights Reserved

MicroBlaze Processor PerformanceAll instructions take one clock cycle, except the following– Load and store (two clock cycles)– Multiply (two clock cycles)– Branches (three clock cycles, can be one clock cycle)Operating frequency – fast speed grade, 5-stage pipeline– 307 MHz on Virtex-6 FPGA (-3)– 245 MHz on Virtex-5 FPGA (-3)– 154 MHz on Spartan®-6 FPGA (-3)– 119 MHz on Spartan-3 FPGA (-5)Performance of 1.15 DMIPS/MHzFabric utilization – in LUT’s, size optimized/speed optimized– 779/1,134 LUTs in Virtex-6 FPGA– 240/330 LUTs in Virtex-5 FPGA– 770/1,154 LUTs in Spartan-6 FPGA– 1,258/1,821 LUTs in Spartan-3 FPGAFPGA and ASIC TechnologyComparison - 14© 2007 2009 Xilinx, Inc. All Rights Reserved

New MicroBlaze Processor v7 Features New features and improvements– High-performance PLB v46 interface and PLB v46 peripherals– Memory Management Unit (MMU) implements virtual memory management• Virtual memory management provides greater control over memory protection,which is especially useful with applications that can use an RTOS• Note…the MicroBlaze processor MMU is compatible but does not have the samefunctionality as the PPC405 processor MMU– Processing improvements• New float-integer conversion and float-square root instructions• Speeds up– FP > Int conversion– Int > FP conversion– FP square rootFPGA and ASIC TechnologyComparison - 15© 2007 2009 Xilinx, Inc. All Rights Reserved

Buses 101Bus masters have the ability to initiate a bus transactionBus slaves can only respond to a requestBus arbitration is a three-step process– A device requesting to become a bus master asserts a bus request signal– The arbiter continuously monitors the request and outputs an individual grantsignal to each master according to the master’s priority scheme and the state ofthe other master requests at that time– The requesting master samples its grant line until granted access. When thecurrent bus master releases the bus, the master then drives the address andcontrol lines to initiate a data transaction to a slave bus agent.Arbitration mechanisms– Fixed priority, round-robin, or hybridFPGA and ASIC TechnologyComparison - 16© 2007 2009 Xilinx, Inc. All Rights Reserved

MicroBlaze Processor Bus ExampleInstruction CacheLinkIPLB BusIICILMB BusIXCLILMB IPLBBRAMMicroBlazeDLMB DPLBDXCLDLMB BusData CacheLinkExt MemControllerExt MemDPLB BusUARTGPIOEthernetLCDBRAMINTCAll buses are 32 bitsPLBv46ARBFPGA and ASIC TechnologyComparison - 17© 2007 2009 Xilinx, Inc. All Rights Reserved

Local Memory Bus (LMB)The Local Memory Bus (LMB) provides single-cycle access to on-chip dualportblock RAM for MicroBlaze processorsThe LMB provides a simple synchronous protocol for efficient block RAMtransfersThe LMB provides a maximum guaranteed performance of 307 MHz inVirtex-6 FPGAs, for the local memory subsystemHarvard processor architecture– DLMB: data interface, local memory bus (block RAM only)– ILMB: instruction interface, local memory bus (block RAM only)FPGA and ASIC TechnologyComparison - 18© 2007 2009 Xilinx, Inc. All Rights Reserved

LMB TimingRules for generating an LMB clock– The MB, LMB, PLBv46 clock must be the same clockUse a timing period constraint on the processor clock line to insure placeand route timing closure– This is done for you in Base System Builder– If the period constraint is placed on an external FPGA clock pin it will be pushedthrough any DCMs and global buffers that drive the MicroBlaze processor clocklineFPGA and ASIC TechnologyComparison - 19© 2007 2009 Xilinx, Inc. All Rights Reserved

Bus SummaryCoreConnect BusesOther BusesFeaturePLB v46 DCR OCM LMBProcessor family PPC440, MicroBlaze PPC405 PPC405 MicroBlazeData bus width 32, 64, or 128 32 32 32Address bus width 32 10 32 32Clock rate, MHz (max) 1 100 125 375 125Masters (max/typical) 16/2-8 1/1 1/1 1/1Slaves (max/typical) 8/2-8 1/1 1/1 1/1Data rate (peak) 2 1600 MB/s 500 MB/s 500 MB/s 500 MB/sData rate (typical) 3 533 MB/s 4 100 MB/s 5 333 MB/s 6,7 333 MB/sConcurrent read/write Yes No No NoAddress pipelining Yes No No NoBus locking Yes No No NoRetry Yes No No NoTimeout Yes No No NoFixed/Variable Burst Yes No No NoCache Fill Yes No No NoTarget Word First Yes No No NoFPGA Resource Usage High Low Low LowFPGA and ASIC TechnologyComparison - 20© 2007 2009 Xilinx, Inc. All Rights Reserved

MicroBlaze Processor-Based Embedded DesignBRAMFast SimplexLink0,1….15CustomFunctionsLocal MemoryBusCustomFunctionsMicroBlaze32-Bit RISC CoreUARTI-CacheBRAMD-CacheBRAMMemoryControllerPLB v46Off-ChipDDR2Possible inVirtex-5 FXTCacheLinkSPLBHi-SpeedPeripheralDedicated Hard IPPowerPC440 405 CorePLB v46MPLBEMACFSL ChannelsFPGA and ASIC TechnologyComparison - 21FLASH/SRAM/DDR2© 2007 2009 Xilinx, Inc. All Rights ReservedOff-ChipMemory

Fast Simplex Links (FSL)Unidirectional point-to-point FIFO-based communicationDedicated (unshared) and non-arbitrated architectureDedicated MicroBlaze processor C and ASM instructions for easy accessHigh-speed access in as little as two clocks on the processor side; 600 MHzat the hardware interfaceAvailable in Xilinx Platform Studio (XPS) as a bus interface library core fromHardware > Create or Import PeripheralFSL_M_ClkFSL_M_Data [0:31]FSL_M_ControlFSL_M_WriteFSL_M_FullFIFO32-bit dataFSL_S_ClkFSL_S_Data [0:31]FSL_S_ControlFSL_S_ReadFSL_S_ExistsFPGA and ASIC TechnologyComparison - 22FIFO Depth© 2007 2009 Xilinx, Inc. All Rights Reserved

FSL AdvantagesSimple, fast, and easy to useClock speed is not slowed down by new hardwareFSL is faster than a bus interface– Saves clock cyclesNo arbitration/address decode/acknowledge cyclesDecoupled data clock from CPU allows for asynchronous operationMinimal FPGA fabric overheadMicroBlaze processor v7 allows for up to 16 parallel FSL channelsFPGA and ASIC TechnologyComparison - 23© 2007 2009 Xilinx, Inc. All Rights Reserved

Starting a Processor DesignMany vendors support evaluation and demoboards with Xilinx FPGAs– Xilinx– Avnet– NuHorizons– DigilentSpartan®-6SP605 FPGABase System Builder (BSB) is a wizard tofacilitate a fast processor-based systemdesign by high abstraction, level-specificationentryVirtex®-5 FPGA ML507FPGA and ASIC TechnologyComparison - 26© 2007 2009 Xilinx, Inc. All Rights ReservedSpartan-3E FPGA 1600E

Create a New Project Using the BSBBSB enables fast design construction– Creates a completed platform andtest application that is ready todownload– Creates this system faster than youcould by editing the MHS directly– Automatically matches the pinout ofthe design to the boardThe Set Project Peripheral Repositoryoption is used for storing customperipherals and drivers in a reservedlocationFPGA and ASIC TechnologyComparison - 27© 2007 2009 Xilinx, Inc. All Rights Reserved

Selecting a BoardXilinx and its distributionpartners sell demo boardswith a wide range of addedcomponents– This dialog box allows you toquickly learn more about allavailable demo boards– It also allows you to installthe necessary BSB files ifyou want to target a demofrom another vendor– Note that you can alsocreate your own BSB file fora custom boardFPGA and ASIC TechnologyComparison - 28© 2007 2009 Xilinx, Inc. All Rights Reserved

Selecting a ProcessorThe Base SystemBuilder (BSB)supports theconstruction ofsingle- and dualprocessorsystemsFPGA and ASIC TechnologyComparison - 29© 2007 2009 Xilinx, Inc. All Rights Reserved

Configuring the ProcessorProcessor clock frequency isthe clock rate connecteddirectly to the processorBus clock frequency is theclock rate of all busperipherals in the systemThese selections willautomatically customize theclock generator moduleThe appropriate debuginterface is addedautomaticallyFPGA and ASIC TechnologyComparison - 30© 2007 2009 Xilinx, Inc. All Rights Reserved

Configuring the I/O InterfacesChoose the peripherals youneed from those available foryour demo boardPeripherals can be added orremovedMost peripherals arecustomizable via drop-downlists when selectedMost peripherals supportthe use of interruptsInternal peripherals existfor all board hardwareconfigurationsFPGA and ASIC TechnologyComparison - 31© 2007 2009 Xilinx, Inc. All Rights Reserved

A Good Start on a Processor DesignBasic PowerPCprocessor systemBasicMicroBlazeprocessorsystemFPGA and ASIC TechnologyComparison - 32© 2007 2009 Xilinx, Inc. All Rights Reserved

How to Convert a PLB-basedEmbedded System to an AXIbasedSystemFPGA and ASIC TechnologyComparison - 1© 2009 Xilinx, Inc. All Rights Reserved

AXI is Part of AMBAAdvanced Microcontroller Bus ArchitecturePerformanceFPGA and ASIC TechnologyComparison - 3© 2007 2009 Xilinx, Inc. All Rights Reserved

The ARM AXIIs an interface and protocol definition and is not a bus standard– Preproduction in the EDK 12.3 release– Currently, only targets the MicroBlaze soft processor core• Only for Spartan-6 and Virtex-6 devices• Most EDK peripherals will support AXI with the EDK 13.1 releaseWho should migrate their design?– Anyone that believes the features are beneficial (AXI advantages are comingup)– Anyone building an embedded design that will target the next generation ofproduct families (after Spartan-6 and Virtex-6)FPGA and ASIC TechnologyComparison - 4© 2007 2009 Xilinx, Inc. All Rights Reserved

Pre-Production AXIISE Design Suite 12.3 is a pre-production release for designs that use AXI IP– The AXI IP peripherals in this release have not yet completed qualification foruse in production designs– Some wizard functionality in Xilinx Platform Studio does not yet fully supportAXI-based designsFor ISE Design Suite 12.3, pre-production status applies only to designsmaking use of AXI IP peripherals– If you design does not use these peripherals then your okFPGA and ASIC TechnologyComparison - 5© 2007 2009 Xilinx, Inc. All Rights Reserved

AXI is an InterfaceSpecificationProcessorPLBPLB46“Shared Access” BusAXI MastersInterconnectAXI SlavesPeripheralsPLBPLBPLBAXI AXI Interconnect IP IPImplementation is is not notdescribed in in the the spec specSeveral companies build build and andsell sell “AXI “AXI interconnect IP” IP”Xilinx is is building its its own ownAXIAXIAXI AXIAXI AXIAXIAXIAXIAXIArbiterFPGA and ASIC TechnologyComparison - 6AXI is an interfacespecification, not a busspecification© 2007 2009 Xilinx, Inc. All Rights ReservedArrows indicate master/slave relationship,not direction of dataflowMasterSlave

Why use AXI?Higher performance– AXI allows systems to be optimized for highest Fmax, maximum throughput, lowerlatency or some combination of those attributes. This flexibility enables you to build themost optimized products for your marketsEasier to use– By consolidating a broad array of interfaces into AXI, you only need to know one familyof interfaces, regardless of whether they are embedded, DSP or logic users. Thismakes it easier to integrate IP from different domains, as well as developing your ownIPEnable ecosystem– Partners are embracing the move to AXI: an open, widely adopted interface standard.Many of them are already creating IP targeting AXI and other AMBA® interfaces. Thisgives you a greater catalog of IP, ultimately leading to faster time to marketFPGA and ASIC TechnologyComparison - 7© 2007 2009 Xilinx, Inc. All Rights Reserved

AXI is Part of AMBAEnhancements for FPGAsAMBA 3.0(2003)Same SpecAMBA 4.0(Just Announced)Interface Features Similar toMemory Map /FullFPGA and ASIC TechnologyComparison - 8Traditional Address/Data Burst(single address, multiple data)© 2007 2009 Xilinx, Inc. All Rights ReservedPLBv46, PCIStreaming Data-Only, Burst Local Link / DSPInterfaces / FIFO / FSLLiteTraditional Address/Data—No Burst(single address, single data)PLBv46-singleOPB

Design ConversionRe-building the Embedded System is usually best– This is NOT difficult• Adding processors, busses, and IP is literally “drag-and-drop”• Custom IP…has some challengesIf the IP was built with the IP Wizard, the IP can be migrated using templatesprovided in the following solution record– http://www.xilinx.com/support/answers/37425.htmIf the IP cannot be altered to AXI, just add the AXI-to-PLB bridge component– This is described in the Xilinx AXI Reference GuideIf the IP was built from scratch, refer to the “Memory Mapped IP FeatureAdoption and Support,” in the Xilinx AXI Reference GuideFPGA and ASIC TechnologyComparison - 9© 2007 2009 Xilinx, Inc. All Rights Reserved