Introdução ao leiaute analógicos

• Layout 

– Regras de desenho 

– Caminho de Euler 

– Standard-cell 

• PADs 

Técnicas de Leiaute Analógico 

Leiaute 

ENG04055 – Concepção de CI Analógicos – Eric Fabris 


Sumário 

1

topo 

corte 

• Chips são especificados através de um conjunto de 

máscaras 

• L min é a largura mínima do canal 

– Menor largura do polisilício 

• Largura do canal diminui 30% a cada 3 anos 

• Vamos expressar as regras de desenho em termos 

de λ (Regras escaláveis) 

λ = L min /2 

– E.g. λ = 0.3 µm em um processo 0.6 µm 



Layout 

Fonte: David Harris, Harvey Mudd College 

Layout 

Fonte: David Harris, Harvey Mudd College 

2

• Processo AMIS C5F/N 

– Canal mínimo de 0,5um 

– N-well 

– 3 níveis de metal 

– 2 níveis de polisilício 

• Só usaremos um nível de polisilício para desenhar as portas 

(gates) dos transistores 

• O outro nível é utlizado quando queremos fazer capacitores 

MOS 


• Diz-se que o processo é 0,5um, mas de fato vamos 

desenhar a porta dos transistores com um mínimo de 

0,6um 

– Os dopantes dos terminais dreno e fonte se difundem um 

pouco para debaixo do polisilício da porta 


Layout 

Layout 

3

• Há basicamente 4 tipos de regras de desenho 

– Largura (width) 

– Espaçamento (spacing) 

– Extensão (extension) 

– Cercamento (enclosure) 

• Por questão de simplicidade, as regras serão 

expressas em lambdas ao invés de mícrons 

1.1 

1.2 

1.3 

1.4 

– Regras escaláveis 

• AMIS C5F/N (Well) 

Rule 

Description 

Minimum width 

Minimum spacing 

between wells at 

different potential 


between wells at 

same potential 


between wells of 

different type (if 

both are drawn) 

SCMOS 

10 

9 1 

6 3 

0 


Lambda 

SUBM 

18 2 

Exceptions for AMIS C30 0.35 micron process: 

1 Use lambda=16 for rule 1.2 only when using SCN4M or SCN4ME 

2 Use lambda=21 for rule 1.2 only when using SCN4M_SUBM or SCN4ME_SUBM 

3 Use lambda=8 for rule 1.3 only when using SCN4M or SCN4ME 

4 Use lambda=11 for rule 1.3 only when using SCN4M_SUBM or SCN4ME_SUBM 

12 

6 4 

0 

DEEP 

12 

18 

6 

0 


Regras de desenho 


SCMOS Layout Rules 

Fonte: MOSIS 

4

Rule 

2.1 

2.2 

2.3 

2.4 

2.5 

• AMIS C5F/N (Active) 

Description 

Minimum width 


Source/drain active to well 

edge 

Substrate/well contact 

active to well edge 

Minimum spacing between 

non-abutting active of 

different implant. Abutting 

active ("split-active") is 

illustrated under Select 

Layout Rules. 

Lambda 

SCMOS 

3 * 

3 

5 

3 

4 

SUBM 

3 * 

3 

6 

3 

4 

DEEP 

* Note: For analog and critical digital designs, MOSIS recommends the following minimum MOS channel widths (active 

under poly) for AMIS designs. Narrower devices, down to design rule minimum, will be functional, but their electrical 

characteristics will not scale, and their performance is not predictable from MOSIS SPICE parameters. 

Process 

Design Technology 

Design Lambda 

(micrometers) 

Minimum Width (lambda) 

AMI_ABN 

SCNA, SCNE 

0.80 

5 

AMI_C5F/N 

SCN3M, SCN3ME 

0.35 

9 

AMI_C5F/N 

SCN3M_SUBM, 

SCN3ME_SUBM 

0.30 

10 

• AMIS C5F/N (Poly) 

Rule 

3.1 

3.2 

3.2.a 

3.3 

3.4 

3.5 

Description 

Minimum width 

Minimum 

spacing over 

field 

Minimum 

spacing over 

active 

Minimum gate 

extension of 

active 

Minimum active 

extension of poly 

Minimum field 

poly to active 

Lambda 

SCMOS 

2 

2 

2 

2 

3 

1 


SUBM 

2 

3 

3 

2 

3 

1 

DEEP 

2 

3 

4 

2.5 

4 

1 

3 

3 

6 

3 

4 




Fonte: MOSIS 



Fonte: MOSIS 

5

Simple Rules 

Alternative Rules 

Simple Rules 

Alternative Rules 

• AMIS C5F/N (Contact to Poly) 

On 0.50 micron process (and all finer feature size processes), it is required that all features on the insulator 

layers (CONTACT, VIA, VIA2) must be of the single standard size; there are no exceptions for pads (or 

logos, or anything else); large openings must be replaced by an array of standard sized openings. Contacts 

must be drawn orthogonal to the grid of the layout. Non-Manhattan contacts are not allowed. 

If your design cannot tolerate 1.5 lambda contact overlap in 5.2, use the alternative rules which reduce the 

overlap but increase the spacing to surrounding features. Rules 5.1, 5.3, and 5.4, still apply and are 

unchanged. 

Rule 

5.1 

5.2 

5.3 

5.4 

Rule 

5.2.b 

5.5.b 

5.6.b 

5.7.b 

Exact contact size 

Minimum poly overlap 

Minimum contact spacing 

Minimum spacing to gate of transistor 

Minimum poly overlap 

Description 

Description 

Minimum spacing to other poly 

Minimum spacing to active (one contact) 

Minimum spacing to active (many contacts) 

SCMOS 

2x2 

1.5 

2 

2 

SCMOS 

1 

4 

2 

3 

Lambda 

SUBM 

2x2 

1.5 

3 

2 

Lambda 

SUBM 

1 

5 

2 

3 

DEEP 

2x2 

1.5 

4 

2 

DEEP 

1 

5 

2 

3 


• AMIS C5F/N (Contact to Active) 

If your design cannot handle the 1.5 lambda contact overlap in 6.2, use the alternative rules which reduce 

the overlap but increase the spacing to surrounding features. Rules 6.1, 6.3, and 6.4, still apply and are 

unchanged. Contacts must be drawn orthogonal to the grid of the layout. Non-Manhattan contacts are not 

allowed. 

Rule 

6.1 

6.2 

6.3 

6.4 

Rule 

6.2.b 

6.5.b 

6.6.b 

6.7.b 

6.8.b 

Exact contact size 

Description 

Minimum active overlap 

Minimum contact spacing 

Minimum spacing to gate of transistor 

Description 

Minimum active overlap 

Minimum spacing to diffusion active 

Minimum spacing to field poly (one contact) 

Minimum spacing to field poly (many contacts) 

Minimum spacing to poly contact 

SCMOS 

2x2 

1.5 

2 

2 

SCMOS 

1 

5 

2 

3 

4 

Lambda 

SUBM 

2x2 

1.5 

3 

2 

Lambda 

SUBM 

1 

5 

2 

3 

4 

DEEP 

2x2 

1.5 




4 

2 

DEEP 

1 

5 

2 

3 

4 

Fonte: MOSIS 



Fonte: MOSIS 

6

• AMIS C5F/N (Metal1) 

Rule 

7.1 

7.2 

7.3 

7.4 

Description 

Minimum width 


Minimum overlap 

of any contact 


when either metal 

line is wider than 

10 lambda 

Lambda 

SCMOS 

3 

2 

1 

4 

SUBM 

• AMIS C5F/N (Via) 

Vias must be drawn orthogonal to the grid of the layout. Non-Manhattan vias are not allowed. 

Rule 

8.1 

8.2 

8.3 

8.4 

8.5 

Description 

Exact size 

Minimum via1 spacing 

Minimum overlap by metal1 

Minimum spacing to contact 

for technology codes mapped 

to processes that do not allow 

stacked vias (SCNA, SCNE, 

SCN3M, SCN3MLC) 

Minimum spacing to poly or 

active edge for technology 

codes mapped to processes 

that do not allow stacked vias 

(NOTE: list is not same as for 

8.4) 

SCMOS 

3 

3 

1 

6 

DEEP 

3 

3 

1 

6 


2 x 2 

3 

1 

2 

2 

3+ Metal Process 

SUBM 

2 x 2 

3 

1 

2 

2 

DEEP 

3 x 3 

3 

1 

n/a 

n/a 




Fonte: MOSIS 



Fonte: MOSIS 

7

Rule 

9.1 

9.2 

9.3 

9.4 


Description 

Minimum width 


Minimum overlap of via1 

Minimum spacing when either 

metal line is wider than 10 

lambda 

SCMOS 

3 

3 

1 

6 

3+ Metal Process 

SUBM 

• AMIS C5F/N (Via2) 

3 

3 

1 

6 

DEEP 

Vias must be drawn orthogonal to the grid of the layout. Non-Manhattan vias are not allowed. 

Rule 

14.1 

14.2 

14.3 

14.4 

14.5 

Description 

Exact size 


Minimum overlap by metal2 

Minimum spacing to via1 for 

technology codes that do 

not allow stacked vias 

(SCNA, SCNE, SCN3M, 

SCN3ME, SCN3MLC) 

Via2 may be placed over contact 

3 

4 

1 

8 


SCMOS 

2x2 

3 

1 

2 

3 Metal Process 

SUBM 

2x2 

3 

1 

2 

DEEP 

n/a 

n/a 

n/a 

n/a 




Fonte: MOSIS 



Fonte: MOSIS 

8


Rule 

15.1 

15.2 

15.3 

15.4 

Minimum width 

Description 

Minimum spacing to metal3 

Minimum overlap of via2 

Minimum spacing when either metal 

line is wider than 10 lambda 

SCMOS 

6 

4 

2 

8 

3 Metal Process 

SUBM 


5 

3 

2 

6 



DEEP 


n/a 

n/a 

n/a 

n/a 

Fonte: MOSIS 

Caminho de Euler 

• Alinhamento das entradas (porta dos transistores) nos 

planos pMOS e nMOS. 

• Procurar por um caminho (simultaneamente em 

ambos os planos) que passe uma única vez por cada 

transistor com a mesma entrada. 

• Objetivo é montar um array de transistores com os 

planos pMOS e nMOS alinhados. 

9


Caminho de Euler 

• Conceito que utiliza uma biblioteca de células de 

layout com mesma altura e mesma posição e 

espessura das linhas de alimentação. 

• Uma célula pode ser uma porta lógica simples ou 

complexa, um flip-flop, um multiplexador, etc. 


Standard-cell 

10

• Exemplo especificação de 

uma célula 

• Altura de todas as células 

deve ser idêntica 

• Linhas de alimentação 

devem ter mesma posição e 

espessura 

• Largura pode ser variável 



Standard-cell 

Standard-cell 

11

• Estruturas utilizadas para interfacear os sinais 

internos ao chip com os sinais externos 

• Estruturas comuns em PADs 

– Diodos de proteção (Electro-Static Discharge - 

ESD) 

– Buffers para reforço de sinal 


• PAD de entrada 

– Pinos DI e DIB em metal2 

– DI: entrada direta 

– DIB: entrada negada 


PADs 

PAD IN 

Fonte: Tanner 

12

• PAD de saída 

– Pino DO em metal2 


• PAD de GND! 

– Pino DATA em metal1 


PAD OUT 

Fonte: Tanner 

PAD GND! 

Fonte: Tanner 

13

Space 

• PAD de V DD! 

– Pino DATA em metal1 



PAD V DD! 

Fonte: Tanner 

PADs Corner e Space 

• Estruturas utilizadas para manter a alimentação no 

anel de PADs. 

V DD ! 

GND! 

Corner 

V DD ! GND! 

V DD ! 

GND! 

Fonte: Tanner 

14



Anel de PADs 

Anel de PADs 

15

Descasamento x Leiaute 


Descasamento entre dispositivos 

• Projeto de CIs analógicos e digitais: conceito de 

similaridade comportamental entre dispositivos 

identicamente desenhados ⇒ dispositivos “casados” 

• Projetistas necessitam prever o desempenho de 

componentes e circuitos ⇒ modelo de descasamento 

• É comum o uso de associações série-paralelo de 

transistores ⇒ consistência do modelo 


16

Entendendo o Descasamento 

• Diferença atemporal (“ruído DC”) no comportamento elétrico entre 

dispositivos identicamente desenhados e fabricados. 

• Resultado de variações físicas incontroláveis durante a fabricação. 

• O modo como uma variação afeta um dispositivo em uma pastilha 

(die) depende da relação entre as dimensões físicas do mesmo e a 

distância de correlação da variação. 

• O entendimento dos mecanismos que provocam o descasamento 

permite que ele seja previsto e controlado na etapa de projeto. 



• Fatores sistêmicos: distância de correlação da variação superior às 

dimensões do dispositivo, produzindo gradientes (efeito global). 

• Decorrem de variações ou deformações em componentes do 

processo ou elementos do ambiente, como: 

– dilatação térmica de equipamentos 

Pode-se atenuá-los através de técnicas de leiaute (p.ex. centróide 

– aberrações nas lentes e distorções nas máscaras de foto-litografia 

comum). 

– mudança na concentração de substâncias de ataque, deposição ou 

dopagem 

– tensões mecânicas permanentes na superfície do substrato 


17


• Exemplo de efeito global: distribuição do stress mecânico na superfície de 

uma pastilha colada com epoxy em encapsulamento plástico. A mobilidade 

dos portadores é sensível ao stress. 



• Fatores estocásticos: distância de correlação da variação inferior às 

dimensões do dispositivo, produzindo flutuações microscópicas 

(efeito local). 

• Em geral, são relacionados à natureza discreta da matéria, p. ex.: 

– flutuações na concentração de dopantes (impurezas) 

Deve-se entender seus mecanismos e modelá-los, permitindo que o 

– flutuações na espessura ou na qualidade do óxido 

projetista preveja o impacto dos graus de liberdade que dispõe 

– formação de aglomerados no poli-silício (clustering) 

sobre o descasamento (geometria e polarização). 

– rugosidade de borda nas camadas depositadas ou decapadas 


18

• Exemplo de efeito local: a 

natureza discreta dos dopantes 

faz com que sua concentração 

varie no volume do substrato e 

do gate. 

• Transistores menores: menos 

átomos dopantes na região ativa. 

• A flutuação na concentração de 

dopantes na região ativa é a 

principal causa do descasamento 

entre MOSFETs. 

Tensão de referência de um 

band-gap 



Impacto nos Circuitos Eletrônicos 


Atraso entre dois ramos de 

distribuição de clock (processo de 

250nm) 

19


Separação da variabilidade entre dispositivos 



Separação da variabilidade entre dispositivos 


20


Efeito Global x Layout 

(1) Geometrias idênticas e idênticas condições de 

contorno: 

G 

D 1 

D 2 

G 

S 

S 

(a) melhor (b) pior 

(c) pior 

D 1 

D 2 

G 


D 1 

S 

D 2 

metal 


(2) Aproximar os dispositivos, expondo-os a menor 

gradiente: 

G 

D 1 

Obs.: dispositivos menores ficam mais próximos 

S 

(a) melhor 

D 2 

G 

(b) pior 

D 1 

S 

D 2 

21



(3) Fracionamento e associação intercalada de 

dispositivos menores, formando um maior (centróide 

comum): 

M 1 

M 2 

M 11 

M 22 

(a) não-centróide (b) centróide-comum 


M 21 

M 12 


(4) Manter os dispositivos casados com a mesma 

orientação da corrente (a mobilidade não é 

isotrópica sobre uma lâmina de Si). 

G 

D 1 

(a) melhor 

S 

D 2 

G 

S 

(b) pior 

D 1 

D 2 

22



(5) Uso de dispositivos dummy para garantir as 

mesmas condições de contorno na fabricação de 

dispositivos casados. 



(6) Reduzir a exposição ao stress mecânico na 

superfície da pastilha, colocando os dispositivos 

casados próximos ao centro. 

23



(7) Reduzir a exposição a gradientes térmicos, devido 

à dissipação de dispositivos de potência. 



– posicionar os dispositivos de potência longe do centro 

– posicionar os dispositivos casados longe dos de potência, mas 

longe das bordas (evitar stress) 

24


Modelando o Efeito Local 

• A natureza discreta da matéria (principalmente dos 

dopantes) provoca flutuações locais na condutância 

da região ativa. 

• O somatório dessas flutuações aleatórias resulta em 

uma diferença líquida na corrente entre dispositivos 

idênticos (descasamento). 

• Modelagem do descasamento: integração das 

flutuações na corrente, usando um modelo de 

comportamento elétrico abrangente e acurado. 

Modelo de Pelgrom para MOSFET 

• Apresenta os efeitos das variabilidades LOCAIS e GLOBAIS 

do processo, sobre os transistores MOS, através de 

parâmetros relacionados à tensão de limiar (V T ) e ao fator de 

ganho (β=µCox): 

Obs: em inversão forte, uma aproximação de I D é 

Saturação: 

2 

Reg. linear: I ≅ β 

( V −V 

) ( 1+ 

λV 

) 

I 

D 

D 

W 

2L 

W ⎛ 

≅ β ⎜ 

L ⎝ 

GS 


T 

V 

2 

DS 

DS 

( VGS 

−VT 

) − ⎟VDS 

⎞ 

⎠ 

25


• Relaciona os efeitos locais à área dos transistores (WL) 

• Relaciona os efeitos globais à distância média entre os 

transistores (D) 

σ 

2 

VT 

2 

AVT 

= + S 

WL 

2 

A 2 β 

σ β = + S 

WL 

2 

VT 

2 

β 

D 

D 



2 

2 


• A incerteza na corrente I D pode então ser estimada por: 

SI: 

SI e WI: 

σ 

2 

σ 

2 

( I D ) 4σ 

( VT 

) 

= 2 ( V −V 

) 

I 

D 

( I ) 

GS 

2 

2 

⎛ ⎞ 

D gm 

2 

= σ 

2 ⎜ 

⎟ VT 

I D I D 

⎝ 

⎠ 

T 

2 

2 

σ 

+ 2 

β 

( ) 

( β ) 

( β ) 

2 

σ 

+ 2 

β 

2 

2 

2 1 

σ ( ) σ ( ) ⎟ ⎛ ⎞ 

V 

= + 

⎜ 

GS VT 

gm 

I D 

⎝ 

⎠ 

( β ) 

2 

σ 

2 

β 

26

• Relação entre gm/I D e o nível de inversão 




• Em uma simulação Monte Carlo, a cada transistor são 

acrescidas as fontes abaixo, cujos valores são 

determinados aleatoriamente, para cada rodada, conforme 

os fatores de descasamento do processo (A VT e A β ) e a 

geometria do transistor (WL). 


27


• Simulação Monte Carlo da tensão de off-set de um amplificador 

operacional Miller CMOS. O histograma apresenta a distribuição 

desta tensão sobre 1000 amostras, em intervalos de 0,5 mV. O 

desvio-padrão calculado é 2,1 mV. A curva tracejada é a sua 

aproximação Gaussiana. 




28

Modelo de Descasamento Consistente 

As flutuações espaciais na densidade de dopantes 

provocam flutuações locais na carga de depleção, que por 

sua vez provocam flutuações locais na carga de inversão, 

fazendo com que a condutância local do canal varie. 

carga de 

inversão 

Q’ I (x) 

V GB 

S 

0 

∆x 

Substrato p 

G 



x 

carga de depleção 

Q’ B (x) 

L 

D 


A variância total na corrente de dreno resulta da soma das 

contribuições individuais (não-correlacionadas) 

σ 

2 

I 

D 

= 

L 

∑ 

x= 

0 

L 

2 ⎛ ∆x 

⎞ 1 

( ∆Id 

) = lim ∑⎜ 

i∆A 

⎟ = ∫∆x 

A 

x→0 

2 ∆ 

∆ x= 

0⎝ 

L ⎠ L 

( i ) 

Através da formulação da corrente de dreno pelo potencial 

de quasi-Fermi, tem-se contribuição do elemento do 

i 

∆A 

= I 

D 

∆Q 

Q 

' 

I 

' 

I 

⇑ 

canal ao desvio na corrente total 

2 

L 

0 

2 

dx 

29


Aqui, utilizou-se as seguintes considerações: 

•Flutuação na concentração de impurezas, 

como principal causa do descasamento 

•Distribuição de Poisson para os dopantes 

•Representação da corrente no canal, em 

função da carga de inversão e do potencial no 

canal 



A expressão que descreve o descasamento, em termos da 

polarização, da geometria e da tecnologia, fica 

σ 

onde e Noi é o número efetivo de 

impurezas por unidade de área na região de depleção 

______________ QIP 

nCoxφt 

 

Do modelo ACM para q MOSFETs q de canal longo 

' 

' 

2 

I 

D oi = 2 

* 2 

I D WL 

1 

i f − ir 

2 

⎛1 

+ i f ⎞ BI ln ⎜ 

⎟ SQ 

+ 

⎝ 1+ 

ir 

⎠ WL 

onde o termo BISQ * − é um parâmetro adicional de descasamento que 

inclui variações = de mobilidade = e espessura de óxido de porta. 

W 

I D = I F − I R = I S ( i f − ir 

) 

L 

e 

SQ 


I = µ µ C n nφφ 

1 

2 

' 

ox 

2 

t 

30


Para mais detalhes sobre o modelo de descasamento: 

•C. Galup-Montoro, M. C. Schneider, H. Klimach, and A. 

Arnaud, “A compact model of MOSFET mismatch for circuit 

design”, IEEE Journal of Solid-State Circuits, vol. 40, n. 

8, pp. 1649 – 1657, Aug. 2005. 

•H. Klimach, A. Arnaud, C. Galup-Montoro, and M.C. 

Schneider “MOSFET mismatch modeling: a new approach”, 

IEEE Design & Test of Computers, vol. 23, n. 1, pp. 20 – 29, 

Jan.-Feb. 2006. 



TSMC 0.35 i f : 0,01 – 1000 circulo = medida 

Tamanho médio: V DS : 20mV - 2V segmento = modelo 

3µm x 2µm linha = + ESVP 

NMOS PMOS 

Lin 

Sat 

WI 

SI 


31


TSMC 0.18 i f : 0,01 – 1000 circulo = medida 

Tamanho médio: V DS : 20mV - 2V segmento = modelo 

1,2µm x 0,8µm linha = + ESVP 

NMOS PMOS 

Polarização 

Geometria 

i f = 1 

i f = 100 


Descasamento Medido em MOSFETs 

Grande (12µµµµm/8µµµµm) Médio (3µµµµm/2µµµµm) Pequeno (0.75µµµµm/0.5µµµµm) 

µµµµ ; σσσσ = 122 nA; 2 nA 124 nA; 7 nA 287 nA; 114 nA 

µµµµ ; σσσσ = 12.9 µµµµA; 0.066 µµµµA 12.9 µµµµA; 0.19 µµµµA 17.2 µµµµ A; 1.45 µµµµ A 


32

I B 

G B 

M B1 

M B2 

V B 

Q 7 

-Q 7 

V R 

Di 

Ck 

M 71 

M 72 

I R 

D Q 

ck 

M 74 

M 73 

Q 7 

-Q7 Q6 Q7 -Q6 D Q 

ck 

M 61 

M 62 

Q 6 


Conversor D/A - diagrama 

M 64 

D Q 

ck 

D Q 

Diagrama esquemático do conversor D/A de 8 bits, composta por 

associações série-paralelo de transistores MOS (rede M-2M). O valor 

digital, a ser convertido em analógico, é programado em um registrador 

de deslocamento. 

M 63 

-Q6 Q0 Q6 -Q0 Q 1 

ck 

M 01 

M 02 

Q 0 

M 04 

M 03 

Do 

-Q 0 

Q 0 

M 00 

I 0 

V 0 

I G 

V G 

Conversor D/A - fabricação 

Microfotografia dos conversores fabricados: DAC0 (esq.) e DAC1 (dir.). 

• rede M-2M, cercada pelo anel de guarda e dummies 

•8 registradores, chaves de acionamento e capacitores de 

desacoplamento 


33

Conversor D/A - resultados 

Desvio-padrão do erro medido das 20 amostras de DAC0 (esq.) e DAC1 

(dir.), para todos os dados de entrada, e normalizado para 1 LSB. As 

medidas foram realizadas sob os níveis de inversão 20 e 2000. 


Conversor D/A - resultados 

Amostras de DAC0 (sup.) e DAC1 (inf.) que apresentaram os valores 

mínimo e máximo de erro medido, sob os dois níveis de inversão 

extremos, 20 (esq.) e 2000 (dir.). 


34

Descasamento entre MOSFETs 

• Um projeto é realizado considerando-se a 

distribuição dos erros das amostras dentro de 

uma faixa de incerteza, o que representa um 

certo grau de aproveitamento (yield): 

– se a faixa é de 1σ, aproveita-se 68,3% das amostras 




35

Introdução ao leiaute analógicos

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