Projeto Moderno de Sistemas Digitais - PCS

Projeto Moderno de SistemasDigitaisEdson Midorikawa1Tópicos• Projeto Convencional• Projeto com HDLs e FPGAs• Fluxo de Projeto Moderno• Codificação em HDLsAltera DE2Digilent Nexys 32

Projeto Convencional• Captura Esquemática– Uso de blocos padrão para projeto digital.– Baseado em portas lógicas e outros componentesMSI e SSI.– Bastante usado atéinício da década de 90.– Muitos softwares EDA(Electronic DesignAutomation) aindaoferecem suporte(ex. Altera Quartus II).5• Captura EsquemáticaProjeto Convencional– Crítica: uso de blocos padrão pode ser um “inconveniente”.– Exemplo: projeto de contador de 5 ou 12 bits• Os blocos padrão para contadores TTL são de 4 ou 8 bits.• Solução: subutilização ou cascateamento de contadores.© LEGO6

Projeto Convencional• Captura Esquemática– Projeto com componentes SSI e MSI(CIs e placas de circuito impresso)Fonte: Digital Design, 2006, Frank Vahid.7Projeto Convencional• Captura Esquemática e Complexidade– Problemas para projeto mais complexos.– Suporte a projeto modular e hierárquico.MódulosBus8

Projeto Convencional• Captura Esquemática e ASICs– Uso de captura esquemática em projeto de ASICs(application-specific integrated circuits) foi amplo até adécada de 80.– Com o aumento do tamanho (número de portas lógicasequivalente) e complexidade, a captura esquemática setornou mais um obstáculo do que uma ferramenta paraauxílio ao projeto de CIs.– Atualmente projetos de ASICs usam HDLs (hardwaredescription languages - linguagens de descrição dehardware).Fonte: VHDL Coding and Logic Synthesis with Synopsys, 2000.9Projeto com HDLs e FPGAs• Histórico• Mudança na forma de projetar circuitos• Baseado em ferramentas EDA• FPGA10

Projeto com HDLs e FPGAs• Histórico– Cerca de 1977:• primeiras linguagens de descrição de hardware• ISP (Instruction Set Processor) - Carnegie Mellon University• KARL - University of Kaiserslautern, Alemanha.– Uso inicial na simulação de circuitos– Outros:• 1983: ABEL• 1985: Verilog• 1987: VHDL– VHDL:• Proposta do DoD para especificação de projetos de hardware.• Uso para simulação lógica das propostas.• Posteriormente usado para síntese de circuitos.11Projeto com HDLs e FPGAs• Mudança na forma de projetar circuitos– Com o aumento na complexidade de circuitos digitais, não émais possível ter um único projetista com a visão global doprojeto.– Desenvolvimento organizado em grupos de projeto:• Divisão em módulos distintos;• Grupos de projetistas;• Uso de ferramentas de projeto;• Teste e integração de módulos a partir de especificações.– Uso de linguagens específicas:• HDL (hardware description language): p.ex: VHDL e Verilog;• SDL (system description language): p.ex: SystemC.12

Projeto com HDLs e FPGAs• Baseado em ferramentas EDA– Suporte de ferramentas de projeto:• Síntese de circuitos (p.ex. biblioteca de módulos, padrões de projeto)• Simulação (verificação da lógica, restrições de tempo)– Exemplos:• Altera Quartus II• Xilinx ISE Design Suite• ModelSim da Mentor Graphics– Empresas de EDA (fonte: Wikipedia):• $3.85 billion - Synopsys• $2.80 billion - Cadence• $1.49 billion - Mentor Graphics• $506 million - Magma Design Automation• ¥13.22 billion - Zuken Inc.13Projeto com HDLs e FPGAs• Algumas considerações:– Evolução nos custosFonte: The Simple Art of SoC Design. 2011.14

Projeto com HDLs e FPGAs• O aumento nos custos de projeto de chips mostramque a questão predominante se refere a escrita, teste edepuração de código.Fonte: The Simple Art of SoC Design. 2011.15Projeto com HDLs e FPGAs• HARDWARE = SOFTWARE?Fonte: The Simple Art of SoC Design. 2011.16

Projeto com HDLs e FPGAs• Revoluções no projeto de hardwareFonte: The Simple Art of SoC Design. 2011.17Projeto com HDLs e FPGAs• Fluxo deprojetocom FPGAsFonte: RTL Hardware Design Using VHDL. Pong P. Chu, 2006.18

Projeto com HDLs e FPGAs• FPGA (Field-Programmable Gate Array)– Dispositivo programável no campo (após a fabricação)– Contém alguns milhões de transistores conectados pararealizar funções lógicas.– Especificado usando HDLs, como SoCs, ASIPs e ASICs.– Primariamente contém apenas componentes digitais.– Outros tipos:• Mixed signal FPGAs• Field-programmableanalog array (FPAA)19Projeto com HDLs e FPGAs• FPGA (Field-Programmable Gate Array)– Desenvolvido em 1985 pela Xilinx.– Arquitetura interna:• CLB (Combinational Logic Block): elementos lógicos.• IOB (Input/Output Block):interfaceamento (buffers)com pinos de E/S.• Switch Matrix (chaves deinterconexões): estruturareconfigurável de conexõesde blocos lógicose de E/S.20

Projeto com HDLs e FPGAs• Arquitetura interna de FPGAs– Consiste de centenas ou milhares de CLBs e Switch Matrices(SMs) em um arranjo regular dentro do circuito integrado.21Projeto com HDLs e FPGAs• Arquitetura interna de CLBs:– Lógica programávelcom LUTs (look-up tables).– Reconfigurabilidadebaseada em SRAMs.– Exemplo:• função comduas variáveis = . + . • configuração consiste noarmazenamento de bits deconfiguração em memóriaespecífica.22

Projeto com HDLs e FPGAs• Arquitetura interna de CLBs:– Associação de LUTs (funções com mais variáveis).Fonte: Digital Design, 2006, Frank Vahid.23Projeto com HDLs e FPGAs• Arquitetura Interna de Switch Matrices:– Configuração também baseada em SRAM.Fonte: Digital Design, 2006, Frank Vahid.24

Projeto com HDLs e FPGAs• Arquitetura interna de CLBs:– CLBs contém também flip-flops para lógica sequencial.Fonte: Digital Design, 2006, Frank Vahid.25Projeto com HDLs e FPGAs• Arquitetura interna de CLBs:– Reconfiguração dos flip-flops para lógica sequencial.Fonte: Digital Design, 2006, Frank Vahid.26

Projeto com HDLs e FPGAs• Programação de FPGAsFonte: Digital Design, 2006, Frank Vahid.27Fluxo de Projeto Moderno• Desenvolvimento de um projeto de um circuitointegrado• Etapas genéricas• Baseado em HDLs28

Fluxo de Projeto Moderno215346879Fonte: Verilog Coding for Logic Synthesis, 2003.29Fluxo de Projeto Moderno• Passo 1: EspecificaçãoFonte: Verilog Coding for Logic Synthesis, 2003.30

Fluxo de Projeto Moderno• Passo 1: Especificação– Parte mais importante do fluxo de projeto– Definição das característicase funcionalidades– Desenvolvimento daespecificação em VHDL(descrição comportamental)31Fluxo de Projeto Moderno• Passo 2: Codificação RTLFonte: Verilog Coding for Logic Synthesis, 2003.32

Fluxo de Projeto Moderno• Passo 2: Codificação RTL– Início da fase de projeto– Desenvolvimento da arquitetura a partir da especificação– RTL = register transfer level– Descrição do circuito como uma combinação de blocoscombinatórios e registradores– Implementação do projeto com a codificação em código RTLsintetizável33Fluxo de Projeto Moderno• Passo 3: Testbench e SimulaçãoFonte: Verilog Coding for Logic Synthesis, 2003.34

Fluxo de Projeto Moderno• Passo 3: Testbench e Simulação– Simulação do código RTL para verificação (funcional)– Testbench = ambiente para simulação, incorporando ageração de estímulos e verificação dos resultados (formas deonda ou asserções)– Se for detectado um erro no “código” VHDL, o projeto deveser debugado e resimulado.35Fluxo de Projeto Moderno• Passo 4: SínteseFonte: Verilog Coding for Logic Synthesis, 2003.36

Fluxo de Projeto Moderno• Passo 4: Síntese– Síntese do projeto = conversão do código RTL em portaslógicas– A lógica sintetizada deve ter as mesmas funcionalidadeslógicas do código RTL– Entradas:• Código RTL• Definição da tecnologia (p.ex. standard cells)• Restrições de projeto (p.ex. timing, requisitos de carga)– Otimizações possíveis:• Área, consumo de energia, velocidade37Fluxo de Projeto Moderno• Passo 5: Análise Temporal Pré-layoutFonte: Verilog Coding for Logic Synthesis, 2003.38

Fluxo de Projeto Moderno• Passo 5: Análise Temporal Pré-layout– Análise estática de tempos do projeto sintetizado– Pré-layout = sem informação da geometria e alocação nochip– Exemplo de análise:• Violação de tempos de setup (preparação) e hold (manutenção)• Correção: inserção de blocos de atraso39Fluxo de Projeto Moderno• Passo 6: APR (auto-place-route)Fonte: Verilog Coding for Logic Synthesis, 2003.40

Fluxo de Projeto Moderno• Passo 6: APR (auto-place-route)– Portas lógicas do projeto sintetizado são alocadas e roteadasno circuito integrado.– Caminho crítico (critical path): devem ser consideradas comode alta prioridade no processo de alocação e roteamento.– Inclui também a síntese da árvore de clock. Deve minimizarproblemas de clock skew.41Fluxo de Projeto Moderno• Passo 7: Back annotationFonte: Verilog Coding for Logic Synthesis, 2003.42

Fluxo de Projeto Moderno• Passo 7: Back annotation– Extração de características elétricas (RC parasitics) a partir dolayout do circuito integrado.– O atraso de propagação de uma linha de interconexão podeser calculado a partir destas características elétricas.• Linhas longas = atrasos grandes de propagação– Etapa importante que antecede a análise de tempos final docircuito integrado (layout final).• Análises das etapas anteriores eram baseadas em estimativas nãoprecisas de atrasos.43Fluxo de Projeto Moderno• Passo 8: Análise Temporal Pós-layoutFonte: Verilog Coding for Logic Synthesis, 2003.44

Fluxo de Projeto Moderno• Passo 8: Análise Temporal Pós-layout– Verificação de violações de tempo reais com a inclusão deinformação do layout físico do circuito integrado.– Informação de atrasos da rede de interconexão provenientesda etapa de back annotation é usada nesta análise.– Se houver alguma violação de requisitos, deve-se redefinir aetapa de alocação e roteamento dos componentes(repetição dos passos até que os requisitos sejamalcançados).45Fluxo de Projeto Moderno• Passo 9: Verificação LógicaFonte: Verilog Coding for Logic Synthesis, 2003.46

Fluxo de Projeto Moderno• Passo 9: Verificação Lógica– Última verificação do projeto para analisar o corretofuncionamento do circuito– Usa os mesmos arquivos de teste do passo 3 (testbenches).– Resimulação considerando os tempos de atraso reais.47Codificação em HDLs• Estilos de codificação em HDL:– Comportamental– Fluxo de dados– Estrutural– RTL48

Codificação em HDLsFonte: Verilog Coding for Logic Synthesis, 2003.4950

Codificação em HDLs• Descrição Comportamental– Visão “caixa preta” do sistema em desenvolvimento– Uso no teste no nível de sistema– “algoritmo” interno → comandos sequenciais5152

Codificação em HDLs• Descrição em Fluxo de Dados– Descrição de como as entradas e saídas estão conectadasusando componentes primitivos (p.ex. portas),ou seja, comodos sinais (dados) fluem pelo circuito.– Uso de comandos concorrentes.– Exemplo: latch SRentity latch isport (s,r : in bit;q,nq : out bit);end latch;architecture dataflow of latch isbeginq

Codificação em HDLs• Descrição RTL (Register Transfer Level)– Usado na síntese de circuitos– Subconjunto da linguagem VHDLIEEE Std 1076.6 - IEEE Standard for VHDL Register TransferLevel (RTL) Synthesis55Próximo Módulo• Módulo II: Projeto de Circuitos Digitais com VHDL– Alguns elementos de linguagem– Descrição de circuitos combinatórios– Introdução aos circuitos sequenciais (flip-flops eregistradores)– Pequenos exemplos– Hands-on com Altera Quartus II• Criação de projetos• Compilação• Simulação56

Próximo Módulo• Módulo II: Projeto de Circuitos Digitais com VHDL– Preparação:Leitura da documentação da Altera1. “Quartus II Introduction using VHDL Designs”ftp://ftp.altera.com/up/pub/Altera_Material/9.1/Tutorials/VHDL/Quartus_II_Introduction.pdf2. “Quartus II Simulation using VHDL Designs”ftp://ftp.altera.com/up/pub/Altera_Material/9.1/Tutorials/VHDL/Quartus_II_Simulation.pdf57