Zbirka zadataka iz Mikroprocesorskih sistema 5-0

5-0 

Zbirka zadataka iz Mikroprocesorskih sistema

Zadatak 5.1 

5. Memorije 

5. Memorije 

Na slici 5.1 prikazana je logi~ka {ema i tablica istine, linijskog dekodera 3-u-8 tipa 74LS138, a na slici 

5.2 EPROM memorija tipa 2764 kapaciteta 8kB. EPROM prostor mikrora~unara zasnovan na 

mikroprocesoru 8088 kapaciteta 64kB zauzima opseg adresa od F0000h do FFFFFh. Koriste}i 

dekodersko kolo 74LS138, logi~ko NAND kolo sa tri ulaza tipa 74LS10 i EPROM memoriju tipa 

2764 pokazati kako izgleda struktura memorijskog sistema, kao i sistema za selekciju adresa. Koliko 

EPROM ~ipova je potrebno ugraditi? Nazna~iti za koji je opseg adresa odgovaraju}i izlaz dekodera 

74LS138 vaè}i. 

Selektors 

ki ulazi 

Ulazi 

dozvole 

rada 

Izlazi 

Ulazi 

Izlazi 

Slika 5.1: Logi~ka {ema i tablica istine 3-u-8 linijskog dekodera 74LS138 

5-1

Odgovor 

5-2 

A13 

A14 

A15 

A16 

A17 

A18 

A19 

adrese 

RD 

~ip 

selekt 

Zbirka zadataka iz Mikroprocesorskih sistema 

74LS138 

2764 

A0-A12 

OE 

CE 

D0-D7 

Slika 5.2. Memorijski ~ip 2764 

Adrese 

Podaci 

A0 

⋅ 

A12 

O0 2764 

⋅ 

O7 

a) Struktura memorijskog sistema 

podaci 

A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 . . . A0 Opseg selektovanih 

adresa 

1 1 1 1 0 0 0 x x x . . . x F0000-F1FFF 

1 1 1 1 0 0 1 x x x . . . x F2000-F3FFF 

. . x . . 

. . x . . 

. . x . . 

1 1 1 1 1 1 1 x x x . . . x FE000-FFFFF 

b) Selekcija prostora 

Slika 5.3 Struktura koja koristi osam 2764 EPROM-ova za formiranje 64kB memorijskog prostora 

lociranog u adresnom prostoru F0000h - FFFFFh

5. Memorije 

Zadatak 5.2 

êsto se kao dekoder adresa koristi bipolarni PROM. Logi~ka {ema bipolarnog PROM-a tipa 

TPB28L42 kapaciteta 512*8 prikazana je na slici 5.4. EPROM prostor kapaciteta 64kB, 

mikrora~unrskog sistema zasnovanog na CPU 8088, lociran je u adresnom opsegu po~ev od adrese 

F0000h do FFFFFh. Koliko EPROM ~ipova tipa 2764 je potrebno ugraditi? Nazna~iti za koji opseg 

adresa je odgovaraju}i izlaz PROM-dekodera vaè}i. 

Odgovor 

adrese 

dozvola 

rada 

A0-A8 

G 

O0-O7 

podaci 

Slika 5.4 Logi~ki dijagram bipolarnog PROM tipa TPB28L42 

Adrese 

Podaci 

dekoder adresa 

TPB28L42 

Slika 5.5 Memorijski sistem koji koristi bipolarni PROM TPB28L42 kao dekoder adresa 

Ulazi Izlazi 

G A8 A7 A6 A5 A4 A3 A2 A1 A0 O0 O1 O2 O3 O4 O5 O6 O7 

0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 1 1 1 

0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 1 1 

0 0 0 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 

0 0 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 

0 0 0 1 1 1 1 1 0 0 1 1 1 1 0 1 1 1 

0 0 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 

0 0 0 1 1 1 1 1 1 0 1 1 1 1 1 1 0 1 

0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 

sve ostale kombinacije 1 1 1 1 1 1 1 1 

Slika 5.6 Na~in na koji je programiran bipolarni PROM TPB28L42 

5-3

Zadatak 5.3 

5-4 


Logi~ka {ema programibilnog logi~kog kola tipa PAL16L8 prikazana je na slici 5.7. PAL16L8 se 

koristi kao dekoder adresa 64kB EPROM prostora kod mikroprocesora 8088. EPROM prostor je 

lociran u opsegu po~ev od adrese F0000h do FFFFFh. EPROM memorija je realizovana promo}u 

~ipova 2764 (8k*8). Ukazati na na~in kako je programirano kolo PAL16L8 i kako izgleda struktura 

memorijskog podsistema koju ~ini dekoder i osam EPROM ~ipova 2764? 

Logi~ki dijagram 

Odgovor 

Slika 5.7 Logi~ki dijagram kola PAL16L8 

Programiranje ~ipa PAL16L8 vr{i se slede}om programskom sekvencom. Sekvenca je napisana na 

HDL jeziku PALASM.

5. Memorije 

TITLE adresni_dekoder 

PATTERN test_kolo_1 

REVISION A 

AUTHOR SIMA RUS 

COMPANY ELEF 

DATE 05/20/1998 

CHIP DEKODER PAL16L8 

; pins 1 2 3 4 5 6 7 8 9 10 

A19 A18 A17 A16 A15 A14 A13 NC NC GND 

; pins 11 12 13 14 15 16 17 18 19 20 

NC O8 O7 O6 O5 O4 O3 O2 O1 VCC 

EQUATIONS 

/O1 = A19*A18*A17*A16*/A15*/A14*/A13 

/O2 = A19*A18*A17*A16*/A15*/A14*A13 

/O3 = A19*A18*A17*A16*/A15*A14*/A13 

/O4 = A19*A18*A17*A16*/A15*A14*A13 

/O5 = A19*A18*A17*A16*A15*/A14*/A13 

/O6 = A19*A18*A17*A16*A15*/A14*A13 

/O7 = A19*A18*A17*A16*A15*A14*/A13 

/O8 = A19*A18*A17*A16*A15*A14*A13 

Struktura memorijskog podsistema kojom se pomo}u kola PAL16L8, U1, dekodiraju osam EPROM 

~ipova 2764, U2-U9, prikazana je na slici 5.8 

Slika 5.8 PAL16L8 kao dekoder adresa EPROM memorijskog prostora 

realizovan pomo}u osam ~ipova 2764 

5-5

Test pitanje 5.1 

5-6 


Na slici 5.9 prikazano je kako se pomo}u 16 SRAM ~ipova tipa 62256 (32k*8) formira memorijski 

podsistem, i isti povezuje na mikrora~unarski sistem zasnovan na mikroprocesoru 8088. 

Slika 5.9 Stati~ki memorijski podsistem kapaciteta 512kB koji koristi 16 SRAM ~ipova tipa 62256

5. Memorije 

[tampana plo~a na kojoj su sme{tene komponente sa slike 5.9, koristi dva dekodera tipa 74LS138 za 

selekciju 16 razli~itih SRAM komponenti, a tre}im dekoderom (tipa 74LS138) bira se odgovaraju}a 

memorijska banka. Sa 16 SRAM ~ipova kapaciteta 32k*8 se formira memorijski prostor veli~ine 

512kB (u konkretnom slu~aju je to prostor po~ev od lokacije 00000h do 7FFFFh). Ukratko ukazati na 

princip organizacije logike za dekodiranje i funkcije ostalih komponenti u sistemu. 

Odgovor 

Prvi dekoder (U4) na {emi sa slike 5.9 selektuje ostala dva dekodera (U3 i U9). Pomo}u adresa koje 

po~inju sa A19 A18 = 00 selektuje se dekoder U3, a pri A19A18 = 01 bira se dekoder U9. Treba uo~iti 

da se slobodni pinovi dekodera U4 mogu iskoristiti za dalja pro{irenja. Sa A19 i A18 obezbedjena je 

selekcija do ~etiri 256k*8 RAM blokova (4*256k*8), naravno uz dogradnju jo{ dodatna dva dekodera 

tipa 74LS238 koji bi se koristili za selekciju prostora od 512k do 1M. Analiziraju}i sliku 5.9 

uo~avamo da su adresni ulazi kod ove memorijske sekcije baferovani, a takodje se baferuju signali D0 

- D7 kao i upravlja~ki signali /RD i /WR. Baferovanje je va`no kada se na jednoj plo~i pobudjuje ve}i 

broj kola (kao {to je u ovom slu~aju sa memorijskim ~ipovima). Bez baferovanja na svakoj plo~i, 

optere}enje na sistemskoj adresnoj magistrali, magistrali za podatke i upravlja~koj magistrali postoje 

suvi{e veliko i dovodi da rad sistema bude nekorektan (fan-in i fan-out CPU-a i memorijskih ~ipova 

nije veliki). U konkretnoj realizaciji sa slike5.9 kao baferi LS adresa se koriste kola U1 i U2 (le~ 

74LS244), a kao bafer upravlja~kih signala /RD, /WR i MS adrese A17-A19 se koristi kolo U3 

(74LS244). Na magistrali za podatke povezan je primo-predajnik U5 (74LS245). Ostala kola U6A 

(74LS20), U7A (74LS00) i U8A formiraju logiku koja odredjuje smer prenosa podataka po magistrali 

za podatke, tj. od CPU-a ka memoriji ili od memorije ka CPU-u. 

Test pitanje 

Za memorijski sistem definisan zadatkom 5.2 projektovati kolo dekodera adresa TPB28L42, kod koga 

je EPROM prostor kapaciteta 64kB, mikrora~unarskog sistema zasnovanog na CPU 8088 lociran: 

a) u adresnom prostoru po~ev od adrese 30000h do 3FFFFh 

b) u adresnom prostoru po~ev od adrese 60000h do 6FFFFh. 


[ta je to "Flash" memorija, za{to se koristi? Ukazati na jednu njenu tipi~nu aplikaciju? 

Odgovor 

Flash memorija je komponenta tipa EEPROM. Uobi~ajeno se koristi za memorisanje "setup" 

informacije razli~itih interfejs kartica (video kartice, disk kontroler kartice, itd) kao i sistemskog 

BIOS-a kod PC ma{ina. Drugim re~ima flash memorije se uglavnom apliciraju za ~uvanje informacije 

koja se povremeno menja. Jedina razlika izmedju flash memorije i SRAM-a je u tome {to flash 

memorija zahteva napon od 12V za programiranje kako kod operacije brisanja tako i operacije upis. 

Jedna tipi~na aplikacija Intel-ove flash memorije 28F400 koja se koristi kod sistema zasnovanog na 

CPU-u 8088 prikazana je na slici 5.10. Memorija 28F400 (~ip U?) se moè koristiti kao ~ip kapaciteta 

512k*8 ili 256k*16. 

Pinovi OE (Output Enable), CE (Chip Enable) i WE (Write Enable) imaju istu ulogu kao i oni kod 

SRAM ~ipova. Novi pinovi su: VPP - povezuje se na 12V kod brisanja i programiranja; PWD - 

selektuje "power down mode" kada je na logi~koj nuli, ali se takodje koristi i kod programiranja; 

BYTE - selektuje na~in rada bajt (0) ili re~ (1); pin DQ15 funkcioni{e kao LS adresni ulaz u bajt 

na~inu rada. 

Logi~ki simbol dekodera adresa U?A, tipa 74LS139, sa slike 10, i njegova odgovaraju}a tablica istine 

prikazani su na slici 5.11. 

5-7

5-8 


Slika 5.10 Sprega flash memorije 28F400 kod sistema zasnovanog na mikroprocesoru 8088 

Selektorski 

ulazi 

Ulaz 

dozvole rada 

Selektorski 

ulazi 

Ulaz 

dozvole rada 

Ulazi Izlazi 

Slika 5.11 Dekoder 74LS139 

Izlazi 

Izlazi

5. Memorije 

Dekoder 74LS139 sa slike 5.10 koristi adresu A19 i upravlja~ki signal IO/ M kao ulaze. Signal A15 

selektuje flash memoriju po~ev od lokacije 80000h do FFFFFh, pri ~emu za IO/ M =0 rad dekodera je 

dozvoljen. 


Logi~ki dijagram generatora/detektora parnosti SN74LS280 prikazan je na slici 5.12a) a funkcionalna 

tabela na slici 5.12b). 

A 

B 

C 

D 

E 

F 

G 

H 

I 

a) 

broj ulaza od A do I koji izlazi 

su na visoko paran neparan 

0, 2, 4, 6, 8 H L 

1, 3, 5, 7, 9 L H 

b) 

Slika 5.12 Logi~ki dijagam (a); i funkcionalna tabela generatora/detektora parnosti SN74AS280 (b) 

Napomena: H-visoko (high); L - nisko (low) 

Ako na raspolaganju imamo SRAM ~ipove 62556 kapaciteta 32k*8, projektovati 64k*8 SRAM 

memorijski sistem koji ima ugra|eno kolo za detekciju gre{ke parnosti. Bitove parnosti koje generi{e 

74LS280 ~uvati u SRAM 6287 kapaciteta 64k*1. Koriste}i dekoder adresa 74LS138, SRAM 

kapaciteta 64kB, smestiti u memoriju po~ev od lokacije 80000h do 8FFFFh. Memorijski sistem 

projektovati za mikroprocesor 8088. 

Odgovor 

74AS 

280 

paran 

neparan 

Struktura memorijskog sistema prikazana je na slici 5.13. 

Analizom slike moèmo do}i do slede}ih zaklju~aka: 

(a) osam linija D0-D7 povezano je na ulaze A-H kola U6 (74LS280), dok je ulaz I=0. To zna~i da 

kada se na ulazima U6 pojavi paran broj jedinica, logi~ka jedinica koja se generi{e na izlazu paran 

upisuje se u U5 (RAM parnosti 6287). Kada je broj jedinica na ulazu neparan, u U5 se upisuje logi~ka 

nula. Sa aspekta kodiranja podataka koji se sme{taju u memoriju koristi se neparna parnost. 

(b) kod ~itanja podataka iz memorije, svaki podatak se dovodi na (drugo) kolo za proveru parnosti U7 

(74AS280). U ovom slu~aju koriste se svi ulazi ~ipa U7. Ulazi A do H povezani su na izlaze SRAMova 

a ulaz I na izlaz RAM-a parnosti, U5 (6287). îp U5 se ~ita kada je selektovan (CE* = 0), a u U5 

se upisuje kada je /CE = 0 i /WE = 0. Ako je parnost neparna (ne postoji gre{ka) izlaz paran kola U7 

(74AS280) se postavlja na logi~ku nulu. Ako se zbog kakvih razloga pro~itana informacija iz 

memorije promeni, izlaz kola U7 }e se postaviti na 1. 

(c) izlaz paran kola U7 povezan je preko D flip-flopa U8A (74LS74) na ulaz nemaskiraju}eg 

prekida NMI. Izlaz NMI (ulaz u CPU) logika sa slike 5.13 ne moè nikad da postavi na logi~ku nulu 

(nakon uklju~enja sistema na napajanje, RESET je taj signal koji postavi NMI na logi~ku nulu). Ako 

se NMI postavi na 1, program koji se izvr{ava se prekida, a nakon toga izvr{ava specijalni potprogram 

(sistemska rutina) kojom se ukazuje da je u memorijskom sistemu detektovana gre{ka parnosti. 

5-9

5-10 


Slika 5.13 SRAM sistem kapaciteta 64 kB koji sadrì kolo za detekciju gre{aka parnosti 


Magistrale podataka kod mikroprocesora 8086/80186/80286/80386SX su dvaput ve}eg obima u 

odnosu na mikroprocesore 8088/80188. Procesori 8086/80186/80286/80386SX moraju biti u stanju 

upisivati (~itati) podatak u bilo koju 16-bitnu ili 8-bitnu lokaciju. To zna~i da se 16-bitni podaci 

upisuju (~itaju) u posebne sekcije nazvane banke koje su obima 8-bitova, tj. mikroprocesor moè da 

pristupi bilo kojoj banci, ili da pristupi jednoj i drugoj banci istovremeno. Jedna banka se naziva niàbanka 

i uklju~uje sve parno numerisane lokacije, a druga vi{a-banka i sadrì sve neparno numerisane 

lokacije. Kada pristupa vi{oj-banci procesor 8086/80186/80286/80386SX aktivira signal /BHE, a 

kada pristupa niòj banci signal /BLE. Lokacije koje pripadaju parnoj i neparnoj banci prikazane su 

na slici 5.14a) a selekcija banaka vr{i se na osnovu tabele sa slike 5.14b). Projektovati dekodersko 

kolo koje }e za mikroprocesor 80386SX (24-bitna adresa) selektovati 16*64kB RAM memorijske 

komponente u adresnom opsegu od 000000h do 0FFFFFh. Kao dekodere koristiti kola 74LS138. 

Odgovor 

Struktura dekodera za selekciju banaka prikazana je na slici 5.15. Kao {to se vidi sa slike 5.15 koriste 

se dva dekodera 74LS138. Kod dekodera U3, signal /BLE je priklju~en na ulaz /G2A a kod dekodera 

U2 signal /BHE je doveden na ulaz /G2A. Selekcija banaka se vr{i shodno slede}oj tabeli : 

aktivni dekoderi 

16-bitni prenos 8-bitni prenos - vi{a banka 8-bitni prenos - nià banka 

U1, U2, U3 U1, U2 U1, U3

BHE /BLE (A0) funkcija 

5. Memorije 

a) memorijske banke do 1 MB 

0 0 selektovane su obe banke : 16-bitni prenos 

0 1 selektovana je vi{a-banka : 8-bitni prenos 

1 0 selektovana je nià-banka : 8-bitni prenos 

1 1 banke nisu selektovane 

b) selekcija banaka pomo}u signala /BHE, /BLE (tj. A0) 

Slika 5.14 Memorijske banke i na~in selekcije 


Za generisanje "write strobe" signala memorijskog podsistema kod mikrora~unara zasnovanih na 

CPU-u 8086 koristi se slede}a {ema. 

BHE 

WR 

(MWTC) 

AO 

HWR 

LWR 

Kod 80286/80386 umesto /WR se koristi signal /MWTC. 

Kod mikrora~unara zasnovanog na CPU-u 80286/80386 16-bitna memorija je locirana u adresnom 

prostoru po~ev od lokacije 060000h do 06FFFFh. Koriste}i PAL16L8 kao dekoder adresa, 

projektovati strukturu memorijskog sistema (dekoder + 16-bitna memorija). Usvojiti da se kao SRAM 

~ipovi koriste komponente 62256 (32k*8) a da dekoder adresa generi{e signal /SEL (/CS), /HWR i 

/LWR. 

Odgovor 

Adrese koje treba dekodirati se nalaze u opsegu od 

0000 0110 0000 0000 0000 0000 = 060000h 

do 

0000 0110 1111 1111 1111 1111 = 06FFFFh 

tj. 

0000 0110 XXXX XXXX XXXX XXXX = 06XXXXh 

Vi{a banka 

5-11

PAL16L8 treba programirati na slede}i na~in 

TITLE Adresni_Dekoder 

PATTERN Test 2 

REVISION A 


COMPANY ELEF 

DATE 6/8/97 

CHIP DEKODER2 PAL16L8 

5-12 


Slika 5.15 Selekcija banaka kod 80386SX 

; pins 1 2 3 4 5 6 7 8 9 10 

A23 A22 A21 A20 A19 A18 A17 A16 AO GND 

; pins 11 12 13 14 15 16 17 18 19 20 

BHE SEL LWR HWR NC NC MWTC NC NC VCC 

EQUATIONS 

/SEL = /A23* /A22*/A21*/A20*/A19*A18*A17/A16 

/LWR = /MWTC+/A0

HWR = /MWTC+/BHE 

5. Memorije 

Struktura memorijski sistem plus dekoder prikazana je na slici 5.16. 

Zadatak 5.3 

Slika 5.16 Struktura dekodera adresa 

Kod mikrora~unarskog sistema zasnovanog na CPU-u 8086 treba ugraditi dve memorijske sekcije, 

RAM i EPROM. Za EPROM sekciju na raspolaganju imamo ~etiri ~ipa 27128 (16k * 8) od kojih treba 

realizovati memoriju kapaciteta 32k*16 lociranoj u prostoru po~ev od adresa F0000h do FFFFFh. 

RAM sekciju realizovati sa ~etiri ~ipa 62256 (32k*8) tako da se dobije memorija kapaciteta 64k*16 

po~ev od lokacije 00000h do 1FFFFh. Kao dekoder adresa koristiti kolo 74LS139. 

Odgovor 

Napomena : Kod 80386SX umesto /BLE se koristi A0 

Struktura memorijskog sistema prikazana je na slici 5.17. [ema se karakteri{e slede}im 

karakteristi~nim re{enjima. 

(1) Jedna polovina dvostrukog adresnog dekodera U7A tipa 74LS139 se koristi za selekciju RAM 

(~ipovi U2 do U5) a druga U7B za selekciju EPROM sekcije (~ipovi U6 do U11). Memorija se 

uvek ~ita kao 16-bitna. Signal /RD je povezan na sve EPROM i RAM /OE ulazne pinove. 

(2) Upravlja~ki signali /LWR i /HWR su povezani na razli~ite banke RAM memorije. Ovakvo 

re{enje obezbedjuje da se moè vr{iti kako 16-bitni, tako i 8-bitni upis podataka u RAM prostor. 

(3) Kod najve}eg broja re{enja pristup EPROM sekciji zahteva ubacivanje odredjenog broja stanja- 

~ekanja. U konkretnoj realizaciji signal sa izlaza kola U12 (74LS30) moè se voditi ka 

generatoru- 

stanja-~ekanja (detalji koji se odnose na generatora-stanja-~ekanja nisu prikazani na slici 5.17). 

5-13

Zadatak 5.4 

5-14 


Slika 5.17 Memorijski sistem kod 8086 koji sadrì 6kB EPROM i 128kB SRAM 

Projektovati memorijski sistem CPU-a 80386SX koga ~ine slede}e dve sekcije: EPROM kapaciteta 

256kB realizovana od ~etiri ~ipa 27512 (64k*8), i SRAM kapaciteta 128kB realizovana sa ~etiri ~ipa 

62256 (32k*8). Kao dekoder adresa koristiti kolo PAL16L8, koje pored ~ip selekt signala za 

memorijske ~ipove treba da generi{e i signale upisa /LWR i /HWR. PAL kolo treba da dekodira 16bitne 

memorijske adrese koje pripadaju prostoru od 000000h do 01FFFFh za SRAM, i prostoru od 

FC0000h do FFFFFFh za EPROM . 

Odgovor 

PAL16L8 treba programirati na slede}i na~in 

TITLE Dekoder_adresa 

PATTERN 3 

REVISION A 


COMPANY ELEF 

DATE 6/8/97 

CHIP DEKODER_3 PAL16L8 

;pins 1 2 3 4 5 6 7 8 9 10 

MWTC A0 A16 A17 A18 A19 A20 A21 A22 GND 

;pins 11 12 13 14 15 16 17 18 19 20 

NC HWR A23 BHE LWR CS0 CS1 CE0 CE1 VCC

5. Memorije 

EQUATIONS 

/LWR = /MWTC + /A0 

/HWR = /MWTC +/BHE 

/CS0 = /A23*/A22*/A21*/A20*/A19*/A18*/A17*/A16 

/CS1 = /A23*/A22*/A21*/A20*/A19*/A18*/A17*A16 

/CE0 = A23*A22*A21*A20*A19*A18*/A17 

/CE1 = A23*A22*A21*A20*A19*A18*A17 


Slika 5.18 Memorijski sistem CPU-a 80386 koji sadrì 256k EPROM i 128k SRAM 

Koliki prostor moè da adresiraju mikroprocesori 80386DX ili 80486? Kojim se upravlja~kim 

signalima vr{i selekcija banaka, i ukaì na na~in formiranja signala "write-strobe" za svaku banku. 

Odgovor 

Mikroprocesori 80386DX ili 80486 mogu da adresiraju memoriju kapaciteta 2GB (adresa je 32-bitna). 

Magistrala za podatke je 32-bitna, a to zna~i da je memorija organizovana u ~etiri banke (slika 5.19). 

Selekcija banaka se vr{i pomo}u upravlja~kih signala BE3 , BE2, 

BE1i 

BE0 . Kada su selektovane sve 

banke, vr{i se 32-bitni prenos podataka, kada su selektovane dve banke (/BE3 i /BE2, ili /BE1 i /BE0) 

vr{i se 16-bitni prenos podataka, a kod 8-bitnog prenosa selektuje se jedna banka. Na slici 5.20 

prikazana je logika za generisanje upravlja~kih signala za upis WR0 , WR1, 

WR2 i WR3 . 

5-15

Zadatak 5.5 

5-16 


Slika 5.19 Organizacija memorije kod mikroprocesora 80386DX i 80486 

Slika 5.20 Upravlja~ki signali za upis u odgovaraju}e banke kod 80386 DX i 80486 

Kod sistema zasnovanog na mikroprocesoru 80486 projektovati SRAM memorijski sistem kapaciteta 

256k*8. Memoriju realizovati pomo}u SRAM ~ipova tipa 62256 (32k*8), a locirati je u adresnom 

prostoru po~ev od lokacije 02000000h do 0203FFFFh. Za dekodiranje adresa koristiti ~ipove 

PAL16L8. 

Odgovor 

Struktura memorijskog sistema prikazana je na slici 5.21. 

Dekodiranje adresa je organizovano u dva nivoa. Program za dekoder U1 oblika je 


PATTERN Test4 (PAL U1) 

REVISION A 


COMPANY ELEF 

DATE 6/8/97 


; pins 1 2 3 4 5 6 7 8 9 10 

MWTC BE0 BE1 BE2 BE3 A17 A28 A29 A30 GND 

; pins 11 12 13 14 15 16 17 18 19 20 

A31 CS1 U2 NC WR0 WR1 WR2 WR3 CS0 VCC 

EQUATIONS 

/WR0 = /MWTC */BE0

5. Memorije 

/WR1 = /MWTC */BE1 



/CS0 = /A31*/A30*/A29*/A28*/A17*/U2 

/CS1 = /A31*/A30*/A29*/A28*A17*/U2 

Slika 5.21 SRAM kapaciteta 256 k kod sistema zasnovan na mikroprocesoru 80486 

Napomena: Signali *MRDC, *MWTC, *BE0, *BE1, *BE2 i *BE3 su aktivni kao niski 

Dekoder U2 je programiran na slede}i na~in: 


PATTER Test5 (PAL U2) 

REVISION A 


COMPANY ELEF 

DATE 6/8/1997 


; pins 1 2 3 4 5 6 7 8 9 10 

A18 A19 A20 A21 A22 A23 A24 A25 A26 GND 

; pins 11 12 13 14 15 16 17 18 19 20 

A27 U2 NC NC NC NC NC NC NC VCC 

EQUATIONS 

/U2 = /A27*/A26*/A25/A24*/A23*/A22*/A21*/A20*/A19*/A18 


5-17

5-18 


Kako je kod mikroprocesora Pentium i Pentium Pro (sa izuzetkom verzije P24T) organizovana 

memorija, i kakva je struktura kola za generisanje odgovaraju}ih "write strobe" signala? 

Odgovor 

Magistrala podataka kod mikroprocesora Pentium je 64-bitna. Memorija je organizovana u osam 

banaka (slika 5.22). Struktura kola za generisanje signala "write strobe" prikazana je na slika 5.23. 

Slika 5.22 Organizacija memorije kod mikroprocesora Pentium 

Slika 5.23 Struktura kola za generisanje upravlja~kih signala "write strobe" 

Napomena: Signal /MWTC se dobija kombinovanjem signala M|/IO i W|/R. 

Zadatak 5.6

5. Memorije 

Kod sistema zasnovanog na mikroprocesoru Pentium koriste}i EPROM ~ipove 27512 (64k*8) 

projektovati memorijski sistem obima 1MB koji se nalazi po~ev od memorijske lokacije FFF00000h 

do FFFFFFFFh. Dekodiranje adresa organizovati u dva nivoa koriste}i komponente PAL16L8. 

Odgovor 

Struktura memorijskog sistema prikazana je na slici 5.24 

Slika 5.24 Organizacija 512kB EPROM prostora kod mikroprocesora Pentium 

Dekoderi adresa U1 i U2 su programirani na slede}i na~in: 



REVISION A 


COMPANY ELEF 

DATE 10/8/97 


; pins 1 2 3 4 5 6 7 8 9 10 

5-19

5-20 


A29 A30 A31 NC NC NC NC NC NC GND 

; pins 11 12 13 14 15 16 17 18 19 20 

U2 CE NC NC NC NC NC NC NC VCC 

EQUATIONS 

/CE = /U2*A29*A30*A31 



REVISION A 


COMPANY ELEF 

DATE 10/8/1997 

CHIP DEKODER5 PAL 16 L8 

; pins 1 2 3 4 5 6 7 8 9 10 

A19 A20 A21 A22 A23 A24 A25 A26 A27 GND 

; pins 11 12 13 14 15 16 17 18 19 20 

A28 NC NC NC NC NC NC NC U2 VCC 

EQUATION 

/U2 = A19*A20*A21*A22*A23*A24*A25*A26*A27 

Napomena: Memorija je sme{tena po~ev od lokacije F8000000h do FFFFFFFFh. 


Neka je broj adresnih ulaza memorijskog ~ipa: (a) 8; (b) 11; (c) 12; i (d) 13. Odredi broj memorijskih 

lokacija kojima se moè pristupati. 

Odgovor 

(a) 256; (b) 2048; (c) 4096; (d) 8192 


Koje namene imaju slede}i pinovi kod memorijskih komponenata: 

(a) /CS (kod RAM-a) ili /CE (kod EPROM-a ili ROM-a), 

(b) /OE 

(c) /WE (kod RAM-a) 

Odgovor 

(a) /CS ili /CE pin se koristi da selektuje ili dozvoli rad memorijskoj komponenti tako da ona moè da 

obavlja operaciju ~itanje ili upis. 

(b) /OE dozvoljava aktiviranje izlaznih stepeni ~ipa u toku operacije ~itanje pod uslovom da je /CS ili 

/CE aktivan. 

(c) /WE uzrokuje da se obavi operacija ~itanja memorije pod uslovom da je /CS ili /CE aktivan. 


Dekoder adresa realizovan pomo}u NAND kola prikazan na slici 5.25 koristi se za selekciju 2716 

EPROM memorijske komponente kojoj su dodeljene memorijske lokacije FF800h - FFFFFh. 

Modifikuj dekoder realizovan pomo}u NAND kola prikazan na slici 5.25 tako da moè da selektuje 

memoriju lociranu u slede}em adresnom prostoru: 

(a) DF800h - DFFFFh 

(b) 40000h - 407FFh

Odgovor 

5. Memorije 

adresni prostor procesora 8088 

Slika 5.25 Adresni dekoder realizovan NAND kolom koji se koristi da selektuje EPROM ~ip 

tipa 2716 za opseg adrese od FF800h - FFFFFh 

Za strukturu sa slike 5.25 vaì slede}a adresna selekcija 

1111 1111 1xxx xxxx xxxx 

ili 

1111 1111 1000 0000 0000 = FF800h 

do 

1111 1111 1111 1111 1111 = FFFFFh 

a) Za selekciju adresa u opsegu od DF800h do DFFFFh ima}emo 


ili 

1101 11111 1000 0000 0000 = DF800h 

do 

1101 11111 1111 1111 1111 = DFFFFh 

Logi~ka {ema dekodera je prikazana na slici 5.26. 

b) Za selekciju adresa u opsegu od 40000h do 407FFh ima}emo 


ili 

0100 0000 0000 0000 0000 = 40000h 

do 

0100 0000 0111 1111 1111 = 407FFh 

Logi~ka {ema dekodera je prikazana na slici 5.27. 

Magistrala 

podataka 

procesora 

8088 

5-21


5-22 


Slika 5.26 Logi~ka {ema dekodera adresa koji selektuje memorijski prostor 

po~ev od adrese DF800h do DFFFFh 

A19 

A18 

A17 

A16 

A15 

A14 

A13 

A12 

A11 

IO/M 

1 

2 

3 

4 

5 

6 

7 

10 

11 

12 

13 

14 

15 

74ALS133 

Slika 5.27 Logi~ka {ema dekodera adresa u opsegu 40000h do 407FFh 

Modifikovati logiku dekodera adresa prikazanog na slici 5.3a) tako da dekoder moè da selektuje 

memoriju ~ije su adrese locirane u opsegu od: 

(a) 70000h - 7FFFFh 

(b) 40000h - 4FFFFh 

Odgovor 

a) Za selekciju adresa u opsegu 70000h - 7FFFFh vaì}e 

0111 xxxx xxxx xxxx xxxx 

ili 

0111 0000 0000 0000 0000 = 70000h 

do 

0111 1111 1111 1111 1111 = 7FFFFFh 

Logi~ka {ema dekodera adresa prikazana je na slici 5.28 

9

5. Memorije 

b) Za selekciju adresa u opsegu od 40000h do 4FFFFh ima}emo 

0100 xxxx xxxx xxxx xxxx 

ili 

0100 0000 0000 0000 0000 = 40000h 

do 

0100 1111 1111 1111 1111 = 4FFFFFh 

Logi~ka {ema dekodera adresa prikazana je na slici 5.29 

A17 

A16 


A13 

A14 

A15 

A18 

A19 

74LS138 

A Y0 

B Y1 

C Y2 

Y3 

G1 Y4 

G2 Y5 

G3 Y6 

Y7 

70000h-71FFFh 

72000h-73FFFh 

74000h-75FFFh 

76000h-77FFFh 

78000h-79FFFh 

7A000h-7BFFFh 

7C000h-7DFFFh 

Slika 5.28 Logi~ka {ema dekodera adresa za opseg od 70000h do 7FFFFh 

Slika 5.29 Logi~ka {ema dekodera adresa za opseg od 40000h do 4FFFFh 

Reprogramiraj bipolarniPROM sa slike 5.4 tako da isti moè dekodirati memorijske adrese koje 

pripadaju slede}im opsezima: 

(a) 30000h - 3FFFFh 

(b) 80000h - 8FFFFh 

Odgovor 

Na~in programiranja bipolarnog PROM-a za slu~ajeve pod a) i b) je prikazan na slede}im tabelama: 

a) 

OE A8 A7 A6 A5 A4 A3 A2 A1 A0 O0 O1 O2 O3 O4 O5 O6 O7 

5-23

(b) 

5-24 


0 0 0 0 0 1 1 0 0 0 0 1 1 1 1 1 1 1 

0 0 0 0 0 1 1 0 0 1 1 0 1 1 1 1 1 1 

0 0 0 0 0 1 1 0 1 0 1 1 0 1 1 1 1 1 

0 0 0 0 0 1 1 0 1 1 1 1 1 0 1 1 1 1 

0 0 0 0 0 1 1 1 0 0 1 1 1 1 0 1 1 1 

0 0 0 0 0 1 1 1 0 1 1 1 1 1 1 0 1 1 

0 0 0 0 0 1 1 1 1 0 1 1 1 1 1 1 0 1 

0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 

OE A8 A7 A6 A5 A4 A3 A2 A1 A0 O0 O1 O2 O3 O4 O5 O6 O7 

0 0 0 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 

0 0 0 1 0 0 0 0 0 1 1 0 1 1 1 1 1 1 

0 0 0 1 0 0 0 0 1 0 1 1 0 1 1 1 1 1 

0 0 0 1 0 0 0 0 1 1 1 1 1 0 1 1 1 1 

0 0 0 1 0 0 0 1 0 0 1 1 1 1 0 1 1 1 

0 0 0 1 0 0 0 1 0 1 1 1 1 1 1 0 1 1 

0 0 0 1 0 0 0 1 1 0 1 1 1 1 1 1 0 1 

0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 1 1 0 


Modifikuj kolo prikazano na slici 5.8 programiranjuem PAL komponente, koja ima funkciju dekodera 

adresa, tako da je mogu}e adresirati memorijski prostor po~ev od lokacije: 

(a) B0000h do BFFFFh 

(b) 40000h do 4FFFFh 

Odgovor 

(a) deo programa koji se odnosi na jedna~ine na osnovu kojih se programira PAL16L8 ima slede}i 

oblik 

EQUATIONS 

/O1 = A19*/A18*A17*A16*/A15*/A14*/A13 

/O2 = A19*/A18*A17*A16*/A15*/A14*A13 

/O3 = A19*/A18*A17*A16*/A15*A14*/A13 

/O4 = A19*/A18*A17*A16*/A15*A14*A13 

/O5 = A19*/A18*A17*A16*A15*/A14*/A13 

/O6 = A19*/A18*A17*A16*A15*/A14*A13 

/O7 = A19*/A18*A17*A16*A15*A14*/A13 

/O8 = A19*/A18*A17*A16*A15*A14*A13 

(b) EQUATIONS 

/O1 = /A19*A18*/A17*/A16*/A15*/A14*/A13 

/O2 = /A19*A18*/A17*/A16*/A15*/A14*A13 

: 

/O8 = /A19*A18*/A17*/A16*A15*A14*A13 


Na slici 5.30 prikazano je kako se osam EPROM ~ipova tipa 2732 mogu povezati na mikrora~unarski 

sistem zasnovan na procesoru 8088.

5. Memorije 

(a) Modifikovati kolo sa slike 5.30 tako da dekoder adresa moè da selektuje memorijski prostor 

po~ev od lokacije 68000h do 6FFFFh. 

(b) Modifikovati kolo sa slike 5.30 tako da dekoder adresa moè da selektuje osam 2764 (8k*8) 

EPROM ~ipova po~ev od lokacije 10000h do 1FFFFh . 

Odgovor 

(a) 

Slika 5.30 Na~in povezivanja osam EPROM ~ipova tipa 2731 

kod mikrora~unara zasnovanog na procesoru 8088 

(b) re{enje problema za ovaj slu~aj treba da da ~itaoc. 


Adrese 

Podaci 

74LS13 

5-25

5-26 


Modifikuj kolo sa slike 5.17 tako da je EPROM prostor lociran po~ev od lokacije C0000h do CFFFFh, 

a RAM prostor od lokacije 30000h do 4FFFFh. 


Kod mikrora~unarskog sistema zasnovanog na mikorpocesoru 80386SX izvr{iti projektovanje 

memorijske plo~e tipa SRAM obima 16 -bitova tako da je SRAM prostor lociran u adresnom opsegu 

po~ev od adrese 200000h do 21FFFFh. 


Izvr{iti projektovanje 32-bitnog memorijskog interfejsa koji ima instaliranu EPROM memoriju po~ev 

od lokacije DDDD0000h do FFFFFFFFh, koriste}i pri tome EPROM ~ipove 27128 i kolo PAL16L8 

kao dekoder adresa. 


Odgovor 

Za mikrora~unarski sistem zasnovan na procesoru Pentium/PentiumPro izvr{i projektovanje 

memorijske plo~e obima 64 bita koja sadrì EPROM prostor po~ev od lokacije FFF00000h do 

FFFFFFFFh, i SRAM prostor po~ev od lokacije 00000000h do 003FFFFFh. Izbor EPROM i SRAM 

~ipova kao i dekodera adresa treba da obavi projektant. 

Zadatak 5.7 

Neka su data slede}a ~etiri bajta heksadecimalnih podataka: 25h, 62h, 3Fh i 52h. 

(a) Odredi "checksum" bajt. 

(b) Obavi "checksum" operaciju kako bi se obezbedio integritet podataka. 

(c) Ako je drugi bajt 62h promenio vrednost na 22h, pokaì kako checksum detektuje gre{ku. 

Odgovor

5. Memorije 

a) Checksum se odredjuje sabiranjem bajtova 

25h 

+ 62h 

+ 3Fh 

+ 52h 

118 

Suma iznosi 118h, tako da ako se zanemari prenos dobi}emo 18h. Checksum bajt je dvoji~ni 

komplement od 18h a to iznosi E8h. 

b) Sabiranjem niza bajtova uklju~uju}i i checksum bajt rezultira novoj sumi ~ija je vrednost nula. 

Ovakva vrednost sume ukazuje da u bloku podataka ne postoji bajt ~ija je vrednost promenjena 

25h 

+ 62h 

+ 3Fh 

+ 52h 

+ E8h 

200h (prenos se zanemaruje) 

c) Sabiranjem niza bajtova uklju~uju}i i checksum bajt pokazuje se da je rezultat razli~it od nule, a to 

zna~i da je vrednost jednog ili ve}eg broja bajtova promenjena 

25h 

+ 22h 

+ 3Fh 

+ 52h 

+ E8h 

1C0h (zanemaruju}i prenos dobija se C0h). 


Odredi opseg adresa za koje je signal /CS aktivan : 

Zadatak 5.8 

A15 

A16 

A17 

A18 

A19 

A0 

A14 

. 

. 

. 

32k*8 

Kreiraj Checksum rutinu za testiranje 8kB ROM BIOS-a kod IBM PC/XT ma{ine. Na po~etnu 

lokaciju Checksum rutine ukazuje par DS:[BX] . 

Odgovor 

Cheksum PROC NEAR 

Mov CX, 8192 ; broj bajtova za sabiranje 

Xor AL, AL ; AL = 0 

TEST: Add AL,DS : BX ; dodaj naredni bajt 

Inc BX ; naredni bajt 

Loop TEST ; sabrani svi bajtovi 

Or AL, AL ; SUMA = 0 ? 

CS 

5-27

5-28 

Ret 

Checksum ENDP 



Koriste}i NAND kola i invertore izvr{i projektovanje dekodera adresa koji }e selektovati memorijske 

lokacije po~ev od adrese 0C0000h do 0C0FFFh. 


Odredi opseg adresa koji se mogu selektovati kada izlazi dekodera adresa 74LS138 Y0, Y3 i Y6 

postanu aktivni. 

Zadatak 5.9 

A17 

A18 

A14 

A15 

A16 

A19 

74LS138 16K*8 

A 

B 

C 

Y0 

CS 

G2A Y3 

G2B 

Propusnost magistrale, BW, se meri u MB/s i izra~unava se kao 

BW=(1/t cik)*W 

G1 

Y6 

gde je: t cik - vreme trajanja ciklusa magistrale; W - obim magistrale u bajtovima. 

Taktna frekvencija mikroprocesora 8088 je 5MHz a memorijski ciklus bez ubacivanja stanja ~ekanja 

iznosi ~etiri taktna intervala. Odredi propusnost magistrale pod uslovom: 

(a) da se ne vr{i ubacivanje stanja ~ekanja, 

(b) da se ubacuje jedno stanje ~ekanja. 

Uporedi dobijene rezultate sa performansma koje se odnose na mikroprocesor 8086 pod istim 

uslovima. 

Odgovor 

Magistrala podataka maikroprocesora 8088 je 8-bitna a memorijski ciklus je trajanja t cik=4*200ns = 

800ns. 

a) 

BW 8088 = (1/800ns)*1B = 1,25MB/s 

Magistrala podataka mikroprocesora 8086 je 16-bitna, pa 

BW 8086 =(1/800ns)*2B = 2,5MB/s 

b) Pod uslovom da se vr{i ubacicanje jednog stanja ~ekanja memorijski ciklus traja}e 5 taktnih 

intervala, tj. t cik = 5*200s = 1000ns, a propusnost magistrale u tom slu~aju iznosi}e 

BW' 8088 = (1/1000ns)*1B = 1MB/s 

BW' 8086 = (1/1000ns)*2B = 2MB/s

Zadatak 5.10 

5. Memorije 

Ciklus magistrale mikroprocesora 8086 iznosi 4 taktna intervala, a mikroprocesora 80286 dva taktna 

intervala. Ako je radna frekvencija oba mikroprocesora 10MHz odredi propusnost magistrale za oba 

procesora pri: (a) 0 stanja ~ekanja, tj. zero WS (sait state); (b) 1WS; i (c) 2WS. 

Odgovor 

Perioda takta sa kojom procesor radi je 1/(10MHz) = 100ns 

8086-10MHz 80286-10MHz 

memorijski cklus sa 0WS 400ns 200 ns 



BW 8086/0WS =(1/400ns)*2 = 5MB/s 

BW 8086/1WS =(1/500ns)*2 = 4MB/s 

BW 8086/2WS =(1/600ns)*2 = 3.3MB/s 

BW 286/0WS =(1/200ns)*2 = 10MB/s 

BW 286/1WS =(1/300ns)*2 = 6.6MB/s 

BW 286/2WS =(1/400ns)*2 = 5MB/s 

Zadatak 5.11 

Odredi vreme trajanja ciklusa memorije koje se odnosi na operaciju ~itanje i upis kod mikroprocesora 

80286, pri: 

(a) 12MHz sa 1WS 

(b) 16MHz sa 1WS 

(c) 16MHz sa 2WS 

Napomena: Memorijski ciklus procesora 80286 traje dva taktna intervala. 

Odgovor 

(a) tcik|12 = (1+2)*80ns = 3*80ns = 240ns 

(b) tcik|16 = (1+2)*62ns = 3*62ns = 186ns 

(c) tcik 16|2WS = (2+2)*62ns = 4*62ns = 248ns 

Napomena: U op{tem slu~aju vaì formula: 

t cik = (broj WS + memorijski ciklus) * t cpu 

za 80286 memorijski ciklus = 2, a t cpu je taktna frekvencija procesora. 


Neka mikroprocesor Pentium izvr{ava slede}e instrukcije. Odredi logi~ko stanje signala /BE7 - 

/BE0 za svaku od slede}ih instrukcija: 

a) Mov AL, [0000] 

b) Mov AX, [0000] 

c) Mov EAX, [0000] 

Odgovor 

5-29

5-30 


instrukcija /BE7 /BE6 /BE5 /BE4 /BE3 /BE2 /BE1 /BE0 

Mov AL, [0000] 1 1 1 1 1 1 1 0 

Mov AX, [0000] 1 1 1 1 1 1 0 0 

Mov EAX, [0000] 1 1 1 1 0 0 0 0 


Usvojimo da procesor 486 izvr{ava instrukciju Mov EAX, [0005]. Koji }e /BEx signali biti aktivni? 

Koliko je ciklusa magistrale potrebno da se izvr{i ova instrukcija? 

Odgovor 

Instrukcijom Mov EAX, [0005] pristupa se 32-bitnom podatku (4-bajta) koji je u memoriji lociran 

po~ev od adresa 0005 do 0008. S obzirom da za poravnanje memorije vaì {ema sa sl. 5.31: 

C 

8 

4 

0 

. 

. 

. 

Slika 5.31 : Poravnjanost 32-bitnih re~i u memoriji 

To zna~i da su za pristup potrebna dva ciklusa magistrale: (a) U toku prvog aktivan je signal /BE3 a 

pristupa se bajtu na memorijkoj lokaciji 0008; (b) a u toku drugog aktivni su signali /BE0-/BE2 i 

vr{i se prenos bajtova koji su locirani po~ev od memorijske lokacije 0005 do 0007. 

Zadatak 5.12 

Za upravljanje memorijom mikrora~unarski sistem koristi tehniku strani~enja. Predpostavimo da se 

javlja potreba za kori{}enjem stranica po slede}em redosledu: 12, 14, 2, 34, 56, 23, 14, 56, 34, 12 a 

da je u glavnoj memoriji mogu}e istovremeno ~uvati do 4 stranice. Izlistati stranice u glavnoj 

memoriji nakon svakog prenosa stranice koriste}i slede}e algoritme zamene: 

(a) FIFO 

(b) LRU 

Ukazati kad dolazi do gre{ke strani~enja. 

Odgovor 

B 

7 

3

)LRU 


5. Memorije 

Usvojimo da je memorija pre po~etka ispra`njena. 

a) FIFO princip 

- - - 34 56 * 23 * 14 

- - 2 2 34 56 23 

- 14 14 14 2 34 56 

12 12 12 12 14 2 34 

- 

- 

- 

12 

Koje osnovne tipove memorija danas naj~e{}e sre}emo kod mikrora~unarskih sistema? 

Odgovor 

- 

- 

14 

12 

Naj~e{}e kori{}eni memorijski medijumi kod mikrora~unarskih sistema prikazani su na slici 5.32. 

mogu}e je samo 

~itanje 

CD 

WORM 

CD-R 

memorija 

opti~ki magnetni poluprovodni~ki 

mogu}e je 

~itanje i upis 

magneto-opti~ki 

trake diskovi proizvoljan 

pristup 

start-stop 

strimer 

flopi 

kruti 

ROM 

PROM 

EPROM 

EEPROM 

Fle{ 

Slika 5.32 : Klasifikacija memorijskih medijuma 

Napomena : CD-R- recordable CD 

Zadatak 5.13 

- 

2 

14 

12 

34 

2 

14 

12 

56 

34 

2 

14 

* 

23 

56 

34 

2 

* 

14 

23 

56 

34 

* 

serijski 

pristup 

pomera~ki 

registar 

CCD 

RAM 

stati~ki 

dinami~ki 

Adresni dekoder dozvoljava CPU-u da selektuje, na sistemskoj magistrali, memorijsku lokaciju, 

interfejs modul, ili kontroler periferije. 

Koriste}i dekoder sa slike 5.33 projektovati adresni dekoder koji selektuje jedan od osam adresnih 

blokova koji pripadaju adresnom prostoru od FC00h do FFFFh. 

* 

14 

23 

56 

34 

14 

23 

56 

34 

+ 

14 

23 

56 

34 

14 

5 

23 

56 

34 

+ 

+ 

12 

14 

23 

56 

12 

14 

23 

56 

* 

* 

*-dolazi do gre{ke 

strani~enja 

*-dolazi do gre{ke 

+ strani~enja 

+ 

+ - pogodak 

5-31

Odgovor 

5-32 

A15 

A14 

A13 

A12 

A11 

A10 

Data_Req 

A9 

A8 

A7 


EN1 

EN2 

a) Dekoder adresa 

adresni 

ulazi 

upravlja- 

~ki ulazi 

EN3 

dekoder 

3:8 

A2 

A1 

A0 

. 

. 

. 

A0 

A1 

A2 

dekoder 

3:8 

EN1 

EN2 

EN3 

Slika 5.33 

CS7 

CS0 

. 

. 

. 

CS7 

CS6 

CS1 

CS0 

CS7 

6 

5 

4 

3 

2 

1 

0 

Slika 5.34 : Logika adresnog dekodera 

FF80-FFFF 

FF00-FF7F 

FE80-FEFF 

FE00-FE7F 

FD80-FDFF 

FD00-FD7F 

FC80-FCFF 

FC00-FC7F 

b) selektovani memorijski blokovi 

Kao {to se vidi sa slike 5.34, svaka memorijska lokacija u okviru bloka selektuje se pomo}u niìh 

sedam adresnih linija (A6-A0), a obim bloka je 128 lokacija. 


Koliko bajtova ~ine memorije slede}eg kapaciteta: kilobajt, megabajt, gigabajt, terabajt, petabajt, 

exebajt, zettabajt, i yottabajt. 

Odgovor 

jedinica skra}enica kapacitet u jedinicama kapacitet u bajtovima 

kilo-bajt kB ili k 1024 bajtova 1,024 

mega-bajt MB ili M 1024 k-bajtova 1,048,576 

giga-bajt GB 1024 mega-bajtova 1,073,741,824 

tera-bajt TB 1024 giga-bajtova 1,099,511,627,776 

peta-bajt PB 1024 tera-bajtova 1,125,899,306,843,624 

exa-bajt EB 1024 peta-bajtova 1,152,921,504,607,870,976 

zetta-bajt ZB 1024 exa-bajtova 1,180,591,620,718,458,879,424 

yotta-bajt YB 1024 zetta-bajtova 1,208,925,819,615,701,892,530,176 

Zadatak 5.14

5. Memorije 

Koliko RAM ~ipova kapaciteta 32k*8b je potrebno ugradiditi da bi se realizovala memorija 

kapaciteta 256 kB? Skicirati blok dijagram 256k*8b RAM sistema, ako je struktura jednog RAM 

~ipa ( kapaciteta 32k*8b) data na slici 5.35. 

Odgovor 

A17 

A16 

A15 

CS 

A 2 "0" 

A 1 "1" 

A 0 

dekoder 

3÷8 

E "7" 

upis/~itanje 

A0-A14 

selekcija 

upis/~itanje 

Adr 

CS 

R/W 

32k*8b 

Pod 

D0-D7 

slika 5.35 : RAM kapaciteta 32k*8b 

CS0 

CS1 

. 

. 

. 

A0-A14 

32k*8b 

Adr 

CS Pod 

R/W 

32k*8b 

Adr 

CS Pod 

R/W 

. 

. 

. 

32k*8b 

Adr 

CS Pod 

R/W 

Slika 5.36 : Struktura 256*8b RAM-a 

D0-D7 

Kao {to se vidi sa slike 5.36 ukupno je potrebno osam RAM ~ipova kapaciteta 32k*8 bitova. 

Zadatak 5.15 

Koriste}i 64k*8b RAM ~ipove i dekoder adresa kao onaj na slici 5.35, konstruisati RAM 

memorijski blok kapaciteta 256k*16. 


Pokazati kako izgledaju logi~ke strukture osnovne stati~ke RAM }elije, modela RAM bit "slice"-a i 

16*1b RAM ~ipa. 

Odgovor 

Logi~ke strukture stati~ke RAM }elije, modela RAM bit "slice"-a i 16*1b RAM ~ipa prikazane su 

na slici 5.37 i 5.38. 

5-33

5-34 

Word 

select 

0 

Data in 

Word 

select 

2 n - 1 

B 

Read 

Write 

B 

Write logic 


Select 

B 

S 

C 

Q 

B 

Select 

Select 

S 

R 

S 

R 

Q 

Q 

Q 

Q 

Bit select 

R 

Q 

a) Stati~ka RAM }elija 

Ram cell 

(b1) logic diagram 

Ram cell 

C 

C 

Read logic 

R 

Q 

Q 

C 

Word 

select 

0 

Word 

select 

1 

Word 

select 

2 n -1 

Data out 

RAM cell 

RAM cell 

RAM cell 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit select 

Write 

(b2) Symbol 

(b) Model RAM bit "slice"-a 

Slika 5.37 : Struktura stati~ke RAM }elije model RAM bit "slice"-a i struktura 16*1b RAM ~ipa. 


Unutar RAM ~ipa radi pristupa RAM }elijama umesto jedinstvenog dekodera, sa k ulaza i 2 k izlaza 

koji zahteva ugrednju 2 k AND kola sa po k ulaza po gejtu, koriste se dva dekodera sa po k/2 ulaza. 

Jedan od dekodera upravlja "word" selekt linijama a drugi upravlja "bit" selekt linijama (slika 

5.38), {to rezultira dvodimenzionalnoj matri~noj selektorskoj {emi. Ako RAM ~ip ~ine m re~i sa 1 

bit po re~i, tada {emom sa slike 5.38 selektuje se ona RAM }elija koja se nalazi na preseku

5. Memorije 

WordSelect vrste i BitSelect kolone. S obzirom da WordSelect linija na selektuje striktno re~i 

(word) ona se naj~e{}e naziva Row Select. Izlaz dekodera koji selektuje jednu ili ve}i broj bit 

"slice"-ova naziva se Column Select. 

A3 

A2 

Row decoder 

2-to-4 

Decoder 

2 1 

2 0 

Data input 

Read/Write 

0 

1 

2 

3 

Row 

select 

RAM cell 

0 

RAM cell 

4 

RAM cell 

8 

RAM cell 

12 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit 

Write select 

Column 

decoder 

RAM cell 

1 

RAM cell 

5 

RAM cell 

9 

RAM cell 

13 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit 

Write select 

RAM cell 

2 

RAM cell 

6 

RAM cell 

10 

RAM cell 

14 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit 

Write select 

RAM cell 

3 

RAM cell 

7 

RAM cell 

11 

RAM cell 

15 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit 

Write select 

0 1 2 3 

2-to-4 Decoder 

with enable 

2 1 2 0 Enable 

A1 A0 

Chip select 

Slika 5.38 : Dijagram 16*1 RAM koji koristi polje }elija formata 4*4 

(a) kako se naziva na~in selekcija RAM }elije prikazan na slici 5.38. 

(b) kako izgleda blok dijagram 8*2b RAM-a organizovan kao polje }elija formata 4*4 

Odgovor 

(a) ovakav na~in dekodiranja se naziva koincidentna selekcija 

Data 

output 

5-35

(b) 

A2 

A1 

5-36 

Row decoder 

2-to-4 

Decoder 

2 1 

2 0 

Data input 0 

Data input 1 

Read/Write 

Zadatak 5.16 

0 

1 

2 

3 

Row 

select 


RAM cell 

0 

RAM cell 

4 

RAM cell 

8 

RAM cell 

12 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit 

Write select 

Column 

decoder 

RAM cell 

1 

RAM cell 

5 

RAM cell 

9 

RAM cell 

13 

Read/Write 

logic 

Data in 

Column select 

Data out 

Read/ Bit 

Write select 

0 1 

1-to-2 Decoder 

with enable 

2 0 Enable 

A0 Chip select 

RAM cell 

2 

RAM cell 

6 

RAM cell 

10 

RAM cell 

14 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit 

Write select 

RAM cell 

3 

RAM cell 

7 

RAM cell 

11 

RAM cell 

15 

Read/Write 

logic 

Data in 

Data out 

Read/ Bit 

Write select 

Slika 5.39 : Blok dijagram 8*2b RAM-a koji koristi polja }elija formata 4*4 

Data 

output 0 

Data 

output 1 

16k*4b RAM ~ip koristi koincidentno dekodiranje (deli interni dekoder na dva dekodera, jedan za 

selekciju vreste a drugi za selekciju kolone). (a) ako se usvoji da je polje RAM }elija kvadratnog 

tipa, kakvog je tipa svaki od dekodera i koliko je AND kola potrebno za dekodiranje adrese? 

Odrediti koje "row" i "column" selekcione linije su aktivirane kada je binarna ulazna adresa 

ekvivalentna (9000) 10.

Odgovor 

5. Memorije 

Pojednostavljena organizacija dekodera po vrsti i koloni prikazana je na slici 5.40. Organizacija od 

16k*4b rezultira 64kb tj. 64k }elija, koje se organizuju u formi 256*256. Binarna adresa od 

(9000) 10 ekvivalentna je 

A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 

1 0 0 0 1 1 0 0 1 0 1 0 0 0 

2 3 2 8 = heksadecimalno 

8960 40 = decimalno 

b) aktiviraju se 40 vrsta i 35 kolona 

A7 

A6 

. 

. 

. 

A0 

R/W 

D0 

D1 

D2 

D3 

dekoder 

vrsta 

0 

1 

8 na 256 

255 

Zadatak 5.17 

0 

256 

. 

. 

. 

64k- 

256 

dekoder 

kolona 

1 

257 

64k- 

255 

2 

258 

64k- 

254 

3 

259 

64k- 

253 

4 

260 

64k- 

252 

5 

261 

64k- 

251 

6 

262 

64k- 

250 

7 

263 

64k- 

249 

252 253 

0 1 2 . . . . . . . . . . . . . . . . . . . . . 62 63 

6 na 64 

A13 A12 . . . A8 Cs 

508 

64k- 

3 

Slika 5.40 : Pojednostavljena organizacija RAM-a 16k*4b 

Na raspolaganju imamo ra~unarski sistem koji koristi strni~enje. Kapacitet glavne memorije je tri 

stranice. Izvr{enje programa Q iziskuje obra}anje pet razli~itim stranicama Pi, gde i=1, 2 , 3, 4 , 5 

pri ~emu je i adresa stranice. Niz adresa stranica koji se formira u toku izvr{enja programa Q je 

232152453252, {to zna~i da se prvo obra}amo stranici P2 zatim P3, itd. Stranice se dodeljuju 

glavnoj memoriji shodno politici zamene FIFO, LRU ili OPT (optimal replacement policy). 

Grafi~ki prikazati na~in dodele stranica za sve tri nabrojane politike. 

509 

64k- 

2 

254 

510 

64k- 

1 

255 

511 

64k 

5-37

5-38 


Vreme 1 2 3 4 5 6 7 8 9 10 11 12 

broj stranice 2 3 2 1 5 2 4 5 3 2 5 2 

FIFO 

LRU 

OPT 

2* 

- 

- 

2* 

- 

- 

2 

- 

- 


2* 

3 

- 

2* 

3 

- 

2 

3 

- 

2* 

3 

- 

⊕ 

2 

3* 

- 

⊕ 

2 

3 

- 

⊕ 

2 

3 

1 

2 

3* 

1 

2 

3 

1 

5 

3* 

1 

2* 

5 

1 

2 

3 

5 

5 

2 

1* 

2 

5 

1* 

⊕ 

2 

3 

5 

⊕ 

5* 

2 

4 

2 

5* 

4 

4 

3 

5 

5* 

2 

4 

⊕ 

2* 

5 

4 

⊕ 

4 

3 

5 

⊕ 

Kada se govori o pakovanju DRAM memorijskih ~ipova ~esto se koriste termini SIMM i DIMM. 

Objasni njihovo zna~enje. 

Odgovor 

Prvenstveno zbog visoke gustine pakovanja DRAM-ovi predstavljaju danas jezgro memorije kod 

najve}eg broja mikrora~unarskih sistema. Na primer, nije ni{ta neobi~no da mikrora~unar ima 

instalirano 64MB (DRAM) glavne memorije, 8MB (DRAM) video memorije i jo{ 16MB (DRAM) 

hard-disk ke{ memorije. Danas se memorijski ~ipovi pakuju kao integrisana kola standardno 

nazvana diskretni ~ipovi. Kod ranijih ma{ina ovi diskretni ~ipovi su bili instalirani u odgovraju}a 

podno`ja uobi~ajeno 9 ~ipova po memorijskoj banci. Pojavom 32-bitnih mikroprocesora zahtevi za 

ugradnjom memorije ve}eg kapaciteta su postali izraèniji pa su memorije postale po kapacitetu 

suvi{e velike, a sa druge strane njihova realizacija sa diskretnim ~ipovima je postala neprakti~na. 

Naime, za realizaciju samo jedne banke potrebno je 36 ~ipova, tako da ugradnja ve}eg broja banaka 

dovodi do iskori{}enja celokupno dostupnog, fizi~kog prostora. Sa ciljem da se minimizira 

povr{ina koja se koristi za ugradnju DRAM-ova na {tampanoj plo~i, moderna (savremena) 

alternativna pakovanja standardno koriste memorijske module. Kod ovakvih modula nekoliko 

diskretnih memorijskih ~ipova se sme{ta na jednu malu plug-in {tampanu plo~icu. Memorijski 

moduli su kompaktniji i pouzdaniji od diskretnih ~ipova iz dva razloga. Prvo, ~ipovi se leme na 

modulu, instalirani su veoma blizu jedan drugom tako da je iskori{}enje prostora veoma dobro. 

Drugo, diskretnim ~ipovima koji se instaliraju na memorijskim modulima nikad se ne pristupa kao 

pojedina~nim ~ipovima ve} kao grupi, pa je povr{ina za pakovanje kompaktnije iskori{}ena, a 

kvarovi i nepouzdanosti u radu lak{e se lociraju, dok se moduli jednostavnije i brè zamenjuju. 

Postoji ve}i broj razli~itih tipova memorijskih modula. U najve}em broju slu~ajeva oni imaju 

CELP (Card Edge Low Profile) konektore sa 30 do 83 kontakata na svakoj strani modula. Kod 

{tampanih plo~a nazvanih SIMM (Single In-line Memory Modules) kontakti se ostvaruju na 

suprotnoj strani, po~ev od one strane na kojoj su izlemljeni ~ipovi, tako da svaki par kontakata 

(jedan sa prednje a drugi sa zadnje) obezbedjuje samo jedan kontakt tj. aktivan je samo zadnji. Sa 

druge strane, kod {tampanih plo~a nazvanih DIMM (Dual In-line Memory Modules) kontakti sa 

obe strane plo~a su aktivni ( tj. koriste se oni sa prednje i sa zadnje strane) i sluè za razli~ite 

namene. Postoji i tre}i vid {tampanih plo~a, koje se danas sve redje koriste, poznate pod imenom 

SIPP (Single In-line Pin Package) moduli koji koriste pin konektore. Veze kod SIPP modula se 

izvode kao iglice uredjene u kolinearnoj formi. Ovakvi moduli su uglavnom namenjeni za direktno 

3 

2* 

4 

3 

5 

4* 

4 

3 

5 

⊕ 

3 

2* 

4 

⊕ 

3 

5* 

2 

2 

3 

5 

3 

5 

4* 

3* 

5 

2 

⊕ 

2 

3 

5 

⊕ 

3* 

5 

2 

3* 

5 

2 

⊕ 

2 

3 

5 

⊕ 

* - prvi u{ao 

⊕ - pogodak 

* - prvi kandidat za zamenu 

⊕ - pogodak 

⊕ - pogodak

5. Memorije 

lemljenje na {tampanoj plo~i. Ponekad se sre}u i specijalna SIPP podno`ja koja predstavljaju niz 

rupa poredjanih u liniji u koje se “ubada” modul. 

Moduli se razlikuju i po broju veza koje imaju. Danas uglavnom sre}emo slede}e tipove modula: 

• 30-pinski SIMM 

• 72-pinski SIMM 

• 72-pinski Small Outline DIMM (SODIMM) 

• 168-pinski DIMM 

• 30-pinski SIPP. 


Ukaì na osnovne karakteristike pakovanja tipa SIMM. 

Odgovor 

Razlikujemo dva tipa pakovanja tipa SIMM: 

- 30-pinski SIMM - jednobajtni 

- 72-pinski SIMM - ~etvorobajtni. 

Izgled 30-pinskog pakovanja tipa SIMM prikazan je na slici 5.41. 

Slika 5.41 30-pinsko 9-bitno SIMM pakovanje 

Ovaj tip pakovanja karakteri{e bajtovski prenos. Kada se govori o memorisanju podataka, koriste se 

9-bitni SIMM-ovi (sa proverom parnosti) i 8-bitni SIMM-ovi (bez provere parnosti). Kolo za 

detekciju parnosti ne pripada SIMM plo~ici ali je deo ukupnog memorijskog sistema. Kao {to se 

5-39

5-40 


vidi sa Slike 5.41, za proveru parnosti koriste se pinovi 26, 28 i 29. Kod 8-bitnog SIMM-a 

pomenuti pinovi su tipa NC (not connected). S obzirom da 30-pinski SIMM-ovi koriste 8-bitnu 

magistralu za prenos podataka, za realizaciju jedne banke potrebno je ugraditi ve}i broj SIMM-ova. 

Tako na primer, kod 16-bitnih CPU-ova kakvi su 286 i 386SX potrebna su dva 30-pinska SIMM-a 

po banci. Kod 32-bitnih CPU-ova kakvi su 386DX i 486 potrebna su ~etiri 30-pinska SIMM-a po 

memorijskoj banci. Kod CPU-ova koji imaju 64-bitnu magistralu za podatke kakav je Pentium 

potrebno je ugraditi osam 30-pinskih SIMM-ova po memorijskoj banci. Ovaj broj je suvi{e veliki 

tako da se danas 30-pinski SIMM-ovi skoro i ne koriste. Izgled 72-pinskog SIMM pakovanja 

prikazan je na Slici 5.42. Kao {to se vidi sa slike, prenos se vr{i po ~etiri bajta sa- i bez bita parnosti 

na nivou svakog bajta, tj. kada parnost nije implementirana prenose se 32 bita a kada je 

implementirana 36 bitova. 

sa strane 

Slika 5.42 Izgled {tampane plo~e za 8M*32 (32 MB) SIMM-a 

Namena pinova SIMM-a sa Slike 5.42 je slede}a:

naziv pina namena 

A0-A10 adresni ulazi 

CAS0-CAS2 strobe adresa kolone 

DQ0-DQ31 ulaz/izlaz podataka 

nc nije povezan 

PD1-PD4 PD1 - PD4 

RAS0-RAS3 strobe adresa vrste 

Vcc 5V napajanje 

GND masa, tj. Vss 

WE dozvola upisa 

detekcija prisutnosti 

5. Memorije 

brzina PD1 PD2 PD3 PD4 

(ns) (67) (68) (69) (70) 

50 nc GND GND GND 

60 nc GND nc nc 

70 nc GND GND nc 

80 nc GND nc GND 

Kao {to se vidi sa Slike 5.42 (pogled sa strane), memorijski ~ipovi kod ovog tipa SIMM pakovanja 

leme se sa obe strane {tampane plo~e. Ilustracije radi na Slici 5.43 prikazano je ekvivalentno kolo 

32MB SIMM pakovanja koje koristi memorijske ~ipove TM 893CBK 32 (8M*32) proizvod firme 

Texas Instruments. 

Slika 5.43 Ekvivalentno kolo 32 MB SIMM (8M*32) bez provere parnosti 

5-41

5-42 



Ukazati na osnovne karakteristike pakovanja tipa DIMM. 

Odgovor 

72-pinska SIMM pakovanja su postala usko grlo kada su se na trì{tu pojavile PC ma{ine 

zasnovane na procesorima Pentium i Pentium Pro. Imaju}i u vidu da su magistrale podataka kod 

ovih procesora 64-bitne neophodno je bilo ugaraditi dva SIMM-a po jednoj banci, upravo kako su 

svojevremeno ma{ine zasnovane na CPU-u 486 zahtevale ugradnju ~etiri 30-pinska SIMM-a. Da bi 

se iza{lo na kraj zahtevima ma{ina ~ija je magistrala podataka obima 64-bita projektanti 

memorijskih sistema razvili su memorijske module sa ve}im brojem veza koje dodatno 

omogu}avaju i adresiranje ve}eg memorijskog prostora. Novi moduli imali su ukupno 168 razli~itih 

veza, po 84 sa svake od strane modula, a nazvani su DIMM-ovi. Na Slici 5.44 prikazan je izgled 

jednog tipi~nog 168-pinskog DIMM-a. 

Slika 5.44 168 pinsko DIMM pakovanje 

Kao {to se vidi sa Slike 5.44, svaka strana konektora je podeljena na tri grupe medjusobno 

razdvojene procepima. Prvu grupu ~ine pinovi 1-10 (85-94) drugu grupu pinovi od 11-40 (86-116), 

a tre}u grupu pinovi 41-84 (116-168). 

Brzina odziva memorijskog modula signalizira se CPU-u preko pinova PD1-PD8 shodno slede}oj 

tabeli: 

signal pin 60 ns 70 ns 80 ns 

PD1 79 L L L 

PD2 163 L L L 

PD3 80 H H H 

PD4 164 L L L 

PD5 81 L L L 

PD6 165 H L H 

PD7 82 H H L 

PD8 166 H H H 

Veoma ~esto, kod minijaturnih verzija PC ma{ina, umesto 72-pinskog SIMM pakovanja koristi se 

72-vo pinsko SODIMM (Small Out line Dual In-line Memory Module) pakovanje (Slika 5.45). 

Slika 5.45 72 pinsko DODIMM pakovanje

5. Memorije 

U elektri~nom pogledu 72-pinsko SODIMM pakovanje ekvivalentno je 72-pinskom SIMM 

pakovanju. Svako SODIMM pakovanje ~ine ~etiri izdvojene banke koje omogu}avaju da 

magistrala podataka bude obima 8, 16 ili 32 bita. 


Ukazati na osnovne karakteristike pakovanja tipa SIPP. 

Odgovor 

SIPP (Single In-line Pin Package) moduli koriste pin-konektore. Izgled 30-pinskog SIPP 

memorijskog modula prikazan je na Slici 5.46 

Slika 5.46 30-pinski SIPP modul 

Izvodi konektora SIPP modula standardno su namenjeni za direktno lemljenje na {tampanoj plo~i. 

Ne tako ~esto ovi moduli se instaliraju i u SIPP podno`ja. 

U elektri~nom pogledu SIPP i SIMM pakovanja su identi~na, a sa funkcionalne ta~ke gledi{ta ovi 

moduli se mogu realizovati od identi~nih memorijskih ~ipova, tehnologija i kapaciteta. 


Da li postoji standardna notacija na osnovu koje je mogu}e identifikovati tipove memorijskih 

~ipova. 

Odgovor 

Ne postoji jedinstveni standard na osnovu koga bi bilo mogu}e identifikovati tip memorijskog ~ipa. 

Ipak najve}i broj proizvodja~a pridràva se slede}eg pravila 

5-43

WWW XX YYYY - ZZ 

gde je: 

5-44 

• WWW - kôd proizvodja~a 


• XXX - identifikacija tipa memorije (EPROM, SRAM, DRAM itd) 

• YYYY - kapacitet memorisanja u bitovima 

• ZZ - vreme pristupa u nanosekundima 

Tako na primer, ~ip MC 27256-10 identifikujemo kao: 

• WWW = MC, kôd za Motorola Semiconductor 

• XX = 27 kôd za EPROM, DRAM se identifikuje sa 41 ili 51, fle{ memorija sa 28, SRAM se 

ozna~ava sa 62 ili 7C 

• YYYY = 256, ukupni kapacitet memorisanja ~ipa (256 kbita) 

• ZZ = 10, vreme pristupa je 100 ns. 

Na osnovu fabri~kog broja nemogu}e je identifikovati na koji na~in je organizovana memorija 

kapaciteta 256 kbita. Kada se govori o EPROM ~ipovima, oni su skoro uvek bajtovske 

organizacije, tako da u konkretnom slu~aju imamo ~ip 32 kB (32 k * 8 = 256 kbita). 


Koli~ina podataka (merena u bajtovima) koje procesor moè da prenese u toku jedne sekunde 

naziva se brzina prenosa podataka (DTR Data Transfer Rate), a izra~unava se kao: 

broj prenetih bajtova po jednom ciklusu magistrale 

DTR = (1) 

vreme jednog ciklusa magistrale 

Vreme potrebno da se obavi jedan ciklus magistrale iznosi: 

CM = n * T cp = 

n 

(2) 

fcp 

gde: n - predstavlja broj sistemskih taktova po jednom ciklusu magistrale, T cp - vreme trajanja 

spoljne taktne pobude magistrale, f cp - frekvencija takta magistrale. 

Zamenom (2) u (1) dobijamo: 

broj prenetih bajtova po jednom ciklusu magistrale * f 

DTR = 

n 

Odrediti DTR za CPU 8088 koji radi na frekvenciji 4,77 MHz i uporediti ovaj rezultat sa DTR-om 

mikroprocesora Pentium ~ija je taktna frekvencija magistrale 66 MHz. 

Odgovor 

1 bajt * 4,77 MHz 

DTR 88 = 

4 taktna perioda/prenosu 

= 1,19 MB/s 

8 bajtova * 66 MHz 

DTR PEN = 

2 taktna perioda/prenosu 

(3)

DTR 

DTR 

PEN 

88 

= 264 MB/s 

= 221 

5. Memorije 

Ilustracije radi, u slede}oj tabeli prikazani su DTR-ovi za procesore iz familije Intel 80x86. 

mikroprocesor obim magistrale 

(bajtovi) 

broj prenetih 

bajtova po 

memorijskom 

ciklusu 

broj taktova po 

memorijskom 

ciklusu 

radna frekvencija 

magistrale 

(MHz) 

DTR 1 

(MB/s) 

8088 1 1 4 8 2 

8086 2 2 4 10 5 

80386 4 4 2 33 66 

80486 4 4 2 50 100 

80486 4 16 5 50 160 2 

Pentium 8 8 2 66 264 

Pentium 8 32 5 66 422 3 

Pentium 8 32 4 66 528 4 

Pentium Pro 8 8 2 66 264 

Pentium Pro 8 32 5 66 422 3 

Pentium Pro 8 32 4 66 528 4 

Napomena: 

1 

(DTR se izra~unava prema jedna~ini (3)) 

2 (2-1-1-1- burst na~in rada, podaci su poravnjani na 16-bajtovnim granicama, ciklus je tipa samo-~itanje, prenosi se 16 

bajtova po ciklusu) 

3 (2-1-1-1- burst na~in rada, ciklus je tipa ~itanje ili upis, prenose se 32 bajta po ciklusu) 

4 (1-1-1-1- burst na~in rada, iskori{}ena je mogu}nost proto~no odredjivanje adresa). 


Na Slici 5.47 prikazani su vremenski dijagrami magistralnih ciklusa tipa Upis (Write) i îtanje 

(Read) za mikroprocesore 8086 i 8088. 

a) Shodno talasnim dijagramima prikazanim na Slici 5.47, dati kratak komentar koji se odnosi na 

cikluse îtanje i Upis. 

b) Ako vreme pristupa pristupa procesora definisano na slici 5.47 iznosi 2.3 T CPU, gde je T CPU= 209 

ns, a vreme pristupa memoriji se nalazi u granicama od 200-300 ns odrediti da li }e sistem korektno 

raditi bez ubacivanja stanja ~ekanja. 

Odgovor 

a) komentar treba da dâ ~italac na osnovu analize vremenskih dijagrama; 

b) vreme pristupa procesora iznosi 2.3*209=481 ns, a to je duè od 300 ns. Prema tome, nije 

potrebno ubacivati stanja ~ekanja. 

5-45

5-46 


Slika 5.47 Vremenski dijagrami magistralnih ciklusa kod operacija tipa îtanje i Upis za mikroprocesore 

8086 i 8088. 


Kada memorija ili U/I podsistem ne moè da dostavi podatke CPU-u brzinom sa kojom on to 

o~ekuje, sa ciljem da se uskladi brzina rada oba delova sistema, ubacuju se stanja ~ekanja. Na koji 

na~in se re{ava problem stanja-~ekanja? 

Odgovor 

Globalno posmatrano, postoje slede}a tri re{enja za ovaj problem: 

1. Smanjenje taktne frekvencije sistema 

2. Ugradnja brìh memorijskih ~ipova ili U/I jedinica 

3. Programiranje memorijske jedinice (ili U/I podsistema) tako da, pri svakom pristupu memoriji 

(ili U/I podsistemu), izda zahtev za generisanjem stanja ~ekanja - obi~no se to izvodi signalom 

READY. 


Na Slici 5.48 prikazani su magistralni memorijski ciklusi îtanje i Upis koji vaè za 

mikroprocesore 386, 486 i Pentium. 

Shodno talasnim dijagramima sa Slike 5.48, dati odgovaraju}i komentar.

5. Memorije 

Slika 5.48 Talasni dijagram operacija îtanje i Upis 


Na Slici 5.49 prikazano je procesorsko vreme pristupa memoriji za mikroprocesore iz familije 

80x86. Odrediti: 

(a) vreme trajanja taktne prirode procesora u ns; 

(b) vreme trajanja pristupa procesora memoriju u ns. 

Odgovor 

spoljni takt vreme pristupa CPU-a memoriji 

procesor frekvencija u MHz perioda u ns T stanja vreme u ns 

8088 4,77 209 2.3 480,0 

8086 10 100 2.3 230,0 

80386 33 33 1.5 49,5 

80486 50 20 1.5 30,0 

Pentium 66 15 1.5 22,5 

Pentium Pro 66 15 1.5 22,5 

Napomena: Tamnije {rafirani deo se odnosi na odgovor 

Slika 5.49 Vreme pristupa procesoru 80x86 memoriji 

5-47

5-48 



Kada se govori o operaciji îtanje ili Upis a re~ je o mikroprocesorima 486, Pentium i Pentium Pro 

ukazati na zna~enje pojma burst ciklus. 

Odgovor 

Kao {to se moè primetiti sa Slike 5.48, procesorima 386, 486 i Pentium, da bi preneli jedan 

podatak u toku operacije Upis ili îtanje, potrebna su dva taktna intervala po magistralnom ciklusu. 

Po~ev od procesora 486 pa navi{e, implementiran je novi reìm rada nazvan burst bus ciklus. 

Su{tina se sastoji u slede}em: Prvi burst bus ciklus karakteri{e trajanje od 2T ciklusa magistrale, ali 

zato, svaki naredni ciklus magistrale trajanja je samo T. Na ovaj na~in brzina prenosa podataka se 

duplira u odnosu na nonburst na~in rada. Primarni cilj burst na~ina rada je da obezbedi {to je 

mogu}e brè popunjavanje interne procesorske ke{ memorije. U su{tini, burst ciklusi se mogu 

implementirati za bilo koji pristup memoriji. Ograni~enja koja vaè su slede}a: 

(1) Kod mikroprocesora 486, ciklus je ograni~en na prenos od samo 16 bajtova (obim jedne linije 

ke{ memorije) po burst ciklusu. Kod 16-bajtnog poravnjanja podaci pripadaju memorijskoj 

oblasti po~ev od adrese XXXX XXX0 do XXXX XXXF. U okviru ove oblasti mogu}a su 

slede}a ~etiri burst redosleda (a) 0-4-8-C; (b) 4-0-C-8; (c) 8-C-0-4; i (d) C-8-4-0. Na primer, za 

prenos 16 bajtova u burst reìmu rada po~ev od adrese 0000 0100 potrebna su ~etiri ciklusa 

magistrale. Jedna od mogu}ih sekvenci je: 

ciklus 1 - bajtovi 100 - 103 

ciklus 2 - bajtovi 104 - 107 

ciklus 3 - bajtovi 108 - 10B 

ciklus 4 - bajtovi 10C - 10F 

(2) Kod mikroprocesora Pentium u toku burst ciklusa prenose se 32 bajta (odgovara obimu linije 

internog ke{a). U ovom slu~aju, takodje, svi podaci koji se prenose moraju da se nalaze u 

okviru granica po~ev od adrese XXXX XXX0 do adrese XXXX XX1F. Ponovo su mogu}a 

~etiri burst redosleda (a) 0-8-10-18; (b) 8-0-18-10; (c) 10-18-0-8; (d) 18-1-8-0. 

(3) Kod mikroprocesora 486 burst ciklusi tipa Upis nisu dozvoljeni, dok su kod Pentiuma 

dozvoljena oba, kako burst Upis, tako i burst îtanje. 

Za prenos podataka u burst na~inu rada potrebna su ~etiri ciklusa magistrale. Oni se ozna~avaju kao 

2-1-1-1. To zna~i da prvi ciklus magistrale traje 2T, a ostala tri ciklusa 1 T. Koriste}i adresnu 

proto~nost (address pipelining), kada se memorijska adresa generi{e pre po~etka magistralnog 

ciklusa u toku koga se vr{i prenos podataka, procesor Pentium moè da generi{e burst cikluse tipa 

1-1-1-1. 

Zadatak 5.18 

Na Slici 5.50 prikazan je memorijski interfejs koji odgovara memorijskoj mapi sa Slike 5.51. Kao 

dekoder adresa se koristi programibilno kolo PAL 16L8. 

Kreirati izvorni kôd za PAL adresni dekoder.

8088 

CPU 

modul 

D7-D0 

A0-A17 

256K x 8 

RAM 

RD 

WR 

RAM 0 

CE 

5. Memorije 

256K x 8 

RAM 

RD 

WR 

RAM 1 

CE 

256K x 8 

RAM 

RD 

WR 

RAM 2 

CE 

RD 

ROM 0 

64K x 8 

RAM 

A0-A17 A0-A17 A0-A15 A0-A15 

RAM0 

A16 

A17 

A18 

A19 

IOM 

RAM1 RAM2 

+5V 

20 19 18 17 16 15 14 13 12 11 

PAL16L8 

1 2 3 4 5 6 7 8 9 10 

Slika 5.50 Memorijski interfejs 

FFFFF 

F0000 

E0000 

C0000 

80000 

40000 

00000 

ROM1 

64K 

ROM0 

64K 

RAM2 

256K 

RAM1 

256K 

RAM0 

256K 

1 MB 

Slika 5.51 Memorijska mapa 

ROM0 

CE 

RD 

ROM1 

ROM 1 

64K x 8 

RAM 

Zadatak 5.19 

32-bitni memorijski interfejs koji podràva memoriju kapaciteta YYY MB je prikazan na Slici 

5.52. Njega ~ine osam SIMM-ova kapaciteta ZZ MB (SIMM0-7), i kolo Ul tipa 74LS138 kao 3-u-8 

linijski dekoder. Svaki SIMM ima ugra|eno po ~etiri memorijska modula. Kapacitet svakog 

memorijskog modula je 4 MB. Odrediti: 

(a) kapacitet memorijskog interfejsa YYY izraèn u MB 

(b) kapacitet jednog SIMM pakovanja ZZ izraèn u MB 

(c) za koji adresni opseg je vaè}i svaki od osam izlaza adresnog dekodera U1 

CE 

5-49

5-50 


(d) rad sa koliko memorijskih interfejsa kao onaj sa Slike 5.52 podràva sistem 

(e) nacrtati memorijsku mapu i nazna~iti mesta gde se preslikavaju SIMM0 do SIMM7. 

Deo odgovora: 

Slika 5.52 Memorijsko polje koga ~ini osam SIMM-ova 

Izlazi dekodera U1, “0” do “7”, aktiviraju se shodno slede}oj tabeli: 

izlaz opseg adresa 

“0” 0000 0000 - 00FF FFFF 

“1” 0100 0000 - 01FF FFFF 

“2” 0200 0000 - 02FF FFFF 

“3” 0300 0000 - 03FF FFFF 

“4” 0400 0000 - 04FF FFFF 

“5” 0500 0000 - 05FF FFFF 

“6” 0600 0000 - 06FF FFFF 

“7” 0700 0000 - 07FF FFFF

5. Memorije 

A31 A30 A29 28 A27 A26 A25 A24 A23 A22 A3 A2 BE3 BE2 BE1 BE0 

Ovih pet linija moraju biti na “niskom” 

kako bi se dozvolio rad dekodera 

Kori{}enje adresnih- i BE linija za adresiranje memorije kapaciteta 128 MB 

128 MB 

16 MB 

Ove tri linije selektuju jedan 

od osam SIMM-ova 

FFFFFFFF 

F8000000 

10000000 

08000000 

00000000 

SIMM7 

SIMM6 

SIMM5 

SIMM4 

SIMM3 

SIMM2 

SIMM1 

SIMM0 

Ove 22 linije selektuju jedan bajt u 

svakom 4 MB x 8 DRAM-u, svakog 

SIMM-a 

A27-A31 = 11111 

A27-A31 = 00001 

A27-A31 = 00000 

Ove ~etiri linije selektuju bajt, re~ 

ili duplu re~ (preko ~etiri DRAM 

modula na svakom SIMM-u) 

Zadatak 5.20 

Struktura 32-bitnog memorijskog SRAM interfejsa prikazana je na Slici 5.53. Sistem je zasnovan 

na procesoru 386/486. Odredi: 

(a) kapacitet interfejsa 

(b) strukturu dekodera adresa (logi~ku {emu), ako se memorijski interfejs preslikava na dno fizi~ke 

memorije tj. po~ev od adrese 0000 0000. 

(c) koja je krajnja adresa zadnjeg bajta ovog interfejsa, i u kom je ~ipu sme{ten ovaj bajt? 

5-51

5-52 

Magistrala 

podataka 

Adresna 

magistrala 

Upravlja~ka 

magistrala 

D24-D31 

D16-D23 

D8-D15 

D0-D7 

A2-A17 

Dekoder 

D0-D7 


SRAM-A SRAM-B SRAM-C SRAM-D 

A0-A15 

BE0 

CS2 

WE OE CS1 

Selekcija memorije 

D0-D7 

A0-A15 

+5V CS2 +5V CS2 +5V CS2 +5V 

WE OE CS1 

MEMW 

MEMR 

D0-D7 

A0-A15 

WE OE CS1 

BE1 BE2 BE3 

Slika 5.53 32-bitni memorijski SRAM interfejs 

D0-D7 

A0-A15 

WE OE CS1 


Usvojimo da je CS = FF25h. Odrediti najvi{u i najniù fizi~ku adresu za memorijski prostor koga 

adresiraju mikroprocesori: 

(a) 8088/86 

(b) 80286 

Specificirati sadràj bita A20. 

Odgovor 

(a) najnià fizi~ka adresa je FF250 h, a najvi{a 0F24F h (FF250 h + FFFF h). S obzirom da kod 

procesora 8088/86 postoje samo adresne linije A0-A19, prenos kod operacije sabiranja adresa se 

zanemaruje. 

(b) kod 286 najnià fizi~ka adresa je identi~na kao i kod 8088/86 i iznosi FF 250 h, ali je najvi{a 

fizi~ka adresa 10 F24F h pa je zbog toga A20 = 1. 


Za UV - EPROM ~ip 27128 odrediti kapacitet, organizaciju, broj adresnih pinova kao i broj pinova 

za podatke. 

Odgovor 

Kapacitet ~ipa 27128 je 128 kb. Organizacija EPROM ~ipova je YY k * 8. To zna~i, za konkretni 

slu~aj, da je organizacija ~ipa 16k*8, {to ukazuje da je broj pinova za podatke 8, a broj adresnih 

pinova 14, tj. 2 14 = 16k. 


Koliko je adresnih pinova dodeljeno svakom od memorijskih ~ipova:

(a) 16k * 4 DRAM 

(b) 16k * 4 SRAM 

5. Memorije 

Odgovor 

Broj adresa je 14 s obzirom da je 2 14 = 16k 

a) kod DRAM-a postoje 7 adresnih pinova (A0 - A6) i dva pina za RAS i CAS 

b) kod SRAM-a postoje 14 adresnih pinova A0 - A13 

Broj linija za podatke kod obe memorije, DRAM i SRAM, je identi~an i iznosi 4, tj. D0 - D3. 


Talasni dijagrami koji vaè kod operacije îtanje SRAM-a i DRAM-a (standardni model) prikazani 

su na Slici 5.54. 

a) vremenski dijagrami koji se odnose na operaciju îtanje, kod SRAM-a, predstavljeni su na Slici 

5.54 a). 

Uporediti minimalna CPU-ova vremena potrebna da se pro~itaju 150 proizvoljnih memorijskih 

lokacija date banke, za slede}e slu~ajeve: 

i) DRAM sa t ACC = 100 ns i t RC = 190 ns 

ii) SRAM sa t ACC = 100 ns 

Odgovor 

i) DRAM-u je potrebno 190 ns da pristupi svakoj lokaciji. Zbog toga ukupno je potrebno 150 

* 190 = 28,500 ns 

ii) U slu~aju SRAM-a potrebno je vreme od 150 * 100 = 15.000 ns. 


Jedan od na~ina da se elimini{e uticaj t RP (RAS precharge time) vremena kod DRAM-ova je 

kori{}enje interleaving metode. Kod ove metode, jedna pored druge se postavljaju dve banke, a 

CPU pristupa svakoj banci alternativno. Na ovaj na~in t RP vreme jednog skupa banaka se preklapa 

sa vremenom pristupa drugoj banci. To zna~i da dok CPU pristupa jednom skupu banaka, drugi 

skup se ponovo puni (precharge). Da bi objasnili princip analizirajmo Slici 5.55. 

Ako usvojimo da 80386SX radi na 20 MHz, memorijski ciklus CPU-a bi}e 100 ns, tj. trajanje dva 

taktna intervala. Pod uslovom da je instaliran DRAM ~ije je vreme pristupa 70 ns a precharge 

vreme 65 tada dobi}emo da je vreme ciklusa DRAM-a 135 ns, {to je znatno duè od 100 ns koliko 

traje memorijski ciklus CPU-a. Ovaj problem se re{ava kori{}enjem interleaving-a memorije. U 

konkretnom slu~aju nakon {to je CPU 80386SX pristupio skupu A on prelazi na pristup skupu B 

dok za skup A se odvija akcija precharge. Na sli~an na~in, dok procesor pristupa skupu A, za skup 

banaka B se odvija akcija precharge. 

b) odrediti vreme pristupa 1024 proizvoljnim bitovima kod memorije kapaciteta 1M * 1 pri t RAC = 

85 ns, a t RC = 165 ns. 

c) odrediti vreme pristupa svim 1024 memorijskim lokacijama ako se koristi metod interleaving-a 

memorije. 

5-53

5-54 

adrese 

RD 


tAC 

vaè}a adresa 

t RC 

t RAC - vreme pristupa od RAS 

t CAC - vreme pristupa od CAS 

t RC- vreme trajanja ciklusa ~itanja 

t RP - RAS precharge vreme 

a) vremenski dijagrami operacije ~itanja kod SRAM-a 

b) talasni dijagrami koji se odnose na operaciju îtanje, kod DRAM-ova, predstavljeni su na Slici 

5.54 b). 

adrese 

RAS 

CAS 

podaci 

t RAC - vreme pristupa od RAS 

t CAC - vreme pristupa od CAS 

t RC - vreme trajanja ciklusa ~itanja 

t RP - RAS precharge vreme 

tRC 

tRAC 

tCAC 

b) vremenski dijagrami operacije ~itanja kod DRAM-a 

Slika 5.54 Vremenski dijagrami kod DRAM-ova i SRAM-ova 

tRP

0003 

0007 

000B 

skup B 

0002 

0002 

000A 

8 8 

D15-D8 D7-D0 

5. Memorije 

0001 

0005 

0009 

skup A 

0000 

0004 

0008 

8 8 

D15-D8 D7-D0 

Slika 5.55 DRAM interleaving organizacija 

Odgovor 

a) vreme potrebno da se pro~itaju sve 1024 lokacije iznosi: 

t S = 1024 * t RC 

= 1024 * 165 ns 

= 168.960 ns 

b) Kada se koristi interleaving, tada vreme potrebno da se pro~ita svih 1024 lokacija iznosi: 

t’ S = 1024 * t RAC 

= 1024 * 85 ns 

= 87.040 ns 


Na koji na~in su organizovane memorijske }elije kod slede}ih DRAM ~ipova: 

(a) 256 k * 1 

(b) 1 M * 1 

(c) 4 M * 1 

Odgovor 

a) Memorija kapaciteta 256 k * 1 ima 9 adresnih pinova (A0 - A8), a }elije su organizovane u 

obliku matrice 2 9 * 2 9 = 512 * 512, tj. 512 vrsta od kojih svaka ima 512 kolona }elija. 

b) 1024 * 1024 

c) 2048 * 2048 


Neka DRAM-ovi tipa : (a) 256k*1; (b) 1M*1; (c) 4M*1; rade u strani~nom na~inu (reìmu) rada 

(page mode). Pokazati na koji na~in je svaki ~ip organizovan u stranice. Odrediti broj kolona po 

stranici za slu~ajeve pod (a), (b) i (c). 

5-55

5-56 


Odgovor 

(a) za 1 M * 1 imamo 512 stranica, pri ~emu svaka stranica ima 512 kolona }elija 

(b) 1024 stranica, gde svaka stranica ima 1024 bitova, tj. kolona 

(c) 2048 stranica svaka po 2048 bitova 


Odrediti ukupno vreme koje CPU potro{i da bi pristupio celoj stranici memorije ako memorijske 

banke rade u strani~nom na~inu rada, za slu~aj da je DRAM kapaciteta 1 M * 1 a t RC = 165 ns, t RAC 

= 85 ns, a t PC = 50 ns. 

Odgovor 

U strani~nom na~inu rada, da bi se pro~italo 1024 bitova, porebno je vreme od: 

t s = t RAC + 1023 * t PC 

= 85 ns + 1023 * 50 ns 

= 51.235 ns. 

Napomena: Videti vremenske dijagrame u koji su prikazani na slici 5.56 


Na Slici 5.56 prikazani su talasni dijagrami koji vaè za a) page mode, b) static column mode; c) 

nibble mode. Dati komentar i ukazati kako se ra~una ukupno vreme prenosa podatka izme|u CPU-a 

i memorije. 


Odrediti ukupno vreme koje je potrebno CPU-u da pristupi celoj stranici memorije ako memorijske 

banke koriste static-column mode, a DRAM-ovi su kapaciteta 1 M * 1 sa t RC = 165 ns, t RAC = 85 ns, 

i t SC = 50 ns. 

Odgovor 

t S = t RAC + 1023 * t SC 

= 85 + 1023 * 50 ns 

= 51,235 ns. 


Odrediti ukupno vreme koje je CPU-u potrebno da pristupi: 

(a) 4 bita kod nibble mode DRAM-a 

(b) svim 1024 bita kod nibble mode DRAM-a ako je t RAC = 85 ns, t NC = 85 ns, t RP = 70 ns. 

Odgovor 

a) Da bi pristupio 4 bita u nibble mode potrebno je 

t 4N = t RAC + 3 t NC 

= 85 + 3 * 40 ns 

= 205 ns.

5. Memorije 

Slika 5.56 Reìmi rada DRAM-a 

b) Da bi pristupio svim 1024 bita koriste se 256 pristupa kod 4 nibble mode, tako da je ukupno 

vreme 

t 4N = 256 (t RAC + 3 t NC + t RP) 

= 256 (85 + 3 * 40 + 70) 

= 70.400 ns. 

Napomena: Za definiciju t RP videti Sliku 5.54 b). 

5-57

5-58 


Zadatak 5.21 

Koriste}i katalo{ke podatke za 1 M * 1 DRAM ~ip, date na Slici 5.57, odrediti potrebno vreme da 

se pristupi 4 bita za slede}e reìme rada: 

(a) standard mode 

(b) page mode 

(c) static column mode 

Uporediti rezultate sa onim dobijenim u prethodnom test pitanju koji vaì za nibble mode DRAM. 

Vreme pristupa (ns) Standard Page Static Column Nibble 

Access time from row, t RAC 85 85 85 85 

Access time from column, t CAC 25 

Access time from column, t AA 45 

Access time from column, t NC 20 

Vreme ciklusa 

Read cycle time, t RC 165 

Page mode cycle time, t PC 50 

Static column time, t SC 50 

Nibble mode cycle time, t NC 40 

Slika 5.57 Karakteristika 1 M * 1 DRAM ~ipa 

Odgovor 

Ozna~imo sa t 4xx vreme potrebno da se pro~itaju 4 bita u odgovaraju}em reìmu rada. 

(a) za Standard mode: 

t 4sm = 4 t RC = 4 * 165 = 660 ns 

(b) za Page mode: 

t 4pm = t RAC + 3 t PC = 85 + 3 * 50 = 235 ns 

(c) za Static column mode: 

t 4sc = t RAC + t SC = 85 + 3 * 50 = 235 ns 

(d) kod Nibble mode imali smo t 4Nm = 205 ns 


Ukazati na osnovne fizi~ke razlike izmedju slede}ih tipova memorijskih tehnologija: SRAM, fle{ 

memorije, magnetni flopi disk, opti~ki hard disk, i CD-ROM. 

Odgovor 

Osnovne karakteristike SRAM-a, Fle{ memorije, magnetnog flopi diska, opti~kog hard diska, i CD 

ROM-a prikazane su u slede}oj tabeli:

tehnologija medijum 

memorisanja 

metod 

pristupa 

5. Memorije 

izmenljivost permanentnost vreme 

pristupa 

SRAM elektronski proizvoljan ~itanje/upis NDRO, gubi se 

sadràj 

fle{ 

memorija 

magnetni 

flopi disk 

opti~ki hard 

disk 

elektronski proizvoljan ~itanje re~i/ 

upis bloka 

magnetni serijski ~itanje bloka/ 

upis bloka 

opti~ki serijski ~itanje bloka/ 

upis bloka 

CD-ROM opti~ki serijski ~itanje bloka/ 

upis bloka 

Napomena: NDRO - ne destruktivno ~itanje (non destructive readout) 

NDRO, gubi se 

sadràj 

NDRO, gubi se 

sadràj 

NDRO, gubi se 

sadràj 

NDRO, gubi se 

sadràj 

(5-20) ns 

(50-100) ns 

(10-50) ns 

(50-100) ns 

(50-100) ns 

Zadatak 5.22 

RAM prostor veli~ine 128 MB je projektovan od RAM ~ipova kapaciteta 2 N * 4-bita. Usvojimo da 

se kao dekoderi adresa koriste integrisani dekoderski ~ipovi tipa 1-izlaz-od 2 k , gde je k < 3, kao i 

ostala standardna logi~ka kola, ako je potrebno. Glavni cilj projektanata je da u svom re{enju ugradi 

minimalan broj integrisanih kola. 

(a) Pokazati kako izgleda re{enje memorijskog podsistema, ako usvojimo da svaki RAM ~ip 

kapaciteta 2M*4 bita, ima jedinstvenu ~ip selekt liniju. Ponuditi re{enje ~ija je struktura sli~na 

onoj koja je prikazana na Slici 5.58 ili Slici 5.59. 

(b) Ako svaki RAM ~ip ima dve ~ip selekt linije CS1 = CS2 = 1 pokazati kakva je sloènost 

memorijskog sistema 

Odgovor 

adresa A 

m 

Upravlja~ke 

linije 

2 m ·w 

RAM 

CS WE OE 

CS WE OE 

2 m ·w 

2 

RAM 

m ·w 

2 

RAM 

m w w ·w w 

RAM 

CS WE OE 

podaci D 

4w 

CS WE OE 

Slika 5.58. Pove}anje obima re~i RAM-a za ~etiri puta 

CS WE OE 

(a) RAM veli~ine 128 MB se moè realizovati kao 64M * 2 * 8 bitova, tj. pomo}u polja RAM 

~ipova. Ukupan broj adresa koji nam stoji na raspolaganju je 27. To su adrese od: A26 : A0. 

Dekoder tipa 1/64 je potrebno ugraditi radi za dekodiranja MS adresnih bitova A26 : A21 sa 

ciljem da se pristupi adresama vrsta. Ovakav dekoder se moè realizovati u dva nivoa pomo}u 

devet dekodera adresa tipa 1-od-8 izlaza. Svaki izlaz rezultuju}eg dekodera je povezan na CS 

5-59

5-60 


ulaze RAM modula M ij . RAM modul M i,j ~ine dva RAM ~ipa kapaciteta 2M*4bita. Ako 

usvojimo da dodatni drajveri nisu potrebni, tada ceo memorijski sistem ~ine devet dekodera i 

128 RAM ~ipova (Slika 5.60). Na Slici 5.60 prikazan je detalj organizacije memorijskog bloka 

M ij koji odgovara organizaciji prikazanoj na Slici 5.58. îtalac treba da pokaè da li se moè 

/koristiti re{enje koje se zasniva na organizaciji sa Slike 5.59. 

adresa A 

Napomena: 2 m *w = 2M*4 

m+2 

~ip selekt 

dozvola upisa 

izlaz 

2 

dekoder 

“1_od_~etiri” 

m 

E 

2 m ·w 

RAM 

CS WE OE 

2 m ·w 

RAM 

CS WE OE 

2 m ·w 

RAM 

CS WE OE 

2 m ·w 

RAM 

CS WE OE 

w 

w 

w 

w 

w 

podaci D 

Slika 5.59 Pove}anje broja re~i koje se ~uvaju u RAM-u za faktor ~etiri 

Jevtinije re{enje se dobija ako svaki RAM ~ip ima izvedeno dva ~ip selekta. U tom slu~aju se RAM 

prostor moè oganizovati kako je prikazano na Slici 5.61. Konkretna realizacija zahteva ugradnju 

samo dva dekodera tipa 1-od-8-izlaza. Dekoder D1 se koristi da adresira osam vrsta a dekoder D2 

osam kolona.

A26 

A25 

A24 

G 

D1 

0 

1 

7 

A23 

A22 

A21 

A23 

A22 

A21 

A23 

A22 

A21 

G 

G 

G 

D1 

D2 

. 

. 

. 

D8 

0 

1 

7 

0 

1 

7 

0 

1 

7 

. 

. 

. 

. 

. 

. 

CS 

WE 

OE 

adrese 

A20:A0 

5. Memorije 

CS00 

M00 

CS10 

M10 

. 

. 

. 

CS70 

M70 

CS01 

M01 

CS11 

M11 

. 

. 

. 

CS71 

M71 

2M*4 2M*4 

4 4 

8 

podaci 

Slika 5.60 2D organizacija memorijskog prostora veli~ine 128 MB koji koristi memorijske ~ipove 

sa jedinstvenim CS kapaciteta 2 M * 4 

Napomena: Detalji koji se odnose na definisanje stanja signala WE i OE (slika 5.58 i 5.59 nisu prikazani na slici 5.60 

Zadatak 5.23 

Koriste}i DRAM memorijski ~ip kapaciteta 8 M * 8 bitova kao osnovnu komponentu (Slika 5.62), 

projektovati memorijski sistem veli~ine 256 M * 32 bita. Za formiranje memorijskih blokova ve}eg 

kapaciteta koristiti {eme prikazane na slikama 5.58 i slici 5.59. 

. . . 

. . . 

. . . 

CS07 

M07 

CS17 

M17 

. 

. 

. 

CS77 

M77 

5-61

5-62 

A26:A21 

A26:A24 

6 

3 

1/8 

dekoder 

za CS1 

3 


1/8 dekoder 

za CS2 

A23:A21 

M00 M01 M02 M03 M04 M05 M06 M07 

M10 M11 M12 M13 M14 M15 M16 M17 

M20 M21 M22 M23 M24 M25 M26 M27 

M30 M31 M32 M33 M34 M35 M36 M37 

M40 M41 M42 M43 M44 M45 M46 M47 

M50 M51 M52 M53 M54 M55 M56 M57 

M60 M61 M62 M63 M64 M65 M66 M67 

M70 M71 M72 M73 M74 M75 M76 M77 

Slika 5.61 Organizacija RAM prostora veli~ine 128 MB u formi 2D-polja kada RAM ~ipovi imaju 

dve ~ip selekt linije 

Logika za 

sinhronizaciju i 

osveàvanje 

RAS CAS WE OE 

Bafer 

adrese 

vrste 

Interni 

upravlja~ki 

signali 

Dekoder 

adrese 

vrste 

13 

13 

Adresna 

magistrala 

Magistrala 

podataka 

D0:D7 

8 

8192x1024x8 

polje memorijskih 

}elija 

Dekoder adresa 

kolona 

10 

Bafer podataka 

Bafer 

adresa 

kolona 

Slika 5.62 Struktura memorijskog DRAM ~ipa kapaciteta 8 MB 

CS1 

CS1

5. Memorije 

Odgovor 

Za realizaciju memorijskog prostora veli~ine 256 M * 32 bita pomo}u DRAM ~ipova obima 8 M * 

8 bitova potrebno je ugraditi: 

256 32 

* = 128 

8 8 

kopija DRAM integrisanih kola sa Slike 5.62, koriste}i pri tome organizaciju koja je prikazana na 

slici 5.58. Da bi se zadovoljile potrebe koje se odnose na veli~inu adresnog prostora treba koristiti 

adresni dekoder tipa 1-od-32-izlaz.a Re{enje koje se odnosi na organizaciju memorijskog prostora 

veli~ine 256M*32bita prikazana je na Slici 5.63. 

5 

adresa A13:A17 

~ip selekt 

adresa A0 A12 

dozvola upisa WE 

dozvola izlaza 

RAS 

CAS 

13 

0 

1 

2 

E 30 

31 

8Mx8b 

RAM 

A DQ 

RAS 

CAS WE OE 

8Mx8b 

RAM 

A DQ 

RAS 

CAS WE OE 

8Mx8b 

RAM 

A DQ 

RAS 

CAS WE OE 

Slika 5.63 256M * 32 bitna organizacija memorije 

zasnovana na DRAM ~ipu kapaciteta 8 M * 8 bita 

32 

32 

32 

podaci D 

îtalac treba da obrati pa`nju na na~in multipleksiranja RAS i CAS signala pomo}u dvo-ulaznih 

OR logi~kih kola. 

Re{enje prikazano na Slici 5.63 karakteristi~no je i po tome {to je ceo RAM prostor organizovan 

kao 1D umesto 2D polje. 


Za DRAM ~ip kapaciteta 8M*8 ~ija je struktura prikazana na slici 5.62 odrediti koje je minimalno 

vreme potrebno da se pro~itaju sadràji svih adresibilnih lokacija memorije: 

(a) Kada se adrese generi{u u proizvoljnoj sekvenci, 

5-63

(b) Kada se koristi page mode. 

5-64 


Napomena: (i) trajanje ciklusa ~itanja kod generisanja proizvoljnog niza adresa iznosi 90 ns; (ii) u page mode vreme 

prenosa jednog podatka iznosi 30 ns. 

Odgovor 

(a) Broj lokacija DRAM-a sa Slike 5.62 iznosi 2 23 = 8 M. Vreme potrebno da se pro~itaju sve 

lokacije je: 

T R = 2 23 * 90 ns = 0,755 s 

(b) u page mode-u, u okviru jedne stranice postoje 1024 pristupa, a broj stranica je 8192, tako da je 

ukupno vreme: 

T S = (1024 * 30) * 8192 = 0,254 s 

Zadatak 5.24 

Potrebno je projektovati RAM prostor kapaciteta 16 MB. Projektant na raspolaganju ima slede}a tri 

DRAM ~ipa ~ija je op{ta struktura prikazana na Slici 5.64. 

tip kapacitet cena po ~ipu 

1 4 M * 1 bit 22 din 

2 1 M * 2 bita 10 din 

3 256 k * 8 bitova 4,5 din 

Cena ostalih kola, - komponenata ({tampana plo~a, konektori i dr) koje se ugradjuju u memorijski 

sistem, izra~unava se indirektno kao: 

Cost. = x + 10 y (dinara) 

gde su: 

x - broj ugradjenih RAM ~ipova 

y - broj adresnih bitova koje treba dekodirati spolja 

Odrediti koja }e ugradnja (tip DRAM ~ipova) rezultirati minimalnom cenom memorije. 

adresa A 

m 

OE - dozvola izlaza 

RAM 

2 m ·w 

CS WE OE 

WE - dozvola upisa 

w 

CS - ~ip selekt 

Slika 5.64 RAM komponenta

Odgovor 

tip memorije broj mem. 

~ipova 

cena mem. 

~ip. 

5. Memorije 

tip dekodera cena pristupa ukupna cena 

4 M*1 b 32 32*22 = 704 1-od-2 32+20=52 704+52=756 

1 M*2 b 64 64*10 = 640 1-od-16 64+40=104 640+104=744 

256 k *4 b 128 128*4,5 =576 1-od-64 128+60=186 576+186=762 

Na osnovu dobijenih vrednosti, zaklju~ujemo da je najjeftinije ugraditi ~ipove tipa 1 M * 2 bita 


Odredjeni broj DRAM-ova kapaciteta 1 M * 16 bitova koristi ~etvorostruki adresni interleaving 

radi pristupa memorijskim bankama M0, M1, M2 i M3. 

(a) Identifikovati banke kojima se vr{i pristup na osnovu slede}e ~etiri adrese: 01234, ABCDE, 

91272 i FFFFF. 

(b) Ako je jedna od memorijskih banaka zauzeta, koja je verovatno}a da }e zahtev biti zaka{njen 

(odloèn) zbog sudara kod pristupa toj banci? 

Odgovor 

Na osnovu vrednosti dva LS bita odredjuje se kojoj se banci pristupa. 

a) 

heksadecimalna adresa binarna adresa banka kojoj se pristupa 

01234 0000...0100 M0 

ABCDE 1010...1110 M2 

91272 1001...0010 M2 

FFFFF 1111..1111 M3 

b) Verovatno}a sudara zbog pristupa toj banci je 1/4 = 0,25. 


Magnetni disk ima slede}e karakteristike: 

• broj pisti na povr{ini zapisa 200 

• rotacija diska 2400 obrtaja/minuti 

• kapacitet memorisanja po pisti 62500 bitova/in~ 

Proceni prose~nu latentnost kod prenosa podataka ka/od diska. 

Napomena: 1 in~ = 2,54 cm 

Odgovor 

Prose~na latencija t L je vreme potrebno da se disk zaokrene za polovinu kruga, a u konkretnom 

slu~aju iznosi: 

5-65

5-66 

t L 

0, 

5 

= = 12, 

5 ms 

2400 

Brzina prenosa podataka iznosi: 

2400 62500 62500 

v = * = 40 * = 

60 2,54 2,54 


26000000 

2,54 

bit/s 


Za odredjeni magnetni hard disk definisani su slede}i parametri: 

• broj diskova (povr{ine na kojima se vr{i zapis) 14(27) 

• broj pisti po povr{ini zapisa 4925 

• ukupan broj sektora na svim povr{inama za zapis 17,755,614 

• formatirani kapacitet diska 9.09 GB 

• brzina rotacije diska 5400 obr./min 

• prose~no vreme pozicioniranja glave diska na pistu (seek time) 11,5 ms 

• interna brzina prenosa podataka 44-65 MB/s 

Odrediti veli~inu bloka (sektora) podataka BP i prose~no vreme pristupa bloku podataka t B. 

Odgovor 

Veli~ina sektora se dobija kao: 

formatirani 

kapacitet diska 

BP = 

ukupni brojsektora 

na svim povr{inama 

za zapis 

9 

9,09* 

10 

= 

17755, 

61 

= 

512 bajtova 

Prose~no vreme pristupa t B predstavlja zbir prose~nog vremena pozicioniranja ana pisti t S, prose~ne 

rotacione latentnosti t L, i prose~nog vremena prenosa jednog bloka. 

U konkretnom slu~aju imamo da je: 

• t S = 11,5 ms 

• rotaciona brzina 

5400 

r = = 90 obr/s = 0,09 obr/ms 

60 

t L 

= 

1 

2 * 0,09 

= 

5,56 s 

• prose~na interna brzina prenosa je 

55 MB/s => 55 kB/ms 

za prenos jednog bloka (sektora) potrebno je interno vreme: 

t I 

512 bajtova 

= 

55000 

= 0, 

01ms

Prose~no vreme pristupa: 

t BP= t S + t L + t I 

= 11,5 + 5,56 + 0,01 

= 17,07 ms 

5. Memorije 

Zadatak 5.25 

Vreme pozicioniranja magnetne glave diska zavisi od toga koliko se brzo vr{i pomeranje upisno- 

~itaju}e glave sa jedne piste na drugu. Usvojimo da je: (i) ukupan broj pisti N i da su one 

numerisane od 0 do N-1; (ii) upisno-~itaju}oj glavi potrebno je vreme D t da se pomeri sa piste i na 

pistu i ± D, tj za D pisti. 

Shodno prethodnom, ako se prvo pristupalo pisti i a nakon toga sledi pristup pisti j = i ± D, vreme 

pozicioniranja glave kod narednog pristupa iznosi D t. Najkra}e vreme pozicioniranja glave je 0 a 

najduè N t. Postavlja se slede}e pitanje: Koliko je prose~no vreme pozicioniranja glave na pistu t S u 

funkciji N i t? Ako usvojimo da se pistama pristupa po proizvoljnom (slu~ajnom) redosledu, 

pokazati da je t S ≈N t/3; {to zna~i da je prose~no vreme pristupa pisti pribli`no jednako vremenu da 

se upisno-~itaju}a glava pomeri za tre}inu od ukupnog broja pisti. 

Izvedi dokaz na primeru N = 8. 

Odgovor 

Za N = 8 formirajmo matricu oblika 8 * 8, za sve 64 (i, j) kombinacije: 

pista j 

pista i 0 1 2 3 4 5 6 7 

0 0 1 2 3 4 5 6 7 

1 1 0 1 2 3 4 5 6 

2 2 1 0 1 2 3 4 5 

3 3 2 1 0 1 2 3 4 

4 4 3 2 1 0 1 2 3 

5 5 4 3 2 1 0 1 2 

6 6 5 4 3 2 1 0 1 

7 7 6 5 4 3 2 1 0 

Suma svih 64 ulaza je 168, tako da je: 

168 

Dsred = = 2, 

625 

64 

Vrednost 2,625 je veoma blizu vrednosti 8/3. 

Da bi generalizovali postupak analizirajmo ponovo prethodnu tabelu. Analizu }emo po~eti od 

glavne dijagonale, i i}i prema gornjim i donjim dijagonalama. 

Prvo, na glavnoj dijagonali su sve nule. Dijagonala ispod glavne dijagonale ima sedam jedinica, 

ona ispod subdijagonale {est dvojki, i td. To zna~i da je zbir ulaza ispod glavne dijagonale: 

5-67

5-68 


∑ − N 1 

i= 

1 

1(N-1)+2(N-2)+3(N-3)+...+1(N-1)= i * ( N − i) 

Ulazi iznad glavne dijagonale imaju isti oblik, a to zna~i da je njihov zbir (suma) identi~an kao i 

prethodna suma. Na osnovu prethodnog, imamo da je: 

= 

N−1 

∑ 

N−1 

∑ 

i= 

1 

( N − i) 

i= 

1 

Dsred 2,625 

2 

(1) 

= 

2 * 

2 

N 

i * 

N 

2 

i − 

N 

Kako vaì, u op{tem slu~aju 

i: 

n 

∑ 

i= 

1 

n 

∑ 

i= 

1 

n 

i = 

i 

2 

n 

= 

( n + 1) 

2 

= 

N−1 

2 

∑i 

2 

i= 

1 

( n + 1)( 

2n + 1) 

zamenom (2) i (3) u (1) dobijamo: 

2 

N 

N 

6 

( N −1) 

2 N( 

N −1)( 

2N −1) 

Dsred = 

2 

D 

sred 

D sred 

2 

2N 

= N −1 

− 

= 

N 

3 

− 

lim Dsred 

= 

N −> α 

Zbog ovoga: 

t 

s 

= D 

sredt 

1 

3N 

N 

3 

N t 

≈ 

3 

Proverom za N = 8 imamo 

N 

3 

− 

1 

3N 

= 

8 

3 

− 

1 

24 

= 2,625 

2 

+ 

N 

− 3N −1 

3N 

a to odgovara vrednosti dobijenoj iz tabele. 


6 

Magnetna traka je duìne 800 m. Zapis na traci se vr{i po 9 pisti. Traka prolazi ispod glave za zapis 

brzinom od 500 cm/s. Kolika treba da je linearna gustina zapisa na traci ako èlimo da ostvarimo 

brzinu prenosa od 10 7 bita/s? (b) Usvojimo da su podaci na traci organizovani u blokove veli~ine 32 

kB. Razmak izmedju dva bloka je 1 cm. Koliko bajtova je mogu}e memorisati na traci? 

(2) 

(3)

Odgovor 

a) Gustina zapisa D jednaka je: 

brzina prenosa 

podataka 

u bajtovima 

D = 

brzina kretanja 

trake 

7 

7 

10 10 

3 

D = = = 2, 

5* 

10 bajta/cm 

3 

8* 

500 4* 

10 

b) duìna svakog 32 kB-nog bloka podataka je 

32 * 10 

l = 

2,5* 

10 

3 

3 

≈ 12,8 cm 

5. Memorije 

Maksimalan broj bajtova koji moè da se memori{e na traci duìne 800 m, pod uslovom da se ceo 

dostupan prostor koristi za memorisanje podataka, izra~unava se kao: 

ukupan broj blokova podataka 

= 

ukupna duìna 

duìna jednog bloka 

800m 

= 

( 0,128 + 0,01) 

= 

m 

+ 

800 

0,138 

ukupan broj bajtova = 5800*32 000 = 1,856*10 7 bajtova 

Zadatak 5.26 

trake 

razmak izm. blokova 

≈ 

5800 blokova 

Ra~unar R1 ima ugradjen dvo-nivovski virtuelno-memorijski sistem. Vremena pristupa glavnoj 

memoriji M 1 i sekundarnoj memoriji M 2 iznose 10 -6 i 10 -3 s, respektivno. Testiranjem je 

ustanovljeno da je prose~no vreme pristupa memorijskoj hijerarhiji 10 -4 s. Ovo vreme je 

neprihvatljivo duga~ko za najve}i broj aplikacija. Ukazati na najmanje dva na~ina pomo}u kojih je 

ovo vreme mogu}e smanjiti sa 10 -4 na 10 -5 s, i dati komentar u vezi cene, kako sa hardverske tako i 

softverske ta~ke gledi{ta. 

Odgovor 

Ukaza}emo na tri na~ina na koje je mogu}e smanjiti t A sa 10 -4 na 10 -5 s. 

(1) Pove}anje stope pogodaka H: ovo se moè ostvariti pobolj{anjem algoritma memorijskog 

preslikavanja (memory mapping algorithm). Tipi~no se to izvodi kori{}enjem bolje politike 

zamene stranica ili promenom duìne stranice. Cena koja mora da se plati je uglavnom 

softverska. êsto je mogu}e pove}ati H pove}anjem kapaciteta glavne memorije, a to direktno 

zna~i da se pove}ava cena hardvera. Prvo odredimo teku}u vrednost za H na osnovu relacije 

t A = H t A1 + (1 - H) t A2 (1) 

gde je t A = 10 -4 , t A1 = 10 -6 , a t A2 = 10 -3 

Preuredjenjem po H dobi}emo: 

H = (t A - t A2)/(t A1 - t A2) (2) 

= (10 -4 - 10 -3 )/(10 -6 - 10 -3 ) 

= 0,901. 

5-69

5-70 


Da bi se dobilo prose~no vreme pristupa t A = 10 -4 potrebno je pove}ati H na H', tako da je: 

H' = (10 -5 - 10 -3 )/(10 -6 - 10 -3 ) 

= 0,991. 

To zna~i da èljeno smanjenje vremena pristupa t A sa 10 -4 na 10 -5 neminovno dovodi do 

pove}anja stope pogodaka H sa 0,901 na 0,991. 

(1) Smanjenjem t A2 - mogu}e je zameniti sekundarnu memoriju sa uredjajem ~ije je vreme pristupa 

kra}e. Na ovaj na~in u zna~ajnoj meri se pove}ava cena hardvera (Slika 5.65). 

vreme 

pristupa tA (s) 

100 

10 

1 

10 -1 

10 -2 

10 -3 

10 -4 

10 -5 

10 -6 

10 -7 

10 -8 

10 -9 

10 -10 

10 -9 

Preuredjenjem jedna~ine (1) dobija se: 

t A2 = (t A - H t A1)(1 - H) 

magnetne trake 

10 -8 

opti~ki diskovi (CD-ROM i dr) 

10 -7 

magnetni diskovi 

(hard-disk) 

10 -6 

10 -5 

Slika 5.65 Vreme pristupa u odnosu na tehnologiju 

ako bi u~inili t A = 10 -4 , tada je neophodno da i t A2 bude: 

t A2 = (10 -4 - 0,901 * 10 -6 )/(1 - 0,901) 

≈ 10 -4 

DRAM integrisana kola 

SRAM integrisana kola 

cena c 

(dolara po bitu) 

Ovo re{enje ukazuje da je neophodno smanjiti t A2 za faktor reda 10, tj. sa 10 -3 na 10 -4 . 

(2) Smanjenje t A1 - mogu}e je smanjiti t A . Ovaj slu~aj se javlja kada se glavna memorija realizuje 

bròm tehnologijom. 

Preuredjenjem jedna~ine (1) dobi}emo 

t A1 = (t A + (1 - H) t A2)/H (3)

5. Memorije 

Zamenom za t A = 10 -5 , H = 0,901 i t A2 = 10 -3 u (3), dobi}emo: za t A1 = - 0,998 * 10 -6 , tj. 

negativnu vrednost. To zna~i da je nemogu}e ostvariti èljenu vrednost za t A od 10 -4 ugradnjom 

brìh memorijskih ~ipova. 

Zadatak 5.27 

Dvo-nivovsku organizaciju memorije (M 1 i M 2) karakteri{e vreme pristupa t A1 = 10 -8 s i t A2=10 -3 s. 

Kolika treba da bude stopa pogodaka H da bi efikasnost pristupa bila ne manja od 65% od svoje 

maksimalne vrednosti? 

Odgovor 

Efikasnost pristupa l je definisana odnosom t A1/t A. Da bi dobili l = 0,65 potrebno je da: 

t A = t A1/l 

= 10 -8 /0,65 

= 1,53846 * 10 -8 s. 

Na osnovu relacije: 

dobijamo: 

t A = H t A1 + (1 - H)t A2 

H = (t A - t A2)/(t A1 - t A2) 

= (1,53486 * 10 -8 - 10 -3 )/(10 -8 - 10 -3 ) 

= 0,999846. 

To zna~i da stopa pogodaka mora biti H ≥ 0,999846, da bi l ≥ 0. 

Zadatak 5.28 

Kod n-to nivovske organizacije memorije, stopa pogodaka H i koja je pridruèna memoriji M i na 

nivou i, moè se definisati preko verovatno}e da informacija koju zahteva CPU bude dodeljena 

memoriji M i. Ako usvojimo da se sva informacija, koja se ~uva u M i , takodje, javlja i u M i +1, tada 

vaì uslov H 1 < H 2

5-72 


Zadatak 5.29 

Hijerarhijska struktura memorije ra~unara C1 organizovana je u ~etiri nivoa, ozna~ena kao M 1, M 2, 

M 3 i M 4, sa odgovaraju}om stopom pogodaka od 0,8, 0,9, 0,99 i 1, respektivno. Neka se u toku 

izvr{enja programa Q obra}anje memoriji vr{i 3000 puta. Odrediti ta~an broj obra}anja memoriji R i 

koja se obave u toku izvr{enja programa Q, a odnose se na nivo M i. 

Odgovor 

Neka I = 3000 bude ukupan broj obra}anja memoriji od strane programa Q, i neka H i bude stopa 

pogodaka memorije M i. U op{tem slu~aju za broj obra}anja memoriji R i vaì izraz: 

gde je H 0 = 0. 

R i = (H i - H i-1) I , 

Za konkretan primer ima}emo: 

R 1 = 0,80 * 3000 = 2400 

R 2 = (0,95 - 0,80) * 3000 = 450 

R 3 = (0,99 - 0,95) * 3000 = 120 

R 4 = (1,0 - 0,99) * 3000 = 30 

Napomena: Treba naglasiti da je ∑R i = I. 

Zadatak 5.30 

Ostatak-stope-pogodaka - RH i nivoa M i, kod hijerarhijski organizovanog memorijskog sistema, se 

defini{e kao odnos broja zahteva za pristup, koji u su{tini dolaze do M i, prema broju zahteva koje 

M i zadovoljava . To zna~i da je RH i

5. Memorije 

pristupa t A(s) p i stranice t Bi(s) 

M 1 10 -7 0,999990 0,0005 

M 2 10 -6 0,000009 0,01 

M 3 10 -4 0,000001 

Kada se na nivou M i javi proma{aj, dolazi do zamene stranice izmedju nivoa M i i M i+1, uz prose~no 

vreme zamene stranice t Bi. 

(a) Odrediti prose~no vreme za koje procesor pro~ita jednu re~ iz memorije. 

(b) Neka se projektantu da zahtev da u~inimo da t A

5-74 


ke{ 1 16 kB 10 -3 10 ns 0,990000 

ke{ 2 256 kB 10 -5 20 ns 0,999900 

glavna memorija 32 MB 10 -6 100 ns 0,999999 

disk memorija 8 GB 10 -9 10 ns 1,000000 

b) Neka je, zbog ekonomskih razloga, drugi nivo ke{a eliminisan iz sistema. Odrediti rezultuju}i 

procenat promena koji se odnosi na cenu sistema i vreme pristupa. 

Odgovor 

Neka za memoriju M i vrednosti c i i S i ozna~avaju cenu po bitu i kapacitet, respektivno. Prose~na 

cena po bitu -c, se odredjuje na osnovu slede}e relacije: 

c = (c 1S 1 + c 2S 2 + c 3S 3 + c 4S 4)/(S 1 + S 2 + S 3 + S 4) (6) 

= (10 -3 * 2 14 + 10 -5 * 2 18 + 10 -6 *2 25 +10 -9 *2 33 )/(2 14 + 2 18 + 2 25 + 2 33 ) 

= (16,38 + 2,62 + 33,55 + 8,59)/(8,62 * 10 9 ) 

= 7,09 * 10 -9 dolara/bajtu 

Na osnovu prezentiranih podataka, stopa pogodaka H i se moè interpretirati kao verovatno}a da 

re~ kojoj se obra}amo postoji (nalazi se) u memoriji nivoa i, tj. M i. Re~i koja se nalazi na nivou 

M i se pristupa samo kada ista nije dodeljena nivou M j, pri ~emu vaì j < i. 

Neka p i predstavlja verovatno}a da }e se obra}anje memoriji procesirati od strane nivoa M i. 

Sledi da je p i = H i - H i-1, gde H 0 = 0. Shodno prethodnoj konstataciji, ima}emo da je: 

t A = p 1t A1 + p 2t A2 + p 3t A3 + p 4t A4. 

Odgovaraju}om zamenom za p i, i=1,..., 4, dobi}emo: 

t A = (H 1 - H 0)t A1 + (H 2 - H 1)t A2 + (H 3 - H 2)t A3 + (H 4 - H 3)t A4 (7) 

= 0,99 * 10 -8 + 0.0099 * 2 10 -8 + 0,00099 * 10 -7 + 0,000001 * 10 -2 s 

= (0,99 + 0,0198 + 0,00099 + 0,1) * 10 -8 s 

= 1,11079 * 10 -8 s = 11,11 ns 

b) ako se izostavi nivo-2 ke{ M 1 na osnovu jedna~ine (6) dobijamo: 

c = (10 -3 * 2 14 * 10 -6 * 2 25 + 10 -9 * 2 33 )/(2 14 + 2 25 + 2 33 ) 

= (16,38 + 33,55 + 8,59)/(8,62 * 10 9 ) 

= 6,79 * 10 -9 dolara/bajt. 

Uo~ava se smanjenje cene sa 7,09 * 10 -9 dolara/bajtu na 6,79 * 10 -9 dolara/bajtu {to iznosi oko 

4,2 %. Zbog eliminacije ke{a na nivou-2, na osnovu jed. (7), ima}emo: 

t' A = (H 1 - H 0)t A1 + (H 3 - H 1)t A3 + (H 4 - H 3)t A4 

= 0,99 * 10 -8 + 0,009999 * 10 -7 + 0,0000001 * 10 -2 s 

= (0,99 + 0,09999 + 0,1) * 10 -8 s 

= 1,18999 * 10 -8 s = 11,90 ns 

Prose~no vreme pristupa se pove}alo sa 11,11 ns na 11,90 ns, ili procentualno za oko 7%, za 

slu~aj kada ke{ nivoa-2 ne postoji, tj. nije instaliran.

5. Memorije 

Zadatak 5.33 

Analizirajmo trag (trejs) adresa stranica koji je generisan od strane dvo nivovske {eme ke{-glavna 

memorija. [ema koristi strani~enje po zahtevu, a ima kapacitet ke{a od ~etiri stranice. 

1 6 4 5 1 4 3 2 1 2 1 4 6 7 4 1 3 1 7 

Usvojimo da postoji vru}i (hot) start, tako da su ke{u inicijalno dodeljene strnice 1, 2, 3, i 4. 

Koja od politika zamene stranica FIFO ili LRU je pogodnija za ovaj slu~aj? 

Odgovor 

Simulacije koje se odnose na politike zamene FIFO i LRU prikazane su na Slici 5.66. Usvojeno je, 

inicijalno, da su sve stranice napunjenje u ke{ u slede}em redosledu: 1 (prva), 2, 3 i 4 (zadnja). 

LRU ima za tre}inu ve}i broj pogodaka od FIFO. Simulacija prikazuje da FIFO ponekad isprazni 

na kratko stranicu pre nego {to joj se ponovo obrati, ali to je jednostavno zbog toga {to je to 

stranica koja je najduè boravila (bila) u ke{u, dok, sa druge strane, LRU je zadràva jer je do 

pogodka bio skoro do{lo. 

vreme t 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 broj pogodaka 

stranica 

FIFO 

pogoci 

LRU 

pogoci 

1 6 4 5 1 4 3 2 1 2 3 4 7 4 1 3 1 7 

1 2 2 3 4 4 6 5 5 5 5 1 3 3 2 7 7 7 

2 3 3 4 6 6 5 1 1 1 1 3 2 2 4 4 4 4 

3 4 4 6 5 5 1 3 3 3 3 2 4 4 7 1 1 1 

4 6 6 5 1 1 3 2 2 2 2 4 7 7 1 3 3 3 

x x x x x x x x x 9 

2 3 3 1 6 6 5 1 4 4 4 1 2 2 3 7 7 4 

3 4 1 6 4 5 1 4 3 3 1 2 3 3 7 4 4 3 

4 1 6 4 5 1 4 3 2 1 2 3 4 7 4 1 3 1 

1 6 4 5 1 4 3 2 1 2 3 4 7 4 1 3 1 7 

x x x x x x x x x x x x 12 

Slika 5.66 Simulacija traga (trejs-a) koji se odnosi na adresu stranice koriste}i FIFO i LRU politike 

zamene 

Zadatak 5.34 

Izvr{iti projektovanje ~etvorostruko, skupno-asocijativnog ke{a, uzimaju}i kao model 8 kB 

dvostruko skupno-asocijativne ke{ memorije prikazane na Slici 5.67. Projektovana ke{ memorija 

treba da ima slede}e karakteristike: kapacitet ke{a 64 kB; obim sistemske magistrale 32-bita. 

Odgovor 

Struktura ~etvorostruke skupno-asocijativne ke{ memorije prikazana je na Slici 5.68. Analiziraju}i 

Sliku 5.67 i Sliku 5.68, moèmo zaklju~iti slede}e: 

32-bitna memorijska adresa S se interpretira na slede}i na~in: 

• 5 LS bitova odnose se na deo razme{taja adrese A kojim se identifikuje bajt u okviru 32bajtnog 

bloka 

5-75

5-76 

CPU 

20 

9 

Upravlja~ka 

logika 

memorije za 

upis/~itanje 

64 

Tag 


512 x 20 

tag RAM T 0 

512 x 20 

tag RAM T 1 

20-bitni 

tag komparator C 1 

Adresa skupa 

Adresa memorije 20 9 3 

Adresa skupa 

Ke{ tag memorija 

A 

D 

Adresna magistrala 32 

512 x 64 RAM 

podataka D 0 

D 

512 x 64 RAM 

podataka D1 D 

20-bitni 

tag komparator C 0 

uparenost uparenost 

Magistrala podataka 

Razme{taj 

Ke{ memorija za 

podatke 

A CS 

CS 

D 

Glavna 

memorija 

Slika 5.67 Model 8 kB dvostruko skupno-asocijativne ke{ memorije nekog mikroprocesora 

CPU 

Tag 

9 Adresa skupa 12 

TAG ke{ memorija Ke{ podataka 

18 

Upravlja~ka 

logika 

memorije 

za 

upis/~itanje 

T3 

T2 

T1 

T0 

A 

Tag 

comparator C0 

D 

D 

D 

512x18-bit 

tag RAM 

uparenost 

D 

Tag 

comparator C1 

uparenost 


Tag 

comparator C2 

Adresna magistrala 32 

D3 

D2 

D1 

uparenost 

D 

D 

D 

D0 

D 

4Kx32-bit 

A RAM podataka 

32 

Tag 

comparator C3 

uparenost 

Slika 5.68 êtvorostruka skupno-asocijativna ke{ memorija 

Glavna 

memorija

5. Memorije 

• postoje ukupno 64 k/32 = 2 11 = 2048 blokova koji se ~uvaju (memori{u) u ke{ 

• ke{evi su podeljeni na 512 skupova, pri ~emu svaki skup memori{e po ~etiri bloka koriste}i 

skupno asocijativno adresiranje u okviru skupa. 

• devet bitova iz A formira adresu skupa, dok ostalih 18 bitova tag adresu 

• uporedjivanje se vr{i tag komparatorima C 0,..., C 3. 

• tag memorija se implementira pomo}u ~etiri RAM-a, T 0,...,T 3, svaki kapaciteta 512 * 18 

bitova 

• postoje ukupno ~etiri RAM-a podataka, D0,...,D3, svaki kapaciteta 4 k * 32 bita 


Ra~unarski sistem ~ija je realna memorija veli~ine 2 32 bajtova koristi osmostruku skupnoasocijativnu 

memoriju. Obim linije je 16-bajtova, a skup ~ine 2 10 linija. Odrediti obim ke{a i duìnu 

tag-a. 

Odgovor 

obim ke{a = broj skupova * broj blokova po skupu * broj bajtova po bloku 

U konkretnom slu~aju: 

obim ke{a = 8 * 2 **10 * 16 

= 128 kB 

Ako usvojimo da se koristi 32-bitna memorijska adresa, ona }e sadràti: (a) adresni tag; (b) 10bitnu 

adresu skupa; i (c) 4-bitnu bajt adresu. 

Prema tome, adresni tag bi}e obima 32-(10 + 4) = 18 bitova. 

Zadatak 5.35 

Na Slici 5.69 prikazana je struktura 256 kB direktno preslikane ke{ memorije. Projektant, koriste}i 

model sa Slike 5.69, treba da projektuje novi ke{ (koriste}i isti model kao onaj na Slici 5.69) koji 

ima slede}e karakteristike: 

a) kapacitet ke{a treba da je 64 kB, 

b) obim ke{ bloka 32 B, 

c) obim sistemske magistrale 32-bita. 

Odgovor 

Zahtevani 16 k * 32-bitni ke{ moè se realizovati pomo}u ~etiri SRAM ~ipova kapaciteta 16k * 8 

bitova (Na Slici 5.69 prikazan je SRAM 71286 ~iji je kapacitet 32 k * 8). 

U odnosu na Sliku 5.69, kod novog re{enja, adresu skupa treba smanjiti sa 13 na 12-bita. Isti 

zaklju~ak vaì i za adresu razme{taja koja adresira bajt u okviru bloka, tj. treba je redukovati sa 5 

na 2 bita. 

Za obim adresnog taga preostaje 18 bitova, a to zna~i da ako se koristi ceo adresni prostor od 2 32 

memorijskih bajtova, potrebno je ugraditi tri ke{-tag RAM integrisana kola tipa 71B74. 

Magistrala podataka treba da je 32-bitna. 

Osim navedenih izmena, ostali detalji su identi~ni kao oni na Slici 5.69. 

5-77

5-78 

CPU 


Memorijska 

adresa 

14 13 5 

14 13 Adresa skupa 5 

64 

8K x 14 

ke{ tag 

RAM 

(2x71B74) 

Adresa magistrale 

Adresa skupa Razme{taj 

32K x 64 

ke{ data 

RAM 

(8x71256) 

D MATCH D 

Upravlja~ka logika 

memorije za upis/~itanje 


32 

Adresa re~i podataka u 

memoriji 

Slika 5.69 Struktura 256 kB direktno-preslikani ke{ 

64 

Glavna 

memorija 


Kod sistema prikazanog na Slici 5.69 izvr{ena je modifikacija. Naime, adresne linije su ozna~ene 

kao A0 : A31, pri ~emu je A0 MS - a ne LS adresni bit. Idenitifikovati koje se adresne linije kod 

modifikovanog re{enja koriste za adresiranje ke{ RAM-a podataka. 

(a) Neka se podatak obima re~ prenosi po sistemskoj magistrali za 15 ns. Proceniti koliko vremena 

je potrebno da se sistem u potpunosti odazove na memorijski pristup kada dodje do ke{ 

proma{aja. 

Odgovor 

(a) 

(b) 

• Na osnovu oznaka sa Slike 5.69, zaklju~ujemo da adresni bitovi A14 : A26 formiraju 13bitnu 

adresu skupa, 

• narednih pet bitova - A27 i A31, koriste se za adresiranje re~i u okviru bloka, 

• bitovi A0 : A13 se koriste kao tag adresa 

Jedinstveni osmo bajtovski prenos podataka po sistemskoj magistrali podataka se ostvaruje 

za 15 ns. Da bi se sistem odazvao na ke{ proma{aj, generi{e se ~etvorostruki prenos 

podataka tipa burst mode (prenose se 8 * 4 = 32 B) pa se na taj na~in popunjava ke{ blok. 

Vreme potrebno da se ostvari ovaj prenos iznosi 4 * 15 = 60 ns. 


Memorijski sistemi se karakteri{u vi{e-nivovskom, hijerarhijskom organizacijom. Cilj ovakve 

organizacije je da ostvari (postigne) dobar kompromis izmedju cene, kapaciteta memorije i 

performanse ukupnog memorijskog sistema.

5. Memorije 

Op{tu strukturu n-nivovskog sistema ~ine n razli~itih tipova memorije. Nacrtati blok dijagrame 

standardnih hijerarhijskih organizacija memorije za n = 2, 3 i 4, i ukazati od kojih se tipova 

memorije realizuju odgovaraju}i nivoi. 

Odgovor 

I - Tok instrukcije 

D – Tok podataka 

CPU 

CPU 

I 

D 

Ke{ 

nivoa 1 

I-ke{ 

CPU 

D-ke{ 

M 1 

Ke{ 

nivoa 2 

Za realizaciju odgovaraju}eg nivoa M i koristi se tip: 

• SRAM za ke{ memorije 

• DRAM za glavnu memoriju 

I 

D 

M1 

I 

D 

M2 

I 

D 

I 

D 

Glavna 

memorija 

M1 

Glavna 

memorija 

M 3 

I 

D 

I 

Glavna 

memorija 

I 

D 

D 

M2 

I 

D 

Sekundarna 

memorija 

M2 

Sekundarna 

memorija 

M 3 

Sekundarna 

memorija 

Slika 5.70 Hijerarhijska organizacija memorije 

a) dvo-nivovska; b) tro-nivovska; c) ~etvoro-nivovska 

• magnetna-disk jedinica za sekundarnu memoriju 


Kakve relacije postoje izmedju susednih memorijskih nivoa M i i M i+1 kod hijerarhijske organizacije 

memorije prikazane na slici 5.70 

Odgovor 

• cena po bitu c i > c i+1 

• vreme pristupa t Ai < t Ai+1 

• kapacitet memorisanja S i < S i+1 

M4 

5-79

5-80 



Da li kod hijerarhijske organizacije memorije, prikazane na Slici 30, CPU moè direktno da 

komunicira sa memorijom nivoa M i? 

Odgovor 

CPU moè direktno da komunicira samo sa M 1, M 1 da komunicira sa M 2 itd. Drugim re~ima, da bi 

CPU pro~itao informaciju koja se ~uva na nivou M i potrebno je da se ostvari sekvenca od i prenosa 

podataka koja ima oblik: 

M i-1 := M i; M i-2 := M i-1; M i-3 := M i-2 ;...; M 1 := M 2; CPU := M 1 

Izuzetak je dozvoljen kod manipulacije sa ke{om. Naime, CPU je projektovan da premosti ke{ 

nivo(e) i da se obrati direktno memoriji. U op{tem slu~aju, sva informacija koja se u datom 

trenutku nalazi na nivou M i prisutna je i na nivou M i+1, ali ne i suprotno. 


Cilj hijerarhijske organizacije memorije, {to se vremena pristupa ti~e, je da se postignu performanse 

koje su veoma bliske najbliòj memorijskog komponenti M 1 i, a kada se posmatra cena po bitu i 

kapacitet memorisanja, ostvare mogu}nosti memorijske komponente M n. U su{tini, performanse 

memorijskog sistema zavise od velikog broja faktora, identifikovati najva`nije. 

Odgovor 

• Statisti~ka evidencija o adresnim obra}anjima, tj. redosled i u~estanost generisanja logi~kih 

adresa od strane programa koji koriste memorijsku hijerarhiju. 

• Vreme pristupa t Ai, za svaki nivo M i - relativno u odnosu na CPU. 

• Kapacitet memorisanja S i svakog nivoa. 

• Obim S pi bloka (stranica) koji se prenosi izmedju susednih nivoa. 

• Algorirtam dodele (alokacije) koji se koristi da odredi memorijske oblasti u kojima se 

prenose blokovi od strane procesa (zadatka) koji obavlja medjusobnu razmenu (swapping) 

blokova. 


Za dvo-nivovski memorijsko hijerarhijski model koga }emo ozna~iti sa (M 1, M 2), i koji se moè 

interpretirati kao ke{ - glavna memorija, ili glavna memorija - sekundarna memorija, ukazati na 

relacije na osnovu kojih se odredjuje: 

a) prose~na cena po bitu memorije - c, 

b) stopa ke{ pogodaka - H, 

c) prose~no vreme pristupa - t A, 

d) efikasnost pristupa - e, 

e) iskori{}enost prostora - u. 

Odgovor

(a) 

c1S1 

+ c 2S 

c = 

S + S 

1 

2 

2 

5. Memorije 

gde c i ozna~ava cena po bitu (cost-per-bit) za M i, a S i predstavlja kapacitet memorisanja u 

bitovima za M i. 

(b) Performanse dvo-nivovske organizacije ~esto se izraàvaju zavisnosti od stope-pogodaka H 

(hit-ratio H). Stopa-pogodaka se defini{e kao verovatno}a da se virtuelnom adresom 

generisanom od strane CPU-a, obra}amo informaciji koja je teku}e memorisana u najbròj 

memoriji M 1. Imaju}i u vidu da se obra}anje memoriji M 1 (pogodak) moè ostvariti za mnogo 

kra}i period od obra}anja memoriji M 2 (proma{aj), cilj je da stopa pogodaka - H bude {to je 

mogu}e blià jedinici. U op{tem slu~aju, stopa pogodaka se odredjuje eksperimentalno na 

slede}i na~in. Izvr{ava se ili simulira rad skupa reprezentativnih programa. Broji se broj 

adresnih obra}anja N 1 i N 2 koji se odnosi na obra}anje memorijama M 1 i M 2, respektivno. Stopa 

pogodaka H se izra~unava na slede}i na~in: 

N1 

H = 

N + N 

1 

2 

Treba naglasiti da H jako zavisi od tipa programa. Veli~ina 1-H naziva se stopa-proma{aja 

(miss-ratio). 

(c) Neka t A1 i t A2 predstavljaju vreme za pristup memorijama M 1 i M 2, respektivno, relativno u 

odnosu na CPU. Kod dvo-nivovske memorijske organizacije, prose~no vreme pristupa t A 

(average time t A) CPU-a nekoj re~i u memoriji iznosi: 

t A = H t A1 + (1 - H) t A2 

Kod najve}eg broja dvo-nivovske hijerarhijske {eme, zahtev za prenosom re~i koja se ne nalazi 

u M 1 (javi se proma{aj) uzrokuje da se, umesto jedne re~i, prenese ceo blok informacije iz M 2 u 

M 1. Kada se prenos bloka zavr{i, re~ za kojom je izdat zahtev za prenos nalazi se u M 1. Ako sa 

t B ozna~imo vreme potrebno da se izvr{i prenos celog bloka podataka (block access ili block 

transfer time), tada vaì da je t A2 = t B + t A1. Kada se t A2 zameni u t A dobi}emo: 

t A = t A1 + (1 - H) t B 

Kod najve}eg broja slu~ajeva t A2 >> t A1, pa t A2 » t B. 

(d) Ozna~imo sa r + t A2/t A1 odnos vremena pristupima memorijama M 2 i M 1. 

Neka e = t A1/t A, predstavlja faktor koji ukazuje na to za koliko se t A razlikuje od najkra}eg 

(minimalnog) vremena pristupa t A1. Vrednost e nazva}emo efikasnost pristupa (access 

efficiency) dvo-nivovske memorije. Iz relacije: 

t A = H t A1 + (1 - H)t A2 

deobom leve i desne strane sa t A1 i sredjivanjem, dobijamo: 

1 

e = 

r + ( 1 − r)H 

Na Slici 5.71 prikazana je zavisnost e u funkciji H za razli~ite vrednosti r kao perametar. Tako 

na primer, za r = 100, da bi e > 0,9 potrebno je da H > 0,998. 

5-81

5-82 

efikasnost 

pristupa 

e 


1,0 

0,8 

0,6 

0,4 

0,2 

r=1 

r=2 

r=10 

r=100 

0,2 0,4 0,6 0,8 1,0 

stopa pogodaka H 

Slika 5.71 Efikasnost pristupa e + t A1/t A kod dvo-nivovske memorije u funkciji stope pogodaka H za 

razli~ite vrednosti r = t A2/t A1 

(e) Organi~enje kod instaliranja ve}eg iznosa memorije u ra~unarskom sistemu uglavnom se ogleda 

u ceni. Zbog ovoga, poèljno je da imamo {to je mogu}e manje neiskori{}ene memorije. 

Efikasnost, kao mera koja ukazuje na to kako se u datom trenutku koristi memorijski prostor, 

defini{e se kao odnos memorijskog prostora S u zauzetog od strane k "aktivnih" ili "korisnih" 

programa i podataka, u odnosu na ukupni iznos dostupne memorije. 

Ovaj odnos se naziva iskori{}enost prostora - u (space utilization) i definisana je kao: 

Su 

u = 

S 

S obzirom da se prostoru memorije M 1 ~e{}e obra}amo nego prostoru M 2, opravdanije je meru 

u definisati u odnosu na M 1. 

Do gubitka prostora memorije M 1 dolazi uglavnom iz slede}ih razloga: 

• Fragmentacija memorije ~esto uzrokuje da se javi neiskori{}eni prostor (empty regions). 

• Neiskori{}ene oblasti - ~esto se podaci kao deo stranice prenose iz M 2 u M 1, a zatim ponovo u 

M 2, a da se pri tome nismo obratili njima. U su{tini, suvi{ni prenosi su neizbe`ni jer skoro je 

nemogu}e u celosti predvideti kojim }e se adresama vr{iti obra}anje. 

• Sistemske oblasti - ove oblasti su rezervisane za sistemski softver koji upravlja radom 

memorije. 


Koje zadatke sistem za upravljanje memorijom obavlja automatski? 

Odgovor 

(1) Translaciju memorijskih adresa iz virtuelnog adresnog prostora u kojem se program izvr{ava, u 

realne memorijske adrese kojima se identifikuju fizi~ke memorijske lokacije 

(2) Dinami~ku (re)alokaciju ili preme{tanje (swapping) informacije izmedju razli~itih memorijskih 

nivoa, tako da se memorisani delovi (stavke) nalaze u najbròj memoriji pre nego {to su oni 

potrebni (koriste se)


5. Memorije 

Kako se dele magnetni hard diskovi u odnosu na pristup medijumu za ~itanje i upis, sa aspekta 

kako glava pristupa pistama? 

Odgovor 

Serijske memorije, kakvi su magnetni hard diskovi, dele se na: 

• diskove koji imaju ve}i broj fiksno postavljenih upisno-~itaju}ih glava obi~no po jedna za 

pistu 

• diskove koji imaju jednu pokretnu glavu koja je zajedni~ka za ve}i broj pisti 


Kada se govori o magnetnim diskovima, ukazati na zna~enje slede}ih pojmova: 

• seek time - t s, 

• latencija - t L, 

• rotaciona latencija 

• blok podataka 

• brzina prenosa bloka podataka 

• prose~no vreme pristupa bloku podataka 

Odgovor 

• Prose~no vreme potrebno da se pomeri glava sa jedne piste na drugu naziva se seek time - t s, ili 

vreme pozicioniranja 

• Nakon {to se glava pozicionira na pisti, potrebno je da se ona pomeri na mesto gde je zapisana 

informacija i da dodje do kontakta glave i medijuma kako bi po~eo prenos podataka. U tom 

smislu karakteristi~no je prose~no vreme koje je potrebno da se ostvari ovaj pomeraj naziva se 

latencija - t L, memorije 

• Kod memorija kod kojih informacija rotira po kru`noj pisti, veli~ina t L se naziva rotaciona 

latentnost. 

• Kod sekvencijalnog zapisa, re~i se grupi{u u ve}e jedinice koje zovemo grupe. Sve re~i iz grupe 

se sme{taju u uzastopne lokacije tako da vreme potrebno da se pristupi celom bloku ~ini: vreme 

pozicioniranja i vreme latencije. 

• Brzina sa kojom se vr{i prenos informacija ka- ili sa piste, naziva se brzina prenosa podataka 

(data transfer rate). 

Prose~no vreme pristupa bloku podataka - t B, jednako je: 

tB = tS 

+ 

1 

2r 

+ 

n 

rN 

gde je: N - fiksni kapacitet re~i po pisti r - broj okretaja diska u sekundi; n - broj re~i po bloku 

podataka; t S - prose~no seek time; 

5-83

5-84 


Proizvod r N odgovara brzini prenosa podataka iz memorije i izraàva se u re~/s. Nakon {to je 

upisno-~itaju}a glava pozicionirana na po~etak èljenog bloka, podaci se prenose aproksimativno 

za n/(rN) sekundi. Prose~na latencija je 1/(2r) sekundi, a to odgovara vremenu potrebnom da se 

disk okrene za pola kruga. Kona~no, t S je prose~no vreme pozicioniranja glave na èljenu pistu. 


Na Slici 5.72 prikazana je, na konceptualnom nivou, vi{enivovska hijerarhijska organizacija 

memorije kod jednog ra~unara. Ukazati na osnovne razlike koje postoje izmedju nivoa (M 1, M 2) i 

(M 2, M 3). 

Odgovor 

CPU ke{ 

RF 

polje 

dvo-nivovska hijerarhija (M i- 

1, M i) 

M1 

glavna 

memorija 

M2 

sekundarna 

memorija 

Slika 5.72 Vi{enivovska hijerarhijska organizacija jednog ra~unara 

ke{-glavna memorija (M 1,M 2) glavna-sekundarna memorija 

(M 2, M 3) 

odnos tipi~nih vremena 

5/1 1000/1 

pristupa tA1/tAi-1 sistem za upravljanje 

uglavnom implementiran uglavnom implementiran 

memorijom 

hardverski 

softverski 

tipi~an obim stranice 8 B 4 kB 

pristup procesora drugom 

nivou Mi procesor moè direktno da 

pristupi M2 svi pristupi ka M3 se realizuju 

preko M2 Test pitanje 5.65 

Koji su osnovni gradivni blokovi ke{a? 

Odgovor 

Osnovni gradini blokovi ke{ memorije su ke{ tag memorija i memorija podataka. Na~in njihovog 

sprezanja sa CPU-om prikazan je na slede}oj {emi: 

M3


ke{ tag memorija 

(direktorijum) 

5. Memorije 

pogodak 

memorija ke{a 

podataka 

adresa podaci 

upravlja~ki signali 

Koje dve osnovne sistemske organizacije ke{a postoje kod ra~unara? 

Odgovor 

Postoje dva na~ina organizacije ke{a ra~unara i ona su prikazana na slici 5.73. 

Kod look-aside re{enja (Slika 5.73 a)), na sistemsku magistralu se direktno povezuju ke{ i glavna 

memorija. Kod ovog re{enja CPU na po~etku ciklusa upisa/~itanje postavlja na adresnoj magistrali 

realnu adresu A i. i na taj na~in inicira ciklus pristup-memoriji. Ke{ M 1 odmah uporedjuje A i sa tag 

adresama koje se teku}e nalaze u njegovoj tag memoriji. Ako dodje do uparivanja u M 1, to zna~i da 

se javio ke{ pogodak, pristup se zavr{ava od strane operacije upis/~itanje, tako da glavna memorija 

M 2 ne u~estvuje u prenosu. Ako ne dodje do uparivanja sa A i, javlja se ke{ proma{aj, pa se tada 

èljeni pristup zavr{ava od strane operacije ~itanje/upis koja je usmerena ka M 2. Kao odziv na ke{ 

proma{aj, blok (linija, ulaz) podataka B j koji sadrì i ciljnu adresu A i se prenosi iz M 2 u M 1. Ovaj 

prenos je brz, jer su blokovi kratki, SRAM je brz, a ceo prenos se ostvaruje u burst mode-u. Ke{ 

implementira neku politiku zamene kao {to je LRU sa ciljem da odredi gde da smesti dolaze}i blok. 

Kada je neophodno, ke{ blok koji se zamenjuje od strane B j u M 1 sme{ta se u M 2. Uo~imo da ke{ 

proma{aji, i pored toga {to su retki, rezultuju prenosom bloka izmedju M 1 i M 2, pa je za to vreme 

magistrala zauzeta, {to je ~ini nedostupnom za obavljanje drugih U/I operacija. 

Ne{to brà, ali znatno skuplja organizacija ke{a prikazana je na Slici 5.73 b), a naziva se lookthrough. 

CPU komunicira sa ke{om preko magistrale (lokalne) koja je izdvojena od glavne 

sistemske magistrale. Sistemska magistrala je dostupna za kori{}enje ostalim jedinicama (kao {to su 

U/I kontroleri) radi komuniciranja sa glavnom memorijom. Zbog toga, pristupi ke{u i pristupi 

glavnoj memoriji u kojima ne u~estvuje CPU mogu da se izvr{avaju konkurentno. Nasuprot lookaside 

pristupu, kod look-through ke{a CPU automatski ne {alje sve zahteve za pristup memoriji ka 

glavnoj memoriji, nego se takvi zahtevi javljaju samo kada dodje do ke{ proma{aja. Look-through 

ke{ omogu}ava da lokalna magistrala koja povezuje M 1 i M 2 bude po obimu ve}a od sistemske 

magistrale, ~ime se ubrzava prenos podataka izmedju ke{a i glavne memorije. Na primer, ako je 

sistemska magistrala 32-bitna, a ke{ blok je obima 128 bitova = 16 bajtova (tipi~na vrednost), za 

povezivanje M 1 i M 2 se koristi 128-bitna magistrala podataka, koja obezbedjuje da se ceo ke{ blok 

prenese za jedan taktni interval. Glavni nedostatak look-through re{enja, pored izrazite sloènosti, 

predstavlja duì vremenski period koji je potreban memoriji M 2 da se odazove CPU-u kada se javi 

proma{aj. 

5-85

5-86 

Sistemska 

magistrala 

Sistemska 

magistrala 

CPU 


CPU 


Pristu 

p 

ke{u 

[ta su "interleaving" memorije? 

Odgovor 

Pristup 

ke{u 

Pristup glavnoj 

memoriji 

Ke{ 

M1 

Ke{ 

kontroler 

Ke{ 

M1 

a 

Zamena 

bloka 

Zamena bloka 

Pristup glavnoj 

memoriji 

b 

Kontroler 

glavne 

memorije 

Slika 5.73 Dve sistemske organizacije ke{a: 

(a) look-aside, i (b) look-through 

Glavna 

memorija 

M2 

Glavna 

memorija 

M2 

Predaja razli~itih adresa ve}em broju memorijskih modula tako da se n-uzajamno nepovezanim 

linijama koje pripadaju razli~itim memorijskim modulima moè simultano pristupati, zovemo 

memory interleaving. Pri ovome va`no je praviti razliku izmedju: (i) bloka uzastopnih lokacija 

kojima se pristupa simultano; i (ii) lokacije koje nisu uredjene a pristupa im se simultano pri ~emu 

se lokacije nalaze u razli~itim memorijskim modulima. 

Kod interleaving-a memorije memorijsko adresno polje se deli na dva dela. Jedno polje se koristi za 

selekciju lokacija u okviru memorijskih modula, a drugo za selekciju modula. Memorijski modul se 

moè selektovati pomo}u LS i MS adresnih bitova. Na slici 5.74 prikazana su oba adresna formata.

5. Memorije 

MS bit LS bit 

adresa u okviru modula adresa modula 

a) interleaving odredjen niìm adresama 

adresa modula adresa u okviru modula 

b) interleaving odredjen vi{im adresama 

Slika 5.74 : Adresni formati kod interleaving-a 

Jedno tipi~no re{enje memorijskog interleaving-a koje se kod jedno-procesorskih sistema koristi za 

smanjenje efektivnog vremena pristupa memoriji prikazano je na sl. 5.75. 

000 

m 

. 

. 

. 

modul 1 


CPU 

kontroler memorije 

001 m-1 

m+1 2m-1 

. 

. 

. 

... 

modul 2 modul m 

Slika 5.75 : Interleaved memorija 

Kako se vr{i distribucija adresa kod interleaved memorije? 

Odgovor 

Distribucija memorijskih adresa po izdvojenim memorijskim modulima, shodno adresnim 

formatima sa slike 5.74, prikazana je na slici 5.76. Alternativno, umesto termina adresnog formata 

interleaving-odredjen-vi{im-adresama koristi se termin grubi-interleaving (coarse interleaving) a 

umesto termina interleaving-odredjen-niìm-adresama koristi se termin fini-interleaving (fine 

interleaving). 

Izbor grubog ili finog inteleaving-a zavisi od tipa spre`ne mreè. Fini-interleaving je efikasniji kod 

magistralno orijentisanih arhitektura kada se interleaved memorijski moduli odazivaju u sekvencu 

jedan za drugim. Grubi-interleaving je pogodniji kod sistema koji koriste krozbar spre`ne mreè, tj. 

kada procesori paralelno pristupaju razli~itim memorijskim modulima. 

grubi interleaving fini interleaving 

. 

. 

. 

5-87

Adrese 

5-88 

adresa 

modula 

. 

. 

. 

. 

. 

. 

. 

. 

. 

. 

. 

. 


. 

. 

. 

. 

adresa u 

okviru 


memorijski 

modul 

0 

memorijski 

modul 

1 

memorijski 

modul 

n 

Adrese 

. 

. 

. 

. 

. 

. 

. 

. 

. 

adresa u 

okviru modula 

adresa 

modula 

Slika 5.76 : Distribucija kod grubog i finog interleving-a 

memorijski 

modul 

0 

memorijski 

modul 

1 

memorijski 

modul 

2 

. 

. 

. 

memorijski 

modul 

n 

Kako se koriste interleaving memorije kod sistema ~ija je magistrala pove}anog obima? 

Odgovor 

Re{enje kada je interleaving-odredjen-niìm-adresama (low order interleaving) je pogodnije kod 

jednoprocesorskih sistema sa interleaved memorijom, kod kojih se uzastopnim memorijskim 

lokacijama, koje se nalaze u razli~itim memorijskim modulima, moè pristupiti simultano. Tako na 

primer, sa ~etiri modula i interleaving odredjen niìm adresama, adrese prvog modula bi}e 0, 4, 8, 

12, 16, .... , adrese drugog modula bi}e 1, 5, 9, 13, 17, .... , one koje pripadaju tre}em su 2, 6, 10, 

14, 18,...., a ~etvrtog modula 3, 7, 11, 15, 19, .... . U op{tem slu~aju sa n-to-strukim interleavingom-odredjen-niìm-adresama, 

adrese prvog modula bi}e 0, n, 2n, 3n, ... , a isti korak vaì i za ostale 

module. Uobi~ajeno memorijski sistemi kod kojih je memorija podeljena na module koristi se 

format interleavinga-odredjen-vi{im-adresama. Pri ovom u datom trenutku se adresira samo jedan 

modul i ne postoji preklapanje izmedju memorijskih operacija. 

Na slici 5.77 prikazana je interleaved memorijska organizacija kod jednoprocesorskog sistema koja 

koristi posebnu magistralu za podatke radi povezivanja procesora i modula. Na osnovu adresa 

memorijskih modula selektuju se moduli, a generisane memorijske adrese sukcesivno se upisuju u 

adresne baferske registre. Nakon punjenja adrese, modul vr{i detekciju lokacije i obezbedjuje 

pristup tipa ~itanja ili upisa. Kod ciklusa ~itanje, nakon isteka ciklusa za pristup memoriji podaci se 

sukcesivno pojavljuju na magistralama za podatke. Kod ciklusa upis, podaci na magistralama za 

podatke generi{e procesor. Ovi podaci prihvataju se sukcesivno od strane memorijskih modula. 

Ovakva organizacija moè biti pogodna za ke{ sistem koji se takodje deli na module.

magistrala 

ve} eg obima 

CPU 

AR - adresni 

registar 

Dekoder 

adrese 

modula 

adresa 

5. Memorije 

podaci 

memorijski moduli 

podaci podaci podaci 

AR AR 

AR AR 

Slika 5.77 : Interleaving memorije kod sistema ~ija je magistrala pove}anog obima 


Kako se koriste interleaving memorije kod sistema sa jedinstvenom magistralom? 

Odgovor 

Jedinstvena magistrala se moè koristiti i na na~in kako je to prikazano na slici 5.78. U konkretnoj 

realizaciji svakom memorijskom modulu pridruèn je baferski registar za podatke u kome se 

privremeno ~uvaju podaci koji se upisuju u modul ili se ti podaci prihvataju kada se ~itaju iz 

modula. Tajming ovog sistema prikazan je na slici 5.79a. Mogu}e je takodje istovremeno dovesti 

svim modulima istu adresu kako bi se ostvario pristup uzastopnim re~ima (ova varijanta izvodjenja 

vaì kada je adresni format interleaving-a odredjen niìm adresama). Tajming ove varijante je 

prikazan na slici 5.79b. 

CPU 

Dekoder 

adrese 

modula 

adresa 

podaci 

podaci 

memorijski moduli 

podaci podaci podaci 

AR BR AR BR AR BR AR BR 

Slika 5.78 : Interleaving memorije kod sistema organizovan oko jedinstvene magistrale 

Napomena : AR - adresni registar ; BR - baferski registar za podatke 

5-89

5-90 

memorijski 

moduli 

memorijski 

moduli 


punjenje 

adresnih 

registara 

vreme pristupa 

pristup 

podacima 

a) razli~ite adrese svakom memorijskom modulu 

generisanje 

adrese 

ciklus 1 ciklus 2 

generisanje 

naredne 

adrese 

pristup 

podacima 

b) ista adresa svakom memorijskom modulu 

Slika 5.79: Tajming kod interleaved memorije 

vreme 

vreme

Zbirka zadataka iz Mikroprocesorskih sistema 5-0

Create successful ePaper yourself

Delete template?

Save as template?