4.5 Virtueller Speicher

4.5 Virtueller Speicher
Problemsituation: Programme und Daten sind zu groß
für den verfügbaren Arbeitsspeicher
Frühere Lösung
Aufspaltung der Programme in Overlays, die auf der
Festplatte gespeichert waren und dynamisch ein- und
ausgelagert wurden.
Problem: Programmierer muss Programme in kleine,
modulare Teile aufspalten und das Rein- und Auslagern
organisieren.
Kap. 4.1 1

Virtueller Speicher und Cache: Gemeinsamkeiten
Virtueller Speicher (VS)
Ziel: Programmcode, Daten und
Laufzeitkeller dürfen zusammen größer
sein als der verfügbare Arbeitsspeicher.
VS spiegelt einen (fast) beliebig großen
Arbeitsspeicher von (fast) dessen
Geschwindigkeit vor.
Betriebssystem hält die “benötigten”
Speicherbereiche im Arbeitsspeicher.
Die anderen Bereiche liegen auf der
Festplatte.
Bei Zugriff auf fehlenden Bereich:
Laden und Ersetzen einer Seite (page).
Profitiert von Lokalität des Verhaltens.
Cache
Cache spiegelt einen schnellen Speicher
von der Größe des Arbeitsspeichers vor.
Cache-Verwaltung hält “benötigte”
Speicherblöcke im Cache.
Die anderen Blöcke liegen im
Arbeitsspeicher.
Bei Zugriff auf fehlende Adresse: Laden
und Ersetzen eines Speicherblocks.
Profitiert von Lokalität des Verhaltens.
Kap. 4.1 2

Virtueller Speicher und Cache: Unterschiede
Virtueller Speicher
zwei Arten von Adressen:
logische (virtuelle) Adressen im
Programm
physikalische Adressen für
Speicherzellen
Übersetzung
logische → physikalische
Adressen bei jedem Zugriff
Cache
identische Adressen für
Speicherzellen in Cache und
Arbeitsspeicher, Cache ist
“transparent” für den
Programmierer
Kap. 4.1 3

Virtueller Speicher: Organisation
Virtueller und physischer Adressraum werden aufgeteilt in
Blöcke gleicher Größe,
im virtuellen Speicher Seiten (pages),
im physischen Speicher Rahmen (frames) genannt.
Ein Rahmen kann also eine Seite aufnehmen.
Eine Seite ist die Einheit der Speicherbelegung und des
Austauschs.
Typische Seitengrößen: 2 – 16 KB.
Kap. 4.1 4

Adressierung z.B. bei virtuellen 32-Bit-Adressen
(d.h. 4-GB virtueller Adressraum)
virtuelle Adresse:
und Seitengröße s = 4096 Bytes:
page offset
20 12
page = (virtuelle) Seitennummer
offset = Distanzadresse
je Prozess maximal 2 20 Seiten à 4096 Bytes
Kap. 4.1 5

Seitentabelle
Für jeden aktiven Prozess verwaltet das Betriebssystem
eine Seitentabelle.
Für jede Seite des Prozesses gibt es einen Tabelleneintrag
mit Inhalt:
• 1 Bit, resident, welches angibt, ob Seite im Hauptspeicher,
• 1 Bit, dirty, welches angibt, ob Inhalt verändert wurde,
• falls Seite im Hauptspeicher ist: Rahmennummer
• falls Seite nicht im Hauptspeicher ist: Plattenspeicheradresse
• weitere Information über Speicherschutz
Kap. 4.1 6

Seitentabellen
Register PTR zeigt auf die Basisadresse der Seitentabelle.
p-ter Eintrag enthält Basisadresse, frame, des Rahmens für
die Seite p, wenn Seite p im Speicher ist.
*(PTR+p) zeigt auf Rahmen mit Basisadresse frame
Adress-Übersetzung:
address_map(p,d) {
pa = *(PTR+p)+d;
return pa
}
Die Seitentabelle für eine Adressraum von 4GByte bei einer
Seitengröße von 4KByte hat 2 20 Einträge?
Problem? Lösung?
Kap. 4.1 7

Übersetzung: virtuelle in physische Adressen
page offset
frame
Seitentabelle
frame
Hauptspeicher
offset
Jeder Speicherzugriff braucht eine Indirektion und eine Addition.
Aufwendig!
Kap. 4.1 8

Seitenaustausch (Demand paging)
Seiten werden geladen, wenn gebraucht
Bit resident, in der Seitentabelle gibt an,
ob Seite aktuelle geladen ist
Seitenfehler passiert bei Zugriff auf nicht geladene Seite
address_map(p, w) {
if (resident(*(PTR+p))) {
pa = *(PTR+p)+w;
return pa; }
else page_fault;
}
Wird fehlende Seite geladen, muss evtl. eine Seite verdrängt werden
→ Ersetzungsstrategie, z.B. LRU.
Ist in der verdrängten Seite das dirty Bit gesetzt, muss die Seite
zurück geschrieben werden.
Kap. 4.1 9

Beschleunigung des Zugriffs
Wie kann man den Aufwand für die Indirektion vermeiden?
Cache für die zuletzt zugegriffenen Seitentabelleneinträge,
Tanslation Lookaside Buffer, TLB
voll assoziativ
8 – 64 Einträge
Statt Indirektion durch den Speicher und Addition parallele
Suche in TLB, Dauer wenige Zyklen.
Hitrate typischerweise bei 99%
Laden von (page, frame) bei erstem Zugriff, aber
Miss Penalty sehr groß, auf PowerPC 755: 12 reads, 1 write,
520 Zyklen
Voraussagbarkeit?
Kap. 4.1 10

u page frame w d
d = dirty bit
w = writable bit – für Zugriffsschutz
u = used bit: wird bei Verdrängung eines Eintrags
durch einen neu benötigten Eintrags in allen Registern
gelöscht und bei der Benutzung eines Eintrags in
dessen Register gesetzt.
Beim nächsten Verdrängen wird dort verdrängt,
wo u nicht gesetzt ist,
dabei d in Seitentabelle zurück schreiben!)
Kap. 4.1 11

Schwankung derSpeicherzugriffszeiten
virtuelle
Adresse
a b
D-Cache Arbeitsspeicher
TLB
Cache arbeitet mit
virtuellen Adressen!
Seitentabelle
Kap. 4.1 12

Schwankung der Speicherzugriffszeiten
virtuelle
Adresse
TLB-
Hit
a b
TLB-
Miss
a base +
TLB
Cache arbeitet mit
physischen Adressen!
D-Cache
Cache-
Hit
CPU
Seitentabelle
base
+a
Arbeitsspeicher
Seitenfehlerer
Kap. 4.1 13
Seitentreffer

VS-Übergänge und ihre Kosten
¬TLB(a)
¬D-Cache(PT
¬PT(a)
lade Seite
Seitenfehler
PT(a)
¬D-Cache(PT
¬TLB(a)
c
tlb
PT(a)
D-Cache(PT
TLB(a)
lade D-Cache
lade TLB
Kap. 4.1 14

VS-Übergänge und ihre Kosten
¬TLB(a)
¬D-Cache(tr)
¬PT(a)
schlechtester Fall
bester Fall
TLB(a)
D-Cache(tr)
PT(a)
ch
lade Seite
pf
¬TLB(a)
¬D-Cache(tr)
PT(a)
ma
Lade Daten aus Speicher
(Daten auch in den D-Cache)
cm = ma
TLB(a)
¬D-Cache(tr)
PT(a)
übersetze addr +
load pte in TLB
Kap. 4.1 15

Prozessor-Speicher-Schnittstelle
Register:
Memory Address Register (MAR)
Verbunden mit Adress Bus
Gibt Adresse für Laden aus oder
Speichern in Speicher an
Memory Buffer Register (MBR)
Signale:
Verbunden mit Adress Bus
enthält Inhalt der geladen wurde oder
geschrieben werden soll
writeEnable – gesetzt, wenn MBR an
M[MAR] geschrieben werden soll,
readEnable – gesetzt, wenn M[MAR] in
MBR geladen werden soll.
Prozessor
(CPU)
Hauptspeicher
ALU
Steuerwerk
MAR MDR
Systembus
re we
Kap. 4.1 16

Befehlsholen (Instruction Fetch)
Zustand vorher:
Adresse des nächsten Befehls ist in PC
Addresse (MAR) platziert auf Adress-Bus
Steuereinheit sendet ReadEnable-Signal
Resultat aus dem Speicher erscheint auf
dem Datenbus
Inhalt des Datenbus wird ins MBR kopiert
PC um 1 erhöht (parallel zum
Speicherladen)
Befehl wird aus MBR ins IR gebracht
Zustand nachher: MBR ist wieder frei
t1: MAR