Erstellen einer Verilog-Testbench im Cadence Design Framework

‘timescale 1ps / 10fs //Setzen der Zeiteinheit und der Genauigkeit)
module Stimuli (clock, out_einfach, out_mehrfach);
// Name des Moduls mit den Variablennamen
input clock; // Variable clock ist Eingang
output out_einfach; // Variable out_einfach ist Ausgang
output [3:0] out_mehrfach; // Variable out_mehrfach ist ein 4Bit Bus
// Ausgang
reg out_einfach; // Die Ausgänge sollen Register sein,
reg [3:0] out_mehrfach; // um die Daten halten zu können
initial // Initialisierungsphase
begin
end
out_einfach = 0; // Ausgänge zunächst auf 0 zurücksetzen
out_mehrfach = 0;
always @(posedge clock) // Bei Eintreffen der 0-1 Flanke des Taktes
begin // diesen Abschnitt bearbeiten
end
endmodule
out_einfach = ~out_einfach; // Der Ausgang wird einfach negiert
if (out_mehrfach < 15) // Der Bus zählt durchgängig hoch
else
out_mehrfach = out_mehrfach + 1;
out_mehrfach = 0;
Diese Beschreibung wird mit
• Text Editor: File -> Save
gespeichert und kann anschließend geschlossen werden. Nach dem Schließen kommt
automatisch die Abfrage ob für die Beschreibung ein Symbol kreiert werden soll.
Dies sollte bestätigt werden und anschließend mit dem Library Manager durch einen
Doppelklick geöffnet werden. Nun kann das Symbol beliebig verändert werden,
dabei das Abspeichern aber nicht vergessen. Somit wäre jetzt ein Stimuliblock
erzeugt.