Erstellen einer Verilog-Testbench im Cadence Design Framework

Ein anderer Vergleichsblock könnte so aussehen. Hier werden zwei Signale,
getriggert durch einen Sample-Eingang (Takt), zu den Ausgängen durchgeschliffen
und verglichen, das Ergebnis wird ausgegeben – 1 gleich, 0 ungleich:
‘timescale 1ps / 10fs // Zeiteinheit und Genauigkeit
module Vergleich (sample, in_A, in_D, out_A, out_D, erg);
// Name des Moduls mit den Variablen
input sample; // Eingang Sample, wann der Vegleich durchge-
// führt werden soll
input in_A, in_D; // Zwei Eingangssignale, die verglichen werden
// sollen
output out_A, out_D, erg; // Die Eingangssignale sollen auch wieder
// ausgegeben werden und ein Signal zur
// Anzeige des Vergleichsergebnisses
reg out_A, out_D, erg; // Die Ausgänge sollen durch Register gehalten
// werden
initial // Die Ausgänge werden initialisiert
begin
end
out_A = 1'b0; // Hiermit wird explizit ein Bit gesetzt (und
// kein Integerwert oder anderes
out_D = 1'b0; // 1-Stelle, 'b-binär, 0-Wert Null
erg = 1'b0;
always @(posedge sample) // Bei jeder 0-1 Flanke des Sample Eingangs
begin // soll der Vergleich durchgeführt werden
end
endmodule
out_A = in_A; // Zunächst die Eingänge auf die Ausgänge
out_D = in_D; // legen
if (out_A != out_D) // Jetzt die Daten vergleichen und das
else
erg = 1'b0; // Ergebnis setzen
erg = 1'b1;