Erstellen einer Verilog-Testbench im Cadence Design Framework

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‘timescale 1ps / 10fs //Setzen der Zeiteinheit und der Genauigkeit) module Stimuli (clock, out_einfach, out_mehrfach); // Name des Moduls mit den Variablennamen input clock; // Variable clock ist Eingang output out_einfach; // Variable out_einfach ist Ausgang output [3:0] out_mehrfach; // Variable out_mehrfach ist ein 4Bit Bus // Ausgang reg out_einfach; // Die Ausgänge sollen Register sein, reg [3:0] out_mehrfach; // um die Daten halten zu können initial // Initialisierungsphase begin end out_einfach = 0; // Ausgänge zunächst auf 0 zurücksetzen out_mehrfach = 0; always @(posedge clock) // Bei Eintreffen der 0-1 Flanke des Taktes begin // diesen Abschnitt bearbeiten end endmodule out_einfach = ~out_einfach; // Der Ausgang wird einfach negiert if (out_mehrfach < 15) // Der Bus zählt durchgängig hoch else out_mehrfach = out_mehrfach + 1; out_mehrfach = 0; Diese Beschreibung wird mit • Text Editor: File -> Save gespeichert und kann anschließend geschlossen werden. Nach dem Schließen kommt automatisch die Abfrage ob für die Beschreibung ein Symbol kreiert werden soll. Dies sollte bestätigt werden und anschließend mit dem Library Manager durch einen Doppelklick geöffnet werden. Nun kann das Symbol beliebig verändert werden, dabei das Abspeichern aber nicht vergessen. Somit wäre jetzt ein Stimuliblock erzeugt.
3.2 Vergleichs-Block Um die Ausgangsdaten der zu testenden Schaltung mit dem Referenzmodell nicht per Hand, bzw. mit den Augen, vergleichen zu müssen, bietet es sich an, auch hier ein Verilogmodell zu schreiben, welches diese Aufgabe übernimmt. Die prinzipielle Vorgehensweise ist gleich mit der des Stimuliblockes. • Library Manager: File -> New -> Cell View • Create New File: Cell Name: z.B. compare View Name: behavioral Tool: Verilog-Editor OK Auch hier öffnet sich ein Editor für die Beschreibung. Zum Beispiel könnte die Beschreibung des Vergleiches so aussehen: module compare (in1, in2, okay); input in1, in2; output okay; reg okay; initial begin okay = 1; // am Anfang eine 1 ausgeben #5 okay = 0; // nach 5 Zeitschritten eine 0 ausgeben repeat (100) begin #10 if (in1 == in2) // prüft alle 10 Zeiteinheit auf Gleichheit begin okay = 1; end else begin okay = 0; end end end endmodule Hierbei wird immer nach 10 Zeitschritten, angefangen ab dem 5. Zeitschritt, also bei 15, 25, 35 usw., ein Vergleich der beiden Eingänge durchgeführt. Wenn beide Eingänge gleich sind, wird eine „1“ an okay ausgeben und sonst eine „0“. Diese Beschreibung passt wieder zu dem Beispiel mit dem Inverter. Auch hier muss wieder gespeichert und anschließend der Editor geschlossen werden. Der letzte Schritt beinhaltet auch hier wieder das Erzeugen und Anpassen des Symbols.
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Seite 11 und 12: Ansonsten sollte hier als Bibliothe

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