Mit Animation (PDF) - Digitaltechnik
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Kontrolle in Verilog<br />
reg [5:1] full ;<br />
wire [4:0] ue={ full [4:1], full [5] };<br />
always @(posedge clk)<br />
5 full ={ ue[4], ue[3], ue[2], ue[1], ue[0] };<br />
initial full =’b10000;<br />
<strong>Digitaltechnik</strong> – Kapitel 7: Ein einfacher CISC-Prozessor 50
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