Digitale Schaltungen 1

Digitale Schaltungen 1
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de

Vorwort
Vorwort
Prof. Ulf Schlichtmann
Lehrstuhl für Entwurfsautomatisierung
Prof. Andreas Herkersdorf
Lehrstuhl für Integrierte Systeme
Das Lehrmodul Digitaltechnik im 1. Semester des Bachelor-Studiengangs „Elektrotechnik
und Informationstechnik (EI)“ besteht aus zwei aufeinander abgestimmten Veranstaltungen:
Digitale Schaltungen 1 (Prof. Herkersdorf) und Entwurfsverfahren digitaler Schaltungen
(Prof. Schlichtmann). Während bei Digitale Schaltungen 1 der Fokus auf den
schaltungstechnischen Strukturen zur Realisierung von IT Funktionen liegt, stehen bei
Entwurfsverfahren digitaler Schaltungen rechnergestützte Methoden zum automatisierten
Entwurf sowie Simulation und Test von digitalen Schaltungen im Vordergrund.
Informationstechnische Systeme werden heute fast ausschließlich in digitaler Technik
realisiert, um die schier unbegrenzten Realisierungsmöglichkeiten der Mikroelektronik voll
ausschöpfen zu können. Digitale Schaltungen bilden somit die Grundlage moderner IT-
Systeme. Der Entwurf von digitalen Schaltungen geht normalerweise von standardisierten
Grundschaltungen aus, die als Logikgatter und Flipflops bezeichnet werden. Man
unterscheidet kombinatorische Schaltungen „ohne Gedächtnis“, die nur Logikgatter
enthalten, von sequentiellen Schaltungen „mit Gedächtnis“, die aus Logikgattern und
Flipflops bestehen.
„Digitale Schaltungen 1“ vermittelt die Grundlagen digitaler Informationsdarstellung,
Verarbeitung und Speicherung anhand von Unterbaugruppen eines Mikroprozessors. Auf der
Basis des binären Zahlensystems wird die schaltungstechnische Realisierung von
arithmetischen Rechenoperationen (Addition, Subtraktion, Multiplikation), logischen
Verknüpfungen (Konjunktion, Disjunktion, Negation) sowie Vergleichsoperatoren (Größer,
Kleiner-Gleich) aus elementaren Basiskomponenten (Logikgatter, Register, MOSFET
Transistor) erläutert. Es wird gezeigt, wie mittels Pipeline-/Fließband-Verarbeitung der
Informationsdurchsatz getakteter, sequentieller Schaltwerke erhöht werden kann und welche
Strukturen von endlichen Automaten (Finite State Machines) sich in der Praxis als Steuerbzw.
Kontrolleinheiten bewährt haben. Neben diesen funktionalen Aspekten digitaler
Schaltungstechnik werden auch die Ursachen und Grenzen der Leistungsfähigkeit, des
Zeitverhaltens, des Energiebedarfs sowie der wirtschaftlichen Aspekte digitaler CMOS
(Complementary Metal Oxide Semiconductor) Technologien vermittelt.
In „Entwurfsverfahren digitaler Schaltungen“ werden rechnergestützte Methoden und
Verfahren vorgestellt, die einen möglichst vollautomatisierbaren Entwurf von digitalen
Schaltungen mit einer großen Anzahl von Logikgattern und Flipflops gestatten. Es werden
Verfahren zur Synthese, zur Simulation und zum Test digitaler Systeme behandelt. Zur
einfachen Beschreibung der Verarbeitung von digitalen Signalen wird eine zweiwertige
diskrete Algebra, die so genannte Schaltalgebra, verwendet, und es wird eine formale
Beschreibung von Problemen und deren Lösungen benutzt, wie sie in der diskreten
Mathematik üblich ist. Im Einzelnen werden Methoden und Verfahren behandelt, die
durchwegs auf diskreten Algorithmen beruhen und die über den Entwurf von digitalen
Systemen hinaus von grundlegender Bedeutung für viele weitere technische
Aufgabenstellungen sind. Einige Algorithmen, auf die in der Vorlesung näher eingegangen
wird, sind zum Beispiel: kombinatorische Optimierung, lokale und globale Suche in
Lösungsräumen, Tautologienachweis von Booleschen Funktionen, die Konstruktion von
binären Entscheidungsnetzen und die ereignisgesteuerte Simulation.
- 1 - Digitale Schaltungen 1

Vorwort
Die Vorlesung dient auch als eine anwendungsgestützte Vorbereitung und Motivation für die
Vorlesung „Mathematische Methoden der Informationstechnik“ (5. Semester), in der
ausgewählte Grundlagen der diskreten Mathematik für EI-Ingenieure zugänglich gemacht
werden.
Ein solides Verständnis der fundamentalen Grundlagen digitaler Schaltungstechnik ist nicht
nur Voraussetzung für weiterführende Veranstaltungen zum Thema digitale
Schaltungstechnik im Bachelor und Masterstudium (z.B. „Digitale Schaltungen 2“), es
ermöglicht auch dem Analogentwickler bzw. dem mehr Software- oder auf Anwendungen
orientierten Ingenieur von der gesamten Palette an Realisierungsmöglichkeiten zum Zweck
eines optimierten, ganzheitlichen Systementwurfs Gebrauch zu machen. Eine ganzheitliche
Sichtweise auf VLSI (Very Large Scale Integration) Lösungen wird besonders für die künftig
immer relevanter werdenden Multi-Prozessor Systeme für Anwendungen, z.B. im Bereich
des Internet Networking, der mobilen Kommunikation, der industriellen
Automatisierungstechnik, der Medizintechnik und der Automobilelektronik benötigt. Die in
diesen Bereichen erforderlichen komplexen Systeme können auch nur noch mit
umfangreicher Unterstützung durch computerbasierte Werkzeuge entworfen werden –
wesentliche Grundlagen dafür werden in diesem Modul vorgestellt.
Hinweise zur Benutzung des Skripts
Das Skript zur Vorlesung „Digitale Schaltungen“ besteht aus zwei Teilen.
Teil I (Folien) enthält die Vorlesungsfolien und kann während der Vorlesung durch
eigene Notizen ergänzt werden. Hierzu stehen auch am Ende jedes Kapitels noch
einige freie Seiten zur Verfügung.
Im Teil II (Skriptum) findet sich zu jeder Folie eine textuelle Beschreibung.
Außerdem befindet sich am Ende jedes Kapitels ein Fragenblock mit zugehörigen
Lösungen. Diese Aufgaben dienen der Selbstkontrolle des Lernfortschritts. Am
Ende des Skriptums sind die Aufgaben der Zentralübung zusammengefasst. Die
Lösungen werden nach der jeweiligen Zentralübung auf dem Elearning-Portal
veröffentlicht (www.elearning.tum.de)
Digitale Schaltungen 1 - 2 -

Inhaltsverzeichnis
Inhaltsverzeichnis
Einführung .................................................................................................................7
Digitale Schaltungen 1 – um was geht’s in diesem Kurs? ....................................................8
Literatur.................................................................................................................................8
Bedeutung digitaler Schaltungen im täglichen Leben...........................................................9
Digitale IT ist eingebunden in eine analoge Welt!.................................................................9
Positionierung: Analog – Digital..........................................................................................10
Vorschau auf Vorlesungskapitel .........................................................................................11
Grundlagen der CMOS Skalierung .....................................................................................13
Moore’sches Gesetz – Die positiven Seiten .......................................................................14
Moore’sches Gesetz – Die Herausforderungen..................................................................14
CPUs in IKT Systemen .......................................................................................................15
Bestandteile eines RISC Mikroprozessorsystems ..............................................................15
RISC Instruktions-Phasen ..................................................................................................16
Das Innenleben eines RISC Prozessors ............................................................................16
Aufgaben ............................................................................................................................17
Lösungen............................................................................................................................18
Zahlensysteme.........................................................................................................19
Lernziele .............................................................................................................................20
Das Innenleben eines Prozessors ......................................................................................20
Polyadische Zahlensysteme ...............................................................................................20
Zahlensysteme: Binärsystem..............................................................................................20
Zahlensysteme: Octal- und Hexadezimalsystem................................................................21
Zahlenkonvertierung Dezimal nach Basis r ........................................................................21
Binäre Addition ...................................................................................................................21
Darstellung Negativer Zahlen: Mittels Vorzeichen-Betrag ..................................................21
Darstellung Negativer Zahlen: Mittels Radix-Komplement .................................................22
Zweier-Komplement............................................................................................................23
Binäre Subtraktion ..............................................................................................................23
Binäre Multiplikation............................................................................................................23
Festkomma / Gleitkomma Darstellung................................................................................24
Gleitkomma Darstellung für Binärsystem: IEEE 754 ..........................................................25
Aufgaben ............................................................................................................................26
Lösungen............................................................................................................................27
MOSFET....................................................................................................................29
Lernziele .............................................................................................................................30
Elektrische Leitfähigkeit ......................................................................................................30
Silizium Kristallgitter Struktur ..............................................................................................31
Der pn Übergang ................................................................................................................31
Die pn Diode .......................................................................................................................32
Die MOS Struktur................................................................................................................32
Der MOSFET Transistor .....................................................................................................32
Der Lineare Bereich............................................................................................................33
Der Sättigungsbereich ........................................................................................................34
Die Ein- und Ausgangskennlinien des MOSFET Transistors .............................................34
MOSFET Modellgleichungen (Sah) ....................................................................................34
Dimensionierung.................................................................................................................36
Aufgaben ............................................................................................................................37
Lösungen............................................................................................................................38
- 3 - Digitale Schaltungen 1

Inhaltsverzeichnis
CMOS Inverter und Logik........................................................................................39
Lernziele .............................................................................................................................40
Inverter Grundfunktion ........................................................................................................40
Statischer CMOS Inverter...................................................................................................40
Querschnitt durch einen CMOS Inverter.............................................................................40
Warum CMOS? ..................................................................................................................40
Die Funktionsweise eines CMOS Inverters ........................................................................41
Die statische Spannungs-Übertragungs-Kennlinie .............................................................41
Einfluss der Lastkapazität auf die Verzögerungszeit ..........................................................42
Diskussion ..........................................................................................................................43
CMOS Verlustleistung ........................................................................................................44
Dynamische Verlustleistung ...............................................................................................44
Kapazitive Verlustleistung...................................................................................................45
Formel für kapazitive Verlustleistung..................................................................................45
Kurzschluss Verlustleistung................................................................................................45
Dynamische Verlustleistung: Zusammenfassung...............................................................46
Trends der dynamischen Verlustleistung............................................................................46
Wichtige Parameter ............................................................................................................46
Aufgaben ............................................................................................................................47
Lösungen............................................................................................................................48
Kombinatorische Logik...........................................................................................49
Lernziele .............................................................................................................................50
Das Innenleben eines RISC Prozessors ............................................................................50
Logik Grundschaltung: UND, ODER, NICHT Gatter...........................................................50
Boole‘sche Algebra.............................................................................................................51
Logik Grundschaltung: NAND, NOR Gatter........................................................................52
De Morgan für Logikschaltungen........................................................................................52
NAND, NOR Grundgatter ...................................................................................................52
Logik Grundschaltung: EXOR Gatter..................................................................................52
Boole‘sche Algebra: Wozu verwenden? .............................................................................53
Logikoperationen auf Bitvektoren .......................................................................................53
Kombinatorisches Schaltnetz .............................................................................................53
Disjunktive Normalform (DNF)............................................................................................53
Konjunktive Normalform (KNF)...........................................................................................54
Transformationen zwischen KNF und DNF ........................................................................54
Logik Grundschaltung: EXOR Gatter..................................................................................54
Disjunktive / Konjunktive Normalformen .............................................................................55
Generisches Modell statischer CMOS Schaltungen...........................................................55
Fan-In und Fan-Out ............................................................................................................56
Karnaugh Tabelle ...............................................................................................................56
Beispiele für Produktterm Minimierung...............................................................................57
Karnaugh für unvollständig spezifizierte Funktionen ..........................................................57
Volladdierer.........................................................................................................................57
Volladdierer: Logik Implementierung ..................................................................................57
Volladdierer als CMOS Schaltung ......................................................................................58
Logik Zeitverhalten .............................................................................................................58
Volladdierer: Zeitverhalten..................................................................................................58
Multibit Addierer: Ripple-Carry Adder .................................................................................59
Multibit Addierer / Subtrahierer ...........................................................................................59
Multiplexer ..........................................................................................................................60
Bitwort Schiebeoperator .....................................................................................................60
Vergleichsoperatoren..........................................................................................................60
Aufgaben ............................................................................................................................61
Lösungen............................................................................................................................62
Digitale Schaltungen 1 - 4 -

Inhaltsverzeichnis
Sequentielle Logik...................................................................................................63
Lerninhalte..........................................................................................................................64
Basis Speicherzelle / Register ............................................................................................64
Set-Reset Latch / Enable Latch ..........................................................................................64
Flip-Flop..............................................................................................................................65
Flip-Flop Timing ..................................................................................................................65
Sequentielles Schaltwerk....................................................................................................65
Endlicher Automat (Finite State Machine) ..........................................................................65
Moore Automat ...................................................................................................................66
Mealy Automat....................................................................................................................66
Noch ‘ne FSM: Moore oder Mealy? ....................................................................................66
Entwurf Endlicher Automaten in der Praxis ........................................................................67
Beispiel: Absicherung der Datenübertragung mit Block Parity ...........................................67
Block Parity: Separation von Daten- und Kontrollpfad........................................................67
Block Parity: Kontrollpfad....................................................................................................68
Timing Analyse Sequentieller Logik....................................................................................69
Pipelining / Fließbandverarbeitung .....................................................................................70
Parallele Verarbeitungseinheiten........................................................................................71
Aufgaben ............................................................................................................................72
Lösungen............................................................................................................................73
Speicher ...................................................................................................................75
Motivation ...........................................................................................................................76
Positionierung .....................................................................................................................76
Klassifizierung.....................................................................................................................76
Der Aufbau von Halbleiter Speichern .................................................................................77
Speicher Architektur: Array (Feld) Struktur.........................................................................77
Speicher Architektur: Hierarchie .........................................................................................78
1-Transistor DRAM Zelle ....................................................................................................79
Der Speicherkondensator ...................................................................................................79
Trench DRAM Zelle ............................................................................................................80
1-Transistor DRAM Zellen ..................................................................................................80
Leseverstärker ....................................................................................................................80
6-Transistor CMOS SRAM Zelle.........................................................................................81
Nicht-flüchtige Speicherzellen (Flash) ................................................................................81
ROM – Read Only Memory ................................................................................................82
Speicher im Mikroprozessor System ..................................................................................82
Embedded DRAM...............................................................................................................83
Zuverlässigkeit – Soft Errors...............................................................................................84
Speicher Ausbeute .............................................................................................................84
Redundanz .........................................................................................................................84
Redundanz und Fehlerkorrektur .........................................................................................84
Aufgaben ............................................................................................................................85
Lösungen............................................................................................................................86
- 5 - Digitale Schaltungen 1

Inhaltsverzeichnis
Übungsaufgaben .....................................................................................................87
Übung 1: Kosten bei der Waferherstellung / Moore’s Law .................................................88
Übung 2: Grundrechenarten im Binärsystem .....................................................................89
Übung 3: Negative Zahlen ..................................................................................................89
Übung 4: Boolesche Algebra ..............................................................................................90
Übung 5: De Morgansche Regel ........................................................................................90
Übung 6: Entwurf einer einfachen digitalen Schaltung .......................................................91
Übung 7: Gatterentwurf mit Ein-/Aus-Schaltern..................................................................91
Übung 8: Entwurf eines Volladdierers ................................................................................92
Übung 9: Ripple Carry Adder..............................................................................................93
Übung 10: Zustandsautomaten ..........................................................................................94
Übung 11: Zeitverhalten von CMOS Schaltungen..............................................................95
Übung 12: Pipelining vs. Parallel Processing .....................................................................96
Übung 13: Strom- / Spannungskennlinie ............................................................................97
Übung 14: MOS-Transistoren in einer Schaltung ...............................................................97
Übung 15: Laden von Kapazitäten über MOS-Transistoren...............................................97
Übung 16: Dynamische Verlustleistung..............................................................................98
Übung 17: Schaltgeschwindigkeit CMOS Inverter..............................................................99
Übung 18: CMOS Logik......................................................................................................99
Übung 19: Organisation von DRAM-Speichern ................................................................100
Übung 20: Einfluss der Bitleitungskapazität bei DRAM ....................................................100
Digitale Schaltungen 1 - 6 -

Digitale Schaltungen 1
Einführung
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de
- 7 - Digitale Schaltungen 1

Einführung
Einführung
Digitale Schaltungen 1 – um was geht’s in diesem Kurs?
In Digitale Schaltungen 1 werden die Grundlagen digitaler Schaltungstechnik anhand von
Beispielen in Form von Funktionen, Baugruppen und Entwurfsprinzipien bei RISC (Reduced
Instruction Set Computer) Prozessoren vermittelt. Auf diese Weise soll der Bezug zwischen
Grundlagen digitaler Halbleiterschaltungen und deren Anwendung in komplexen Systemen in
der Praxis aufgezeigt werden.
Voraussetzung für Informations- und Datenverarbeitung in digitaler Halbleitertechnologie ist
die Möglichkeit zur Beschreibung der Daten in einem geeigneten Zahlensystem. Hierzu
führen wir im nächsten Kapitel das Rechnen im dualen oder binären Zahlensystemen ein.
Logikgatter wie AND, OR, NOT sind die Basisbaugruppen aller digitalen Schaltungen. Wir
werden zeigen, wie digitale Logik beliebiger Komplexität aus Basisgattern aufgebaut, mit
Boole‘scher Logik mathematisch formal beschrieben und nach definierten Regeln
funktionsneutral zum Zweck der Logikoptimierung umgeformt werden kann.
Im Unterschied zu kombinatorischen Logiknetzen können sequentielle Schaltwerke Daten
temporär speichern und arbeiten quasi „mit Gedächtnis“. Endliche Automaten sind eine weit
verbreitete Realisierungsform von sequentiellen Schaltwerken. Mittels dieser endlichen
Automaten werden gängige Methoden und Prinzipien, wie Fließbandverarbeitung und der
Einsatz paralleler Verarbeitungseinheiten zur Steigerung der Leistungsfähigkeit digitaler
Hardware erläutert.
Bei der Einführung dieser Grundlagen verweisen wir fortlaufend darauf, in welcher
Umsetzungsform diese Basisfunktionen mit RISC Prozessoren eingesetzt werden. RISC
Prozessoren sind die heute am weitesten verbreitete Klasse von Software programmierbaren
Rechenwerken. RISC Prozessoren werden in praktisch allen „Consumer Electronics“
(Unterhaltungselektronik), in so genannten eingebetteten Systemen, wie z.B. in der
Automobilelektronik oder medizinischen Geräten, bis hin zu Höchstleistungsrechnern
eingesetzt.
Konkret gehen wir dabei auf den Entwurf von arithmetischen Funktionen wie Addierer,
Subtrahierer und Multiplizierer, Datenpfad Pipelines sowie die Aufspaltung eines digitalen
Systems in Datenpfad und Kontrollpfad, als Beispiel für das häufig angewandte
Ingenieursprinzip von „Teile und herrsche!“, ein.
Weil leistungsfähige Computer nicht ohne leistungsfähige Speicher realisiert werden können,
führen wir in einem eigenständigen Kapitel die Grundlagen der wichtigsten
Halbleiterspeichertechnologien ein.
Literatur
Wir empfehlen das Folienmaterial zur Vorlesung, die vorliegenden Skript-Texte sowie die
Unterlagen aus der Zentralübung, den Tutor- und Onlineübungen - ergänzt durch
persönliche Aufzeichnungen - als primäre Referenz für die Prüfungsvorbereitung.
Die nachfolgend aufgeführte Liste von Büchern wurde teilweise zur Ausarbeitung der
Veranstaltung „Digitale Schaltungen 1“ herangezogen:
• Digital Integrated Circuits - A Design Perspective, J. Rabaey, Prentice Hall,
2003, 2nd Edition
• Digital Design – Principles and Practices, J. Wakerly, Prentice Hall,
2006, 4th Edition
Digitale Schaltungen 1 - 8 -

Einführung
• Grundlagen der Digitaltechnik, H. Lipp, J. Becker, Oldenbourg,
2008, 6. Auflage.
Diese Literatur bietet eine gute Möglichkeit, den Stoff weiter zu vertiefen. Die Lektüre der
Bücher ist allerdings für ein erfolgreiches Absolvieren der Prüfung nicht verpflichtend.
Bedeutung digitaler Schaltungen im täglichen Leben
Digitale Halbleiter sind als Hardware Basistechnologie und Treiber der Informations- und
Kommunikationstechnik (IKT) heutzutage allgegenwärtig. IKT Produkte verwenden in
vielfältiger Ausprägung digitale Rechenanlagen, die auf RISC Prozessorarchitekturen
aufgebaut sind. Digitale Rechensysteme können in IKT Systemen entweder explizit (in ihrer
Funktion als Rechner) oder implizit (als eingebettetes System) in größeren technischen
Systemen eingesetzt werden. Die hier aufgezählten Beispiele (Unterhaltungselektronik,
Kommunikationstechnik, Automobilelektronik und Internettechnologie) sind lediglich ein
kleiner Ausschnitt aus dem Anwendungsbereich digitaler Mikroelektronik. Diese Beispiele
veranschaulichen allerdings bereits das breite Spektrum der unterschiedlichen funktionalen
und nichtfunktionalen Anforderungen, die an IKT Systeme in ihrer Gesamtheit und an die
darin enthaltenen elektronischen Komponenten im Einzelnen gestellt werden. Der Entwurf
digitaler Schaltungen ist in der Regel ein multidimensionales Problem bei dem mehrere
Zielfunktionen gleichzeitig optimiert werden müssen. Teilweise können sich die gesetzten
Zielfunktionen sogar widersprechen. Beispiele für entgegenlaufenden Zielfunktionen sind:
Mehr Funktionalität bei geringeren Kosten, oder höhere Prozessorleistung bei geringerem
Energieverbrauch.
Digitale IT ist eingebunden in eine analoge Welt!
Obwohl Daten und Informationen in elektronischen Geräten in überwiegender Mehrheit in
digitaler Form gespeichert, verarbeitet und übertragen werden, so ist die physikalische
Umwelt dieser Systeme doch meist von Natur aus analog. Um beide Welten (Analog und
Digital) miteinander zu verbinden bedarf es entsprechender Signalwandler zwischen dem
analogen, d.h. zeit- und wertkontinuierlichen und dem digitalen, d.h. zeit- und wertdiskreten
Bereich.
Bei dem hier gezeigten integrierten System – einen sogenannten SoC (System on Chip) –
handelt es sich um eine zentrale Funktionskomponente, wie sie in heutigen Mobiltelefonen
häufig zum Einsatz kommt. Integrierte Schaltungen in Mobilfunkanwendungen sind ein gutes
Beispiel für die Notwendigkeit der gleichzeitigen Existenz von analogen und digitalen
Schaltungsanteilen auf einem gemeinsamen Chip. Auf diesem SoC sind hochkomplexe
Verarbeitungseinheiten für digitale Daten, wie z.B. eine MCU (Micro Control Unit), ein DSP
(Digital Signal Processor), größere Speicherbereiche (ROM: Read only Memory und SRAM:
Static Random Access Memory) zusammen mit anwendungsspezifischer Hardware (ASIC:
Application Specific Integrated Circuit) untergebracht. Diese Baugruppen bewerkstelligen die
sogenannte „Basisbandverarbeitung“ des Sprachsignals, übernehmen die Mobilfunkstandard
spezifischen Aufgaben zur Protokollverarbeitung und dienen ferner zur Realisierung der
heute zum Standard gewordenen „sekundären“ Funktionen eines Mobilfunktelefons wie PDA
(Personal Digital Assistant), Digitalkamera, Internet Browser, etc. In der linken unteren Ecke
befinden sich analoge Schaltungsanteile bestehend aus Verstärker, Filter und
Schwingkreisen, welche im Wesentlichen die drahtlose Funkschnittstelle realisieren. Es ist
durchaus typisch, dass die analogen Schaltungsanteile nicht mehr als 10-20 % der
gesamten Chipfläche eines derartigen Mixed-Signal SoC ausmachen. Dennoch, durch die
Möglichkeit analoge Schaltungsanteile in eine dominant-digitale integrierte Schaltung
integrieren zu können, wird nur ein einziger Chip benötigt. Andernfalls müsste für die gleiche
Funktionalität ein rein digitaler plus ein rein analoger Chip verwendet werden.
- 9 - Digitale Schaltungen 1

Einführung
Sensor- und Aktor-Schaltungen für mikromechanische Systeme, Videobildschirme bzw.
Displays allgemeiner Art, Audio Ein- und Ausgabeeinheiten, Schreib- / Leseköpfe für
Magnetplattenspeichersysteme, sowie drahtgebundene bzw. drahtlose Hochfrequenzschnittstellen
im RF (Radio Frequency) Bereich für Mobilfunkkommunikationseinrichtungen
sind eine Auswahl an Beispielen, wo das Zusammenspiel zwischen analoger und digitaler
Datenverarbeitung zur optimierten Realisierung fortschrittlicher Anwendungen unumgänglich
ist.
Positionierung: Analog – Digital
Grundsätzlich lassen sich analoge und digitale Signale wie folgt unterscheiden:
Analoge Signale sind hinsichtlich Zeitauflösung und Wertebereich kontinuierliche Signale, die
durch unendlich viele Signalpunkte dargestellt sind. Im Gegensatz dazu werden digitale
Signale durch zeit- und wertdiskrete Messpunkte mit begrenzter Genauigkeit dargestellt. Um
ein Analogsignal in ein zeit- und wertediskretes Digitalsignal umzuwandeln bedarf es der
Abtastung in äquidistanten Zeitpunkten, gefolgt von der anschließenden Quantisierung /
Rundung der Abtastwerte auf diskrete Werte des Messbereichs. Durch die Rundung entsteht
ein Quantisierungsfehler, der auf +/- ∆/2 (wenn ∆ einem Quantisierungsintervall entspricht)
begrenzt ist. Um das digitalisierte Signal später wieder in das ursprüngliche Analogsignal
rücktransformieren zu können muss die Abtastfrequenz f sample die Nyquist Bedingung: f sample ≥
2 x f max erfüllen (wobei f max den maximalen Frequenzanteilen im Analogsignal entspricht).
Eine genauere quantitative Analyse erfolgt in den entsprechenden Kapiteln der
Veranstaltung zur Signaldarstellung (Prof. Rigoll).
Neben dieser rein analogen bzw. digitalen Signaldarstellung gibt es auch noch die
Mischformen der zeitkontinuierlichen und wertdiskreten Darstellung bzw. der zeitdiskreten
und wertkontinuierlichen Darstellung. Letztere ist in der mittleren Abbildung dargestellt.
Hierbei werden zu äquidistanten Zeitpunkten exakte Signalwertabtastungen durchgeführt
und gespeichert.
Im Folgenden gehen wir auf eine qualitative Gegenüberstellung und Bewertung von analoger
und digitaler Signaldarstellung ein. Prinzipiell ist es durchaus möglich, auch im analogen
Bereich Datenverarbeitung vorzunehmen. Für bestimmte Funktionen ist eine analoge
Signalverarbeitung auch mit weniger Elementen und geringerem Aufwand realisierbar als
dies im digitalen Bereich möglich wäre. Nehmen wir als einfaches Beispiel eine
Integrationsstufe bestehend aus einem Widerstand-Kondensator (RC) Glied. Im Allgemeinen
ist es aber wesentlich einfacher mittels prozeduraler Rechenvorschriften Datenverarbeitung
im digitalen Bereich vorzunehmen. Digitale Datenverarbeitung bietet ein breites Spektrum an
Realisierungsvarianten. Angefangen bei der hochperformanten Umsetzung einer Funktion
als digitalen Schaltkreis bis zur flexiblen Programmierung digitaler Rechenanlagen.
Datenverarbeitungsleistung (Rechenoperationen pro Zeiteinheit) sind im digitalen Bereich
wesentlich leichter skalierbar als im analogen Bereich.
Noch markanter ist der Unterschied bei der Datenspeicherung. Bis heute ist es praktisch
unmöglich, analoge Signale mit ihrer unendlichen Auflösung im Zeit- und Wertebereich auf
„analogen Medien“ zuverlässig und nachhaltig zu speichern. Hingegen ist die Speicherung
digitaler Signale in verschiedensten Technologien (Halbleiter Flash-Sticks, DVD, schneller
Systemspeicher) heute gut beherrschbar und in einem weiten Bereich hinsichtlich
Datendichte und Zugriffsgeschwindigkeit skalierbar.
Die wesentlich bessere Signalintegrität (d.h. Robustheit gegen äußere Störungen wie z.B.
Rauschen) ist ein weiterer wichtiger Grund für die bessere, billigere und einfachere
Verarbeitung und Speicherung von Signalen im digitalen Bereich. Digitale Signale können
mit Prüfsummen einfach und effektiv gegenüber ungewollten Datenmanipulationen geschützt
werden, bzw. gestörte Daten können relativ einfach wieder rekonstruiert werden. Letztlich
kommt noch hinzu, dass der Aufwand zum Entwurf digitaler Systeme im Vergleich zum
Digitale Schaltungen 1 - 10 -

Einführung
Entwurf analoger Systeme wesentlich besser automatisierbar und demzufolge
kosteneffizienter ist.
Analoger Datentransport ist hingegen aufgrund höchstmöglicher Bitraten, d.h. übertragene
Information pro Zeiteinheit und bestmöglichem Verhältnis zwischen Signal- und elektrischer
Verlustleistung dem Datentransport im Digitalbereich mittels breiter Datenbusse überlegen.
Aus der Sicht des integrierten Systementwurfs gilt daher häufig die Devise: „Versuche so
viele Funktionen wie technisch möglich als digitale oder programmierbare Einheiten zu
realisieren, und beschränke die analogen Schaltungsanteile auf die Anteile, welche aufgrund
von Leistungs-, Energie- oder Stromstärke-Vorgaben nicht anders zu realisieren sind.“
Vorschau auf Vorlesungskapitel
Digitale Zahlen- und Signalwertdarstellung
Im folgenden Kapitel der Vorlesung gehen wir auf Zahlensysteme, bzw. die digitale Zahlenund
Signaldarstellung als Voraussetzung für digitale Datenverarbeitung näher ein. Einleitend
hatten wir bereits erläutert, digitale Datenverarbeitung basiert auf zeit- und wertdiskreten
Metriken, welche üblicher Weise mittels eines Stellenwertsystems mit passendem Alphabet /
Symbolumfang dargestellt werden. Das naheliegendste Alphabet für elektronische digitale
Datenverarbeitung besteht aus den Symbolen „0“ und „1“, welches als „Spannung“ / „keine
Spannung“ oder als „Stromfluss“ / „kein Strom“ dargestellt werden kann. Im Unterschied zu
dem für uns gewohnten Dezimalsystem mit den 10 Ziffern 0 bis 9, besteht also das
Stellenwertsystem für digitale elektronische Datenverarbeitung aus nur 2 Symbolen, 0 und 1.
Ein Stellenwertsystem mit zwei Symbolen – oder zur Basis 2 – wird als Binärsystem
bezeichnet.
Wir werden zeigen, wie positive und negative ganzzahlige Zahlen, rationale und reelle
Gleitkommazahlen im Binärsystem dargestellt, und wie Zahlen zwischen beliebigen
Stellenwertsystemen umgewandelt werden können. Stehen N Stellen für einen zu W ref
normalisierten digitalisierten Signalwert B zur Verfügung, so beträgt die Auflösung / das
Quantisierungsintervall Q = 2 -N x W ref . Damit lässt sich das ursprüngliche Analogsignal in
einem Wertebereich zwischen –Q/2 und W ref – Q/2 mit einem auf +/-Q/2 begrenzten
Quantisierungsfehler darstellen. Wir werden ferner zeigen, wie mit Binärzahlen gerechnet
(addiert, subtrahiert, multipliziert) wird.
MOSFET Transistor und CMOS Inverter
MOSFET Transistoren bilden die funktionalen Basisbausteine aus denen alle digitalen
Funktionen höherer Ordnung (Elementarlogikgatter, Register, Schaltnetze, Schaltwerke, etc.)
aufgebaut sind. Demzufolge bestimmen die Funktions- und Performanz-Charakteristika von
MOSFET Transistoren unmittelbar das Verhalten und die Leistungsmerkmale digitaler
Komponenten höherer Ordnung. Wenn auch in der heutigen Praxis des digitalen
Schaltungsentwurfs nicht mehr auf Transistorebene entworfen wird (sondern aus Gründen
der Effizienz bevorzugt auf höheren Abstraktionsebenen mit komplexeren Bauelementen
gearbeitet wird), ist ein solides Verständnis der statischen und dynamischen Funktionsweise
von MOSFET Transistoren und der Zusammenhänge zwischen Transistorparametern und
Schaltgeschwindigkeit sowie Verlustleistung unverzichtbar.
Digitale Datenverarbeitung: Kombinatorische Schaltnetze
Bei digitaler Datenverarbeitung lassen sich sämtliche Aufgaben und
Verarbeitungsanweisungen auf (boole’sche) Logikgleichungen bzw. auf Sequenzen von
Logikoperationen zurückführen. Digitale Verarbeitungsanweisungen schließen arithmetische
Operationen (Addition, Subtraktion, Multiplikation, Division) ebenso ein wie
- 11 - Digitale Schaltungen 1

Einführung
Vergleichsoperatoren (>, >, =, ≤, ≠). Zum Beispiel repräsentiert die auf dieser Folie gezeigte
logische Gleichung den algebraischen Ausdruck für den Summationsausgang S eines 1-Bit
Volladdierers mit den Operandeneingängen A, B und C in (wobei C in den Übertragseingang
(carry) der vorherigen Additionsstufe darstellt). Eine Wahrheitstabelle (links), welche die
Werte der Ausgangsvariablen für alle Kombinationen von Eingangswerten tabellarisch
auflistet, ist eine äquivalente Darstellungsform zur boole’schen Logikgleichung. Eine weitere
Darstellungsalternative zu logischen Gleichungen, die nun bereits einen sehr starken Bezug
zur elektronischen Realisierung in Halbleitern hat, ist ein kombinatorisches Schaltnetz. Ein
kombinatorisches Schaltnetz besteht aus elementaren Logikgattern (UND, ODER, NICHT-
UND (NAND), NICHT-ODER (NOR), EXKLUSIVES ODER (EXOR)), welche derart
untereinander und mit den Eingangssignalen (-variablen) verknüpft sind, dass sie ein gemäß
der zu Grunde liegenden Gleichung äquivalentes Ausgangssignal generieren. Die vierte und
für unsere Zwecke letzte Darstellungsalternative für logische Ausdrücke ist das
Zeitdiagramm (timing waveform). Im Zeitdiagramm werden die Ein- und Ausgänge gemäß
ihrem binären Signalwert („0“, niedriger Spannungspegel; „1“, hoher Spannungspegel)
dargestellt. Ausgangssignale folgen den bereits in der Wahrheitstabelle ermittelten Werten.
Als zusätzliche Information wird aus dem Zeitdiagramm die Signalverzögerung, welche nach
Änderung eines Eingangssignals bis zur Aktualisierung des/der Ausgangssignal(e) benötigt
wird, sichtbar. Nur idealisierte Logikgatter schalten „undendlich schnell“ (mit 0 Verzögerung),
reale Gatter weisen stets eine Verzögerung (Latenz) auf bis der Wert des Ausgangs eines
Gatters dem neuen Wert am Eingang folgt.
Im Kapitel „Kombinatorische Schaltnetze“ werden wir lernen, wie beliebige boole’sche
Logikausdrücke systematisch in äquivalente Logikgatterschaltnetze überführt werden
können. Wir werden zeigen, wie mehr-bit Arithmetikoperationen schaltungstechnisch
realisiert und wie redundante (d.h. überspezifizierte) Logikausdrücke optimiert werden
können. Verzögerungszeiten von verschalteten Logikgattern haben maßgeblich Einfluss auf
die Schaltgeschwindigkeit (und, wie wir im nachfolgenden Kapitel sehen werden, somit auf
die Betriebsfrequenz) von Schaltnetzen. Deshalb wird auch besonderer Nachdruck auf die
Zeitanalyse (timing analysis) von Schaltnetzen, als Ausgangspunkt für Performanz-
Optimierung von digitalen Schaltnetzen, gelegt.
Digitale Datenverarbeitung: Sequentielle Schaltwerke
Während bei kombinatorischen Schaltnetzen die Werte der Ausgänge unmittelbar von den
Werten der Eingänge abhängen (formal: O(t) = f( I(t) ) ), können die Ausgangswerte bei
sequentiellen Schaltwerken auch von zeitlich zurückliegenden Eingangswerten abhängen
(formal: O(t) = f( I(t, t–kx∆t) , mit k sei eine positive natürliche Zahl und ∆t = 1/f sei die
Periode der Betriebsfrequenz f des Schaltwerks). Schaltwerke besitzen also im Unterschied
zu Schaltnetzen ein Gedächtnis in Form von Registern / Speicherelementen. Von daher
kann man sich allgemein ein Schaltwerk auch als ein um eine (mehr-bit) Registerstufe
erweitertes Schaltnetz vorstellen. Die Registerstufe kann z.B. die Ausgänge des
Schaltnetzes zwischenspeichern und teilweise wieder als Eingänge für das kombinatorische
Schaltnetz zur Verfügung stellen. Mittels derartiger Rückkopplungen können sequentielle
Tiefen (zurückliegende Abhängigkeiten k) beliebiger Tiefe erzeugt werden.
Register oder Flip-Flop Speicherglieder bilden die maßgebliche (schaltungstechnische)
Erweiterung bei Schaltwerken gegenüber Schaltnetzen. Register sind im Unterschied zu
Logikgattern getaktete Schaltelemente, die zu einem bestimmten, vordefinierten Zeitpunkt
(z.B. koinzident mit der steigenden Flanke des Taktsignals clk) den Signalwert vom Eingang
des Register D an dessen Ausgang Q übernehmen (siehe Schaltsymbol und Logiktabelle).
Das Verständnis für die zeitlich richtige Beschaltung eines Registers ist Grundvoraussetzung
für einen erfolgreichen Entwurf korrekter Schaltwerke. Um den Eingangssignalwert D richtig
an den Ausgang Q übertragen zu können muss für eine aus dem Datenblatt des Registers
ersichtliche Zeitdauer t setup vor der steigenden Flanke das Eingangssignal D stabil sein (d.h.
es dürfen während der Setup-Zeit keine weiteren Signaländerungen auf D erfolgen).
Digitale Schaltungen 1 - 12 -

Einführung
Desweiteren dürfen keine Signalwechsel auf D während der Hold-Zeit nach der steigenden
Flanke (t hold ) erfolgen. Werden diese beiden Bedingungen erfüllt, stellt sich spätestens zum
Zeitpunkt t c2q nach dem Taktflankenübergang der neue Signalwert am Ausgang Q ein.
Im Kapitel „Sequentielle Schaltungen“ wird die im vorherigen Kapitel eingeführte Zeitanalyse
auf Schaltungen mit Registerelementen erweitert. Diese Untersuchungen führen und
begründen Techniken zur Steigerung der Leistungsmerkmale (Performanz, Taktrate)
digitaler Schaltungen wie Fließbandverarbeitung oder parallele Verarbeitungseinheiten. Die
konsequente Trennung von Daten- und Kontrollpfad, deren korrekte Umsetzung eng mit der
Zeitanalyse sequentieller Schaltungen verbunden ist, ist ein weit verbreitetes
Strukturierungsprinzip komplexer digitaler Systeme.
Speicherung Digitaler Daten
Voraussetzung zur Verarbeitung digitaler Daten ist deren temporäre oder permanente
Speicherung zum Zweck der Weiterverarbeitung oder des Informationsabrufs zur Darstellung
der Inhalte. Die Leistungskenngrößen zur Datenspeicherung, d.h. die Zugriffsverzögerungen
und Datenraten zum Ablegen und Abruf von Informationen aus Speichermedien beeinflusst
maßgeblich die erzielbaren Leistungskenngrößen des gesamten Prozesses der
Datenverarbeitung.
Vor diesem Hintergrund ist es wichtig zu vermitteln, welche unterschiedlichen Charakteristika
und Einflüsse unterschiedliche Speichertechnologien auf die Leistungskenngrößen von
Halbleiterspeicher haben. Unterschiedliche Speichertechnologien unterscheiden sich in
erster Linie im Aufbau der elementaren Speicherzelle. Die globale Struktur, mit der aus einer
Vielzahl von elementaren Speicherzellen ein größeres Speicherarrays aufgebaut wird, ähnelt
sich bei allen Speichertypen. In dem entsprechenden Kapitel der Vorlesung werden wir den
Aufbau der am häufigsten verwendeten Speicherzellen – SRAM, DRAM, ROM und Flash –
im Detail untersuchen und den Zusammenhang zwischen Aufbau der Speicherzelle und die
daraus resultierenden Einflüsse auf Speicherdichte, Zugriffslatenz und Datentransferrate
ableiten. Bei Prozessorsystemen kommen meist unterschiedliche Speicherarten, die nach
einer systematischen Speicherhierarchie geordnet sind, zum Einsatz. Wir werden
analysieren, warum die üblicherweise eingesetzte Speicherhierarchie sinnvoll ist.
Abschließend werden Techniken zur Steigerung der Zuverlässigkeit der gespeicherten
Information vorgestellt.
Grundlagen der CMOS Skalierung
Der nunmehr über fünf Jahrzehnte kontinuierlich anhaltende Fortschritt und die heutige
Führungsposition digitaler Mikroelektronik kann im Wesentlichen auf die stete Reduktion der
Abmessungen des CMOS MOSFET Transistors zurückgeführt werden. Wenn man einen
integrierten MOSFET Transistor als Rechteck abstrahiert und sowohl die Länge, als auch die
Breite dieses Rechtecks von CMOS Generation zu CMOS Generation um den Faktor √2
reduziert, dann verdoppelt sich die Integrationsdichte mit jeder CMOS Generation. Die Kunst
bestand und besteht darin, diesen Schrumpfungsprozess immer wieder zu wiederholen
(siehe Moore’sches Gesetz im folgenden Abschnitt). Zwischen 1958, der Geburtsstunde der
ersten integrierten Schaltung in Form von einigen wenigen FET Transistoren auf einem
gemeinsamen Halbleitersubstrat, und 2002 konnte die Integrationsdichte um einen Faktor
von > 10 7 gesteigert werden. Dieser Umstand erlaubt es heute Hochleistungsprozessoren,
wie z.B. einen PowerPC 970 mit 52 Millionen MOSFET Transistoren und einer
Betriebsfrequenz von fast 2 GHz, auf einem einzigen Siliziumträger von weniger als 2 cm 2 zu
realisieren.
Eine alternative Darstellung der Führungsrolle digitaler Halbleiter als Basistechnologie der
IKT – dieses Mal mehr unter wirtschaftlichen Gesichtspunkten – zeigt die Folie
„Rechenleistung für $ 1000 …“. Hier werden unterschiedliche Technologien anhand der für
- 13 - Digitale Schaltungen 1

Einführung
einen Gegenwert von US Dollar 1.000 erhältlichen Rechenleistung verglichen. Integriere
Halbleiter sind seit vier Jahrzehnte konkurrenzlos führend und erzielten über diesen Zeitraum
ein exponentielles Wachstum in der Rechenleistung. Es ist absehbar, dass innerhalb der
nächsten 10 – 15 Jahren noch keine Nachfolgetechnologie (z.B. Nanotechnologie) in der
Lage sein wird integrierte Halbleiter abzulösen.
Moore’sches Gesetz – Die positiven Seiten
Als Halbleiterpionier und Mitgründer von Intel Inc. hat Gordon Moore bereits in der Mitte der
60er Jahre die Vorhersage gewagt, dass sich die Zahl der Transistoren pro Chip alle 18 bis
24 Monate verdoppeln wird. Diese Verdopplung der Transistoren bei konstanter Chipfläche
ist eine direkte Konsequenz der geraden beschriebenen Reduktion der charakteristischen
Strukturgröße, d.h. der Drain-Source Kanallänge L min , von MOSFET Transistoren um den
Faktor √2 in Länge und Breite. Da diese Vorhersage, basierend auf empirischen
Beobachtungen während den ersten Generationen integrierter Schaltungen, sich im
Wesentlichen bis heute bestätigt hat (und voraussichtlich auch noch mindestens ein
Jahrzehnt Gültigkeit behalten wird), wird sie häufig als Moore’sches Gesetz zitiert.
Von den positiven Auswirkungen dieser Entwicklung profitieren wir als Verbraucher der
Mikroelektronik unmittelbar. In unseren MP3 Playern haben wir mehr nichtflüchtige
Speicherkapazität verfügbar, als es vor wenigen Jahren in Rechenservern in Form von
Harddiscs üblich war. Wir beobachten einen exponentiellen Preisverfall (pro gespeichertem
Bit an Information) bei Speichermodulen für digitale Kameras und Personal Computer. Die
Rechenleistung, die wir heute in mobilen Endgeräten wie SmartPhones oder PDAs in der
Westentasche herumtragen, übersteigt die Leistungsfähigkeit von Arbeitsplatzrechnern von
vor 5-7 Jahren.
Die Grafik zeigt den exponentiellen Anstieg der Chipkapazität, ausgedrückt als Anzahl
Transistoren pro Chip, für DRAM (Dynamischer Schreib-Lesespeicher) und
Mikroprozessoren über die vergangenen Jahrzehnte. Anmerkung: In einer halblogarithmischen
Darstellung (logarithmische Ordinate mit Chipkapazität und lineare Abszisse
mit Jahreszahlen) entspricht eine ansteigende Gerade einer exponentiellen Zunahme. Die
Integrationsdichte von Mikroprozessoren steigt langsamer als die von DRAM Speicher weil
DRAM Speicher von seiner Struktur her einen homogeneren und demzufolge kompakteren
Aufbau besitzt. Einhergehend mit dem exponentiellen Anstieg der Chipkapazitäten zeigen
die Transistorkanallängen L min und die Preise von DRAM Speicher (gemessen an jedem
gespeicherten Bit) einen exponentiellen Abfall.
Moore’sches Gesetz – Die Herausforderungen
Aus dem Moore’schen Gesetz ergeben sich neben den beschriebenen Vorteilen auch eine
Reihe von Nachteilen bzw. Herausforderungen. Die unter technischen Gesichtspunkten
gravierendste Konsequenz aus der stetig zunehmenden Zahl der Transistoren pro
konstanter Chipfläche ist die Entwicklung bei der Verlustleistungsdichte und der absoluten
Verlustleistung pro Chip. Wir werden im Kapitel „CMOS Inverter“ zeigen, dass die
dynamische Verlustleistungsdichte (Verlustleistung pro Fläche) proportional zur Anzahl N der
MOSFET Transistoren pro Fläche, zur Betriebsfrequenz f, zur Lastkapazität pro Transistor C
sowie zum Quadrat der Versorgungsspannung V DD ist.
P ×
2
/ A ~ N × C × f Vdd
Eine Reduktion der Transistorabmessungen resultiert in einer Verringerung von C um den
Faktor √2. Allerdings erhalten wir durch die Reduktion der Transistorabmessungen auch
doppelt so viele MOSFET Transistoren pro Fläche, die bei möglichst höherer
Betriebsfrequenz f betrieben werden. Diese Faktoren führen dann letztendlich seit
Generationen von CMOS Technologien zu einer effektiven Zunahme der
Digitale Schaltungen 1 - 14 -

Einführung
Verlustleistungsdichte P/A. Ein Pentium-II Prozessor hatte bereits im Jahr 1996 eine
Verlustleistungsdichte von 10 W/cm 2 , ein Wert, der einer heißen Herdplatte entspricht.
Gemäß der ITRS Abschätzung von 1999 wäre beim damaligen Stand der Kenntnis im Jahr
2006 eine Verlustleistungsdichte vergleichbar mit einem Atomreaktor zu erwarten gewesen.
Massive Anstrengungen im Bereich Low-Power Entwurf haben diese düstere Vorhersage
nicht Realität werden lassen. Heute ist Forschung im Bereich energieeffizienter
Halbleiterbauteile und Low-Power Technologien auf allen Abstraktionsebenen der
Mikroelektronik ausschlaggebend für eine erfolgreiche Fortsetzung des Moore’schen
Gesetzes.
Die Zunahme der Entwicklerproduktivität (gemessen in Anzahl verbauter Transistoren pro
Zeit) hinkt mit einer (beachtlichen) 20%igen Steigerung jährlich dem MOSFET
Kapazitätswachstum von annähernd 55% pro Jahr hinterher. Die Folgen sind: Größere
Entwicklerteams benötigen längere Entwicklungszeiten um die nächsten Chip-/
Produktgenerationen bereitzustellen. Dies führt zu einer massiven Steigerung der
Entwicklungskosten und zu einer Verringerung der Gewinnmargen. Dieses Phänomen wird
„Produktivitätslücke“ (productivity gap) genannt und erweist sich als die nachhaltigste
wirtschaftliche Herausforderung für die Fortsetzung des Moore’schen Gesetzes heraus.
Weitere Herausforderungen, die sich ebenfalls unmittelbar aus dem abnehmenden
Strukturgrößen neuer CMOS Generationen ergeben, sind:
• Höhere Herstellungskosten aufgrund aufwändigerer Fertigungsprozesse.
• Reduzierte Zuverlässigkeit des Schaltverhaltens von MOSFET Transistoren aufgrund
der abnehmenden Zahl beteiligter Ladungsträger.
CPUs in IKT Systemen
Grundsätzlich bestehen kaum architekturelle Unterschiede zwischen low-end RISC CPUs in
eingebetteten Systemen und high-end Prozessoren in Rechenservern. Heute machen
allerdings CPUs, die in eingebetteten Systemen in Kombination mit spezifischen
Hardwarebeschleunigern verbaut werden, über 90% aller verbauten Prozessoren aus. Die
meisten in der Praxis eingesetzten Prozessoren werden also gar nicht als eigentliche
Rechner wahrgenommen.
Bestandteile eines RISC Mikroprozessorsystems
Die wesentlichen Funktionseinheiten eines auf einem RISC Mikroprozessor basierten
Rechnersystems sind neben dem eigentlichen Prozessor:
• Das Speicher-Subsystem des Rechners.
• Ein Ein-/Ausgabesystem, über welches der Rechner mit seiner Umwelt
kommuniziert.
• Ein Verbindungsnetz, in der Regel ein Bussystem, welches den Prozessor mit dem
Speicher- und Ein-/Ausgabesystem verbindet.
Der Prozessor selbst besteht aus dem Rechenwerk, in dem die elementaren Instruktionen
oder Operationen des Prozessor ausgeführt werden, dem Register-Satz, welcher die
Operanden und Zwischenergebnisse der Rechenoperationen zwischenspeichert, den Level-
1 (L1) Caches für Daten und Programmcode sowie einem Steuerwerk, dessen Aufgabe es
ist, alle Untergruppen des Prozessors in ihrem Zusammenwirken zu koordinieren.
Charakteristisch für RISC Prozessoren, z.B. Power PC, ARM oder MIPS, im Unterschied zu
einem CISC (Complex Instruction Set Computer) ist, dass alle arithmetischen und logischen
- 15 - Digitale Schaltungen 1

Einführung
Operationen ausschließlich auf Register-Operanden ausgeführt werden. Zugriffe auf den
Systemspeicher werden über separate load (ld)/store (st) Operationen abgewickelt.
Das Speichersubsystem besteht üblicherweise aus einem Read Only (ROM) Boot-Segment
zum starten des Prozessorsystems, Random Access Memory (RAM) mit wahlfreien
Lese/Schreibzugriff sowie einem über die Ein-/Ausgabeeinheit zugänglichen dynamischen
(DRAM) Speicher für größere Datenmengen. Ein „Cache“ ist eine spezielle Form von
lokalem Speicher, die einen begrenzten Adressbereich des Hauptspeichers temporär näher
an der CPU ablegt. Auf diese Weise wird die Zugriffslatenz auf die im Cache enthaltenen
Datensätze verringert. Höhere Prozessorleistung hängt immer unmittelbar mit höherer
Zugriffsgeschwindigkeit auf die Daten zusammen.
RISC Instruktions-Phasen
Mikroprozessoren agieren heute allesamt nach dem Fließbandprinzip, d.h., einzelne
Instruktionen werden nicht in einem einzelnen Verarbeitungsschritt ausgeführt sondern in
mehrere Instruktions-Phasen unterteilt. Jede Instruktionsphase wird in der Regel in einer
Taktperiode T = 1/f cpu des Prozessortaktes ausgeführt, wobei f cpu die Betriebsfrequenz des
Prozessors angibt. Die typischen Instruktions-Phasen eines einfachen RISC Prozessors
sind:
• Instruction Fetch (IF): Der Programmzähler (instruction counter) ist ein spezielles
Register, welches die Adresse der nächsten auszuführenden Instruktion im
Programmspeicher anzeigt. Während der Instruction-Fetch-Phase wird die nächste
auszuführende Instruktion in ein CPU-internes Register geladen. Falls sich die
Instruktion im Cache der RISC CPU befindet kann diese Phase innerhalb einer
Taktperiode abgeschlossen werden.
• Instruction Decode (ID): In der Steuereinheit werden der binär codierte Instruktionscode
und die dazugehörigen Operandenregister decodiert. Die Aktivierung der
entsprechenden Steuersignale zur Adressierung der Operanden und der passenden
Ausführungseinheit wird vorbereitet.
• Operand Fetch (OF): Die Operanden werden aus dem Registerblock in die ALU
(arithmetic logic unit) und das Akkumulatorregister geladen.
• Execution (EX): Die passende Ausführungseinheit innerhalb der ALU führt die
eigentliche Instruktion aus und speichert das Ergebnis wiederum im
Akkumulatorregister.
• Write Back (WB): Der Inhalt des Akkumulators wird in das (Ergebnis-)Register der
Instruktion zurück geschrieben.
Für den Zugriff auf Speicherinhalte im Systemspeicher stehen bei einem RISC Prozessor
zwei spezielle load/store (ld/st) Befehle zur Verfügung.
Das Innenleben eines RISC Prozessors
Auf dieser Folie sind 2 Prozessoren aus unterschiedlichen Anwendungsspektren gezeigt.
Beim linken Chipfoto handelt es sich um einen Hochleistungsprozessor der POWER-Familie
von IBM. In der rechten Darstellung um einen low-end Soft-Core Prozessor, wie er in XILINX
FPGAs verbaut ist. Da es sich bei beiden Prozessoren um RISC Architekturen handelt,
bestehen sie im Wesentlichen aus äquivalenten Funktionsblöcken.
In dieser Vorlesung wollen wir spezielles Augenmerk auf die Anwendung der Grundlagen
digitaler Schaltungen innerhalb verschiedener Baugruppen von RISC Prozessoren legen.
Digitale Schaltungen 1 - 16 -

Einführung
Aufgaben
1. Nennen Sie den wesentlichen Unterschied zwischen einem analogen und einem
digitalen Signal.
2. Wieso wird bei integrierten Schaltungen versucht, einen Großteil der Verarbeitung
digital auszuführen? Wo werden analoge Schaltungsteile eingesetzt?
3. Wieso kommt es bei der Umwandlung von analogen zu digitalen Signalen zu
Fehlern?
4. Beschreiben Sie die Kernaussage des Mooreschen Gesetzes.
5. Welches sind die größten Herausforderungen bei der fortschreitenden Entwicklung
von ICs?
6. Nennen Sie die wesentlichen Bestandteile eines Mikroprozessor-Systems.
- 17 - Digitale Schaltungen 1

Einführung
Lösungen
1. Ein digitales Signal ist im Unterschied zu einem analogen Signal zeit- und
wertdiskret. Zeitdiskret bedeutet hierbei, dass nur zu bestimmten Zeitpunkten ein
Wert übernommen wird (üblicherweise mit festem Zeitabstand zwischen zwei Werten
= Takt). Wertdiskret bedeutet, dass es nur eine endliche Menge an möglichen Werten
gibt.
2. Eine digitale Verarbeitung ist aus verschiedenen Gründen wesentlicher einfacher zu
erreichen, als eine analoge. Dies schließt neben den einfachen Rechenregeln, die
sehr gute Datenspeicherbarkeit, eine hohe Signalintegrität und einen verhältnismäßig
geringen Entwurfsaufwand für digitale Schaltungen mit ein. Analoge Schaltungsteile
werden daher meist nur wo unbedingt notwendig verwendet, insbesondere an den
Schnittstellen zur Außenwelt.
3. Analoge Signale besitzen einen kontinuierlichen Wertebereich, Digitale dagegen nur
einen Diskreten. Jeder digitale Wert repräsentiert dabei einen analogen Bereich mit
Quantisierungsschritt Δ (= 2-N Vref). Hierbei kann es zwangsläufig zu
Quantisierungsfehlern kommen. Dieser ist umso kleiner, je mehr Bits zur Umsetzung
verwendet werden, je mehr Zwischenstufen also zur Verfügung stehen. Bsp: Bei
einer Referenzspannung Vref von 8V und 3 Bit Auflösung entspricht jede Erhöhung
des digitalen Wertes um 1 einen Sprung um 1V. Bei 3,4V wird der Wert also zu 011b
(also 3V) umgesetzt. Hierbei entsteht ein Fehler von 0,4V. Der maximale Fehler
entspricht ±0,5V.
4. Das Mooresche Gesetz sagt aus, dass sich die Transistordichte - also die Anzahl der
Transistoren pro Flächeneinheit - in etwa alle 18 bis 24 Monate verdoppelt.
5. Verlustleistung, Design-Produktivität, Herstellungskosten.
6. Prozessor, Bus, Speicher, Ein-/Ausgabe (IO).
Digitale Schaltungen 1 - 18 -

Digitale Schaltungen 1
Zahlensysteme
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de
- 19 - Digitale Schaltungen 1

Zahlensysteme
Zahlensysteme
Lernziele
In diesem Kapitel werden die grundlegenden Formen zur Darstellung digitaler Daten und
Signale in integrierten Schaltungen und elektronischen Rechenanlagen vermittelt. Hierzu
werden verschiedene polyadische (d.h. auf Stellenwertigkeit basierende) Zahlensysteme
eingeführt und Konvertierungsverfahren zwischen diesen Zahlensystemen erörtert. Darauf
aufbauend werden Ausführungsvorschriften für grundlegende Rechenoperationen (Addition,
Subtraktion, Multiplikation) im Binärsystem vorgestellt. Das Kapitel schließt mit einer
Gegenüberstellung von Zahlendarstellungen im Festkomma- und Gleitkommaformat.
Gleitkommazahlen werden immer dann bevorzugt angewendet, wenn mit begrenzter Anzahl
von Stellen ein möglichst großer Wertebereich darzustellen ist.
Das Innenleben eines Prozessors
In Bezug auf unser RISC Prozessormodell spielt die Zahlen- / Datendarstellung für all
diejenigen Funktionsblöcke zur Datenspeicherung (SRAM Speicher, Registerfile) sowie der
Verarbeitungseinheit (ALU) eine zentrale Rolle.
Polyadische Zahlensysteme
Bereits die alten Ägypter nutzten ein Zahlensystem zur Basis 10. Allerdings ähnlich wie das
römische Zahlensystem ohne Stellenwertigkeiten. In Zahlensystemen ohne Stellenwertigkeit
war die Berechnung von Multiplikation, Division oder Wurzelziehen aufgrund fehlender
systematischer Rechenvorschriften einer handvoll von Experten vorbehalten. Seit dem 12.
Jahrhundert hat sich in Europa das aus Indien und Arabien (8. Jahrhundert) stammende
dezimale polyadische Zahlensystem durchgesetzt.
Ein polyadisches Zahlensystem ist gekennzeichnet durch:
• Null ist eine gültige Ziffer, die an jeder Stelle einer Zahl stehen kann und den
positiven vom negativen Wertebereich trennt
• Jede Ziffer einer Zahl besteht aus einer begrenzten Menge von r-1 Symbolen
• Jede Position oder Stelle i einer Zahl hat eine spezifische Wertigkeit r i
• Der Dezimalpunkt trennt Zahlen größer 1 von Zahlen kleiner 1
• Die Ziffer direkt links neben dem Dezimalpunkt hat die Positionsnummer 0 und die
Stellenwertigkeit 1
Der Wertebereich einer Zahl mit p Vorkomma- und n Nachkommastellen reicht von 0 bis
r p - r -n . Die kleinstmögliche positive darstellbare Zahl mit n Nachkommastellen ist r -n .
Zahlensysteme: Binärsystem
In der Welt der digitalen Schaltungen und Rechensystemen werden einzelne Ziffern mit 0
oder 1 (hoher Spannungspegel oder niedriger Spannungspegel) dargestellt. Jede Ziffer ist
wertdiskret und kann nur einen aus diesen zwei möglichen Zuständen einnehmen. Es
handelt sich folglich um ein binäres polyadisches Zahlensystem zur Basis 2. Die einzelnen
Ziffern im binären Zahlensystem werden auch als Bits bezeichnet. Die Ziffer oder das Bit
höchster Ordnung mit dem Wert 1 wird als MSB (Most Significant Bit), die Ziffer oder das Bit
niedrigster Ordnung mit dem Wert 1 nach dem Komma als LSB (Least Significant Bit)
bezeichnet.
Digitale Schaltungen 1 - 20 -

Zahlensysteme
Zahlensysteme: Octal- und Hexadezimalsystem
Octal- (zur Basis 8) und Hexadezimalsysteme (zur Basis 16) sind gängige und kompakte
Darstellungen von Multi-Bit Zahlen in digitalen Systemen. Sie werden häufig zur
kompakteren Darstellung von Binärzahlen oder zu Dokumentationszwecken benutzt. Da wir
in dem für uns üblichen Dezimalsystem lediglich 10 Ziffern unterscheiden, wird die
Ziffernkette zur Darstellung von Hexadezimalzahlen nach der Ziffer 9 mit den ersten
Buchstaben des Alphabets (A bis F) fortgesetzt. Die Basen des Octal- und
Hexadezimalsystems entsprechen jeweils 2er Potenzen. Demzufolge lassen sich
Binärzahlen leicht in Octal- oder Hexadezimalzahlen umwandeln und umgekehrt. Um von
einer Binär- zu einer Octaldarstellung zu gelangen bildet man jeweils 3er Gruppen von Bits
(beginnend mit dem LSB und evtl. mittels Auffüllen von Nullen beim MSB). Jede 3er Gruppe
steht für eine Octalziffer. Zur Umwandlung von Binärzahlen in Hexadezimalzahlen werden
entsprechend 4er Gruppen von Bits gebildet. Der Übergang von Octal- oder
Hexadezimalzahlen zu einer Binärdarstellung ist ebenso einfach: Jede Octal-/
Hexadezimalzahl wird in eine 3er/4er Gruppe an Bits expandiert.
Zahlenkonvertierung Dezimal nach Basis r
Zur Ableitung der Umwandlungsvorschrift für ganzzahlige Dezimalzahlen nach einer
beliebigen Basis r stellen wir die „Summen der Radix-Potenzen“ Darstellung einer Zahl zur
Basis r alternativ als verschachtelte Produktterme dar.
Z
p−1
i
10
= ∑ r ⋅ di
= d
p−1)
⋅ r + d
p−2)
⋅ r + ...) ⋅r
+ d1)
i=
0
((...( ⋅ r + d
Eine Division der Zahl Z durch die Basis r führt zu einem Quotienten Q 1 mit dem Rest d 0. Eine
fortgesetzte Division der so entstehenden Quotienten durch die Basis r ergibt die folgenden
Ziffern d 1 bis d p-1 dargestellt von recht nach links (von Ziffern niedriger zu Ziffern höherer
Ordnung). Dieses Verfahren wird nun anhand dreier Beispiele für Binär- Octal und
Hexadezimalsysteme veranschaulicht.
Die Umwandlung des nicht ganzzahligen Anteils einer Dezimalzahl nach einer beliebigen
Basis r erfolgt durch wiederholte Multiplikation der Zahl Z zu Produkten P i und Abspaltung
des jeweilig entstehenden Übertrags d -i .. Hierzu finden sich ebenfalls drei Beispiele im
Folienmaterial zur Vorlesung.
Binäre Addition
Nach der Zahlendarstellung kommen wir nun zu den elementaren Rechenoperationen.
Zunächst betrachten wir die binäre Addition. Die Rechenregeln für die Addition zweiter
Binärzahlen folgen dem gleichen Schema wie das in der Grundschule erlernte Verfahren für
die Addition von Dezimalzahlen. Einziger Unterschied - und das macht Rechnen mit
Binärzahlen einfacher als mit Dezimalzahlen - der Wertebereich einer Ziffer endet bereits
bei 1.
Beginnend mit dem LSB (dem niederwertigsten Bit) werden die einzelnen Bits der beiden
Summanden addiert. Falls sich eine Bitsumme von größer gleich 2 (dem Wert der Basis des
Binärsystems) ergibt, erfolgt ein Übertrag (carry) auf das Bit der nächst höheren Ordnung.
Darstellung Negativer Zahlen: Mittels Vorzeichen-Betrag
An dieser Stelle führen wir die Darstellung negativer Zahlen ein, um letztlich die Subtraktion
zweier Binärzahlen auf die Addition des Subtrahenden mit einem negativen Minuenden
zurückzuführen. Diese Vorgehensweise, die zunächst als ein „Umweg“ aussehen mag, wird
0
- 21 - Digitale Schaltungen 1

Zahlensysteme
sich später als einfach und effizient erweisen. Die übliche Unterscheidung zwischen
positiven und negativen Zahlen erfolgt mittels Vorzeichen: +/-, oder Haben/Soll im
Finanzwesen. Bei Binärzahlen kann man nun das MSB als Vorzeichenbit definieren. Ist das
MSB 0 zeigt dies einen positiven Zahlenwert, ein MSB von 1 einen negativen Zahlenwert an.
Die Beträge von positiven und negativen Zahlen in dieser Darstellung sind identisch. Es fällt
auf, dass es zwei gültige Darstellungen für die Zahl 0 gibt (eine positive und eine negative 0).
Bei näherem Hinschauen fällt allerdings auf, dass der Bau eines digitalen Addierwerkes bzw.
Subtrahierwerkes auf der Basis der Vorzeichen- Betrags-Darstellung recht aufwendig ist.
Nehmen wir das Beispiel (-3) + (+7): Um diese Operation auszuführen ist zunächst die
Prüfung der Vorzeichen beider Summanden notwendig. Wenn die Vorzeichen gleich wären,
dann könnte eine reguläre Addition mit Übernahme des Vorzeichens für die Summe
verwendet werden. Sind die Vorzeichen allerdings, wie in unserem Fall verschieden, dann
muß noch der Betrag der Summanden geprüft werden. In unserem Fall müsste eine
Subtraktion des kleineren Summanden vom größeren Summanden erfolgen (7 – 3). Diese
Art von Überprüfung gestaltet sich bei einer digitalen Realisierung allerdings als aufwändig.
Deshalb führen wir nun eine alternative Darstellung für negative Zahlen ein, die sogenannte
Radix-Komplement Darstellung.
Darstellung Negativer Zahlen: Mittels Radix-Komplement
Das Radix-Komplement K einer n-stelligen Zahl Z ist definiert als
K(
Z)
= r
Die Zahl -3 als 10er Komplement einer 3stelligen Dezimalzahl dargestellt, ergibt 1000 – 3 =
997.
Durch die Subtraktion der darzustellenden Zahl von r n wird der ursprünglich rein positive
Wertebereich 0 bis r n -1 für negative Zahlen im Bereich 0 bis – r n-1 nutzbar. Das Bestimmen
des Radix-Komplements erscheint beim ersten Hinschauen schwieriger als die Vorzeichen-
Betragsdarstellung. Auch erscheint Subtraktion als Operation - entgegen der bei der
vorherigen Folie gemachten Annahme, Subtraktion im eigentlichen Sinne umgehen zu
können - unumgänglich. Durch elementare Umformung obiger Gleichung in
n −
n
n
K( Z)
= r − Z = ( r −1)
− Z + 1
stellt sich die Sache gleich wesentlich einfacher dar.
r n -1 ist eine n-stellige Zahl bestehend aus lauter Ziffern r-1, dem größtmöglichen Betrag
einer Ziffer zur Basis r. Die Subtraktion von Z von der Zahl r n – 1 kann deshalb zurückgeführt
werden auf eine ziffernweise/stellenweise Subtraktion (Komplementbildung) der einzelnen
Ziffern z i von r-1. Da r-1 nie kleiner als z i sein kann, wird vermieden, sich jemals einen
Übertrag von der nächst höheren Stelle „borgen“ zu müssen. Abschließend darf die Addition
von 1 (als Ausgleich zur Subtraktion von 1 von r n ) nicht vergessen werden.
Zahlen in Komplementdarstellung können nun ohne jegliche Vorzeichenprüfung /
Größenvergleich direkt miteinander addiert / voneinander subtrahiert werden. Die
Darstellung negativer Binärzahlen mittels Zweier-Komplement wird nun anhand von
Beispielen erläutert.
Die Tabelle auf der rechten Seite zeigt die Ziffernkomplemente für das Binär-Octal-Dezimalund
Hexadezimalsystem.
Z
Digitale Schaltungen 1 - 22 -

Zahlensysteme
Zweier-Komplement
Eine alternative grafische Darstellung des Zweier-Komplements kann mittels eines
Zahlenkreises erfolgen. Dabei wurde der gesamte Wertebereich einer 4-stelligen Binärzahl in
einen möglichst gleich großen positiven und negativen Bereich aufgeteilt. Das MSB fungiert
als Vorzeichenbit. Demzufolge können mit 4 Bits Dezimalzahlen von -8 bis +7 dargestellt
werden.
Ein Durchlaufen des Zahlenkreises im Uhrzeigersinn entspricht einer Addition, entgegen
dem Uhrzeigersinn einer Subtraktion. Überträge beim MSB werden eliminiert / ignoriert.
Demzufolge entspricht die Sequenz 10000 einer 4-stelligen Binärzahl mit dem Wert 0.
Zu beachten ist allerdings, es dürfen durch Addition oder Subtraktion keine Überläufe /
Unterläufe in den Beträgen des erlaubten Wertebereichs auftreten. Mit anderen Worten, wird
bei drei Bits für die Betragsdarstellung die Zahl -8 von links her durch Subtraktion
unterschritten bzw. die Zahl +7 von rechts her durch Addition überschritten, so liefert das
Ergebnis der Subtraktion / Addition ein falsches Ergebnis. Beispiel: -6 - 3 ergibt eben nicht
+7, wie dies beim Überschreiten der -/+ Grenze auf dem Zahlenkreis der Fall wäre. Hier ist
der erlaubte negative Bereich bis -8 unterlaufen worden. Einen Überlauf oder Unterlauf kann
bei Zweier-Komplementzahlen gleicher Länge nur dann auftreten, wenn beide Operatoren
das gleiche Vorzeichen haben (d.h. bei der Addition zweier positiven Zahlen bzw. der
Subtraktion zweier negativen Zahlen). Ist das Vorzeichen des Ergebnisses unterschiedlich
zum Vorzeichen der Operanden, so ist entweder ein Überlauf oder ein Unterlauf aufgetreten.
Binäre Subtraktion
Mit der nun eingeführten Darstellung negativer Zahlen in der Komplementdarstellung können
wir die Operation Subtraktion ganz allgemein auf eine Addition mit einem negativen
Minuenden zurückführen.
Binäre Multiplikation
Die Multiplikation zweier vorzeichenfreier (unsigned) Binärzahlen X und Y, wobei X einen N-
Bit breiten Multiplikanden und Y einen M-Bit breiten Multiplikator darstellt, kann entweder als
Y-fache wiederholte Addition des Multiplikanden mit sich selbst oder als Summation von
maximal M-stellenangepaßter Partialprodukte verstanden werden. Jedes Partialprodukt
repräsentiert eine Multiplikation von X mit jeweils einer der insgesamt M Ziffern von Y.
Z
=
M −1
N −1
j
i
Y = ∑Y
j
2 ; X = ∑ X
i
2
j=
0
i=
0
X × Y
=
M + N −1
∑
k = 0
Z
k
2
k
=
M −1
∑∑ ⎜
j=
0
⎛
⎝
N −1
i=
0
X Y
i
j
2
i+
j
⎞
⎟
⎠
Das Verfahren der aufsummierten Partialbrüche entspricht wiederum vom Konzept her dem
elementaren Vorgehen zur Multiplikation zweier Dezimalzahlen. Wie die Addition so ist auch
die Multiplikation in der binären Zahlendarstellung einfacher als im Dezimalbereich. Jede
Ziffer y i des Multiplikanden ist entweder 0 oder 1. Das bedeutet der Partialbruch ist entweder
0 (wenn y i = 0) oder er ist identisch mit dem Multiplikator (wenn y i =1) war. Die
Partialprodukte müssen dann nur noch richtig um die Stellenzahl i vor der Addition nach links
verschoben werden.
Demzufolge kann das Produkt aus X und Y maximal N + M-Stellen breit sein. Ein Array
bestehend aus M x N-Bit Volladdierern – wie ein Volladdierer funktioniert werden wir im
Kapitel Kombinatorische Logik noch kennen lernen – deren Eingangsoperatoren
- 23 - Digitale Schaltungen 1

Zahlensysteme
stellenversetzt beschaltet sind, stellt eine schnelle aber aufwändige Hardwarerealisierung
eines Multiplizierers in digitaler Schaltungstechnik dar.
Trivial einfach wird im Binärsystem die Multiplikation/Division mit oder durch die Zahl 2. Eine
Multiplikation mit oder durch 2 erhält man durch links/rechts Verschiebung des Multiplikators
um eine Position (analog zur Multiplikation/Division um den Faktor 10 im Dezimalsystem).
Eine Multiplikation um 4 / 8 wird durch links / rechts Schieben um 2 / 3 Positionen erreicht.
Eine ressourcenschonendere, allerdings auch weniger performante Lösung als ein Array von
N-Bit Addierern stellt die folgende Realisierung eines Multiplizierers dar. Hierzu werden
insgesamt nur 1 N-Bit Addierer und ein Schieberegister der Länge 2N (Annahme:
Multiplikand ist genauso breit wie Multiplikator) benötigt. Anstatt parallel werden nun die
Partialbrüche sequentiell (auf eine Zwischensumme) aufsummiert. Nach jeder Addition
erfolgt eine Stellenverschiebung um 1 Position. Ist eine Partialsumme 0, d.h. die
entsprechende Stelle y i im Multiplikanden ist 0, so kann man sich die Addition sparen und
gleich schieben.
Hierbei ist es von Vorteil, eine Rechtsverschiebung der Zwischensumme (was identisch mit
einer Linksverschiebung des zu addierenden Partialbruchs ist) durchzuführen. Grund: Bei
der Multiplikation von Ziffern höherer Ordnung des Multiplikanden werden die niederwertigen
Bits der Zwischensumme nicht mehr beeinflusst. Man kommt deshalb mit einem N-Bit
Addierer (anstatt eines 2N-Addierers) aus.
Festkomma / Gleitkomma Darstellung
Bei den bisher beschriebenen Zahlendarstellungen sind wir stets von der
Festkommadarstellung ausgegangen. D.h. die Position des Radix oder Basispunktes war
stets definiert und blieb statisch. Die Zahl der Ziffernstellen p einer Festkommazahl legt
bekanntlich den darstellbaren Wertebereich der Zahl direkt fest. Bei Festkommazahlen mit
identischer Radixpunkteinstellung können die Rechenregeln für arithmetische Funktionen
und algebraische Umformungen somit wie beschrieben direkt angewendet werden.
Für jede Festkommadarstellung einer Zahl Z kann aber auch eine äquivalente
Gleitkommadarstellung gemäß der Formel
Z
= ( −1)
v
⋅m⋅r
e
gewählt werden.
Eine Gleitkommazahl ist beschrieben durch:
• Ihr Vorzeichen v
• eine k-stellige Mantisse m, welche die k Ziffern höchster Ordnung der
darzustellenden Zahl Z enthält sowie
• einen Exponenten e der angibt, um wie viele Stellen zur Basis r die Mantisse
verschoben werden muss, um den eigentlichen Zahlenwert zu approximieren.
Wichtig: Da der Exponent e größere Beträge annehmen kann als die Mantisse m
Stellen hat, werden bei Zahlen > 1 die niederwertigen Bits ggf. mit 0-en aufgefüllt..
Bei Zahlen < 1 werden die höherwertigen Bits der Zahl Z ggf. mit 0-en aufgefüllt.
Beispiel: k=3, m=111, e=1010, r=2: 1,111 x 2 6 = 1111000
Anmerkung: Für das Beispiel gelte die gleiche Annahme wie bei
Gleitkommadarstellung nach IEEE 754 (siehe unten), wonach das MSB der binären
Mantisse nicht in m dargestellt wird.
Digitale Schaltungen 1 - 24 -

Zahlensysteme
Um die bisher beschriebenen Rechenoptionen auf zwei Gleitkommazahlen auszuführen,
muß vorher eine Skalierung, d.h. eine Anpassung der Exponenten beider Gleitkommazahlen
erfolgen.
Gleitkomma Darstellung für Binärsystem: IEEE 754
Der IEEE Standard 754 legt für 32 Bit Binärzahlen die Gleitkommadarstellung fest. Eine
IEEE 754 kompatible binäre Gleitkommazahl besteht aus einem Vorzeichenbit, 8 Bit-
Exponenten und 23 Bit-Mantisse. Der Exponent e wird so gewählt, dass die Mantisse einen
Wert zwischen 1 und 2 annimmt. Auf diese Weise wird die Mantisse um eine weitere Stelle
(die nicht dargestellt zu werden braucht) verlängert. Bekanntlich hat jeder darzustellende
binäre Zahlenbetrag ein MSB = 1.
Negative Exponenten werden vermieden, indem man dem realen Exponenten e die Zahl 127
hinzuaddiert. Dieser „Bias-Wert“ ist natürlich nur für die Darstellung bzw. Speicherung einer
Gleitkommazahl maßgeblich und muss bei der Rückgewinnung der zugrundeliegenden
Festkommazahl wieder subtrahiert werden. IEEE 754 unterstützt Exponenten im Bereich
-126 bis +127, und schöpft somit 254 der maximal 256 möglichen Werte von e aus. Die
beiden verbliebenden Werte des 8-stelligen Exponenten haben eine spezielle Bedeutung:
• e = 0 10 = 00000000 2 wird zur Darstellung der Zahl „0“ verwendet. Da die Mantisse
(per obiger Definition) stets einen Zahlenwert zwischen 1 und 2 annimmt (nicht
dargestelltes MSB = 1), kann eigentlich die Zahl „0“ nicht dargestellt werden. Dies
erfolgt nun über die Vereinbarung, dass e = 0 der Zahl „0“ entspricht.
• e = 255 10 = 11111111 2 wird zur Darstellung von „Unendlich“ (∞) und somit auch für
einen Betragsüberlaufs beim Exponenten e verwendet.
Die Umwandlung der Zahlendarstellung zwischen Gleitkomma und Dezimalsystem (und
umgekehrt) erfolgt nach folgendem Schema. Als einfaches Anwendungsbeispiel dient die
Dezimalzahl Z = 11,25.
1. Das Vorzeichenbit der positiven Dezimalzahl Z ist v = 0.
2. Der ganzzahlige Anteil von Z wird mittels fortgesetzter Division durch 2, der nicht
ganzzahlige Anteil von Z durch fortgesetzte Multiplikation mit 2 in die jeweilige
Binärdarstellung übergeführt (Siehe Zahlenkonvertierung: Dezial nach Basis r),
3. Nun wird der Radixpunkt um so viele Stellen nach rechts oder links verschoben bis er
unmittelbar rechts neben dem höchstwertigsten 1-er Bit (MSB) positioniert ist. Die
Zahl der Stellen, um die der Radixpunkt verschoben wurde, entspricht dem
Exponenten der Binärzahl (positiver Exponent bei Verschiebung nach links, negativer
Exponent bei Verschiebung nach rechts). Zu diesem Exponenten wird noch der
„Biaswert“ von 127 10 = 10000000 2 hinzuaddiert um den gesuchten Wert e der
Gleitkommadarstellung nach IEEE 754 zu erhalten. Als Mantisse m werden die
„Nachkommastellen“ der Binärdarstellung von Z (nach der Radixpunktverschiebung!)
eingetragen und ggf. mit 0-en aufgefüllt.
Eine Transformation zwischen Gleitkommadarstellung und Dezimalzahl erfolgt entsprechend
in umgekehrter Reihenfolge.
- 25 - Digitale Schaltungen 1

Zahlensysteme
Aufgaben
1. Wandeln Sie folgende Zahlen jeweils ins Dezimal-, Binär-, bzw. Hexadezimalsystem
um:
Dezimal Binär Hexadezimal
23
0101 0011
0x35
127
1101 1110
2. Erklären Sie die Vorzeichendarstellung mittels Zweier-Komplement. Welcher
Wertebereich kann mit einer 8-Bit Zahl abgedeckt werden? Warum wird diese Art der
Darstellung negativer Zahlen verwendet?
3. Berechnen Sie im Binärsystem (verwenden Sie 8-Bit Zahlen mit Radix Komplement):
a. 5 + 7
b. 23 − 11
c. 53 − 127
4. Wieso ist eine Multiplikation/Division mit/durch 2 im Binärsystem besonders einfach
zu realisieren?
5. Führen Sie folgende Multiplikationen im Binärsystem aus (alle Zahlen positiv).
Kontrollieren Sie Ihr Ergebnis ggf. durch Umrechnen ins Dezimalsystem.
a. 00110101 ⋅ 10110111
b. 11110101 ⋅ 11111111
c. 00001000 ⋅ 11111111
6. Was ist das entscheidende Merkmal einer Gleitkommazahl gegenüber einer
Festkommazahl? Wie ist diese laut IEEE 754 für 32-Bit Zahlen aufgebaut? Wie lässt
sich daraus wieder eine Dezimalzahl berechnen?
Digitale Schaltungen 1 - 26 -

Zahlensysteme
Lösungen
1.
Dezimal Binär Hexadezimal
23 10111 0x17
83 0101 0011 0x53
53 0011 0101 0x35
127 0111 1111 0x7F
222 1101 1110 0xDE
2. Das MSB fungiert beim Zweier-Komplement als Vorzeichenbit. Zur Negation einer
positiven in eine negative Zahl wird bitweise invertiert, anschließend auf das Ergebnis
1 addiert. Mit 8-bit ist ein Wertebereich von -128 bis +127 darstellbar. Durch das
Zweier-Komplement wird im Gegensatz einer Darstellung mittels Vorzeichen-Betrag
eine doppelte Darstellung der '0' (+/-0) verhindert. Zwei Zahlen können damit ohne
Vorzeichenüberprüfung direkt addiert/subtrahiert werden.
3.
a. 5 + 7 = 00000101 + 00000111 = 00001100
b. 23 − 11 = 00010111 + 11110101 = 00001100
c. 53 − 127 = 00110101 + 10000001 = 10110110
4. Multiplikation / Division mit 2 entspricht im Binärsystem einer Shiftoperation nach links
bzw. rechts. Vergleiche Multiplikation / Divison mit 10 im Dezimalsystem. Bsp: 0110 *
0010 = 1100
5. Ergebnis (Binär/Dezimal)
a. 10010111100011 (53 ⋅ 183 = 9699)
b. 1111010000001011 (245 ⋅ 255 = 62475)
c. 11111111000 (8 ⋅ 255 = 2040)
6. Bei einer Gleitkommazahl ist die Stelle des Kommas (Basispunkt) nicht statisch. Nach
IEEE 754 besteht eine Gleitkommazahl aus einem Vorzeichenbit v, einem 8-Bit
Exponenten e und einer 23-Bit Mantisse m.
Die Dezimalzahl lässt sich schließlich nach folgender Formel berechenen:
Z = ( −1) v ⋅ m
2
(e−127)
( 1+
23) ⋅ 2
- 27 - Digitale Schaltungen 1

Digitale Schaltungen 1
MOSFET
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de
- 29 - Digitale Schaltungen 1

MOSFET
MOSFET
Lernziele
Das Ziel dieses Kapitels ist der Aufbau eines grundsätzlichen Verständnisses für die
Funktionsweise von MOSFET Transistoren (Metal Oxide Semiconductor Field Effect
Transistor). Nahezu alle digitalen Schaltungen sind heute aus MOSFET Transistoren
aufgebaut.
Wir beginnen mit der Betrachtung der elektrischen Leitfähigkeit in Silizium, denn Silizium ist
das dominierende Halbleiter Material für die Massenherstellung von integrierten
Schaltungen. Elektrische Ladung kann in Silizium durch Elektronen (N-Typ) oder durch
Löcher (P-Typ) transportiert werden. Der Ladungstransport in beiden Typen wird anhand der
pn Diode illustriert. Dann werden der Aufbau und die Funktionsweise von MOSFET
Transistoren erklärt und anhand einfacher Modellgleichungen beschrieben.
Obwohl MOSFET Transistoren aus Silizium in der digitalen Welt dominieren, gibt es heute
und auch weiterhin spezielle Anwendungen, in denen andere Technologien überlegen sind.
Für extrem schnelle Logik und Hochfrequenz Schaltungen bieten SiGe (Silizium Germanium)
und GaAs (Gallium Arsenid) höhere Schaltgeschwindigkeiten und Transitfrequenzen. Laser
Dioden können in GaAs Material hergestellt werden, jedoch nicht in Silizium. Für analoge
Schaltungen, z.B. Leistungsverstärker und schnelle Eingangs/Ausgangsstufen sind bipolare
Silizium Transistoren aufgrund ihrer hohen Stromverstärkung vorteilhaft. Obwohl diese
Technologien nicht so häufig verwendet werden wie MOSFET Transistoren, spielen sie doch
oftmals eine Schlüsselrolle bei der Realisierung leistungsfähigster Produkte mit gemischten
analog/digital Funktionen auf einem Chip (Mixed Signal Design). Eine einfache Daumenregel
besagt, so viel wie möglich Funktionalität mit Silizium MOSFET Transistoren zu realisieren,
weil dies am billigsten, einfachsten und zuverlässigsten ist und nur wo es aufgrund der
Frequenz, Stromstärke oder anderer Anforderungen unumgänglich ist, teurere alternative
Technologien einzusetzen.
Elektrische Leitfähigkeit
Die elektrische Leitfähigkeit eines Festkörpers beruht auf dem Vorhandensein von frei
beweglichen Ladungsträgern, in der Regel sind dies Elektronen. In einem Atom können
Elektronen diskrete Energiezustände einnehmen, vergleichbar mit konzentrischen Schalen
um den Atomkern. In einem Kristallgitter gehen diese diskreten Energiezustände in
Energiebänder über, in denen sich Elektronen aufhalten können. Zwischen diesen
Energiebändern gibt es Lücken, in denen keine Elektronen sein können. Je nach Material
kann das oberste Energieband (Valenzband) vollständig oder nur teilweise besetzt sein. In
einem nur teilweise besetzten Band können sich die Elektronen durch das Kristallgitter
bewegen, in einem vollständig gefüllten Band sind alle Elemente fest gebunden und deshalb
nicht mobil.
In einem Metall ist das Valenzband nur teilweise mit Elektronen besetzt. Ein Metall ist
deshalb ein guter elektrischer Leiter, in dem sich die Elektronen frei bewegen können.
In einem Isolator ist das Valenzband vollständig gefüllt. Die Bandlücke zum nächst höheren
Band ist so groß, z.B. 5,33 eV für Diamant, dass die thermische Energie der Elektronen nicht
ausreicht, um in dieses Band zu gelangen. Ein Isolator ermöglicht keine elektrische
Leitfähigkeit, weil im Isolator keine frei beweglichen Ladungsträger vorhanden sind.
Bei einem Halbleiter ist das Valenzband ebenfalls vollständig gefüllt, die Bandlücke zum
Leitungsband ist jedoch deutlich geringer als bei einem Isolator, z.B. 1,14 eV für Silizium. Ein
undotierter Halbleiter verfügt beim absoluten Nullpunkt der Temperatur über keine frei
beweglichen Ladungsträger. Lediglich durch thermische Generation von Elektron/Loch
Digitale Schaltungen 1 - 30 -

MOSFET
Paaren stehen vereinzelte positive oder negative Ladungsträger zur Verfügung, die durch
Rekombination wieder verschwinden. Im thermischen Gleichgewicht ist die Generationsrate
gleich der Rekombinationsrate. Durch Dotierung, d.h. durch die gezielte Einbringung von
Fremdatomen, können Elektronen oder Löcher als frei bewegliche Ladungsträger in das
Kristallgitter eingebracht werden. Dabei haben Elektronen eine höhere Beweglichkeit als
Löcher.
Silizium Kristallgitter Struktur
Silizium (Si) ist der am häufigsten verwendete Halbleiter für integrierte Schaltungen, weil es
sich relativ gut verarbeiten lässt. Silizium Atome stammen aus der IV Gruppe des
Periodensystems der Elemente. Sie bilden eine regelmäßige Kristallgitter Struktur, in der sie
ihre vier Valenzelektronen mit ihren nächsten Nachbarn teilen. Wenn so alle vier
Valenzelektronen gebunden sind, dann gibt es keine freien Elektronen für die elektrische
Leitung mehr. Durch die Zugabe von Dotieratomen können Elektronen oder Löcher in das
Silizium Kristall eingebracht und so die elektrische Leitfähigkeit erreicht werden.
Durch die Dotierung mit Elementen aus der V Gruppe, z.B. Phosphor oder Arsen, werden
zusätzliche Elektronen in das Kristallgitter eingebracht, die nicht an Nachbaratome gebunden
sind. Jedes Donator Atom bringt ein freies Elektron und einen ortsfesten positiv geladenen
Atomkern in das Kristallgitter ein. Dies ergibt eine verbesserte elektrische Leitfähigkeit für
negative Ladungen. Das Silizium Kristall wird zum N-Typ Halbleiter mit negativen Elektronen
als Majoritätsladungsträgern.
Wenn mit Elementen aus der III Gruppe dotiert wird, z.B. mit Bor, dann ergibt sich eine
andere Situation. Ein Atom aus der III Gruppe akzeptiert nicht vier, sondern fünf Elektronen
von Nachbaratomen, um seine äußerste Schale auf acht Elektronen aufzufüllen. Deshalb
fehlt dann ein Elektron im Kristallgitter. Man spricht von einem Loch, d.h. einem fehlenden
Elektron, das sich frei im Kristall bewegen kann. Jedes Akzeptor Atom bringt ein freies Loch
und einen ortsfesten negativ geladenen Atomkern in das Kristallgitter ein. Das Silizium
Kristall wird dadurch zum P-Typ Halbleiter mit positiven Löchern als
Majoritätsladungsträgern.
Der pn Übergang
Ein pn Übergang ist ein einfaches Halbleiter Bauelement. Es besteht aus zwei homogenen
Regionen aus P-Typ und N-Typ Halbleiter, die in direktem Kontakt stehen. Metallkontakte,
z.B. aus Aluminium, dienen der Stromzuführung. Um das Verhalten so einer pn Diode zu
erklären, betrachten wir eine 1-dimensionale Vereinfachung dieser Struktur. Wenn sich die
P- und N-Typ Bereiche berühren, entsteht ein hoher Konzentrationsgradient von Elektronen
und Löchern an der Grenzfläche beider Bereiche. Aufgrund dieses Gradienten diffundieren
Elektronen in den P-Bereich und Löcher in den N-Bereich und rekombinieren dort. Wenn die
Elektronen den N-Bereich verlassen, dann bleiben die ortsfesten positiven Atomkerne
zurück. Deshalb wird die Grenzschicht auf der N-Seite positiv geladen. Entsprechend bildet
sich auf der P-Seite eine negative Ladung aufgrund der verbleibenden negativen Atomkerne
der P-Dotierung, da Löcher in den N-Bereich diffundiert sind. Im Bereich an der Grenzfläche,
an dem die Majoritätsladungsträger auf beiden Seiten miteinander rekombiniert und damit
verschwunden sind, bildet sich aufgrund der verbleibenden ortsfesten Atomkerne der
Dotieratome ein elektrisches Feld vom N- in den P-Bereich, das der weiteren Diffusion der
Ladungsträger entgegen gerichtet ist. Dieser Bereich wird „Raumladungszone“ genannt.
Die Größe der Raumladungszone hängt von der Dotierung ab, je größer die Dotierung, desto
kleiner die Raumladungszone, weil dann auf kleinerem Raum mehr Dotieratome sind. Die
Ladungsträgerdichte ist im niedriger dotierten Gebiet niedriger, als im höher dotierten Gebiet.
Die Summe der Ladungen ist auf beiden Seiten gleich, so dass sich positive und negative
Ladungen ausgleichen. Die elektrische Feldstärke ist an der pn Grenzfläche am größten, fällt
- 31 - Digitale Schaltungen 1

MOSFET
nach beiden Seiten ab und geht am Rand der Raumladungszone auf Null. Aufgrund der
Ladungsverteilung bildet sich eine elektrostatische Potentialbarriere.
Wenn an den pn Übergang eine externe Spannung angelegt wird, so dass sich das
elektrische Feld von N nach P erhöht (Sperrspannung), dann werden Elektronen und Löcher
weiter von der Grenzfläche weg gedrückt, die Raumladungszone vergrößert sich und die
Potentialbarriere erhöht sich. Es fließt – abgesehen von einem vernachlässigbaren
Sperrstrom I S – kein Strom über den pn Übergang. Anmerkung: Der Sperrstrom resultiert
aus thermisch generierten Minoritätsladungsträgern in den N- und P-Bereichen, welche dann
im elektrischen Feld der Raumladungszone transportiert werden (Elektronen aus dem P-Si
driften zum positiven Potential im N-Bereich, Löcher aus dem N-Si driften zum negativen
Potential im P-Bereich).
Wenn an den pn Übergang jedoch eine Spannung in Flussrichtung angelegt wird, die so
groß ist, dass sie die Potentialbarriere überwindet, dann diffundieren Elektronen und Löcher
verstärkt auf die Grenzfläche zu und rekombinieren dort. Dadurch wird elektrische Ladung
transportiert, es fließt Strom. Die Spannung, bei der der Stromfluss einsetzt, wird
Durchlassspannung U D des pn Übergangs genannt.
Die pn Diode
Die Sperr- und Durchlass-Mechanismen des pn Übergangs werden in der pn Diode genutzt.
Eine Diode ist ein zweipoliges Bauelement, das in einer Richtung sperrt, weil die
Potentialbarriere des pn Übergangs durch die Sperrspannung erhöht wird, in der anderen
Richtung Strom leitet, sobald die Durchlassspannung U D überschritten wird, weil die
Flussspannung die Potentialbarriere des pn Übergangs erniedrigt. Der Strom steigt dann
gemäß der Diodengleichung exponentiell mit der Spannung V D an. Die Durchlassspannung
einer Si pn Diode ist abhängig von der Dotierungsdichte im N-/P-Si und beträgt ca. 0,7 V. Für
Spannungen V D < U D kann der Diodenstrom I D in guter Näherung vernachlässigt werden.
Die MOS Struktur
Die Abkürzung MOS steht für Metall Oxyd Silizium und bezeichnet eine Metall Elektrode
(Gate), die durch eine dünne Oxydschicht von einer Silizium Oberfläche getrennt ist. Wir
betrachten hier P-Typ Silizium als Substrat, mit vielen Löchern als Majoritätsladungsträgern
und nur vereinzelten, thermisch generierten Elektronen als Minoritätsladungsträgern.
Wenn nun eine positive elektrische Spannung an das Gate angelegt wird, dann werden die
positiven Ladungsträger im P-Si von der Elektrode weg gedrückt. Es entsteht eine
Verarmungsschicht. Wird die angelegte Spannung größer, dann sammeln sich zunehmend
mehr Minoritätsladungsträger (Elektronen) unter dem Gate an und es entsteht die
sogenannte Inversion, d.h. die Zahl der Elektronen in der Inversionsschicht wird höher als
die Zahl der Löcher. Das P-Silizium wird in der Inversionsschicht zu N-Silizium. Die
Spannung, bei der die Inversion einsetzt, wird Schwellspannung genannt, englisch Threshold
Voltage, V t .
Der MOSFET Transistor
Der Aufbau eines MOS Feldeffekt Transistors (englisch Field Effect Transistor, FET, weil er
durch das elektrische Feld in der MOS Struktur gesteuert wird) basiert auf der MOS Struktur.
Zusätzlich zum Gate und der isolierenden Oxydschicht verfügt der MOSFET Transistor über
zwei elektrisch leitende Gebiete im Substrat, die direkt an den Gate Bereich angrenzen.
Diese hoch dotierten Bereiche werden Source und Drain genannt. Die Dotierung von Source
und Drain ist entgegengesetzt der Substrat Dotierung, in unserem Beispiel sind Source und
Drain also N-dotiert. Das Substrat ist P-dotiert. Der Transistor wirkt wie ein Schalter zwischen
Source und Drain, der durch das Gate Potential geöffnet oder geschlossen werden kann.
Digitale Schaltungen 1 - 32 -

MOSFET
Der Aufbau eines MOSFET Transistors ist symmetrisch, d.h. es besteht kein Unterschied
zwischen Source und Drain. Erst durch das Anlegen von Spannungen wird bestimmt, welche
Gebiete als Source oder Drain arbeiten. Die Source ist als die Quelle der Ladungsträger
definiert, deshalb liegt die Source eines N-Kanal Transistors auf niedrigerem, die Source
eines P-Kanal Transistors auf höherem Potential. Bei einem N-Kanal Transistor muss die
Gate Source Spannung positiv sein, um einen Inversionskanal zu erzeugen, bei einem P-
Kanal Transistor muss sie negativ sein. Die Eingangs/Ausgangskennlinien eines nMOS sind
üblicherweise mit V GS , V DS , I D > 0 definiert, für einen pMOS mit V GS , V DS , I D < 0. Wir
empfehlen dringend, sich an diese Konventionen zu halten und die umgekehrten
Spannungsrichtungen V SG , V SD und V DG nicht zu verwenden.
Für die heute aktuellen Kurzkanaltransistoren mit Kanallängen im Nanometer Bereich wird
eine spezielle Kanaldotierung auf der Drain Seite verwendet, um schnelle Elektronen aus
dem Kanal langsam abzubremsen, bevor sie die Drain erreich. Dadurch ergeben sich auch
strukturelle Unterschiede zwischen Source und Drain.
Um die Funktionsweise eines N-Kanal MOSFET Transistors zu verstehen, betrachten wir
den Kanalbereich unterhalb des Gates. Wir legen Spannungen an die Gate-Source und an
die Drain-Source Elektroden an, V GS und V DS . Die Source Elektrode ist elektrisch mit dem
Substrat verbunden. Solange V GS kleiner als die Schwellspannung V t des MOSFET
Transistors ist (Subschwellspannung), entsteht keine Inversionsschicht im Kanal und es
kann kein Strom von der Source zur Drain fließen. Vom Substrat zur Drain kann auch kein
Strom fließen, weil die Potentialbarriere des gesperrten pn Übergangs dazwischen liegt.
Wenn wir die Gate Source Spannung V GS über die Schwellspannung V t erhöhen, dann bildet
sich eine Inversionsschicht im Kanal, der Kanal wird N-leitend und es fließt ein Drain Strom
I D von der Source zur Drain durch den n-Kanal. Der Drain Strom steigt linear mit der Drain
Source Spannung an (linearer Bereich), solange die Drain Source Spannung kleiner als V GS -
V t bleibt. Wird die Gate-Source Spannung V GS weiter erhöht, dann wird der Kanal tiefer und
der Kanal Bahnwiderstand wird kleiner, der Drain Strom wird entsprechend größer.
Wenn wir die Drain Source Spannung weiter erhöhen, über den Wert V GS - V t hinaus, dann
baut sich in der Nähe der Drain ein elektrisches Feld von der Drain zum Gate auf, das die
Inversion in der Nähe der Drain verhindert. Das Potential am Drain-seitigen Ende des Kanals
beträgt V GS - V t . Man nennt diesen Effekt die Abschnürung des Kanals, englisch Pinch-Off,
und das Ende der Inversionsschicht den Abschnürpunkt. Bei weiterer Erhöhung von V DS
wandert der Abschnürpunkt nach links unter das Gate in Richtung auf die Source zu. Die
Elektronen aus dem Inversionskanal werden am Abschnürpunkt in die Raumladungszone
des Drain-seitigen pn Übergangs injiziert und driften im elektrischen Feld der
Raumladungszone zur Drain. Der Kanal ist in zwei Bereiche unterteilt: Im linken Sourceseitigen
Bereich existiert eine Inversionsschicht (Inversionsbereich), im rechten Drainseitigen
Bereich driften die Ladungsträger, d.h. sie bewegen sich im elektrischen Feld zur
Drain (Driftbereich). Im Inversionsbereich wird der Strom durch die Gate Source Spannung
beeinflusst, nicht jedoch durch die Drain-Source Spannung, weil der Spannungsabfall
entlang des Inversionskanals (vom Abschnürpunkt zur Source) konstant V GS – V t bleibt (nur
der Abschnürpunkt wandert nach links). Im Driftbereich werden dann alle Elektronen, die aus
dem Inversionsbereich kommen, zur Drain abgesaugt. Man nennt diesen Bereich den
Sättigungsbereich.
Der Lineare Bereich
Wir benutzen ein einfaches Modell, um den Strom im linearen Bereich des MOSFET
Transistors zu bestimmen. In einer dünnen Schicht des Kanals an der Stelle x mit der Länge
dx befindet sich die Ladung dQ, die durch die Inversion in der Gate Substrat Kapazität C
angesammelt wurde. Diese Ladung bewegt sich mit der Geschwindigkeit v auf die Drain zu
und bildet damit den Strom I D .
- 33 - Digitale Schaltungen 1

MOSFET
Der Drain Strom beträgt
(1) I D = ρ x v = dQ v / dx
mit der Ladungsdichte ρ x .
Die Ladung dQ im Kanal ist
(2) dQ = dC (V GS -V t -V(x))
Wir nehmen eine konstante differentielle Kanalkapazität an
(3) dC / dx = C G / L
mit C G : Gate Kapazität, L: Kanallänge
Die Geschwindigkeit der Ladungsträger beträgt
(4) v = - µ dV/dx
mit µ: Ladungsträger Beweglichkeit
Die Randbedingungen für die Spannungspegel an Source und Drain sind:
V(0)=0 and V(L)=V DS
Nun setzen wir die Gleichungen (2) und (4) in die Gleichung (1) ein und integrieren von x=0
bis x=L. Daraus erhalten wir die folgende Gleichung für den Drain Strom I Dn des N-Kanal
MOSFET Transistors:
μ CG
⎛ VDS
⎞
(5) I Dn = ⎜VGS
−Vt
− ⎟V
2
DS
L ⎝ 2 ⎠
Für einen P-Kanal Transistor können die Gleichungen auf ähnliche Weise abgeleitet werden.
Der Sättigungsbereich
Für V DS > V GS - V t geht der Transistor in Sättigung. Den Sättigungsstrom I Dn des nMOS FET
erhalten wir durch Einsetzen von V DS = V GS - V t in Gleichung (5):
C
= μ
2L
G
(6) ( ) 2
I
Dn
Digitale Schaltungen 1 - 34 -
2
V
GS
−V
t
Die Ein- und Ausgangskennlinien des MOSFET Transistors
Die Eingangskennlinien von nMOS und pMOS Transistoren werden für konstante Drain
Source Spannungen V DS dargestellt. Für |V GS | < |V t | ist der Transistor abgeschaltet. Wir
vernachlässigen dabei den so genannten Subschwellenstrom. Für |V GS | > |V t | ist der
Transistor eingeschaltet. Der Drainstrom I D wird durch die Gate Source Spannung V GS
kontrolliert.
Die Ausgangskennlinien werden für konstante Gate Source Spannungen |V GS | > |V t |
dargestellt. Die beiden Arbeitsbereiche sind der lineare Bereich mit |V DS | < |V GS - V t | und der
Sättigungsbereich mit |V DS | > |V GS - V t |.
MOSFET Modellgleichungen (Sah)
Ein einfaches Modell für den Betrieb von MOSFET Transistoren wird durch die
Modellgleichungen von Sah gegeben. Dieses Modell wurde aus dem Verhalten von
Langkanaltransistoren abgeleitet, es vernachlässigt alle Effekte aufgrund von kurzen
Kanallängen, z.B. die Kanallängenmodulation und den Substratsteuereffekt.
Im Sättigungsbereich beschreibt das Sah Modell einen konstanten Drain Strom ID, der von
V GS kontrolliert wird, jedoch unabhängig von V DS ist. In heutigen Kurzkanaltransistoren ist
dies nicht mehr der Fall, hier steigt der Drain Strom mit V DS an, weil die Verkürzung des
Inversionskanals durch die Abschnürung relativ zur Kanallänge nicht mehr vernachlässigt
werden kann.

MOSFET
Das Sah Modell ist jedoch hilfreich für eine einfache Analyse und ein grundsätzliches
Verständnis der Funktionsweise von CMOS Schaltungen.
Für nMOSFET Transistoren gibt es drei Gleichungen für den Drain Strom I D , für den
abgeschalteten Zustand (off), für den linearen Bereich (linear) und für den Sättigungsbereich
(saturation):
I
Dn
⎧
⎪
⎪ 0
⎪
⎪
⎪ ⎛ V
= ⎨β
⎜VGS
−Vt
−
⎪ ⎝ 2
⎪
⎪ β
⎪
GS t
⎪ 2
⎩
DS
( V −V
)
2
⎞
⎟V
⎠
DS
V
V
V
GS
GS
GS
< V
t
> V
t
> V
t
∧V
∧ 0 < V
∧V
DS
DS
≥ 0
DS
> V
< V
GS
GS
−V
−V
t
t
( aus)
( linear)
( Sättigung)
Die entsprechenden Gleichungen für pMOS Transistoren sind:
I
Dp
⎧
⎪
⎪
⎪
⎪
⎪
⎪
= ⎨−
⎪
⎪
⎪
⎪
⎪
⎪
⎩
⎛
β ⎜V
⎝
GS
− β
2
0
−V
t
V
−
2
( V −V
)
GS
DS
t
2
⎞
⎟V
⎠
DS
V
V
V
GS
GS
GS
> V
t
< V
t
< V
t
∧V
∧ 0 > V
∧V
DS
DS
≤ 0
DS
< V
> V
GS
GS
−V
t
−V
t
( aus)
( linear)
( Sättigung)
W
Die Steilheit β ist gegeben durch: β = K'
L
mit
μεOxε
0
K'
=
G =
tOx
W= Kanalweite
L = Kanallänge
µ = Beweglichkeit der Elektronen bzw. Löcher
ε Ox = relative Dielektrizitätskonstante des Gate Oxyds
ε 0 = Dielektrizitätskonstante
t Ox = Gate Oxyd Dicke
C G = Gate Kapazität
C ε Oxε
0
WL
t
Ox
- 35 - Digitale Schaltungen 1

MOSFET
Dimensionierung
Zwei Arten von Parametern beeinflussen die elektrischen Eigenschaften von MOSFET
Transistoren: Design Parameter (Kanallänge, Kanalweite) und Technologie Parameter
(kleinste Strukturgröße, Oxyd Dicke, Materialeigenschaften).
Üblicherweise wird die kleinste herstellbare Strukturgröße L min für die Kanallänge von
MOSFETs verwendet, um möglichst kleine Transistoren mit hohen Drain Strömen zu
erzeugen. Je höher der Drain Strom, desto schneller kann ein Transistor (und damit auch ein
Logik Gatter, wie wir später sehen werden) schalten. Die Kanalweite ist der einzige Design
Parameter, den ein Schaltungsentwickler beeinflussen kann. Die Kanalweite beeinflusst die
Schaltgeschwindigkeit und die Fläche in entgegengesetzter Weise: Je größer die
Kanalweite, desto größer der Drain Strom und damit die Schaltgeschwindigkeit, desto größer
jedoch auch die Fläche. Ein sinnvolles Vorgehen bei der Dimensionierung der Kanalweite ist
es deshalb, zuerst alle Transistoren einer digitalen Schaltung mit minimaler Kanalweite zu
dimensionieren und dann die Kanalweiten so weit zu erhöhen, bis die erforderliche
Schaltgeschwindigkeit erreicht wird.
Technologie Parameter werden durch den Herstellungsprozess und durch die Eigenschaften
der verwendeten Materialien festgelegt. Dies gilt für die kleinste herstellbare Strukturgröße
L min , für die Oxyd Dicke t Ox , sowie für die relative Dielektrizitätskonstante des Gate Oxyds ε Ox .
Die Beweglichkeit der Ladungsträger ist ebenfalls materialabhängig. In Silizium ist die
Beweglichkeit der Elektronen ca. 1,5 bis 3,5 mal so hoch wie die Beweglichkeit der Löcher.
Um dies auszugleichen werden pMOS Transistoren in der Regel mit größeren Kanalweiten
dimensioniert als nMOS Transistoren.
Digitale Schaltungen 1 - 36 -

MOSFET
Aufgaben
1. Nennen Sie den Unterschied zwischen einem N-typ bzw. P-typ Halbleiter!
2. Erklären Sie die grundsätzliche Funktionsweise eines MOS Transistors!
Welches sind die verschiedenen Arbeitsbereiche und wie verhält sich der Transistor
in diesen jeweils?
3. Unterscheiden sich ein nMOS und pMOS Transistor hinsichtlich der
Schaltgeschwindigkeit bei gleichen Abmessungen? Bitte begründen Sie.
Falls ja, wie kann man die Schaltgeschwindigkeit beider Transistorarten anpassen?
4. Ordnen Sie folgende Abbildungen a-d den markierten Punkten 1-4 in der
dargestellten Kennlinie zu:
V GS
V GS
V GS
V DS
V DS
V DS
I D
(3)
V GS2
V GS
(1)
(4)
(2)
V GS1
V DS
V DS
- 37 - Digitale Schaltungen 1

MOSFET
Lösungen
1. Je nach verwendeten Dotieratomen entstehen in einem Halbleiter mehr freie negative
Ladungsträger (Elektronen) oder mehr freie positive Ladungsträger (Löcher). Im
ersten Fall spricht man von einem n-Halbleiter, im Zweiten von einem p-Halbleiter.
2.
Source
(gnd)
V gs
N-Si
P-Si
Substrat
(gnd)
V ds
In der Abbildung ist ein typischer Aufbau eines nMOS Transistors gegeben. Im n-
Silizium herrschen Elektronen als freie Ladungsträger vor, im p-Silizium dagegen
Löcher. Bei Anlegen einer Drain-Source Spannung VDS können die Elektronen das
p-Silizium zunächst nicht überwinden. Erst wenn VGS erhöht werden sammeln sich
aufgrund des elektrischen Feldes immer mehr Elektronen aus thermischer
Generation an der Trennschicht zwischen p-Silizium und Gate an. Wenn VGS einen
bestimmten Grenzwert überschreitet (=Vt), haben sich soviele Elektronen
angesammelt, dass diese die Anzahl der freien Löcher überwiegt, das p-Silizium wird
in diesem Bereich quasi zum n-Silizium – ein leitender Kanal entsteht und der
Transistor schaltet durch. Wird die Spannung weiter erhöht, vergrößert sich dieser
Kanal. Damit wird auch der Strom zwischen Source und Drain immer größer.
a. Subschwellbereich: es besteht kein (nennenswerter) Stromfluss
b. Linearer Bereich: Der Transistor verhält sich wie ein ohmscher Widerstand.
Erhöht man VDS steigt auch der Strom ID entsprechend linear an.
c. Sättigungsbereich: Der Transistor ist in Sättigung. Eine weitere Erhöhung von
VDS führt zu keiner (nennenswerten) Erhöhung von ID. ID hängt in diesem
Bereich allein von VGS und damit von der Breite des leitenden Kanals ab.
3. Aufgrund der höheren Beweglichkeit der Elektronen im Vergleich zu den Löchern (µn
= 1,5...3,5 µp) und der direkten Abhängigkeit zwischen Drainstrom ID und
Beweglichkeit haben nMOS Transistoren bei gleichen Abmessungen einen höheren
Drainstrom und können damit in Logikschaltungen schneller schalten als pMOS
Transistoren:
μεOxε
0
W
I
D
~ ⋅
t L
Ox
Die geringere Ladungsträgerbeweglichkeit kann bei pMOS Transistoren durch eine
entsprechend vergrößerte Kanalweite W auf Kosten der Siliziumfläche kompensiert
werden.
4. a:2; b:3; c:4; d:1
Digitale Schaltungen 1 - 38 -

Digitale Schaltungen 1
CMOS Inverter und Logik
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de
- 39 - Digitale Schaltungen 1

CMOS Inverter und Logik
CMOS Inverter und Logik
Lernziele
CMOS (Complementary Metal Oxide Semiconductor) ist die am weitesten verbreitete
Schaltungstechnik für elektronische Halbleiter. Wir werden den Aufbau des einfachsten
CMOS Gatters, eines Inverters, betrachten und daran die Funktionsweise, das statische und
dynamische Schaltverhalten, die Verzögerungszeit und den Leistungsverbrauch, sowie
deren Abhängigkeiten von der Lastkapazität und von den Spannungspegeln erklären. Die
Grundregeln für die Dimensionierung von CMOS Gattern werden hergeleitet und diskutiert.
Inverter Grundfunktion
Ein Inverter gibt am Ausgang einen jeweilig komplementären binären Logikwert des
Eingangs aus. D. h. der Ausgang ist logisch “0”, wenn am Eingang eine “1” anliegt und
umgekehrt. Bei CMOS Schaltungen erfolgt dies durch die Herstellung einer direkten
elektrischen Verbindung zwischen dem Ausgang und entweder der Versorgungsspannung
(für eine logische „1“) oder dem Masse Anschluss (englisch einen Ground, gnd, für logische
„0“). Die Realisierung könnte mit einem Kippschalter oder mit zwei wechselweise betätigten
Schaltern erfolgen, die vom Eingang gesteuert werden. Einer der beiden Schalter ist immer
ein-, der andere immer ausgeschaltet. Es besteht keine elektrisch leitende Verbindung vom
Eingang zum Ausgang. Ferner besteht keine elektrisch leitende Verbindung von
Versorgungsspannung nach Masse. Auch wenn das Logiksignal am Eingang kleine
Schwankungen aufweist (Rauschen), dann wirken sich diese nicht auf den Ausgang aus,
solange das Rauschen innerhalb der definierten 0/1 Logikpegel bleibt und die Schalter
dadurch nicht betätigt werden. Der Logikpegel wird im CMOS Inverter regeneriert.
Statischer CMOS Inverter
In einem statischen CMOS Inverter werden die beiden Schalter durch MOSFET Transistoren
realisiert. Der Eingang des Inverters ist mit den beiden Gate Elektroden verbunden, der
Ausgang mit den beiden Drain Elektroden. Der pMOS Transistor liegt zwischen Ausgang und
Versorgungsspannung V DD , der nMOS Transistor zwischen Ausgang und gnd. Wenn der
Eingang auf „1“ liegt, dann leitet der nMOS Transistor, der pMOS Transistor sperrt.
Umgekehrt, wenn der Eingang auf „0“ liegt, dann leitet der pMOS, der nMOS sperrt.
Querschnitt durch einen CMOS Inverter
Das Bauelemente Querschnittsbild zeigt den nMOS Transistor links im P-dotierten Substrat,
den pMOS Transistor rechts in einer N-dotierten Wanne. Die Verwendung einer Wanne
ermöglicht die Herstellung beider Transistor Typen (nMOS und pMOS) in einem
gemeinsamen Substrat. Die Source Elektrode des nMOS und das Substrat liegen
gemeinsam auf Masse (gnd), die Source Elektrode des pMOS und der Wannenkontakt
liegen gemeinsam auf V DD . Die miteinander verbundenen Drain Gebiete beider Transistoren
bilden den Ausgang des Inverters und können, vom Eingang (mit den beiden Gate
Elektroden verbunden) gesteuert, entweder mit gnd oder V DD verbunden werden. Auf diese
Weise wird ein Inverter gebildet, der im statischen Betrieb keine elektrisch leitende
Verbindung zwischen Eingang und Ausgang aufweist.
Warum CMOS?
Es gibt mehrere Gründe, warum sich CMOS zur dominierenden Halbleitertechnologie
entwickelt hat. Erstens wird der Herstellungsprozess von Silizium gut beherrscht. Silizium
lässt sich gut oxidieren, so dass das Gate Oxyd (SiO 2 ) in der erforderlichen Qualität auf der
einkristallinen Si Oberfläche aufwachsen kann. Die Geometrie der Transistoren und
Digitale Schaltungen 1 - 40 -

CMOS Inverter und Logik
Leiterbahnen wird durch Lithographie bestimmt, indem eine Schicht von Fotolack unter einer
Maske, die die Struktur abbildet, mit UV Licht bestrahlt und dann frei geätzt wird. Auf diese
Weise können Source Drain Dotierungen und Metallabscheidungen für Leiterbahnen
strukturiert werden. Der Herstellungsprozess von MOS Transistoren ist gut verstanden, sie
sind hoch integrierbar, d.h. Milliarden von Transistoren können auf einem Chip erzeugt
werden, und für den Entwurf ist gute Werkzeugunterstützung verfügbar. Zweitens bietet das
elektrische Verhalten von CMOS Schaltungen überzeugende Vorteile. Durch die
Verwendung komplementärer Transistoren (nMOS und pMOS) ergibt sich geringe
Verlustleistung, geringe Störempfindlichkeit und einfache Kaskadierung der Logikgatter.
Die Funktionsweise eines CMOS Inverters
Das Bild zeigt zweimal den Querschnitt durch einen Inverter. In der oberen Abbildung liegt
eine „0“ am Eingang, entsprechend ist der linke nMOS Transistor gesperrt (kein leitfähiger
Kanal im nMOS) und der rechte pMOS Transistor leitet. Der Ausgang ist mit V DD verbunden.
In der unteren Abbildung liegt der Eingang auf „1“, entsprechend leitet der linke nMOS
Transistor, während der rechte pMOS nun sperrt. Der Ausgang ist mit gnd verbunden. Die
Source Drain Gebiete aller Transistoren bilden jeweils pn Übergänge zum Substrat, bzw. zur
Wanne, und sind dadurch elektrisch voneinander isoliert. Die pn Übergänge dürfen niemals
in Flussrichtung betrieben werden, sonst würden die Transistoren durch Kurzschlussströme
zerstört.
Die statische Spannungs-Übertragungs-Kennlinie
Das Diagramm zeigt die statische Spannungs-Übertragungs-Kennlinie (englisch Voltage
Transfer Curve, VTC) eines CMOS Inverters. Die Ausgangsspannung V Z ist über der
Eingangsspannung V A aufgetragen. Der Inverter schaltet bei der Gatter Schwellspannung V th
um. Bitte beachten Sie den Unterschied zwischen den Schwellspannungen der Transistoren
(V tn und V tp ) und der Schwellspannung des Gatters V th . Am Ausgang des Inverters nehmen
wir eine kapazitive Last an, die durch die Eingangskapazitäten der nachfolgenden Stufen
und durch die Leitungskapazitäten verursacht wird.
Bei Eingangsspannungen im Bereich V A < V tn ist der nMOS Transistor abgeschaltet, der
pMOS leitet im linearen Bereich, mit I p = 0 und V Z = V DD .
Bei Eingangsspannungen im Bereich V tn < V A < V th leitet der nMOS Transistor im
Sättigungsbereich (V ds > V gs -V tn ), der pMOS im linearen Bereich, und V Z wird durch den
nMOS Transistor entladen.
Bei V A = V th sind beide Transistoren im Sättigungsbereich, V Z wird durch den nMOS
Transistor entladen.
Bei V th < V A < V DD - |V tp | ist der nMOS Transistor im linearen Bereich, der pMOS Transistor in
Sättigung, und V Z wird noch weiter durch den nMOS Transistor entladen.
Bei V A > V DD - |V tp | leitet der nMOS Transistor im linearen Bereich, der pMOS Transistor
sperrt und V Z ist vollständig mit gnd verbunden.
Im statischen Betrieb ist jeweils einer der beiden Transistoren immer abgeschaltet und es
fließt kein Strom von V DD zu gnd, deshalb wird bei Vernachlässigung der Sub-Schwellströme
keine Verlustleistung verbraucht. Während des Schaltvorgangs sind beide Transistoren
kurzfristig eingeschaltet und es fließt ein Kurzschlußstrom durch beide Transistoren von V DD
nach gnd, der zur dynamischen Verlustleistung beiträgt.
- 41 - Digitale Schaltungen 1

CMOS Inverter und Logik
Einfluss der Lastkapazität auf die Verzögerungszeit
In CMOS Schaltungen haben alle Gatter im wesentlichen kapazitive Ausgangslasten zu
treiben, die aus den internen Kapazitäten der treibenden Gatter, den Leitungskapazitäten der
Verbindungsleitungen zwischen den Gattern und den Eingangskapazitäten der
nachfolgenden Gatter bestehen. Diese Kapazitäten sind störend, können aber nicht
vermieden werden.
Die Hauptanteile der internen Kapazitäten kommen von den pn Übergängen der Drain
Gebiete, von Überlappungen zwischen Gate und Drain und von interner Verdrahtung
zwischen den Transistoren der Gatter.
Die Leitungskapazitäten der Verbindungsleitungen zwischen den Gattern bestehen aus
Koppelkapazitäten zwischen benachbarten Leitungen auf derselben Verdrahtungsebene und
zwischen benachbarten Ebenen.
Die Eingangskapazität eines Gatters besteht aus den Gate Substrat Kapazitäten, die
erforderlich sind um die Transistoren zu steuern (nützlicher Anteil) und parasitären Anteilen,
z.B. Überlapp Kapazitäten zwischen Gate und Source/Drain Gebieten und interner
Verdrahtung.
In einem vereinfachten Schaltbild können alle diese Kapazitäten zusammengefaßt und durch
einen einzigen Kondensator als Lastkapazität dargestellt werden. Für genauere Analysen
müssen verteilte RC Netzwerke verwendet werden, um die Leitungen realistischer zu
modellieren.
Bei früheren CMOS Technologie Generationen waren die Eingangskapazitäten der Gatter
dominierend, während bei heutigen und künftigen Technologie Generationen zunehmend die
Leitungskapazitäten einen dominierenden Einfluß auf die Verzögerungszeiten, den
Leistungsverbrauch und die Signalpegel erlangen. Speziell Kopplungen zwischen schnell
schaltenden Verbindungsleitungen auf den Chips stören die Signalübertragung.
Betrachten wir den Verlauf der Signalflanke am Ausgang eines CMOS Inverters genauer.
Für eine erste, einfache Betrachtung nehmen wir die Eingangsflanke als unendlich steil an.
Wir verwenden ein ganz einfaches Transistormodell, einfacher als das Sah Modell, ohne
Sättigungsbereich, nur mit linearem Bereich. Wenn ein MOS Transistor eingeschaltet ist,
dann leitet er mit einem Kanalwiderstand R on , wenn er ausgeschaltet ist, dann verhält er sich
wie ein offener Schalter. Solange der Eingang auf „1“ liegt, ist der Ausgang über den
Kanalwiderstand R on,n des nMOS Transistors mit gnd verbunden. Sobald der Eingang von „1“
auf „0“ wechselt, wird der nMOS Transistor abgeschaltet und der Ausgang wird über den
Kanalwiderstand R on,p des pMOS Transistors auf V DD aufgeladen.
Mit diesem einfachen Modell lässt sich die Verzögerungszeit t p abschätzen:
Die Kirchhoff Gleichung für Ströme lautet:
(1) I I = 0
dp + C
Wir setzen die Strom/Spannungs-Beziehung des Kondensators in Gleichung (1) ein:
∂V
(2) I + C C
dp = 0
∂t
Das Ohm’sche Gesetz wird für den Strom I dp in Gleichung (2) eingesetzt:
Digitale Schaltungen 1 - 42 -

CMOS Inverter und Logik
Vdsp
∂V
(3) + C C = 0
R ∂t
on,
p
Die Kirchhoff Gleichung für Spannungen lautet:
V
(4) C −Vdd
∂V
+ C C = 0
R ∂t
Umformung von (4) ergibt
on,
p
− Ron,
pC
(5) ∂t
= ∂VC
V −V
C
dd
Durch Integration von t = 0 bis t = t p , wo die Ausgangsspannung den 50% Pegel schneidet,
ergibt sich:
(6)
t
p
∫
0
∂t
=
0.5V
∫
0
dd
− Ron,
pC
∂V
V −V
C
dd
C
=> t
p
= R
on,
p
C
1
ln
2
Dies entspricht dem bekannten Aufladen eines RC Gliedes.
Entsprechend dem Sah Transistor Modell kann der Kanalwiderstand eines MOS Transistors
im linearen Bereich folgendermaßen angenähert werden:
R
on,
p
V
=
DSp
I
dp
≈
1
β
mit V

CMOS Inverter und Logik
Schaltung minimieren, ginge jedoch zu Lasten der Fläche und - wie wir später sehen werden
- der Verlustleistung.
Die Verringerung der Kanallänge und der Leitungskapazität, sowie die Erhöhung der
Ladungsträgerbeweglichkeit würden zwar Vorteile bringen, sind jedoch durch den
Herstellungsprozess und die verwendeten Materialien begrenzt. Die anderen Parameter
stehen dem Schaltungsentwickler nicht für Optimierungen zur Verfügung. Die Verringerung
der Oxyddicke t Ox würde die Verzögerungszeit verringern, jedoch gleichzeitig die
Eingangskapazität erhöhen, was zu einer größeren Verzögerungszeit beim vorhergehenden
Gatter führen würde. Eine größere Kanalweite würde auch zu einer schnelleren Schaltung
führen, jedoch gleichzeitig die Fläche und, wie wir später sehen werden, auch die
Verlustleistung erhöhen, da die parasitären Source/Drain Kapazitäten des Gatters größer
werden. Der Ersatz des Oxyds durch ein Isolationsmaterial mit höherer Dielektrizitätskonstante
würde einerseits die Transistoren schneller machen, andererseits die parasitäre
Lastkapazität der Verdrahtung erhöhen. Hier geht die Tendenz zur Verwendung
unterschiedlicher Materialien: Ein Material mit hoher Dielektrizitätskonstante (high ε) für den
Gate Bereich und ein Material mit niedriger Dielektrizitätskonstante (low ε) für die Isolation
zwischen den Verbindungsleitungen. Besondere Aufmerksamkeit verdient die
Dimensionierung der Versorgungsspannung und der Transostor Schwellspannungen, denn
diese Spannungspegel beeinflussen nicht nur die Verzögerungszeit, sondern auch die
statische und dynamische Verlustleistung sehr stark.
CMOS Verlustleistung
Bevor wir die Verlustleistung einer CMOS Schaltung optimieren können, müssen wir die
Ursachen für die Verlustleistung verstehen. Es gibt zwei grundsätzlich verschiedene
Beiträge: Dynamische Verlustleistung und statische Verlustleistung.
Die dynamische Verlustleistung hängt mit der Funktion der Schaltung zusammen und ist mit
den Schaltflanken der Signale verknüpft. Sie besteht aus einem kapazitiven Anteil und einem
Kurzschlußanteil. Die statische Verlustleistung ist primär auf parasitäre Effekte
zurückzuführen, z.B. Sub-Schwellströme, Leckströme und Gatter Tunnelströme. Auf die
statische Verlustleistung von CMOS Schaltungen wird im Rahmen dieser Vorlesung nicht
näher eingegangen. Ihr Einfluss wird lediglich qualitativ diskutiert. Statische Verlustleistung
ist stark abhängig von den Signalpegeln der Versorgungs- und Schwellspannung und steigt
im Bereich kleiner Schwellspannungen exponentiell mit abnehmender Schwellspannung an.
Dynamische Verlustleistung
Die dynamische Verlustleistung einer CMOS Schaltung wird durch ihre Schaltvorgänge
verursacht. Jeder Vorgang, der im Zeitintervall T event = 1 / f event die Energie E verbraucht,
verursacht dabei die dynamische Verlustleistung P = f event E
In einer typischen CMOS Schaltung werden nicht alle Gatter in jeder Taktperiode
umschalten. Um die dynamische Verlustleistung P auf die Taktfrequenz f clk zu beziehen,
verwenden wir die Schalthäufigkeit α 01 .
P = α 01 f clk E
α 01 beschreibt die Häufigkeit der 0/1 Übergänge, entsprechend ist die Häufigkeit der 1/0
Übergänge genauso groß. α 01 hängt stark von der jeweiligen Schaltungsfunktion und der
jeweiligen Anwendung ab. Typische Werte sind 10-20% für Logik und 40-100% für
Ein/Ausgangsschaltungen.
Digitale Schaltungen 1 - 44 -

CMOS Inverter und Logik
Kapazitive Verlustleistung
Der Hauptbeitrag zur dynamischen Verlustleistung in statischen CMOS Schaltungen
resultiert aus Umladungsvorgängen der Lastkapazitäten. Bei jedem Schaltvorgang wird die
Lastkapazität CL am Ausgang entweder von gnd nach V DD aufgeladen oder von V DD nach
gnd entladen. Elektrische Leistung wird dabei in den Kanalbereichen der MOS Transistoren
in Wärme umgewandelt.
Formel für kapazitive Verlustleistung
Wir betrachten das bereits verwendete einfache Transistormodell, um eine Formel für die
dynamische Verlustleistung eines statischen CMOS Inverters herzuleiten. Die MOS
Transistoren werden wieder als Schalter modelliert, mit einem Kanalwiderstand wenn der
Transistor eingeschaltet ist.
Wenn die Lastkapazität am Ausgang durch den pMOS Transistor aufgeladen wird, dann wird
dabei die Energie dE = V c dq auf den Kondensator transportiert. Mit V c = q / C und durch
Integration von V c = 0 bis V c = V DD kann die auf dem Kondensator gespeicherte Energie mit
Estored = ½ Q 2 / C angegeben werden. Mit Q = C V DD lautet der Ausdruck für die
gespeicherte Energie:
E stored = ½ C V DD
2
Die selbe Energie wurde im Kanalwiderstand R on,p des pMOS Transistors in Wärme
umgewandelt, während der Strom durch den Transistor floß, E heat = ½ C V DD 2 . Folglich wurde
beim Aufladen der Lastkapazität von gnd auf V DD die Energie E = E heat + E stored aus der
Versorgungsspannungsquelle entnommen.
Wenn die Lastkapazität durch den nMOS Transistor von V DD nach gnd entladen wird, dann
wird dabei die auf dem Kondensator gespeicherte Energie im Kanalwiderstand R on,n des
nMOS Transistors in Wärme umgewandelt.
Die gesamte Energie, die bei einem Schaltvorgang in Wärme umgewandelt wurde, beträgt E
= C V DD 2 und ist unabhängig von den Kanalwiderständen der MOS Transistoren. Mit der
Schalthäufigkeit α 01 ergibt sich die kapazitive Verlustleistung eines CMOS Inverters zu
P = α 01 f C V DD
2
Kurzschluss Verlustleistung
Wie wir bei der Betrachtung der statischen Spannungs-Übertragungs-Kennlinie eines CMOS
Inverters gesehen haben, gibt es bei jedem Schaltvorgang einen Bereich, in dem beide
Transistoren leiten. Dabei fließt ein Kurzschlußstrom von V DD nach gnd, der Verlustleistung
verursacht.
Die Bedingung für die Existenz eines Kurzschlußpfades lautet:
V tn < V A < V DD – |V tp |
Die Formel für die Kurzschlußverlustleistung lautet:
P short = α 01 f β n τ (V DD – 2V tn ) 3
mit den folgenden Annahmen:
τ = τ r = τ f Anstiegs/Abfallzeit des Eingangssignals
β n = β p Steilheit der nMOS, pMOS Transistoren
V tn = V tp Schwellspannungen der nMOS, pMOS Transistoren
- 45 - Digitale Schaltungen 1

CMOS Inverter und Logik
Bei steileren Eingangsflanken wird der Kurzschlußbereich schneller durchlaufen und die
Kurzschluß Verlustleistung sinkt.
Dynamische Verlustleistung: Zusammenfassung
Bei heutigen CMOS Schaltungen (L min = 65 nm) beträgt der Anteil der dynamischen
Verlustleistung noch mehr als 50% an der Gesamtverlustleistung eines Chips. Die
kapazitiven Anteile der dynamischen Verlustleistung belaufen sich dabei auf ca. 70-90%. Die
dynamische Verlustleistung steigt linear mit der Schaltaktivität, mit der Taktfrequenz und mit
der kapazitiven Last. Die Komplexität des Chips, Ein/Ausgabe Pins und der Taktbaum tragen
wesentlich zur kapazitiven Last bei. Die Versorgungsspannung geht quadratisch in die
dynamische Verlustleistung ein. Von daher ist eine Absenkung der Versorgungsspannung
von CMOS Schaltungen sehr effektiv unter „Low Power“ Gesichtspunkten, zumindest was
die dynamische Verlustleistung anbelangt (siehe auch nachfolgenden Absatz). Bei
langsameren Signalflanken und geringeren Schwellspannungen (d.h. p- und n-Kanal
Transistoren sind länger im gleichzeitig leitenden Bereich im Vergleich zu schnellen
Signalflanken und höheren Schwellspannungen) steigt der Kurzschlußanteil der
dynamischen Verlustleistung.
Trends der dynamischen Verlustleistung
Bei zukünftigen Technologiegenerationen mit immer kleineren Strukturgrößen sinkt die
Verlustleistung pro Gatter. Trotzdem steigt die gesamte Verlustleistung eines Chips weiter
an, weil die Taktfrequenzen steigen, die Integrationsdichte (Anzahl von Transistoren pro
Fläche) und die Chipfläche steigen. Ohne „Low-Power“ Entwurfsmaßnahmen würden künftig
die Verlustleistungsdichte und die absolute Verlustleistung pro Chip weiter zunehmen.
Wichtige Parameter
Die Folie zeigt den Einfluß der Versorgungsspannung und der Schwellspannung auf die
dynamische und statische Verlustleistung, sowie auf die Verzögerungszeit einer CMOS
Schaltung. Die Kurzschluß Verlustleistung wird gegenüber der kapazitiven Verlustleistung
vernachlässigt.
Das Diagramm links oben zeigt die Abhängigkeit von der Schwellspannung V t . Die
dynamische Verlustleistung ist unabhängig von der Schwellspannung. Während die statische
Verlustleistung mit steigender Schwellspannung exponentiell abnimmt, steigt die
Verzögerungszeit mit V t an.
Das Diagramm rechts oben zeigt die Abhängigkeit von der Versorgungsspannung V DD . Die
Verzögerungszeit sinkt reziprok mit steigender Versorgungsspannung. Die dynamische
Verlustleistung steigt hingegen quadratisch mit V DD. Die statische Verlustleistung ist bei
ausreichend hoher Schwellspannung um Größenordnungen geringer als die dynamische
Verlustleistung und wird hier vernachlässigt.
Das Diagramm rechts unten faßt alle Abhängigkeiten zusammen. Hier werden V DD und V t so
skaliert, dass immer V DD - V t = const. gilt. Die Verzögerungszeit bleibt damit konstant. Die
Spannungspegel können so gewählt werden, dass sich ein Optimum für die gesamte
Verlustleistung ergibt. Wenn V DD und V t niedriger wären, dann würde die statische
Verlustleistung ansteigen (linker Bereich), wenn V DD und V t höher wären, dann würde die
dynamische Verlustleistung ansteigen (rechter Bereich).
Digitale Schaltungen 1 - 46 -

CMOS Inverter und Logik
Aufgaben
1. Zeichnen Sie das Transistorschaltbild eines CMOS Inverters und erklären Sie dessen
Funktionsweise.
2. Was versteht man unter Propagation Delay t p . Wie entsteht dieser Effekt?
3. In welche zwei Klassen werden die verschiedenen Verlustleistungen bei CMOS
eingeteilt? Nennen Sie für jede Klasse die verschiedenen Arten von
Verlustleistungen, die Sie kennen.
4. Welchen Einfluss hat die Versorgungsspannung auf die kapazitive Verlustleistung.
Wie kann diese gesenkt werden und welchen Einfluss hat dies auf die
Schaltgeschwindigkeit?
5. Bewerten Sie den Anteil der zwei Arten von Verlustleistungen an heutigen
integrierten Schaltungen und den Trend für zukünftige Technologien!
- 47 - Digitale Schaltungen 1

CMOS Inverter und Logik
Lösungen
1.
Ein CMOS Inverter besteht aus einem nMOS und einem pMOS Transistor.
Grundgedanke dabei ist, dass je nach Eingangswert nur einer der beiden
Transistoren durchschaltet und der Ausgangs somit auf Ground (logisch 0) oder V DD
(logisch 1) gelegt wird. Falls U E = 0V leitet der pMOS Transistor und der nMOS
Transistor sperrt. Damit liegt der Ausgang auf V DD . Im Falle von U E =V DD ist es genau
umgekehrt. Damit wird der logische Eingangswert genau invertiert.
2. Unter Propagation Delay versteht man die Zeit, die benötigt wird damit sich eine
Änderung des Eingangspegels in einer Änderung des Ausgangspegels bemerkbar
macht. Diese Verzögerung entsteht, da die Transistoren erst Umschalten müssen
(entspricht einer Be-/Entladung der Gatekapazität) und die anliegende Lastkapazität
umgeladen werden muss.
3.
a. Dynamische Verlustleistung: Anteil an der Verlustleistung der beim
Umschalten der Transistoren entsteht (damit abhängig von der
Schalthäufigkeit):
- Kapazitive Verlustleisung
- Verlustleistung durch Kurzschluss/Querströme
b. Statische Verlustleistung: Anteil an der Verlustleistung der auch bei
konstanten Eingängen auftritt:
- Sub-Schwellströme
- Leckströme
- Gate Ströme
4.
P
cap
= α
2
01
fCVdd
Damit steigt die kapazitive Verlustleistung quadratisch mit der Versorgungsspannung
an, bzw. fällt ab. Somit ist es wünschenswert, die Versorgungsspannung möglichst
weit zu senken. Das Propagation Delay t p dagegen ist linear abhängig zur
Versorgungsspannung. Eine Halbierung der Versorgungsspannung führt zu einem
doppelten t p - die Schaltung wird also langsamer. Angestrebt wird daher oft ein
Trade-off zwischen Schaltgeschwindigkeit und Verlustleistung.
5. Die dynamische Verlustleistung hatte traditionell einen recht hohen Anteil an der
Gesamtverlustleistung. Bei neueren Technologien (kleinere Strukturen) tritt das
Problem der Leckströme aber immer mehr zu Tage. Beispielsweise verursachen
Isolierschichten mit nur noch wenigen Atomen an Dicke relative hohe Leckströme.
Auch aus anderen Gründen gewinnt die statische Verlustleistung immer mehr an
Bedeutung.
Digitale Schaltungen 1 - 48 -

Digitale Schaltungen 1
Kombinatorische Logik
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
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- 49 - Digitale Schaltungen 1

Kombinatorische Logik
Kombinatorische Logik
Lernziele
Im letzten Kapitel wurden die binäre Zahlendarstellung und die grundlegenden
Rechenoperationen im Binärsystem mathematisch formal eingeführt. In diesem Kapitel liegt
der Schwerpunkt auf der schaltungstechnischen Realisierung von binären Rechenoperatoren
und Schaltnetzen zur Umsetzung beliebiger kombinatorischer Funktionen auf der Grundlage
elementarer Logikgatter.
Insbesondere soll vermittelt werden, daß kombinatorische Schaltnetze auf unterschiedliche
Weise und aus verschiedenen „Blickwinkeln“ dargestellt werden können. Z.B.: Als vernetzte
Schaltsymbole, um die Realisierungsstruktur einer Logikfunktion zu betonen, mittels
Wahrheits- oder Logiktabelle, um die Eingangs-/Ausgangsbeziehungen darzustellen, als
Signalverläufe mit Informationen zum Zeitverhalten der Logikschaltung, als
mengentheoretische Darstellung und – nicht zuletzt – mittels formaler Gleichungen der
Schaltalgebra (Boole´sche Algebra).
Boole´sche Algebra ist auf der Basis elementarer Logikoperationen aufgebaut und legt
Regeln zur systematischen Transformation von Logikgleichungen und somit auch von
Logikschaltnetzen fest. Boole´sche Algebra bildet die mathematische Grundlage für
Schaltungssynthese und Logik-Minimierung (d.h. die Realisierung einer kombinatorischen
Funktion mit weniger Schaltelementen).
Neben den funktionalen Eigenschaften kombinatorischer Logik wird in diesem Kapitel auch
das Zeitverhalten von Logiknetzen als essentielle Metrik zur Leistungsbewertung
kombinatorischer Logik eingeführt.
Das Innenleben eines RISC Prozessors
Die elementaren Rechenoperationen eines RISC Prozessors werden bekanntlich in der ALU
(Arithmetic Logic Unit) ausgeführt. Typische Beispiele von RISC Instruktionen sind:
Logikoperationen auf Bitvektoren, arithmetische Funktionen wie Addition oder Subtraktion,
Rechts-/Linksschieben von Bitmustern, Vergleichsoperationen auf Äquivalenz, ≥, ≤
verbunden mit Sprunganweisungen im Programmcode. Jede dieser Elementaroperationen
wird üblicherweise in digitaler Hardware als kombinatorisches Logikschaltnetz realisiert.
Logik Grundschaltung: UND, ODER, NICHT Gatter
Beginnen wir mit den elementaren Logikgrundschaltungen UND, ODER, NICHT. Die auf
diesen Folien gezeigten Darstellungen sind hinsichtlich ihrer Aussage zur Funktion des
Logikelements gleichwertig. In der Praxis wird jede der Darstellungen allerdings zu
unterschiedlichen Zwecken genutzt.
Boole´sche Ausdrücke bilden eine kompakte, rein formal mathematische Beschreibung von
Logikfunktionen. Boole´sche Ausdrücke beziehen sich in diesen Folien auf einzelne
Logikgatter mit 2 Eingangswerten, sind aber grundsätzlich erweiterbar auf Logikfunktionen
beliebigen Grades oder beliebiger Komplexität. Für jede logische Elementaroperation gibt es
verschiedene Notationen. Beispiele „v“ und „+“ als ODER Funktion.
Die Form und Beschriftung von Schaltsymbolen identifiziert ebenfalls die jeweilige
Logikfunktion. Hier gezeigt sind Schaltsymbole nach amerikanischer und europäischer Norm.
Die Zahl der Anschlüsse auf der linken Seite (Eingänge) des Gatters, entsprechen den
Operanden der Boole´schen Gleichung. Schaltsymbole werden primär zur strukturalen
Darstellung der Verknüpfung mehrerer auch unterschiedlicher Gatter verwendet. Hierdurch
werden die Zahl der Gatter zwischen Primäreingängen und Primärausgängen des
Digitale Schaltungen 1 - 50 -

Kombinatorische Logik
Schaltnetzes sowie die Verzweigungen von Zwischenergebnissen zu mehreren Folgegattern
(FAN-out) grafisch dargestellt.
Die Wahrheits- oder Logiktabelle stellt den Zusammenhang zwischen den möglichen
Kombinationen der binären Eingänge und dem Ausgangswert der Funktion dar.
Aus der Signaldarstellung wird gleichfalls der funktionale Zusammenhang zwischen
Eingangs- und Ausgangssignalen deutlich, hinzu kommt allerdings noch weitere Information
zum Zeitverhalten, insbesondere der Zeitpunkt für Signalwechsel an den Eingängen. Bei den
hier gezeigten Signalformen wird eine ideale Verzögerung mit 0 Zeiteinheiten zwischen
Signalwechseln an Eingängen zum Ausgang angenommen.
Abschließend ist hier noch das aus der Mengenlehre bekannte Venn-Diagramm zur
Darstellung von Logikfunktionen aufgezeigt. Eine UND Verknüpfung zweier Multbit-Signale
kann eben auch als Schnittmengenbildung, eine ODER Verknüpfung als
Vereinigungsmengenbildung verstanden werden.
Boole‘sche Algebra
Boole‘sche Algebra oder Schaltalgebra ist – wie einleitend bereits gesagt – auf der Basis
elementarer Logikoperationen aufgebaut. Boole‘sche Algebra legt Axiome und Regeln zur
systematischen Transformation von Logikgleichungen und somit implizit auch von
Logikschaltnetzen fest. Boole‘sche Algebra bildet die mathematische Grundlage für
Schaltungssynthese und Logik-Minimierung.
Das Äquivalenzgesetz besagt, die UND oder ODER Verknüpfung eines Logiksignals mit sich
selbst ergibt wiederum das ursprüngliche Logiksignal.
Hingegen ergibt eine UND bzw. ODER Verknüpfung eines Logiksignals mit dem
invertierten/negierten Logiksignal eine „logische 0“ bzw. eine „logische 1“
(Komplementärgesetz).
Die doppelte Negation (2 NICHT Gatter in Serie geschaltet) ergeben ebenfalls den
ursprünglichen Signalwert.
Mittels einer „logischen 0“ an einem Eingang eines UND Gatters wird der Ausgang des UND
Gatters unabhängig vom Wert am anderen Eingang fix auf „logisch 0“ gelegt. Eine „logische
1“ an einem Eingang eines UND Gatters leitet den Wert des anderen Eingangs transparent
zum Ausgang weiter.
Ein ODER Gatter verhält sich entsprechend komplementär: Mittels einer „logischen 1“ an
einem Eingang eines ODER Gatters wird der Ausgang des Gatters unabhängig vom Wert
am anderen Eingang fix auf „logisch 1“ gelegt. Eine „logische 0“ an einem Eingang eines
ODER Gatters leitet den Wert des anderen Eingangs transparent zum Ausgang weiter.
Das Kommutativgesetz besagt, die Reihenfolge der Eingangssignale hat keine Auswirkung
auf das Ergebnis einer logischen Verknüpfung. Z.B., A v B = B v A.
Das Assoziativgesetz bedeutet für Logikschaltungen, daß eine UND bzw. ODER
Verknüpfung mit mehreren Eingangssignalen stets in eine Gruppe von UND/ODER
Verknüpfungen aus Gattern mit weniger Eingängen ergebnisneutral umgewandelt werden
kann.
A + ( B + C ) = A + B + C
Das Distributivgesetz ist ein einfaches Beispiel dafür wie mittels Gleichungsumformung
Logikminimierung realisiert werden kann. Die rechte Seite der Formeln
- 51 - Digitale Schaltungen 1

Kombinatorische Logik
A⋅(
B + C)
= ( A⋅
B)
+ ( A⋅C)
= A⋅
B + A⋅C
A + ( B ⋅C)
= ( A + B)
⋅(
A + C)
erfordern jeweils 3 Gatter mit je 2 Eingängen, die linken Seiten hingegen lediglich 2 Gatter
mit jeweils 2 Eingängen.
Mittels des Gesetzes von De Morgan lassen sich negierte UND bzw. ODER Verknüpfungen
in ODER bzw. UND Verknüpfungen mit jeweils invertierten Eingängen umwandeln.
Logik Grundschaltung: NAND, NOR Gatter
Negierte UND/ODER Gatter (NAND, NOR) können grundsätzlich aus UND/ODER Gattern
mit nachgeschaltetem NICHT Gatter dargestellt werden. NAND und NOR Verknüpfungen
sind in praktisch allen digitalen Schaltungsbibliotheken als Basisgatter vertreten. Wir werden
im Kapitel „CMOS Inverter“ gegen Ende dieses Semesters sehen, daß die Umsetzung eines
NAND/NOR Gatters weniger MOSFET Transistoren erfordert, als die nicht-invertierten
UND/ODER Gatter.
De Morgan für Logikschaltungen
Das Gesetz von De Morgan besagt auch, daß jede Boole’sche Gleichung mit ausschließlich
NAND oder NOR Gattern realisiert werden kann. Die Gleichungen und
Schaltsymboldarstellungen auf dieser Folie zeigen wie anhand NAND oder NOR Gattern die
gesamte Palette von UND, ODER, NICHT, NAND, NOR Funktionen realisierbar sind.
Offensichtlich sind die Umsetzungen mit ausschließlich NAND bzw. NOR allerdings nicht
diejenigen Implementierungen mit geringstem Aufwand (Flächenbedarf, Anzahl an
Elementargattern).
NAND, NOR Grundgatter
Wie wir beim CMOS Inverter gesehen haben, invertieren statische CMOS Schaltungen
grundsätzlich immer. Deshalb werden als Grundschaltungen keine UND/ODER Gatter
verwendet, sondern NAND (= negiertes UND) sowie NOR (= negiertes ODER). Mithilfe der
De Morgan Umformungen lassen sich alle Boole’schen Funktionen mit NAND/NOR Gattern
darstellen.
Aus der Wahrheitstabelle einer NAND Funktion ist ersichtlich, dass nur dann ein leitfähiger
Pfad vom Ausgang Z nach gnd besteht, wenn beide Eingänge (A und B) auf „1“ liegen. In
allen anderen Fällen ist der Ausgang mit V DD verbunden. Entsprechend werden die beiden n-
MOSFETs in Serie, die beiden p-MOSFETs parallel geschaltet.
Für die NOR Funktion wird dieselbe Überlegung angewendet. Wenn einer der beiden
Eingänge (A oder B) oder beide Eingänge auf „1“ liegen, dann soll es einen leitfähigen Pfad
vom Ausgang Z nach gnd geben. Nur wenn beide Eingänge auf „0“ sind, dann soll der
Ausgang mit V DD verbunden sein. Entsprechend werden hier die beiden n-MOSFETs
parallel, die beiden p-MOSFETs in Serie geschaltet.
Logik Grundschaltung: EXOR Gatter
Als letzte Logikgrundschaltung führen wir noch das EXOR Gatter, oder „ausschließliches
ODER“ Gatter ein. Der Ausgang eines EXOR Gatters mit 2 Eingängen ist dann „logisch 1“
wenn genau einer der beiden Eingänge mit „logisch 1“ belegt ist. Da für EXOR ebenfalls das
Assoziativgesetz gilt, erzeugt ein EXOR mit beliebig vielen Eingängen genau dann einen
„logisch 1“ Wert am Ausgang, wenn eine ungerade Anzahl von Eingängen einen „logisch 1“
Wert haben.
Digitale Schaltungen 1 - 52 -

Kombinatorische Logik
Boole‘sche Algebra: Wozu verwenden?
Neben der bereits beschriebenen Logikminimierung mittels Distributivgesetz können auch
das Konstanz- und Komplementärgesetz zur Elimination redundanter Signalvariablen und
somit ebenfalls zur Logikminimierung verwendet werden. Boole’sche Gleichungen und
algebraische Transformationen werden zur formalen, rein verhaltensbezogenen
Beschreibung und Vereinfachung von beliebigen kombinatorischen Schaltnetzen weit
verbreitet eingesetzt. Sie sind äquivalent zu einer Beschreibung mittels Wahrheitstabelle
bzw. vernetzten Schaltsymbolen.
Logikoperationen auf Bitvektoren
In RISC Prozessor Instruktionssätzen beziehen sich Logikoperatoren in der Regel auf 2
Mehrbit-Operanden (z.B. 2 32Bit CPU Datenworte). Eine UND, NOR oder EXOR Operation
zweier N-Bitvektoren liefert dabei nicht einen 1-Bit Ausgangswert, sondern wiederum ein N-
Bit Ergebnis. Dieses Ergebnis entspricht der Bit-weisen Logikverknüpfung zwischen den
beiden Eingangsoperatoren A und B.
Z ( i)
= A(
i)
op B(
i)
∀i
Kombinatorisches Schaltnetz
Kombinatorische Schaltnetze lassen sich als eine Menge F von kombinatorischen
Funktionen f j beschreiben. Die Gesamtheit der Eingangssignale eines Schaltnetzes F wird in
der Menge I, die Gesamtheit der Ausgangssignale in der Menge O zusammengefaßt. Bei
m + 1 Elementen in der Ausgangsmenge O kann das Schaltnetz aus maximal m + 1
Funktionen f j bestehen. Jede Funktion f j kann von einer beliebigen Untermenge der
Eingangsmenge I abhängen(einschließlich der gesamten Eingangsmenge I).
Charakteristisch für kombinatorische Schaltnetze ist: die Ausgänge des Schaltnetzes zu
einem beliebigen (aber diskreten) Zeitpunkt t hängen ausschließlich von den
Eingangswerten des Schaltnetzes zum Zeitpunkt t ab. Wir werden später noch sehen,
welchen Einfluß die Logikgatterlaufzeitverzögerungen auf die Festlegung eines diskreten
Zeitintervalls zur Einhaltung dieser Bedingung haben werden. Das Schaltnetz enthält keine
Signalspeicher und hat somit kein „Gedächtnis“.
Jede Funktion f j kann mittels Boole’scher Gleichungen bzw. mittels einer Logiktabelle
dargestellt werden.
Disjunktive Normalform (DNF)
Die Beschreibung eines Schaltnetzes ausgehend von einer Logiktabelle mit anschließender
Umsetzung in eine Boole’sche Gleichung zeigen wir nun anhand des Anwendungsbeispiels
der „Geradzahligen Parity-Prüfsummen“ Generierung.
Eine Parity-Prüfsumme ergänzt einen N-Bit Vektor mit einem zusätzlichen Prüfsummenbit.
Das Prüfsummenbit ermöglicht die Erkennung einer (einzelnen) ungewollten Bitmanipulation
innerhalb des n+1 Bit Vektors (ursprünglicher N-Bit Vektor + Prüfsummenbit). Eine
geradzahlige Parity-Prüfsumme ergänzt einen N-Bit Vektor derart, daß nach Einfügen der
Prüfsumme die Zahl der „logisch 1 Bitwerte“ in den N + 1 Bit Vektor geradzahlig ist.
In unserem Beispiel wird die Parity Prüfsumme Z über einen Eingangsvektor bestehend aus
3 Bit (A B C) gebildet. Der Ausgang Z unseres Parity-Prüfsummen-Schaltnetzes wird immer
dann „logisch 1“ wenn die Anzahl der „logisch 1 Bits“ im Eingangsvektor ungeradzahlig ist.
- 53 - Digitale Schaltungen 1

Kombinatorische Logik
Aus der aufgestellten Logiktabelle läßt sich ein äquivalenter Boole’scher Ausdruck in der
sogenannten disjunktiven Normalform (DNF) wie folgt erzeugen:
• Wir betrachten ausschließlich Zeilen der Logiktabelle, deren Ausgangswert Z eine
„logische 1“ enthält
• Um in einer Zeile der Logiktabelle einen „logisch 1“ Ausgangswert zu erzeugen,
müssen alle Eingänge bestimmte Logikwerte annehmen. Z. B. wird Z „logisch 1“,
wenn sowohl A, als auch B „logisch 0“ sind und gleichzeitig C „logisch 1“ ist. Die UND
Verknüpfung (Konjunktion) von Eingangswerten, welche einen „logisch 1“ Wert am
Ausgang erzeugt, wird als Minterm bezeichnet. Im vorliegenden Beispiel lautet der
Minterme: A ∧ B ∧ C
• Die Summe (ODER Verknüpfung oder Disjunktion) aller Minterme, die den Ausgang
zu „logisch 1“ werden lassen, beschreibt dann die Boole’sche Gleichung für die in der
Logiktabelle dargestellte Funktion Z
Die Darstellung eines beliebigen kombinatorischen Schaltnetzes erfolgt auf 2 Logikebenen:
UND Produktterme (Minterme) der Eingangsvariablen werden unter einander ODER
verknüpft. Diese äußere ODER (Disjunktion) Verknüpfung gibt dieser Darstellungsform ihren
Namen: Disjunktive Normalform.
Man kann zeigen, dass die Boole’sche Gleichung für die Erzeugung der geradzahligen Parity
Prüfsumme sich auch als EXOR Verknüpfung aller Eingangswerte darstellen läßt. Dies paßt
zu einer zuvor gemachten Aussage, nach der EXOR stets dann einen „logisch 1“
Ausgangswert ergibt, wenn eine ungerade Zahl der Eingänge auf „logisch 1“ gesetzt ist.
Demzufolge erzeugt man eine geradzahlige Parity Prüfsumme mit beliebig vielen Eingängen
aus der EXOR Verknüpfung aller Eingangswerte.
Konjunktive Normalform (KNF)
Eine alternative Darstellung zur DNF ist die Konjunktive Normalform (KNF). Bei der KNF
werden mittels UND Verknüpfungen (Konjunktionen) mehrere ODER Summenterme (auch
als Maxterme bezeichnet) verknüpft. Die Maxterme der KNF beziehen sich nun auf
Ausgänge der Funktion Z, deren Werte in der Logiktabelle eine „logische 0“ annehmen.
Der Ausgang Z einer Funktion wird „logisch 0“, wenn (mindestens) ein Maxterme „logisch 0“
ist. Damit der Ausgang Z in der KNF den Wert „logisch 1“ annimmt, darf keiner der
enthaltenen Maxterme zu „logisch 0“ werden.
Allgemein gilt: Die Negation eines Minterms ergibt den entsprechenden Ausdruck für den
Maxterm und umgekehrt. DNF und KNF sind demzufolge komplementär zueinander.
Transformationen zwischen KNF und DNF
Die Komplementarität zwischen DNF und KNF läßt sich durch Anwendung von „De Morgan“
auf die jeweilige inverse Funktion Z nachweisen. Ausgehend von der KNF für Z erhält man
nach entsprechenden Transformationen eine DNF von Z und umgekehrt.
Logik Grundschaltung: EXOR Gatter
Mit dem Aufstellen der DNF für eine Logiktabelle des bereits eingeführten EXOR
Logikgatters sehen wir, dass sich EXOR ebenfalls auf ein 2stufiges UND/ODER Schaltnetz
zurückführen läßt.
Digitale Schaltungen 1 - 54 -

Kombinatorische Logik
Disjunktive / Konjunktive Normalformen
Werden in den Produkttermen (Mintermen) der DNF bzw. den Summentermen (Maxtermen)
der KNF sämtliche Eingangsvariablen verwendet, so spricht man von einer kanonischen
Normalform.
Kanonische Normalformen repräsentieren in der Regel keine minimalen
Funktionsausdrücke. Um flächen- oder leistungsoptimierte Realisierungen einer
Logikfunktion zu erhalten, werden funktionsäquivalente Transformationen zur
Logikminimierung durchgeführt.
DNF und KNF sind grundsätzlich gleichwertig. Welche Darstellungsform bevorzugt
anzuwenden ist, hängt davon ab wie häufig die Logikfunktion den Ausgangswert „logisch 0“
bzw. „logisch 1“ erzeugt. Bei wenig „logisch 1“ Werten besteht die DNF aus weniger
Mintermen (als die entsprechende KNF). Bei weniger „logisch 0“ Werten ist hingegen die
KNF Darstellung entsprechend vorteilhafter.
Generisches Modell statischer CMOS Schaltungen
Wir verallgemeinern nun den Schaltungsaufbau von NAND/NOR Grundgattern mit nur zwei
Eingängen auf beliebig viele Eingänge. Jeder Eingang wird mit einem n-MOSFET und einem
p-MOSFTE verbunden.
Für eine NAND Funktion werden die n-MOSFTEs in Serie, die p-MOSFTEs parallel
geschaltet. Für eine NOR Funktion ist es genau umgekehrt, hier sind die n-MOSFETs
parallel, die p-MOSFETs in Serie. Diesen Gegensatz von Serien- und Parallelschaltung
nennt man „Dualität“.
Die Lastkapazität C repräsentiert die kapazitive Last am Ausgang der Schaltung, die aus den
Eingängen der nachfolgenden Stufen und den Verbindungsleitungen besteht.
Beachten Sie bitte auch hier, dass jedes statische CMOS Gatter immer invertiert. Falls dies
nicht gewünscht wird, dann muss ein zusätzlicher Inverter am Ausgang eingefügt werden.
Wir betrachten nun an einem Beispiel, wie für eine beliebige Boole’sche Funktion eine
statische CMOS Schaltung aufgebaut werden kann. Dies erfolgt in mehreren Schritten. Das
Beispiel lautet Z = AB + C
1. Schritt: Überprüfung des invertierenden Verhaltens
In unserem Beispiel haben wir eine nicht-invertierende Funktion vorliegen. Wir
müssen deshalb durch Umformung zuerst eine invertierende Funktion bilden
( Z = AB + C ), dann diese Invertierung durch einen zusätzlichen Inverter am
Ausgang rückgängig machen ( Z = Z ).
2. Schritt: Verschaltung der n-MOS Transistoren
Für jede UND Verknüpfung von Eingangsvariablen (AB) werden die zugehörigen n-
MOSFETs in Serie, für jede ODER Verknüpfung (C) parallel geschaltet.
3. Schritt: Verschaltung der p-MOS Transistoren
Die p-MOSFETs werden dual zu den n-MOSFETs verschaltet, d.h. jede
Serienschaltung von n-MOSFETs ergibt eine Parallelschaltung von p-MOSFETs und
umgekehrt.
- 55 - Digitale Schaltungen 1

Kombinatorische Logik
Auf diese Weise ergibt sich ein entweder leitfähiger Pfad von V DD zum Ausgang Z
(Ausgang auf „1“), oder von Z nach gnd (Ausgang auf „0“), aber niemals ein
Kurzschluss zwischen V DD und gnd und niemals ein undefiniertes Potential am
Ausgang.
Fan-In und Fan-Out
In einer Schaltung kann der Ausgang eines Gatters (Inverter oder anderes Logik Gatter) mit
den Eingängen mehrerer nachfolgender Gatter verbunden sein. Die Anzahl der
nachfolgenden Gatter wird als Fan-Out bezeichnet. Das maximal zulässige Fan-Out eines
Gatters ist in einer Gatter Bibliothek spezifiziert. Wenn ein Gatter viele nachfolgende Gatter
zu treiben hat (hohes Fan-Out), dann wird das treibende Gatter langsamer.
Die Ausgänge von Gattern dürfen nie zusammen geschaltet werden, sonst würden
Kurzschlüsse zwischen V DD und gnd entstehen, wenn die Ausgänge auf unterschiedliche
Logikpegel (0/1) geschaltet werden.
Die Anzahl der Eingänge eines Logik Gatters wird als Fan-In bezeichnet. Ein Inverter hat nur
einen Eingang (Fan-In = 1), andere Logikgatter, z.B. NAND, NOR, können mehrere
Eingänge haben (Fan-In > 1).
Karnaugh Tabelle
Eine zur Logiktabelle gleichwertige Alternativdarstellung kombinatorischer Funktionen,
welche die Aufgabe der Logikminimierung besonders gut unterstützt, ist das Karnaugh
Diagramm oder die Karnaugh Tabelle.
Eine Karnaugh Tabelle besteht aus einer Matrize, deren Zahl von Feldern durch die Anzahl
von Eingangsvariablen I bestimmt wird. Beispiele: Bei kombinatorischen Funktionen mit 2
Eingangsvariablen hat die Karnaugh Tabelle 4 Felder. Bei 3 Eingängen 8 Felder und bei 4
Eingängen 16 Felder. Grundsätzlich hat die Karnaugh Tabelle so viele Felder wie Zeilen in
einer gleichwertigen Logiktabelle auftreten (bei N-Eingängen, 2 N Felder).
Jedes Feld einer Karnaugh Tabelle entspricht einer Zeile in einer Logiktabelle. Demzufolge
wird der Ausgangswert der kombinatorischen Funktion als Wert direkt in ein Feld der
Karnaugh Tabelle eingetragen. Der besseren Übersicht halber werden üblicherweise nur die
„logisch 1“ Werte dargestellt (jedes freie Feld entspricht demnach einem „logisch 0“ Wert).
Die Tabellenindizes entsprechen den Eingangsvariablen der Boole’schen Funktion. Dabei ist
entscheidend, benachbarte Indizes von Karnaugh Feldern unterscheiden sich nur in einer
einzigen Binärstelle (Tabellenindizes sind „Gray codiert“), eine Eigenschaft, die sich - wie wir
gleich sehen werden - vorteilhaft zur Logikminimierung nutzen läßt.
Betrachten wir die durch die (kanonische) DNF:
y = abc + abc + abc + abc
darstellbare kombinatorische Funktion mit 3 Eingangsvariablen. Durch Anwendung des
Distributivgesetzes wird klar, die redundante Eingangsvariable b aus dem ersten beiden
Produkttermen kann mittels Komplementärgesetz eliminiert werden. Ebenso kann die
Variable c aus den beiden letzten Produkttermen ohne Auswirkung auf die Funktion y
entfernt werden.
Eine zur Logiktabelle gleichwertige Karnaugh Tabelle ist in der unteren Folienhälfte gezeigt.
Horizontal bzw. vertikal benachbarte Einträge mit „logisch 1“ entsprechen bei einer „Gray
Code“ indizierten Darstellung der Eingangsvariablen ( x ∨ x ) einem Ausdruck bei einer nach
dem Distributivgesetz umgeformten Boole’schen Gleichung. Die Variable x bezeichnet dabei
Digitale Schaltungen 1 - 56 -

Kombinatorische Logik
diejenige Eingangsvariable, die sich zwischen den benachbarten Feldern als einzige
geändert hat. Da diese Änderung offensichtlich keinen Einfluß auf das Ergebnis von y hatte
(das Ergebnis ist in beiden Fällen „logisch 1“) kann x als redundante Variable eliminiert
werden.
Beispiele für Produktterm Minimierung
Zwei benachbarte Felder mit „logisch 1“ Werten in einer Karnaugh Tabelle entsprechen einer
eliminierbaren redundanten Variablen. 4 benachbarte Felder mit „logisch 1“ Werten
entsprechen demzufolge 2 redundanten Variablen. Allgemein: 2 N benachbarte Felder mit
„logisch 1“ Werten entsprechen N redundanten Variablen.
Benachbarte Felder können linear (horizontal oder vertikal) angeordnet sein, können aber
auch quadratische (4 Felder) oder rechteckige (8 Felder) Form besitzen. Ferner ist es
zulässig - um möglichst große Nachbarschaftsbereich zu formieren - Überlappungen
zwischen benachbarten Bereichen zu haben. Diagonal angeordnete Felder bezeichnen
hingegen keine zur Logikminimierung ausnutzbare Nachbarschaftsbeziehung.
Felder, die an horizontal oder vertikal gegenüberliegenden Rändern der Karnaugh Tabelle
liegen, entsprechen ebenfalls gültigen Nachbarschaften. Grund hierfür ist wiederum die
„Gray Codierung“ der Karnaugh Tabelle: Zwischen letztem und erstem Feld einer Reihe bzw.
Spalte unterscheiden sich die Variablen-Indizes ebenfalls nur in einer Binärstelle.
Karnaugh für unvollständig spezifizierte Funktionen
Eine Logikfunktion kann auch unvollständig spezifiziert sein. D. h. für bestimmte
Eingangswerte können die dazugehörigen Ausgangswerte undefiniert bleiben (also „logisch
0“ oder „logisch 1“ sein). Undefinierte Ausgangswerte werden in der Logik- und Karnaugh
Tabelle als X (don´t care) markiert. Undefinierte Ausgänge können vorteilhaft zur
Gruppenbildung von benachbarten Feldern verwendet werden.
Volladdierer
Nachfolgend analysieren wir einige Beispiele von Kombinatorischen Schaltnetzen, die in der
Praxis häufig Verwendung finden. Das erste Schaltungsbeispiel ist ein Multibit-Addierer, der
als Elementaroperation einer RISC ALU in praktisch allen Prozessoren integriert ist.
Im vorherigen Kapitel „Zahlensysteme“ haben wir gesehen, dass die binäre Addition zweier
Bit-Vektoren durch bitweise Addition der einzelnen Ziffernstellen unter Berücksichtigung
eines möglichen Übertrags von der vorherigen Ziffernposition erfolgt. Ein Schaltnetz,
welches 2 Einzelbits + 1 Übertragsbit miteinander addiert und daraus ein Summenbit sowie
ein mögliches Übertragsbit für die direkt nachfolgende Bitposition als Ausgabewerte erzeugt,
bezeichnet man als 1-bit Volladdierer.
Der Entwurf einer 1-bit Volladdiererschaltung beginnt wiederum mit dem Aufstellen der
Logiktabelle und deren Umsetzung in KDNFs für die Summen (S) und Übertragsausgänge
(C out ).
Volladdierer: Logik Implementierung
Die Boole’sche Gleichung für den Summenausgang entspricht (ohne dass funktionale
Parallelen bestehen) der Gleichung für die zuvor besprochenen geradzahlige Parity
Prüfsummenbildung. Der Summenausgang S eines Volladdierers nimmt genau dann einen
“logisch 1“ Wert an, wenn entweder 1 Eingang oder alle 3 Eingänge den Wert „logisch 1“
haben. Dementsprechend kann die Gleichung für S als EXOR Verknüpfung aller 3 Eingänge
A, B, C in überführt werden.
- 57 - Digitale Schaltungen 1

Kombinatorische Logik
Durch bereits bekannte Gleichungsumformungen (Distributivgesetz, Komplementärgesetz)
kann der Ausdruck für C out vereinfacht werden. P und G sind Zwischenterme, denen später
bei der Erweiterung zur Multibit-Addiererschaltung noch besondere Bedeutung zukommen
wird. G steht hier für „Generate C out “ und bedeutet, wenn G „logisch 1“ wird, auf alle Fälle
auch C out auf „logisch 1“ gesetzt wird. P steht für „Propagate C in to C out “ und besagt, bei P =
„logisch 1“ wird der Wert von C in (egal ob „logisch 1“ oder „logisch 0“) nach C out
„durchgereicht“ (propagiert). P und G sind ausschließlich von den Summandenbits A und B
abhängig.
Die linke Seite der Folie zeigt eine den Logikgleichungen entsprechende Darstellung des 1-
bit Volladdierers mit Schaltsymbolen.
Volladdierer als CMOS Schaltung
Aus der Wahrheitstabelle wurden die Boole’schen Gleichungen für den Summenausgang S
und den Übertragsausgang C out abgeleitet. Die Zwischenvariable X bezeichnet den
invertierten Übertragsausgang X = C . Im linken Bereich der Abbildung ist die Schaltung
out
für C out dargestellt, im rechten Bereich die Schaltung für den Summenausgang S.
Die dargestellte Schaltung entspricht dem generischen Modell statischer CMOS Schaltungen
und enthält auch den zusätzlichen Inverter für den Übertragsausgang C out . Dies ist nur ein
Beispiel für eine mögliche Volladdierer Schaltung, es gibt auch andere Möglichkeiten mit
jeweils unterschiedlichen Eigenschaften bezüglich Komplexität, Verzögerungszeit und
Verlustleistung.
Logik Zeitverhalten
In bisherigen Darstellungen wurden Signalwechsel an Ausgängen von Logikgattern stets
zeitgleich mit den Wechseln an den Eingängen vollzogen. Ferner wurden Signalflanken ohne
Anstiegs- bzw. Abfallzeiten dargestellt. Die technischen Ursachen und die quantitative
Bewertung für eine verzögerte Signalfolge des Ausgangs und endlicher Signalflanken
werden wir erst im Kapitel „Inverter“ detailliert kennenlernen. An dieser Stelle soll aber
bereits ein realistisches Modell des Zeitverhaltens digitaler Logikelemente eingeführt werden:
• Ausgänge von Logikgattern folgen Eingangssignalen mit endlichen Verzögerungen t p
> 0. Als relevante Meßpunkte dienen die 50% Signalpegel von Eingangs- und
Ausgangssignal. Wichtig zu merken ist: Verzögerungszeiten (Propagation Delays)
sind stets zwischen Eingängen und Ausgängen eines Schaltungselements definiert.
• Signalwechsel erfolgen mit endlichen Flankensteilheiten, d.h. mit Anstiegszeiten (t r )
und Abfallzeiten (t f ) > 0. Anstiegs- und Abfallzeiten werden zwischen 10% und 90%
des maximalen Signalpegels eines Signals gemessen. Anstiegs- und Abfallzeiten
beziehen sich stets nur auf ein einziges Signal.
Volladdierer: Zeitverhalten
Diese Folie zeigt die Auswirkungen der Logiklatenzen auf die Signaldarstellung von Ein- und
Ausgängen des Volladdierers. Hierbei wurde angenommen: UND und ODER Gatter haben
eine Verzögerung von 1 Zeiteinheit, EXOR Gatter von 2 Zeiteinheiten. Es wird keine
Differenzierung zwischen „low-to-high“ bzw. „high-to-low“ Verzögerungen gemacht.
Aus der Darstellung mittels Schaltsymbolen wird ersichtlich, um von den
Summandeneingängen A oder B zum Summenausgang S zu gelangen, müssen 2 EXOR
Gatter mit insgesamt 4 Zeiteinheiten Verzögerung durchlaufen werden. Von A bzw. B zum
Übertragsausgang C out gibt es 2 Pfade mit 2 bzw. 4 Zeiteinheiten Verzögerungen. Vom
Übertragseingang C in zum Summenausgang S gelangt man über ein EXOR Gatter mit 2
Digitale Schaltungen 1 - 58 -

Kombinatorische Logik
Zeiteinheiten Verzögerung, zum Übertragsausgang C out über 2 Gatter mit je 1 Zeiteinheit
Verzögerung.
Der Signalanstieg von A zum Zeitpunkt t = 0 wirkt sich am Ausgang S erst zum Zeitpunkt t =
4 aus. Zuvor (kurz nach t = 3) wechselt C out von „logisch 0“ auf „logisch 1“ als Folge des
Anstiegs von B kurz nach t = 1. Ähnlich lassen sich die übrigen Signalwechsel der Ausgänge
S und C out nachvollziehen.
Wichtig ist, aufgrund der Verzögerungszeiten im Allgemeinen und der unterschiedlichen
Pfadlängen zwischen verschiedenen Ein- und Ausgängen von Schaltnetzen im Speziellen,
entsprechen die Ausgangssignale nur zu bestimmten Zeitperioden den zu den
Eingangssignalen passenden Logikfunktionswerten. Deshalb ist es Konvention, die
Ausgangssignale vom Zeitpunkt eines Eingangssignalwechsels bis zum Erreichen stabiler
Ausgangssignale als undefiniert (grauschattierte Bereiche zwischen den beiden
Signalpegeln) zu deklarieren.
Multibit Addierer: Ripple-Carry Adder
Aus N 1-bit Volladdierern (VA) wird bei gezeigter Verschaltung ein N-bit Multibit Addierer für
2 Summanden A (0 … N - 1) und B (0 … N – 1). Charakteristisch für diese „Ripple-Carry“
(„weitergereichter Übertrag“) Verschaltung ist die Verbindung der C in Eingänge jeder VA
Stufe mit den C out Ausgängen der jeweiligen vorherigen VA Stufe. Der C in Eingang der ersten
Stufe ist auf „logisch 0“ gesetzt.
Aus den zuvor abgeleiteten Gleichungen für S und C out ist offensichtlich, die Ausgänge eines
VA in der Stufe k hängen über C in von den Übertragsausgängen der vorherigen Stufen k – i,
mit 0 < i ≤ k ab. Bedingung für ein „Weiterreichen“ des C in Wertes zum Ausgang C out eines
VA ist P = 1 (zur Erinnerung, P hängt ausschließlich von den lokalen Summandenbits A i und
B i ab).
Demzufolge ist nachvollziehbar, daß die maximale Verzögerungszeit eines Multibit Ripple-
Carry Addierers von der Übertragsweiterleitung bis zum Bit höchster Ordnung (N)
entscheidend mitbestimmt wird. Diese maximale Verzögerungszeit nimmt linear mit der
Breite der Summandenvektoren zu. Eine genaue quantitative Analyse der Ripple-Carry
Verzögerungszeit ist Gegenstand einer Übungsaufgabe.
Multibit Addierer / Subtrahierer
Die gerade eingeführte Ripple-Carry Addierer Struktur kann mittels einfacher Erweiterungen
zu einer Addierer/Subtrahierer Schaltung umgewandelt werden. Aus dem Kapitel
„Zahlensysteme“ wissen wir, eine Subtraktion kann als Addition mit einem negierten
Minuenden realisiert werden. Der negierte Minuend wird bei Zahlen im Binärsystem mittels
Zweierkomplement erzeugt. Zweierkomplement bedeutet: Invertieren aller Bits des
Minuenden mit anschließender Addition einer 1.
Ein EXOR Gatter erlaubt mit minimalem Aufwand, einen Logiksignalwert entweder
unverändert vom Eingang zum Ausgang zu transportieren (der andere Eingang des EXOR
ist dabei auf „logisch 0“ gelegt), oder den Signalwert invertiert am Ausgang erscheinen zu
lassen (der andere Eingang des EXOR liegt dabei auf „logisch 1“). Eine Addition mit 1
erreicht man mittels C in = 1 am VA des Bits mit der niedrigsten Wertigkeit. Mittels N
elementarer EXOR Gatter und einem zusätzlichen Steuersignal (add/subt) kann so aus
einem N-bit Addierer ein konfigurierbarer Addierer/Subtrahierer realisiert werden.
- 59 - Digitale Schaltungen 1

Kombinatorische Logik
Multiplexer
Ein n-auf-1 Multiplexer ist eine häufig verwendete Auswahlfunktion für einzelne Bits bzw. Bit-
Worte aus verschiedenen Datenquellen. Mit m Auswahlbits kann zwischen bis zu n = 2 m
Quellen unterschieden werden.
Die linke Seite der Folie zeigt zwei häufig verwendete Schaltsymbole für Multiplexer. Im
Beispiel der unteren Darstellung wird mit einem Auswahl- (Select-) Bit 1 aus 2 N-bit Worten
vom Eingang auf den Ausgang durchgeschaltet. Auf Bitebene beschreibt die Gleichung
die dabei verwendete Logikfunktion.
Bitwort Schiebeoperator
Z = SA +
Mehrere 2-auf-1 MUX-Schaltungen kommen beim nachfolgend beschriebenen Bitwort
Schiebeoperator zur Anwendung. Bei einer Bitwort Schiebeoperation wird das binäre
Eingangsdatenwort um eine flexibel einstellbare Zahl von Bitpositionen nach links (zu
höheren Bitpositionen hin) verschoben. Die dabei entstehenden „Lücken“ in den unteren
Bitpositionen werden mit „logisch 0“ Bits aufgefüllt.
Bei dem hier dargestellten Schiebeoperator handelt es sich um einen „logarithmischen Barrel
Shifter“. Die 2-auf-1 MUX-Elemente sind in einer m x n Matrize angeordnet. Die Breite des
Eingangs-/Ausgangsdatenwortes n bestimmt die Zahl der notwendigen MUX Reihen. Die
Zahl m der MUX-Spalten bestimmt die maximale Verschiebeweite 2 m . Jede MUX-Spalte, die
von einem Bit des Steuerwortes kontrolliert wird, ist für eine bestimmte Verschiebeweite in
Potenzschritten von 2 zuständig. Also, die äußerst linke Spalte verschiebt jedes Bit des
Eingangswortes um 0 oder 1 (= 2 0 ) Stelle, die zweite Spalte um 0 oder 2 (= 2 1 ) Stellen, usw..
Die Verschiebungen der einzelnen Spalten können sich zur maximalen Verschiebeweite
aufaddieren.
Unabhängig von der Verschiebeweite durchlaufen die Bits des Eingangsignalwortes stets m
MUX-Spalten. Demzufolge ist die Verzögerungszeit der Verschiebeoperation unabhängig
von der Verschiebeweite. Beim Barrel Shifter ist typischerweise der Verdrahtungsaufwand
der flächendominierende Faktor des gesamten Verschiebeoperators. Die Komplexität der
MUX-Logikelemente spielt dabei meist eine untergeordnete Rolle.
Die rechte Bufferstufe hat keine Funktion im Zusammenhang mit dem Verschiebeoperator,
sondern dient lediglich als aktive Treiberstufe zur Signalregeneration.
Vergleichsoperatoren
Abschließend gehen wir noch auf 2 Vergleichsoperatoren zwischen Bitvektoren, wie sie z.B.
bei konditionalen Verzweigungen im Programmablauf vorkommen, ein.
A ≥ B: A ≥ B wird dann als wahr („logisch 1“) evaluiert, wenn A – B nicht negativ ist.
Demzufolge reicht es aus, daß MSB eines Subtrahierers zu invertieren (da positive
Binärzahlen bekanntlich 0 als Vorzeichenbit besitzen), um ein Indexbit für die Abfrage auf
A ≥ B zu erhalten.
A ≠ B: Um 2 Bitvektoren auf Gleichheit/Ungleichheit abzuprüfen, werden bitweise die beiden
Eingangsvektoren A und B mit EXOR Gattern mit 2 Eingängen verglichen. Sind die Bits
unterschiedlich, so ist der Ausgang des EXOR bekanntlich „logisch 1“. Das nachfolgende
ODER Gatter über alle EXOR Ausgänge evaluiert nur dann zu „logisch 0“, wenn alle EXOR
Ausgänge „logisch 0“ waren. Unter dieser Bedingung war A = B im anderen Fall A ≠ B.
SB
Digitale Schaltungen 1 - 60 -

Kombinatorische Logik
Aufgaben
1. Vereinfachen Sie folgende Gleichungen mithilfe der Booleschen Algebra:
a. A⋅
( B + C ⋅ A)
b. ( A⋅ B)
⋅ A
2. Gegeben sei folgende Gleichung: A ⋅ ( B + C)
+ D
a. Geben Sie die Logiktabelle der Schaltung an.
b. Entwerfen Sie zunächst mithilfe von AND und OR Gattern ein Schaltnetz
c. Entwerfen Sie nun eine äquivalente Schaltung aus invertierenden Gattern
d. Wieso werden in digitalen Schaltungen in der Regel invertierende Gatter
verwendet?
3. Gegeben sei folgende Logiktabelle:
A B C Z
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
a. Erstellen Sie die Disjunktive Normalform
b. Transformieren Sie die Disjunktive Normalform in die Konjunktive Normalform
c. Minimieren Sie mithilfe eines Karnaugh-Diagramms
4. Erklären Sie die Funktionsweise eine Ripple-Carry Adders!
a. Wodurch wird die Verzögerungszeit dominiert?
b. Ändert sich diese mit der Bitbreite?
c. Ist die Verzögerungszeit immer konstant oder abhängig von den
Eingangsdaten?
- 61 - Digitale Schaltungen 1

Kombinatorische Logik
Lösungen
1. Ergebnisse:
a. A⋅ B
b. A
2. Ergebnisse
a.
A B C D Z
0 X X 0 0
1 0 0 0 0
1 0 1 0 1
1 1 0 0 1
1 1 1 0 1
X X X 1 1
b.
c. A⋅
( B + C ) + D = ( AB + AC ) ⋅ D = AB ⋅ AC ⋅ D = AB ⋅ AC ⋅ D
d. Invertierende Gatter sind in CMOS Technologie einfacher (also mit weniger
Transistoren) zu realisieren. Invertierende Gatter sind außerdem ausreichend
um sämtliche Logikfunktionen zu implementieren.
3. Ergebnisse
a. DNF: Z = A⋅
B ⋅C
+ A⋅
B ⋅C
+ A⋅
B ⋅C
+ A⋅
B ⋅C
b. KNF: Z = ( A + B + C)
⋅(
A + B + C)
⋅(
A + B + C)
⋅(
A + B + C)
c. Nach Minimierung: Z = A⋅C
+ A⋅
B
Gleiches Ergebnis auch über Vereinfachung z.B. der DNF erreichbar!
4. Beim Ripple-Carry Addierer dient je ein Volladdierer zur Addition zweier Bits der
beiden Summanden A und B. Jeder Volladdierer erzeugt dabei ein Summenbit und
einen Übertrag an die nächst höhere Stufe. Dies kann dazu führen, dass je nach
Eingangsdaten, das Übertragsbit vom MSB zum LSB durchgeschleift wird (daher
ripple-carry).
a. Die maximale Verzögerungszeit wird daher durch die Zeit dominiert, die der
Übertrag braucht um vom LSB zum MSB zu gelangen (längster Pfad).
b. Damit gilt auch: mit steigender Bitbreite steigt die Verzögerungszeit, da der
Übertrag einen immer länger werdenden längsten Pfad erzeugt. Die
Verzögerungszeit wächst näherungsweiße linear mit der Bitbreite.
c. Bei Eingangskombination, die keinen Übertrag erzeugen (z.B. 0000 + 1111),
ist die Verzögerungszeit entsprechend kürzer, sie wird in diesem Fall nurch
durch die Summenlaufzeit bestimmt.
Digitale Schaltungen 1 - 62 -

Digitale Schaltungen 1
Sequentielle Logik
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de
- 63 - Digitale Schaltungen 1

Sequentielle Logik
Sequentielle Logik
Lerninhalte
Im diesem Kapitel wird auf die Realisierung von Funktionen mit sequentiellem
zeitabhängigen Verhalten eingegangen. Zeitabhängiges Verhalten digitaler Schaltungen wird
erst durch die Erweiterung von klassischen kombinatorischen Schaltnetzen mit
Speicherelementen ermöglicht. Die schaltungstechnische Realisierung elementarer
Speicherkomponenten wie Latch, Flip-Flop, Register wird eingeführt. Anschließend werden
Strukturen von endlichen Automaten/Finite State Machines (FSM) als Beispiel für eine
systematische und generelle Methodik zur Realisierung sequentieller Steuereinheiten
untersucht. Möglichkeiten zur Steigerung von Leistungsmerkmalen wie Datendurchsatz oder
höhere Systemtaktrate durch Fließbandverarbeitung oder Verwendung paralleler
Verarbeitungseinheiten werden ebenso eingeführt wie das Strukturierungskonzept der
Separation von Daten- und Kontrollpfad bei digitalen Schaltungen.
Innerhalb einer RISC CPU spielt sequentielle Logik besonders im Bereich des Steuerwerks,
welches üblicherweise aus mehreren miteinander interagierenden endlichen Automaten
aufgebaut ist sowie in der Instruktionspipeline eine dominierende Rolle.
Basis Speicherzelle / Register
Die elementarste Realisierung einer Speicherzelle basiert auf konventioneller Boole’scher
Logik. Zwei Inverter werden in der dargestellten Form zu einem Ring verschaltet. Die
Ausgänge der beiden Inverter (die gleichzeitig Eingänge des jeweils anderen Inverters sind)
werden als Q und Q bezeichnet. Wenn Q „logisch 0“ ist, wird durch den Inverter Q auf
„logisch 1“ gesetzt, was wiederum Q aktiv auf „logisch 0“ treibt. Die einmal eingespeisten
Werte von Q und Q sind somit stabil gespeichert. Einziger Nachteil ist, der gespeicherte
Wert kann von extern nicht in kontrollierter Form geändert werden. Um das gezielte Setzen
bzw. Rücksetzen von Q zu ermöglichen, werden die Inverter jeweils durch ein NAND Gatter
ersetzt. Wird ein Kontroll- (Steuer-) Eingang des NAND Gatters (mit x bezeichnet) auf
„logisch 0“ gesetzt, dann wird der Ausgang Q unabhängig vom anderen NAND Eingang mit
„logisch 1“ getrieben. Wird hingegen der Eingang x auf „logisch 1“ gesetzt, so verhält sich
das NAND Gatter wie ein konventioneller Inverter.
Set-Reset Latch / Enable Latch
Das gerade dargestellte Prinzip wird beim Set-Reset Latch angewandt. Bezogen auf den
Ausgang Q des Speicherelements kommt einem Kontrolleingang eines NAND Gates eine
SET (setzen) Funktion, dem Kontrolleingang des anderen NAND Gates eine RESET
(rücksetzen) Funktion zu. SET und RESET dürfen zur Sicherstellung einer konsistenten (d.h.
komplementären) Ausgangsbelegung für Q und Q nie gleichzeitig aktiv sein. Im
vorliegenden Fall wird SET (S) und RESET (R) mit einem Signalwert von „logisch 0“ aktiviert
(negative Logik). S und R dürfen demzufolge nicht gleichzeitig auf „logisch 0“ gesetzt sein.
Wenn S oder R auf „logisch 1“ liegen, dann verhält sich das entsprechende NAND Gate wie
ein Inverter für den jeweils anderen NAND Eingang.
Mit zwei weiteren NAND Gattern wird aus einem Set-Reset Latch ein Enable Latch. Ein
Enable Latch besitzt einen Dateneingang D und einen Aktivierungseingang e. Ist e auf
„logisch 0“, bleibt Q stabil auf dem vorherigen Logikwert. Ist e hingegen auf „logisch 1“, so
übernimmt der Ausgang Q den Wert des Eingangs D. Diese Funktionsweise des Enable
Latches ist in der Logiktabelle zusammengefasst.
Charakteristisch für ein Latch Element ist, daß es sensitiv auf den Logikwert (den Level) des
Steuereingangs reagiert.
Digitale Schaltungen 1 - 64 -

Sequentielle Logik
Flip-Flop
Ein Flip-Flop Speicherelement ist hingegen sensitiv auf eine Signalflanke (steigend oder
fallend). Dies bewirkt, daß der Ausgang eines Flip-Flops sich zu einem genau definierten
Zeitpunkt und nur einmal während einer Taktperiode ändert. Ein Flip-Flop besteht aus 2
hintereinander geschalteten Enable Latches, wobei die e Enable Eingänge der beiden
Latches zueinander invertiert sind. Das erste Enable Latch (aus Sicht des Dateneingangs)
wird als Master Latch, das zweite (Ausgangs-) Latch als Slave Latch bezeichnet. Die
Logiktabelle zeigt ein Beispiel, wobei das Latch sensitiv auf die steigende Taktflanke ist. Das
genaue Logik- und Zeitverhalten eines Flip-Flops wird anhand der folgenden Folie grafisch
gezeigt. Die invertierte Beschaltung der Takteingänge bewirkt, daß die Ausgänge der beiden
Latches während nicht überlappender Periodenhälften des externen Taktsignals sensitiv auf
ihre Eingänge sind.
Flip-Flop Timing
Signalverzögerungszeit und Anstiegs-/Abfallzeiten wurden bereits beim Kapitel
Kombinatorische Logik eingeführt. Für das Flip-Flop Timing sind zusätzlich folgende
Zeitbedingungen maßgeblich.
Bei einem Flip-Flop gibt es ebenfalls eine Eingangs-zu-Ausgangs Verzögerungszeit. Diese
Latenz gibt an, wann spätestens nach der aktiven Flanke des Takteingangs der Ausgang Q
den Wert des Eingangs D übernommen hat. Diese Zeitperiode wird in Datenblättern häufig
als Propagation Delay (Verzögerungszeit) bzw. Clock-to-Q (T c2q ) bezeichnet.
Für eine eindeutige Übernahme des Ausgangsignals Q muß das Eingangsignal D folgende
beiden Bedingungen erfüllen:
• Setup-Zeit: Daten D müssen spätestens zum Zeitpunkt t setup vor der aktiven
Taktflanke stabil sein.
• Hold-Zeit: Daten D müssen mindestens für die Zeit t hold nach der aktiven Taktflanke
stabil bleiben.
• Ein Verstoß gegen eine dieser Zeitbedingungen kann zu einem falschen oder - noch
unvorteilhafter - zu einem oszillierenden Ausgang Q führen.
Sequentielles Schaltwerk
Wie ein Schaltnetz repräsentiert auch ein sequentielles Schaltwerk eine Menge von
Funktionen, die nun aber von Belegungen der Eingangsvariablen zu verschiedenen
(zurückliegenden) Zeitpunkten abhängen. Schaltwerke haben somit ein „Gedächtnis“.
Mit Schaltwerken können somit eine erweiterte Klasse von Funktionen dargestellt werden,
die mit kombinierten Schaltnetzen nicht realisierbar sind.
Endlicher Automat (Finite State Machine)
Eine wichtige und weit verbreitete Klasse sequentieller Schaltwerke sind endliche
Automaten/Finite State Machines (FSM). Formal kann eine FSM als Sechs-Tupel
beschrieben werden. Das Sechs-Tupel besteht aus einem Eingabe-Alphabet I, einem
Ausgabe-Alphabet O, einer Menge von Systemzuständen S, einer Menge möglicher
Anfangszustände R sowie zweier Funktionen/Relationen f und g. Die Zustände S stellen das
Gedächtnis der FSM dar. Die Zustände S zum Zeitpunkt t sind eine Funktion f der
Eingangsvariablen I zum Zeitpunkt t sowie des vorherigen Systemzustands S zum Zeitpunkt
t - T. Dieser Zusammenhang wird allgemein in der Übergangsfunktion f beschrieben. Die
zweite Funktion welche eine FSM beschreibt, ist die Ausgabefunktion oder Ausgaberelation
g. Je nach Struktur der FSM ist g ausschließlich eine Funktion des Systemzustands S (ein
- 65 - Digitale Schaltungen 1

Sequentielle Logik
sogenannter Moore Automat) oder eine Funktion des Systemzustands S sowie des
Eingabealphabets I (ein sogenannter Mealy Automat).
Übergangs- und Ausgabefunktion einer FSM werden häufig als Zustandsdiagramme
dargestellt. Knoten/Kreise repräsentieren einen definierten Systemzustand, gerichtete
Kanten mit Eingangsvariablen die Zustandsübergangsbedingung.
Moore Automat
Beim Moore Automaten hängt der Ausgabewert der FSM ausschließlich vom Systemzustand
ab. Der Folgesystemzustand zum Zeitpunkt t + T ist eine Funktion vom momentanen
Systemzustand zum Zeitpunkt t sowie der Eingangsvariablen zum Zeitpunkt t ab. Der
Systemzustand S ist in einem Multibit-Register gespeichert. Übergangs- und
Ausgaberelationen sind als kombinatorische Schaltnetze realisiert. Daraus ergibt sich die
dargestellte Schaltungsstruktur für einen Moore Automaten. In der Praxis der digitalen
Schaltungstechnik werden Moore Automaten häufig angewendet. Ein Hauptgrund ist: Es
bestehen keine kombinatorischen Pfade von Eingängen I zu Ausgängen O. Die
Systemzustandsregister begrenzen die (kombinatorische) Logiktiefe, d.h. Anzahl
hintereinander geschalteter Logikgatter eines Moore Automaten auf eine einzige
Übergangsfunktion und eine einzige Ausgabefunktion.
Als Nachteil eines Moore Automaten kann die hohe Zahl von Zuständen, die sich aus der
Konvention „1 Zustand pro möglichem Ausgabewert des Automaten“ ergibt, angesehen
werden.
Mealy Automat
Bei einem Mealy Automaten hängen die Ausgabewerte der FSM sowohl vom Systemzustand
S, als auch den Eingangsvariablen I ab. Deshalb werden Ausgabewerte im
Zustandsdiagramm direkt an die Kanten der Zustandsübergänge notiert. Weil es in der Regel
mehr Zustandsübergänge als Zustände gibt, führt ein Mealy Entwurfsansatz zu einer
geringeren Zahl von Zuständen als ein Moore Entwurfsansatz und ist demzufolge von der
grafischen Darstellung übersichtlicher.
Gravierend ist hingegen der Nachteil, daß Mealy Automaten, wenn sie hintereinander
verkettet geschaltet werden, zu langen kombinatorischen Pfaden führen. Dieser Umstand
macht ein sauberes Timing an den einzelnen Registerstufen sehr schwierig. Deshalb sind
Mealy Automaten in der dargestellten Form in der Praxis zu vermeiden.
Dies stellt allerdings keine Einschränkung dar, weil gezeigt werden kann, daß jedes
sequentielle Verhalten durch jeden beliebigen Strukturtypen von FSM darstellbar ist.
Noch ‘ne FSM: Moore oder Mealy?
Die beiden auf dieser Folie gezeigten Automaten realisieren synchrone Zähler. In beiden
Fällen soll jeweils zwischen 0 und M (einschließlich) gezählt werden. Ein Übertrag
(weiterzählen nach Erreichen des Zählerstands M) resultiert jeweils in ein Rücksetzen des
Zählers auf 0. Der Zählvorgang soll bei beiden Maschinen unter Beibehaltung des aktuellen
Zählerstandes jederzeit unterbrochen werden können. Im Zustand „zählen“ bzw. „aktiv“
werden von beiden FSM mehrere Ausgabewerte gemäß dem Zahlenbereich der FSM
erzeugt. Der Zählerstand und Ausgabewert Z wird dabei nicht als Teil des Zustandsvektors,
sondern als sequentielle Hilfsvariable verwendet. Deshalb muss nicht - wie eigentlich bei
Moore Automaten üblich - ein Zustand pro Ausgabewert der FSM definiert und spezifiziert
werden. Es handelt sich also bei den gezeigten Automaten um FSMs vom Typ Moore. Das
Einführen der sequentiellen Hilfsvariablen erlaubt trotz eines relativ großen
Ausgabealphabets O eine übersichtliche Darstellung der FSM mit wenigen Zuständen.
Digitale Schaltungen 1 - 66 -

Sequentielle Logik
Entwurf Endlicher Automaten in der Praxis
Der heutige Stand der Technik beim Entwurfsablauf von endlichen Automaten, ist wie folgt:
1. Endliche Automaten werden als Zustandsdiagramme oder als Tabelleneingabe
entworfen.
2. Die Zustandsdiagramme werden anschließend in eine funktionsäquivalente VHDL
Beschreibung übertragen und zu Verifikations/Testzwecken simuliert. Simulationen
können auf der Basis einzelner FSM oder miteinander verketteter FSM erfolgen.
3. Automatische Synthesewerkzeuge übersetzen/kombinieren anschließend die VHDL
Beschreibung in eine RTL (Register Transfer Logik) Netzliste, bestehend aus
kombinatorischen Logikgattern und Flip-Flop Speicherelementen. Auf RTL Ebene
kann das FSM Verhalten dann inklusive Zeitinformation der Logik- und
Speicherelemente nochmals stichprobenweise simuliert werden.
Beispiel: Absicherung der Datenübertragung mit Block Parity
Als Beispiel für den Einsatz einer FSM in der Praxis erörtern wir nun die Absicherung der
Datenübertragung (oder Datenspeicherung) mittels Block Parity Prüfsummen. Im Kapitel
„Kombinatorische Logik“ hatten wir bereits die Parity Prüfsummenerzeugung für einzelne
Datenworte kennen gelernt. Wir haben gesehen, mittels eines einzelnen Parity
Prüfsummenbits können Einzelbitfehler in Datenworten erkannt werden. Bei
Mehrfachbitfehlern sinkt die Erkennungswahrscheinlichkeit für Bitmanipulationen hingegen
auf 50%.
Eine Blockprüfsumme deckt mehrere Datenworte (einen Block von Datenworten) ab. Im
vorliegenden Fall bilden wir über 8 aufeinander folgende Datenworte eine weitere 9-Bit
Prüfsumme, ein Prüfsummenbit pro Spalte der 8 Datenworte. Dieses Parity Prüfsummenwort
wird nach jeweils 8 Datenworten in den Datenstrom eingefügt.
Auf diese Weise wird jedes Datenbit zweimal - horizontal mit der Wortprüfsumme, vertikal mit
der Blockprüfsumme - abgedeckt. Wird genau 1 Bit fehlerhaft übertragen, kann das falsche
Datenwort mittels der Wortprüfsumme, die Bitposition des fehlerhaften Bits innerhalb des
Wortes mit der Blockprüfsumme identifiziert, und mittels Invertieren des vorgefundenen
Bitwertes korrigiert werden. Im Fall von konsekutiven Mehrfachfehlern kann in der
Blockprüfsumme der „Fehlerburst“ zumindest mit hoher Wahrscheinlichkeit erkannt (wenn
auch nicht korrigiert) werden.
Block Parity: Separation von Daten- und Kontrollpfad
An diesem Beispiel kann des Weiteren eine häufig praktizierte Technik beim digitalen
Schaltungsentwurf, die Trennung von Daten- und Kontrollpfad, anschaulich demonstriert
werden.
Grundsätzlich übernimmt der Datenpfad die Aufgaben zur Transformation der Daten
innerhalb einer Verarbeitungseinheit. Der Kontrollpfad ist zuständig für die (sequentielle)
Steuerung der Funktionseinheiten im Datenpfad. Der Kontrollpfad wird in der Regel als
sequentielles Schaltwerk in Form einer FSM realisiert.
Die rechte Seite dieser Folie zeigt den Datenpfad für die Block Parity
Prüfsummenerzeugung. Der Datenpfad ist zwischen 2 Registerstufen: Einem Leseregister,
aus dem der Datenstrom wortweise mit je 8-Bit entnommen wird, und einem Schreibregister,
in das die Daten 9-Bit breit (8-Bit Daten plus ein Prüfsummenbit) abgeliefert werden.
Dazwischen befinden sich die Logikblöcke für die Wortprüfsummenberechnung, die
Berechnung und Zwischenspeicherung der bitweisen Blockprüfsummen sowie die MUX
- 67 - Digitale Schaltungen 1

Sequentielle Logik
Stufe zum Einfügen des Prüfsummenwortes in den Datenfluss. Die Register sowie die MUX-
Einheit werden von Kontrollbits gesteuert (Kontrollbits sind fett gedruckt angezeigt). Die
korrekte zeitliche Aktivierung und Deaktivierung dieser Kontrollbits ist Aufgabe einer FSM im
Kontrollpfad.
Block Parity: Kontrollpfad
Zunächst wird das Zeitverhalten der Kontrollsignale zur Generierung des gewünschten
Funktionsablaufs dargestellt. Es gilt zu beachten, Register Enable Signale führen nach
Aktivierung erst mit der folgenden aktiven Taktflanke zur Ausführung der entsprechenden
Operation (Register lesen/schreiben/rücksetzen). Der MUX - als kombinatorische
Logikfunktion - schaltet hingegen direkt mit dem Signalwechsel des Kontrolleingangs
zwischen den Eingabedatenworten um. Ferner ist zu beachten, Registerausgänge zeigen
stets den aktuellen Wert des Registerinhalts an (auch wenn das Register disabled
(z.B., rd_en = „0“) ist).
Dieses Zeitverhalten der Kontrollsignale wird anschließend mittels einer FSM realisiert. Die
entsprechende FSM ist auf der folgenden Folie durch zwei gleichwertige Darstellungsformen
gezeigt: Als Zustandsdiagramm eines Moore Automaten, wie er bereits auf vorherigen Folien
eingeführt wurde, und in Tabellendarstellung. Die Tabellendarstellung einer FSM
unterscheidet sich von rein kombinatorischen Wahrheitstabellen durch zwei zusätzliche
Spalten - State (Zustand) und Nxt_State (Folgezustand) - die den sequentiellen Charakter
des Schaltwerks ausmachen.
Anmerkung: Unter State/Nxt_State wird aus Gründen wie bereits unter „Noch ne FSM“
beschrieben, eine sequentielle Hilfsvariable (count) mitgeführt, obwohl diese Hilfsvariable
eigentlich nicht den Systemzuständen zuzurechnen ist.
Die Zuordnung zwischen Zustandsbeschreibung im Zustandsdiagramm und dem binär
codierten Zuständen in der Tabellendarstellung ist wie folgt:
Tabelle Diagramm
00 Stopp
01 Data
11 Last
10 Check Sum
Da es sich hier um eine klassische Moore FSM handelt, besteht eine eindeutige Zuordnung
zwischen FSM Zustand und Ausgabedatenwort. Der Folgezustand der FSM ergibt sich aus
dem momentanen Zustand und dem Eingabedatenwort. Bei der vorliegenden FSM besteht
das Eingabedatenwort aus einem einzelnen Bit (Halt), mit dem die FSM angehalten und
wieder gestartet werden kann. Das Anhalten der FSM ist allerdings immer nur am Ende
eines Datenblocks und nach Einfügen der Blockprüfsumme möglich.
Anhand der Tabellendarstellung einer FSM werden die in Folie „Entwurf endlicher Automaten
in der Praxis“ beschriebenen prinzipiellen Schritte für die FSM Synthese verständlich:
• Für Zustände S und sequentielle Hilfsvariablen werden Register-Bits instantiiert.
• Die Ausgabefunktion g (s) wird gemäß der in Kapitel „Kombinatorische Logik“
beschriebenen Vorgehensweise zur Erzeugung einer disjunktiven Normalform (DNF)
generiert.
Beispiel: rd_en = „1“ wenn S = „01“ ∨ S = „10“
Digitale Schaltungen 1 - 68 -

Sequentielle Logik
• Die Übergangsfunktion f (s, i) wird ebenfalls als DNF aus den Zuständen S und dem
Eingangsvektor I erzeugt.
Beispiel: Nxt_State = „01“ wenn (S = „00“ ∧ Halt = „0“) ∨ (S = „01“ ∧ count < 6) ∨
(S = „10“ ∧ Halt = „0“)
Timing Analyse Sequentieller Logik
Mittels Timing Analyse wird die Performanz/Leistungsfähigkeit von sequentiellen
Schaltwerken hinsichtlich ihrer maximal möglichen Betriebsfrequenz analysiert bzw.
optimiert. Die dazu relevanten Schritte und prinzipiell möglichen Entwurfsoptionen werden
auf den folgenden Folien diskutiert.
Grundsätzlich handelt es sich bei sequentiellen Schaltwerken stets um Register-zu-Register
Übergängen. Eingangsvariablen werden in Systemzustände oder gespeicherte
Ausgangsvariablen transformiert. Unsere Betrachtungen führen wir an einer Registerstufe,
die aus 2 Multibit-Eingangsvektoren und 1 Ausgabevektor besteht, durch. Zwischen den
Registern sind kombinatorische Logikgatter wie gezeigt verschaltet. Bei diesem Beispiel
handelt es sich um einen 3-Bit Ripple-Carry Addierer, bestehend aus 2 (bekannten)
Volladdierern und 1 Halbaddierer (da C in = 0 für das niederwertigste Bit 0 vorweggenommen
wurde).
Jede Stufe eines sequentiellen Schaltwerks muß die nachfolgende Zeitbedingung erfüllen:
Tclk
≥ Tc
2
q
+
∑ Tgate
+ T
längster Pfad
Diese Zeitbedingung besagt: Zwischen 2 aufeinander folgenden aktiven Taktflanken des
Schaltwerks (d.h. innerhalb einer Taktperiode) muß jeder Signalwert von den
Eingangsregistern mit der Registerausgabeverzögerung T c2q durch die Logikgatter (und
Verbindungsstrukturen) propagieren und rechtzeitig vor der Setup-Bedingung stabil an den
Eingängen der Ausgaberegister anliegen.
Die kritischste Komponente zur Erfüllung der Zeitbedingung ist der sogenannte längste
kombinatorische Pfad. Der längste Pfad (in der Darstellung fett markiert) beschreibt die
maximal mögliche Verzögerung, welche durch Logikstufen zwischen den Registern
entstehen kann. Der längste Pfad kann mehrere Ursprungsbits in den Eingangsregistern und
mehrere Zielbits in dem Ausgangsregister haben.
Der längste Pfad ist primär für die Begrenzung der maximal möglichen Taktrate T clk eines
sequentiellen Schaltwerks verantwortlich. Ferner ist die Feststellung wichtig, daß der längste
Pfad, obwohl maßgeblich für die Taktratenbegrenzung, nur unter bestimmten
Belegungszuständen an den Eingaberegistern aktiviert/sensibilisiert sein kann. Dies ist ein
Grund dafür, daß sequentielle Schaltungen auch bei unsachgemäßer (gegen die
Zeitbedingung verstoßender) Dimensionierung in vielen Fällen richtig funktionieren können
(nur nicht dann, wenn der kritische Pfad aktiviert ist). Timing Analyse zur Ermittlung des
kritischen Pfades ist deshalb essentiell wichtig. Die zu der gezeigten Registerstufe gehörige
Signaldarstellung beinhaltet neben dem Taktsignal (T clk ) das Eingangsverhalten des
Registers A sowie das Signalverhalten unmittelbar vor und nach dem Ausgaberegister S. S in
kann aufgrund unterschiedlicher Pfadlängen mehrfach seinen Wert ändern. Der erste
Signalwechsel an S in wird durch den kürzesten Pfad (ebenfalls fett markiert) – der, wie wir
noch sehen werden, ebenfalls von Bedeutung ist - verursacht. Hier gilt ebenfalls, es kann wie
gezeigt mehrere kürzeste Pfade geben. Der letzte Signalwechsel erfolgt jedenfalls durch die
Verzögerung auf dem längsten Pfad. Der letzte Signalwechsel muß ohne Verletzung der
Setup-Bedingung erfolgen.
setup
- 69 - Digitale Schaltungen 1

Sequentielle Logik
Die bisherige Schaltung erlaubt eine minimale Taktperiode von 7 Zeiteinheiten. Nun sei
angenommen, das Pflichtenheft spezifiziert eine notwendige minimale Taktperiode von 4
Zeiteinheiten. Wie lösen wir dieses Timing Problem?
Grundsätzlich gibt es verschiedene Lösungsansätze. Eine Alternative ist die Optimierung der
Logikbibliotheken, um die Verzögerungszeiten der elementaren Logikelemente zu verringern.
Dieser Ansatz wird erfahrungsgemäß sehr schnell sehr aufwändig, weil er mit manuellen
(zeitaufwändigen) Optimierungen - auch Custom Design genannt - verbunden ist. Ferner ist
festzustellen, daß Optimierungen der Logikbibliotheken in der Regel nur zu moderaten
Signallaufzeitverbesserungen führen und demzufolge für unser Problem, wo eine Diskrepanz
zwischen Ist- und Sollwert von nahezu 50% der Taktperiode besteht, kaum aussichtsreich
ist.
Pipelining / Fließbandverarbeitung
Als zweite wesentlich probatere und häufig praktizierte Methode bietet sich die Pipeline- oder
Fließbandverarbeitung an. Bei der Fließbandmethode wird die Bearbeitung einer Aufgabe in
mehrere Unteraufgaben unterteilt. Jede Teilaufgabe wird in einer separaten Registerstufe
bearbeitet. In unserem Beispiel haben wir eine Zweiteilung vorgenommen: Die
Summenberechnung wurde in einer Funktion f 1 , mit Speicherung entsprechenden
Zwischenresultates in einer Registerstufe, und eine Funktion f 2 , welche das Zwischenresultat
in das Endresultat S umwandelt, aufgeteilt.
Durch Einbau einer Registerstufe je Teilfunktion verkürzt sich der kritische Pfad. Maßgeblich
für das neue Timing sind die kürzesten Pfade der Teilfunktionen f 1 und f 2 .
Wir sehen:
• Der kritische Pfad kann sich durch Einfügen einer Registerstufe ändern. Die
kritischen Pfade in den Teilfunktionen müssen nicht identisch oder konsekutiv zum
ursprünglichen kritischen Pfad sein.
• Kürzeste Pfade können aufgrund der Hold-Bedingung ebenfalls zum Problem
werden, wenn T c2q ≤ T hold ist.
Dennoch müssen wir feststellen, auch mit dieser Maßnahme erreichen wir unser Ziel T ckl ≤ 4
noch nicht ganz. Die Funktion f 1 besitzt einen längsten Pfad mit 2 EXOR in Serie, also 4
Zeiteinheiten. Mit T setup und T c2q kommen wir insgesamt auf ein T clk = 5.
Dieses Problem läßt sich in unserem Fall dadurch lösen, daß ein EXOR Gatter von f 1 in die
neue Teilfunktion f 2 ’ verschoben wird. Dies ist möglich, weil der Ausgang des EXOR nicht als
Zwischenergebnis und später auch nicht als Eingang für weitere Logikgatter in f 1
Verwendung findet. Wir haben somit innerhalb f 1 ’ einen längsten Pfad von 3 Zeiteinheiten
und können die Bedingung T clk ≤ 4 erfüllen. Gleichzeitig haben wir damit auch ein
Holdproblem gelöst. Das zweite Holdproblem lösen wir durch Einfügen eines „Dummy-
Operators“ (ODER Gatter mit identischen Eingängen) in den verzögerungsfreien Pfad von f 2 ’.
Zusammenfassend kann zu Pipelining/Fließbandverarbeitung gesagt werden:
• Möglichst gleiche Pfadlängen in den Teilfunktionen einer
Fließbandverarbeitungsstufe erlaubt maximale Reduktion der Taktperiode und somit
maximale Erhöhung der Taktfrequenz.
• Mittels Pipelining ist eine Steigerung des Funktionsdurchsatzes, d.h. der
ausgegebenen Endergebnisse S pro Zeiteinheit ohne Modifikation der Logikgatterbzw.
Register möglich.
Digitale Schaltungen 1 - 70 -

Sequentielle Logik
• Pipelining ermöglicht eine parallele, gleichzeitige Bearbeitung der Teilfunktionen f i
von unterschiedlichen Iterationen der Gesamtfunktion S.
• Die Gesamtfunktionslatenz bleibt bei Pipelining oder Fließbandverarbeitung gleich
oder kann sogar leicht ansteigen. Solange die Pfadlänge der Teilfunktionen zwischen
den Registerstufen verhältnismäßig (lang) bleibt, ist Pipelining nur mit einer
moderaten Flächensteigerung in Form der zusätzlichen Registerstufen möglich.
Parallele Verarbeitungseinheiten
Die dritte Alternative zur Steigerung der Leistungsfähigkeit von sequentiellen Schaltwerken
ist die Mehrfachinstantiierung der ursprünglichen Funktion S in Form räumlich paralleler
Verarbeitungseinheiten.
Um den Datendurchsatz unseres 3-Bit Addierers um einen Faktor k zu steigern, werden k
Instanzen des 3-Bit Addierers inklusive der dazugehörigen Eingangsregister abwechselnd
über eine DEMUX Verteilerlogik mit Eingabedaten A, B versorgt. Die Datenzuweisung
zwischen den 3-Bit Volladdierern erfolgt reihum im so genannten „Round-Robin“ Verfahren.
Ein und derselbe 3-Bit Addierer (oder allgemein die Funktion S) erhält also jeden k-ten
Eingabedatensatz.
Wenn jede Funktion S die Eingabedaten mit der ursprünglichen Periode T clk verarbeitet,
können am Ausgangsmultiplexer (MUX) und Ausgaberegister S k Ergebnisse innerhalb der
Taktperiode T clk abgeholt und gespeichert werden. Das Ausgaberegister muss demzufolge
mit der k-fachen Frequenz (dem k-ten Teil der Periode T clk ) arbeiten. DEMUX und MUX
Stufen werden von einem in der Abbildung nicht gezeigten Steuerschaltwerk, welches
ebenfalls auf der 3-fachen Taktrate arbeitet, kontrolliert.
Räumlich parallele Verarbeitungseinheiten bilden quasi eine hierarchische Realisierung der
ursprünglichen Zielfunktion S auf zwei Abstraktionsebenen. Zum einen haben wir mehrere
Instanzen der Funktion S auf Komponentenebene. Die gesamtheitliche Betrachtung aller
Komponenten wirkt nach außen wiederum als eine Funktion S, die aber nun mit höherem
Datendurchsatz agiert. Aufgrund des zusätzlichen Schaltungsaufwands zur
Verteilung/Zusammenführung der Eingabedaten und Ergebnisse ist der Flächenbedarf
paralleler Verarbeitungseinheiten in der Regel größer als k mal die Realisierung der
ursprünglichen Funktion S i .
In der Praxis werden die Methoden der Fließbandverarbeitung und parallelen
Verarbeitungseinheiten häufig auch kombiniert eingesetzt. Ein prominentes Beispiel sind
Mehrkern-Prozessoren wie Dual-/Quad-Core Prozessoren der Firma Intel.
- 71 - Digitale Schaltungen 1

Sequentielle Logik
Aufgaben
1. Was ist der wesentliche Unterschied zwischen einem kombinatorischen Schaltnetz
und einer sequentiellen Schaltwerk?
2. Erklären Sie jeweils den wesentlichen Unterschied zwischen Latch, Flip-Flop und
Register.
3. Wie lautet die essentielle Formel zur Einhaltung der Zeitbedingung einer
sequentiellen Schaltung? Erklären Sie die einzelnen Terme!
4. Welche Arten von Finite State Machines kennen Sie? Wo liegt der Unterschied?
5. Welche Möglichkeiten haben Sie, um den Durchsatz einer Schaltung zu erhöhen?
6. Bewerten Sie Pipelining und Verwendung Paralleler Verarbeitungseingeiten
hinsichtlich
a. Durchsatz
b. Gesamtlatenz
c. Ressourcenverbrauch
d. Taktfrequenz
7. Entwickeln Sie eine State Machine zum Erzeugen der folgenden zyklischen
Steuersignalen A,B und C:
Digitale Schaltungen 1 - 72 -

Sequentielle Logik
Lösungen
1. Ein kombinatorisches Schaltnetz besteht lediglich aus einer gedächtnislosen
Anordnung von Logikgattern. Eine Veränderung der Eingangswerte führt direkt (d.h.
nach einer entsprechenden Verzögerungszeit durch die Gatter) zur Aktualisierung
des Ausgangs. Ein sequentielles Schaltwerk hingegen besitzt ein Gedächtnis in Form
von Speicherelementen. Damit hängt der Ausgangswert nicht nur von den aktuellen
Eingangswerten, sondern auch von früheren Eingangswerten mitab. Eine
Aktualisierung des Ausgangswertes erfolgt nicht direkt, sondern nur zu bestimmten
(diskreten) Zeitpunkten (in der Regel zur (steigenden) Taktflanke eines anliegenden
Systemtaktes).
2. Bei allen drei handelt es sich um Speicherelemente.
a. Latch: 1-Bit Speicherelement, das den Eingangswert immer dann übernimmt,
solange der Enable-Eingang auf "high" / "logisch 1" liegt.
b. Flip-Flop: 1-Bit Speicherelement, das den Eingangswert nur zur anliegenden
steigenden Taktflanke übernimmt.
c. Register: Aneinanderreihung von Flip-Flops zur Speicherung eines n-bit
Wertes.
3. T clk ≥ T c2q + T längster Pfad + T setup
a. T clk : Periodendauer des Takts/Clock
b. T c2q : Die Dauer, die das Eingangsregister benötigt, um einen neuen
Eingangswert nach der steigenden Taktflanke stabil an seinem Ausgang
anzulegen.
c. T längster Pfad : Längste Verzögerungszeit, die zwischen zwei Registerstufen durch
Logikgatter erzeugt werden kann
d. T setup : Zeit, die ein Ausgangswert vor der nächsten steigenden Taktflanke am
Eingang des Ausgangsregisters anliegen muss, um sicher stabil übernommen
zu werden.
4. Im Wesentlichen wird zwischen Moore und Mealy-Automaten unterschieden. Beide
State Machines errechnen aus ihren aktuellen Zustand und den Eingangswerten
ihren nächsten Zustand. Unterschiede gibt es jedoch bei den Ausgangswerten.
Während beim Mooreautomat die Ausgangswerte einzig und allein durch den
aktuellen Zustand bestimmt sind, können beim Mealyautomaten zusätzlich die
Eingänge direkt Einfluss auf den Ausgang nehmen. Dies führt bei Mealy meist zu
kompakteren und übersichtlicheren Automaten verglichen mit Moore, allerdings
ergeben sich dabei teils sehr lange kombinatorische Pfade, die Probleme beim
Timing verursachen.
5.
a. Vereinfachung der Schaltung mittels Logikminimierung (Reduzierung der
Anzahl Logikebenen)
b. Verwendung schnellerer Gatter (im begrenzten Umfang)
c. Pipelining
d. Verwenden paralleler Verarbeitungseinheiten
- 73 - Digitale Schaltungen 1

Sequentielle Logik
6.
Pipelining
Max. Durchsatz Erhöht sich entsprechend
der Steigerung der
Taktfrequenz. Doppelte
Taktfrequenz → doppelter
Durchsatz.
Gesamtlatenz Wird tendenziell eher
größer.
Ressourcenverbrauch Steigt leicht an (zusätzliche
Register)
Taktfrequenz
Erhöht sich. Neue max.
Taktfrequenz errechnet
sich aus den neuen (nun
kürzeren) längsten Pfad
Parallele
Verarbeitungseinheiten
Steigt mit dem gleichen
Faktor wie die Anzahl der
Verarbeitungseinh. an: 2
parallel Einheiten →
doppelter Durchsatz
Bleibt konstant.
Deutliche Steigerung, da
mehrfaches Einfügen der
gleichen Logik plus
zusätzliche Steuerlogik nötig
Bleibt konstant.
7. Durch Einsatz eines synchronen Zählers lässt sich die Anzahl der States während
der Pause entscheidend verringern. Der Zähler hat den Ausgang Cnt und (neben
einem Clock-Eingang) die beiden Eingänge cnt_run (Zähler zählt hoch falls ’1’) und
cnt_rst (Reset zum Zurücksetzen des Zählerstandes).
Digitale Schaltungen 1 - 74 -

Digitale Schaltungen 1
Speicher
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de
- 75 - Digitale Schaltungen 1

Speicher
Speicher
Motivation
In der Computertechnik gibt es verschiedene Typen von Speichern. Einerseits werden
Speicher benutzt, um temporär Instruktionen und Daten bereit zu halten, die dann in der
CPU verarbeitet werden. Hierzu werden hauptsächlich Halbleiter Speicher verwendet.
Andererseits sollen Daten auch über lange Zeit aufbewahrt werden. Dies geschieht mit
anderen physikalischen Mechanismen, beispielsweise in Festplatten, DVDs oder
Magnetbändern. Wir werden uns hier auf Halbleiter Speicher konzentrieren.
Halbleiter Speicher, künftig vereinfacht nur noch als Speicher bezeichnet, gibt es in
unterschiedlichen Formen mit unterschiedliche Charakteristiken (flüchtig - nicht flüchtig,
statisch - dynamisch, nur Lesen - Lesen/Schreiben, wahlfreier Zugriff - fixe Zugriffsmuster).
Register sind eine Spezialform von Halbleiter Speichern, bei denen der komplette Inhalt
ständig zugreifbar ist. RAM (Random Access Memory) kann höhere Datenmengen speichern
als Register, der Zugriff kann aber nur auf einen kleinen Teil der Daten gleichzeitig erfolgen.
Bei den meisten integrierten Systemen spielen Speicher eine wichtige Rolle für die
Leistungsfähigkeit. Bei einem fortschrittlichen Mikroprozessor nehmen Speicher ca. 50% der
gesamten Chipfläche ein. Den höchsten Anteil haben daran die Daten- und Instruktions-
Cache-Speicher.
Positionierung
In der Tabelle wird ein typischer Halbleiter Speicher (dynamisches RAM, DRAM) mit anderen
Speichermedien verglichen. Die Kriterien sind die Speicher Kapazität in bit, die Speicher
Dichte in bit pro Fläche und die Daten Transfer Rate in Mbit/Sekunde. Bezüglich der
absoluten Speicher Kapazität pro Chip bieten DRAM Speicher zwar nur Kapazitäten von
zwei bis drei Größenordnungen weniger als Festplatten oder DVDs, bezüglich der
Speicherdichte sind sie ähnlich, aber bezüglich der Daten Transfer Rate übersteigen sie alle
anderen Medien deutlich. Die Stärke der Halbleiter Speicher liegt bei hoher Speicher
Dichte und gleichzeitig höchsten Daten Transfer Raten.
Klassifizierung
Speicher können anhand ihrer Zugriffscharakteristik klassifiziert werden.
Wie der Name bereits verrät, können Read Only Memories (ROM) nur ausgelesen, aber im
normalen Betrieb nicht beschrieben werden. Man unterscheidet zwei Typen von ROM
Speichern: Bei Masken programmierbaren ROMs wird der Dateninhalt bereits bei der
Herstellung festgelegt. Lithografie Masken bestimmen, ob der Inhalt einer Speicherzelle „0“
oder „1“ sein soll. Bei ROMs mit Schmelzsicherungen wird der Dateninhalt elektrisch
eingebrannt, indem kleine Schmelzsicherungen in jeder Speicherzelle durch entsprechend
hohe Programmierströme durchgeschmolzen werden oder intakt bleiben.
Nicht-flüchtige Schreib/Lese Speicher behalten ihre Daten, auch wenn die
Versorgungsspannung abgeschaltet wird. Heute sind die am weitesten verbreiteten nichtflüchtigen
Speicher in Flash Speicherkarten und USB Memory Sticks eingesetzt.
(Flüchtige) Schreib/Lese Speicher werden in klassische Random Access cMemory (RAM)
mit wahlfreiem Zugriff und Non-Random Access Memory mit festgelegten Zugriffsmustern
eingeteilt. Beide Typen verlieren ihre Daten, wenn die Versorgungsspannung abgeschaltet
wird. Beispiele für Random Access Memory sind dynamische und statische Speicher, die wir
im Folgenden genauer betrachten werden. Beispiele für Non-Random Access Speicher sind
FIFO (First In – First Out), LIFO (Last In – First Out), CCD (Charge-Coupled Device), CAM
Digitale Schaltungen 1 - 76 -

Speicher
(Content Addressable Memory) und Schieberegister, die zwar nur spezielle Zugriffsmuster
unterstützen, jedoch damit auf spezielle Anwendungen ausgerichtet sind.
Anwendungsbeispiele hierfür sind:
• Ein FIFO ist ein klassischer Daten Warteschlangen Speicher, in den Daten in der
Reihenfolge ihres Eintreffens geschrieben und dann weiterverarbeitet werden. LIFO
ist ein Stapelspeicher, bei dem die Reihenfolge des Auslesens umgekehrt zur
Reihenfolge des Eintreffens der Daten ist.
• Content Addressable Memory (CAM) wird verwendet, um den Speicherort eines
bestimmten Datenwortes zu lokalisieren (anstatt das Datenwort von einer
vorgegebenen Adresse zu lesen).
• Ein Schieberegister kann gut dazu verwendet werden, parallele Datenworte in serielle
Bitströme umzuwandeln, und umgekehrt.
Die unterschiedlichen Charakteristiken dieser Speicher können in einem dreidimensionalen
Entwurfsraum dargestellt werden, mit den Achsen Größe/Dichte, Zugriffsgeschwindigkeit und
Robustheit. Diese Betrachtungsweise werden wir im Folgenden immer wieder aufgreifen.
Der Aufbau von Halbleiter Speichern
Bevor wir die internen Strukturen und die Schaltungstechnik innerhalb von Halbleiter
Speichern verstehen können, brauchen wir einige Begriffsdefinitionen:
• Bandbreite: Die Datenmenge, die innerhalb einer Zeiteinheit in einen Speicher
geschrieben oder aus einem Speicher gelesen werden kann, wir als Bandbreite
bezeichnet und in Bit pro Sekunde [bit/sec] gemessen.
• Latenz: Zeitverzögerung zwischen der Anforderung von Daten und der tatsächlichen
Ausgabe dieser Daten, gemessen in Sekunden [sec].
• Zykluszeit: Minimal zulässige Zeitdifferenz zwischen aufeinander folgenden Schreiboder
Lese-Zugriffen, gemessen in Sekunden [sec].
• Asynchroner Speicher: Jede Änderung an einer Adressen oder Signal Leitung
verursacht sofort einen Lese- oder Schreibvorgang. Asynchrone Speicher werden
auch „self-timed memory“ genannt, weil sie nicht durch einen Takt gesteuert werden.
• Synchrone Speicher: Alle Operationen des Speichers (Lesen, Schreiben, Löschen)
laufen synchron zu einem Taktsignal ab. Für alle Operationen gibt es eine definierte
Latenz, gemessen in der Anzahl der Taktzyklen. Beispielsweise können zwischen
dem Anlegen der Adresse für einen Lese Befehl und dem Ausgeben der Daten fünf
Taktzyklen liegen. Da auch alle internen Vorgänge innerhalb des Speichers synchron
zum Taktsignal ablaufen, können in dann einer Pipeline fünf aufeinander folgende
Lese Befehle mit ihren zugehörigen Adressen angelegt und nacheinander
abgearbeitet werden.
Speicher Architektur: Array (Feld) Struktur
Die unterschiedlichen Speicher Typen unterscheiden sich in ihren Speicherzellen, in denen
die einzelnen Bits der Information gespeichert werden. Allen gemeinsam ist jedoch eine
zweidimensionale Struktur ihrer Speicherzellen in einem Feld, englisch Array.
Die Daten werden nicht in einzelnen Bits, sondern in Worten gespeichert, die aus M Bits
bestehen. M ist eine variable Zahl, die üblicherweise an die Datenwortbreite von aktuellen
Mikroprozessoren angepasst ist (8 bit, 16 bit, 32 bit, 64 bit). Ein 1 Megabit Speicherbaustein
- 77 - Digitale Schaltungen 1

Speicher
mit einer Wortbreite von 1 Byte (M = 8 bit) besteht demnach aus einem Feld von N =
125.000 Worten x 8 bit.
Der Inhalt des Speicherfeldes ist über einen bidirektionalen Ein/Ausgangs Datenbus mit der
Breite M bit zugänglich. Einzelne Datenworte werden (zum Schreiben oder Lesen) über
Adressleitungen angesprochen. In unserem Beispiel mit N = 1 Mbit und M = 8 bit brauchen
wir 125.000 Adressen. Um die Anzahl der Adressleitungen zu begrenzen, werden
Adressdecoder verwendet. Mit L Adressleitungen können dann 2 L Datenworte adressiert
werden, oder anders ausgedrückt, man braucht L = log 2 N Adressleitungen. Um die
Zweierpotenzen voll auszunutzen verfügt ein 1 Mbit Speicher mit 8 bit Worten dann über 17
Adressleitungen, 131.072 Worte (Byte) und 1.048.576 bit.
Um das Speicherfeld annähernd quadratisch zu halten, werden mehrere Worte in einer
Reihe angeordnet und die Adressen (entsprechend auch die Adressen Decoder) in Zeilen
und Spalten aufgeteilt. Der Spalten Dekoder (englisch column decoder) wählt eines von 2 K
Worten aus einer Zeile aus, der Zeilen Dekoder (englisch row decoder) wählt eine der 2 L-K
Wortleitungen aus.
Um den Speicher schneller zu machen und die Speicherzellen möglichst klein halten zu
können, wird ein Leseverstärker zwischen das Speicherfeld und die Spalten Dekoder
eingefügt. Der Leseverstärker detektiert den geringen Spannungshub beim Auslesen einer
Speicherzelle und verstärkt ihn auf den vollen V DD bzw. GND Pegel. Die Transistoren im
Leseverstärker sind so dimensioniert, dass sie die hohen Lastkapazitäten auf den langen
Leitungen im Speicherfeld rasch auf/entladen können.
Burst Zugriffe ermöglichen das schnelle Lesen aufeinander folgender Datenworte. Dabei
werden nebeneinander liegende Datenworte innerhalb einer Zeile ausgelesen. Im Zeilen
Dekoder wird die entsprechende Zeile aktiviert, alle darin liegenden Worte werden in den
Leseverstärkern verstärkt, an die Spalten Dekoder übergeben und können dann durch
bloßes Weiterschalten der Adressen am Spalten Dekoder ausgelesen werden, ohne eine
neue Zeile aktivieren zu müssen. Die maximale Burst Größe, d.h. die Anzahl der Worte, die
mit einem Burst Befehl ausgelesen werden kann, entspricht der Anzahl der Datenworte in
einer Zeile (=2 K ).
Speicher Architektur: Hierarchie
Der gesamte Speicherbaustein besteht in der Regel nicht nur aus einem, sondern aus
mehreren Zellenfeldern, jeweils mit zugehörigen Zeilen/Spalten Dekodern und
Leseverstärkern, die dann Speicher Blöcke, englisch memory blocks oder memory pages,
genannt werden. Die Speicher Adressen sind dann hierarchisch in Block, Zeilen und Spalten
Adressen aufgeteilt.
Die Vorteile dieser Partitionierung sind:
• Die Verdrahtungslängen innerhalb der Blöcke bleiben begrenzt. Dies begrenzt die
kapazitiven Lasten und ermöglicht schnelleren Zugriff auf die Daten und kleinere
Abmessungen der Transistoren innerhalb der Speicherzellen.
• Während Schreib/Lese Zugriffe und Bursts auf einen Block erfolgen, können die nicht
benutzten Blöcke mit niedrigerer Spannung betrieben werden. Dadurch lässt sich
Verlustleistung einsparen.
Bisher haben wir Architekturbetrachtungen an Speicherbausteinen angestellt, die
unabhängig von der Realisierung der einzelnen Speicherzellen waren. Nun wollen wir uns
die verschiedenen Speicherzellen und ihre jeweiligen Eigenschaften ansehen.
Digitale Schaltungen 1 - 78 -

Speicher
1-Transistor DRAM Zelle
Dynamische RAM Speicher bieten die beste Kombination von Speicherdichte und
(symmetrischer) Zugriffszeit für Schreiben und Lesen. Deshalb sind sie sehr verbreitet,
beispielsweise als Hauptspeicher in PCs. Die hohe Speicherdichte der DRAMs resultiert aus
der Verwendung nur eines einzigen Transistors und eines Kondensators pro Speicherzelle.
Die Information wird als elektrische Ladung im Kondensator gespeichert, der Transistor dient
als Schalter, mit dem auf den Zelleninhalt zugegriffen werden kann.
Wenn eine Speicherzelle gelesen oder beschrieben werden soll, dann wird die Wortleitung
(WL) aktiviert, d.h. auf V DD gelegt. Dadurch wird der Adresstransistor geöffnet und der
Speicherkondensator mit der Bitleitung (BL) verbunden.
Beim Schreiben wird die Bitleitung auf den gewünschten Wert (V DD für „1“, GND für „0“)
gelegt, der Adresstransistor geöffnet und der Speicherkondensator auf das entsprechende
Potential geladen oder entladen, je nachdem, welchen Zustand er vorher hatte. Wenn zum
Abschluss des Schreibvorgangs die Wortleitung auf GND zurück gesetzt wird, dann schaltet
der Adresstransistor ab, der Kondensator ist isoliert und behält seinen Zustand.
Beim Lesen wird zuerst die Bitleitung auf V DD /2 vorgeladen. Wird der Adresstransistor
geöffnet, dann findet ein Ladungsaustausch zwischen der Kapazität des
Speicherkondensators C S und der Kapazität der Bitleitung C BL statt. Abhängig von der
gespeicherten Ladung auf dem Speicherkondensator wird das Potential der Bitleitung erhöht
oder erniedrigt. Die Größe dieses Spannungshubes ∆V hängt vom Verhältnis der
Kapazitäten C S und C BL ab. Da die Kapazität der Bitleitung typischerweise wesentlich höher
als die Kapazität des Speicherkondensators ist, ergibt sich nur ein kleiner Spannungshub
∆V. Um diesen geringen Spannungshub auf den vollen Logikpegel von V DD oder GND zu
verstärken, sind Leseverstärker erforderlich.
Der Leseverstärker treibt den Spannungspegel auf der Bitleitung von V DD /2 ± ∆V auf V DD für
„1“ oder auf GND für „0“. Da während des Lesens der Adresstransistor geöffnet ist, wird der
gespeicherte Logikpegel beim Lesen gleichzeitig aufgefrischt und neu in die Speicherzelle
geschrieben. Dies ist wichtig, weil ohne Auffrischen die gespeicherte Information durch
Leckströme im Speicherkondensator langsam verloren gehen würde.
Der Speicherkondensator
Betrachten wir den Querschnitt durch einen Speicherkondensator. Die untere
Kondensatorplatte besteht aus dem Silizium Substrat, in unserem Beispiel P-dotiert, die
obere Kondensatorplatte aus einer Gate Elektrode, mit einem Gate Oxyd dazwischen. Der
Aufbau ähnelt einem MOS Transistor ohne Source und Drain Bereiche. Die obere
Kondensatorplatte ist immer auf festes Potential V DD gelegt, dadurch bildet sich eine
Inversionsschicht an der Oberfläche des P-Substrats.
Wen eine logische „0“ gespeichert ist, dann lag die Bitleitung beim Schreiben auf GND.
Elektronen konnten sich in der Inversionsschicht ansammeln und werden dort vom positiven
Potential V DD an der oberen Platte festgehalten. Im thermischen Gleichgewicht ist dies ein
stabiler Zustand.
Wenn eine logische „1“ gespeichert ist, dann lag die Bitleitung beim Schreiben auf V DD .
Dadurch wurden die Elektronen aus der Inversionsschicht abgesaugt. Dies ist ein instabiler
zustand, weil sich thermisch generierte Elektronen aus dem Substrat wieder in der
Inversionsschicht ansammeln und dadurch die gespeicherte Information verloren geht.
- 79 - Digitale Schaltungen 1

Speicher
Trench DRAM Zelle
Je höher die Kapazität des Speicherkondensators C S ist, umso höher ist die Anzahl der
Ladungsträger, die die gespeicherte Information repräsentieren, und desto robuster ist die
Speicherung gegen Störungen. Wenn der Speicherkondensator als zweidimensionaler
Plattenkondensator - wie eine große Gate MOS Struktur - auf die Oberfläche des Si
Substrates aufgebracht wird, dann belegt er eine große Fläche und führt damit zu hohen
Chipflächen bei Speicherchips. Diesem Nachteil des planaren Speicherkondensators wird
bei der Trench Zelle dadurch begegnet, dass der Speicherkondensator an die Wände eines
tiefen Grabens, englisch Trench, im Substrat gelegt wird. Der Speicherkondensator erhält
damit eine größere Oberfläche bei geringerer Chipfläche. Die technologischen
Herausforderungen liegen beim Ätzen der tiefen Gräben (5 µm tief, 200 nm breit) und der
homogenen Füllung mit Poly-Silizium als Kondensatorplatte.
1-Transistor DRAM Zellen
Als Alternative zur Trench Zelle kann der Speicherkondensator auch in einer Kammstruktur
nach oben gefaltet werden. Wie bei der Trench Zelle wird der Speicherkondensator so in die
dritte Dimension ausgedehnt, hier jedoch nicht in die Tiefe, sondern in die Höhe. Der
technologische Aufwand besteht in einer höheren Anzahl von Masken und damit einer
höheren Prozesskomplexität.
Leseverstärker
Bei der Betrachtung des Lesevorgangs von dynamischen 1-Transistor Speicherzellen haben
wir gesehen, dass der Spannungshub auf der Bitleitung nur gering ist (V DD /2 ±∆V). Dieser
geringe Spannungshub muss auf definierte Logikpegel (V DD für „1“, GND für „0“) verstärkt
werden. Dies ist die Aufgabe der Leseverstärker in einem DRAM Speicherfeld. Gleichzeitig
frischt der Leseverstärker die Information in der Speicherzelle beim Lesen auf.
Für jede Spalte in einem DRAM Speicherfeld gibt es eine Bitleitung und einen
Leseverstärker. Üblicherweise wird das Speicherfeld in eine obere und eine untere Hälfte
geteilt (bezogen auf die Wortleitungen entlang der Zeilen) und die Leseverstärker werden in
die Mitte platziert. Dadurch sehen alle Speicherzellen die gleiche Bitleitungskapazität C B und
diese ist nur halb so groß, wie wenn die Leseverstärker oben oder unten am Feld sitzen
würden.
Der Aufbau eines Leseverstärkers ähnelt einem Latch, das aus zwei rückgekoppelten
Invertern besteht. Die Funktionsweise eines Leseverstärkers ist im Folgenden beschrieben.
• Ein DRAM Zugriffszyklus besteht aus mehreren Phasen. Die erste Phase ist die so
genannte Ausgleichsphase, in der BL und BL durch TE verbunden werden und
beide Seiten auf das Potential V DD /2 vorgeladen werden.
• Durch Aktivierung der Wortleitung WL wird der Speicherkondensator C S mit der
Bitleitung BL verbunden. Wenn der Speicherkondensator auf V DD aufgeladen war
(eine „1“ war gespeichert), dann wird das Potential auf der Bitleitung BL leicht
ansteigen.
• Kurz nach der Aktivierung der Wortleitung wird Φ Sense aktiviert und der
Verstärkungsvorgang beginnt. Die Source Anschlüsse der Transistoren T3 und T4
werden durch Φ Sense auf GND gelegt. Da BL auf höherem Potential liegt als BL wird
T4 besser leiten als T3. Dadurch wird die Drain Spannung von T4 schneller nach
GND gezogen als die Drain Spannung von T3. T3 leitet immer schlechter, T4 immer
besser.
Digitale Schaltungen 1 - 80 -

Speicher
• In der nun folgenden Pull Up Phase werden die Source Anschlüss von T1 und T2
durch Aktivierung von Φ pull up mit V DD verbunden. T1 leitet besser als T2 und der
Leseverstärker wird in seinen stabilen Endzustand mit BL auf V DD und BL auf GND
gezogen. Der Lesevorgang hat den ursprünglichen Inhalt der Speicherzelle
restauriert, bzw. aufgefrischt.
• Nach dem Ende der Pull Up Phase kann ein neuer DRAM Lesezyklus starten.
Das Lesen einer gespeicherten “0” funktioniert genauso, mit den entsprechend geänderten
Spannungspegeln in der Speicherzelle.
6-Transistor CMOS SRAM Zelle
Der Aufbau einer statischen CMOS Speicherzelle entspricht ebenfalls einem CMOS Latch,
mit zwei rückgekoppelten Invertern. Diese Schaltung kann zwei stabile Zustände einnehmen,
was für die Speicherung einer „0“ oder einer „1“ genutzt wird. Die Bitleitungen (BL und BL )
sind durch zwei nMOS Adresstransistoren mit den gespeicherten Bit Werten (Q and Q )
verbunden. Die Adresstransistoren werden durch die Wortleitung WL angesteuert.
Im Gegensatz zur dynamischen 1-Transistor Zelle benötigt eine statische CMOS SRAM
Zelle kein Auffrischen der Information, solange die Spannungsversorgung anliegt.
Um die SRAM Zelle auszulesen wird die Wortleitung WL auf V DD gelegt. Dadurch leiten die
beiden Adresstransistoren und die gespeicherten Logikwerte Q und Q werden mit den
Bitleitungen verbunden, die dann ausgelesen werden können. Zum Beschreiben einer SRAM
Zelle werden die Bitleitungen auf die gewünschten Logikpegel gelegt, die Adresstransistoren
werden mit WL geöffnet und der bisherige Zustand der Speicherzelle wird mit dem neuen
Zustand überschrieben.
Nicht-flüchtige Speicherzellen (Flash)
Nicht-flüchtige Speicher behalten ihre Information, auch wenn die Betriebsspannung
abgeschaltet wird. Sie haben für Speicherkarten in digitalen Kameras, Mobiltelefonen, MP3
Spielern und USB Memory Sticks hohe Bedeutung erlangt. Die englische Bezeichnung Flash
(Blitz) ist auf frühere Generationen von nicht-flüchtigen Speicherzellen zurück zu führen, die
durch Belichtung gelöscht wurden.
Eine nicht-flüchtige Speicherzelle besteht aus einem MOS Transistor mit zwei übereinander
angeordneten Gates. Das obere Gate ist mit einer Gate Elektrode verbunden und wird
Kontroll Gate genannt. Das untere Gate ist vollständig isoliert und wird Floating Gate
genannt. Das Speichern erfolgt durch Aufbringen von Ladungsträgern auf das Floating Gate,
die dann für lange Zeit (typisch 100 Jahre) dort bleiben.
Zum Beschreiben (auch Programmieren genannt) einer Floating Gate Zelle wird eine hohe
Programmierspannung an das Kontroll Gate und an die Drain (Bitleitung) angelegt. Diese
Programmierspannung ist typischerweise 4-mal so hoch als V DD . Dadurch geschieht
folgendes:
• Die Elektronen im Kanal des Transistors werden durch die hohe Drain Spannung
wesentlich stärker beschleunigt als in einem konventionellen Transistor.
• Die hohe Programmierspannung am Kontroll Gate zieht die Elektronen im Kanal nach
oben.
- 81 - Digitale Schaltungen 1

Speicher
• Beide Effekte überlagern sich, die Elektronen im Kanal erhalten eine hohe
Bewegungsenergie (heiße Elektronen, englisch hot electrons), können durch das
Gate Oxyd tunneln und erreichen so das Floating Gate. Dieser Effekt ist selbststabilisierend
und selbst-begrenzend, weil die negative Ladung der auf dem Floating
Gate gefangenen Elektronen ein weiteres Tunneln verhindert.
• Wenn die Programmierspannung wieder abgeklemmt wird, dann bleiben die
Elektronen auf dem Floating Gate gefangen.
Beim Lesen wird die reguläre Betriebsspannung V DD über die Wortleitung an das Kontroll
Gate gelegt. Die negative, gespeicherte Ladung auf dem Floating Gate verhindert die
Bildung einer Inversionsschicht im Kanal des Transistors, so dass der Transistor nicht leitet.
Das Vorhandensein negativer Ladung auf dem Floating Gate wirkt sich wie eine
Verschiebung der Schwellspannung V t des MOS Transistors aus. Die Bitleitung wird dann
nicht mit GND verbunden, sondern verbleibt auf ihrem vorgeladenen Potential. Falls das
Floating Gate nicht mir Elektronen beschrieben war, dann würde V DD am Kontroll Gate
ausreichen, um eine Inversionsschicht im Kanal zu bilden, der Transistor würde leiten und
die Bitleitung würde auf GND entladen werden.
Zum Löschen der Speicherzelle müssen die auf dem Floating Gate gefangenen Elektronen
entfernt werden. Dies geschieht durch Anlegen einer hohen Spannung an Drain, floaten der
Source (abtrennen von GND) und Verbinden des Kontroll Gates mit GND. So werden die
negativen Ladungsträger auf dem Floating Gate vom positiven Potential an der Drain so
stark angezogen, dass sie wieder durch das Gate Oxyd tunneln können und in der Drain
verschwinden. Dieser Vorgang wird “Fowler-Nordheim” tunneln genannt.
ROM – Read Only Memory
Die einfachste (und dichteste) Form eines Speichers, aus dem im Betrieb nur ausgelesen
werden kann, besteht aus einer pn-Diode und einer kleinen Schmelzsicherung in jeder
Speicherzelle, d.h. an jedem Kreuzungspunkt von Wort- und Bitleitungen im Speicherfeld.
Die Information kann entweder beim Herstellungsprozess festgelegt werden (Masken
programmiertes ROM) oder im Betrieb einmalig geschrieben werden (programmierbares
ROM - PROM). Beim PROM werden die kleinen Schmelzsicherungen selektiv mit
entsprechend hohen Spannungspulen durchgeschmolzen. Eine offene Sicherung
repräsentiert eine logische „0“, eine geschlossene Sicherung eine logische „1“. Die Dioden
verhindern einen Stromfluss von den Bitleitungen in die Wortleitungen, was die Logik Werte
auf anderen Bitleitungen stören würde. Der Widerstand zwischen Bitleitung und GND stellt
einen sauberen „0“ Pegel sicher, wenn die Sicherungen geöffnet sind. Andernfalls wäre das
Bitleitungspotential nicht definiert.
ROMs werden üblicherweise verwendet, um nicht veränderbare Informationen zu speichern,
z.B. System Start Zustände, statische Boot Code Sequenzen, die unabhängig von der
Spannungsversorgung sein sollen und auch vom Benutzer nicht geändert werden können.
Der Informationszugriff ist vollständig wahlfrei, wie bei DRAM und SRAM.
Speicher im Mikroprozessor System
Bisher haben wir unterschiedliche Typen von Speicherzellen mit unterschiedlichen
Eigenschaften bezüglich Speicherdichte, Speicherkapazität, Zugriffsgeschwindigkeit und
Robustheit der gespeicherten Information betrachtet. Diese unterschiedlichen Eigenschaften
resultieren aus dem unterschiedlichen Aufbau und der unterschiedlichen Schaltungstechnik
der Speicherzellen. Jeder Typ hat seine individuellen Stärken und Schwächen. In einem
Mikroprozessor System werden die unterschiedlichen Speicher Typen so eingesetzt, dass
sich ihre individuellen Stärken gut kombinieren und ihre Schwächen möglichst
kompensieren.
Digitale Schaltungen 1 - 82 -

Speicher
Als Beispiel werden wir die Speicher Hierarchie eines auf einem Chip integrierten
Mikroprozessor Systems (System-on-Chip, SoC) betrachten. Datenverarbeitung besteht aus
dem Zugriff, der Verknüpfung und dem Zurückschreiben von Daten. Viele Anwendungen
arbeiten auf großen Datenmengen, die in nicht-flüchtigen Medien, z.B. Festplatten,
gespeichert sind. Der direkte Zugriff des Prozessors auf die Festplatte wäre nicht sehr
effizient, weil die Zugriffsdauer im Vergleich zur Taktrate des Prozessors sehr langsam ist.
Deshalb wird eine Speicher Hierarchie aufgebaut, mit schnellen Speichern möglichst nahe
an der CPU, in denen die am häufigsten verwendeten Daten gehalten werden, und
größeren, langsameren Speichern, in denen nicht so häufig verwendete Daten sind. Auf
diese Weise wird der Datenzugriff insgesamt optimiert.
Eine aktuelle Speicher Hierarchie kann als Pyramide mit der CPU an der Spitze,
Massenspeichern an der Basis und verschiedenen Speichertypen dazwischen dargestellt
werden. Speicher Kapazität und Zugriffsdauer nehmen von der Spitze zur Basis hin zu.
Den schnellsten Datenzugriff ermöglichen die Register innerhalb der CPU. Auf alle Register
kann gleichzeitig zugegriffen werden. On-Chip Cache Speicher mit SRAM Zellen arbeiten mit
der gleichen Taktfrequenz wie die CPU und sind auf schnellen Datenzugriff optimiert. Ihre
Speicherkapazität wird durch die erforderliche Chipgröße begrenzt (typisch einige Mbit).
Als zweite Ebene der Cache Speicher werden Off-Chip SRAM Speicher verwendet. Sie sind
schneller, aber auch teurer, als DRAM. Um auf den Off-Chip Cache zuzugreifen, müssen
Daten zwischen der CPU und den Speicherbausteinen über die Leiterplatte übertragen
werden. Dies dauert länger als On-Chip Zugriffe. Die CPU muss den Inhalt der Cache
Speicher verwalten, um Daten Inkosistenzen zwischen Cache und Hauptspeicher zu
vermeiden.
Der Hauptspeicher des Mikroprozessor Systems wird üblicherweise mit SDRAM realisiert.
Die 1-Transistor DRAM Zelle bietet höhere Speicherdichten als die 6-Transistor SRAM Zelle,
verursacht jedoch höhere Zugriffszeiten wegen des aufwendigeren Lesevorgangs und der
erforderliche Refresh Zyklen. Die von der Festplatte benötigten Daten werden in den
Arbeitsspeicher „gespiegelt“ und stehen dann zur Bearbeitung zur Verfügung. Der Transfer
der Daten erfolgt über Systembusse, z.B. PCI, SCSI, USB, häufig von Direct Memory Access
(DMA) Controllern gesteuert, ohne die CPU zu belasten.
Embedded DRAM
Embedded DRAM, oder auf deutsch „eingebettetes DRAM“ bezeichnet die Integration von
dynamischen Speichern (DRAM) und Logikschaltungen (z.B. Mikroprozessoren) auf einem
gemeinsamen Chip. Üblicherweise werden DRAM und Logik mit unterschiedlich optimierten
Produktionsprozessen auf getrennten Chips hergestellt. SRAM Zellen werden aus Standard
Logik Transistoren aufgebaut und sind gut mit Logik integrierbar. DRAM Zellen erfordern
jedoch spezielle Prozessschritte (z.B. Trench Kondensatoren), die sich nur mit hohem
Aufwand in den Standard Logik Herstellungsprozess integrieren lassen.
Die Vorteile von embedded DRAM liegen in der höheren Speicherdichte von DRAM
gegenüber SRAM und in der besseren Verbindungsmöglichkeit zwischen DRAM und Logik,
wenn die Verbindungen On-Chip erfolgen und nicht über die Leiterplatte geführt werden
müssen. Da die Anzahl der Pins an einem Chip Gehäuse begrenzt ist, können On-Chip viel
mehr Verbindungsleitungen gelegt werden, als Off-Chip. Es können folglich On-Chip viel
mehr Zugriffe parallel erfolgen, was eine höhere Zugriffsbandbreite bewirkt. Zudem ist die
parasitäre Leitungskapazität von On-Chip Leitungen deutlich geringer als bei Leitungen, die
über die Leiterplatte gehen, was den Zugriff auch schneller macht.
Von Nachteil ist die bereits genannte höhere Prozesskomplexität, die sich nicht nur auf die
Kosten, sondern auch auf die Performanz der Schaltung auswirkt. Zusätzliche
Prozessschritte beeinflussen immer auch die bereits gefertigten Strukturen, deshalb sind die
- 83 - Digitale Schaltungen 1

Speicher
elektrischen Eigenschaften von Transistoren in einem embedded DRAM Prozess schlechter
als in reinen Logik oder reinen DRAM Prozessen. In einem embedded DRAM Chip sind
Speicherdichte und Logik Geschwindigkeit etwas geringer als in spezialisierten
Einzelprozessen.
Zuverlässigkeit – Soft Errors
Sporadisch auftretende, nicht permanente Fehler in integrierten Schaltungen werden als Soft
Errors bezeichnet. Soft Errors werden durch Strahlungspartikel (Alpha und Gamma
Strahlung aus dem Weltraum und aus radioaktiven Zerfallsvorgängen in vielen natürlichen
Materialien) verursacht, die Elektronen/Loch Paare erzeugen, wenn sie auf ein Silizum
Kristall treffen.
DRAM Speicherzellen sind besonders empfindlich für Soft Errors. Der Trend zur
Strukturverkleinerung führt zu immer kleineren Speicherkondensatoren und damit zu immer
weniger Ladungsträgern, die die Information repräsentieren. Heute erzeugt ein Alpha
Teilchen Treffer mehr Ladungsträger als in einer DRAM Zelle gespeichert sind. Diese
Ladungsträger können im elektrischen Feld des Speicherkondensators eingesammelt
werden. Die gespeicherte Information kann dadurch verloren gehen. Eine etablierte
Abhilfemethode ist die Codierung der gespeicherten Information mit Error Correcting Codes
(ECC), die die Wiederherstellung der korrekten Datenworte trotz einzelner fehlerhafter Bits
innerhalb eines Wortes ermöglichen
Bei weiterer Verkleinerung der Strukturen und weiterem Absenken der Versorgungsspannung
werden die Soft Error Probleme größer und können auch SRAM, sowie in Zukunft
sogar Logikschaltungen stören.
Speicher Ausbeute
Mit Ausbeute wird das Verhältnis von funktionsfähigen (getesteten) Chips zur gesamten
Anzahl aller gefertigten Chips auf einem Wafer bezeichnet. Hohe Ausbeute ist eine
wesentliche Voraussetzung für den ökonomisch rentablen Betrieb einer Halbleiter Fertigung,
vor allem bei hohen Stückzahlen.
Die Ausbeute ist stark von der Chipfläche abhängig, denn die Anzahl der Defekte, die auf
einen Chip trifft, steigt quadratisch mit den Abmessungen des Chips an. Jeder
Herstellungsprozess wird typischerweise bei seiner Einführung zuerst eine hohe
Defektdichte aufweisen, die dann mit zunehmender Prozessoptimierung sinkt, was eine
Verbesserung der Ausbeute zur Folge hat.
Redundanz
Ein etablierter Weg zur Verbesserung der Ausbeute bei Halbleiterspeichern ist die
Einführung redundanter Zeilen und Reihen mit Speicherzellen. Dadurch wird zwar nicht die
Anzahl der Defekte verringert, aber nicht funktionsfähige Zellen können nach dem Test des
Bausteins durch redundante Zellen ersetzt werden. Die Zeilen und Spalten Dekoder werden
so konfiguriert, dass Zeilen und Spalten mit defekten Speicherzellen ausgeblendet und durch
redundante Zeilen/Spalten ersetzt werden. Aufgrund ihrer regulären Struktur (lauter gleiche
Speicherzellen) eignen sich Speicherfelder, im Gegensatz zu irregulärer Logik, sehr gut für
Redundanz als Maßnahme zur Ausbeute Steigerung.
Redundanz und Fehlerkorrektur
Redundanz ersetzt immer komplette Zeilen/Spalten eines Speicherfeldes. Wenn nur einzelne
Zellen defekt sind, dann können auch fehlerkorrigierende Codes (englisch error Correcting
Codes, ECC) eingesetzt werden. ECC hatten wir als Korrekturmaßnahme gegen Soft Errors
Digitale Schaltungen 1 - 84 -

Speicher
bereits erwähnt, ECC kann jedoch auch zur Korrektur von permanenten, fertigungsbedingten
Fehlern verwendet werden. Die Kombination von Redundanz und ECC verbessert die
Ausbeute deutlich, denn beide Methoden ergänzen sich.
Aufgaben
1. Erklären Sie den Unterschied zwischen einem synchronen und asynchronen
Speicher.
2. Erklären Sie kurz den Aufbau und die Programmierung von Flash Speicherzellen.
3. Zeichnen Sie eine SRAM Speicherzelle. Was ist die Funktion der einzelnen
Transistoren?
4. Ordnen Sie folgende Speicherarten hinsichtlich Geschwindigkeit und Kosten/Byte ein:
SDRAM, SRAM, ferromagnetische Speicher (Festplatte)
- 85 - Digitale Schaltungen 1

Speicher
Lösungen
1. Synchrone Speicher arbeiten mit einem festen Systemtakt, d.h. zum Beispiel beim
Lesen ist ein Datenwort ist frühestens mit dem nächsten Takt nach Anlegen einer
neuen Adresse (je nach Latenz des Speichers auch mehrere Takte) zu erwarten. Bei
asynchronen Speichern beginnt der Lese-/Schreibvorgang dagegen direkt. Beim
Auslesen kann das neue Datenwort somit unmittelbar am Ausgang anliegen.
2. Eine Flash Speicherzelle besteht aus einem Feldeffekttransistor mit einem
zusätzlichen Floating Gate. Das Floating Gate wird mit einer hohen positiven bzw.
negativen Spannung aufgeladen bzw. wieder entladen. Durch das "Programmieren"
des Floating Gates mit Elektronen erhöht sich die Schwellspannung des Transistors.
Wählt man nun eine geeignete Gatespannung zum "Auslesen" des Transistors aus,
so schaltet der Transistor je nach Programmierung durch oder nicht.
3. Transistoren M1-M4 realisieren ein CMOS Latch (zwei rückgekoppelte Inverter) zur
Speicherung einer „0“ bzw „1“. Über die Transistoren M5 und M6 (beide werden
immer gleichzeitig geschalten) wird die Speicherzelle zum Lesen oder Schreiben
ausgewählt.
WL
V DD
M2
M4
M5
Q
Q
M6
M1
M3
BL
BL
4. Geschwindigkeit: SRAM (am schnellsten) - SDRAM - Festplatte
Kosten: Festplatte (am billigsten) - SDRAM -SRAM
Digitale Schaltungen 1 - 86 -

Digitale Schaltungen 1
Übungsaufgaben
Andreas Herkersdorf · Walter Stechele · Johannes Zeppenfeld · Michael Meitinger
© Lehrstuhl für Integrierte Systeme · Technische Universität München · www.lis.ei.tum.de
- 87 - Digitale Schaltungen 1

Übungsaufgaben
Einführung
Übung 1: Kosten bei der Waferherstellung / Moore’s Law
In einer Wafer-Fertigungsanlage werden 300 mm Wafer zur Herstellung von ICs verwendet.
Daraus sollen quadratische Schaltungen (Dies) zu je 2 cm² hergestellt werden.
1. Berechnen Sie zunächst, wie viele Dies sich aus einem einzelnen Wafer herstellen
lassen. Beachten Sie hierbei insbesondere, dass Dies am Rand nicht mehr
vollständig untergebracht werden können und damit nicht funktionsfähig sind.
Hinweis: Die Anzahl an Dies die aufgrund des Randes abgezogen werden müssen,
lässt sich näherungsweise berechnen mit:
Dies
Rand
d
wafer
⋅ π
=
2 ⋅ A
die
Bei der Herstellung von Wafern kommt es
üblicherweise zu punktuellen Fehlern in der
Kristallstruktur, die Schaltungen unbrauchbar machen
können. Die Fehlerquote wird dabei angegeben in
Fehler pro Fläche und sei im Folgenden 0,5/cm².
Die Ausbeute lässt sich berechnen mit
− α
⎛ D ⋅ A ⎞
Ausbeute (yield) = ⎜1 +
f Die ⎟ ,
⎜ α ⎟
⎝
⎠
mit α = Technologiefaktor
D f = Fehlerdichte
2. Wie viele fehlerfreie Schaltungen lassen sich durchschnittlich aus einem Wafer
erhalten (Im Folgenden sei α = 1)?
3. Sie möchten die Ausbeute pro Wafer erhöhen. Welche Möglichkeiten haben Sie?
4. Durch Skalierung wollen Sie nun die Anzahl der korrekten Dies pro Wafer um den
Faktor 2 verdoppeln.
a. Um wieviel muss die Fläche Ihrer Schaltung (Dies) in etwa schrumpfen?
b. Wie lange dauert es nach Moore's Law in etwa bis Ihre Schaltung durch den
technologischen Fortschritt die gewünschte Größe erreicht?
5. Zeichnen Sie schematisch die Kostenverteilung pro Chip in Abhängigkeit der
Stückzahl. Kennzeichnen Sie vor allem die Auswirkungen von Fixkosten und
variablen Kosten.
Digitale Schaltungen 1 - 88 -

Übungsaufgaben
Zahlensysteme und Signaldarstellung
Übung 2: Grundrechenarten im Binärsystem
1. Wandeln Sie die gegeben Zahlen jeweils in die anderen Zahlensysteme um
Binär Dezimal Hexadezimal
5
10011
23
32
176
11110001
100
2. Rechnen im Binärsystem: Führen Sie folgende Operationen aus
a. Addieren
10111010 00101110 01111111
+ 01000101 + 01011011 + 00000001
b. Subtrahieren
1000111 10111010 10000000
− 0000011 − 00011100 − 00000001
c. Multiplizieren
110101 110101
· 000010 · 000110
Übung 3: Negative Zahlen
1. Wandeln Sie folgende Dezimalzahlen in 8-bit Binärzahlen um.
Verwenden Sie zur Darstellung negativer Zahlen dabei das Zweier-Komplement!
1, -1, 53, -15, -128, 127
2. Führen Sie folgende Subtraktionen binär durch:
a. 53 − 15
b. 127 − 128
c. -15 − 1
- 89 - Digitale Schaltungen 1

Übungsaufgaben
Kombinatorische Logik
Übung 4: Boolesche Algebra
Vereinfachen Sie soweit wie möglich
1. ( A + A)
⋅ B
2. ( A + B) ⋅ C + A ⋅ C
3. ( A + B)
⋅ ( B + C)
⋅ ( A + C)
Übung 5: De Morgansche Regel
1. Beweisen Sie grafisch mithilfe der beiden Mengen A und B die beiden
De Morganschen Regeln.
A ⋅ B = A + B
A + B = A⋅
B
2. Vereinfachen Sie folgende Boolschen Gleichungen soweit wie möglich
a. A⋅
B + A⋅C
b. A ⋅ B ⋅ C + A ⋅ B + B + A
Digitale Schaltungen 1 - 90 -

Übungsaufgaben
Übung 6: Entwurf einer einfachen digitalen Schaltung
Gegeben ist folgende Wahrheitstabelle mit den Eingängen a, b und c:
a b c y
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 x
1 1 0 x
1 1 1 1
Die don’t cares sollen dabei zunächst zu 0 gesetzt werden!
1. Erstellen Sie die Konjunktive Normalform.
2. Erstellen Sie die Disjunktive Normalform. Vereinfachen Sie soweit wie möglich.
3. Minimieren Sie die Funktion mithilfe eines Karnaugh-Diagramms. Erstellen Sie eine
mögliche Gatterschaltung
Im Folgenden sollen die don’t cares frei wählbar sein!
4. Erstellen Sie erneut ein Karnaugh-Diagramm. Wie schaut das Gatterschaltbild nun
aus?
Übung 7: Gatterentwurf mit Ein-/Aus-Schaltern
Im Folgenden stehen Ihnen zwei verschiedene Arten von Schaltern zur Verfügung. Der
Schalter vom Typ n ist geschlossen, sofern am Eingang G eine 1 anliegt, ansonsten offen.
Der Schalter vom Typ p schließt bei einer 0 am Eingang und öffnet bei einer 1. Außerdem
steht Ihnen eine Spannungsquelle mit V DD zur Verfügung.
1. Entwerfen Sie mithilfe der Schalter vom Typ n und Widerständen ein NOT, NAND
und NOR Gatter.
2. Bewerten Sie Ihre Schaltung am Beispiel NOT hinsichtlich Verlustleistung und
Schaltgeschwindigkeit. Soll der Widerstand idealerweise groß oder klein gewählt
werden?
3. Wie können Sie die Schaltung verbessern, wenn Sie nun auch noch Schalter vom
Typ p zur Verfügung haben? Zeichnen Sie die Gatter erneut!
- 91 - Digitale Schaltungen 1

Übungsaufgaben
Übung 8: Entwurf eines Volladdierers
Ihnen stehen folgende Gatter mit den angegebenen Verzögerungszeiten zur Verfügung:
A
UND ODER EX-ODER
A
A
Z
Z
B
B
B
τ τ 2τ
1. Zeigen Sie eine Realisierungsmöglichkeit eines Halbaddierers unter Verwendung
obiger Gatter. Geben Sie die Summen- und Carrylaufzeiten t SHA und t CHA des
Halbaddierers an.
b
a
HA
s
c
2. Erweitern Sie die Schaltung aus 1 zu einem Volladdierer, d.h. ermitteln Sie eine
Realisierung der in nachstehender Zeichnung eingesetzten „Black Box“. Gehen Sie
dabei wie folgt vor: Stellen Sie zunächst die Wahrheitstabelle des Volladdierers auf.
Nehmen Sie in diese Tabelle auch die Variablen p und g auf. Extrahieren Sie aus
dieser Tabelle die Wahrheitstabelle der „Black Box“. Wählen Sie ein geeignetes
Minimierungsverfahren und wenden Sie dieses auf die Funktionen s und c i+1 an.
Geben Sie schließlich die Realisierung des Volladdierers auf Gatterebene an.
c i
b
a
HA
p
g
?
s
=
b
a
VA
s
c i
c i+1
c i+1
3. Geben Sie die Summenlaufzeit t SVA von den Eingängen a oder b zum
Summenausgang, die Übertragslaufzeit t cc vom Carry-Ein- zum Carry-Ausgang und
die Übertragslaufzeit t abc von den Eingängen a oder b zum Carry-Ausgang an.
Digitale Schaltungen 1 - 92 -

Übungsaufgaben
Übung 9: Ripple Carry Adder
Gegeben ist folgender 4-Bit Ripple-Carry Adder. Die Laufzeiten innerhalb der Volladdierer
seien wie folgt gegeben (vgl. auch Übung 8):
• Summenlaufzeit t SVA : 4τ
• Übertragslaufzeit t CC : 2τ
• Übertragslaufzeit t ABC : 4τ, falls C in =1
2τ, falls C in =0
A 3 B 3
A 2 B 2
A 1 B 1
A 0 B 0
C out = C 4
VA
S 3
VA
S 2
VA
S 1
VA
S 0
C 0 = C in = 0
1. Es sollen die beiden binären Zahlen 0011 und 0001 addiert werden. Wie lange dauert
es, bis das gültige Ergebnis am Ausgang anliegt? (Hinweis: sowohl der Eingang A als
auch B seien zunächst 0).
2. Geben Sie eine Eingangskombination für A/B mit maximaler Berechnungsdauer an.
3. Zeichnen Sie den längsten Pfad ein und berechnen Sie diesen.
- 93 - Digitale Schaltungen 1

Übungsaufgaben
Sequentielle Logik
Übung 10: Zustandsautomaten
K
T
Hauptverkehrsstraße
Straße_1
K
T
Im Folgenden soll eine State Machine für eine Ampelsteuerung entwickelt werden. Die
Ampelsteuerung soll an einer Kreuzung einer Hauptverkehrsstraße mit einer Nebenstraße
eingesetzt werden. Daneben befindet sich ein Fußgängerüberweg über die
Hauptverkehrsstraße. Die Hauptverkehrsstraße soll dabei bevorzugt werden.
• Solange sich kein Auto der Kreuzung auf der Nebensstraße nähert (erkennbar durch
eine Kontaktschleife K im Fahrbahnbelag) oder ein Fußgänger den Taster T an der
Fußgängerampel betätigt, behält die Hauptverkehrsstraße grün. Alle anderen Ampeln
bleiben rot.
• Betätigt ein Fußgänger den Taster, so erhält die Nebenstraße und die
Fußgängerampel für 50 Sekunden grün. Löst dagegen nur die Kontaktschleife aus
(kein Fußgänger), dann erhält nur die Nebenstraße für 30 Sekunden grün, die
Fußgängerampel bleibt rot.
• Anschließend erhält die Hauptverkehrsstraße wieder grün. Die Grünphase der
Hauptverkehrsstraße soll dabei mindestens 1 Minute betragen.
Gelbphasen werden zur Vereinfachung nicht beachtet!
Zur Zeitermittlung steht Ihnen ein Zeitgeber zur Verfügung. Dieser besitzt einen Eingang A
und drei Ausgänge T 1 - T 3 . Wird der Eingang aktiviert (A=1) gibt der Zeitgeber an den
Ausgängen nach 30, 50 und 60 Sekunden ein Signal aus (T 1 : 30 Sekunden, T 2 : 50
Sekunden, T 3 : 60 Sekunden). Wird der Eingang wieder deaktiviert (A=0), werden die
internen Zähler zurückgesetzt. Der Zeitgeber kann nun von neuen benutzt werden.
1. Erklären Sie den Unterschied zwischen Moore- und Mealy-Automat.
2. Zeichnen Sie das Zustandsdiagramm eines geeigneten Moore-Automaten. Definieren
Sie hierfür geeignete Zustände
3. Entwickeln Sie eine geeignete Logik zur Berechnung des neuen States. Erstellen Sie
hierfür zunächst eine Wahrheitstabelle der State-Logik.
Digitale Schaltungen 1 - 94 -

Übungsaufgaben
Übung 11: Zeitverhalten von CMOS Schaltungen
Gegeben sei folgende Schaltung aus zwei FlipFlops mit einem Verzögerungsglied:
Die FlipFlops haben folgende Eigenschaften:
t setup = 1 ns t hold = 2 ns t c2q = 0,5 ns
Das Verzögerungsglied verzögert das eingehende Signal um 7 ns (t delay = 7 ns). Die
Taktfrequenz f clk ist 125 MHz.
1. Ergänzen Sie das folgende Zeitdiagramm. Sind alle Zeitbedingungen eingehalten
worden? Wenn nein, was wäre die maximal erlaubte Verzögerungszeit des
Verzögerungsglieds?
Das Verzögerungsglied wird nun durch folgende Gatterschaltung ersetzt. Die
Verzögerungszeiten der einzelnen Gatter ist t OR,AND,NOT = 1 ns.
2. Bestimmen Sie den längsten und kürzesten Pfad durch die Schaltung. Können mit
der Schaltung die geforderten Zeitbedingungen eingehalten werden?
- 95 - Digitale Schaltungen 1

Übungsaufgaben
3. Verändern Sie die Gatterschaltung so, dass bei Einhaltung der Funktion die
Zeitbedingung eingehalten wird.
4. Sollte bei einer Gatterschaltung eine Maßnahme nach 3. nicht möglich sein, welche
weiteren Möglichkeiten gibt es, um die Zeitbedingung einzuhalten?
Übung 12: Pipelining vs. Parallel Processing
Gegeben sei folgende sequentielle Logikschaltung:
clk
Die Gatterlaufzeiten sind gegeben mit:
t AND,OR,NOT = 1 ns
t XOR = 2 ns
Die FlipFlops haben folgende Eigenschaften:
t setup = 1 ns t hold = 2 ns t c2q = 0,5 ns
1. Zeichnen Sie den kürzesten und den längsten Pfad in die Schaltung ein.
2. Mit welcher maximalen Frequenz kann diese Schaltung betrieben werden?
Geben Sie die Latenz und den maximalen Durchsatz der Schaltung an.
3. Welche Möglichkeiten haben Sie, den Durchsatz zu erhöhen, sofern keine weitere
Optimierung der Logik möglich ist? Zeigen Sie beide Möglichkeiten auf und beurteilen
Sie hinsichtlich Komplexität, Durchsatz und Latenz
Zusatzaufgabe:
4. Entwickeln Sie eine geeignete Steuerlogik zum Betrieb zweier paralleler
Verarbeitungseinheiten
Digitale Schaltungen 1 - 96 -

Übungsaufgaben
MOSFET Transistor
Übung 13: Strom- / Spannungskennlinie
Ein NMOS-Transistor mit
2
′ = 128 V und U t
0, 4V
K μA
I D
= 150μA
. Weiter seien W = 0,4μm
und L = 0,25μm
.
1. Ermitteln Sie den aktuellen Arbeitsbereich des Transistors.
2. Berechnen Sie U
DS
.
Übung 14: MOS-Transistoren in einer Schaltung
Folgende Zusammenschaltung zweier Transistoren sei gegeben:
= arbeitet bei U GS
= 2V
und
U DD
U1
N1
U o
U2
N2
gnd
Alle Transistorkenngrößen seien gleich ( U = U = U 0,
2U
, β β = β
t1 t 2 t
=
DD
1
= 2
)
1. Ermitteln Sie die „Spannungsbedingungen“ für die beiden ‚aktiven’ Arbeitsbereiche
(linear und Sättigung) der Transistoren.
Übung 15: Laden von Kapazitäten über MOS-Transistoren
Auf welchen Maximalwert kann die Kapazität durch einen NMOS-Transistor ( U
geladen werden?
tN
= 0 , 2⋅U
)
DD
V DD
V DD
nMOS
C
U C
GND
- 97 - Digitale Schaltungen 1

Übungsaufgaben
CMOS Inverter / CMOS Logik
Übung 16: Dynamische Verlustleistung
Gegeben ist folgende Transistorschaltung eines CMOS Inverters:
60 ps 60 ps
Clk
U E
α 0→1 = 0,5
T = 1 µs 2T = 2 µs
Das Eingangssignal U E hat einen nicht idealen Verlauf, die Schalthäufigkeit α 0→1 beträgt 0,5.
Die zu treibende Last am Ausgang C L sei 7 fF. V DD sei 2,5V.
1. Zeichnen Sie die zur dynamischen Verlustleistung beitragenden Ströme für die Fälle
steigender und fallender Flanken am Eingang ein.
2. Geben Sie eine Formel zur Berechnung der gesamten dynamischen Verlustleistung
an.
3. Gegeben sei folgender idealisierter Verlauf des Quellenstroms i DD (t). Welcher Anteil
der gesamten dynamischen Verlustleistung ist der Lastkapazität C L zuzurechnen und
welcher Anteil entsteht aufgrund von Querströmen?
Digitale Schaltungen 1 - 98 -

Übungsaufgaben
Übung 17: Schaltgeschwindigkeit CMOS Inverter
Gegeben sei folgender CMOS Inverter:
V DD
pMOS
U E
nMOS
C L
Die Technologieparameter sind:
K' p = 43 µA/V² K' n = 129 µA/V²
V DD = 2,0 V
U Tp = -0,4 V
U Tn = 0,4 V
L min = W min = 0,25 µm
C L = 10 fF
GND
Die Kanallänge und -weite beider Transistoren soll zunächst minimal sein
1. Bestimmen Sie die Anstiegs- und Abfallzeiten des Inverters (0,1 bis 0,9V DD ). Die
Flanken des Eingangssignals sollen dabei ideal sein.
2. Zeichnen Sie schematisch den Verlauf der Ausgangsspannung U A ein. Markieren Sie
die Anstiegs-/Abfallzeit.
3. Wie müssten die Abmessungen der Transistoren verändert werden, um ein
symmetrisches Schaltverhalten zu erreichen?
4. Welchen Einfluss hat V DD auf die Schaltgeschwindigkeit? Wie verändert sich dabei
die dynamische Verlustleistung?
Übung 18: CMOS Logik
Entwickeln Sie für folgende Logikgleichung eine entsprechende CMOS Transistorschaltung:
Y = ( A + B)
+ ( C + D)
- 99 - Digitale Schaltungen 1

Übungsaufgaben
Speicher
Übung 19: Organisation von DRAM-Speichern
Für einen 16-Bit Prozessor stehen Ihnen 32-MBit DRAM-Bausteine (8Mx4) zur Verfügung.
1. Wieviele Speicherbausteine benötigen Sie mindestens zum Aufbau eines geeigneten
Hauptspeichers?
2. Wieviele Adressleitungen und Speicherbausteine benötigen Sie für einen 32 MByte
Speicher?
3. Geben Sie eine sinnvolle Aufteilung zur Reihen- und Spaltenadressierung eines
DRAM-Speicherbausteines an!
Übung 20: Einfluss der Bitleitungskapazität bei DRAM
Eine DRAM Speicherzelle besitzt eine Speicherkapazität C S und eine Kapazität der Bitleitung
C BL . Die Bitleitung sei mit V DD /2 vorgeladen.
BL
WL
V DD
X
C S
C BL
1. Wie verändert sich die Spannung des Bitleitungs-Kondensators beim Auslesen des
Speicherinhalts. Unterscheiden Sie zwischen einer gespeicherten „0“ und „1“.
Neben der Spannungsänderung beim Auslesen, können auch Störspannungen (z.B.
Alphastrahlung, Schwankungen in der Versorgungsspannung, Signalkopplungen) das
Potential der Bitleitung beeinflussen.
2. Bestimmen Sie jeweils das Verhältnis von C BL /C S , das bei Versorgungsspannungen
von 5V, 3,3V, 2,5V, 1,8V und 1V gerade noch eine einwandfreie Funktion garantiert.
Gehen Sie davon aus, dass ein Signal von mindestens 50mV gerade noch sicher
ausgelesen werden kann. Die Störspannungen können sich dabei auf 150mV
aufsummieren.
Digitale Schaltungen 1 - 100 -