Generación de retardos en la familia HC908 - Edudevices

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Dto. Técnico EduDevices www.edudevices.com.ar • Tiempo de salvado de registros Cuando se logran las condiciones anteriores, el microcontrolador debe salvar el "contexto" actual de trabajo. Para ello, inserta en el stack los registros: PC,X,A,CC con una demora adicional de 9 ciclos (suponiendo que demora lo mismo que la instrucción SWI). Este tiempo al ser fijo, puede ser restado del tiempo deseado para corregirlo. La latencia hace que el método de trabajo por interrupciones se utilice para generar tiempos relativamente grandes en ciclos de bus, de modo que el error obtenido sea despreciable o promediado (por ejemplo: si programamos el TIMER para generar 10 interrupciones por segundo con el modo autorecargable, a pesar de la latencia, obtendremos 10 interrupciones por segundo cada una con una pequeña demora distinta, pero "no acumulativa" ). Para corregir estos efectos puede usarse el TIMER sin interrupciones. Esto es, leyéndolo y esperando a que llegue al valor deseado. En este caso hay que tener cuidado con la comparación, ya que si se hace "por igual" hay que estar seguro de que el tiempo que se demora entre lectura y lectura no haga que se pase el valor deseado "de largo" sin verlo y si se compara por "mayor o igual" hay que tener cuidado con la "circularidad" del registro (o sea, luego de $FFFF se vuelve a $0000 y lo que era mayor ahora es menor!). Cuando los tiempos a generar son muy chicos (pocos ciclos) hay que tener en cuenta la incertidumbre del prescaler del TIMER, ya que no sabemos en que valor se encuentra este divisor al iniciar el retardo. Si deseamos generar retardos de distintas duraciones, deberemos buscar una unidad de interrupción que sea común a todos los retardos y contar interrupciones para generar los eventos más largos. Por ejemplo: si necesitamos retardos de 15 mseg, 50 mseg y 100 mseg, podemos usar 5 msegs de unidad y contar 3, 10 y 20 interrupciones respectivamente o bien trabajar el timer en modo libre y programar la demora en cada caso. Generación de retardos por demora de las instrucciones Dado que cada instrucción del procesador requiere una determinada cantidad de ciclos de bus para ser completada, surge la posibilidad de utilizar este "efecto secundario" para generar retardos de duración controlada. Y dado que las instrucciones demoran de 1 a 9 ciclos, pueden obtenerse retardos muy cortos o largos y muy precisos. Es de notar que para que el retardo sea de la duración deseada: el código debe ejecutarse con las interrupciones deshabilitadas ya que si se presenta una interrupción, al tiempo transcurrido se le deberá sumar todo el tiempo que tardo la interrupción en ejecutar. Si lo que se desea es un retardo de "por lo menos" la demora dada, por ejemplo para generar un pulso de "strobe", no hay problema en tener las interrupciones habilitadas. Este método tiene el atractivo de poder realizar alguna función útil mientras se está esperando (como borrar memoria, precargar registros, etc.). La instrucción de demora por excelencia es "NOP" (no operación) que no hace nada salvo demorar 1 ciclo la ejecución del programa. Para generar delay más largos podemos colocar varias instrucciones NOP seguidas, pero consultando las hojas de datos del procesador surgen variantes más interesantes: Ing. Daniel Di Lella: - Dedicated Field Application Engineer e-mail: dilella@arnet.com.ar
Dto. Técnico EduDevices www.edudevices.com.ar Ciclos Bytes Código Comentarios 1 1 NOP - 2 1 SEI Fuerza I=1 2 1 CLI Fuerza I=0 2 1 DAA Invalida registro A 2 1 TSX Invalida registros H y X 2 2 NOP NOP - 3 1 NSA Intercambia nibbles del registro A 3 2 BRN $ - 4 2 PSHA PULA Utiliza y libera un byte del stack 5 1 MUL PSHA Invalida registros A, X y CC (bits H y C) 5 3 PULA NOP Utiliza y libera un byte del stack 5 3 MOV $80,$80 Invalida registro CC (bits V, N y Z) Usar cualquier dirección en página 0. 6 2 NSA NSA - 7 1 DIV PSHA Invalida registros A, X y H 7 3 NSA PULA Utiliza y libera un byte del stack 8 3 (o 2) 9 3 9 4 (o 3) 16 2 (o 1) BSR rutina .. rutina: RTS NSA NSA NSA JSR rutina .. rutina: RTS SWI ... vector_swi: RTI Utiliza y libera dos bytes del stack Se puede utilizar un RTS existente y ahorrar un byte. Intercambia nibbles del registro A Utiliza y libera dos bytes del stack Se puede utilizar un RTS existente y ahorrar un byte. Utiliza y libera 5 bytes del stack Se puede utilizar un RTS existente y ahorrar un byte. En la tabla se aclara que efecto colateral tiene realizar la demora con las instrucciones indicadas. Por ejemplo: la instrucción "NSA" demora 3 ciclos pero intercambia los nibbles del registro A, por lo que también se indica en la tabla que usando la instrucción "BRN xx" (branch never) se obtiene una demora igual pero sin modificar ningún registro. También pueden ponerse 3 "NOP"s pero a expensas de 1 byte extra y ningún beneficio. Ing. Daniel Di Lella: - Dedicated Field Application Engineer e-mail: dilella@arnet.com.ar
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