Corrigé - Inria

TD 4 41
– L’instruction LEA est implémentée par l’état 11 : on concatène l’offset de page sur 9 bits
avec les 7 bits de poids fort du PC, MARMX /2 = 10, puis le résultat est rangé dans le banc
des registres en posant GateMARMX /1 = 1 et LD.REG /1 = 1.
– L’instruction STR est implémentée par les états 13, 25 et 26 :
– pour l’état 13, l’offset sur 6 bits étendu avec des zéros est ajouté au registre de base,
SR1MX /2 = 01), et le résultat est rangé dans MAR en posant LD.MAR /1 = 1, GateMARMX /1 =
1 et MARMX /2 = 01 ;
– pour l’état 25, la valeur issue du banc des registres traverse l’ALU sans modification,
ALUK /2 = 11, puis est rangé dans MDR en posant GateALU /1 = 1 et LD.MDR /1 = 1 ;
– pour l’état 26 ; la valeur issue de MDR est rangée en mémoire en posant MIO.EN /1 = 1
et R.W /1 = 1.
Pour réaliser le microprogramme correspondant à ces 4 nouvelles instructions, le problème
principal vient de la limitation des microinstructions de branchement conditionnel à un seul signal
de condition. Pour détecter les opcodes de chacune des 5 instructions envisagées, on propose une
structure conditionnelle en arbre.
état adresse signaux de adresse LD. Gate MX divers
contrôle suivante
#1 00000000 01···000 00000000 ·1000001 ·1·000·· 00000000 ····0000
#2 00000001 01···000 00000000 ·0100000 ·0·000·· 00000000 ····0010
#3 00000010 01···000 00000000 ·0010000 ·0·100·· 00000000 ····0000
#4 00000011 11···111 00001010 ·0001000 ·0·000·· 00000000 ····0000
0 00000100 11···110 00010000 ·0000000 ·0·000·· 00000000 ····0000
00 00000101 11···101 00001011 ·0000000 ·0·000·· 00000000 ····0000
000 00000110 11···100 00001001 ·0000000 ·0·000·· 00000000 ····0000
#20 (BR) 00000111 11···000 00000000 ·0000000 ·0·000·· 00000000 ····0000
#35 00001000 10···000 00000000 ·0000001 ·0·000·· 11000000 ····0000
#6 (ADD) 00001001 10···000 00000000 ·0000110 ·0·010·· 00000100 ····0000
1 00001010 11···110 00001100 ·0000000 ·0·000·· 00000000 ····0000
Stop 00001011 00···000 00000000 ·0000000 ·0·000·· 00000000 ····0000
11 00001100 11···101 00001110 ·0000000 ·0·000·· 00000000 ····0000
Stop 00001101 00···000 00000000 ·0000000 ·0·000·· 00000000 ····0000
111 00001110 11···100 00001011 ·0000000 ·0·000·· 00000000 ····0000
#11 (LEA) 00001111 10···000 00000000 ·0000010 ·0·001·· 00000010 ····0000
01 00010000 11···101 00010100 ·0000000 ·0·000·· 00000000 ····0000
010 00010001 11···100 00010011 ·0000000 ·0·000·· 00000000 ····0000
Stop 00010010 00···000 00000000 ·0000000 ·0·000·· 00000000 ····0000
#7 (AND) 00010011 10···000 00000000 ·0000110 ·0·010·· 00000100 ····0100
011 00010100 11···100 00010110 ·0000000 ·0·000·· 00000000 ····0000
Stop 00010101 00···000 00000000 ·0000000 ·0·000·· 00000000 ····0000
#13 (STR) 00010110 01···000 00000000 ·1000000 ·0·001·· 00000101 ····0000
#25 00010111 01···000 00000000 ·0100000 ·0·010·· 00000000 ····1100
#26 00011000 10···000 00000000 ·0000000 ·0·000·· 00000000 ····0011
Voir les fichiers slc2_micro_*.ram correspondant aux 6 ROM de microprogramme, et
boucle_slc2_control.lgf pour le circuit de contrôle avec les ROM pré-chargées.
La solution précédente est correcte, mais elle met clairement en évidence les lacunes du
|
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IRD
COND
INT.TEST
J
LD.MAR
LD.MDR
LD.IR
LD.BEN
LD.CC
LD.REG
LD.PC
GatePC
GatePC-1
GateMDR
GateALU
GateMARMX
GateINTV
GateCC
PCMX
DRMX
SR1MX
MARMX
STACKMX
CCMX
ALUK
MIO.EN
R.W
42 TD 4
microcontrôleur « maison » pour la selection des opcodes d’instructions. On propose donc une
correction fondée sur le microcontrôleur « officiel » du processeur LC-2. La partie du microcontrôleur
consacrée au contrôle de l’exécution des microinstructions s’appelle le microséquenceur ;
celui-ci est optimisé pour le contrôle du LC-2, avec des microinstructions conditionnelles spécifiques,
notamment le choix d’une destination parmi 16 états correspondant aux 16 opcodes du
jeu d’instructions du LC-2. Ces optimisations rendent le microcontrôleur moins polyvalent mais
beaucoup plus élégant et efficace dans la microprogrammation du LC-2.
Le microséquenceur est conçu pour commencer à l’adresse 111011. Les microinstructions
se décomposent en deux parties : 10 bits de contrôle du microséquenceur (branchement, adresse
suivante sur 6 bits) et 29 bits pour les signaux de contrôle du LC-2 à générer. Le format des
microinstructions est le suivant :
x | x | x | x
x | x
| | | | |
x x
| | | | |
Pour la microprogrammation des instructions ADD, AND et NOT, les signaux COND et IRD
sont mis à 0 et J vaut toujours l’adresse de la microinstruction suivante, sauf pour :
– l’état 2 où COND = 01 et J = 010000 (boucle sur la même microinstruction), le signal R
provoquera le saut à l’adresse 010010 (état 3) ;
– et l’état 4 où IRD = 1 force le saut à l’adresse 6, 7 ou 8, en fonction de l’opcode de
l’instruction.
Les microinstructions et leurs adresses pour les états 1, 2, 3, 4, 6, 7 et 8 sont décrites par le
tableau suivant (toutes les valeurs sont en binaire, sauf l’état) :
état adresse signaux de adresse LD. Gate MX divers
contrôle suivante
#1 111011 ····0000 ··010000 ·1000001 ·1000000 00000000 000·0000
#2 010000 ····0010 ··010000 ·0100000 ·0000000 00000000 000·0010
#3 010010 ····0000 ··110010 ·0010000 ·0010000 00000000 000·0000
#4 110010 ····1000 ··000000 ·0001000 ·0000000 00000000 000·0000
#6 000001 ····0000 ··111011 ·0000110 ·0001000 00000100 000·0000
#7 000101 ····0000 ··111011 ·0000110 ·0001000 00000100 000·0100
#8 001001 ····0000 ··111011 ·0000110 ·0001000 00000100 000·1000
x
Pour la microprogrammation de l’instruction BR, on doit réaliser les microinstructions correspondant
aux états 20 et 35 :
– pour l’état 20, on doit sauter à l’état 1 si BEN = 0 (COND = 10 et J = 111011, c’est-à-dire
l’adresse de l’état 1) ;
– pour l’état 35, on range le résultat du calcul d’adresse dans PC (LD.PC = 1, PCMX = 11
et J = 111011, c’est-à-dire l’adresse de l’état 1).