System Generator for DSP リファレンス ガイド - Xilinx

System Generator
for DSP
リファレンス ガイド
リリース 9.2.00 2007 年 8 月
R

Xilinx (以下 「ザ イ リ ン ク ス」 と いいます) では、 ザイ リ ン ク ス FPGA におけ るデザ イ ンの開発目的のみに こ の文書を開示し ま
す。 こ の文書に明記 さ れてい る場合を除き、 電子、 機械、 複写、 録音を含め、 いかな る形態ま たは手段において も、 ザ イ リ ン
ク スの書面に よ る事前の許可な く 資料を コ ピー、 複製、 配布、 再発行、 ダ ウ ン ロー ド 、 表示、 掲載、 転送する こ と はで き ませ
ん。 こ の文書に含まれてい る資料を許可な く 使用する と 、 著作権法、 商標法、 秘密保護 と 公示の法律、 通信規定 と 法規の違反
と な る可能性があ り ます。
ザ イ リ ン ク スでは、 こ の文書の適用および使用に よ り 生じ る損害の責任を一切負いません。 また、 こ こ に明記さ れてい る場合
を除き、 こ の法定通知のいずれの部分も、 黙示、 禁反言、 その他の法律論理に よ る特許、 商標、 著作権、 その他の知的資産権
の ラ イ セン スや権利の付与 と は見な さ れません。 こ の文書の内容の使用および実施に必要ないかな る権利の取得も ユーザー個
人の責任 と な り ます。 文書中のエ ラ ーの訂正や、 ユーザーに提供 さ れる エンジニア リ ン グの ソ フ ト ウ ェ ア サポー ト およびヘル
プの正確性や正当性については責任を負いかねます。 ま た、 文書を ア ッ プデー ト する確約も いた し ません。 ザ イ リ ン ク スは こ
れ ら の条件および条項を独自の判断に よ っ て変更する権利を有し ます。
こ の文書は 「現状のま ま」 で提供され、 ユーザーは自己責任で こ の文書を使用する こ と に同意し た も の と みな さ れます。 ザ イ
リ ン ク ス、 ザ イ リ ン ク スの従業員、 およびザ イ リ ン ク スの販売特約店の従業員に よ る その他の口頭または書面に よ る いかな る
情報、 ア ド バイ ス等に よ っ て も、 新たな内容の保証が創設さ れた り 上記の制限保証の範囲を拡大させた り する も のではあ り ま
せん。 ザ イ リ ン ク スでは、 特許や著作権その他の知的資産権の不侵害、 商品性、 および特定目的への適合性は明示黙示を問わ
ず保証いた し ません。
ザ イ リ ン ク スでは、 文書の使用または使用不能の結果生じ た間接的、 懲罰的、 特別、 または付随的ないかな る損害 (利益の損
失、 業務の中断、 交換品の費用、 情報の消失や破損を含む) については、 その可能性を事前に通告 さ れていた場合で も 一切責
任を負いません。 ユーザーに対するザ イ リ ン ク スの損害賠償責任総額は、 いかな る場合に も ユーザーがザ イ リ ン ク スに支払っ
た文書の代金を上限 と し ます。 た と えいかな る救済手段も その実質的目的を達せない場合で も、 上記の制限責任および免責条
項が法律上最大限認め られる限度で適用されます。
こ の文書は、安全装置が必要 と な る よ う な危険な環境でのオン ラ イ ン制御装置 と し ての使用を目的に し た も のではあ り ません。
原子力施設、 航空機操縦 ・ 通信シ ス テム、 航空管制、 生命維持装置、 武器の作動 ・ 運転等 (以下高 リ ス ク 行為 と し ます)、 安全
装置が必要 と な る よ う な危険な環境でのオン ラ イ ン制御装置 と し ての使用、 再販売を意図し ての設計 ・ 製造または停止 ・ 誤作
動対策措置がな さ れた も のではあ り ません。 ザ イ リ ン ク スは、 高 リ ス ク 行為用途への適性に関する明示的 ・ 黙示的を問わず一
切の保証を、 こ こ に明確に排除し ます。
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イ リ ン ク スが所有する製品名等は、 米国 Xilinx Inc. の米国におけ る登録商標です。 その他に記載さ れてい る会社名および製品
名等は、 各社の商標ま たは登録商標です。
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目次
このマニュアルについて
マニュアルの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
System Generator の PDF マニュアル セッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
その他の リ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
表記規則 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
書体 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
オンライン マニュアル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
第 1 章 : ザイ リンクス ブロックセッ ト
ブロッ クセッ ト ライブラリの構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Basic Elements ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Communication ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Control Logic ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
Data Types ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
DSP ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Index ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Math ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Memory ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
Shared Memory ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
Tools ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44
ブロッ クのパラメータ ダイアログ ボックスの共通オプション . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
[Precision] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
[Type] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
[Number of bits] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
[Binary point] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
[Overflow] と [Quantization] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
[Latency] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
[Override with doubles] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
[Provide synchronous reset port] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
[Provide enable port] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
[Sample Period] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
[Use behavioral HDL (otherwise use core)] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
[Use core placement information] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
[Placement] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
[FPGA Area (slices, FFs, BRAMs, LUTs, IOBs, emb. mults, TBUFs)] /
[Use area above for estimation] . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
ブロッ クのリ ファレンス ページ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51
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Addressable Shift Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
AddSub . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55
Assert . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
Assert ブ ロ ッ ク を使用し たレー ト およびデータ型の改善方法 . . . . . . . . . . . . . . . . . . . . . . . . 57
BitBasher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
サポー ト される Verilog 構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Black Box . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
ブラック ボックスの HDL 要件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Black Box ブロックのコンフィギュレーショ ン ウ ィザード . . . . . . . . . . . . . . . . . . . . . . . . . 64
Black Box ブロックのコンフィギュレーショ ン M 関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
サンプル周期 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
HDL 協調シ ミ ュ レーシ ョ ンのためのデータ型変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69
ChipScope . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
ハー ド ウ ェ ア と ソ フ ト ウ ェ ア条件 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
ChipScope プロジェク ト ファイル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
ChipScope から MATLAB ワーク スペースへのデータのインポー ト . . . . . . . . . . . . . . . . . . 72
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
詳細情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
Clock Enable Probe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
Clock Probe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76
CMult . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
Concat . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
Configurable Subsystem Manager . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
Constant . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82
付録 : DSP48 の制御命令形式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
Convert . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
Convolutional Encoder v3_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
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目次

目次
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87
Convolutional Encoder v6_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
ブロック パラ メータ ダイアログ ボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
Counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
DAFIR v9_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
係数の リ ロー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
係数の リ ロー ド 用のオプシ ョ ン ポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93
ブロック パラ メータ ダイアログ ボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
DDS Compiler v1_1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99
DDS Compiler v2_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103
DDS v4_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
DDS v5_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
ブロック ポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
ビヘイビア レベルの HDL を使用したロジッ ク合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
構造レベルの HDL を使用したロジッ ク合成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
大きい遅延のインプリ メン ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
リ セ ッ ト 可能な遅延 と 初期値 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
Depuncture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115
Disregard Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
Down Sample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117
レイテンシ 0 の場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
レイテンシがある場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119
System Generator for DSP 入門ガイ ド japan.xilinx.com 5
リリース 9.2.00 2007 年 8 月
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DSP48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
DSP48 Macro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
DSP48 Macro ブロックの opmode の入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124
パイプライン オプシ ョ ンの入力 と カ ス タ ム パイプライン オプシ ョ ンの変更 . . . . . . . . . . 131
DSP48 Macro の制限 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132
DSP48A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
DSP48E . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
Dual Port RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
EDK Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
メモリ マップ インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
MicroBlaze プロセッサのオンライン マニュアル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
Expression . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
FDATool . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
使用例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
FDATool のインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
FFT v1_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
Cooley-Tukey 型アルゴ リ ズム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
ブロックのタイ ミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155
FFT v3_1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
Cooley-Tukey 型アルゴ リ ズム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160
ブロックのタイ ミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 161
FFT v3_2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
Cooley-Tukey 型アルゴ リ ズム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162
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リリース 9.2.00 2007 年 8 月
目次

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ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164
ブロックのタイ ミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
FFT v4_1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
Cooley-Tukey 型アルゴ リ ズム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169
ブロックのタイ ミング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 170
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171
FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 172
FIR Compiler v1_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 176
FIR Compiler v2_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 177
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181
FIR Compiler v3_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182
係数の リ ロー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 186
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
FIR Compiler v3_1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188
係数の リ ロー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193
From FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 194
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 195
From Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
クロック ドメインの切り替え . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 196
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 197
Gateway In . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
Gateway ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 198
Gateway Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
System Generator for DSP 入門ガイ ド japan.xilinx.com 7
リリース 9.2.00 2007 年 8 月
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Gateway ブロッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200
Indeterminate Probe . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202
Interleaver Deinterleaver v4_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205
Interleaver Deinterleaver v5_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208
Inverter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209
JTAG Co-Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210
LFSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212
Logical . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
MCode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
MCode ブロックのコンフィギュレーショ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215
MATLAB 言語のサポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216
ブロック パラ メータ ダイアログ ボックス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235
MicroBlaze Processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239
MicroBlaze ソフトウェアの問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 243
MicroBlaze プロセッサのオンライン マニュアル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244
ModelSim . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245
タイム スケール . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 247
Mult . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250
Multiple Subsystem Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
デザイ ンの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251
複数ク ロ ッ ク のサポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254
生成フ ァ イ ル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 255
Mux . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256
Negate . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
8 japan.xilinx.com System Generator for DSP 入門ガイ ド
リリース 9.2.00 2007 年 8 月
目次

目次
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257
Network-based Ethernet Co-Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259
Opmode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
DSP48 の制御命令形式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261
DSP48E の制御命令形式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262
Parallel to Serial . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263
Pause Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264
PicoBlaze Instruction Display . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265
PicoBlaze Microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266
PicoBlaze アセンブ ラ の使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
PicoBlaze Microprocessor のオン ラ イン マニュアル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267
Point-to-point Ethernet Co-Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 268
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269
Puncture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 270
Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 272
Reinterpret . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 273
Relational . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 274
Resource Estimator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 275
リ ソ ース概算の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276
Resource Estimation ブロックでサポート されるブロック . . . . . . . . . . . . . . . . . . . . . . . . . . 276
既知の問題 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 277
ROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279
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RS Decoder v5_1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 284
RS Decoder v6_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288
RS Encoder v5_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292
RS Encoder v6_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 294
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 296
Sample Time . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 297
Scale . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298
Serial to Parallel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 299
Shared Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 300
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303
Shared Memory Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
FIFO のトランザクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
ロック可能なメモリのトランザクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305
Shared Memory Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
FIFO のトランザクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
ロック可能なメモリのトランザクション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307
Shift . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308
Simulation Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309
シ ミ ュ レーシ ョ ンにサブシステム、 ハード ウ ェアにブラ ッ クボッ ク スを使用する場合 . . . 309
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310
SineCosine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
10 japan.xilinx.com System Generator for DSP 入門ガイ ド
リリース 9.2.00 2007 年 8 月
目次

目次
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312
Single Port RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 313
書き込みモー ド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315
ハー ド ウ ェ アの注意点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 316
Single-Step Simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319
Slice . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320
System Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 321
Threshold . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326
Time Division Demultiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 327
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328
Time Division Multiplexer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329
To FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331
To Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332
クロック ドメインの切り替え . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333
Toolbar . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334
ツールバー メニュー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335
リファレンス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 336
Up Sample . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338
Viterbi Decoder v5_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341
Viterbi Decoder v6_0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342
System Generator for DSP 入門ガイ ド japan.xilinx.com 11
リリース 9.2.00 2007 年 8 月
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ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343
ザイ リ ンクス LogiCORE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 344
WaveScope . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
クイック チュート リ アル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348
Xilinx LogiCORE のバージ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 356
第 2 章 : ザイ リンクス リファレンス ブロックセッ ト
通信 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
制御ロ ジ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
DSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361
画像 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
演算 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362
2 Channel Decimate by 2 MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363
2n+1-tap Linear Phase MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 364
2n-tap Linear Phase MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365
2n-tap MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366
4-channel 8-tap Transpose FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367
4n-tap MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 368
5x5Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370
BPSK AWGN Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 371
CIC Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 372
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 373
Convolutional Encoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
インプリ メンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374
ブロック インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 375
CORDIC ATAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376
12 japan.xilinx.com System Generator for DSP 入門ガイ ド
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目次

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CORDIC DIVIDER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 377
CORDIC LOG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 379
CORDIC SINCOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 380
CORDIC SQRT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 381
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 382
Dual Port Memory Interpolation MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 383
Interpolation Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 384
m-channel n-tap Transpose FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385
Mealy State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 387
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 388
Moore State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 389
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 390
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 391
Multipath Fading Channel Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
概念 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 392
インプリ メンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393
関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 394
データ形式 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395
入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
出力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 396
タイミング制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
デモン ス ト レーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンの例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 397
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 398
n-tap Dual Port Memory MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 399
n-tap MAC FIR Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 400
Registered Mealy State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 401
System Generator for DSP 入門ガイ ド japan.xilinx.com 13
リリース 9.2.00 2007 年 8 月
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例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403
Registered Moore State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 405
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406
Virtex Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407
Virtex2 Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408
Virtex2 5 Line Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409
White Gaussian Noise Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
4 ビット Leap-Forward LFSR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410
Box-Muller 法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411
第 3 章 : ザイ リンクス XtremeDSP キッ ト ブロックセッ ト
XtremeDSP ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
データ シー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414
XtremeDSP Co-simulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415
XtremeDSP DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
データ シー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 417
XtremeDSP External RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418
XtremeDSP LED Flasher . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
ブロック パラ メータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 419
第 4 章 : System Generator ユーテ ィ リ テ ィ
xlAddTerms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
メモ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425
xlfda_denominator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426
xlfda_numerator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 427
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目次

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xlGenerateButton . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 428
xlgetparam および xlsetparam . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 429
xlgetparams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430
xlInstallPlugin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 431
xlLoadChipScopeData . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432
xlSetNonMemMap . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433
xlSetUseHDL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434
xlSBDBuilder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435
xlTBUtils . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 437
メモ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438
xlTimingAnalysis . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
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説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439
xlUpdateModel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 440
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 442
xlVersion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
構文 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
関連項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 443
第 5 章 : プログラムを使用したアクセス
プログラムを使用したブロック図の生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445
System Generator でのプログ ラムを使用したアクセス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448
SharedMemory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
Public タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
Public メソッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
Static Public 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
Protected タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
Protected メソッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
Protected 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449
メ ンバー列挙 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
コンス ト ラ ク タおよびデスト ラ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450
メ ンバー関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451
メンバー データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454
LockableSharedMemory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
Public タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
Public メソッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
Static Public 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
メンバー Typedefs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
コンス ト ラ ク タおよびデスト ラ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 455
メ ンバー関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 456
メンバー データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458
SharedMemoryProxy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
Public タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
Public メソッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
Static Public 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
メンバー Typedefs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
コンス ト ラ ク タおよびデスト ラ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459
メ ンバー関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460
メンバー データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461
Request Struct . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
Public タイプ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
Static Public 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
メ ンバー列挙 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
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メンバー データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462
NamedPipeReader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
Public メソッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
Static Public 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
コンス ト ラ ク タおよびデスト ラ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 463
メ ンバー関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464
メンバー データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
NamedPipeWriter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
Public メソッド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
Static Public 属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
コンス ト ラ ク タおよびデスト ラ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466
メ ンバー関数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467
メンバー データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 468
索引 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 469
System Generator for DSP 入門ガイ ド japan.xilinx.com 17
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目次

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このマニュアルについて
マニ ュ アルの内容
このマニュアルには、System Generator で使用されているブロ ッ ク の詳細な情報が記載されていま
す。 また、 System Generator のユーテ ィ リ テ ィ およびプロ グ ラ ムのア ク セスについて も説明されて
います。
こ のマニ ュ アルには、 次の内容が含まれています。
• ザイ リンクス ブロッ クセッ ト
• ザイ リンクス リファレンス ブロッ クセッ ト
• XtremeDSP キッ ト
• System Generator ユーテ ィ リ テ ィ
• プログラム アクセス
System Generator の PDF マニュアル セット
その他の リ ソース
このマニュアルは System Generator の Help システムから 参照でき、 また System Generator の
PDF マニュ アル セッ ト の一部です。 この PDF マニュ アル セッ ト には、次のマニュ アルが含ま れて
いま す。
• 『System Generator for DSP 入門ガ イ ド 』
• 『System Generator for DSP ユーザー ガイド』
• 『System Generator for DSP リファレンス ガイド』
メモ : これらのマニュアル間のハイパーリ ンクは、PDF フ ァ イ ルが同じ フ ォルダにあ る場合にのみ
機能し ます。 Adobe Reader でハ イパー リ ン ク を ク リ ッ ク し た場合、Alt キーと左方向キー (←) を同
時に押す と 、 前に参照し てたページに戻る こ と がで き ます。
その他の資料は、 次のザイ リ ン ク ス Web サ イ ト を参照し て く だ さ い。
http://japan.xilinx.com/literature
シリコン、 ソフトウェア、IP に関する質問および解答をアンサー データベース で検索し た り 、 テ
クニカル サポー ト のウ ェブ ケース を開 く には、 次のザイ リ ン ク ス Web サイ トにアクセスしてくだ
さい。
http://japan.xilinx.com/support
System Generator for DSP リファレンス ガイド japan.xilinx.com 19
リリース 9.2.00 2007 年 8 月

表記規則
R
書体
このマニュアルについて
こ のマニ ュ アルでは、 次の表記規則を使用し ています。 各規則について、 例を挙げて説明し ます。
次の規則は、 すべてのマニ ュ アルで使用さ れています。
表記規則 使用箇所 例
Courier フォント
Courier フォント
( 太字 )
イタリック フォント
二重 / 一重かぎかっ こ
『 』、 「」
角かっ こ [ ]
中かっ こ { }
縦棒 |
縦の省略記号
.
.
.
横の省略記号 . . .
シ ス テムが表示する メ ッ セージ、
プロンプト、 プログラム ファイ
ルを表示し ます。
構文内で入力する コ マン ド を示
します。
ユーザーが値を入力する必要の
あ る構文内の変数に使用し ます。
『 』 はマニュアル名を、 「 」 はセ
クション名を示します。
オプシ ョ ンの入力ま たはパ ラ
メータを示しますが、bus[7:0]
の よ う なバス仕様では必ず使用
し ます。 ま た、 GUI 表記に も使
用します。
1 つ以上の項目を選択する ための
リストを示します。
選択する リ ス ト の項目を分離し
ます。
繰り返し項目が省略されている
ことを示します。
繰り返し項目が省略されている
ことを示します。
speed grade: - 100
ngdbuild design_name
ngdbuild design_name
詳細については、 『開発シ ス テム
リファレンス ガイド』 の 「PAR」
を参照して く ださい。
ngdbuild [option_name]
design_name
[File] → [Open] をク リ ックし
ます。
lowpwr ={on|off}
lowpwr ={on|off}
IOB #1: Name = QOUT’
IOB #2: Name = CLKIN’
.
.
.
allow block block_name loc1
loc2 ... locn;
20 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

表記規則
オンライン マニュアル
こ のマニ ュ アルでは、 次の規則が使用さ れています。
青色の文字
赤色の文字
表記規則 使用箇所 例
青色の下線付き文字
マニ ュ アル内の相互参照を示し
ます。
ほかのマニ ュ アルへの相互参照
を示します。
Web サイ ト (URL) へのハイパー
リンクです。
詳細については、 「そ の他 の リ
ソース」 を参照して く ださい。
詳細については、 第 1 章 「タ イ ト
ル フォーマット」を参照して く だ
さい。
詳細については、 『Virtex-II
Platform FPGA ユーザー ガイド』
の図 2-5 を参照して く ださい。
最新のス ピー ド ファイルは、
http://japan.xilinx.com から入手
できます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 21
リリース 9.2.00 2007 年 8 月
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このマニュアルについて
22 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

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ザイリンクス ブロックセッ ト
第 1 章
ブロッ クセッ ト ライブラリの構造 ザイ リ ンクス ブロックがライブラ リにどのよ うに分類
されているかを示します。
ブロッ クのパラ メータ ダイアログ
ボックスの共通オプション
ザイ リ ンクス ブロックセッ トのほとんどのブロックに
共通する ブ ロ ッ ク パラ メータについて説明します。
ブロッ クのリ ファレンス ページ ザイ リ ンクス ブロックセッ ト をアルファベッ ト順に並
べ、 各ブ ロ ッ ク の詳細を説明し ます。
Xilinx LogiCORE のバージ ョ ン ザイ リ ンクス ブロックセッ トで使用されるザイ リ ンク
ス LogiCORE のバージ ョ ン番号を リ ス ト し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 23
リリース 9.2.00 2007 年 8 月

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ブロックセッ ト ラ イ ブ ラ リ の構造
[Xilinx Blockset] には、Simulink を使用して FPGA に DSP およびその他のデジ タル システムを構
築する ためのブ ロ ッ ク が含まれます。 ブロッ クは、 ファンクショ ン別にライブラ リに分類されてい
ます。 Gateway I/O ブ ロ ッ ク など幅広 く 応用可能なブ ロ ッ ク は、 複数の ラ イ ブ ラ リ に含まれていま
す。 含まれる ラ イブラ リは次のとおりです。
ライブラリ 説明
Index ブロック ザイ リ ンクス ブロッ クセッ トのすべてのブロッ ク
Basic Elements ブロッ ク デジタル ロジックの基本ブロック
Communication ブロッ ク デジ タル通信シ ス テムで よ く 使用される順方向誤 り 訂正ブ ロ ッ ク お
よびモジュレータ ブロッ ク
Control Logic ブロック 制御回路およびス テー ト マシン用のブロ ッ ク
Data Types ブロック データ型を変換する ブ ロ ッ ク (Gateway ブロッ クを含む)
DSP ブロッ ク DSP (デジ タル信号処理) ブロック
Math ブロッ ク 演算フ ァ ン ク シ ョ ン を イ ンプ リ メ ン ト する ブ ロ ッ ク
Memory ブロック メモリをインプリ メントするブロックおよびメモリにアクセスする
ためのブロ ッ ク
Shared Memory ブロッ ク ザ イ リ ン ク ス共有 メ モ リ を イ ンプ リ メ ン ト する ブ ロ ッ ク および共有
メモリにアクセスするためのブロック
Tools ブロッ ク コード生成 (System Generator ブロック)、 リ ソース予測、 HDL 協
調シ ミ ュ レーシ ョ ンなどを実行するユーテ ィ リ テ ィ ブロッ ク
Basic Elements ブロック
表 1 : Basic Elements ブロック
ブロック 説明
Addressable Shift
Register
ザイ リ ンクスの Addressable Shift Register ブ ロ ッ ク は、 可変長シ
フト レ ジ ス タ で、 遅延チェーンのどのレ ジ ス タ で も呼び出し て、
出力データ ポー ト に駆動で き ます。
Assert Assert ブ ロ ッ ク は、 信号にレー ト やデータ型をアサー ト する ため
に使用し ます。 このブロックには、 ハードウェア コストがかかり
ません。 こ のブ ロ ッ ク を使用する と 、 設計者が手を入れる必要の
あ る場合に、 レー ト やデータ型の問題を改善で き ます。
BitBasher ザイ リ ンクスの BitBasher ブ ロ ッ ク では、 ブ ロ ッ ク に接続さ れた
入力の値がス ラ イ ス さ れた後、 連結さ れて追加さ れます。
Black Box System Generator の Black Box ブロックでは、 HDL モデルを
System Generator 用に変換で き ます。
24 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

ブロックセッ ト ラ イ ブ ラ リ の構造
表 1 : Basic Elements ブロック
ブロック 説明
Clock Enable Probe ザイ リンクスの Clock Enable Probe ブロッ クでは、 System
Generator モデルのザ イ リ ン ク ス信号か ら派生し た ク ロ ッ ク イ
ネーブル信号を抽出で き ます。
Concat ザイ リンクスの Concat ブ ロ ッ ク では、符号な し の整数で表 さ れる
n ビット ベクタ (2 進小数点の位置が 0 にある、 n 個の符号な し の
値) が連結されます。
Constant ザイ リンクスの Constant ブ ロ ッ ク では、 固定小数点値、 ブール
値、 DSP48 命令のいずれかの定数が生成さ れます。 このブロック
は、 Simulink の Constant ブロッ ク と類似していますが、 ザイ リン
クス ブ ロ ッ ク の入力を直接駆動で き る点が異な り ます。
Convert ザイ リンクスの Convert ブ ロ ッ ク では、 各入力サンプルが指定し
た演算タ イプの値に変換されます。 た と えば、 あ る数値を符号付
き (2 の補数) または符号なしの値にできます。
Counter ザイ リンクスの Counter ブロックは、 フ リー ランニング カウン
タ、 またはアップ カウンタ、 ダウン カウンタ、 アップ/ダウン カ
ウ ン タ などのカ ウ ン ト 制限のあ る カ ウ ン タ を イ ンプ リ メ ン ト し ま
す。 カ ウ ン タ の出力は、 符号付き ま たは符号な し の固定小数点の
値で指定で き ます。
Delay Delay ブロッ クは、 L サ イ ク ルの固定遅延を イ ンプ リ メ ン ト し ま
す。
Down Sample ザイ リンクスの Down Sample ブロッ クは、 ブロッ クが配置され
た箇所のサンプル レー ト を削減する ために使用し ます。
Expression ザイ リンクスの Expression ブ ロ ッ ク は、 ビ ッ ト 単位の論理式を実
行します。
Gateway In ザイ リンクスの Gateway In ブロッ クは、 Simulink デザイ ンのザ
イ リ ン ク ス部分への入力に使用し ます。 このブロックは、
Simulink の整数、 ダブル データ、 固定小数点などのデータ型を
System Generator の固定小数点型に変換し ます。 各ブロ ッ ク では、
System Generator で生成された HDL デザ イ ンの最上位入力ポー
ト を定義し ます。
Gateway Out ザイ リンクスの Gateway Out ブロッ クは、Simulink デザイ ンのザ
イ リ ン ク ス部か ら の出力に使用し ます。 このブロックでは、
System Generator の固定小数点型のデータ が Simulink のダブル
データ型に変換さ れます。
Inverter ザイ リンクスの Inverter ブ ロ ッ ク では、 固定小数点型の論理コ ン
ポーネン ト がビ ッ ト 単位で計算さ れます。 このブロックは、 合成
可能な VHDL モジュールと してインプ リ メ ン ト されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 25
リリース 9.2.00 2007 年 8 月
R

R
表 1 : Basic Elements ブロック
ブロック 説明
LFSR ザイ リ ンクスの LFSR ブロッ クは、 LFSR (Linear Feedback Shift
Register) をインプリ メント します。 このブロックでは、XOR また
は XNOR のいずれかを使用し てガ ロ アおよびフ ィ ボナ ッ チ構造の
両方がサポー ト さ れる ほか、 リ ロー ド 可能な入力を使用し て、 レ
ジ ス タ の値をいつで も変更で き ます。 LFSR の出力と リ ロード可能
な入力は、 シ リ アル ポー ト またはパラ レル ポー ト のいずれかでコ
ンフィギュレーションできます。
Logical ザイ リ ンクスの Logical ブロッ クでは、 2、 3、 または 4 つの固定
小数点の値のビ ッ ト 単位の論理演算が実行さ れます。 オペラ ン ド
には、 2 進小数点の位置を揃え る ため、 必要に応じ て 0 がパデ ィ
ン グ さ れた り 、 符号が拡張さ れた り し ます。 こ れら の値で論理演
算が実行さ れ、 結果が出力ポー ト に送信さ れます。
Mux ザイ リ ンクスの Mult ブ ロ ッ ク は、 乗算器を イ ンプ リ メ ン ト し ま
す。 このブロックでは、 2 つの入力ポー ト のデータ の積が出力ポー
ト に出力さ れます。
Parallel to Serial Parallel to Serial ブ ロ ッ ク は、 入力ワー ド を読み込み、 それを分割
してマルチプレクサで N 倍多重化し た出力ワー ド に し ます。 N
は、 入力ビ ッ ト から出力ビ ッ ト の数の比率です。 出力順は、 LSB
からか MSB からかのどちらかになります。
Register ザイ リ ンクスの Register ブロッ クは、 1 サンプル周期のレ イ テン
シを含む D フリ ップフロップ ベースのレジス タにな り ます。
Reinterpret ザイ リ ンクスの Reinterpret ブ ロ ッ ク は、 入力値に関係な く 、 出力
を強制的に新し いデータ型に し ます。
Relational ザイ リ ンクスの Relational ブロッ クは、 コンパレータをインプリ
メントします。
Serial to Parallel Serial to Parallel ブ ロ ッ ク では、 連続し て入力さ れたデータ が指定
した倍数のサイズの出力 1 つにま と め られて、 出力されます。 こ
の連続入力は、 最上位ワー ド ま たは最下位ワー ド のいずれかを先
頭に し た順序にな り ます。
Slice ザイ リ ンクスの Slice ブ ロ ッ ク を使用する と 、 入力データ か ら
ビッ トのシーケンスを切り取り、新しいデータ値を作成できます。
こ のデータ値がブ ロ ッ ク か ら出力さ れます。 出力データ型は、 2 進
小数点が 0 の位置の符合な しにな り ます。
System Generator System Generator ブ ロ ッ ク は、 シ ス テム制御およびシ ミ ュ レー
ション パ ラ メ ータ を提供し、 コー ド ジ ェ ネ レータ を起動する ため
に使用されます。 ザイ リンクス ブロックセッ トからのエレメン ト
を含む Simulink モデルには、System Generator ブロックが最低 1
つは含まれます。 System Generator ブ ロ ッ ク をモデルに追加する
と 、 コー ド の生成およびシ ミ ュ レーシ ョ ンの処理方法を指定で き
るようになります。
Time Division
Demultiplexer
ザイ リ ンクスの Time Division Demultiplexer ブロッ クは、 シリア
ル入力をそれよ り 遅いレー ト の複数の出力にし ます。
26 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 1 : Basic Elements ブロック
ブロック 説明
Time Division
Multiplexer
Communication ブロック
ザイ リ ンクスの Time Division Multiplexer ブロックは、 入力ポー
トの値を 1 つの高速レー ト の出力ス ト リ ームに多重化し ます。
Up Sample ザイ リ ンクスの Up Sample ブロックは、 ブロックが配置された箇
所のサンプル レー ト を増加する ために使用し ます。 出力サンプル
周期は、 1/n にな り ます (1 が入力サンプル周期、 n はサンプ リ ン
グ レート)。
表 2 : Communication ブロッ ク - FEC
Communication
ブロック
Convolutional Encoder
v6_0
説明
ザイ リ ンクスの Convolutional Encoder ブロッ クは、 たたみ込
み符号のエン コーダを イ ンプ リ メ ン ト し ます。 通常 Viterbi デ
コーダ と 併用さ れ、 デジ タル通信シ ス テムで順方向誤 り 訂正
(FEC) を実行します。
Depuncture ザイ リ ンクスの Depuncture ブ ロ ッ ク を使用する と 、 デパン ク
チ ャ符号で指定し た位置の入力データ にシンボルを挿入で き ま
す。
Interleaver Deinterleaver
v4_0
Interleaver Deinterleaver
v5_0
ザイ リ ンクスの Interleaver/Deinterleaver ブロックは、 イン
ターリーバまたはデインターリーバをインプリ メ ン ト します。
インターリーバは、 1:1 の確定的な方法でシンボルのシーケ ン
ス順序を並び替え るデバ イ スです。 デインターリーバは、 この
並び替え ら れたシーケン ス を再び格納するデバ イ スです。
ザイ リ ンクスの Interleaver/Deinterleaver ブロックは、 イン
ターリーバまたはデインターリーバをインプリ メ ン ト します。
インターリーバは、 1:1 の確定的な方法でシンボルのシーケ ン
ス順序を並び替え るデバ イ スです。 デインターリーバは、 この
並び替え ら れたシーケン ス を再び格納するデバ イ スです。
Puncture ザイ リ ンクスの Puncture ブロッ クでは、 データ ス トリームの
入力ワー ド か ら ユーザーが指定し たビ ッ ト のセ ッ ト が削除さ れ
ます。
RS Decoder v6_0 Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符
号 (ECC) で、 デジ タル通信およびス ト レージ分野の さ ま ざ ま
なアプ リ ケーシ ョ ンに使用さ れています。
RS Encoder v6_0 Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符
号 (ECC) で、 デジ タル通信およびス ト レージ分野の さ ま ざ ま
なアプ リ ケーシ ョ ンに使用さ れています。
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表 2 : Communication ブロッ ク - FEC
Communication
ブロック
Viterbi Decoder v5_0 たたみ込みエン コーダでエン コー ド さ れたデータは、 ザ イ リ ン
クスの Viterbi Decoder ブロッ クを使用してデコードできます。
Viterbi Decoder v6_0 たたみ込みエン コーダでエン コー ド さ れたデータは、 ザ イ リ ン
クスの Viterbi Decoder ブロッ クを使用してデコードできます。
Control Logic ブロック
表 3 : Control Logic ブロッ ク
説明
Control Logic ブロック 説明
Black Box System Generator の Black Box ブロッ クでは、HDL モデルを System
Generator 用に変換で き ます。
Constant ザイ リ ンクスの Constant ブ ロ ッ ク では、 固定小数点値、 ブール値、
DSP48 命令のいずれかの定数が生成さ れます。 このブロッ クは、
Simulink の Constant ブロッ ク と類似していますが、 ザイ リンクス ブ
ロ ッ ク の入力を直接駆動で き る点が異な り ます。
Counter ザイ リ ンクスの Counter ブロックは、 フ リー ランニング カウンタ、
またはアップ カウンタ、 ダウン カウンタ、 アップ/ダウン カウンタな
どのカ ウ ン ト 制限のあ る カ ウ ン タ を イ ンプ リ メ ン ト し ます。 カウンタ
の出力は、 符号付き ま たは符号な し の固定小数点の値で指定で き ま
す。
Dual Port RAM ザイ リ ンクスの Dual Port RAM ブロックは、 ランダム アクセス メモ
リ (RAM) をインプリ メント します。 デュアル ポー ト を使用する と 、
複数のデータ幅を使用し て異な る サンプル レート でメモ リ空間に同
時にア ク セスでき ます。
EDK Processor EDK Processor ブロックは、System Generator で開発したユーザー ロ
ジックをザイ リンクスの EDK (エンベデ ッ ド 開発シ ス テム) を使用し
て作成し たエンベデッ ド プロセッサ シ ス テムに接続する ために使用
します。
Expression ザイ リ ンクスの Expression ブ ロ ッ ク は、 ビ ッ ト 単位の論理式を実行
します。
FFT v4_1 ザイ リ ンクスの FFT v4_1 ブロックは、 Virtex-5、 Virtex4、 Virtex-II、
Virtex-II Pro、 Spartan-3、 Spartan-3E、 Spartan-3A デバ イ ス でのみサ
ポー ト されます。 この FFT では、 離散フー リ エ変換 (DFT) を計算す
る効率的なアルゴ リ ズムが イ ンプ リ メ ン ト さ れます。
Inverter ザイ リ ンクスの Inverter ブ ロ ッ ク では、 固定小数点型の論理コ ンポー
ネン ト がビ ッ ト 単位で計算さ れます。 こ のブ ロ ッ ク は、 合成可能な
VHDL モジュールと してインプ リ メ ン ト されます。
28 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 3 : Control Logic ブロッ ク
Control Logic ブロック 説明
Logical ザイ リ ンクスの Logical ブロッ クでは、 2、 3、 または 4 つの固定小数
点の値のビ ッ ト 単位の論理演算が実行さ れます。 オペラ ン ド には、 2
進小数点の位置を揃え る ため、 必要に応じ て 0 がパデ ィ ング された
り 、 符号が拡張さ れた り し ます。 こ れら の値で論理演算が実行さ れ、
結果が出力ポー ト に送信されます。
MCode ザイ リ ンクスの MCode ブロッ クは、Simulink でユーザーの提供する
MATLAB 関数を実行する ための コ ンテナです。 M 関数の名前はブ
ロックのパラメータから指定します。 このブロックは、 M コード を実
行して Simulink のシ ミ ュ レーシ ョ ン中にブ ロ ッ ク の出力を計算し ま
す。 同じ コー ド は、 ハー ド ウ ェ アが生成さ れる と き に、 同等のビヘイ
ビア レベルの VHDL/Verilog に直接変換さ れます。
Mux ザイ リ ンクスの Mux ブロックは、 マルチプレクサをインプリ メン ト
します。 ブロッ クには、 セレク ト入力 (符号な し) が 1 つと、 ユーザー
がコンフィギュレーショ ン可能なデータ バス入力 (0 ~ 1024 の範囲)
がい く つか含まれます。
PicoBlaze
Microcontroller
PicoBlaze Microcontroller ブロッ クは、 PicoBlaze マクロを使用して
8 ビットのエンベデッド マイクロコント ローラをインプリ メント しま
す。
Register ザイ リ ンクスの Register ブロックは、 1 サンプル周期のレ イ テンシを
含む D フリ ップフロップ ベースのレジス タ にな り ます。
Relational ザイ リ ンクスの Relational ブロッ クは、 コンパレータをインプリ メン
トします。
ROM ザイ リ ンクスの ROM ブロッ クは、シングル ポー ト の読み出し専用 メ
モリ (ROM) です。
Shift ザイ リ ンクスの Shift ブ ロ ッ ク は、 入力信号を左ま たは右にシフ ト し
ます。 出力には、 入力 と 同じ固定小数点の コ ンテナが含まれます。
Single Port RAM ザイ リ ンクスの Single Port RAM ブ ロ ッ ク は、 データ入力ポー ト と
データ出力ポー ト が 1 つずつ付いた ラ ンダム アクセス メモリ (RAM)
をインプリ メント します。
Slice ザイ リ ンクスの Slice ブ ロ ッ ク を使用する と 、 入力データ か ら ビ ッ ト
のシーケンスを切り取り、 新しいデータ値を作成できます。 このデー
タ値がブロ ッ クから出力されます。 出力データ型は、 2 進小数点が 0
の位置の符合な し にな り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 29
リリース 9.2.00 2007 年 8 月
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Data Types ブロック
表 4 : Data Types ブロッ ク
Data Types ブロック 説明
Concat ザイ リ ンクスの Concat ブ ロ ッ ク では、 符号な し の整数で表される n
ビッ ト ベクタ (2 進小数点の位置が 0 にある、 n 個の符号な しの値) が
連結さ れます。
Convert ザイ リ ンクスの Convert ブ ロ ッ ク では、 各入力サンプルが指定し た演
算タ イプの値に変換されます。 た と えば、 あ る数値を符号付き (2 の補
数) または符号なしの値にできます。
Gateway In ザイ リ ンクスの Gateway In ブロッ クは、 Simulink デザイ ンのザイ リ
ン ク ス部分への入力に使用し ます。 このブロックは、 Simulink の整
数、 ダブル データ、 固定小数点な どのデータ型を System Generator
の固定小数点型に変換し ます。 各ブロ ッ クでは、 System Generator で
生成さ れた HDL デザ イ ンの最上位入力ポー ト を定義し ます。
Gateway Out ザイ リ ンクスの Gateway Out ブロッ クは、 Simulink デザイ ンのザイ
リ ン ク ス部か ら の出力に使用し ます。 このブロックでは、 System
Generator の固定小数点型のデータ が Simulink のダブル データ型に
変換さ れます。
Parallel to Serial Parallel to Serial ブ ロ ッ ク は、 入力ワー ド を読み込み、 それを分割し
てマルチプレ クサで N 倍多重化し た出力ワー ド に し ます。 N は、 入
力ビ ッ ト か ら出力ビ ッ ト の数の比率です。 出力順は、 LSB からか
MSB からかのどちらかになり ます。
Reinterpret ザイ リ ンクスの Reinterpret ブ ロ ッ ク は、 入力値に関係な く 、 出力を
強制的に新し いデータ型に し ます。
Scale ザイ リ ンクスの Scale ブロックでは、 入力が 2 のべき乗でス ケール変
換されます。 べき乗の値は、 正にでも負にでもでき ます。 このブロッ
ク には、 入力が 1 つ と 出力が 1 つあ り ます。 ス ケール変換では、 コ ン
テナ内のビ ッ ト を変更せずに 2 進小数点の位置が移動 さ れます。
Serial to Parallel Serial to Parallel ブ ロ ッ ク では、 連続し て入力さ れたデータ が指定し
た倍数のサイ ズの出力 1 つにま と められて、 出力されます。 この連続
入力は、 最上位ワー ド ま たは最下位ワー ド のいずれかを先頭に し た順
序にな り ます。
Shift ザイ リ ンクスの Shift ブ ロ ッ ク は、 入力信号を左ま たは右にシフ ト し
ます。 出力には、 入力 と 同じ固定小数点の コ ンテナが含まれます。
Slice ザイ リ ンクスの Slice ブ ロ ッ ク を使用する と 、 入力データ か ら ビ ッ ト
のシーケンスを切り取り、 新しいデータ値を作成できます。 このデー
タ値がブロ ッ クから出力されます。 出力データ型は、 2 進小数点が 0
の位置の符合な し にな り ます。
30 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

ブロックセッ ト ラ イ ブ ラ リ の構造
DSP ブロック
表 5 : DSP ブロッ ク
DSP ブロック 説明
DAFIR v9_0 ザイ リ ンクスの DAFIR ブ ロ ッ ク は、 分散演算タ イ プの FIR (Finite
Impulse Response) デジタル フ ィ ル タ、 ま たは同一の FIR フィルタ (
マルチチャネル モード) のバン ク を イ ンプ リ メ ン ト し ます。
DDS v5_0 ザイ リ ンクスの DDS ブロッ クは、 ダイレク ト デジタル シンセサイザ
で、 NCO (Numerically Controlled Oscillator ) と も呼ばれます。 この
ブロックでは、ルックアップ テーブルを使用し てサ イ ン波が生成さ
れます。 ルッ クアップ テーブルでマップされた位相は、 デジタル積分
器 (アキュムレータ) で出力波形に さ れます。
DSP48 ザイ リ ンクスの DSP48 ブロックは、 ザイ リ ンクスの Virtex-4 デバイ
ス を使用する DSP アプ リ ケーシ ョ ン を効率的に構築する ためのブ
ロックです。 DSP48 では、 18X18 ビ ッ ト の符号付き乗算器 と 48 ビッ
ト 加算器が組み合わ さ れてお り 、 加算器の入力はプ ロ グ ラ マブル マ
ルチプレ ク サで選択されます。
DSP48 Macro DSP48 Macro ブロックは、 DSP48、 DSP48A、 および DSP48E ブ
ロ ッ ク をデバイ スに依存せずに抽象化し た も のです。
FDATool ザイ リ ンクスの FDATool ブロッ クは、MATLAB の Signal Processing
Toolbox の一部であ る FDATool ソフトウェアへのインターフェイス
にな り ます。
FFT v4_1 ザイ リ ンクスの FFT v4_1 ブロックは、 Virtex-5、 Virtex4、 Virtex-II、
Virtex-II Pro、 Spartan-3、 Spartan-3E、 Spartan-3A デバ イ ス でのみサ
ポー ト されます。 この FFT では、 離散フー リ エ変換 (DFT) を計算す
る効率的なアルゴ リ ズムが イ ンプ リ メ ン ト さ れます。
From FIFO ザイ リ ンクス From FIFO ブロッ クは、 First-In First-Out (FIFO) のメ
モリ キ ューの後半分を イ ンプ リ メ ン ト し ます。
LFSR ザイ リ ンクスの LFSR ブロッ クは、 LFSR (Linear Feedback Shift
Register) をインプリ メント します。 このブロックでは、 XOR または
XNOR のいずれかを使用し てガ ロ アおよびフ ィ ボナ ッ チ構造の両方
がサポー ト さ れる ほか、 リ ロー ド 可能な入力を使用し て、 レ ジ ス タ の
値をいつで も変更で き ます。 LFSR の出力と リ ロード可能な入力は、
シリアル ポー ト またはパラ レル ポー ト のいずれかでコ ンフ ィ ギュ
レーシ ョ ンできます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 31
リリース 9.2.00 2007 年 8 月
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R
Index ブロック
表 6 : Index ブロッ ク
Index ブロック 説明
Accumulator ザイ リ ンクスの Accumulator ブ ロ ッ ク は、 加算器ま たは減算器ベース
のスケーリ ング アキュムレータです。
Addressable Shift
Register
ザイ リ ンクスの Addressable Shift Register ブ ロ ッ ク は、可変長シフ ト
レ ジ ス タ で、 遅延チェーンのどのレ ジ ス タ で も呼び出し て、 出力デー
タ ポー ト に駆動で き ます。
AddSub ザイ リ ンクスの AddSub ブ ロ ッ ク は、 加算器/減算器です。 処理方法
は、 加算か減算のど ち ら かに指定する こ と も で き ますが、 sub 信号の
制御に従ってダ イ ナ ミ ッ ク に変更する こ と も で き ます。
Assert Assert ブ ロ ッ ク は、 信号にレー ト やデータ型をアサー ト する ために使
用します。 このブロックには、 ハードウェア コストがかかりません。
こ のブ ロ ッ ク を使用する と 、 設計者が手を入れる必要のあ る場合に、
レー ト やデータ型の問題を改善で き ます。
BitBasher ザイ リ ンクスの BitBasher ブ ロ ッ ク では、 ブ ロ ッ ク に接続さ れた入力
の値がス ラ イ ス さ れた後、 連結さ れて追加さ れます。
Black Box System Generator の Black Box ブロッ クでは、HDL モデルを System
Generator 用に変換で き ます。
ChipScope ザイ リ ンクス ChipScop ブロッ クでは、 ランタイム デバ ッ グおよび
FPGA 内の信号検証など を実行で き ます。
Clock Enable Probe ザイ リ ンクスの Clock Enable Probe ブロッ クでは、System Generator
モデルのザイ リ ン ク ス信号か ら派生し た ク ロ ッ ク イネーブル信号を
抽出で き ます。
Clock Probe ザイ リ ンクスの Clock Probe ブ ロ ッ ク では、 倍精度の ク ロ ッ ク 信号が
Simulink シ ス テム周期 と 同じ周期で出力さ れます。
CMult ザイ リ ンクスの CMult ブロッ クは、 gain 演算子を イ ンプ リ メ ン ト し
ます。 出力は、 入力 と 定数値の積にな り ます。 この値は、 定数を求め
る MATLAB の論理式で表すこ と がで き ます。
Concat ザイ リ ンクスの Concat ブ ロ ッ ク では、 符号な し の整数で表される n
ビッ ト ベクタ (2 進小数点の位置が 0 にある、 n 個の符号な しの値) が
連結さ れます。
Configurable
Subsystem Manager
ザイ リ ンクスの Configurable Subsystem Manager ブロッ クは、
Simulink のコンフィギャブル システムの機能を拡張したブロックで、
シ ミ ュ レーシ ョ ン と 同様、 ハー ド ウ ェ アの生成に も サブシ ス テム コ
ンフィギュレーションが選択できるようになります。
Constant ザイ リ ンクスの Constant ブ ロ ッ ク では、 固定小数点値、 ブール値、
DSP48 命令のいずれかの定数が生成さ れます。 このブロッ クは、
Simulink の Constant ブロッ ク と類似していますが、 ザイ リンクス ブ
ロ ッ ク の入力を直接駆動で き る点が異な り ます。
32 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 6 : Index ブロッ ク
Index ブロック 説明
Convert ザイ リ ンクスの Convert ブ ロ ッ ク では、 各入力サンプルが指定し た演
算タ イプの値に変換されます。 た と えば、 あ る数値を符号付き (2 の補
数) または符号なしの値にできます。
Convolutional Encoder
v3_0
Convolutional Encoder
v6_0
ザイ リ ンクスの Convolutional Encoder ブ ロ ッ ク は、 たたみ込み符号
のエン コーダをイ ンプ リ メ ン ト し ます。 通常 Viterbi デコーダと併用さ
れ、 デジ タル通信シ ス テムで順方向誤 り 訂正 (FEC) を実行し ます。
ザイ リ ンクスの Convolutional Encoder ブ ロ ッ ク は、 たたみ込み符号
のエン コーダをイ ンプ リ メ ン ト し ます。 通常 Viterbi デコーダと併用さ
れ、 デジ タル通信シ ス テムで順方向誤 り 訂正 (FEC) を実行し ます。
Counter ザイ リ ンクスの Counter ブロックは、 フ リー ランニング カウンタ、
またはアップ カウンタ、 ダウン カウンタ、 アップ/ダウン カウンタな
どのカ ウ ン ト 制限のあ る カ ウ ン タ を イ ンプ リ メ ン ト し ます。 カウンタ
の出力は、 符号付き ま たは符号な し の固定小数点の値で指定で き ま
す。
DAFIR v9_0 ザイ リ ンクスの DAFIR ブ ロ ッ ク は、 分散演算タ イ プの FIR (Finite
Impulse Response) デジタル フ ィ ル タ、 ま たは同一の FIR フィルタ (
マルチチャネル モード) のバン ク を イ ンプ リ メ ン ト し ます。
DDS Compiler v1_1 ザイ リ ンクスの DDS Compiler v1_1 ブロッ クは、 ダイレク ト デジタ
ル シンセサイザで、 NCO (Numerically Controlled Oscillator ) とも呼
ばれます。 このブロックでは、ルックアップ テーブルを使用してサイ
ン波が生成されます。 ルッ クアップ テーブルでマップされた位相は、
デジ タル積分器 (アキュムレータ) で出力波形に さ れます。
DDS Compiler v2_0 ザイ リ ンクスの DDS Compiler v2_0 ブロッ クは、 ダイレク ト デジタ
ル シンセサイザで、 NCO (Numerically Controlled Oscillator ) とも呼
ばれます。 このブロックでは、ルックアップ テーブルを使用してサイ
ン波が生成されます。 ルッ クアップ テーブルでマップされた位相は、
デジ タル積分器 (アキュムレータ) で出力波形に さ れます。
DDS v4_0 ザイ リ ンクスの DDS ブロッ クは、 ダイレク ト デジタル シンセサイザ
で、 NCO (Numerically Controlled Oscillator ) と も呼ばれます。 この
ブロックでは、ルックアップ テーブルを使用し てサ イ ン波が生成さ
れます。 ルッ クアップ テーブルでマップされた位相は、 デジタル積分
器 (アキュムレータ) で出力波形に さ れます。
DDS v5_0 ザイ リ ンクスの DDS ブロッ クは、 ダイレク ト デジタル シンセサイザ
で、 NCO (Numerically Controlled Oscillator ) と も呼ばれます。 この
ブロックでは、ルックアップ テーブルを使用し てサ イ ン波が生成さ
れます。 ルッ クアップ テーブルでマップされた位相は、 デジタル積分
器 (アキュムレータ) で出力波形に さ れます。
Delay Delay ブロッ クは、 L サ イ ク ルの固定遅延を イ ンプ リ メ ン ト し ます。
Depuncture ザイ リ ンクスの Depuncture ブ ロ ッ ク を使用する と 、 デパン ク チ ャ符
号で指定し た位置の入力データ にシンボルを挿入で き ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 33
リリース 9.2.00 2007 年 8 月
R

R
表 6 : Index ブロッ ク
Index ブロック 説明
Down Sample ザイ リ ンクスの Down Sample ブロッ クは、 ブロッ クが配置された箇
所のサンプル レー ト を削減する ために使用し ます。
DSP48 ザイ リ ンクスの DSP48 ブロックは、 ザイ リ ンクスの Virtex-4 デバイ
ス を使用する DSP アプ リ ケーシ ョ ン を効率的に構築する ためのブ
ロックです。 DSP48 では、 18X18 ビ ッ ト の符号付き乗算器 と 48 ビッ
ト 加算器が組み合わ さ れてお り 、 加算器の入力はプ ロ グ ラ マブル マ
ルチプレ ク サで選択されます。
DSP48 Macro DSP48 Macro ブロックは、 DSP48、 DSP48A、 および DSP48E ブ
ロ ッ ク をデバイ スに依存せずに抽象化し た も のです。
DSP48A ザイ リ ンクスの DSP48A ブロッ クは、 ザイ リンクスの Spartan-3A
DSP デバイ ス を使用する DSP アプ リ ケーシ ョ ン を効率的に構築する
ためのブロ ッ クです。 DSP48A は、 DSP48 および DSP48E の軽量版
です。
DSP48E ザイ リ ンクスの DSP48E ブロッ クは、 ザイ リンクスの Virtex-5 デバ
イ ス を使用する DSP アプ リ ケーシ ョ ン を効率的に構築する ためのブ
ロックです。 DSP48E では、 18X25 ビ ッ ト の符号付き乗算器 と 48
ビ ッ ト 加算器が組み合わ さ れてお り 、 加算器の入力はプ ロ グ ラ マブル
マルチプレ ク サで選択さ れます。
Dual Port RAM ザイ リ ンクスの Dual Port RAM ブロックは、 ランダム アクセス メモ
リ (RAM) をインプリ メント します。 デュアル ポー ト を使用する と 、
複数のデータ幅を使用し て異な る サンプル レート でメモ リ空間に同
時にア ク セスでき ます。
EDK Processor EDK Processor ブロックは、System Generator で開発したユーザー ロ
ジックをザイ リンクスの EDK (エンベデ ッ ド 開発シ ス テム) を使用し
て作成し たエンベデッ ド プロセッサ シ ス テムに接続する ために使用
します。
Expression ザイ リ ンクスの Expression ブ ロ ッ ク は、 ビ ッ ト 単位の論理式を実行
します。
FDATool ザイ リ ンクスの FDATool ブロッ クは、MATLAB の Signal Processing
Toolbox の一部であ る FDATool ソフトウェアへのインターフェイス
にな り ます。
FFT v1_0 ザイ リ ンクスの FFT v1_0 ブロックは、 Virtex デバイ スでのみサポー
トされます。 その他のデバイ ス ファミ リの場合は、 FFT v3_1 ブロッ
ク を使用し て く だ さ い。 FFT ブ ロ ッ ク では、 次に説明する基数 4 の
Cooley-Tukey 型アルゴ リ ズムを使用し て、 離散フー リ エ変換 (DFT)
が実行されます。
FFT v3_1 ザイ リ ンクスの FFT v3_1 ブロックは、 Virtex4、 Virtex-II、 Virtex-II
Pro、 Spartan-3 デバイ スでのみサポー ト さ れます。 この FFT では、 離
散フーリ エ変換 (DFT) を計算する効率的なアルゴ リ ズムが イ ンプ リ
メントされます。
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 6 : Index ブロッ ク
Index ブロック 説明
FFT v3_2 ザイ リ ンクスの FFT v3_2 ブロックは、 Virtex4、 Virtex-II、 Virtex-II
Pro、 Spartan-3 デバイ スでのみサポー ト さ れます。 この FFT では、 離
散フーリ エ変換 (DFT) を計算する効率的なアルゴ リ ズムが イ ンプ リ
メントされます。
FFT v4_1 ザイ リ ンクスの FFT v4_1 ブロックは、 Virtex-5、 Virtex4、 Virtex-II、
Virtex-II Pro、 Spartan-3、 Spartan-3E、 Spartan-3A デバ イ ス でのみサ
ポー ト されます。 この FFT では、 離散フー リ エ変換 (DFT) を計算す
る効率的なアルゴ リ ズムが イ ンプ リ メ ン ト さ れます。
FIFO ザイ リ ンクスの FIFO ブロックは、 FIFO メモリ キューをインプリ メ
ントします。
FIR Compiler v1_0 ザイ リ ンクス FIR Compiler v1_0 ブロックは、 高速 MAC ベース の
FIR フィルタをインプリメントします。 こ のブ ロ ッ ク は、 入力データ
のス ト リームを受信し、 フ ィルタのコンフ ィギュレーシ ョ ンに応じて
フ ィ ルタ処理し た結果を、 固定の遅延で出力し ます。
FIR Compiler v2_0 ザイ リ ンクス FIR Compiler v2_0 ブロックは、 高速 MAC ベース の
FIR フィルタをインプリメントします。 こ のブ ロ ッ ク は、 入力データ
のス ト リームを受信し、 フ ィルタのコンフ ィギュレーシ ョ ンに応じて
フ ィ ルタ処理し た結果を、 固定の遅延で出力し ます。
FIR Compiler v3_0 ザイ リ ンクス FIR Compiler v3_0 ブロックは、 高速 MAC ベース の
FIR フィルタをインプリメントします。 こ のブ ロ ッ ク は、 入力データ
のス ト リームを受信し、 フ ィルタのコンフ ィギュレーシ ョ ンに応じて
フ ィ ルタ処理し た結果を、 固定の遅延で出力し ます。
FIR Compiler v3_1 ザイ リ ンクス FIR Compiler v3_1 ブロックは、 高速 MAC ベース の
FIR フィルタをインプリメントします。 こ のブ ロ ッ ク は、 入力データ
のス ト リームを受信し、 フ ィルタのコンフ ィギュレーシ ョ ンに応じて
フ ィ ルタ処理し た結果を、 固定の遅延で出力し ます。
From FIFO ザイ リ ンクスの FIFO ブロックは、 FIFO メモリ キューをインプリ メ
ントします。
From Register ザイ リ ンクス From Register ブロッ クは、 D フリ ップフロップ ベース
のレ ジ ス タ の後半分を イ ンプ リ メ ン ト し ます。 物理的なレジスタは、
2 つのデザイ ンまたは同じデザイ ンの 2 箇所で共有で き ます。
Gateway In ザイ リ ンクスの Gateway In ブロッ クは、 Simulink デザイ ンのザイ リ
ン ク ス部分への入力に使用し ます。 このブロックは、 Simulink の整
数、 ダブル データ、 固定小数点な どのデータ型を System Generator
の固定小数点型に変換し ます。 各ブロ ッ クでは、 System Generator で
生成さ れた HDL デザ イ ンの最上位入力ポー ト を定義し ます。
Gateway Out ザイ リ ンクスの Gateway Out ブロッ クは、 Simulink デザイ ンのザイ
リ ン ク ス部か ら の出力に使用し ます。 このブロックでは、 System
Generator の固定小数点型のデータ が Simulink のダブル データ型に
変換さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 35
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R

R
表 6 : Index ブロッ ク
Index ブロック 説明
Indeterminate Probe ザイ リ ンクスの Indeterminate Probe ブ ロ ッ ク の出力は、 入力データ
が不定値 (MATLAB 値が NaN) かど うかを示します。 不定データは、
VHDL の不定データ値を表す X に相当し ます。
Interleaver
Deinterleaver v4_0
Interleaver
Deinterleaver v5_0
ザイ リ ンクスの Interleaver/Deinterleaver ブロッ クは、 インターリー
バまたはデインターリーバをインプリ メ ン ト します。 インターリーバ
は、 1:1 の確定的な方法でシンボルのシーケ ン ス順序を並び替え るデ
バイスです。 デイ ン ター リ ーバは、 こ の並び替え ら れたシーケン ス を
再び格納するデバイ スです。
ザイ リ ンクスの Interleaver/Deinterleaver ブロッ クは、 インターリー
バまたはデインターリーバをインプリ メ ン ト します。 インターリーバ
は、 1:1 の確定的な方法でシンボルのシーケ ン ス順序を並び替え るデ
バイスです。 デイ ン ター リ ーバは、 こ の並び替え ら れたシーケン ス を
再び格納するデバイ スです。
Inverter ザイ リ ンクスの Inverter ブ ロ ッ ク では、 固定小数点型の論理コ ンポー
ネン ト がビ ッ ト 単位で計算さ れます。 こ のブ ロ ッ ク は、 合成可能な
VHDL モジュールと してインプ リ メ ン ト されます。
JTAG Co-Simulation JTAG Co-Simulation ブ ロ ッ ク を使用する と 、 JTAG とパラレル ケー
ブル IV またはプラ ッ ト フォーム USB を使用したハード ウ ェア協調シ
ミ ュ レーシ ョ ン を実行で き ます。 このブロックのインターフェイス
は、 広 く 普及し ている JTAG を活用して System Generator の
Hardware in the Loop シ ミ ュ レーシ ョ ンをほかのさ まざまな FPGA プ
ラ ッ ト フ ォームに拡張し ています。
LFSR ザイ リ ンクスの LFSR ブロッ クは、 LFSR (Linear Feedback Shift
Register) をインプリ メント します。 このブロックでは、 XOR または
XNOR のいずれかを使用し てガ ロ アおよびフ ィ ボナ ッ チ構造の両方
がサポー ト さ れる ほか、 リ ロー ド 可能な入力を使用し て、 レ ジ ス タ の
値をいつで も変更で き ます。 LFSR の出力と リ ロード可能な入力は、
シリアル ポー ト またはパラ レル ポー ト のいずれかでコ ンフ ィ ギュ
レーシ ョ ンできます。
Logical ザイ リ ンクスの Logical ブロッ クでは、 2、 3、 または 4 つの固定小数
点の値のビ ッ ト 単位の論理演算が実行さ れます。 オペラ ン ド には、 2
進小数点の位置を揃え る ため、 必要に応じ て 0 がパデ ィ ング された
り 、 符号が拡張さ れた り し ます。 こ れら の値で論理演算が実行さ れ、
結果が出力ポー ト に送信されます。
MCode ザイ リ ンクスの MCode ブロッ クは、Simulink でユーザーの提供する
MATLAB 関数を実行する ための コ ンテナです。 M 関数の名前はブ
ロックのパラメータから指定します。 このブロックは、 M コード を実
行して Simulink のシ ミ ュ レーシ ョ ン中にブ ロ ッ ク の出力を計算し ま
す。 同じ コー ド は、 ハー ド ウ ェ アが生成さ れる と き に、 同等のビヘイ
ビア レベルの VHDL/Verilog に直接変換さ れます。
MicroBlaze Processor このブロックは廃止されています。 EDK Processor ブロッ クを使用し
てください。
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 6 : Index ブロッ ク
Index ブロック 説明
ModelSim System Generator の Black Box ブ ロ ッ ク を使用する と 、 既存の HDL
フ ァ イ ルをモデルに組み込むこ と がで き ます。 モデルがシ ミ ュ レー
ションされると、協調シミュレーションを使用してブラック ボック
スがシ ミ ュレーシ ョ ンされるよ うにできます。 この ModelSim HDL
協調シ ミ ュ レーシ ョ ン ブロックでは、1 つま たは複数のブ ラ ッ ク ボッ
ク スの協調シ ミ ュレーシ ョ ンがコンフ ィギュレーシ ョ ンおよび制御で
きます。
Mult ザイ リ ンクスの Mult ブ ロ ッ ク は、 乗算器を イ ンプ リ メ ン ト し ます。
このブロックでは、 2 つの入力ポー ト のデータ の積が出力ポー ト に出
力されます。
Multiple Subsystem
Generator
ザイ リ ンクスの Multiple Subsystem Generator ブ ロ ッ ク は、 複数の
System Generator デザイ ンを複数の ク ロ ッ ク ド メ イ ン を使用する 1
つの最上位レベルの HDL コ ンポーネン ト に接続し ます。 こ の最上位
レベルのコンポーネン ト には、 各 System Generator デザイ ンに接続
されたロ ジ ッ ク と、 デザイ ンが互いに通信でき る よ う にする ロ ジ ッ ク
が含まれます。
Mux ザイ リ ンクスの Mux ブロックは、 マルチプレクサをインプリ メン ト
します。 ブロッ クには、 セレク ト入力 (符号な し) が 1 つと、 ユーザー
がコンフィギュレーショ ン可能なデータ バス入力 (0 ~ 1024 の範囲)
がい く つか含まれます。
Negate ザイ リ ンクスの Negate ブ ロ ッ ク では、 入力の論理否定 (2 の補数) が
実行さ れます。 このブロックは、ザイ リンクス LogiCORE または合成
可能な VHDL モジュールと してインプ リ メ ン ト できます。
Network-based
Ethernet Co-
Simulation
ザイ リ ンクスの Network-based Ethernet Co-Simulation ブロッ クは、
IPv4 ネッ ト ワーク インフラスト ラクチャのイーサネッ ト接続を介し
て、 ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する イ ン ターフ ェ イ ス
を提供し ます。
Opmode ザイ リ ンクスの Opmode ブロッ クでは、 DSP48 または DSP48E 命令
の定数が生成さ れます。 この命令は、 DSP48 の場合が 11 ビット値、
DSP48E の場合が 15 ビッ ト値になります。 命令には、 opmode、
carry-in、 carry-in select が含まれるほか、 DSP48 か DSP48E かに
よって subtract または alumode ビッ トのいずれかが含まれます。
Parallel to Serial Parallel to Serial ブ ロ ッ ク は、 入力ワー ド を読み込み、 それを分割し
てマルチプレ クサで N 倍多重化し た出力ワー ド に し ます。 N は、 入
力ビ ッ ト か ら出力ビ ッ ト の数の比率です。 出力順は、 LSB からか
MSB からかのどちらかになり ます。
Pause Simulation ザイ リ ンクスの Pause Simulation ブロックでは、入力が 0 以外の場合
にシ ミ ュ レーシ ョ ン を一時停止し ます。 このブロックには、 ザイ リン
ク スの信号タ イ プで も入力 と し て使用で き ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 37
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表 6 : Index ブロッ ク
Index ブロック 説明
PicoBlaze Instruction
Display
PicoBlaze
Microcontroller
Point-to-point Ethernet
Co-Simulation
PicoBlaze Instruction Display ブロッ クは、 エンコード された 18 ビッ
トの PicoBlaze 命令 と 10 ビ ッ ト のア ド レ ス を読み込み、 デコー ド さ
れた命令とプログ ラ ム カウンタをブロックのアイコンに表示します。
こ のブ ロ ッ ク を使用する と 、 PicoBlaze デザイ ンをデバ ッ グするのに
便利です。 ま た、 こ のブ ロ ッ ク を Single-Step Simulation ブロック と
共に使用し て、 各命令を実行する こ と も で き ます。
PicoBlaze Microcontroller ブロッ クは、 PicoBlaze マクロを使用して
8 ビットのエンベデッド マイクロコント ローラをインプリ メント しま
す。
ザイ リ ンクスの Point-to-point Ethernet Co-Simulation ブロッ クは、
イーサネ ッ ト 接続を介し て、 ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実
行する イ ン ターフ ェ イ ス を提供し ます。
Puncture ザイ リ ンクスの Puncture ブロッ クでは、 データ ストリームの入力 ワー ド か ら ユーザーが指定し たビ ッ ト のセ ッ ト が削除さ れます。
Register ザイ リ ンクスの Register ブロックは、 1 サンプル周期のレ イ テンシを
含む D フリ ップフロップ ベースのレジス タ にな り ます。
Reinterpret ザイ リ ンクスの Reinterpret ブ ロ ッ ク は、 入力値に関係な く 、 出力を
強制的に新し いデータ型に し ます。
Relational ザイ リ ンクスの Relational ブロッ クは、 コンパレータをインプリ メン
トします。
Resource Estimator ザイ リ ンクスの Resource Estimator ブ ロ ッ ク を使用する と 、 System
Generator サブシステムまたはモデルをイ ンプ リ メ ン ト するのに必要
な FPGA リ ソ ースが高速に概算で き ます。
ROM ザイ リ ンクスの ROM ブロッ クは、シングル ポー ト の読み出し専用 メ
モリ (ROM) です。
RS Decoder v5_1 Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号
(ECC) で、 デジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ
ケーシ ョ ンに使用さ れています。
RS Decoder v6_0 Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号
(ECC) で、 デジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ
ケーシ ョ ンに使用さ れています。
RS Encoder v5_0 Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号
(ECC) で、 デジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ
ケーシ ョ ンに使用さ れています。
RS Encoder v6_0 Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号
(ECC) で、 デジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ
ケーシ ョ ンに使用さ れています。
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 6 : Index ブロッ ク
Index ブロック 説明
Sample Time Sample Time ブ ロ ッ ク では、 標準化された入力値のサンプル周期がレ
ポー ト されます。 標準化さ れたサンプル周期は、 Simulink の絶対サン
プル周期 と は異な り ます。 ハー ド ウ ェ アでは、 定数 と し て イ ンプ リ メ
ントされます。
Scale ザイ リ ンクスの Scale ブロックでは、 入力が 2 のべき乗でス ケール変
換されます。 べき乗の値は、 正にでも負にでもでき ます。 このブロッ
ク には、 入力が 1 つ と 出力が 1 つあ り ます。 ス ケール変換では、 コ ン
テナ内のビ ッ ト を変更せずに 2 進小数点の位置が移動 さ れます。
Serial to Parallel Serial to Parallel ブ ロ ッ ク では、 連続し て入力さ れたデータ が指定し
た倍数のサイ ズの出力 1 つにま と められて、 出力されます。 この連続
入力は、 最上位ワー ド ま たは最下位ワー ド のいずれかを先頭に し た順
序にな り ます。
Shared Memory ザイ リ ンクスの Shared Memory ブロッ クは、 複数のデザインや 1 つ
のデザイ ンの選択し た箇所で共有で き る ラ ンダム アクセス メモリ
(RAM) をインプリ メント します。
Shared Memory Read ザイ リ ンクスの Shared Memory Read ブロッ クは、 ザイ リ ンクスの共
有メモリ オブジ ェ ク ト か ら データ を読み出すための高速イ ン ター
フェイスです。 このブロックでは、 FIFO オブジェ ク ト と ロ ッ ク可能
な共有メ モ リ オブジェ ク ト の両方がサポー ト されます。
Shared Memory Write ザイ リ ンクスの Shared Memory Read ブロッ クは、 ザイ リ ンクスの共
有メモリ オブジェ ク ト にデータを書き込むための高速インターフェ
イスです。 このブロックでは、 FIFO オブジェ ク ト と ロ ッ ク可能な共
有メモリ オブジェ ク ト の両方がサポー ト されます。
Shift ザイ リ ンクスの Shift ブ ロ ッ ク は、 入力信号を左ま たは右にシフ ト し
ます。 出力には、 入力 と 同じ固定小数点の コ ンテナが含まれます。
Simulation Multiplexer Simulation Multiplexer ブロッ クは、 System Generator で廃止されて
います。
SineCosine ザイ リ ンクスの SineCosine ブロッ クでは sin(x) と cos(x) のどちらか、
ま たは両方が計算さ れ、 リファレンス サイン波を ROM に格納し ま
す。 ROM の深 さ は、 こ のブ ロ ッ ク の入力ポー ト の幅で定義 さ れます。
Single Port RAM ザイ リ ンクスの Single Port RAM ブ ロ ッ ク は、 データ入力ポー ト と
データ出力ポー ト が 1 つずつ付いた ラ ンダム アクセス メモリ (RAM)
をインプリ メント します。
Single-Step Simulation ザイ リ ンクスの Single-Step Simulation ブロックは、 シングル ステッ
プ モー ド の場合に ク ロ ッ ク サイクルごとにシミ ュレーショ ンを一時
停止し ます。
Slice ザイ リ ンクスの Slice ブ ロ ッ ク を使用する と 、 入力データ か ら ビ ッ ト
のシーケンスを切り取り、 新しいデータ値を作成できます。 このデー
タ値がブロ ッ クから出力されます。 出力データ型は、 2 進小数点が 0
の位置の符合な し にな り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 39
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R

R
表 6 : Index ブロッ ク
Index ブロック 説明
System Generator System Generator ブ ロ ッ ク は、 シ ス テム制御およびシ ミ ュ レーシ ョ ン
パ ラ メ ータ を提供し、 コー ド ジ ェ ネレータ を起動する ために使用さ
れます。 ザイ リンクス ブロックセッ トからのエレメン ト を含む
Simulink モデルには、 System Generator ブロッ クが最低 1 つは含ま
れます。 System Generator ブ ロ ッ ク をモデルに追加する と 、 コー ド の
生成およびシ ミ ュ レーシ ョ ンの処理方法を指定で き る よ う にな り ま
す。
Threshold ザイ リ ンクスの Threshold ブ ロ ッ ク では、 入力数の符号がテ ス ト さ れ
ます。 入力数が負の場合、 ブ ロ ッ ク の出力は -1 にな り、 それ以外の場
合は出力は 1 にな り ます。 出力は 2 ビ ッ ト の長さ の符号付き固定小数
点整数です。 ブ ロ ッ ク には、 入力 と 出力が 1 つずつ含まれます。
Time Division
Demultiplexer
Time Division
Multiplexer
ザイ リ ンクスの Time Division Demultiplexer ブロッ クは、 シリアル
入力をそれよ り 遅いレー ト の複数の出力に し ます。
ザイ リ ンクスの Time Division Multiplexer ブロッ クは、入力ポートの
値を 1 つの高速レー ト の出力ス ト リ ームに多重化し ます。
To FIFO ザイ リ ンクス To FIFO ブロッ クは、First-In First-Out (FIFO) のメモリ
キ ューの前半分を イ ンプ リ メ ン ト し ます。
To Register ザイ リ ンクスの To Register ブロッ クは、1 サンプル周期のレイテンシ
を含む D フリ ップフロップ ベースのレジス タ の前半部分を イ ンプ リ
メントします。 レ ジ ス タは、 複数デザ イ ン ま たは 1 つのデザイ ンの複
数セク シ ョ ンで共有でき ます。
Toolbar ザイ リ ンクスの Toolbar ブ ロ ッ ク を使用する と 、 System Generator の
複数の便利なユーテ ィ リ テ ィ に素早 く ア ク セスで き ます。 Toolbar ブ
ロックは、Simulink の拡大/縮小表示を簡単に し、 新し い自動レ イ ア
ウトや Simulink モデルへの配線機能を追加し ます。
Up Sample ザイ リ ンクスの Up Sample ブロックは、 ブロックが配置された箇所
のサンプル レー ト を増加する ために使用し ます。 出力サンプル周期
は、 1/n にな り ます (1 が入力サンプル周期、 n はサンプ リ ング レー ト
)。
Viterbi Decoder v5_0 たたみ込みエン コーダでエン コー ド さ れたデータは、 ザ イ リ ン ク ス の
Viterbi Decoder ブロックを使用してデコードできます。
Viterbi Decoder v6_0 たたみ込みエン コーダでエン コー ド さ れたデータは、 ザ イ リ ン ク ス の
Viterbi Decoder ブロックを使用してデコードできます。
WaveScope System Generator の WaveScope ブロッ クは、 高度な機能を備えた使
いやすい波形ビ ューアで、 System Generator デザ イ ンの解析およびデ
バ ッ グに使用し ます。
40 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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ブロックセッ ト ラ イ ブ ラ リ の構造
Math ブロック
表 7 : Math ブロッ ク
Math ブロック 説明
Accumulator ザイ リ ンクスの Accumulator ブ ロ ッ ク は、 加算器ま たは減算器ベース
のスケーリ ング アキュムレータです。
AddSub ザイ リ ンクスの AddSub ブ ロ ッ ク は、 加算器/減算器です。 処理方法
は、 加算か減算のど ち ら かに指定する こ と も で き ますが、 sub 信号の
制御に従ってダ イ ナ ミ ッ ク に変更する こ と も で き ます。
CMult ザイ リ ンクスの CMult ブロッ クは、 gain 演算子を イ ンプ リ メ ン ト し
ます。 出力は、 入力 と 定数値の積にな り ます。 この値は、 定数を求め
る MATLAB の論理式で表すこ と がで き ます。
Constant ザイ リ ンクスの Constant ブ ロ ッ ク では、 固定小数点値、 ブール値、
DSP48 命令のいずれかの定数が生成さ れます。 このブロッ クは、
Simulink の Constant ブロッ ク と類似していますが、 ザイ リンクス ブ
ロ ッ ク の入力を直接駆動で き る点が異な り ます。
Convert ザイ リ ンクスの Convert ブ ロ ッ ク では、 各入力サンプルが指定し た演
算タ イプの値に変換されます。 た と えば、 あ る数値を符号付き (2 の補
数) または符号なしの値にできます。
Counter ザイ リ ンクスの Counter ブロックは、 フ リー ランニング カウンタ、
またはアップ カウンタ、 ダウン カウンタ、 アップ/ダウン カウンタな
どのカ ウ ン ト 制限のあ る カ ウ ン タ を イ ンプ リ メ ン ト し ます。 カウンタ
の出力は、 符号付き ま たは符号な し の固定小数点の値で指定で き ま
す。
Expression ザイ リ ンクスの Expression ブ ロ ッ ク は、 ビ ッ ト 単位の論理式を実行
します。
Inverter ザイ リ ンクスの Inverter ブ ロ ッ ク では、 固定小数点型の論理コ ンポー
ネン ト がビ ッ ト 単位で計算さ れます。 こ のブ ロ ッ ク は、 合成可能な
VHDL モジュールと してインプ リ メ ン ト されます。
Logical ザイ リ ンクスの Logical ブロッ クでは、 2、 3、 または 4 つの固定小数
点の値のビ ッ ト 単位の論理演算が実行さ れます。 オペラ ン ド には、 2
進小数点の位置を揃え る ため、 必要に応じ て 0 がパデ ィ ング された
り 、 符号が拡張さ れた り し ます。 こ れら の値で論理演算が実行さ れ、
結果が出力ポー ト に送信されます。
MCode ザイ リ ンクスの MCode ブロッ クは、Simulink でユーザーの提供する
MATLAB 関数を実行する ための コ ンテナです。 M 関数の名前はブ
ロックのパラメータから指定します。 このブロックは、 M コード を実
行して Simulink のシ ミ ュ レーシ ョ ン中にブ ロ ッ ク の出力を計算し ま
す。 同じ コー ド は、 ハー ド ウ ェ アが生成さ れる と き に、 同等のビヘイ
ビア レベルの VHDL/Verilog に直接変換さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 41
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R
表 7 : Math ブロッ ク
Memory ブロック
Math ブロック 説明
Mult ザイ リ ンクスの Mult ブ ロ ッ ク は、 乗算器を イ ンプ リ メ ン ト し ます。
このブロックでは、 2 つの入力ポー ト のデータ の積が出力ポー ト に出
力されます。
Negate ザイ リ ンクスの Negate ブ ロ ッ ク では、 入力の論理否定 (2 の補数) が
実行さ れます。 このブロックは、ザイ リンクス LogiCORE または合成
可能な VHDL モジュールと してインプ リ メ ン ト できます。
Reinterpret ザイ リ ンクスの Reinterpret ブ ロ ッ ク は、 入力値に関係な く 、 出力を
強制的に新し いデータ型に し ます。
Relational ザイ リ ンクスの Relational ブロッ クは、 コンパレータをインプリ メン
トします。
Scale ザイ リ ンクスの Scale ブロックでは、 入力が 2 のべき乗でス ケール変
換されます。 べき乗の値は、 正にでも負にでもでき ます。 このブロッ
ク には、 入力が 1 つ と 出力が 1 つあ り ます。 ス ケール変換では、 コ ン
テナ内のビ ッ ト を変更せずに 2 進小数点の位置が移動 さ れます。
Shift ザイ リ ンクスの Shift ブ ロ ッ ク は、 入力信号を左ま たは右にシフ ト し
ます。 出力には、 入力 と 同じ固定小数点の コ ンテナが含まれます。
SineCosine ザイ リ ンクスの SineCosine ブロッ クでは sin(x) と cos(x) のどちらか、
ま たは両方が計算さ れ、 リファレンス サイン波を ROM に格納し ま
す。 ROM の深 さ は、 こ のブ ロ ッ ク の入力ポー ト の幅で定義 さ れます。
Threshold ザイ リ ンクスの Threshold ブ ロ ッ ク では、 入力数の符号がテ ス ト さ れ
ます。 入力数が負の場合、 ブ ロ ッ ク の出力は -1 にな り、 それ以外の場
合は出力は 1 にな り ます。 出力は 2 ビ ッ ト の長さ の符号付き固定小数
点整数です。 ブ ロ ッ ク には、 入力 と 出力が 1 つずつ含まれます。
表 8 : Memory ブロッ ク
Memory ブロック 説明
Addressable Shift
Register
ザイ リ ンクスの Addressable Shift Register ブ ロ ッ ク は、可変長シフ ト
レ ジ ス タ で、 遅延チェーンのどのレ ジ ス タ で も呼び出し て、 出力デー
タ ポー ト に駆動で き ます。
Delay Delay ブロッ クは、 L サ イ ク ルの固定遅延を イ ンプ リ メ ン ト し ます。
Dual Port RAM ザイ リ ンクスの Dual Port RAM ブロックは、 ランダム アクセス メモ
リ (RAM) をインプリ メント します。 デュアル ポー ト を使用する と 、
複数のデータ幅を使用し て異な る サンプル レート でメモ リ空間に同
時にア ク セスでき ます。
42 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 8 : Memory ブロッ ク
Memory ブロック 説明
FFT v4_1 ザイ リ ンクスの FFT v4_1 ブロックは、 Virtex-5、 Virtex4、 Virtex-II、
Virtex-II Pro、 Spartan-3、 Spartan-3E、 Spartan-3A デバ イ ス でのみサ
ポー ト されます。 この FFT では、 離散フー リ エ変換 (DFT) を計算す
る効率的なアルゴ リ ズムが イ ンプ リ メ ン ト さ れます。
LFSR ザイ リ ンクスの LFSR ブロッ クは、 LFSR (Linear Feedback Shift
Register) をインプリ メント します。 このブロックでは、 XOR または
XNOR のいずれかを使用し てガ ロ アおよびフ ィ ボナ ッ チ構造の両方
がサポー ト さ れる ほか、 リ ロー ド 可能な入力を使用し て、 レ ジ ス タ の
値をいつで も変更で き ます。 LFSR の出力と リ ロード可能な入力は、
シリアル ポー ト またはパラ レル ポー ト のいずれかでコ ンフ ィ ギュ
レーシ ョ ンできます。
Register ザイ リ ンクスの Register ブロックは、 1 サンプル周期のレ イ テンシを
含む D フリ ップフロップ ベースのレジス タ にな り ます。
ROM ザイ リ ンクスの ROM ブロッ クは、シングル ポー ト の読み出し専用 メ
モリ (ROM) です。
Shared Memory ザイ リ ンクスの Shared Memory ブロッ クは、 複数のデザインや 1 つ
のデザイ ンの選択し た箇所で共有で き る ラ ンダム アクセス メモリ
(RAM) をインプリ メント します。
Single Port RAM ザイ リ ンクスの Single Port RAM ブ ロ ッ ク は、 データ入力ポー ト と
データ出力ポー ト が 1 つずつ付いた ラ ンダム アクセス メモリ (RAM)
をインプリ メント します。
Shared Memory ブロック
表 9 : Shared Memory ブロック
Shared Memory
ブロック
説明
From FIFO ザイ リ ンクス From FIFO ブロッ クは、 First-In First-Out (FIFO) のメ
モリ キ ューの後半分を イ ンプ リ メ ン ト し ます。
From Register ザイ リ ンクス From Register ブロッ クは、 D フリ ップフロップ ベース
のレ ジ ス タ の後半分を イ ンプ リ メ ン ト し ます。 物理的なレジスタは、
2 つのデザイ ンまたは同じデザイ ンの 2 箇所で共有で き ます。
Multiple Subsystem
Generator
ザイ リ ンクスの Multiple Subsystem Generator ブ ロ ッ ク は、 複数の
System Generator デザイ ンを複数の ク ロ ッ ク ド メ イ ン を使用する 1
つの最上位レベルの HDL コ ンポーネン ト に接続し ます。 こ の最上位
レベルのコンポーネン ト には、 各 System Generator デザイ ンに接続
されたロ ジ ッ ク と、 デザイ ンが互いに通信でき る よ う にする ロ ジ ッ ク
が含まれます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 43
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R

R
Tools ブロック
表 9 : Shared Memory ブロック
Shared Memory
ブロック
Shared Memory ザイ リ ンクスの Shared Memory ブロッ クは、 複数のデザインや 1 つ
のデザイ ンの選択し た箇所で共有で き る ラ ンダム アクセス メモリ
(RAM) をインプリ メント します。
Shared Memory Read ザイ リ ンクスの Shared Memory Read ブロッ クは、 ザイ リ ンクスの共
有メモリ オブジ ェ ク ト か ら データ を読み出すための高速イ ン ター
フェイスです。 このブロックでは、 FIFO オブジェ ク ト と ロ ッ ク可能
な共有メ モ リ オブジェ ク ト の両方がサポー ト されます。
Shared Memory Write ザイ リ ンクスの Shared Memory Read ブロッ クは、 ザイ リ ンクスの共
有メモリ オブジェ ク ト にデータを書き込むための高速インターフェ
イスです。 このブロックでは、 FIFO オブジェ ク ト と ロ ッ ク可能な共
有メモリ オブジェ ク ト の両方がサポー ト されます。
To FIFO ザイ リ ンクス To FIFO ブロッ クは、First-In First-Out (FIFO) のメモリ
キ ューの前半分を イ ンプ リ メ ン ト し ます。
To Register ザイ リ ンクスの To Register ブロッ クは、1 サンプル周期のレイテンシ
を含む D フリ ップフロップ ベースのレジス タ の前半部分を イ ンプ リ
メントします。 レ ジ ス タは、 複数デザ イ ン ま たは 1 つのデザイ ンの複
数セク シ ョ ンで共有でき ます。
表 10 : Tools ブロッ ク
説明
Tools ブロック 説明
ChipScope ザイ リ ンクス ChipScop ブロッ クでは、 ランタイム デバ ッ グおよび
FPGA 内の信号検証など を実行で き ます。
Clock Probe ザイ リ ンクスの Clock Probe ブ ロ ッ ク では、 倍精度の ク ロ ッ ク 信号が
Simulink シ ス テム周期 と 同じ周期で出力さ れます。
Configurable
Subsystem Manager
ザイ リ ンクスの Configurable Subsystem Manager ブロッ クは、
Simulink のコンフィギャブル システムの機能を拡張したブロックで、
シ ミ ュ レーシ ョ ン と 同様、 ハー ド ウ ェ アの生成に も サブシ ス テム コ
ンフィギュレーションが選択できるようになります。
FDATool ザイ リ ンクスの FDATool ブロッ クは、MATLAB の Signal Processing
Toolbox の一部であ る FDATool ソフトウェアへのインターフェイス
にな り ます。
Indeterminate Probe ザイ リ ンクスの Indeterminate Probe ブ ロ ッ ク の出力は、 入力データ
が不定値 (MATLAB 値が NaN) かど うかを示します。 不定データは、
VHDL の不定データ値を表す X に相当し ます。
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ブロックセッ ト ラ イ ブ ラ リ の構造
表 10 : Tools ブロッ ク
Tools ブロック 説明
ModelSim System Generator の Black Box ブ ロ ッ ク を使用する と 、 既存の HDL
フ ァ イ ルをモデルに組み込むこ と がで き ます。 モデルがシ ミ ュ レー
ションされると、協調シミュレーションを使用してブラック ボック
スがシ ミ ュレーシ ョ ンされるよ うにできます。 この ModelSim HDL
協調シ ミ ュ レーシ ョ ン ブロックでは、1 つま たは複数のブ ラ ッ ク ボッ
ク スの協調シ ミ ュレーシ ョ ンがコンフ ィギュレーシ ョ ンおよび制御で
きます。
Pause Simulation ザイ リ ンクスの Pause Simulation ブロックでは、入力が 0 以外の場合
にシ ミ ュ レーシ ョ ン を一時停止し ます。 このブロックには、 ザイ リン
ク スの信号タ イ プで も入力 と し て使用で き ます。
PicoBlaze Instruction
Display
PicoBlaze Instruction Display ブロッ クは、 エンコード された 18 ビッ
トの PicoBlaze 命令 と 10 ビ ッ ト のア ド レ ス を読み込み、 デコー ド さ
れた命令とプログ ラ ム カウンタをブロックのアイコンに表示します。
こ のブ ロ ッ ク を使用する と 、 PicoBlaze デザイ ンをデバ ッ グするのに
便利です。 ま た、 こ のブ ロ ッ ク を Single-Step Simulation ブロック と
共に使用し て、 各命令を実行する こ と も で き ます。
Resource Estimator ザイ リ ンクスの Resource Estimator ブ ロ ッ ク を使用する と 、 System
Generator サブシステムまたはモデルをイ ンプ リ メ ン ト するのに必要
な FPGA リ ソ ースが高速に概算で き ます。
Simulation Multiplexer Simulation Multiplexer ブロッ クは、 System Generator で廃止されて
います。
Single-Step Simulation ザイ リ ンクスの Single-Step Simulation ブロックは、 シングル ステッ
プ モー ド の場合に ク ロ ッ ク サイクルごとにシミ ュレーショ ンを一時
停止し ます。
System Generator System Generator ブ ロ ッ ク は、 シ ス テム制御およびシ ミ ュ レーシ ョ ン
パ ラ メ ータ を提供し、 コー ド ジ ェ ネレータ を起動する ために使用さ
れます。 ザイ リンクス ブロックセッ トからのエレメン ト を含む
Simulink モデルには、 System Generator ブロッ クが最低 1 つは含ま
れます。 System Generator ブ ロ ッ ク をモデルに追加する と 、 コー ド の
生成およびシ ミ ュ レーシ ョ ンの処理方法を指定で き る よ う にな り ま
す。
Toolbar ザイ リ ンクスの Toolbar ブ ロ ッ ク を使用する と 、 System Generator の
複数の便利なユーテ ィ リ テ ィ に素早 く ア ク セスで き ます。 Toolbar ブ
ロックは、Simulink の拡大/縮小表示を簡単に し、 新し い自動レ イ ア
ウトや Simulink モデルへの配線機能を追加し ます。
WaveScope System Generator の WaveScope ブロッ クは、 高度な機能を備えた使
いやすい波形ビ ューアで、 System Generator デザ イ ンの解析およびデ
バ ッ グに使用し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 45
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R
ブロックのパラメータ ダイアログ ボ ッ ク スの共通オプシ ョ ン
[Precision]
[Type]
[Number of bits]
[Binary point]
各ザ イ リ ン ク ス ブロッ クの制御やパラ メータは、 そのブロックのパラ メータ ダイアログ ボックス
から設定できます。 このダイアログ ボックスは、ブロックをダブルクリックすると表示されます。
これらのパラ メータの多く がそのブロ ッ クに特有のものです。 ブロッ ク特有のパラ メータの詳細に
ついては、 そのブロ ッ ク の説明を参照し て く ださ い。
その他の制御およびパ ラ メ ータは、 ほ と んどのブ ロ ッ ク で共通し ています。 次は、 共通の制御ボタ
ンおよびパラ メータです。
このダイアログ ボックスには、[OK]、 [Cancel]、 [Help]、 [Apply] の 4 つのボタ ンがあ り ます。
[Apply] は、 ダ イ ア ロ グ ボ ッ ク ス を開いた ま まブ ロ ッ ク に対する設定変更を適用し、 [Help] は、 そ
のブロ ッ クの HTML ヘルプを表示し ます。 [Cancel] は、 変更を保存せずにダ イ ア ロ グ ボックスを
閉じ、 [OK] は、 変更を適用し てか ら ダ イ ア ロ グ ボックスを閉じます。
ザイ リンクス ブ ロ ッ ク セ ッ ト の基本的な計算モー ド は、任意の精度 (Precision) の固定小数点になっ
ています。 ほとんどのブロックに、 ビッ ト数や 2 進小数点などの精度を選択で き る オプシ ョ ンがあ
ります。
デフォル ト では、 ザイ リ ンク ス ブ ロ ッ ク の出力は完全精度 (Full) に設定 さ れています。 こ れは、 エ
ラーな く 出力結果を表示する のに十分な精度です。 ほ と んどのブ ロ ッ ク で、 ユーザー定義 (Userdefined)
の精度を選択で き ます。 こ の精度の場合、 合計ビ ッ ト と 小数点以下のビ ッ ト 数が固定さ れ
ます。
ブロックのパラ メータ ダイアログ ボックスの [Type] フ ィ ール ド か ら、 出力信号のデータ型に
[Unsigned] (符号な し) か [Signed (2's comp)] (符号付き (2 の補数)) を選択できます。
固定小数点は、 ビ ッ ト 数、 2 進小数点、 演算タ イ プなどのパ ラ メ ータ で指定し た と お り 、 ワー ド 長
のデータ型に格納されます。 サポー ト される最大ビ ッ ト 数は、 4096 です。
2 進小数点 (Binary point) は、 固定小数点のス ケー リ ングに使用さ れます。 このパラメータは、出力
ポー ト の 2 進数小数点の右側のビ ッ ト 数 (小数点以下のビ ッ ト の大き さ) を示し ます。 2 進小数点の
位置は、 0 ~ 指定ビ ッ ト 数の間にする必要があ り ます。
[Overflow] と [Quantization]
ユーザー定義の精度が選択 さ れてい る場合、 オーバーフ ロー (Overflow) または量子化
(Quantization) が原因でエ ラーが発生する こ と があ り ます。 オーバーフ ローのエラーは、データが表
現可能な値の範囲外であ る場合に発生し ます。 量子化のエ ラーは、 小数点以下のビ ッ ト 数が値のそ
れを表現する のに不十分な場合に発生し ます。
ザ イ リ ン ク スの固定小数点型では、 ユーザー定義の精度に対し て複数のオプシ ョ ンがサポー ト さ れ
ます。 オーバーフ ローの場合、 [Saturate] (上限が最大の正の値、 下限が最小の負の値に飽和演算)、
[Wrap] (MSB よ りも左のビットを削除)、[Flag as error] (シミュレーション中に Simulink エラーと
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ブロックのパラメータ ダイアログ ボ ッ ク スの共通オプシ ョ ン
[Latency]
してオーバーフロー) というオプションがあります。 [Flag as error] は、 シ ミ ュ レーシ ョ ンのみに使
用でき ます。 生成さ れたハー ド ウ ェ アは、 [Wrap] をオンにしたと き と同じにな り ます。
量子化の場合、 [Round] と [Truncate] というオプションがあります。 [Round] は、 四捨五入 (最近
似値への四捨五入。 同等の近似値が 2 つある場合は、 0 か ら遠い方の値に四捨五入)、 [Truncate] は
切り捨て (LSB よ りも右のビットを削除) を実行します。
次は、 量子化 と オーバーフ ローのオプシ ョ ン を設定する イ ン ターフ ェ イ スです。
どのオプショ ンを選択し ても 、生成さ れる HDL モデルと Simulink モデルの動作は同一になり ま す。
ザイ リンクス ブロックセットのエレメントの多くに、レイテンシ オプシ ョ ンがあ り 、 ブロックの出
力を遅延させる サンプル周期が定義で き る よ う になっ ています。 1 サンプル周期は FPGA インプリ
メンテーションの複数クロック サイクルに相当するこ とがあり ます (ハード ウ ェ アが Simulink モ
デルに対し てオーバーク ロ ッ ク にな る場合など)。 System Generator では、余分なパイプラ イ ンを実
行し ません。 レ イ テンシを追加する場合は、 通常ブ ロ ッ ク の出力にシフ ト レジスタをインプリ メン
トします。
[Override with doubles]
メモ : このオプシ ョ ンは、 現在の と こ ろ使用でき ません。
[Override with doubles] は、 多 く のザイ リ ン ク ス ブロッ クで表示されるオプショ ンです。 ほとんど
の Simulink ブ ロ ッ ク では、倍精度の浮動小数点の信号 と 演算が使用されますが、 このよ うな信号が
ザイ リ ンクスの Gateway In ブ ロ ッ ク を通る と 、 固定小数点に変換さ れ、 Gateway Out ブロッ クを
通っ て、 倍精度の浮動小数点に再び変換さ れます。
Simulink 環境では、 [Override with doubles] を使用する と 、 デザ イ ン全体を倍精度の浮動小数点で
シミュレーションできるようになります。
こ のオプシ ョ ンは、 固定小数点の幅を選択する場合やデバ ッ グする場合に便利です。 固定小数点信
号を使用し て量子化エ ラーが検出さ れた場合は、 倍精度の浮動小数点信号および演算を使用し て、
デザイン全体をシミ ュレーショ ンするか、 特定のブロックのみをシミ ュレーショ ンするかを選択で
きます。 こ れに よ り 、 デザ イ ンのどの部分が量子化エ ラーの原因か発見しやす く な り ます。
[Override with doubles] は、 特定のブ ロ ッ ク で選択で き ます。 また、 シートに System Generator の
アイコンをインスタンシエート し、System Generator ブロックのコンフィギュレーショ ン可能なパ
ラメータである [Ovveride with doubles] を選択する と 、 シー ト 全体やサブシ ス テム全体 (シー ト +
その下の階層) に対し て も使用でき ます。
こ のオプシ ョ ンが設定されたブロ ッ ク の出力が同じオプシ ョ ンの設定されたブロ ッ ク の入力に接続
されると、 データ サンプルは倍精度で送信 さ れます。
どのブロ ッ クにこの [Override with doubles] が設定されているかは、 簡単にわか り ます。 このオプ
シ ョ ンが設定されたザ イ リ ン ク ス ブ ロ ッ ク は、 通常の青や黄色ではな く 、 グ レーで表示されます。
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R

R
[Provide synchronous reset port]
[Provide synchronous reset port] をオンにする と、 ブロッ クのオプシ ョ ンのリ セッ ト (rst) ピンが有
効にな り ます。
このリセッ ト信号がアサート されると、 ブロックが最初のステートに戻ります。 リセット信号は、
ブ ロ ッ ク で使用可能なオプシ ョ ンの イ ネーブル信号よ り も 優先 さ れます。 こ の信号は、 ブ ロ ッ ク の
サンプル レー ト の倍数のレー ト で実行する必要があ り 、 リセット ポー ト を駆動する信号は、ブール
型にする必要があ り ます。
[Provide enable port]
[Sample Period]
[Provide enable port] をオンにする と、 ブロ ッ クのオプシ ョ ンのイネーブル (en) ピンが有効になり
ます。 イ ネーブル信号がアサー ト されない と、イ ネーブル信号が再びアサー ト される まで (またはリ
セッ ト信号がアサート されるまで)、 ブ ロ ッ ク が現在のス テー ト を保持し た ま まにな り ます。 リセッ
ト 信号はイ ネーブル信号よ り も優先さ れます。 イネーブル信号は、 ブロックのサンプル レート の倍
数のレー ト で実行する必要があ り 、 イネーブル ポー ト を駆動する信号は、 ブール型にする必要があ
ります。
データ ス トリームは、特定のサンプル レート で Simulink を通り ます。 通常は、 各ブ ロ ッ ク で入力
サンプル レー ト が検出され、 正しいサンプル レート が出力に送られますが、 ザイ リ ンクスの Up
Sample ブロック と Down Sample ブ ロ ッ ク を使用する と 、 サンプル レー ト を増加し た り 、 減少し
たりできます。
[Specify explicit sample period]
デフォル ト のままではな く、[Specify explicit sample period] をオンにする と 、 すべてのブ ロ ッ ク 出
力に必要なサンプル周期を設定で き ます。 このオプションは、 フィードバック ループなどの機能を
デザイ ンにイ ンプ リ メ ン ト する際に便利です。 フィードバック ループを使用する場合、 System
Generator でデフ ォル ト のサンプル レー ト を決定で き ません。こ れは、フ ィ ー ド バ ッ ク ループでは、
まだ決まっていない出力サンプル レー ト によって入力サンプル レー ト が作成されるからです。
System Generator には、 こ の よ う な場合、 ループ全体のサンプル周期を構築する ヒ ン ト を入力する
必要があ り ます。
[Use behavioral HDL (otherwise use core)]
オンにする と、 コアからの構造レベルの HDL 記述ではな く 、 M コード シミュレーションで生成さ
れたビヘイ ビア レベルの HDL 記述が使用さ れます。
M コード シ ミュレーションでは、C シミュレーションが作成され、 この C シミュレーションによ
りビヘイビア レベルの HDL が作成されます。 このオプションをオンにすると、 後の合成でこのビ
ヘイビア レベルの HDL 記述が使用さ れます。 オフにする と、コアおよび HDL テンプレート (モデ
ル内のブ ロ ッ ク にそれぞれ対応) か ら生成 さ れた構造記述の HDL が合成に使用されます。 デザイ
ンの各ブロ ッ ク用に生成された コ アは、 キ ャ ッ シ ュに格納されて、 後のネ ッ ト リ ス ト で使用されま
す。 これは、 一番速いネ ッ ト リ ス ト 生成方法で、 そのコ アが後の合成ツール と 配置配線ツールで使
用でき る と い う 利点も あ り ます。
48 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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ブロックのパラメータ ダイアログ ボ ッ ク スの共通オプシ ョ ン
[Use core placement information]
[Placement]
オンにする と 、 生成 さ れる コ アに相対配置情報が含まれ、 通常はイ ンプ リ メ ンテーシ ョ ンが高速に
なります。 配置では こ の情報に基づいて制約が付 く ので、 配置配線ソ フ ト ウ ェ アの速度が遅 く な る
こともあります。
乗算器コ アの場合に [Use core placement information] をオンにする と、 このオプシ ョ ンが表示さ
れ、 ハー ド ウ ェ アに配置さ れる乗算器コ アの形状を指定で き ます。 [Rectangular] を選択する と、 配
置される LUT の密度が低い四角形の コ アが生成 さ れます。 [Triangular] を選択する と 、 高密度配置
の LUT を使用し て、 コ ンパ ク ト な形状の コ アが作成 さ れます。
[FPGA Area (slices, FFs, BRAMs, LUTs, IOBs, emb. mults, TBUFs)] /
[Use area above for estimation]
これらのフ ィールドは、 Resource Estimator ブロックで使用されます。 Resource Estimator を使用
する と、 System Generator デザイ ンに必要なハード ウ ェア リソースを計算できます。
デザイ ンに Resource Estimator ブ ロ ッ ク を配置し た場合、 [FPGA area] ボックスにそのブロックの
FPGA エ リ ア使用率を手動で入力で き ます。 この値を入力しない場合は、 Resource Estimator ブ
ロ ッ ク で自動的に値が計算されて入力さ れます。
そのブロ ッ ク用の値を直接入力する場合は、 [Define FPGA area for resource estimation] をオンに
して、 Resource Estimator ブロ ッ ク でその値が使用される よ う にする必要があ り ます。 オンにして
おかない と、 Resource Estimator ブロッ クで FPGA エ リ アが計測さ れ、 こ のフ ィ ール ド に入力し た
値が上書き さ れて し まいます。
[FPGA area] ボックスに入力できる値は、 次の 7 つです。 値は、 それぞれ正しい位置に入力する必
要があ り ます。 この値が [1,2,3,4,5,6,7] の場合、 各値は次を示し ます。
• 1 = ブロッ クで使用されるスライス。 1 つの FPGA スライスには、通常フリップフロップが 2
つ、 LUT が 2 つ、 関連する MUX、 キャリー ロジック、 制御ロジックが含まれます。
• 2 = ブロックで使用されるフリ ップフロップ
• 3 = ブロックで使用されるブロック RAM (BRAM)
• 4 = ブロックで使用される LUT
• 5 = ブロックで消費される IOB
• 6 = ブロックで使用されるエンベデッ ド (Emb.) 乗算器。 たとえば、Virtex-II デバイ スにはエン
ベデ ッ ド 18X18 乗算器が含まれます。
• 7 = ブロックで使用される ト ライステート バッファ (TBUF)
Resource Estimator ブロッ クで考慮されるのは、ハードウェア コストのあるザイリンクス ブロッ ク
(物理的なハー ド ウ ェ ア リソースが必要なブロック) のみです。 [FPGA area] ボ ッ ク スは、 関連する
ハー ド ウ ェ アがないブロ ッ ク では表示さ れません。
スライスは LUT と フ リ ッ プフ ロ ッ プに関連し ていて も (各スラ イスには LUT が 1 つとフ リ ップフ
ロップが 1 つ含まれる)、パッ ク されるスラ イス数はデザインによって異なるため、別々に入力され
ます。
Resource Estimator ブロ ッ クの説明にあ る よ う に、 ザイ リ ン ク ス ブ ロ ッ ク の中には自動的な リ ソ ー
スの概算がサポー ト されないものがあ り ます。 こういったブロックの [FPGA area] ボックスは自動
的にア ッ プデー ト されないので、 MATLAB のコンソール ウ ィ ン ド ウ に警告 メ ッ セージが表示さ れ
ます。
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R
ブロックのリファレンス ページ
50 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Accumulator
Accumulator
このブロックは、 [Xilinx Blockset] の [Math] および [Index] ライブラリにリストされています。
ブロック インターフェイス
ザイ リ ンクスの Accumulator ブ ロ ッ ク は、 加算器ま たは減算器ベースのス ケー リ ン
グ アキュムレータです。
こ のブ ロ ッ ク の入力値は、 ス ケール さ れた格納値に累積さ れてい き ます。 このスケー
ル係数は、 パラ メ ータ ダイアログ ボ ッ ク ス か ら 指定で き ます。
このブロックには、 b 入力 と q 出力があ り 、 出力データ幅は、 入力データ幅 と 同じ にする必要があ
ります。 また、出力と入力には、同じ演算タイプと 2 進小数点の位置が使用さ れます。 この q 出力
は、 次のよ う に計算されます。
減算器ベースのアキ ュ ム レータ の場合は、 b(n) 入力の加算が減算にな り ます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Operation] : ブ ロ ッ ク を加算器ベースにする かか減算器ベースにする かを指定し ます。
• [Feedback scaling] : フ ィ ー ド バ ッ ク のス ケール係数を次のいずれかに指定し ます。
1、 1/2、 1/4、 1/8、 1/16、 1/32、 1/64、 1/128、 1/256
• [Reinitialize with input 'b' on reset] : オンにする と、 アキ ュ ム レータの出力が入力ポー ト b の
データにリセッ ト されます。 オフにすると、 アキュムレータの出力は 0 にリセットされます。
このオプションはブロックにリセッ ト ポー ト があ る場合にのみ使用で き ます。 アキュムレータ
がマルチレー ト システムに含まれる場合にオンにする と、 ク ロ ッ ク速度に影響が出ます。 この
場合、 アキ ュ ム レータ がシ ス テム レー ト で強制的に実行されます。 こ れは、 アキ ュ ム レータ を
駆動する ク ロ ッ ク イネーブル信号 (CE) がシステム レー ト で実行 さ れ、入力に対する リ セ ッ ト
動作が こ の CE 信号で指定されるか ら です。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
Accumulator ブロックのレイテンシの値は常に 1 です。
ザイリンクス LogiCORE
ビヘイビア レベルの HDL 記述のオプシ ョ ンが使用さ れない場合、 こ のブ ロ ッ ク ではザ イ リ ン ク ス
LogiCORE が使用されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 51
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
R
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
52 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
Accumulator Accumulator V7.0 • • • • •
4 5
Accumulator V9.1 • • •

Addressable Shift Register
Addressable Shift Register
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Memory]、 [Index] ライブラリにリスト
されています。
ザイ リ ンクスの Addressable Shift Register ブロ ッ ク は、可変長シフ ト レジス
タ で、 遅延チェーンのどのレ ジ ス タ で も呼び出し て、 出力データ ポー ト に駆
動でき ます。
このブロックは、 チェーン接続されたレジスタと考えるとわかりやすく、 次
の図に示すよ う に、 各レジス タの出力はマルチプレ クサの入力に接続されま
す。 このマルチプレクサのセレク ト ラインは、アドレス ポー ト (addr) で駆動されます。 出力データ
ポー ト は、 次の図では q と表示されています。
Addressable Shift Register ブロックの深さは最大 1024 ビッ トで、最小 2 ビ ッ ト です。 こ のため、
ア ド レ ス入力ポー ト は、 1 ~ 10 ビッ トになります。 データ入力ポー ト の幅は、 こ のブ ロ ッ ク がザ イ
リンクス LogiCORE を使用してインプ リ メ ン ト される場合 ([Use behavioral HDL (otherwise use
core)] がオフの場合) 、 1 ~ 255 ビ ッ ト にする必要があ り ます。
ハー ド ウ ェ アでは、 ア ド レ ス ポー ト は出力ポー ト に対し て非同期です。 このため、ブロックの S 関
数では、 ア ド レ ス ポー ト が入力データ ポートよりも優先されます。つまり、次に続くサイクルで
は、 レ ジ ス タ か ら 読み出されたア ド レ ス データ値が、 シフ ト 動作の実行さ れる前に出力に駆動さ れ
ます。 Simulink ソフトウェア モデルでは、 この順序でない と、 データ ポー ト と遅延チェーンの最
初のレジス タ間に 1 クロック サイクルのレイテンシが保証されません (シフ ト 動作が最初で読み出
し がその後に続 く 場合、 遅延がな く な る ので、 ハー ド ウ ェ アは不正な状態にな り ます)。
ブロック インターフェイス
ブロック インターフェイス (Addressable Shift Register のアイ コンの入力と出力) は、 次の と お り
です。
入力信号
d データ入力
addr アドレス
en イネーブル信号 (オプシ ョ ン)
出力信号
q データ出力
System Generator for DSP リファレンス ガイド japan.xilinx.com 53
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
Addressable
Shift Register
R
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
このブロックでは、 次のパラメータが設定できます。
• [Infer maximum latency (depth) using address port width] : アドレス ポー ト のビ ッ ト 幅に基づ
いて、 シフ ト レ ジ ス タの深 さ ま たは最大レ イ テンシが自動的に決定 さ れる よ う にで き ます。
• [Maximum latency (depth)] : 上のオプシ ョ ンで最大レ イ テンシが決定 さ れない場合、 手動で最
大レイテンシを入力します。
• [Initial value vector] : 初期レ ジ ス タ値を指定し ます。 ベクタ長がシフ ト レジスタの深さよ り も
大き い場合、 こ のベ ク タ の後に続 く エ レ メ ン ト は削除さ れます。 シフ ト レジスタの深さがベク
タ長よ り も大き い場合、 こ のシフ ト レジス タの後に続 く レジス タが 0 に初期化さ れます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、ビヘイビア レベルの HDL 記述を使用し ない場合、ザ イ リ ン ク ス LogiCORE の
RAM-based Shift Register が使用されます。 LogiCORE を使用する場合、データ入力ポー ト の幅は、
1 ~ 255 ビッ トです。
ザイ リンクス
LogiCORE
RAM-based
Shift Register
RAM-based
Shift Register
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
54 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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3A
DSP
1、 E
II、
II Pro
V7.0 • • • • •
4 5
V9.1 • • •

AddSub
AddSub
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Math] および [Index] ライブラリにリストされています。
ザイ リンクスの AddSub ブ ロ ッ ク は、 加算器 / 減算器です。 処理方法は、 加算か減算
のど ち ら かに指定する こ と も で き ますが、 sub 信号の制御に従っ てダ イ ナ ミ ッ ク に変
更する こ と も で き ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Operation] : ブロッ クを [Addition]、 [Subtraction]、 [Addition or subtraction] に指定し ます。
[Addition or subtraction] をオンにする と、その sub 入力ポー ト の値に よ っ て加算器か減算器に
な り ます。 こ の入力ポー ト は必ずブール信号で駆動されます。 sub 入力が 1 の場合は減算器に
なり、 それ以外の場合は加算器にな り ます。
• [Provide carry-in port] : オンにする と、キャ リーイン ポー ト (cin) が含まれます。 キャ リーイン
ポー ト は、 精度に [User defined] を選択し、 入力の 2 進小数点を 0 に設定し た場合にのみ使用
できます。
• [Provide carry-out port] : オンにする と、キャ リーアウ ト ポー ト (cout) が含まれます。 キャ リー
アウ ト ポー ト は、 精度に [User defined] を選択し、 入力と出力が符号なし (Unsigned) で、 出
力整数ビ ッ ト が x (x = max(整数ビ ッ ト a, 整数ビ ッ ト b)) の場合にのみ使用で き ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Use behavioral HDL (otherwise use core)] : ビヘイ ビア レベルの HDL 記述が使用 さ れます。
こ れで、 最適化をパフ ォーマン ス重視にする か、 エ リ ア重視にする かをダ ウ ン ス ト リ ームの ロ
ジ ッ ク 合成ツールで柔軟に決定で き ます。
• [Pipeline for maximum performance] : ザイ リンクス LogiCORE は、 内部でパイ プ ラ イ ン接続
して、 スピードを改善できます。 こ のオプシ ョ ン をオンにする と 、 使用可能な最大レ イ テンシ
が内部の コ アのパイ プ ラ イ ン段数 と し て使用さ れます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、ビヘイビア レベルの HDL 記述を使用し ない場合、ザ イ リ ン ク ス LogiCORE が
使用されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 55
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
R
ザイ リンクス
LogiCORE
AddSub Adder/
Subtractor
Adder/
Subtractor
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
56 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V7.0 • • • • •
4 5
V9.1 • • •

Assert
Assert
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Index] ライブラリにリストされています。
Assert ブ ロ ッ ク は、 信号にレー ト やデータ型を アサー ト する ために使用し ます。 この
ブロックには、 ハードウェア コ ス ト がかか り ません。 こ のブ ロ ッ ク を使用する と 、
設計者が手を入れる必要のあ る場合に、 レー ト やデータ型の問題を改善で き ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Assert type] : 入力に指定したデータ型と同じ型をアサートするかど うかを指定します。 デー
タ型が同じ でない場合は、 エ ラー メ ッ セージが表示 さ れます。
• [Specify type] : アサー ト するデータ型を type と い う 入力ポー ト に接続さ れた信号か ら決定す
るか、 このダイアログ ボックスの [Explicitly] をオンに し て決定する かを指定し ます。
• [Assert rate] : 入力に指定し た レー ト と 同じ レー ト を アサー ト する かど う かを指定し ます。 レー
トが同じでない場合は、 エラー メ ッ セージが表示 さ れます。
• [Specify rate] : アサートする最初のレートを rate と い う 入力ポー ト に接続さ れた信号か ら決定
するか、 このダイアログ ボックスの [Explicitly] をオンに し て決定する かを指定し ます。
• [Provide output port] : ブロ ッ クに出力ポー ト を含めるかど う かを指定し ます。 出力ポー ト の信
号の タ イ プやデータ型には、 アサー ト に指定し た も のが使用さ れます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。 このブロックの [Output type] のオプシ ョ ンは、ブロックのパ
ラメータ ダイアログ ボックスの共通オプションで説明される演算タイプと同じです。
このブロックでは、 ザイ リンクス LogiCORE は使用されず、 ハー ド ウ ェ アにイ ンプ リ メ ン ト され
ても リ ソースが使用されません。
Assert ブ ロ ッ ク を使用し たレー ト およびデー タ型の改善方法
シミュレーション エンジンでレー ト やデータ型の問題が回避で き なかった場合は、Assert ブロッ ク
を使用し て特定レー ト やデータ型を強制的に設定し ます。 通常、 こ のブ ロ ッ ク を使用する のは、
フ ィ ー ド バ ッ ク を使用し、 信号 ソ ース と し て動作する コ ンポーネン ト を使用し た場合です。 たとえ
ば、 次の回路図では、 SRL16 のレー ト と データ型を設定する ために Assert ブロックが必要になり
ます。 この場合、 Assert ブ ロ ッ ク を使用する と 、 最初のレー ト が設定で き ます。 こ れが SRL16 を
通った後、 Assert ブロックに戻り、SRL16 の入力に戻 り ます。 次の回路図の場合、 Assert ブロック
が使用されていないので、 次のよ う なエ ラー メ ッ セージが表示 さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 57
リリース 9.2.00 2007 年 8 月
R

R
“The data types could not be established for the feedback paths through this block. You may need to
add Assert blocks to instruct the system how to resolve types.”
こ の問題を回避する には、 次の図の よ う にフ ィ ー ド バ ッ ク パスに Assert ブロッ クを含めます。
こ の例の場合、 データ型を変更する のに Assert ブロ ッ クが必要ですが、 レー ト は Constant ブロッ
ク に割 り 当てて設定する こ と も で き ます。 レー ト を強制的に設定する のに Constant ブロッ クを使
用する か Assert ブ ロ ッ ク を使用する かは、 ユーザーの任意です。 状況に よ っ て、 ど ち ら を使用する
か決めて く ださ い。
System Generator 8.1 以降のバージ ョ ンでは、レー ト と データ型を確定し て問題を回避で き ますが、
System Generator のコ ンポーネン ト の中には、 問題が回避できそ う な場合で も Assert ブロッ クを
必要 と する も のがあ り ます。 必要 と する のは、 ブ ラ ッ ク ボックス コ ンポーネン ト や一部の IP ブ
ロックなどです。
58 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

BitBasher
BitBasher
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Data Types]、 [Index] ライブラリにリス
トされています。
ザイ リ ンクスの BitBasher ブロ ッ ク では、 ブロ ッ クに接続された入力の値がス ラ イ
ス さ れた後、 連結されて追加されます。
これらの操作は、Verilog 構文を使用し て記述 さ れます (詳細は、 こ のマニ ュ アルに記
述されています)。 このブロックでは、最大で 4 つの出力ポー ト が使用可能です。 出力
ポー ト の数は、 論理式の数 と 同じ にな り ます。 このブロックには、 ハードウェア コストがかかりま
せん。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [BitBasher Expression] : Verilog 構文に基づいたビ ッ ト 単位の論理式です。 論理式は、改行し て
入力する と 、 最大 4 つまで指定できます。
[Output Type] タブ
• [Output] : データ型の指定されたポー ト が表示されます。
• [Output type] : 出力の演算タ イ プを設定し ます。
• [Binary point] : 出力の 2 進小数点の位置を設定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
サポー ト される Verilog 構文
連結文
BitBasher ブロッ クでサポート される Verilog 論理文は、 ス ラ イ スや連結、反復などのビ ッ ト 単位の
操作のみで、 すべて次のテンプレー ト 文を使用する必要があ り ます。
output_var = {bitbasher_expr}
bitbasher_expr : Verilong 構文に基づいた ス ラ イ ス、連結、反復文、ま たは単に入力ポー ト の識別子。
output_var : 出力ポー ト の識別子。 output_var という名前の出力ポートがブロックに表示され、
bitbasher_expr の結果が維持さ れます。
output_var = {bitbasher_expr1, bitbasher_expr2, bitbasher_expr3}
前述し た よ う に、 連結文はサポー ト さ れます。 bitbasher_exprN は、 それぞれ論理文、 または単に入
力ポー ト の識別子のいずれかにな り ます。
次は、 具体例です。
a1 = {b,c,d,e,f,g}
a2 = {e}
System Generator for DSP リファレンス ガイド japan.xilinx.com 59
リリース 9.2.00 2007 年 8 月
R

R
スライス文
反復文
定数文
a3 = {b,{f,c,d},e}
output_var = {port_identifier[bound1:bound2]}Ö(1)
output_var = {port_identifier[bitN]}Ö(2)
port_identifier : ビッ トが抽出される入力ポート
bound1、 bound2 : 0 ~ (port_identifier のビッ ト幅 - 1) の負ではない整数
bitN : 0 ~ (port_identifier のビッ ト幅 - 1) の負ではない整数
上記に示す と お り 、 入力ポー ト か ら ビ ッ ト を抽出する には方法が 2 つあ り ます。 連続する ビ ッ ト の
範囲が抽出される必要のあ る場合、 最初の 2 つの式を使用し ます。 抽出される のが 1 ビッ トのみの
場合は、 3 つ目の式を使用し ます。
次は、 具体例です。
a1 = {b[7:3]}
a1 には、 b 入力の 7 ビッ ト ~ 3 ビッ トまでが同じ順序で保持され、 それらが b ビットに出力
されます。 たとえば、 b が 110110110 の場合、 a1 は 1011 にな り ます。
a2 = {b[3:7]}
a2 には、 b 入力の 7 ビッ ト ~ 3 ビッ トまでが逆の順序で保持され、 それらが b ビットに出力
されます。 たとえば、 b が 110100110 の場合、 a2 は 1101 にな り ます。
a3 = {b[5]}
a3 は、 b 入力の 5 ビ ッ ト を保持し ます。
a4 = {b[7:5],c[3:9],{d,e}}
こ の式は、 ス ラ イ ス文 と 連結文を組み合わせた も のです。 b 入力 の 7 ~ 5 ビッ ト、c 入力の 3
~ 9 ビッ ト、 d 入力 と e 入力のビ ッ ト がすべて連結さ れます。
output_var = {N{bitbasher_expr}}
N : 反復回数を表す正の整数。
次は、 具体例です。
a1 = {4{b[7:3]}}
上記の式は、 a1 = {b[7:3], b[7:3], b[7:3], b[7:3]} と同じです。
a2 = {b[7:3],2{c,d}}
上記の式は、 a2 = {b[7:3],c,d,c,d } と同じです。
2 進定数 : N'bbin_const
8 進定数 : N'ooctal_const
10 進定数 : N'doctal_const
16 進定数 : N'hoctal_const
N : 定数を表すのに使用 さ れる ビ ッ ト 数を示す正の整数
bin_const : 0 と 1 で表される 2 進数の文字列
60 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

BitBasher
制限
octal_const : 0、 1、 2、 3、 4、 5、 6、 7 で表される 8 進数の文字列
decimal_const : 0、 1、 2、 3、 4、 5、 6、 7、 8、 9 で表される 10 進数の文字列
hexadecimal_const : 0、 1、 2、 3、 4、 5、 6、 7、 8、 9、 a、 b、 c、 d、 e、 f で表される 16 進の文字列
定数は、 入力ポー ト か ら 派生し た追加論理式にのみ使用でき ます。 つま り、 BitBasher ブロックで
は、 Constant ブロッ クのよ うなブロッ クからの定数をソースとして使用するこ とはできません。
次は、 具体例です。
a1 = {4'b1100, e}
e が 110110110 の場合、 a1 は 1100110110110 にな り ます。
a1 = {4'hb, e}
e が 110110110 の場合、 a1 は 1101110110110 にな り ます。
a1 = {4'o10, e}
e が 110110110 の場合、 a1 は 1000110110110 にな り ます。
• [BitBasher Expression] フ ィ ール ド には、 マ ス ク さ れたパ ラ メ ータは指定で き ません。
• 論理文に定数だけを含め る こ と はで き ません。 必ず少な く と も入力ポー ト を 1 つ含め る必要が
あります。
System Generator for DSP リファレンス ガイド japan.xilinx.com 61
リリース 9.2.00 2007 年 8 月
R

Black Box
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Index] ライブラリにリ
ストされています。
System Generator の Black Box ブロックでは、 HDL モデルを System
Generator 用に変換で き ます。
このブロックでは、 System Generator で コー ド 生成中に、 Simulink のシ ミ ュ
レーシ ョ ン ビヘイビアと インプ リ メ ンテーシ ョ ン ファイルの両方が使用され
るように指定できます。 ブラック ボックスのポートは、ほかの System
Generator ブ ロ ッ ク と 同類の信号を入出力し ます。 ブラック ボックスがハード
ウ ェ アに変換 さ れる と 、 関連する HDL のエンテ ィ テ ィ が自動的に取 り 込まれ、 ほかのブ ロ ッ ク に
接続されます。
ブラック ボックスは、 VHDL または Verilog を Simulink モデルに変換する ために使用で き ます。
このブラック ボックスの HDL は、ISE Simulator か Model Technology 社の ModelSim シミュレー
ション ソフトウェアのどちらかの System Generator インターフェイスを使用した Simulink で協調
シミュレーションされます。詳細は、ModelSim ブロッ クおよびHDL 協調シ ミ ュ レーシ ョ ン を参照
してください。
ブラック ボックスは、 HDL を System Generator モデルに変換する だけでな く 、 外部シ ミ ュ レー
ション モデルに関連付け られたイ ンプ リ メ ンテーシ ョ ンを定義するためにも使用でき ます (例 :
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン ブロッ ク)。
System Generator には、 ブラ ッ ク ボ ッ ク スの機能や使用方法を示す例 (ブラック ボックスの例) も
含まれています。
ブラック ボックスの HDL 要件
ブラッ ク ボックスに関連する HDL コンポーネントは、 すべての次の System Generator の要件や
命名規則に従っ てい る必要があ り ます。
• エンティティ名は、xlfir や xlregister のよ うな System Generator の予約されているエンテ ィ
ティ名と重ならないようにします。
• 最上位レベルのブ ラ ッ ク ボ ッ ク スのエンテ ィ テ ィ には、 双方向ポー ト は使用でき ません。
• たとえば、std_logic_vector(0 to 7) ではな く std_logic_vector(7 downto 0) の よ う に、 最上位レ
ベルのポー ト は、 MSB から LSB の順に記述する必要があ り ます。
• Verilog のブラ ッ ク ボ ッ ク スの場合、 モジ ュール名やポー ト 名は必ず小文字に し、 標準的な
VHDL の命名規則に従 う よ う に し ます。
• クロック ポー ト やク ロ ッ ク イネーブル ポー ト は、 下記の規則に従っ て命名する必要があ り ま
す。
• クロック ポー ト またはク ロ ッ ク イネーブル ポー ト のタ イプは必ず std_logic にします。
Verilog のブラ ッ ク ボ ッ ク スの場合、こ の よ う なポー ト はベ ク タ のない入力に し ます (例 : input
clk)。
• ブラック ボックスのクロック ポー ト と ク ロ ッ ク イネーブル ポー ト の取 り 扱いは、 ほかのポー
トと異なります。 ブラック ボ ッ ク ス がハー ド ウ ェ アに変換される と 、 ク ロ ッ ク ポー ト と ク ロ ッ
ク イネーブル ポー ト が入力さ れる信号で駆動さ れます。 信号のレー ト は、 ブ ロ ッ ク の設定 と
Simulink に送られるサンプル レー ト に従って指定できます。
ブラック ボックスのクロックの動作を理解するには、 System Generator での一般的な タイミング
とクロックの処理を参照し て く ださい。 System Generator では、 ハード ウ ェアで複数のク ロ ッ ク
62 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Black Box
レート を生成するために、 1 つのク ロ ッ ク に対し て複数の ク ロ ッ ク イネーブル (1 つのレー ト に 1
つのイ ネーブル) が使用されます。 このクロック イネーブルが、 最適なタイ ミングでハードウェア
の異な る部分をそれぞれ有効に し ます。 各クロッ ク イネーブルのレートは、Simulink のサンプル周
期によ って異な り ます。 クロックの必要な System Generator ブロッ クには、 HDL に少な く と も ク
ロックとクロック イネーブル ポー ト が 1 つずつ記述 さ れます。 クロック レート が複数あるブロ ッ
ク の場合は、 さ ら に多 く の ク ロ ッ ク およびク ロ ッ ク イネーブル ポー ト が含まれます。
ブラック ボッ ク スのク ロ ッ クは、 ほかの System Generator ブロックのクロッ ク と同じよ うに動作
します。 ブラック ボックスの HDL には、 Simulink のサンプル レー ト ごとに別々のク ロ ッ ク ポー
トとクロック イネーブルを含める必要があ り ます。 ブラック ボックスの HDL のクロック ポー ト
とクロック イネーブル ポー ト は、 次の よ う に記述し ます。
• クロックとクロック イ ネーブルはペアで記述する必要があ り ます。 つま り 、 ク ロ ッ ク ご と に対
応する ク ロ ッ ク イ ネーブルが必要です。 ブラック ボックスにクロック ポー ト が 1 つ以上含ま
れるこ と もあり ますが、 各クロッ ク ポー ト を駆動するために使用される ク ロ ッ ク ソースは 1
つだけです。 異なるのは、 ク ロ ッ ク イネーブルのレートだけです。
• クロック名には clk を、 ク ロ ッ ク イネーブル名には ce を含めます。
• クロック イ ネーブルの名前は、 ク ロ ッ ク と 同じ にする必要があ り ますが、clk の部分は ce にし
ます。 たとえば、クロック名が src_clk_1 の場合、 ク ロ ッ ク イネーブルは src_ce_1 にする必要
があ り ます。
クロック ポー ト と ク ロ ッ ク イネーブル ポー ト は、 Black Box ブロッ クのアイコンには表示されま
せん。 最上位レベルの HDL のクロック イネーブル ポー ト を System Generator で表示させるには、
別のイ ネーブル ポー ト を最上位レベルの HDL に追加し、 こ の信号と ク ロ ッ ク イネーブル信号が
AND ゲート を通るよ うに設定します。
System Generator for DSP リファレンス ガイド japan.xilinx.com 63
リリース 9.2.00 2007 年 8 月
R

R
Black Box ブロックのコンフ ィギュレーション ウィザード
こ の ウ ィ ザー ド を使用する と 、 簡単に Verilog または VHDL コンポーネントをブラック ボックス
に関連付けで き ます。 起動する には、 ブ ラ ッ ク ボックスをモデルに追加します。 ウィザードを使用
するには、 ブラ ッ ク ボックスの HDL コ ンポーネン ト を定義する フ ァ イ ルをモデルが含まれるデ ィ
レ ク ト リ に コ ピーする必要があ り ます。 新しいブラ ッ ク ボ ッ ク ス がモデルに追加される と 、 次の図
の よ う にウ ィ ザー ド が自動的に開き ます。
このウィザードで、 ブラック ボ ッ ク スに関連付け る HDL ファイルを選択し、[開く] をク リ ックす
ると、 次に説明する よ う なブ ラ ッ ク ボックスのコンフィギュレーション M 関数が生成 され、ブ ロ ッ
ク と 関連付け られます。 ウ ィザードで生成されるコンフィギュレーション M 関数は、通常は変更せ
ずにそのま ま使用で き ますが、 手動で修正を入れる必要のあ る こ と も あ り ます。 修正が必要かど う
かは、 HDL がどれだけ複雑化に よ っ て異な り ます。
Black Box ブロックのコンフ ィギュレーション M 関数
ブラッ ク ボックスでは、 そのインターフェイス (ポー ト 、 ジェネ リ ッ ク など) とインプリメンテー
シ ョ ン を記述する必要があ り ます。 これは MATLAB の M 関数 (または P ファンクション) の定義
(ブロッ クのコンフィギュレーショ ン) を使用して記述されます。 こ の関数名は、 ブ ロ ッ ク パラ メー
タ ダイアログ ボックスの [Block configuration m-function] で指定する必要があ り ます。
コンフィギュレーション M 関数では、 次が実行 さ れます。
• ブラック ボ ッ ク スに関連付け る HDL コ ンポーネン ト の最上位レベルのエンテ ィ テ ィ 名を指定
します。
• HDL 言語を VHDL または Verilog に指定し ます。
• ポー ト の タ イ プ、 方向、 ビ ッ ト 幅、 2 進小数点、 名前、 サンプル レー ト を記述し ます。 ポー ト
は、 ス タ テ ィ ッ ク ま たはダ イ ナ ミ ッ ク に指定で き ます。 スタティック ポー ト は変更せず、 ダ イ
ナミック ポー ト はデザイ ンに変更があ る と変更されます。 たとえば、ダイナミック ポー ト を駆
動する信号が変わる と、 幅と タ イプも変わ り ます。
64 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Black Box
• 必要なポー ト タ イ プ と データ レート チェッ クを定義します。
• ブラック ボックスの HDL で必要 と さ れる ジ ェ ネ リ ッ ク をすべて定義し ます。
• ブラック ボックスの HDL と 関連付け る EDIF などのほかのフ ァ イルを指定し ます。
• ブロックのクロックとクロック イ ネーブルを定義し ます (次の ク ロ ッ ク の命名規則を参照し て
ください)。
• HDL に組み合わせフ ィ ー ド スルー パスを含めるかど う かを宣言し ます。
System Generator には、 ブラ ッ ク ボックスをコンフィギュレーションするオブジェク ト ベース の
インターフェイスが 2 タイプ含まれます。 1 つは SysgenBlockDescriptors で、エンティティ特性の
定義に使用され、 も う 1 つは SysgenPortDescriptors で、 ポー ト 特性の定義に使用されます。 このイ
ンターフェイスは、 コンフィギュレーション M 関数で System Generator にブロ ッ クのイ ン ター
フェイス、シミ ュレーション モデル、 イ ンプ リ メ ンテーシ ョ ンについての方法を提供する ために使
用されます。
ブラック ボックスの HDL に組み合わせパス (入力か ら出力ポー ト まで直接接続 さ れた フ ィ ー ド ス
ルー パス) が少な く と も 1 つ含まれてい る場合は、 コ ン フ ィ ギ ュ レーシ ョ ン M 関数で
tagAsCombinational を使用してそのブロ ッ クに組み合わせタグをつけます。 ブラック ボックスで
は、一部のパスだけを組み合わせパスにする こ と がで き ます。 組み合わせパス を含むブ ロ ッ ク には、
必ずこのタグを付けてください。 これによ り、System Generator でこのよ うなブロックが識別され、
Simulink シミュレータに伝えられるようになります。 タグを使用しないと、正確なシミ ュレーショ
ン結果が出ません。
ブラック ボックスのコンフィギュレーション M 関数は、 モデルが コ ンパ イ ル さ れた と き に何度か
実行さ れます。 こ の関数には、 通常ブ ロ ッ ク の入力ポー ト に よ っ て異な る コー ド が含まれます。 た
と えば、 入力ポー ト の属性に よ っ て、 出力ポー ト のデータ型やレー ト を設定する必要のあ る こ と も
あれば、 入力ポー ト のデータ型 と レー ト を確認する必要のあ る こ と も あ り ます。 関数が実行さ れる
と き に、 実行される コー ド を Simulink が完全に認識し ない こ と も あ り ます。
情報が不明な場合 (特に、 例外などの条件が不明な場合) は、 BlockDescriptor の inputTypesKnown
および inputRatesKnown を使用して問題を回避します。 これらは、 それぞれ入力ポート タイプと
レー ト の情報を提供し ます。 こ れら を使用し た コー ド 例は、 次の よ う にな り ます。
if (this_block.inputTypesKnown)
% set dynamic output port types
% set generics that depend on input port types
% check types of input ports
end
入力レー ト がすべてわかっ てい る場合、 こ の コー ド ではダ イ ナ ミ ッ ク 出力ポー ト の タ イ プが設定さ
れるほか、 入力ポートのタイプによってジェネリ ックが設定され、 入力タイプが適しているかど う
かが検証 さ れます。 変数定義な ど、 こ れ ら の条件ブ ロ ッ ク の外に記述する必要のあ る コー ド は、 中
に含めない よ う に注意し て く だ さ い。
上記の コー ド では、 this_block というオブジェク ト名が使用されています。 ブラック ボックスのコ
ンフィギュレーション M 関数では、 入力引数を使用し、 this_block が自動的に使用でき る よ う に
なっています。 MATLAB では、 this_block はブラ ッ ク ボックスを表すオブジェク トで、 ブラック
ボ ッ ク ス をテ ス ト し て設定する ために、 コ ン フ ィ ギ ュ レーシ ョ ン M 関数内で使用さ れます。
this_block オブジェ ク ト は、 MATLAB クラスの 「SysgenBlockDescriptor」 のインスタンスです。
this_block への適用方法は、 付録 A を参照して く ださい。 サンプルのコンフ ィ ギュレーシ ョ ン M
関数を生成する には、 単純な VHDL エンティティでコンフィギュレーション ウ ィ ザー ド を実行し
ます (詳細は後述)。
ブラック ボックスのコンフィギュレーション オプシ ョ ンについては、 ブラック ボックスの例を参
照してください。
System Generator for DSP リファレンス ガイド japan.xilinx.com 65
リリース 9.2.00 2007 年 8 月
R

R
サン プル周期
ブラック ボックスの出力ポート、 クロック、 クロック イネーブルは、 コンフィギュレーショ ン M
関数のサンプル周期で割 り 当て る必要があ り ます。 サンプル周期がダ イ ナ ミ ッ ク であ る か、 ブ ラ ッ
ク ボ ッ ク ス でレー ト をチェ ッ クする必要があ る場合、 こ の関数で入力ポー ト のサンプル周期を取得
する 必要があ り ます。 ブラッ ク ボックスのサンプル周期は、 System Generator のマス タ ブロック
の [Simulink system period] フ ィ ール ド で指定し たシ ス テム レー ト の整数倍で記述し ます。 たとえ
ば、 [Simulink system period] が 1/8 の場合、 ブ ラ ッ ク ボックスの入力ポートはそのシステム レー
ト (1/8) で実行され、コ ンフ ィ ギュ レーシ ョ ン M 関数でポートのレート としてレポートされた 1 が
認識されます。 同様に、 [Simulink system period] が pi の場合、 出力ポー ト はそのシ ス テム レート
の 4 倍の速さ (4*pi) にする必要があ るので、 コ ンフ ィ ギ ュ レーシ ョ ン M 関数で出力ポー ト のレー
トを 4 に設定する必要があ り ます。 定数ポー ト に最適な レー ト は Inf です。
66 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Black Box
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Block configuration m-function] : ブラ ック ボ ッ ク スに関連付けた コ ン フ ィ ギ ュ レーシ ョ ン M
関数の名前を指定し ます。 この関数を含むフ ァ イルは、 通常モデルを含むディ レ ク ト リ に保存
されますが、MATLAB パスのいずれかに保存する こ と も で き ます。 MATLAB では、 コンフ ィ
ギュレーション M 関数を含め、 関数名はすべて 63 文字以内にする必要があ り ます。 このテキ
スト ボ ッ ク スには、 フ ァ イルの拡張子 (.m または .p) は含めないで く だ さい。
• [Simulation mode] : シミュレーション モード (Inactive、ISE Simulator、External co-simulator)
を指定します。 モード が [Inactive] の場合、ブ ラ ッ ク ボ ッ ク スはすべての入力データ を無視し、
出力ポー ト に 0 を出力します。 このモードの場合は、 コンフィギャブル サブシステム と
System Generator の説明にあ る コ ン フ ィ ギ ャブル サブシステムを使用して、 ブラ ッ ク ボック
ス を カ ッ プ リ ングする必要があ り ます。
System Generator でコンフィギャブル サブシ ス テムを使用する と 、シ ミ ュ レーシ ョ ン結果用 と ハー
ドウェア用の 2 つのパス を同じにでき ます。 この方法では、 シミ ュレーション速度は最速になり ま
すが、 シ ミ ュ レーシ ョ ン モデルを構築する必要があ り ます。 モー ド を [ISE Simulator] または
[External co-simulator] にする と 、 ブラ ッ ク ボックスのシミ ュレーション結果はブラック ボックス
に関連付け ら れた HDL で協調シ ミ ュ レーシ ョ ン を使用し て作成 さ れます。 [External co-simulator]
を使用する場合は、ModelSim の HDL 協調シ ミ ュ レーシ ョ ン ブロッ クをデザインに追加し、[HDL
co-simulator to use] フ ィールドでその ModelSim ブ ロ ッ ク の名前を指定する必要があ り ます。 次
は、 その例です。
System Generator for DSP リファレンス ガイド japan.xilinx.com 67
リリース 9.2.00 2007 年 8 月
R

R
System Generator では、 HDL 協調シ ミ ュ レーシ ョ ン用に Mentor Graphics 社の ModelSim シミュ
レータがサポート されます。 Verilog のブラ ッ ク ボックスの協調シミ ュレーションには、 混合モー
ドのライセンスが必要です。 これは、 System Generator で記述 さ れるデザ イ ン部分が VHDL だか
らです。
ブラック ボックスの協調シミ ュレータ ブ ロ ッ ク は、 通常はブ ラ ッ ク ボックスと同じサブシステム
に保存されますが、 ど こ にで も保存可能です。 協調シ ミ ュ レーシ ョ ン ブ ロ ッ ク へのパスは、 絶対パ
スにも、 ブラ ッ ク ボ ッ ク ス を含むサブシス テムへの相対パス (例 : ../ModelSim) にもできます。 シ
ミュレーション中は、協調シミュレータ ブロッ クごとにライセンスが 1 つ使用されます。 複数のブ
ラック ボックスで同じ協調シミ ュレーション ブロックを共有しておく と、 ライセンスが不足する
問題を回避で き ます。 System Generator では、複数のブロ ッ ク を 1 つの ModelSim シミュレーショ
ンにま と め る のに必要な VHDL が自動的に生成さ れ、 追加さ れます。
HDL 協調シ ミ ュ レーシ ョ ンのためのデー タ型変換
協調シ ミ ュ レーシ ョ ン中は、 System Generator のポー ト が HDL シ ミ ュレータのポート を駆動した
り、 HDL シミュレータのポートが System Generator のポー ト を駆動し ますが、 これらのツールの
信号のデータ型は同一ではないので、 変換する必要があ り ます。 変換に使用さ れる規則は、 次の と
おりです。
• System Generator の信号はブール型、 符号な し固定小数点、 または符号付き固定小数点のいず
れかにでき ます。 固定小数点の信号の値は決定する必要はあ り ませんが、 ブール信号は未決定
にはでき ません。 System Generator で決定し なかった場合は、 HDL 信号のビ ッ ト すべてが X
にな り ます。 こ れ以外の場合は、 その信号の値を表す 0 と 1 を使用した値にな り ます。
• HDL 信号を System Generator に戻す場合は、ブ ラ ッ ク ボックスのコンフィギュレーション M
関数で指定し た と お り に、 標準ロ ジ ッ ク タ イプがブール型 と固定小数点型の値に変換されま
す。 幅が違 う 場合は、 エ ラー メッセージが表示されます。 不確定な信号 (Weak High、 Weak
Low など) はすべて System Generator の不確定値に変換 さ れます。 HDL シミュレーションで
一部だけ不確定な信号 (一番上のビ ッ ト だけが不確定なビ ッ ト ベクタなど) は、 System
Generator ではすべて不確定にな り ます。
• HDL から System Generator への変換は、 カ ス タ ムのシ ミ ュ レーシ ョ ン専用の最上位レベル
ラッパを VHDL に追加する と 詳細に設定で き ます。 ラッパは、たとえば Weak Low 信号すべ
てを 0 に変換し た り 、不確定な信号すべてを 0 か 1 にしたり してから、System Generator に戻
します。
68 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Black Box
例
関連項目
次は、 System Generator ブラック ボ ッ ク ス に関連付けが可能な VHDL エンティティの例です (こ
の例は、 ブラ ッ ク ボックスの例 VHDL モジュールのインポー ト か ら参照し ています)。
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
entity word_parity_block is
generic (width : integer := 8);
port (din : in std_logic_vector(width-1 downto 0);
parity : out std_logic);
end word_parity_block;
architecture behavior of word_parity_block is
begin
WORD_PARITY_Process : process (din)
variable partial_parity : std_logic := '0';
begin
partial_parity := '0';
XOR_BIT_LOOP: for N in din'range loop
partial_parity := partial_parity xor din(N);
end loop; -- N
parity

ChipScope
R
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ザイ リ ンクス ChipScop ブロックでは、 ランタイム デバ ッ グおよび FPGA 内の信号
検証など を実行で き ます。
キャプチャ メ モ リ は大容量で、 ト リ ガ オプシ ョ ンが複数提供さ れています。 データ
は、 ユーザー定義の ト リ ガ条件に基づいてキ ャ プチャ され、内部ブ ロ ッ ク メモリに保
存されます。
ChipScope ブロックには、 ChipScope Pro Analyzer を使用してラ ンタ イム時にアク
セスできます。 ChipScope Pro Analyzer は、FPGA の コ ン フ ィ ギ ュ レーシ ョ ン、 ト リ ガ条件の設定、
ラ ン タ イ ム時にキ ャ プチ ャ さ れたデータ の表示に使用し ます。 制御信号およびデータ信号はすべて
JTAG ポー ト を介して転送されるので、 I/O ピンを使用してデータをオフチップに駆動する必要は
ありません。 データ は、 ChipScope Pro Analyzer からエクスポート して、 MATLAB ワークスペー
スに読み込み直すこ と がで き ます。
ハー ド ウ ェ ア と ソ フ ト ウ ェ ア条件
ChipScope Pro ソフトウェア (こ のブ ロ ッ ク を使用する ための ソ フ ト ウ ェ ア インストール情報は、
ソフトウェア要件 か ら入手可能)、 ダウンロード ケーブル、 JTAG コネクタ付きの FPGA ボード が
必要です。 ChipScope Pro の購入については、 http://japan.xilinx.com/chipscope を参照して くださ
い。
ChipScope Pro Analyzer では、 PC と JTAG バウンダリ スキャン チェーンのデバ イ ス間の通信用
に次のダウ ン ロード ケーブルがサポー ト されます。
• パラレル ケーブル III
• パラレル ケーブル IV
• MultiLINX (JTAG モード のみ)
• Agilent E5904B Option 500、 FPGA Trace Port Analyzer (Agilent E5904B TPA)
70 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

ChipScope
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Number of trigger ports] : 複数の ト リ ガ ポー ト を使用する と 、検出さ れる イベン ト の範囲が拡
大で き、 格納されるデータ容量を削減で き ます。 選択で き る ト リ ガ ポー ト は、 16 個までです。
トリガ ポー ト の番号は 0 か ら開始さ れ、 Trig0、 Trig1 と い う よ う に名前が付き ます。 デフォル
トは TrigN-1 です。 トリガ ポー ト の名前は、 ポー ト に接続さ れた信号で指定する と 変更で き ま
す。
• [Display settings for trigger port] : 各ト リガ ポートに対し、一致ユニットの数と、一致タイプ
を設定する必要があ り ます。 こ のオプシ ョ ンでは、 表示オプシ ョ ン を設定する ト リ ガ ポー ト を
ドロップダウン リストから指定します。 N 個のポー ト に対し、 ト リ ガ ポー ト 0 ~ N-1 のト リ
ガ ポー ト の表示オプシ ョ ンが表示 さ れます。
• [Number of match units] : トリガ ポー ト ご と に複数の一致ユニ ッ ト を使用する と 、 イベン ト 検
出の柔軟性が向上し ます。 トリガ イベン ト をテス トするため、 1 ~ 4 つの一致ユニ ッ ト を使用
できます。 トリガ値は、ChipScope Pro Analyzer の実行時に設定し ます。
• [Match type] : このオプションは、 次の 6 つのいずれかに設定でき ます。
a. [Basic] : = または 比較を実行し ます。
b. [Basic with edges] : [Basic] の操作に加え、 High から Low、 Low から High への遷移も
検出し ます。
c. [Extended] : = または 、 >、

R
e. [Rnage] : =、 、 >、 >=、

ChipScope
既知の問題
詳細情報
1_dataN-1 という名前になり、 オフの場合は、 デフォルトで data0、 data1、 ... dataN という名前に
なります。
• こ のブ ロ ッ ク を使用する ための ソ フ ト ウ ェ ア インストール情報は、ソフトウェア要件を参照し
てください。
• System Generator デザイ ンにイ ンス タ ンシエー ト でき る ChipScope コアは 1 つだけです。
Simulink の Goto ブロック と From ブ ロ ッ ク を使用する と 、信号を簡単に ChipScope ブロッ ク
に配線でき ます。
• ChipScope ブロッ ク と JTAG ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンは両方 と も JTAG ポー ト を
使用する ため、 同時に使用で き ません。
• ChipScope ブロ ッ ク を 含むデザイ ン ま たはサブシス テム には、 出力ポート が最低 1 つは必要で
す。 出力ポート がない場合、ChipScope ブロ ッ ク は VHDL 合成中に最適化さ れて削除さ れま す。
ChipScope Pro ソフトウェアの詳細は、http://japan.xilinx.com/chipscope を参照して く ださい。
こ のブ ロ ッ ク の使用方法を詳細に示し たチ ュー ト リ アルについては、 ChipScope Pro Analyzer を使
用した リ アルタイム ハー ド ウ ェ ア デバ ッ グ を参照して く ださい。
System Generator for DSP リファレンス ガイド japan.xilinx.com 73
リリース 9.2.00 2007 年 8 月
R

R
Clock Enable Probe
このブロックは、 [Xilinx Blockset] の [Basic Elements] ライブラリと [Index] ライブラリにリスト
されています。
ザイ リンクスの Clock Enable Probe ブロッ クでは、System Generator モデルのザ
イリンクス信号から派生したクロック イ ネーブル信号を抽出で き ます。
こ のブ ロ ッ ク は、 どのデータ型のザ イ リ ン ク ス信号も 入力 と し て受信し、 ブール
信号を出力し ます。 こ の出力は、 ブール信号が使用可能であれば、 デザ イ ンのど
こ にで も使用で き ます。 プ ローブ出力は、 マルチレー ト 回路のハー ド ウ ェ ア インプリ メンテーショ
ンで使用される理想的な ク ロ ッ ク イ ネーブル信号の動作を模倣し た循環パルスです。 パルスの周波
数は、入力信号のサンプル周期か ら派生し ます。 Simulink の 1 サンプル周期の間、 イネーブル パル
スが入力信号のサンプル周期の終わ り でアサー ト さ れます。 Simulink のシステム周期と同じサンプ
ル周期の信号の場合は、 ブ ロ ッ ク の出力は常に 1 にな り ます。
次の図は、 解析ス コープを付けた Clock Enable Probe ブ ロ ッ ク の使用方法 と 動作を示し た例です。
このモデルの Simulink システムのサンプル周期は、 System Generator ブロッ クで 1.0 秒 と 指定 さ
れています。 このモデルには、 Simulink のシステム周期だけでな く、 Down Sample ブロックで定
義されたサンプル周期が 3 つ使用さ れています。 Clock Enable Probe (CEProbe) は、 各 Down
Sample ブロッ クの後に配置され、 派生したクロック イ ネーブル信号を抽出し ます。 プローブの出
力は出力ゲー ト ウ ェ イ と 解析用のス コープに送信さ れます。 この例には、ハードウェア システム ク
ロ ッ ク を倍精度で出力する CLK プローブも含まれます。 スコープの出力は、この CLK プローブ出
力と 4 つの ク ロ ッ ク イネーブル プローブからの出力を示しています。 .
74 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Clock Enable Probe
Clock Enable Probe ブロックには、 パラ メータがあり ません。
System Generator for DSP リファレンス ガイド japan.xilinx.com 75
リリース 9.2.00 2007 年 8 月
R

Clock Probe
R
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ザイ リンクスの Clock Probe ブ ロ ッ ク では、倍精度の ク ロ ッ ク信号が Simulink
シ ス テム周期 と 同じ周期で出力さ れます。
クロック信号は、Simulink サンプル周期の開始時にアサー ト さ れる ク ロ ッ ク を
使用し、50/50 のデューテ ィ サイクルで出力されます。 Clock Probe ブロックの
倍精度出力は、 解析専用なのでハー ド ウ ェ アには変換で き ません。
このブロックにはパラメータがありません。
76 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

CMult
CMult
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Math] および [Index] ライブラリにリストされています。
ザイ リ ンクスの CMult ブロッ クは、 gain 演算子を イ ンプ リ メ ン ト し ます。 出力は、
入力 と 定数値の積にな り ます。 この値は、 定数を求める MATLAB の論理式で表す
ことができます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Constant] : 定数ま たは式が入 り ます。 定数が指定さ れた固定小数点型で正確に表すこ と がで
き ない場合、 必要に応じ て値は近似値に丸められるかサチュ レー ト (飽和演算) が実行されま
す。 正の値は符号な し、 負の値は符号あ り と し て イ ンプ リ メ ン ト さ れます。
• [Number of bits] : 定数の 2 進小数点のビ ッ ト 位置を指定し ます。ビ ッ ト 0 は LSB を表します。
• [Binary point] : 2 進小数点の位置を指定し ます。
[Output Type] タブ
このタブのパラメータでは、 CMult ブ ロ ッ ク の出力精度を定義し ます。 詳細については、 ブロック
のパラ メ ータ ダイアログ ボックスの共通オプションを参照して く ださい。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 77
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
R
• [Implement from behavioral HDL description (otherwise use core)] : オンにする と、 ビヘイビ
ア レベルの HDL が使用され、 オフにする と ザイ リ ン ク スの LogiCORE Multiplier Generator
コアが使用されます。
• [Memory Type] : 分散 RAM かブロ ッ ク RAM を指定します。
• [Placement style] : コ アの配置情報を使用する と 、 2 つの形状オプシ ョ ンが使用可能にな り ま
す。 [Rectangular] では密度の薄い長方形、 [Triangular] では密度の高い三角形のデザ イ ンが作
成されます。
• [Pipeline for maximum performance] : オンにする と、 System Generator で LogiCORE インプ
リ メ ンテーシ ョ ンが最大限の範囲にパイ プ ラ イ ン接続さ れます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
設定に応じ て、 こ のブロ ッ ク ではザイ リ ン ク ス LogiCORE Multiplier Generator コ アが使用さ れま す。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
78 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
CMult Multiplier V7.0 • • • • •
4 5
Multiplier V10.0 • • •

Concat
Concat
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Data Types]、 [Index] ライブラリにリス
トされています。
ブロック インターフェイス
ザイ リンクスの Concat ブ ロ ッ ク では、 符号な し の整数で表される n ビッ ト ベ
クタ (2 進小数点の位置が 0 にある、 n 個の符号な しの値 ) が連結されます。
ザイ リ ンクスの Reinterpret ブロッ クでは、 この Concat ブロッ クの機能がさら
に拡張されています。
このブロックには、 入力ポートが n 個と出力ポートが 1 つ含まれます。 n は 2 ~ 1024 までの値に
なります。 最初 と 最後の入力ポー ト には、 それぞれ hi および lo と い う 名前が付いています。 この 2
つのポー ト 間の入力ポー ト には、何も付いていません。 hi ポー ト への入力が出力の MSB に、lo ポー
ト への入力が出力の LSB にな り ます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Number of inputs] : 連結する入力数を 2 ~ 1024 までの範囲で指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
Concat ブロックでは、 ザイ リンクス LogiCORE は使用されません。
System Generator for DSP リファレンス ガイド japan.xilinx.com 79
リリース 9.2.00 2007 年 8 月
R

R
Configurable Subsystem Manager
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ザイ リンクスの Configurable Subsystem Manager ブロッ クは、 Simulink のコ
ンフィギャブル システムの機能を拡張したブロックで、 シミ ュレーショ ンと同
様、 ハー ド ウ ェ アの生成に も サブシ ス テム コンフィギュレーションが選択でき
るようになります。
このブロックを使用すると、 System Generator で使用 さ れた場合、 特定機能の
Simulink ライブラリ ブロッ ク (サブシステム) を作成できます。 詳細は、 コン
フィギャブル サブシステム と System Generatorを参照して く ださい。
System Generator では、 コ ンフ ィ ギャブル サブシステム と してイ ンポー ト したラ イブラ リ サブシ
ステムに Configurable Subsystem Manager ブロッ クが自動的に挿入されます。 また、 Simulink お
よび System Generator のコンフィギャブル サブシステムの機能を使用して、 ラ イブラ リ サブシス
テム を手動で作成する こ と も で き ます。
コンフィギャブル サブシステムにはサブブロ ッ クのコ レ クシ ョ ンが含まれ、そのサブブロ ッ ク 1 つ
1 つがサブシステムを表し ています (サブシステムのブロ ッ ク を選択して、どのサブブロ ッ ク を使用
するかを指定できます)。 このサブブロ ッ ク を使用して、 サブシステムのシ ミ ュ レーシ ョ ン結果が取
得されます。
System Generator デザイ ンはシ ミ ュ レーシ ョ ンでき るだけでな く 、 ハード ウ ェ アに変換もでき るの
で、2 つ目のブ ロ ッ ク はコ ン フ ィ ギ ャ ブル サブシステムのハードウェア表記として指定しておく と、
便利です。 このハードウェア表記は、 コンフィギャブル サブシ ス テム をハー ド ウ ェ アに変換する た
めに使用されるサブブ ロ ッ ク です。 たとえば、 コンフィギャブル サブシステムにフ ィ ルタ を イ ンプ
リメントする HDL が記述されたブラ ッ ク ボックスと、 通常の System Generator ブロックを使用
して同じフィルタをインプリ メントするサブシステムの 2 つのサブブロ ッ クが含まれる と し ます。
こ の場合、 サブシ ス テムの方をサブシ ス テム と し て、 ブ ラ ッ ク ボックスの方をハードウェア表記と
し て使用し ます。 つま り 、 サブシ ス テムをシ ミ ュ レーシ ョ ンに、 ブ ラ ッ ク ボックスの HDL をハー
ド ウ ェ ア生成に使用し ます。
Configurable Subsystem Manager ブロッ クでは、 System Generator コンフィギャブル サブシステ
ムのサブブ ロ ッ ク のどれをハー ド ウ ェ ア表記に指定する かを決め る こ と がで き ます。 指定する に
は、 次の手順に従っ て く だ さ い。
1) サブブロ ッ クの 1 つの中に Configurable Subsystem Manager ブロックを配置します。
2) パラ メータ設定の [When generating, use] でハー ド ウ ェ ア表記を選択し ます。
メモ : Configurable Subsystem Manager ブロッ クを使用できるのは、コンフィギャブル サブシステ
ムのサブブ ロ ッ ク内に配置し た場合のみなので、 サブシステム内には最低で もサブブロ ッ クが 1 つ
は必要です。
メモ : 複数のサブブ ロ ッ ク に こ のブ ロ ッ ク がそれぞれ含まれる場合、 ブ ロ ッ ク 同士が自動的に同期
し、 同じ ハー ド ウ ェ ア表記が選択さ れます。
80 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Configurable Subsystem Manager
ブロック パラ メータ
次の図に、 こ のブロ ッ ク のパラ メ ータ ダイアログ ボックスを示します。
このブロックで設定できるパラメータは、 [When generating, use] だけです。 このパラ メータでは、
ハー ド ウ ェ アの生成にどのサブブ ロ ッ ク を使用する かを指定し ます。 次は、 選択肢の例です。
[Configurable Subsystem Block Choice] を選択する と 、コ ン フ ィ ギ ャ ブル サブシステム と して指定
されたサブブロッ クがハードウェア生成にも使用されます。 こ れ以外を リ ス ト か ら選択する と 、 そ
れがハー ド ウ ェ ア生成に使用されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 81
リリース 9.2.00 2007 年 8 月
R

Constant
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Math]、 [Index] ライブ
ラリにリストされています。
DSP48 命令モー ド
ザイ リ ンクスの Constant ブ ロ ッ ク では、 固定小数点値、 ブール値、 DSP48 命令のい
ずれかの定数が生成されます。 このブロックは、 Simulink の Constant ブロック と類
似していますが、 ザイ リ ンクス ブ ロ ッ ク の入力を直接駆動で き る点が異な り ます。
DSP48 命令を作成する よ う に設定し た場合に Constant ブ ロ ッ ク を使用する と 、DSP48 の制御シー
ケ ン ス を生成しやす く な り ます。 次の図に例を示し ます。 この例では、 DSP48 ブロックに 4 つの命
令を含むシーケ ン スが使用され、 35X35 ビ ッ ト の乗算器が イ ンプ リ メ ン ト さ れています。 Constant
ブロ ッ クは命令をマルチプレ クサに伝え、マルチプレ クサがシーケンスの各命令を選択しています。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Type] : 定数の タ イ プを指定し ます。 指定で き る のは、 ブール型、 符号付き固定小数点、 符号
な し固定小数点、 DSP48 命令のいずれかです。
• [Constant value] : 定数の値を指定し ます。 変更する と 、 新しい値がブ ロ ッ ク アイコンに表示さ
れます。
• [Sampled constant] : サン プル周期を 出力に関連付け、 Constant ブロ ッ ク の駆動する ブロ ッ ク に
伝播でき ま す (こ れが便利なのは、 ブロ ッ ク は最後にはハード ウ ェ アを タ ーゲッ ト にし 、
Simulink のサン プル周期がハード ウ ェ アのク ロ ッ ク 周期を 作成する のに使用さ れる ためです)。
[DSP48] タブ
[Type] フィールドで [DSP48 Instruction] をオンにする と、 このタブが設定できる よ うにな り ます。
DSP48 の詳細は、 DSP48 ブ ロ ッ ク の説明を参照し て く だ さ い。
• [DSP48 operation] : 選択し た DSP48 命令を表示し ます。
82 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Constant
• [Operation select] : DSP48 命令を選択で き ます。 カ ス タ ム を選択する と 、z_mux +/-(yx_mux +
carry) フ ォーマ ッ ト の命令形式が可能なマス ク パ ラ メ ータ が表示されます。
• [Z mux] : DSP48 の加算器に対する Z ソースを {'0', 'C', 'PCIN', 'P','C', 'PCIN>>17',' P>>17'}
のいずれかか ら指定し ます。
• [Operand] : DSP48 の加算器で加算を実行する か、 減算を実行する か指定し ます。
• [YX muxes] : DSP48 の加算器に対する YX ソースを {'0','P', 'A:B', 'A*B', 'C', 'P+C', 'A:B+C' }
のいずれかか ら指定し ます。 [A:B] にする と 、 A[17:0] が B[17:0] と連結されて 36 ビッ トの値
が出力され、 DSP48 加算器の入力 と し て使用さ れます。
• [Carry input] : DSP48 の加算器に対する YX ソースを {'0', '1', 'CIN', '~SIGN(P or PCIN)',
'~SIGN(A:B or A*B)' ,. '~SIGND(A:B or A*B)'} のいずれかから指定し ます。 [~SIGN (P or
PCIN)] の場合は、 キ ャ リ ー ソースが [Z mux] の設定によ って P か PCIN のいずれかにな り、
[~SIGN (P or PCIN)] の場合は、キ ャ リ ー ソースが [Z mux] の設定によ って P か PCIN のいず
れかにな り 、 [~SIGND (A*B or A:B)] 場合は、 [~SIGN(A*B or A:B)] に遅延が追加されます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
このブロックでは、 ザイ リンクス LogiCORE は使用 されません。
付録 : DSP48 の制御命令形式
命令フ ィ ール ド 名 ロケーシ ョ ン ニーモニ ッ ク 説明
YX Mux op[3:0] 0 0
P DSP48 出力レ ジ ス タ
A:B 入力 A と B を連結 (A は MSB)
A*B 入力 A と B を乗算
C DSP48 の入力 C
P+C DSP48 の入力 C + P
Z Mux op[6:4] 0 0
A:B+C 入力 A と B の連結 + C レジスタ
PCIN PCOUT からの DSP48 カスケード
入力
P DSP48 出力レ ジ ス タ
C DSP48 の入力 C
PCIN>>17 17 個ダウ ンシフ ト されたカスケー
ド入力
P>>17 17 個ダウ ンシフ ト された DSP48
Operand op[7] + 加算
- 減算
出力レ ジ ス タ
System Generator for DSP リファレンス ガイド japan.xilinx.com 83
リリース 9.2.00 2007 年 8 月
R

R
命令フ ィ ール ド 名 ロケーシ ョ ン ニーモニ ッ ク 説明
Carry In op[8] 0 or 1 キャ リーインを 0 か 1 に設定
CIN ソースに cin を選択
'~SIGN(P or PCIN) P または PCIN の対称丸め
'~SIGN(A:B or A*B) A:B または A*B を対称丸め
'~SIGND(A:B or A*B) A:B または A*B を対称丸め (遅延
付き)
84 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Convert
Convert
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Data Types]、 [Math]、 [Index] ライブラ
リにリストされています。
ブロック パラ メータ
ザイ リンクスの Convert ブロ ッ クでは、 各入力サンプルが指定した演算タイプの値に
変換さ れます。 た と えば、 あ る数値を符号付き (2 の補数 ) または符号なしの値にでき
ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
このブロックの [Type] は、 ブロックのパラ メータ ダイアログ ボックスの共通オプションで説明さ
れる演算タ イ プ と 同じ です。
[Quantization]
量子化のエ ラーは、 小数点以下のビ ッ ト 数がその部分を表現する のに不十分な場合に発生し ます。
[Round] と [Truncate] というオプションがあります。 [Round] は丸め (最近似値への四捨五入。 同
等の近似値が 2 つある場合は、 0 から遠い方の値に丸めます)、 [Truncate] は切 り 捨て (LSB よ りも
右のビ ッ ト を削除) を実行し ます。
[Overflow]
オーバーフ ローのエ ラ ーは、 データ が表現可能な値の範囲外であ る場合に発生し ます。 オーバーフ
ローの場合、 [Saturate] (上限が最大の正の値、 下限が最小の負の値に飽和演算)、 [Wrap] (MSB よ
りも左のビットを削除)、 [Flag as error] (シミュレーション中に Simulink エラーとしてオーバーフ
ロー ) というオプションがあります。 [Flag as error] は、 シ ミ ュ レーシ ョ ンのみに使用でき ます。 生
成されるハードウェアは、 [Wrap] をオンにしたと き と同じにな り ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Pipeline for maximum performance] : ブ ロ ッ ク でレ イ テンシ値を使用し て、最大限の範囲まで
パイ プ ラ イ ン接続される よ う に し ます。 レイテンシは、選択したパイプライン オプシ ョ ンに基
づいて、 次の優先順で分散さ れます。
レイテンシ (パイプライン = 0) : 出力の遅延パ イ プ ラ イ ン
レイテンシ (パイプライン = 1) : 出力レ ジ ス タ、 サチュ レー ト 前のレ ジ ス タ、 量子化前のレ ジ
ス タ、 出力の遅延パイ プ ラ イ ン と し ての余剰レ イ テンシ
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 85
リリース 9.2.00 2007 年 8 月
R

R
Convolutional Encoder v3_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
ザイ リンクスの Convolutional Encoder ブ ロ ッ ク は、 たたみ込み符号のエン
コーダをインプ リ メ ン ト します。 通常 Viterbi デコーダ と併用され、 デジタ
ル通信シ ス テムで順方向誤 り 訂正 (FEC) を実行し ます。
値は リ ニア フィード フォワード シフ ト レジス タで、 次の図に示すよ う に、
各ビ ッ ト の入力データのモジュ ロ 2 の和を計算し てエン コード されます。
シフ ト レ ジ ス タ長は制約長で指定 さ れます。 たたみ込み符号では、 データ枠のどのビ ッ ト をモジ ュ
ロ 2 に加算する かが指定 さ れます。 ブロッ クを リセッ トする と、シフ ト レジスタが 0 に設定されま
す。 エン コーダのレー ト は、 入力ビ ッ ト 長の出力ビ ッ ト 長に対する比率です。 レー ト が 1/2 のエン
コーダか ら は、 各入力ビ ッ ト ご と に 2 ビ ッ ト が出力 さ れます。 同様に、 レー ト が 1/ 3 のエン コーダ
か ら は、 各入力ビ ッ ト ご と に 3 ビ ッ ト が出力 さ れます。
ブロック インターフェイス
このブロックには 2 ~ 4 個の入力ポー ト と 3 ~ 8 個の出力ポー ト があ り ます。 din ポー ト のデータ
型は UFix1_0 である必要があ り ます。 こ のデータ型を使用する と 、 エン コー ド さ れる値が許可さ れ
ます。 vin ポー ト は、din の値が有効かど う かを示し、 有効な値のみがエン コー ド さ れます。 出力ポー
ト dout1 ~ dout7 か ら は、 エン コー ド さ れたデータ が出力されます。 ポー ト dout1 は配列の最初の
符号、 dout2 は 2 番目の符号を出力し ます。 配列の符号の数によ ってエン コーダの出力レー ト が設
定され、 データ出力ポー ト の数が設定されます。 出力ポー ト vout は、 出力値が有効かど う かを示し
ます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Constraint length] : 制約長。 n+1 にな り ます (n はエン コーダに含まれる制約レジス タ長)。
• [Convolutional code array (octal)] : 8 進数のたたみ込み符号の配列。 出力レー ト は配列長で決
まります。 2 ~ 7 の符号を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
86 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Convolutional Encoder v3_0
System
Generator
ブロック
Convolutional
Encoder v3_0
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE Convolution Encoder コアが使用されます。
ザイ リンクス
LogiCORE
Convolutional
Encoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 87
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V3.0 • • • •
4 5
R

R
Convolutional Encoder v6_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
ザイ リンクスの Convolutional Encoder ブ ロ ッ ク は、 たたみ込み符号のエン
コーダをインプ リ メ ン ト します。 通常 Viterbi デコーダ と併用され、 デジタ
ル通信シ ス テムで順方向誤 り 訂正 (FEC) を実行し ます。
値は リ ニア フィード フォワード シフ ト レジス タで、 次の図に示すよ う に、
各ビ ッ ト の入力データのモジュ ロ 2 の和を計算し てエン コード されます。
シフ ト レ ジ ス タ長は制約長で指定 さ れます。 たたみ込み符号では、 データ枠のどのビ ッ ト をモジ ュ
ロ 2 に加算する かが指定 さ れます。 ブロッ クを リセッ トする と、シフ ト レジスタが 0 に設定されま
す。 エン コーダのレー ト は、 入力ビ ッ ト 長の出力ビ ッ ト 長に対する比率です。 レー ト が 1/2 のエン
コーダか ら は、 各入力ビ ッ ト ご と に 2 ビ ッ ト が出力 さ れます。 同様に、 レー ト が 1/ 3 のエン コーダ
か ら は、 各入力ビ ッ ト ご と に 3 ビ ッ ト が出力 さ れます。
ブロック インターフェイス
このブロックには 2 ~ 4 個の入力ポー ト と 3 ~ 8 個の出力ポー ト があ り ます。 din ポー ト のデータ
型は UFix1_0 である必要があ り ます。 こ のデータ型を使用する と 、 エン コー ド さ れる値が許可さ れ
ます。 vin ポー ト は、 din に示された値が有効であ る こ と を表し ます。 有効な値のみがエン コー ド さ
れます。 出力ポー ト dout1 ~ dout7 か ら は、エン コー ド さ れたデータが出力されます。 ポー ト dout1
は配列の最初の符号、 dout2 は 2 番目の符号を出力し ます。 配列の符号の数に よ ってエン コーダの
出力レー ト が設定され、 データ出力ポー ト の数が設定 さ れます。 出力ポー ト vout は、 出力値が有効
かど うかを示します。
ブロック パラ メータ ダイアログ ボックス
次の図は、 ブロ ッ ク のパラ メ ータ ダイアログ ボックスを示しています。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Constraint length] : 制約長。 n+1 にな り ます (n はエン コーダに含まれる制約レジス タ長)。
• [Convolutional code array (octal)] : 8 進数のたたみ込み符号の配列。 出力レー ト は配列長で決
まります。 2 ~ 7 の符号を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
88 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Convolutional Encoder v6_0
System
Generator
ブロック
Convolutional
Encoder v6_0
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE Convolution Encoder コアが使用されます。
ザイ リンクス
LogiCORE
Convolutional
Encoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 89
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V6.0 • • • •
R

Counter
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Math]、 [Index] ライブ
ラリにリストされています。
ザイ リ ンクスの Counter ブロッ クは、 フ リー ランニング カウンタ、 またはアップ カウ
ンタ、 ダウン カウンタ、 アップ / ダウン カウンタなどのカウント制限のあるカウンタ
をインプリ メント します。 カ ウ ン タの出力は、 符号付き ま たは符号な し の固定小数点の
値で指定で き ます。
フリー ランニング カウンタは、 FPGA ハー ド ウ ェ アの中で も コ ス ト が一番安価です。 フ リー ラン
ニングのアップ カウンタ、 ダウン カウンタ、 アップ/ダウン カウンタは、 このブロックの [Provide
load port] をオンにして、 その出力に din 入力ポー ト の値を読み込むよ う に も設定で き ます。
フリー ランニングのアップ カ ウ ン タ の出力は、 次の よ う に計算さ れます。
n は、 カ ウ ン タのビ ッ ト 数を示し ています。 フ リー ランニングのダウン カウンタの場合は、加算を
減算に置き換えて計算し ます。
フリー ランニングのアップ/ダウン カ ウ ン タ の場合、 入力ア ッ プ ポー ト が 1 の場合は加算、 0 の場
合は減算が実行されます。
カウント制限のあるカウンタは、 フリー ランニング カウンタとコンパレータを組み合わせてイン
プリ メントします。 カ ウ ン ト 制限のあ る カ ウ ン タ の出力精度は、 64 ビッ トにのみ制限されていま
す。 こ の タ イ プのカ ウ ン タは、 最初 と 最後の値の差を調度半分に分割する [Step] 値を設定する と、
最初と最後の値の間に割 り 込むよ う に設定でき ます。
カウント制限のあるアップ カ ウ ン タの出力は、 次の よ う に計算 さ れます。
カウント制限のあるダウン カ ウ ン タの場合は、 加算を減算に置き換えて計算し ます。 カウント制限
のあるアップ/ダウン カ ウ ン タ の場合、 入力ポー ト up が 1 の場合は加算、 0 の場合は減算が実行さ
れます。
load ポー ト が付いたフ リ ー ランニングのアップ カ ウ ン タ の出力は、 次の よ う に計算されます。
n は、 カ ウ ン タのビ ッ ト 数を示し ています。 ダウン カ ウ ン タの場合は、 加算を減算に置き換えて計
算します。
90 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Counter
System
Generator
ブロック
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Counter type] : カ ウ ン ト 制限のあ る カ ウ ン タ ま たはフ リ ー ランニングのカウンタのどちらか
を指定します。
• [Number of bits] : ブロックの出力のビッ ト数を指定します。
• [Binary point] : ブロッ クの出力の 2 進小数点の位置を指定し ます。
• [Output type] : ブロ ッ クの出力を符号付きにするか符号なしにするか指定します。
• [Initial value] : 最初に出力される値を指定し ます。
• [Count to value] : 最後の値を指定し ます。 こ の値に よ り 、 カ ウ ン ト 制限のあ る カ ウ ン タは リ
セッ ト されます。 Inf は、 指定された精度で表現可能な最大出力を示し ます。 この値は、 最初の
値と同じにはできません。
• [Step] : インクリメント値またはデクリメント値を指定します。
• [Count direction] : カウント方向 (アップまたはダウン) を指定する か、 オプシ ョ ンの入力ポー
ト up でカウンタの方向を指定します (アップ/ダ ウ ン を選択し た場合)。
• [Provide load port] : オンにする と、 ブロ ッ クが load と din ポー ト の付いたフ リ ー ランニング
のロード カウンタとして動作します。 load ポー ト は、 フ リ ー ランニング カウンタの場合にの
み使用で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE Counter コアが使用されます。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 91
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
Counter Binary Counter V7.0 • • • • •
4 5
Binary Counter V9.1 • • •
R

DAFIR v9_0
R
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンクスの DAFIR ブ ロ ッ ク は、 分散演算タ イ プの FIR (Finite Impulse Response)
デジタル フ ィ ルタ、 ま たは同一の FIR フィルタ ( マルチチャネル モード ) のバン ク を
インプリ メント します。
N タップ フィルタは、h(0)、h(1)、....、h(n-1) のよ うに N 個のフ ィ ルタ係数 (またはタッ
プ) で定義されます。 h(i) はそれぞれザ イ リ ン ク スの固定小数点の値にな り ます。 このフィルタ ブ
ロ ッ ク では、 ザ イ リ ン ク スの固定小数点のデータ サンプルのス ト リーム (x(0)、 x(1)、 ...) を受信し、
n で出力を計算し ます。
ブロック インターフェイス
FIR ブロ ッ ク には、1 ~ 8 つのデータ チャネルと 複数のオプショ ンのポート を含める こ と ができます。
• vin : xn シンボルが有効か無効かを示し ます。 デシ メーシ ョ ン FIR フ ィ ルタ の場合、vin ポー ト
のステートは間引きされるサンプル グループすべてに合わせる必要があ り ます。 つま り 、 N ず
つの vin のサンプル グループ (N はデシ メ ーシ ョ ン係数) では、 すべて 1 かすべて 0 のいずれ
かにする必要があ り ます。 サンプル グループは、 シ ミ ュ レーシ ョ ンの開始時点 (t=0) から揃え
られます。
• vout : yn シンボルが有効か無効かを示し ます。
• rfd : ブ ロ ッ ク が新しいデータ を受信で き る状態かど う かを示し ます。 このポートは、 入力ポー
ト xn と同じデータ レー ト でブール信号を駆動し ます。 こ の信号は、 シ ミ ュ レーシ ョ ンの開始
時にアサー ト され、リ ロード サイクルが開始されるまでアサート されたまま (true) です。 rfd 信
号はロー ド 信号がアサー ト さ れる と 、 すぐ後のサイ ク ルで Low にな り ます。 rfd 信号はブ ロ ッ
クがリ ロード シーケンスを終了する と、 再びアサー ト されます。 使用で き る のは、 係数を リ
ロード していると きか、 シリアル入力が選択されたと きです。
• sel_in : シ リ アル入力が選択された場合、 現在のフ ィ ルタ の入力チ ャ ネル数を示し ます。
• sel_out : シ リ アル入力が選択さ れた場合、 現在のフ ィ ルタ の出力チ ャ ネル数を示し ます。
92 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DAFIR v9_0
係数の リ ロー ド
DA FIR フィルタには、係数をリロードするためのポートをオプションで含めることができます。 リ
ロード シーケ ン スが開始 さ れる と 、 フ ィ ル タは新し いデータ入力サンプルを受信する のを停止し、
新しいフ ィルタ係数を受信し始めます。 この新しい係数がすべて書き込まれると、 フィルタは係数
を処理し、 必要な内部データ構造を初期化し ます。 リ ロード に必要な時間は、 フ ィ ルタの長さ と タ
イプによって異なります。 リロード シーケンスが終了する と、 フ ィ ルタはオン ラ イ ン状態に戻 り、
新し い入力データ サンプルの受信を続行します。 リロード シーケンス と フ ィルタの リ ロード時間
の詳細は、 FIR コ アのデータ シー ト を参照し て く だ さ い。 次の図は、 リ ロード シーケンスのタ イ ミ
ング例です。
係数の リ ロー ド 用のオプシ ョ ン ポー ト
coef : 新しいフ ィルタ係数はこのポート を介してブロ ッ クに書き込まれます。 coef ポー ト のビ ッ ト
数や 2 進小数点は、 指定し た係数ビ ッ ト 数 と 係数 2 進小数点 と 同じにな り ます。 このポートは、 入
力ポー ト xn と同じデータ レー ト で駆動さ れる必要があ り ます。
coef_we : coef ポート のデータがブロ ッ クに書き込まれるタ イ ミ ングを制御する書き込みイネーブ
ル信号です。 このポートは、 リ ロード サイ クルが開始し た後に、 新しい係数がフ ィ ルタに書き込ま
れる タ イ ミ ング を決定し ます。 最初の新し い係数は、 ロー ド 信号がアサー ト さ れた後のサ イ ク ルで
フィルタに書き込めるようになります。 このポートは、 入力ポート xn と同じデータ レー ト のブー
ル信号で駆動される必要があ り ます。
load : load ポー ト がアサー ト される と (true になる と)、係数の リ ロ ー ド シーケ ン スが開始 さ れます。
load 信号は 1 サ イ ク ル間送信される必要があ り 、 リ ロー ド シーケンス中の次のアサー ト で、 リ ロー
ド プロセスが再開されます。 このポートは、 入力ポート xn と同じデータ レート のブール信号で駆
動される必要があ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 93
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ ダイアログ ボックス
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Coefficients] : フィルタ係数のベクタで、MATLAB ワー ク スペースの変数か ら算出し た り 、
MATLAB で代わ り に計算する こ と も で き ます。 System Generator のチュー ト リ アルの例も参
照してください。
• [Structure] : ザイ リ ンクス Smart-IP FIR コアの推奨インプリ メンテーションは、フィルタ タッ
プ シーケ ン スの構造に よ って異な り ます。 [Inferred from Coefficients]、[None]、[Symmetric]、
[Negative Symmetric]、 [Half-Band Filter]、 [Interpolate FIR] のいずれかを選択で き ます。
• [Number of bits (always signed)] : フ ィ ルタ の係数を表すのに使用さ れる ビ ッ ト 数を入力し ま
す。
• [Binary point] : フ ィ ルタ の係数を表すのに使用さ れる小数点以下のビ ッ ト 数を入力し ます。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
• [Number of channels] : 1 ~ 8 を選択し ます。 マルチチャネル フ ィ ルタ の場合は、多相機能がサ
ポー ト されていないので、 フ ィ ルタはシングル レー ト にする必要があ り ます。 チャネルをシリ
アルで処理する コ アの場合、 System Generator は必要なスループ ッ ト にする ため、 チャ ネル数
と同じ係数でコアをオーバークロックにします。 制御ロ ジ ッ ク のオーバーヘ ッ ド を削減する に
は、 ブロ ッ ク の有効ビ ッ ト がすべての入力で一致し ている必要があ り ます。
• [Serial input] : チ ャ ネル数が複数あ る場合、 フ ィ ルタへの入力をシ リ アル (時分割多重) または
パ ラ レルのいずれかにで き ます。
• [Polyphase behavior] : デシ メーシ ョ ン、 イ ンターポレーシ ョ ン、シングル レー ト か ら該当する
ものを選択します。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
94 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DAFIR v9_0
System
Generator
ブロック
ザイリンクス LogiCORE
このブロックでは、常にザイ リンクス LogiCORE Distributed Arithmetic FIR Filter コアが使用され
ます。
Simulink モデルはサンプル入力/サンプル出力ベース で動作し ますが、 こ の コ アではオーバーク
ロ ッ ク に よ る シ リ アル演算を使用で き ます。 この場合、レイテンシは追加されますが、フィルタに
必要なハー ド ウ ェ アは削減で き ます。 フィルタ モード と パラ メータの詳細は、 このコアのデータ
シー ト を参照し て く だ さ い。
ザイ リンクス
LogiCORE
DAFIR v9_0 Distributed
Arithmetic FIR
Filter
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 95
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V9.0 • • • • •
4 5
R

R
DDS Compiler v1_1
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンクスの DDS Compiler v1_1 ブロックは、 ダイレク ト デジタル シンセサイ
ザで、 NCO (Numerically Controlled Oscillator ) と も呼ばれます。 このブロックで
は、 ル ッ ク ア ッ プ テーブルを使用し てサ イ ン波が生成さ れます。 ルッ クアップ テー
ブルでマ ッ プ さ れた位相は、 デジ タル積分器 ( アキュムレータ ) で出力波形に さ れま
す。
DDS を理解する には、 ブ ロ ッ ク がどの よ う に FPGA ハード ウ ェ アにイ ンプ リ メ ン ト されるかを知
る必要があ り ます。 次の図は、 ザイ リ ン ク ス LogiCORE の高位レベルを示し た ものです。 位相増分
と 位相オフセ ッ ト は定数 と し て定義で き る ほか、 オプシ ョ ンの入力ポー ト を介し てダ イ ナ ミ ッ ク に
設定する こ と も で き ます。 これらの値は、 サンプルごとのサイクルで定義されます。 たとえば、 位
相増分が 1/10 の場合は、サンプル 10 サイクルで 1 つのサ イ ン波が終了する こ と を示し ます。 位相
増分が累積 さ れる と 、 位相オフセ ッ ト が結果に追加さ れます。 ディザリングが使用されると、 量子
化の前にデ ィ ザ リ ング シーケンス (量子化器か ら の位相エ ラーを回避する ためのシーケン ス) が追
加されます。 こ の後、量子化さ れた値を使用し てサ イ ン/コサイン ルックアップ テーブルにイ ンデッ
ク スが付け られ、 位相空間が時間にマ ッ プ さ れます。
96 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DDS Compiler v1_1
ブロック インターフェイス
DDS Compiler v1_1 ブロックには、 次のよ うなポートがあり ます。
• channel (入力) : 4 ビ ッ ト 幅の入力ポー ト で、下位の LogiCORE の A 入力ポー ト の LSB 4 ビッ
トにマップされます。 こ の入力ポー ト では、 現在の入力 (出力) が接続されるチャネルが指定さ
れます。
• data : 時分割のデータ バスです。 こ のポー ト は、 プ ロ グ ラ マブルなオフセ ッ ト 周波数 メ モ リ お
よびプログラマブルな位相オフセット メモリに値を送信するために使用されます。 下位の
LogiCORE の DATA バスにマップされます。
• we : 書き込みイ ネーブルです。 オフセ ッ ト 周波数 メ モ リ と プ ロ グ ラ マブル周波数 メ モ リ のいず
れか、 ま たは両方に対し て書き込みを イ ネーブルに し ます。 どちらのメモリに書き込まれるか
は、 sel ポー ト の値によ って決ま り ます。
• sel : セレク ト ポー ト です。 下位の LogiCORE の A 入力バスの MSB にマップされます。 デー
タ をオフセ ッ ト 周波数 メ モ リ (PINC) に書き込むか、 位相オフセ ッ ト メモリ (POFF) に書き込
むかを選択し ます。 sel が 0 で we が 1 の場合、データはオフセ ッ ト 周波数 メ モ リ に書き込まれ
ます。 sel が 1 で we も 1 の場合、 データは位相オフセ ッ ト メモリに書き込まれます。
• en : ユーザー イネーブルです。 1 の場合、 ブ ロ ッ ク がア ク テ ィ ブにな り ます。 下位の
•
LogiCORE の CE ポー ト にマ ップされます。
rst : 同期 リ セ ッ ト です。 1 の場合、 ブ ロ ッ ク の内部 メ モ リ が リ セ ッ ト さ れます。 下位の
LogiCORE の SCLR (同期ク リ ア) 入力にマ ッ プ さ れます。
• sin : サイ ン出力の値です。 下位の LogiCORE の SINE 出力にマ ッ プ さ れます。
• cos : コサイ ン出力の値です。 下位の LogiCORE の COSINE 出力にマ ッ プ さ れます。
• rdy : アクティブ High で出力データ が準備で き てい る かど う かを示し ます。 出力サンプルが有
効になった こ と を示し ます。
• rfd : アクティブ High でデータが準備できているかど う かを示し ます。 多くのザイ リンクス
LogiCORE に含まれるデータ フ ロー制御信号です。 DDS のコンテンツは、 ほかの LogiCORE
コアと合わせるためだけに提供されます。 このオプションのポートは、 常に VCC に接続され
ます。
• channel (出力) : チャネルのインデックスです。 下位のコアがマルチチャネル用にコンフィギュ
レーシ ョ ン さ れてい る場合に、 どのチ ャ ネルが出力で使用可能なのかを示し ます。 これは、 符
号なしの値にな り ます。 幅は [Basic] タブの [Output frequency array (MHZ)] で指定し たチャ
ネル数で決ま り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 97
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [DDS clock rate (MHz)] : DDS コ アに提供さ れる ク ロ ッ ク の周波数を指定し ます。
• [Spurious free dynamic range (dB)] : DDS 出力で生成さ れる 帯域外ノ イ ズに必要な周波数ド メ イ
ン を 定義し ま す。 範囲は、 ス プリ アス 抑制の 16dB ~ 115dB です。 SFDR 値が 102dB 以上の場
合、 イ ン プリ メ ン テーショ ンでエン ベデッ ド 乗算器が必要になる テイ ラ ー展開が使用さ れま す。
• [Frequency resolution (Hz)] : 同調周波数の粒度を指定し ます。
• [Output Function] : サ イ ン、 コ サ イ ン、 またはその両方など、 ブ ロ ッ ク が計算する関数を指定
します。
• [Negative sine] : サイン出力をネゲート します。
• [Negative cosine] : コ サ イ ン出力をネゲー ト し ます。
• [Output frequency] の [Type] : 出力周波数を [Fixed] にするか [Programmable] にするか指定
します。 [Programmable] を選択する と 、 channel、 data、 we 入力ポー ト がブ ロ ッ ク に追加さ れ
ます。
• [Output frequency array (MHz)] : チャ ネルご と に独立し た周波数を配列に入力で き ます。
• [Phase Offset] の [Type] : 位相オフセ ッ ト を [Fixed]、 [Programmable]、 [None] のいずれかに
指定し ます。 [Programmable] を選択する と 、 channel、 data、 we 入力ポー ト がブ ロ ッ ク に追加
されます。
• [Phase offset angle array] : チ ャ ネルご と に独立し たオフセ ッ ト を配列に入力で き ます。 入力し
た値は、 2π ラジアンで乗算されます。 [Phase Offset] の [Type] を [Fixed] にした場合にのみ設
定でき ます。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
• [Noise Shaping] : 位相デ ィ ザ リ ング またはテ イ ラー展開のど ち ら を使用し て イ ンプ リ メ ンテー
ションするかを指定します。 [Auto] にする と 、 最適な方が自動的に選択 さ れます。 デフォル ト
は [None] です。
• [Provide channel port] : 現在の出力サンプルが対応するチ ャ ネルがどれかを示す出力チ ャ ネル
ポー ト が含まれます。
• [Provide rfd port] : アクティブ High でデータが準備できているかど う かを示し ます。 rfd は、多
くのザイリンクス LogiCORE コアに含まれるデータ フ ロー制御信号です。 DDS のコンテンツ
は、 ほかの LogiCORE ベース の コ ア と 合わせる ためだけに提供 さ れます。 このオプショ ンの
ポー ト は、 常に VCC に接続されます。
• [Provide rdy port] : アクティブ High で出力データ が準備で き てい る かど う かを示し ます。 出
力サンプルが有効になった こ と を示し ます。
98 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DDS Compiler v1_1
System
Generator
ブロック
DDS Compiler
v1_1
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Memory type] : ブ ロ ッ ク を イ ンプ リ メ ン ト する のに分散 メ モ リ を使用する か、ブ ロ ッ ク RAM
メ モ リ を使用する かを指定し ます。 デフ ォル ト は分散 メ モ リ に設定さ れています。
• [DSP48 Use] : [Maximal] にする と、最大のパフ ォーマン スにする ために DSP48 が使用されま
す。
• [Latency configuration] : [Auto] にする と 、 最大パフ ォーマン スにするためにコ アがパイプラ
イ ン接続され、 コ アには高いレー ト の ク ロ ッ ク が供給で き る よ う にな り ます。
• [Accumulator latency] : 位相アキュムレータのレイテンシを 0 か 1 に指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE DDS Compiler v1.1 コアが使用されます。
ザイ リンクス
LogiCORE
DDS Compiler
v1_1
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 99
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V4.1 • • •
4 5
R

R
DDS Compiler v2_0
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンク ス の DDS Compiler v2_0 ブロ ッ ク は、 ダイ レク ト デジタ ル シンセサイザ
で、 NCO (Numerically Controlled Oscillator ) と も 呼ばれま す。 このブロックでは、
ルッ ク アッ プ テーブルを 使用し てサイ ン 波が生成さ れま す。 ルッ ク アッ プ テーブルで
マッ プさ れた位相は、 デジタ ル積分器 ( アキュムレータ ) で出力波形にさ れま す。
DDS を理解する には、 ブ ロ ッ ク がどの よ う に FPGA ハー ド ウ ェ アにイ ンプ リ メ ン ト
されるかを知る必要があり ます。 次の図は、ザイ リ ン ク ス LogiCORE の高位レベルを示し た もので
す。 位相増分 と 位相オフセ ッ ト は定数 と し て定義で き る ほか、 オプシ ョ ンの入力ポー ト を介し てダ
イ ナ ミ ッ ク に設定する こ と も で き ます。 これらの値は、サンプルごとのサイクルで定義されます。 た
と えば、 位相増分が 1/10 の場合は、 サンプル 10 サイクルで 1 つのサ イ ン波が終了する こ と を示し
ます。 位相増分が累積 さ れる と 、 位相オフセ ッ ト が結果に追加さ れます。 ディザリングが使用され
る と 、 量子化の前にデ ィ ザ リ ング シーケンス (量子化器か ら の位相エ ラーを回避) が追加されます。
こ の後、 量子化された値を使用し てサ イ ン/コサイン ルッ クアップ テーブルにインデッ ク スが付け
られ、 位相空間が時間にマ ッ プ さ れます。
100 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DDS Compiler v2_0
ブロック インターフェイス
DDS Compiler v2_0 ブロックには、 次のよ うなポートがあり ます。
入力ポー ト
• channelsel : 4 ビ ッ ト 幅の入力ポー ト で、 下位の LogiCORE の A 入力ポー ト の LSB 4 ビッ ト
にマ ップされます。 こ の入力ポー ト では、 現在の入力 (出力) が接続されるチャネルが指定され
ます。
• data : 時分割のデータ バスです。 こ のポー ト は、 プ ロ グ ラ マブルなオフセ ッ ト 周波数 メ モ リ お
よびプログラマブルな位相オフセット メモリに値を送信するために使用されます。 下位の
LogiCORE の DATA バスにマップされます。
• we : 書き込みイ ネーブルです。 オフセ ッ ト 周波数 メ モ リ と プ ロ グ ラ マブル周波数 メ モ リ のいず
れか、 ま たは両方に対し て書き込みを イ ネーブルに し ます。 どちらのメモリに書き込まれるか
は、 sel ポー ト の値によ って決ま り ます。 下位の LogiCORE の WE ポー ト にマ ップされます。
• sel : セレク ト ポー ト です。 下位の LogiCORE の A 入力バスの MSB にマップされます。 デー
タ をオフセ ッ ト 周波数 メ モ リ (PINC) に書き込むか、 位相オフセ ッ ト メモリ (POFF) に書き込
むかを選択し ます。 sel が 0 で we が 1 の場合、データはオフセ ッ ト 周波数 メ モ リ に書き込まれ
ます。 sel が 1 で we も 1 の場合、 データは位相オフセ ッ ト メモリに書き込まれます。
• en : ユーザー イネーブルです。 1 の場合、 ブ ロ ッ ク がア ク テ ィ ブにな り ます。 下位の
•
LogiCORE の CE ポー ト にマ ップされます。
rst : 同期 リ セ ッ ト です。 1 の場合、 ブ ロ ッ ク の内部 メ モ リ が リ セ ッ ト さ れます。 下位の
LogiCORE の SCLR (同期ク リ ア) 入力にマ ッ プ さ れます。
出力ポー ト
• sin : サイ ン出力の値です。 下位の LogiCORE の SINE 出力にマ ッ プ さ れます。
• cos : コサイ ン出力の値です。 下位の LogiCORE の COSINE 出力にマ ッ プ さ れます。
• rdy : アクティブ High で出力データ が準備で き てい る かど う かを示し ます。 出力サンプルが有
効になった こ と を示し ます。
• rfd : アクティブ High でデータが準備できているかど う かを示し ます。 多くのザイ リンクス
LogiCORE に含まれるデータ フ ロー制御信号です。 DDS のコンテンツは、 ほかの LogiCORE
コアと合わせるためだけに提供されます。 このオプションのポートは、 常に VCC に接続され
ます。
• channel : チャネルのインデックスです。 下位のコアがマルチチャネル用にコンフィギュレー
シ ョ ン さ れてい る場合に、 どのチ ャ ネルが出力で使用可能なのかを示し ます。 これは、 符号な
しの値になります。 幅は [Basic] タブの [Output frequency array (MHZ)] で指定したチャネル
数で決ま り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 101
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [DDS clock rate (MHz)] : DDS コ アに提供さ れる ク ロ ッ ク の周波数を指定し ます。
• [Spurious free dynamic range (dB)] : DDS 出力で生成さ れる 帯域外ノ イ ズに必要な周波数ド メ イ
ン を 定義し ま す。 範囲は、 ス プリ アス 抑制の 16dB ~ 115dB です。 SFDR 値が 102dB 以上の場
合、 イ ン プリ メ ン テーショ ンでエン ベデッ ド 乗算器が必要になる テイ ラ ー展開が使用さ れま す。
• [Frequency resolution (Hz)] : 同調周波数の粒度を指定し ます。
• [Output Function] : サ イ ン、 コ サ イ ン、 またはその両方など、 ブ ロ ッ ク が計算する関数を指定
します。
• [Negative sine] : サイン出力をネゲート します。
• [Negative cosine] : コ サ イ ン出力をネゲー ト し ます。
• [Output frequency] の [Type] : 出力周波数を [Fixed] にするか [Programmable] にするか指定
します。 [Programmable] を選択する と 、 channel、 data、 we 入力ポー ト がブ ロ ッ ク に追加さ れ
ます。
• [Output frequency array (MHz)] : チャ ネルご と に独立し た周波数を配列に入力で き ます。
• [Phase Offset] の [Type] : 位相オフセ ッ ト を [Fixed]、 [Programmable]、 [None] のいずれかに
指定し ます。 [Programmable] を選択する と 、 channel、 data、 we 入力ポー ト がブ ロ ッ ク に追加
されます。
• [Phase offset angle array] : チ ャ ネルご と に独立し たオフセ ッ ト を配列に入力で き ます。 入力し
た値は、 2π ラジアンで乗算されます。 [Phase Offset] の [Type] を [Fixed] にした場合にのみ設
定でき ます。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
• [Noise Shaping] : 位相デ ィ ザ リ ング またはテ イ ラー展開のど ち ら を使用し て イ ンプ リ メ ンテー
ションするかを指定します。 [Auto] にする と 、 最適な方が自動的に選択 さ れます。 デフォル ト
は [None] です。
• [Provide channel port] : 現在の出力サンプルが対応するチ ャ ネルがどれかを示す出力チ ャ ネル
ポー ト が含まれます。
• [Provide rfd port] : アクティブ High でデータが準備できているかど う かを示し ます。 rfd は、多
くのザイリンクス LogiCORE コアに含まれるデータ フ ロー制御信号です。 DDS のコンテンツ
は、 ほかの LogiCORE ベース の コ ア と 合わせる ためだけに提供 さ れます。 このオプショ ンの
ポー ト は、 常に VCC に接続されます。
• [Provide rdy port] : アクティブ High で出力データ が準備で き てい る かど う かを示し ます。 出
力サンプルが有効になった こ と を示し ます。
102 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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DDS Compiler v2_0
System
Generator
ブロック
DDS Compiler
v2_0
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Memory type] : ブ ロ ッ ク を イ ンプ リ メ ン ト する のに分散 メ モ リ を使用する か、ブ ロ ッ ク RAM
メ モ リ を使用する かを指定し ます。 デフォル ト ではブロ ッ ク RAM がインプリ メン ト されま
す。
• [DSP48 Use] : [Maximal] にする と、最大のパフ ォーマン スにする ために DSP48 が使用されま
す。
• [Latency configuration] : [Auto] にする と 、 最大パフ ォーマン スにするためにコ アがパイプラ
イ ン接続され、 コ アには高いレー ト の ク ロ ッ ク が供給で き る よ う にな り ます。
• [Accumulator latency] : 位相アキュムレータのレイテンシを 0 か 1 に指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE DDS Compiler v2.0 コアが使用されます。
ザイ リンクス
LogiCORE
DDS Compiler
v2_0
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 103
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3A
DSP
1、 E
II、
II Pro
V4.1 • • •
4 5
R

DDS v4_0
R
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンクスの DDS ブロッ クは、 ダイレク ト デジタル シンセサイザで、 NCO
(Numerically Controlled Oscillator ) と も呼ばれます。 このブロックでは、ルックアッ
プ テーブルを使用し てサ イ ン波が生成さ れます。 ルッ クアップ テーブルでマップされ
た位相は、 デジ タル積分器 ( アキュムレータ ) で出力波形に さ れます。
DDS を理解する には、ブ ロ ッ ク がどの よ う に FPGA ハー ド ウ ェ アにイ ンプ リ メ ン ト さ
れるかを知る必要があり ます。 次の図は、 ザイ リ ン ク ス LogiCORE の高位レベルを示し たもので
す。 位相増分 と 位相オフセ ッ ト は定数 と し て定義で き る ほか、 オプシ ョ ンの入力ポー ト を介し てダ
イ ナ ミ ッ ク に設定する こ と も で き ます。 これらの値は、サンプルごとのサイクルで定義されます。 た
と えば、 位相増分が 1/10 の場合は、 サンプル 10 サイクルで 1 つのサ イ ン波が終了する こ と を示し
ます。 位相増分が累積 さ れる と 、 位相オフセ ッ ト が結果に追加さ れます。 ディザリングが使用され
る と 、 量子化の前にデ ィ ザ リ ング シーケンス (量子化器か ら の位相エ ラーを回避) が追加されます。
こ の後、 量子化された値を使用し てサ イ ン/コサイン ルッ クアップ テーブルにインデッ ク スが付け
られ、 位相空間が時間にマ ッ プ さ れます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Function] : ブ ロ ッ ク で計算される関数を指定し ます。
• [Negative sine] : サインポートからの出力がネゲート されます。
• [Negative cosine] : コ サ イ ンポー ト か ら の出力がネゲー ト さ れます。
• [Output width] : 出力信号のビ ッ ト 数、 4 ~ 32 にする必要があ り ます。
• [Phase Increment] の [Type] : Δθ を定数にするかレジスタにするか指定します。 レジスタにす
る と 、 ブ ロ ッ ク のオプシ ョ ンのポー ト が使用さ れます。
104 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DDS v4_0
System
Generator
ブロック
• [Normalized phase increment] : 位相増分定数 (2π の乗算) を指定し ます。 ビッ ト数は、 次のい
ずれかの方法で決ま り ます。 増分タ イ プに [Register] を選択する と 、 ビ ッ ト 数はデータ ポー ト
の幅に設定され、 [Constant] を選択する と 、 位相増分の値か ら推論 さ れます。
• [Phase Offset] の [Type] : 位相オフセ ッ ト を [Constant]、 [Register]、 [None] のいずれかに指定
します。 レ ジ ス タ にする と 、 ブ ロ ッ ク のオプシ ョ ンのポー ト が使用さ れます。
• [Normalized phase increment] : 位相オフ セッ ト 定数 (2π の乗算) を指定します。 ビット 数は、次の
いずれかの方法で決ま り ま す。 オフセッ ト タイプに [Register] を 選択する と 、 ビ ッ ト 数はデータ
ポート の幅に設定さ れ、 [Constant] を 選択する と 、 位相オフ セッ ト の値から 推論さ れま す。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
• [Lookup table input width] : サイン/コサイン ルッ クアップ テーブルに入れるア ド レ ス ビッ ト
の数を指定し ます。 値は、 最低で も 3 にする必要があ り ます。 この幅は、 min(a,b) 以下にする
必要があ り ます。 こ の場合、 a はアキュムレータ幅、 b は 16 (ブロック RAM が使用される場
合) か 10 (分散 RAM が使用される場合) にな り ます。
• [Accumulator latency] : 位相アキュムレータのレイテンシを 0 か 1 に指定し ます。
• [Accumulator width] : 位相アキ ュ ム レータの幅を指定し ます。 値は、 3 ~ 32 にする必要があ
ります。
• [Use phase dithering] : オンにする と 、 位相アキ ュ ム レータの結果にデ ィ ザ リ ング シーケンス
が追加されます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Memory type] : ブ ロ ッ ク を イ ンプ リ メ ン ト する のに分散 メ モ リ を使用する か、ブ ロ ッ ク RAM
メ モ リ を使用する かを指定し ます。
• [Pipeline for maximum performance] : オンにする と 、最大限にパイ プ ラ イ ン さ れた イ ンプ リ メ
ンテーショ ンになり ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE DDS DDS v4.0 コアが使用されます。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 105
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3A
DSP
1、 E
DDS v4_0 DDS V4.0 • • •
II、
II Pro
4 5
R

DDS v5_0
R
ブロック ポー ト
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンクスの DDS ブロッ クは、 ダイレク ト デジタル シンセサイザで、 NCO
(Numerically Controlled Oscillator ) と も呼ばれます。 このブロックでは、ルックアッ
プ テーブルを使用し てサ イ ン波が生成さ れます。 ルッ クアップ テーブルでマップされ
た位相は、 デジ タル積分器 ( アキュムレータ ) で出力波形に さ れます。
DDS を理解する には、ブ ロ ッ ク がどの よ う に FPGA ハー ド ウ ェ アにイ ンプ リ メ ン ト さ
れるかを知る必要があり ます。 次の図は、 ザイ リ ン ク ス LogiCORE の高位レベルを示し たもので
す。 位相増分 と 位相オフセ ッ ト は定数 と し て定義で き る ほか、 オプシ ョ ンの入力ポー ト を介し てダ
イ ナ ミ ッ ク に設定する こ と も で き ます。 これらの値は、サンプルごとのサイクルで定義されます。 た
と えば、 位相増分が 1/10 の場合は、 サンプル 10 サイクルで 1 つのサ イ ン波が終了する こ と を示し
ます。 位相増分が累積 さ れる と 、 位相オフセ ッ ト が結果に追加さ れます。 ディザリングが使用され
る と 、 量子化の前にデ ィ ザ リ ング シーケンス (量子化器か ら の位相エ ラーを回避) が追加されます。
こ の後、 量子化された値を使用し てサ イ ン/コサイン ルッ クアップ テーブルにインデッ ク スが付け
られ、 位相空間が時間にマ ッ プ さ れます。
この DDS ブロックには、 次のポートが含まれます。
• channel : 現在の入力 (出力) が接続されるチャネルを指定し ます。 channel 入力ポー ト は、DDS
v5 コアの A 入力ポー ト の LSB 4 ビットにマップされます。
106 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DDS v5_0
ブロック パラ メータ
• data : 時分割のデータ バスです。 こ のポー ト は、 プ ロ グ ラ マブルなオフセ ッ ト 周波数 メ モ リ お
よびプ ロ グ ラ マブルな位相オフセ ッ ト メ モ リ に値を送信する ために使用されます。
• we : 書き込みイ ネーブルです。 オフセ ッ ト 周波数 メ モ リ と プ ロ グ ラ マブル周波数 メ モ リ のいず
れか、 ま たは両方に対し て書き込みを イ ネーブルに し ます。 どちらのメモリに書き込まれるか
は、 sel ポー ト の値によ って決ま り ます。
• sel : セレク ト ポー ト です。 データ をオフセ ッ ト 周波数 メ モ リ (PINC) に書き込むか、 位相オフ
セッ ト メモリ (POFF) に書き込むかを選択し ます。 sel が 0 で we が 1 の場合、 データはオフ
セ ッ ト 周波数 メ モ リ に書き込まれます。 sel が 1 で we も 1 の場合、データは位相オフセ ッ ト メ
モ リに書き込まれます。
• en : ユーザー イネーブルです。 1 の場合、 ブ ロ ッ ク がア ク テ ィ ブにな り ます。
• rst : 1 の場合、 ブ ロ ッ ク の内部 メ モ リ が リ セ ッ ト さ れます。
• sin : サイ ン出力の値です。
• cos : コサイ ン出力の値です。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Function] : ブ ロ ッ ク で計算される関数を指定し ます。
• [Negative sine] : サイン出力をネゲート します。
• [Negative cosine] : コ サ イ ン出力をネゲー ト し ます。
• [Output frequency] の [Type] : 出力周波数を定数にする かレ ジ ス タ にする か指定し ます。 レジ
ス タ にする と 、 ブ ロ ッ ク のオプシ ョ ンのポー ト が使用さ れます。
• [Output frequency array (MHz)] : チャ ネルご と に独立し た周波数を配列に入力で き ます。
• [Phase Offset] の [Type] : 位相オフセ ッ ト を [Constant]、 [Register]、 [None] のいずれかに指定
します。 レ ジ ス タ にする と 、 ブ ロ ッ ク のオプシ ョ ンのポー ト が使用さ れます。
• [Phase offset angle array] : チ ャ ネルご と に独立し たオフセ ッ ト を配列に入力で き ます。 入力し
た値は、 2π ラジアンで乗算されます。
• [Provide channel port] : 現在の出力サンプルが対応するチ ャ ネルがどれかを示す出力チ ャ ネル
ポー ト が含まれます。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
• [DDS clock rate (MHz)] : DDS コ アに提供さ れる ク ロ ッ ク の周波数を指定し ます。
• [Spurious free dynamic range (dB)] : DDS 出力で生成さ れる 帯域外ノ イ ズに必要な周波数ド
メ イ ン を 定義し ま す。 範囲は、 スプリ アス抑制の 16dB ~ 115dB です。 SFDR 値が 102dB 以
上の場合、イ ン プリ メ ン テーショ ンでエン ベデッ ド 乗算器が必要になる テイ ラ ー展開が使用さ
れま す。
• [Frequency resolution (Hz)] : 同調周波数の粒度を指定し ます。
• [Accumulator latency] : 位相アキュムレータのレイテンシを 0 か 1 に指定し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 107
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R

System
Generator
ブロック
R
• [Noise Shaping] : 位相切 り 捨て、 デ ィ ザ リ ング またはテ イ ラー展開のどれを使用し て イ ンプ リ
メンテーションするかを指定します。
[Implementation] タブ
• [Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Memory type] : ブ ロ ッ ク を イ ンプ リ メ ン ト する のに分散 メ モ リ を使用する か、ブ ロ ッ ク RAM
メ モ リ を使用する かを指定し ます。
• [Pipeline for maximum performance] : オンにする と 、最大限にパイ プ ラ イ ン さ れた イ ンプ リ メ
ンテーショ ンになり ます。
[Noise Shaping] または [Memory type] を [Auto] に設定し た場合は、 次の表に示すよ う に、 SFDR
(Spurious Free Dynamic Range) の値によ ってパラ メ ータ設定が変わ り ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
SFDR ノイズ形成 メモリ タイプ

Delay
Delay
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Memory]、 [Index] ライブラリにリスト
されています。
Delay ブロッ クは、 L サ イ ク ルの固定遅延を イ ンプ リ メ ン ト し ます。
ブロ ッ クには、 遅延の値が Z 変換を表す z -L で表示されます。 ブロックの入力への
データは、L サ イ ク ル後の出力に送信されます。 出力データ のレー ト と データ型は、入
力か ら伝送される値にな り ます。 こ のブロ ッ ク は、 主に回路のほかの部分にあ る同一
のパイプラ イ ン遅延に使用されます。 Delay ブロックは、Register ブロッ ク とは異なり ます。
Register ブロッ クの場合は、 レイテンシは 1 サ イ ク ル し か使用で きず、 初期値パ ラ メ ータ が含まれ
ます。 Delay ブロ ッ ク では、 レ イ テンシを指定でき ますが、 0 以外の初期値は使用でき ません。 次の
図は、 L=4 および 周期=1 秒の場合の Delay ブロッ クを示しています。
ラ ン タ イ ム中に調整する必要のあ る遅延があ る場合は、 Addressable Shift Register ブロックを使用
してください。 整数値の ク ロ ッ ク サ イ ク ル以外の遅延タ イ プはサポー ト さ れていないので、 少数の
例外を除いて、 同期デザ イ ンでは使用で き ません。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Latency] : 遅延のサ イ ク ル数を指定し ます。 [Provide enable port] をオフにする場合は、 レイ
テンシを 0 にする必要があ り ます。 レイテンシには、 負の値は使用できません。 レイテンシが
0 の場合、 Delay ブ ロ ッ ク はロ ジ ッ ク合成中に ワ イ ヤにま と め ら れます。 レイテンシが L=1 に
設定 さ れる と 、 合成でブ ロ ッ ク は通常フ リ ッ プフ ロ ッ プにな り ます (データ幅が 1 より大きい
場合は、 複数のフ リ ッ プフ ロ ッ プにな り ます)。
System Generator for DSP リファレンス ガイド japan.xilinx.com 109
リリース 9.2.00 2007 年 8 月
R

R
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Implement using behavioral HDL] : ビヘイビア レベルの HDL がインプリ メンテーショ ンに
使用 さ れます。 これによ り、 ダウンス ト リームのロジック合成ツールで最適なインプリ メン
テーシ ョ ンが選択される よ う にな り ます。 このブロックで使用されるその他のパラ メータは、
ブロックのパラ メータ ダイアログ ボックスの共通オプションで説明されています。
ビヘイビア レベルの HDL を使用したロジッ ク合成
ダウンス ト リームのロジック合成ツールに Synplify Pro を使用する場合は、 こ ち ら の設定が推奨さ
れます。 ロジッ ク合成ツールは、 指定どおり に遅延をインプ リ メ ン ト し、 遅延ラ インをブロ ッ ク
RAM、 DSP48、 またはエンベデッド IOB のフ リ ッ プフ ロ ッ プなどの前後に移動させる よ う な最適
化を実行します。 また、 選択したアーキテクチャに基づいて、 ロング遅延ラ インに専用 SRL のカ
ス ケー ド 出力を使用し た り 、 パス遅延に基づいて遅延ラ イ ンの片方または両方の終端にフ リ ッ プフ
ロ ッ プを使用し た り と いっ た最適化 も実行し ます。 こ の設定を使用する と 、 ロ ジ ッ ク合成ツールが
高度であれば、 遅延ラ イ ンの一部を組み合わせロ ジ ッ ク 部分に戻し て、 タ イ ミ ングを変更する こ と
もできます。
構造レベルの HDL を使用したロジッ ク合成
[Implement using behavioral HDL] をオフにする と、構造レベルの HDL が使用されます。 これはデ
フ ォル ト 設定で、既知の柔軟性の少ない イ ンプ リ メ ンテーシ ョ ンが実行さ れます。 こ ち ら の設定は、
XST を使用する場合に向いています。 通常は、 こ の設定にする と 、 L-1 サイクルの SRL (シフ ト レ
ジスタ LUT) 遅延の後にフ リ ッ プフ ロ ッ プを付けた (SRL とフリップフロップは同一スライスに
パッキング) 構造レベルの HDL が作成されます。 レイテンシが L=17 よ り も大き い場合、 専用のカ
スケード配線を使用していなくても、複数の SRL/フリ ップフロップがカスケード接続されます。 次
の例は、 レ イ テンシが L=32 の場合の 1 ビッ ト幅の Delay ブ ロ ッ ク の合成結果です。
110 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Delay
最初の SRL では 16 サイクルの遅延が追加され、接続されたフリ ップフロップで遅延がさらに 1 サ
イクル追加されます。 2 つ目の SRL では、14 サ イ ク ルの遅延が追加されます。 14 サイクルなのは、
アドレスが {A3,A2,A1,A0}=1101 (2 進数) = 13 に設定されてお り 、 SRL を通った後のレイテンシ
はア ド レスに 1 サイクル足した値になるからです。 最後のフ リ ッ プフ ロ ッ プで遅延が 1 サイクル追
加されるので、 トータルで L=16+1+14+1=32 サイクルの遅延になり ます。
SRL を使用する と 、ザイ リ ン ク ス アーキテ ク チ ャ で遅延を効率的に イ ンプ リ メ ン ト で き ます。 SRL
とそれに接続された単一のロジック セルを含むフ リ ップフ ロ ップは、 17 サイクルの遅延をインプ
リ メ ン ト で き ますが、 フ リ ッ プフ ロ ッ プのみを含む遅延ラ イ ンの場合は、 ロ ジ ッ ク セルご とに 1 サ
イ ク ルの遅延し か イ ンプ リ メ ン ト で き ません。
SRL のセッ ト ア ップ タイムはフ リ ップフロップのセッ トアップ タイムより長いので、 遅延ブ ロ ッ
ク の前に組み合わせパスがあ る高速デザ イ ンでは、構造レベルの HDL 設定を使用する場合、Delay
ブロックの前にレイテンシ L=1 の付いた遅延ブ ロ ッ ク を 1 つ追加する と 効率的です。 こ れに よ り 、
クリティカル パスが SRL の長いセ ッ ト ア ッ プ時間が原因で問題になる こ と はな く な り ます。 次の
図は、 その例です。
どちらのデザインも合成すると、次の図のようになります。高速なデザインの方を赤でハイライト
しています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 111
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R

R
高速な方のデザ イ ンでは、 Inverter2 のレイテンシを 1 に設定し、 Delay 3 を削除したものと同じで
すが、 Inverter2 のレイテンシを 4 に設定し、Delay ブロッ クを削除したものと同じではあり ません。
こ の場合、 合成結果は、 上の遅い方のデザ イ ン と 同じ にな り ます。
大きい遅延のイ ン プ リ メ ン ト
たとえば、128 サイ クルを超え る よ う な大きい遅延には、特に幅の大きいバス を使用し た場合など、
ブロッ ク RAM ベースの遅延ブ ロ ッ ク を使用し た方が良い こ と があ り ます。 このよ うな遅延ブロッ
クは、 ザイ リンクスの一般的なファブリ ックの一部である SRL を使用してインプ リ メ ン ト されま
す。 遅延が非常に大き い場合は、エンベデ ッ ド ブロッ ク RAM に遅延を イ ンプ リ メ ン ト する と、フ ァ
ブリック スペースを節約できます。 このよ うに遅延を付けると、ブロック RAM のデュ アル ポー ト
の特性を生かすこ と がで き、 固定ま たは ラ ン タ イ ム変数遅延を使用し て イ ンプ リ メ ン ト する こ と が
できます。 このよ うなブロックは、 基本的に複数のアドレス カウンタが接続されたブロック RAM
です。 次の図は、 デザイ ンを高速にする ため、 ア ド レ ス カウンタに LFSR (Linear Feedback Shift
Register) を使用し て大きい遅延を イ ンプ リ メ ン ト し た新しい方法ですが、従来のカ ウ ン タ も使用す
ることができます。 カ ウ ン タ間の値の違い (RAM レ イ テンシを減算し た値) が、 遅延ラ イ ンのレ イ
テンシ L です。
リ セ ッ ト 可能な遅延 と初期値
遅延ラ イ ン を完全に 0 に リ セ ッ ト 可能にする必要があ る場合は、 L レ ジ ス タ の文字列を使用し て遅
延を イ ンプ リ メ ン ト する か、 遅延ラ イ ンの内容が一気に消去 さ れる間に強制的に出力を 0 にする よ
う な回路を作成し ます。
Delay ブロ ッ クでは、 初期値は設定でき ませんが、 Addressable Shift Register ブロックではサポー
トされます。 こ のブ ロ ッ ク は、 通常固定ア ド レ ス と 使用される と Delay ブロック と同じ働きをし、
SRL ベースの遅延ラ イ ンに同期し ます。 初期値は、 初期化にのみ使用 さ れ、 リ セ ッ ト には使用さ れ
ません。 Addressable Shift Register ブロッ クを構造レベルの HDL モー ド で使用する と ([Use
behavioral HDL] チェッ ク ボックスをオフにすると)、遅延ラインの終端がフリ ップフロップにはな
112 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Delay
ら ないので、速度がかな り 遅 く なって し まいます。 こ の場合、ビヘイ ビ ア記述にする か、Addressable
Shift Register の前に Register ブロックまたは Delay ブ ロ ッ ク を配置する と 問題を回避で き ます。
ザイリンクス LogiCORE
Delay ブロッ クではザイ リ ンクス LogiCORE は使用されませんが、 ザ イ リ ン ク ス デバイ スの
SRL16 の機能を使用する と 、 効率的にマ ッ プで き ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 113
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R

Depuncture
R
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
ザイ リンクスの Depuncture ブ ロ ッ ク を使用する と 、 デパン ク チ ャ符号で指定し た位
置の入力データ にシンボルを挿入で き ます。
このブロックは、UFixN_0 型 (N は挿入文字列 x の長さ (デパン ク チャ 符号の 1 の数)
のデータ を 入力し 、 UFixK_0 型 (N はデパンク チャ 符号の長さ で乗算さ れた挿入文字列の長さ ) の
データ を 出力し ま す。
Depuncture ブロ ッ ク は、 パン ク チ ャ ド たたみ込み符号をデコー ド する ために使用し ます。 次の図
は、 こ のブ ロ ッ ク を使用し てパン ク チャ ド たたみ込み符号の軟判定ビ タ ビ (Viterbi) 復号を イ ンプ リ
メントした例を示しています。
上図は、 add_erasure サブシステムに接続された Matched Filter ブロッ クを示しています。
add_erasure サブシ ス テムでは、入力データに 0 が付け ら れ、非消去信号 と し てマーク さ れます。 こ
の add_erasure サブシステムからの出力が Serial to Parallel ブロッ クに送信され、 Serial to Parallel
ブロックで 2 つの連続する軟入力が連結 さ れ、 8 ビット ワードで Depuncture ブロックに送信され
ます。 Depuncture ブロッ クは、 符号 0 ( [1 0 1] ) の場合 MSB から 4 ビッ ト後にシンボル 0001 を、
符号 1 ( [1 1 0] ) の場合 MSB から 8 ビッ ト後に挿入し、12 ビッ ト ワー ド を形成し ます。 この後、
Depuncture ブロックの出力は、Parallel to Serial ブロックを使用して 4 ビッ ト ワードにシ リ アライ
ズされます。 extract_erasure サブシ ス テムは、 入力 さ れた 4 ビット ワードの 3 ビットを MSB から
抽出し、 軟判定の入力データ ワードを形成し、LSB から 1 ビッ トを抽出して Viterbi デコーダの消
去信号を形成し ます。
114 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Depuncture
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
Puncture ブロッ クのパラ メータを次に示します。
• [Depuncture code] : 入力に挿入する文字列のデパン ク チャ パターンを指定します。
• [Symbol to insert] : デパン ク チ ャ符号に挿入する 2 進数ワー ド を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 115
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R

R
Disregard Subsystem
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
このブロックは、 System Generator バージ ョ ン 6.2 か ら廃止 さ れています。
こ のブ ロ ッ ク は、 今後のバージ ョ ンで削除される可能性があ り ます。 このブロッ
クの機能は、 Simulink のコンフィギャブル サブシステムから使用でき ます。 詳
細は、 コンフィギャブル サブシステム と System Generatorを参照して く ださい。
コンフィギャブル サブシステムの方が Disregard Subsystem ブロッ クよ り も多
く の利点があ り ます。
Disregard Subsystem ブロックは、 モデルのサブシステムに配置して、 System Generator でそのサ
ブシステムのハード ウ ェ アが生成されないよ う にする ために使用でき ます。 このブロックを
Simulation Multiplexer ブ ロ ッ ク と 共に使用する と 、デザ イ ンの一部分に対し て代替シ ミ ュ レーシ ョ
ン モデルを構築でき ます。 た と えば、 ブラ ッ ク ボックスのシミュレーション モデルを提供する こ
とができます。
このブロックには、 パラメータはあり ません。
116 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Down Sample
Down Sample
このブロックは、 [Xilinx Blockset] の [Basic Elements] ライブラリと [Index] ライブラリにリスト
されています。
ザイ リ ンクスの Down Sample ブロッ クは、 ブロッ クが配置された箇所のサンプル
レー ト を削減する ために使用し ます。
入力信号は、 フ レームの最初か最後のいずれかの値で等区間でサンプ リ ング さ れます。
サンプ リ ングされた値は出力ポート に送られる と、 次のサンプルが取り出されるまで
保持されます。
1 つの Down Sample フレームには、 1 入力サンプル (サンプ リ ング レー ト 1) が含まれます。 次の
図は、 サンプ リ ング レート 4 でコンフィギュレーシ ョ ンされた Down Sample ブロックのフレーム
例を示しています。
Down Sample ブロッ クは、 後で説明する 3 つのイ ンプ リ メ ンテーシ ョ ン方法のいずれかを使用し
てハード ウ ェ アで認識されます。 イ ンプ リ メ ンテーシ ョ ンの効率は、 方法によ って異な り ます。 こ
のブロ ッ クは、 Src_CE と Dest_CE の 2 つのク ロ ッ ク イネーブル信号をハードウェアで受信しま
す。 Src_CE の方が速 く 、入力データ ス トリーム レー ト に対応し ます。 Dest_CE はそれよ り も遅 く、
出力ス ト リ ーム レート (ダウン サンプル データ) に対応し ます。 これらのイ ネーブル信号でハード
ウェアのレジスタ サンプリ ングが制御されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 117
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R

R
レイテンシ 0 の場合
レイテンシ 0 の Down Sample ブロッ クは、 フレームの最初の値をサンプリ ングするよ うにコン
フ ィ ギ ュ レーシ ョ ン さ れる必要があ り ます。 入力フ レームの最初のサンプルは、 MUX を通って出
力ポー ト に渡されます。 レジスタは、 最初のサンプルの間にこの値をサンプリ ングし、 MUX はフ
レームの 2 つ目のサンプルの開始時にレ ジ ス タ出力に切 り 替わ り ます。 こ の結果、 フ レームの最初
のサンプルがフ レーム全体が処理 さ れる間に出力ポー ト に出力 さ れます。 MUX には Din から
Dout までの組み合わせパスが使用されるので、 こ のハード ウ ェア インプリ メンテーションが一番
効率の悪い方法にな り ます。 デスティネーシ ョ ン クロック イネーブル (Dest_CE) のタイ ミ ングは、
サンプル周期の最後ではな く、 最初にアサー ト されるよ うに、 1 ビット レジスタで調整されます。
このハードウェア インプリ メンテーションは、 次の図のようになります。
レイテンシがある場合
Down Sample ブロッ クが 0 より大きいレイテンシでコンフィギュレーションされる場合は、 もっ
と効率の良いイ ンプ リ メ ンテーシ ョ ンが使用されます。 こ の場合、 イ ンプ リ メ ンテーシ ョ ン方法は
2 つあ り 、Down Sample ブロ ッ ク がフ レームの最初の値か最後の値のどち ら をサンプ リ ングする よ
う に設定されてい る かに よ っ て方法は異な り ます。
フ レームの最初の値をサン プ リ ングする場合
こ の場合、 入力ス ト リ ーム を正し く サンプ リ ングする ためにレ ジ ス タ が 2 つ必要です。 最初のレ ジ
ス タは、入力フ レームの開始時の入力をサンプ リ ン グする よ う に調整 さ れた ク ロ ッ ク イネーブル信
号でイ ネーブルにな り ます。 2 つ目のレ ジス タはサンプル周期の最後に最初のレ ジ ス タの内容をサ
ンプ リ ング し、 出力データ を正し く 揃っ てい る かど う かを確認し ます。
118 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Down Sample
フ レームの最後の値をサン プ リ ングする場合
Down Sample ブロ ッ クがフレームの最後の値をサンプ リ ングする よ う にコンフ ィ ギュレーシ ョ ン
される場合のイ ンプ リ メ ンテーシ ョ ンは、 最も効率の良いものにな り ます。 こ の場合、 レ ジ ス タは
フ レームの最後で入力データ をサンプ リ ング し、 その値を次のフレーム中に出力し ます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Sampling rate (number of input samples per output sample)] : 2 以上の整数にする必要があ り
ます。 これは、 入力に対する出力サンプル周期の比率で、 サンプル レー ト 分周器の値にな り ま
す。 たとえば、2 と 指定し た場合は、 入力サンプル レートは 2:1 の比率で分周されます。 整数
以外の比率を指定する場合は、 Down Sample ブロック と Up Sample ブ ロ ッ ク を組み合わせて
使用し て く だ さ い。
• [Sample] : Down Sample ブロ ッ クは、フ レームの最初の値か最後の値のいずれかでサンプ リ ン
グ を実行し ます。 このパラメータでは、 どちらの値がサンプリングされるかを指定します。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
Down Sample ブロックでは、 ザイ リ ンクス LogiCORE は使用されません。
System Generator for DSP リファレンス ガイド japan.xilinx.com 119
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R

DSP48
R
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Index] および [DSP] ライブラリにリストされています。
ザイ リ ンクスの DSP48 ブロッ クは、 ザイ リ ンクスの Virtex-4 デバイ ス を使用す
る DSP アプ リ ケーシ ョ ン を効率的に構築する ためのブ ロ ッ ク です。 DSP48 では、
18X18 ビ ッ ト の符号付き乗算器 と 48 ビ ッ ト 加算器が組み合わ さ れてお り 、 加算
器の入力はプロ グ ラ マブル マルチプレ ク サで選択 さ れます。
これらの演算は、 ダイナミ ッ クに選択できます。 オプシ ョ ンの入力 と 乗算器パイ
プライン レジスタだけでなく、 subtract、 carry_in、 opmode ポー ト のレジス タ も
選択で き ます。 DSP48 ブロッ クは、 [Implementation] タブの [Use synthesizable
model] をオンに し た場合、 DSP48 ハー ド ウ ェ ア プリ ミティブを含まないデバイ
スをターゲッ トにすることもできます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [B or BCIN input] : B 入力を b ポー ト か ら直接取 り 込むか、カ ス ケー ド さ れた bcin ポー ト から
取 り 込むかを指定し ます。 bcin ポー ト は、 別の DSP48 ブ ロ ッ ク にのみ接続で き ます。
• [Consolidate control port] : オンにする と、 opmode、 subtract、 carry_in、 carry_in_sel ポー ト
を 1 つの 11 ビッ ト ポー ト に組み合わせます。 ビット 0 ~ 6 が opmode、 ビット 7 が subtract
ポー ト 、 ビ ッ ト 8 が carry_in ポー ト 、 ビ ッ ト 9 と 10 が carry_in_sel ポー ト にな り ます。 この
オプシ ョ ンは、 DSP48 命令を生成する のに Constant ブロッ クを使用した場合にのみ使用して
ください。
120 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48
• [Provide C port] : オンにする と、 c ポー ト が使用可能にな り ます。 オフの場合は、c ポー ト は 0
に接続されます。
• [Provide PCIN port] : オンにする と、 pcin ポー ト が使用可能にな り ます。 pcin ポー ト は、 別の
DSP48 ブロッ クの pcout にのみ接続で き ます。
• [Provide PCOUT port] : オンにする と、 pcout ポー ト が使用可能にな り ます。 pcout ポー ト は、
別の DSP48 ブロックの pcin にのみ接続で き ます。
• [Provide BCOUT port] : オンにする と、 bcout ポー ト が使用可能にな り ます。 bcout ポー ト は、
別の DSP48 ブロックの bcin にのみ接続で き ます。
• [Provide global reset port] : オンにする と、rst ポー ト が使用可能にな り ます。 このポートは、パ
イ プ ラ イ ン選択に基づいて、 使用可能な リ セ ッ ト ポー ト すべてに接続されます。
• [Provide global enable port] : オンにする と 、オプショ ンの en ポート が使用可能になり ま す。 この
ポート は、 パイ プラ イ ン選択に基づいて、 使用可能なイ ネーブル ポート すべてに接続さ れま す。
[Pipelining] タブ
[Pipelining] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Length of A pipeline] : 入力レ ジ ス タ A のパイプライン長を指定します。パイプラインの長さ
を 0 にする と 、 入力のレジス タが削除されます。
• [Length of B/BCIN pipeline] : b 入力のパ イ プ ラ イ ン長を b か ら読み込むか、 bcin か ら読み込
むかを指定し ます。
• [Pipeline C] : c ポー ト か ら の入力にレ ジ ス タ を付け る かど う かを指定し ます。
• [Pipeline P] : p 出力 と pout 出力にレ ジ ス タ を付け る かど う かを指定し ます。
• [Pipeline multiplier] : 内部乗算器の出力にレ ジ ス タ を付け る かど う か指定し ます。
• [Pipeline opmode] : opmode ポー ト にレジス タを付けるかど う かを指定し ます。
• [Pipeline subtract] : subtract ポート にレジスタを付けるかど う かを指定し ます。
• [Pipeline carry in] : carry_in ポート にレジス タを付けるかど う かを指定します。
• [Pipeline carry in sel] : carry_in_sel ポート にレジス タを付けるかど う かを指定します。
[Ports] タブ
[Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Reset port for A] : オンにする と、rst_a ポー ト が使用可能にな り ます。 1 に設定される と、ポー
ト a のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for B] : オンにする と、rst_b ポー ト が使用可能にな り ます。 1 に設定される と、ポー
ト b のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for C] : オンにする と、rst_c ポー ト が使用可能にな り ます。 1 に設定される と 、ポー
ト c のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for multiplier] : オンにする と、 rst_m ポー ト が使用可能にな り ます。 1 に設定され
る と 、 内部乗算器のパイ プ ラ イ ン レジスタがリセッ ト されます。
• [Reset port for P] : オンにする と、 rst_p ポー ト が使用可能にな り ます。 1 に設定される と 、 出
力レジスタが リ セッ ト されます。
• [Reset port for carry in] : オンにする と、 rst_carryin ポー ト が使用可能にな り ます。 1 に設定さ
れると、 carry_in のパイプラ イ ン レジスタがリセッ ト されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 121
リリース 9.2.00 2007 年 8 月
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R
関連項目
• [Reset port for controls (opmode, subtract, carry_in, carry_in_sel)] : オンにする と、rst_ctrl ポー
ト が使用可能にな り ます。 1 に設定される と 、 subtract、 opmode、 carry_in_sel レジスタのパイ
プライン レジスタがリセッ ト されます。
• [Enable port for A] : オンにする と、 ポート A のパイプラ イ ン レジスタのイネーブル ポー ト
ce_a が使用可能にな り ます。
• [Enable port for B] : オンにする と、 ポート B のパイプラ イ ン レジスタのイネーブル ポー ト
ce_b が使用可能にな り ます。
• [Enable port for C] : オンにする と、 ポート C のパイプラ イ ン レジスタのイネーブル ポー ト
ce_c が使用可能にな り ます。
• [Enable port for multiplier] : オンにする と 、 乗算器レ ジ ス タ の イ ネーブル ポー ト ce_m が使用
可能にな り ます。
• [Enable port for P] : オンにする と、 ポート P のパイプラ イ ン レジスタのイネーブル ポー ト
ce_p が使用可能にな り ます。
• [Enable port for carry in] : オンにする と、 carry_in レジスタのイネーブル ポー ト ce_carry_in
が使用可能にな り ます。
• [Enable port for controls (opmode, subtract, carry_in, carry_in_sel)] : オンにする と、 イネーブ
ル ポー ト ce_ctrl と ce_cinsub が使用可能にな り ます。 ポー ト ce_ctrl は opmode と
carry_in_sel レジスタを、 ce_cinsub は subtract レジスタを制御します。
[Implementation] タブ
• [Use synthesizable model] : オンにする と、 DSP48 が RTL 記述か ら イ ンプ リ メ ン ト され、
DSP48 ハー ド ウ ェ アには直接マ ッ プ さ れません。 このオプションは、 DSP48 ハード ウ ェ ア プ
リミティブを含まないデバイス フ ァ ミ リ を ターゲ ッ ト に し た場合に使用する と 便利です。
• [Use adder only] : オンにする と 、 ブ ロ ッ ク は乗算器を使用せずに、 最速のパフ ォーマン ス を達
成でき る よ う にハード ウ ェ アで最適化されます。 乗算器を使用する命令があ る と、 シ ミ ュ レー
シ ョ ンでエ ラーが発生し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
DSP48 ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く ださ い。
DSP48 Macro
複数クロックのサイクル単位アイランドの生成
Xilinx XtremeDSP
122 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48 Macro
DSP48 Macro
このブロックは、[Xilinx Blockset] の [Index] および [Control Logic] ライブラリにリストされてい
ます。
述します。
ブロック インターフェイス
DSP48 Macro ブロッ クは、 DSP48、 DSP48A、 および DSP48E ブロック
をデバ イ スに依存せずに抽象化し た も のです。
こ のブ ロ ッ ク は、 データ型の調整用に Reinterpret ブロックおよび Convert
ブロックを使用したり、 複数の opmode や入力の処理用にマルチプレ ク サ
を使用し た り 、レ ジ ス タ を使用し た り し て 1 つの DSP48/DSP48A/DSP48E
ブロッ クをラップします。
メモ : こ の後の説明では、 DSP/DSP48A/DSP48E をまとめて DSP48 と記
DSP48 Macro ブロックの入力数と出力数は、 ユーザーが指定したパラ メータ値に従います。 入力
データ ポー ト は DSP48 Macro の [Instructions] フ ィ ール ド に入力さ れた opmode によって決ま り
ます。 [Instructions] フ ィールドに opmode が複数あ る場合は、 入力ポー ト Sel が表示されます。
[Instructions] フ ィ ール ド の詳細は、 「DSP48 Macro ブロッ クの opmode の入力」 のセ ク シ ョ ン を参
照してください。
DSP48 Macro のすべてのコ ン フ ィ ギ ュ レーシ ョ ンで表示される ポー ト は、 出力データ ポー ト P だ
けです。 出力ポー ト PCOUT、 BCOUT、 ACOUT、 CARRYOUT、 CARRYCASCOUT は、 ユー
ザーの選択によ って表示されます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Inputs to Port A] : DSP48 のポー ト A またはポート A:B に接続さ れる記号ポー ト の識別子
(オペラ ン ド) を指定します。 指定したものは、 [Instructions] フ ィ ール ド に表示さ れます。
• [Inputs to port B] : ポー ト B に接続される記号ポー ト の識別子 (オペラ ン ド) を指定します。 指
定したものは、 [Instructions] フ ィ ール ド に表示 さ れます。
• [Inputs to port C] : ポー ト C に接続される記号ポー ト の識別子 (オペラ ン ド) を指定します。 指
定したものは、 [Instructions] フ ィ ール ド に表示 さ れます。
• [Instructions] : DSP48 Macro ブ ロ ッ ク の命令を指定し ます。 詳細は、 「DSP48 Macro の
opmode の入力」 のセ ク シ ョ ン を参照し て く だ さ い。
[Pipelining] タブ
• [Pipeline Options] : DSP48 のパイプラ イ ン オプシ ョ ン と、 DSP48 の各ポー ト のデータに付け
るレイテンシを指定します。 選択で き る のは、 [External Registers]、 [No External Registers]、
[Custom] のいずれかです。 [External Registers] を選択する と 、 DSP48 Macro の下にあ るマル
チプレ クサの出力にレジス タが付き ます (こ れに よ り 、 高速処理が可能にな り ます)。 DSP48
Macro が DSP48 を加算器 と し てのみコ ン フ ィ ギ ュ レーシ ョ ンする場合 ([Instructions] フィー
System Generator for DSP リファレンス ガイド japan.xilinx.com 123
リリース 9.2.00 2007 年 8 月
R

R
ル ド に入力された論理式か ら推論さ れます)、 レイテンシは 3 です。 それ以外の場合は、 4 にな
ります。[No External Registers] を選択した場合は、 マルチプレ クサの出力にはレジスタが付
かず、 DSP48 Macro のレイテンシは 2 にな り ます。 [Custom] を選択する と 、 DSP48 の内外の
レジスタ インスタンスすべてが [Custom Pipeline Options] フ ィ ール ド の設定に基づいて推論
されます。 DSP48 を加算器および乗算器 と し て使用する命令があ る場合は、 こ のフ ィ ール ド を
必ず使用し て く だ さ い。
• [Custom Pipeline Options] : [Pipeline options] を [Custom] に設定し た場合にのみ表示さ れる
フィールドで、 DSP48 およびマルチプレクサ レジスタ イ ン ス タ ン ス を個別に制御で き ます。
• [Custom Pipeline Options ([A,B,C,P,Ctrl,M,MuxA,MuxB,MuxC,MuxCtrl])] : [Custom
Pipeline Options] を 1 つの整数配列 と し て指定で き ます。
[Implementation] タブ
• [Use DSP48] : Virtex-4 の XtremeDSP ス ラ イ ス を タ ーゲッ ト にする かど う かを 指定し ま す。 オ
フにすると 、 Virtex-4 以外のデバイ ス で使用でき る 合成可能な DSP48 モデルが使用さ れま す。
[Ports] タブでは、BCOUT、 PCOUT、 CARRYCASCOUT、 CARRYOUT、 ACOUT に加えて、 さ
まざまな DSP48 のリセット ポー ト およびイネーブル ポー ト を使用する かど う かが指定で き ます。
DSP48 Macro ブロックの opmode の入力
DSP48 では、 opmode ポー ト への入力によ って異な る演算操作が可能です。 このため、 DSP48 は
ダイナミ ックな演算ユニッ ト として動作させることができます。 DSP48 Macro を使用する と、
DSP48 を簡単にダイナ ミ ッ ク な演算ユニ ッ ト と し て使用でき ます。 DSP48 Macro は、 マルチプレ
クサを使用して複数のオペランドおよび opmode を順序付け し、 データ ポー ト で信号を揃え ます。
オペラ ン ド と opmode の実行順序は、[Instructions] フ ィ ール ド に入力さ れた opmode の順序にな り
ます。 [Instructions] フ ィ ール ド には、最低で 1 つから最高で 8 つまでの opmode を含める こ とがで
きます。 ここでは、DSP48 Macro の [Instructions] フィールドに opmode を入力する際に発生する
問題について説明し ます。
opmode の形式
opmode を分割する には、改行文字を使用し ます。 opmode はそれぞれ次の規則に従っ て入力する必
要があ り ます。
• 各 opmode は P に割 り 当て られ、 P= で開始 さ れる必要があ り ます。
• 演算子 (=) の後の式には、 演算子 +/-/* を使用し、 オペラ ン ド には記号ポー ト 識別子 ( 「オペラ
ン ド の形式」 を参照) を使用する必要があ り ます。
• DSP48 にインプリ メン トできる opmode のみが有効です。 DSP48 Macro でサポー ト される
opmode は、 こ の後の表に リ ス ト されています。
124 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48 Macro
• 次の図は、 [Instructions] フィールドに 4 つの opmode が入力された例を示しています。
オペラ ン ド の形式
opmode に使用される各オペランド (記号ポー ト 識別子) は、 次の規則に従っ て記述さ れる必要があ
ります。
• 各オペラ ン ド は、 アルフ ァベッ ト (a ~ z、 A ~ Z) で始ま り 、 その後はアルフ ァベッ ト /数字ま
たはアンダースコア ( _ ) を使用する必要があ り ます。
• オペラ ン ド には、 次の表の予約ポー ト 名は使用でき ません。
• オペラ ンド は、 [Inputs to port A]、 [Inputs to port B]、 [Inputs to port C] フィ ールド にそれぞれ
1 度し か入力でき ま せん。 同じ リ ス ト にオペラ ン ド を 複数入れる 場合は、 ス ペース かカンマ ( , )
で区切る 必要があり ま す。
上図では、 a0、 a1、 b0、 c0、 c1 がオペラ ン ドです。 オペラ ン ド は、 a1、 signal_1、 delayed_signal
や Cin、 _port1、 delay$%、 12signal の よ う に記述で き ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 125
リリース 9.2.00 2007 年 8 月
R

R
予約ポー ト 名
予約ポー ト名 ポー ト タイプ メモリ タイプ
PCIN 入力。 DSP48 の PCIN ポー ト に接続
されます。
BCIN 入力。 DSP48 の BCIN ポー ト に接続
されます。
PCIN>>17 入力。 DSP48 の PCIN ポー ト に接続
されます。
CIN 入力。 DSP48 の carry_in ポー ト に接
続されます。
PCOUT 出力。 DSP48 の PCOUT ポー ト に接
続されます。
BCOUT 出力。 DSP48 の BCOUT ポー ト に接
続されます。
RST 入力。 DSP48 の rst と すべてのレジス
タのリ セット ポート に接続さ れます。
使用される opmode によっ
て表示されるポー ト です。
この後の 2 つ目の表を参照
してください。 opmode が
0x10-0xf の場合、 PCIN 入
力ポー ト が使用されます。
PCIN ポー ト は、 別の
DSP48/DSP48 Macro ブ
ロックの PCOUT ポー ト に
接続する必要があ り ます。
2 つ目の表にリ ス ト さ れる
opmode で B が BCIN に置
換さ れる と 表示さ れる ポー
トです。 別の
DSP48/DSP48 Macro ブ
ロックの BCOUT ポート に
接続する 必要があり ま す。
この後の 2 つ目の表を参照
してください。 opmode が
0x50-0x5f の場合、 こ の
ポー ト が使用されます。 こ
れは、 PCIN が 17 ビッ ト
右にシフ ト されたポー ト
で、 DSP48 の z マルチプ
レクサを通った DSP48 加
算器への入力にな り ます。
opmode に Cin が含まれる
と表示されるポートです。
この後の 2 つ目の表を参照
してください。 0x00 以外
の opmode すべてでオプ
ションです。
[Provide PCOUT port] を
オンにする と、 このポート
が表示されます。
[Provide BCOUT port] を
オンにする と、 このポート
が表示されます。
リセット ポー ト を使用す
る よ う に設定する と 、 こ の
ポー ト が表示されます。
126 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48 Macro
予約ポー ト名 ポー ト タイプ メモリ タイプ
EN 入力。 DSP48 の en とすべてのレジス
タのイネーブル ポー ト に接続さ れま
す。
opmode の選択
イネーブル ポー ト を使用
する よ う に設定する と 、 こ
のポー ト が表示されます。
Sel 入力 [Instructions] フィールド
に命令文が複数あ る と 表示
され、 [Instructions] フィー
ルドの opmode から 1 つを
選択する ために使用されま
す。
P 出力 常にあ り ます。
P>>17 - この後の 2 つ目の表を参照
してください。 opmode は
0x60-0x6f です。 これは、
P が 17 ビット右にシフト
されたポートで、 DSP48
の z マルチプレ クサを通っ
た DSP48 加算器への入力
にな り ます。
[Instructions] フ ィールドに opmode が複数あ る と 、 それを選択する必要があ り ます。 この場合は、
それを選択する ための Sel ポー ト が表示されます。 Sel ポー ト はマス クの下のマルチプレ クサに接
続されます。 Sel ポー ト に接続される信号はすべて適切なデータ型にする必要があ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 127
リリース 9.2.00 2007 年 8 月
R

R
予約識別子の使用
予約識別子には、 DSP48 Macro ブロッ クでポート として明示されるものとそうでないものの 2 種
類があ り ます。 各予約語の識別子の説明 と 使用方法は、 上の表に記述し ています。 次の図は、 予約
語 PCIN と BCIN を使用した例です。 [Instructions] フィールドには P=PCIN + A*BCIN と入力さ
れています。
128 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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DSP48 Macro
モードの選択
DSP48 Macro は、加算器モー ド と 乗算器モー ド の 2 つのモー ド で使用で き ます。 モード は、使用さ
れる DSP48 Macro の opmode に よ っ て選択されます。 各モー ド でサポー ト さ れる opmode につい
ては、 2 つ目の表を参照し て く だ さ い。 A ポー ト と B ポー ト が DSP48 の加算器への入力 と し て接
続される と、 1 つの符号付き 36 ビッ ト入力に連結されます (DSP48 のセクシ ョ ンを参照して く だ
さい)。 DSP48 の乗算器では、 こ れら のポー ト が別々の 2 の補数の符号付き 18 ビッ ト入力として解
釈されます。
DSP48 の opmode
次の表では、Cin はすべての opmode でオプシ ョ ンにな り ます。 A:B は、DSP48 Macro ブロックの
[Inputs to port A] フィールドのオペランドすべてを表し、DSP48 ブ ロ ッ ク の加算器への入力にな り
ます。 A、 B、 C はそれぞれ [Inputs to port A]、 [Inputs to port B]、 [Inputs to port C] フィールドの
オペラ ン ド を示し ます。 その他すべての記号は予約さ れています (詳細は、上のオペラ ン ド の表を参
照してください)。
DSP48 Macro の擬似
opmode
P=Cin
P=+Cin
P=-Cin
P=P+Cin
P=-P-Cin
DSP48 Macro
モード
DSP48 のサ
ポー ト
DSP48E の
サポー ト
---- ○ ○ ○
---- ○ ○ ○
P = A:B + Cin 加算器 ○ ○ ○
P = A*B + Cin
P = -A*B ñ Cin
P=C+Cin
P=-C-Cin
P=+C+P+Cin
P=-C-P-Cin
P=A:B + C + Cin
P = -A:B-C-Cin
P = PCIN + Cin
P = PCIN -Cin
P=PCIN+P+Cin
P=PCIN-P-Cin
P=PCIN+A:B+Cin
P=PCIN-A:B-Cin
P=PCIN+A*B+Cin
P=PCIN-A*B-Cin
乗算器 ○ ○ ○
---- ○ ○ ○
---- ○ ○ ○
加算器 ○ ○ ○
DSP48A の
サポー ト
---- ○ ○ ○
(A:B + C +
Cin のみ)
---- ○ ○ ○
加算器 ○ ○ ○
乗算器 ○ ○ ○
System Generator for DSP リファレンス ガイド japan.xilinx.com 129
リリース 9.2.00 2007 年 8 月
R

R
DSP48 Macro の擬似
opmode
P=PCIN+C +Cin
P=PCIN-C -Cin
P=PCIN+C+P+Cin
P=PCIN-P-C-Cin
P=PCIN+A:B+C+Cin
P=PCIN-A:B-C-Cin
---- ○ ○ ○
---- ○ ○ ○
加算器 ○ ○ ○
P=P-Cin ---- ○ ○ ○
P=P+P+Cin
P=P-P-Cin
P=P-A:B-Cin
P=P+A:B+Cin
---- ○ ○ ○
加算器 ○ ○ ○
P=P+A*B+Cin 乗算器 ○ ○ ○
P=P+C+Cin
P=P-C-Cin
P=P+C+P+Cin
P=P-C-P-Cin
P=P+C+P+Cin
P=P-C-P-Cin
---- ○ ○ ×
---- ○ ○ ×
加算器 ○ ○ ×
P=C-Cin ---- ○ ○ ○
P=C-P-Cin ---- ○ ○ ○
P=C-A:B-Cin 加算器 ○ ○ ○
P=C-A*B-Cin 乗算器 ○ ○ ○
P=C+C+Cin
P=C-C-Cin
P=C+C+P+Cin
P=C-C-P-Cin
P=PCIN>>17+Cin ,
P=PCIN>>17Cin
P=PCIN>>17+P+Cin
P=PCIN>>17-P-Cin
P=PCIN>>17+A:B+Cin
P=PCIN>>17-A:B-Cin
DSP48 Macro
モード
DSP48 のサ
ポー ト
DSP48E の
サポー ト
---- ○ ○ ×
---- ○ ○ ×
---- ○ ○ ×
---- ○ ○ ×
加算器 ○ ○ ×
DSP48A の
サポー ト
130 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48 Macro
DSP48 Macro の擬似
opmode
P=PCIN>>17+A*B+Cin
P=PCIN>>17-A*B-Cin
P=PCIN>>17+C+Cin
P=PCIN>>17-C-Cin
P=PCIN>>17+P+C+Cin
P=PCIN>>17-P-C-Cin
P=PCIN>>17+C+A:B+Cin
P=PCIN>>17-C-A:B-Cin
P=P>>17+Cin
P=P>>17-Cin
P=P>>17+P+Cin
P=P>>17-P-Cin
P=P>>17+A:B+Cin
P=P>>17-A:B-Cin
P=P>>17+A*B+Cin
P=P>>17-A*B-Cin
P=P>>17+C+Cin
P=P>>17-C-Cin
P=P>>17+P+C+Cin
P=P>>17-P-C-Cin
P=P>>17+C+A:B +Cin
P=P>>17-C-A:B-Cin
パイプライン オプシ ョ ンの入力と カ ス タ ム パイプライン オプシ ョ ンの変更
A、 B、 C ポー ト のデータ パスはそれぞれ異なっており、 含まれるレジスタの数も違う こ とがあ り
ます。 こ のため、 ア ラ イ メ ン ト の問題が発生し ます。 制御信号で も同じ問題があ り ます。 このため、
パイプライン モデルが非常に重要にな り ます。 DSP48 Macro ブロックには、 [External Registers]、
[No External Registers]、 [Custom] の 3 つのパイプラ イ ン オプシ ョ ンが使用で き ます。
[External Registers]
DSP48 Macro
モード
DSP48 のサ
ポー ト
DSP48E の
サポー ト
乗算器 ○ ○ ×
---- ○ ○ ×
---- ○ ○ ×
加算器 ○ ○ ×
---- ○ ○ ×
---- ○ ○ ×
加算器 ○ ○ ×
乗算器 ○ ○ ×
---- ○ ○ ×
---- ○ ○ ×
加算器 ○ ○ ×
DSP48A の
サポー ト
こ のオプシ ョ ン を使用する と 、 DSP48 ブ ロ ッ ク の外部に も レ ジ ス タが追加 さ れ、 すべての制御信号
とデータ信号がアライ メン ト されます。 高速処理のためには、 マルチプレ クサの出力にこれらの外
部レジスタを付ける必要があ り ます。 DSP48 Macro の [Instructions] フィールドのすべての
opmode に乗算器が必要な場合は、DSP48 Macro のレイテンシは 4 にな り 、 どの命令で も乗算器が
必要 と さ れない場合は、 レ イ テンシが 3 にな り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 131
リリース 9.2.00 2007 年 8 月
R

R
[No External Registers]
DSP48 ブ ロ ッ ク の外部にレ ジ ス タ を使用せず、すべての制御信号 と データ信号がア ラ イ メ ン ト さ れ
ます。 このモードでは、 MREG は選択されません。 DSP48 Macro のレイテンシは 2 にな り ます。
[Custom]
このオプショ ンでは、 ブロックの各レジスタを制御できます。 こ のオプシ ョ ン を選択する と、
[Custom Pipeline Options] フィールドで各レジスタを選択できるようになります。 DSP48 で乗算器
を使用し、入力の 1 つに A:B を使用し た加算器を使用する必要のあ る命令が DSP48 Macro に含ま
れる場合は、 パイプライン オプシ ョ ンには [Custom] しか使用できません。
DSP48 Macro の制限
関連項目
DSP48 Macro を使用する と 、 DSP 48 ブ ロ ッ ク を使用する必要はな く な り ますが、 次の よ う な制限
があ り ます。
• DSP48 の丸め機能はサポー ト されません。
• ファブリ ックからのキャリーインのみがサポート されます。
• 入力データ型はすべてがサポー ト さ れてい る わけではあ り ません。 1 つの DSP48 のデータ型
の制限を越える入力データ型は現在のと ころサポー ト されていません。 たとえば、 入力をアラ
イメントした後、DSP48 のポー ト A の入力が 18 ビッ トを超えると、 エラーになります。
DSP48 ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く ださ い。
DSP48 ブロッ ク
複数クロックのサイクル単位アイランドの生成
Xilinx XtremeDSP
132 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48A
DSP48A
このブロックは、 [Xilinx Blockset] の [Index] および [DSP] ライブラリにリストされています。
ザイ リ ンクスの DSP48A ブロックは、 ザイ リンクスの Spartan-3A DSP デバイ
ス を使用する DSP アプ リ ケーシ ョ ン を効率的に構築する ためのブ ロ ッ ク です。
DSP48A は、 DSP48 および DSP48E の軽量版です。
このブロックの特徴は、 専用の C ポー ト と 加算器の前に さ ら に加算器 (図の preadder)
が追加されている と こ ろにあ り ます。 DSP48A では、18X18 ビッ トの符号
付き乗算器 と 48 ビ ッ ト 加算器 と が組み合わ さ れてお り 、 加算器の入力はプ ロ グ
ラマブル マルチプレ ク サで選択 さ れます。 こ れら の演算は、 ダ イ ナ ミ ッ ク に選択
できます。 オプシ ョ ンの入力 と 乗算器パ イ プ ラ イ ン レジスタだけでなく、
subtract、 carry_in、 opmode ポー ト のレジス タ も選択でき ます。 DSP48A ブロッ
クは、[Implementation] タブの [Use synthesizable model] をオンにした場合、
DSP48A ハー ド ウ ェ ア プリ ミティブを含まないデバイスをターゲットにすることもできます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Consolidate control port (opmode, carry_in, preadd select, preadd subtract)] : オンにする と、
opmode、 subtract、 preadd select、 preadd subtract ポー ト を 1 つの 8 ビッ ト ポー ト に組み合わ
せます。 ビッ ト 0 ~ 3 が opmode ポー ト、 ビ ッ ト 4 が preadd select ポー ト、 ビ ッ ト 5 が
carry_in ポー ト (carry_in が direct に設定されている場合)、ビット 6 が preadder subtract ポー
ト、 ビッ ト 7 が subtract ポー ト にな り ます。 このオプションは、 DSP48 命令を生成するのに
Opmode ブ ロ ッ ク を使用し た場合にのみ使用し て く だ さ い。
• [Provide C port] : オンにする と、 c ポー ト が使用可能にな り ます。 オフの場合は、c ポー ト は 0
に接続されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 133
リリース 9.2.00 2007 年 8 月
R

R
• [Provide D port] : オンにする と、d ポー ト が使用可能にな り ます。 オフの場合は、d ポー ト は 0
に接続されます。
• [Provide PCIN port] : オンにする と、 pcin ポー ト が使用可能にな り ます。 pcin ポー ト は、 別の
DSP48A ブロッ クの pcout にのみ接続で き ます。
• [Provide PCOUT port] : オンにする と、 pcout ポー ト が使用可能にな り ます。 pcout ポー ト は、
別の DSP48A ブロッ クの pcin にのみ接続で き ます。
• [Provide BCOUT port] : オンにする と、 bcout ポー ト が使用可能にな り ます。 bcout ポー ト は、
別の DSP48A ブロッ クの b ポー ト にのみ接続で き ます。
• [Provide CARRYIN port] : オンにする と、 carryin ポー ト が使用可能にな り ます。
• [Provide CARRYOUT port] : オンにする と、 carryout ポー ト が使用可能にな り ます。 carryout
ポー ト は、 別の DSP48A ブロッ クの carryin ポー ト にのみ接続で き ます。
• [Provide global reset port] : オンにする と、rst ポー ト が使用可能にな り ます。 このポートは、パ
イ プ ラ イ ン選択に基づいて、 使用可能な リ セ ッ ト ポー ト すべてに接続されます。
• [Provide global enable port] : オンにする と、 en ポー ト が使用可能にな り ます。 このポートは、
パイ プ ラ イ ン選択に基づいて、 使用可能な イ ネーブル ポー ト すべてに接続されます。
[Pipelining] タブ
[Pipelining] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Use A0 reg] : A0 reg を使用する かど う かを指定し ます。
• [Use A1 reg] : A1 reg を使用する かど う かを指定し ます。
• [Use B0 reg] : B0 reg を使用する かど う かを指定し ます。
• [Use B1 reg] : B1 reg を使用する かど う かを指定し ます。
• [Pipeline C] : c ポー ト か ら の入力にレ ジ ス タ を付け る かど う かを指定し ます。
• [Pipeline D] : d ポー ト か ら の入力にレ ジ ス タ を付け る かど う かを指定し ます。
• [Pipeline multiplier] : 内部乗算器の出力にレ ジ ス タ を付け る かど う か指定し ます。
• [Pipeline P] : p 出力 と pcout 出力にレジス タ を付け る かど う かを指定し ます。
• [Pipeline opmode] : opmode ポー ト にレジス タを付けるかど う かを指定し ます。
• [Pipeline carry in] : carry_in ポート にレジス タを付けるかど う かを指定します。
[Ports] タブ
[Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Reset port for A] : オンにする と、rst_a ポー ト が使用可能にな り ます。 1 に設定される と、ポー
ト a のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for B] : オンにする と、rst_b ポー ト が使用可能にな り ます。 1 に設定される と、ポー
ト b のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for D] : オンにする と、rst_d ポー ト が使用可能にな り ます。 1 に設定される と 、ポー
ト c のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for C] : オンにする と、rst_c ポー ト が使用可能にな り ます。 1 に設定される と 、ポー
ト c のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for multiplier] : オンにする と、 rst_m ポー ト が使用可能にな り ます。 1 に設定され
る と 、 内部乗算器のパイ プ ラ イ ン レジスタがリセッ ト されます。
134 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48A
関連項目
• [Reset port for P] : オンにする と、 rst_p ポー ト が使用可能にな り ます。 1 に設定される と 、 出
力レジスタが リ セッ ト されます。
• [Reset port for opmode] : オンにする と、 rst_opmode ポー ト が使用可能にな り ます。 1 に設定
されると、 opmode ポー ト のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for carry in] : オンにする と、 rst_carryin ポー ト が使用可能にな り ます。 1 に設定さ
れると、 carry_in のパイプラ イ ン レジスタがリセッ ト されます。
• [Enable port for A] : オンにする と、 ポート A のパイプラ イ ン レジスタのイネーブル ポー ト
ce_a が使用可能にな り ます。
• [Enable port for B] : オンにする と、 ポート B のパイプラ イ ン レジスタのイネーブル ポー ト
ce_b が使用可能にな り ます。
• [Enable port for C] : オンにする と、 ポート C のパイプラ イ ン レジスタのイネーブル ポー ト
ce_c が使用可能にな り ます。
• [Enable port for D] : オンにする と、 ポート D のパイプラ イ ン レジスタのイネーブル ポー ト
ce_d が使用可能にな り ます。
• [Enable port for multiplier] : オンにする と 、 乗算器レ ジ ス タ の イ ネーブル ポー ト ce_m が使用
可能にな り ます。
• [Enable port for P] : オンにする と、 ポート P のパイプラ イ ン レジスタのイネーブル ポー ト
ce_p が使用可能にな り ます。
• [Enableport for opmode] : オンにする と、 ce_opmode ポー ト が使用可能にな り ます。
• [Enable port for carry in] : オンにする と、 carry_in レジスタのイネーブル ポー ト ce_carry_in
が使用可能にな り ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Use synthesizable model] : オンにする と、 DSP48A が RTL 記述か ら イ ンプ リ メ ン ト され、
DSP48A ハー ド ウ ェ アには直接マ ッ プ さ れません。 このオプションは、DSP48A ハー ド ウ ェ ア
プリ ミティブを含まないデバイス フ ァ ミ リ を ターゲ ッ ト に し た場合に使用する と 便利です。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
DSP48 ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く ださ い。
DSP48 Macro
複数クロックのサイクル単位アイランドの生成
『Virtex-5 XtremeDSP Design Considerations』
Xilinx XtremeDSP
System Generator for DSP リファレンス ガイド japan.xilinx.com 135
リリース 9.2.00 2007 年 8 月
R

DSP48E
R
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Index] および [DSP] ライブラリにリストされています。
ザイ リ ンクスの DSP48E ブロックは、 ザイ リ ンクスの Virtex-5 デバイ ス を使用
する DSP アプ リ ケーシ ョ ン を効率的に構築する ためのブ ロ ッ ク です。 DSP48E
では、 18X25 ビ ッ ト の符号付き乗算器 と 48 ビ ッ ト 加算器が組み合わ さ れてお
り 、 加算器の入力はプ ロ グ ラ マブル マルチプレ ク サで選択 さ れます。
これらの演算は、 ダイナミ ッ クに選択できます。 オプシ ョ ンの入力 と 乗算器パイ
プライン レジスタだけでなく、 alumode、 carryin、 opmode ポー ト のレジス タ も
選択で き ます。 DSP48E ブロッ クは、[Implementation] タブの [Use synthesizable
model] をオンにした場合、 DSP48E ハー ド ウ ェ ア プリ ミティブを含まないデバ
イスをターゲッ トにすることもできます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [A or ACIN input] : A 入力を a ポー ト か ら 直接取 り 込むか、 カ ス ケー ド さ れた acin ポー ト か
ら取り込むかを指定します。 acin ポー ト は、 別の DSP48 ブ ロ ッ ク にのみ接続で き ます。
• [B or BCIN input] : B 入力を b ポー ト か ら直接取 り 込むか、カ ス ケー ド さ れた bcin ポー ト から
取 り 込むかを指定し ます。 bcin ポー ト は、 別の DSP48 ブ ロ ッ ク にのみ接続で き ます。
• [Read dynamic pattern from c register] : オンにする と、 パターン検出で使用されたパターンが
c ポー ト か ら読み込まれます。
• [Pattern (48 bit hex value)] : 指定し た値がパターン検出ロ ジ ッ ク で使用さ れます。 パターン検
出ロ ジ ッ ク では、 加算器、 減算器、 ロ ジ ッ ク ユニ ッ ト の出力の等価チェ ッ ク が実行されます。
• [Read dynamic mask from c register] : オンにする と 、 パターン検出で使用 さ れたマス ク が c
ポート から読み込まれます。
136 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

DSP48E
• [Pattern mask (48 bit hex value)] : パターン検出中に一部のビ ッ ト をマス ク し て除去する ため
に使用する 48 ビッ トの値です。
• [Reset p register on pattern detection] : オンにしてパターンが検出される と、次のサイ クルの p
レジスタがリセッ ト されます。
[Optional Ports] タブ
[Optional Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
[Consolidate control port] : オンにする と、 opmode、 alumode、 carry_in、 carry_in_sel ポー ト を 1
つの 15 ビッ ト ポー ト に組み合わせます。 ビッ ト 0 ~ 6 が opmode ポー ト、 ビ ッ ト 7 ~ 10 が
alumode ポー ト 、ビ ッ ト 11 が carry_in ポー ト 、ビ ッ ト 12 ~ 14 が carry_in_sel ポー ト にな り ます。
このオプションは、DSP48E 命令を生成する のに Opmode ブ ロ ッ ク を使用し た場合にのみ使用し て
ください。
[Provide c port] : オンにする と、c ポー ト が使用可能にな り ます。 オフの場合は、c ポー ト は 0 に接
続されます。
[Provide global reset port] : オンにする と、 rst ポー ト が使用可能にな り ます。 このポートは、 パイ
プ ラ イ ン選択に基づいて、 使用可能な リ セ ッ ト ポー ト すべてに接続されます。
[Provide global enable port] : オンにする と、 オプシ ョ ンの en ポー ト が使用可能にな り ます。 この
ポー ト は、 パイ プ ラ イ ン選択に基づいて、 使用可能な イ ネーブル ポー ト すべてに接続されます。
[Provide pcin port] : オンにする と、pcin ポー ト が使用可能にな り ます。 pcin ポー ト は、別の DSP48
ブロックの pcout にのみ接続で き ます。
[Provide carry cascade in port] : オンにする と、 キャ リー カ ス ケー ド 入力ポー ト が使用可能にな り
ます。 このポートが接続できるのは、別の DSP48E ブロッ クのキャ リー カスケード出力ポートのみ
です。
[Provide multiplier sign cascade in port] : オンにする と、 乗算符号カ ス ケー ド 入力ポー ト
(multsigncascin) が使用可能にな り ます。 このポートが接続できるのは、 別の DSP48E ブロックの
乗算符号カ ス ケー ド 出力ポー ト のみです。
[Provide carryout port] : オンにする と、 carryout 出力ポー ト が使用可能にな り ます。 加算器/減算器
の演算モード が 1 つの 48 ビ ッ ト 加算器に設定さ れる と 、 carryout ポー ト の幅は 1 ビットになり、 2
つの 24 ビ ッ ト 加算器に設定さ れる と 、2 ビッ トになります。 MSB は 2 つ目の加算器の carryout に、
LSB は最初の加算器の carryout にな り ます。 4 つの 12 ビ ッ ト 加算器に設定さ れる と 、carryout ポー
トの幅は 4 ビッ トになり、 加算された 48 ビット入力が 4 つの 12 ビ ッ ト に分割さ れます。
[Provide pattern detect port] : オンにする と 、 パターン検出出力ポー ト が使用で き ます。 マスクまた
は c レ ジ ス タ のいずれかか ら のパターンが一致する と 、 パターン検出ポー ト は 1 に設定されます。
[Provide pattern bar detect port] : オンにする と、 パターン バー検出 (patternbdetect) 出力ポー ト が
使用で き ます。 マスクまたは c レ ジス タのいずれかか ら の反転パターンが一致する と、 パターン
バー検出ポー ト は 1 に設定されます。
[Provide overflow port] : オンにする と、 オーバーフ ロー出力ポー ト が使用可能にな り ます。 この
ポー ト は、DSP48E が P[N] ビットを超えてオーバーフローになることを示します。N は 1 ~ 46 の
値にな り 、 GUI のマス ク フィールドか c ポー ト 入力で設定 さ れる マ ス ク の 1 の数によ って決ま り
ます。
[Provide underflow port] : オンにする と、 アンダーフ ロー出力ポー ト が使用可能にな り ます。
DSP48E がアンダーフローになる こ と を示します。 アンダーフローは、P[N] ビ ッ ト を下回る と 発生
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します。 N は GUI のマス ク フィールドか c ポー ト 入力で設定さ れる マス ク の 1 の数によ って決ま
ります。
[Provide ACOUT port] : オンにする と、 acout 出力ポー ト が使用可能にな り ます。 acout ポー ト は、
別の DSP48E ブロックの acin にのみ接続で き ます。
[Provide BCOUT port] : オンにする と、bcout ポー ト が使用可能にな り ます。 bcout ポー ト は、 別の
DSP48E ブロッ クの bcin にのみ接続で き ます。
[Provide PCOUT port] : オンにする と、 pcout ポー ト が使用可能にな り ます。 pcout ポー ト は、 別の
DSP48 ブロッ クの pcin にのみ接続で き ます。
[Provide multiplier sign cascade out port] : オンにする と、 乗算器符号カ ス ケー ド 出力
(multsigncascout) ポー ト が使用可能にな り ます。 このポートは、別の DSP48E ブ ロ ッ ク の乗算器符
号カスケード入力ポー ト にのみ接続でき、 2 つの DSP48E から構築される 92 ビッ トのアキュム
レータ/加算器および減算器をサポー ト する ために使用されます。
[Provide carry cascade out port] : オンにする と、 キャ リー カスケード出力ポート (carrycascout) が
使用可能にな り ます。 このポートが接続できるのは、別の DSP48E ブロッ クのキャ リー カスケード
入力ポー ト のみです。
[Pipelining] タブ
[Pipelining] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Length of a/acin pipeline] : 入力レ ジ ス タ A のパイプライン長を指定します。 パイプラインの
長さを 0 にする と 、 入力のレジス タが削除されます。
• [Length of b/bCIN pipeline] : b 入力のパ イ プ ラ イ ン長を b か ら 読み込むか、bcin か ら読み込む
かを指定し ます。
• [Length of acout pipeline] : a/acin 入力ポー ト と acout 出力ポー ト 間のパイ プ ラ イ ンの長さ を指
定します。 0 にする と 、acout パイプラインからレジスタが削除されます。 値は a/acin パイプラ
イ ンの長さ と同じ またはそれ以下に指定する必要があ り ます。
• [Length of bcout pipeline] : b/bcin 入力ポー ト と bcout 出力ポー ト 間のパイ プ ラ イ ンの長さ を
指定し ます。 0 にする と 、bcout パイプラインからレジスタが削除されます。 値は b/bcin パイプ
ラ イ ンの長さ と 同じ ま たはそれ以下に指定する必要があ り ます。
• [Pipeline c] : c ポー ト か ら の入力にレジス タ を付け る かど う かを指定し ます。
• [Pipeline p] : p 出力 と pcout 出力にレ ジ ス タ を付け る かど う かを指定し ます。
• [Pipeline multiplier] : 内部乗算器の出力にレ ジ ス タ を付け る かど う か指定し ます。
• [Pipeline opmode] : opmode ポー ト にレジス タを付けるかど う かを指定し ます。
• [Pipeline alumode] : alumode ポート にレジス タを付けるかど う かを指定します。
• [Pipeline carry in] : carry_in ポート にレジス タを付けるかど う かを指定します。
• [Pipeline carry in select] : carry_in_sel ポート にレジス タを付けるかど う かを指定します。
リセッ ト ポー ト と イネーブル ポー ト
[Reset/Enable Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Reset port for a/acin] : オンにする と、 rst_a ポー ト が使用可能にな り ます。 1 に設定される と、
ポー ト a のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for b/bcin] : オンにする と、rst_b ポー ト が使用可能にな り ます。 1 に設定される と、
ポー ト b のパイプラ イ ン レジスタがリセッ ト されます。
138 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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DSP48E
• [Reset port for c] : オンにする と、rst_c ポー ト が使用可能にな り ます。 1 に設定される と 、 ポー
ト c のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for multiplier] : オンにする と、 rst_m ポー ト が使用可能にな り ます。 1 に設定され
る と 、 内部乗算器のパイ プ ラ イ ン レジスタがリセッ ト されます。
• [Reset port for P] : オンにする と、 rst_p ポー ト が使用可能にな り ます。 1 に設定される と 、 出
力レジスタが リ セッ ト されます。
• [Reset port for carry in] : オンにする と、 rst_carryin ポー ト が使用可能にな り ます。 1 に設定さ
れると、 carry_in のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for alumode] : オンにする と、 rst_alumode ポー ト が使用可能にな り ます。 1 に設定
されると、 alumode ポー ト のパイプラ イ ン レジスタがリセッ ト されます。
• [Reset port for controls (opmode and carry_in_sel)] : オンにする と、 rst_ctrl ポー ト が使用可能
にな り ます。 1 に設定される と 、opmode と carry_in_sel レ ジ ス タ が使用可能な場合、 そのパイ
プライン レジスタがリセッ ト されます。
• [Enable port for first a/acin register] : オンにする と、 最初の a パイプライン レジスタのイネー
ブル ポー ト ce_a1 が使用可能にな り ます。
• [Enable port for second a/acin register] : オンにする と、2 つ目の a パイプライン レジスタのイ
ネーブル ポー ト ce_a2 が使用可能にな り ます。
• [Enable port for first b/bcin register] : オンにする と、最初の b パイプライン レジスタのイネー
ブル ポー ト ce_b1 が使用可能にな り ます。
• [Enable port for second b/bcin register] : オンにする と、2 つ目の b パイプライン レジスタのイ
ネーブル ポー ト ce_b2 が使用可能にな り ます。
• [Enable port for c] : オンにする と、 ポート C レジスタのイネーブル ポー ト ce_c が使用可能に
なります。
• [Enable port for multiplier] : オンにする と 、 乗算器レ ジ ス タ の イ ネーブル ポー ト ce_m が使用
可能にな り ます。
• [Enable port for p] : オンにする と、 ポート P 出力レ ジ ス タの イ ネーブル ポー ト ce_p が使用可
能にな り ます。
• [Enable port for carry in] : オンにする と、 carry_in レジスタのイネーブル ポー ト ce_carry_in
が使用可能にな り ます。
• [Enable port for alumode] : オンにする と、alumode レジスタのイネーブル ポー ト ce_alumode
が使用可能にな り ます。
• [Enable port for multiplier carry in] : オンにする と 、 乗算器レ ジ ス タの イ ネーブル ポー ト
mult_carry_in が使用可能にな り ます。
• [Enable port for controls (opmode and carry_in_sel)] : オンにする と、ce_ctrl ポー ト が使用可能
にな り ます。 ce_ctrl ポー ト では、 opmode と carry_in_sel レジスタが制御されます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Use synthesizable model] : オンにする と、 DSP48E が RTL 記述か ら イ ンプ リ メ ン ト され、
DSP48E ハー ド ウ ェ アには直接マ ッ プ さ れません。 このオプションは、 DSP48E ハー ド ウ ェ ア
プリ ミティブを含まないデバイス フ ァ ミ リ を ターゲ ッ ト に し た場合に使用する と 便利です。
• [Mode of operation for the adder/subtractor] : こ のモー ド は、小型の加減算フ ァ ン ク シ ョ ン を高
速で低電力、 低ロ ジ ッ ク 使用率で イ ンプ リ メ ン ト する際に使用し ます。 加算/減算/ロジック ユ
System Generator for DSP リファレンス ガイド japan.xilinx.com 139
リリース 9.2.00 2007 年 8 月
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関連項目
ニ ッ ト の加算器 と 減算器は、 2 つの 24 ビッ ト フィールドか 4 つの 12 ビッ ト フィールドに分
割する こ と も で き ます。 分割する場合は、 モー ド を [Two 24-bit adders] または [Four 12-bit
adders] に設定し ます。 詳細は、 『Virtex-5 XtremeDSP Design Considerations』 を参照してくだ
さい。
• [Use adder only] : オンにする と 、 ブ ロ ッ ク は乗算器を使用せずに、 最速のパフ ォーマン ス を達
成でき る よ う にハード ウ ェ アで最適化されます。 乗算器を使用する命令があ る と、 シ ミ ュ レー
シ ョ ンでエ ラーが発生し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
DSP48 ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く ださ い。
DSP48 Macro
複数クロックのサイクル単位アイランドの生成
『Virtex-5 XtremeDSP Design Considerations』
Xilinx XtremeDSP
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Dual Port RAM
Dual Port RAM
このブロックは、[Xilinx Blockset] の [Control Logic]、 [Memory]、 [Index] ライブラリにリストさ
れています。
ブロック インターフェイス
ザイ リ ンクスの Dual Port RAM ブロックは、 ランダム アクセス メモリ
(RAM) をインプリ メント します。 デュアル ポー ト を使用する と 、 複数の
データ幅を使用し て異な る サンプル レート でメモ リ空間に同時にアクセスで
きます。
こ のブロ ッ ク には、 読み出し と 書き 込みを 同時にする ためのポート セッ ト が 2 組含ま れま す。 アド
レス ポート 、 データ ポート 、 書き 込みイ ネーブル ポート を 使用する こ と で、 単一のメ モリ 空間への
アク セス が共有でき る よ う になり ま す。 デフ ォ ルト では、 各ポート セッ ト に出力ポート が 1 つと ア
ド レ ス 用、 入力データ 用、 書き 込みイ ネーブル用に入力ポート が 3 つ含ま れま す。 入力ポート セッ
ト には、 それぞれポート イ ネーブルと 同期リ セッ ト 信号を オプショ ン で追加する こ と も でき ま す。
フォーム ファクタ
Dual Port RAM ブロックでは、 さまざまなフォーム ファクタ (FF) がサポー ト されます。 フォーム
ファクタは、 次のように定義されます。
FF = W B / W A (W B はポー ト B のデータ幅、 W A はポー ト A のデータ幅)
Dual Port RAM ブロックでは、次の条件であれば、Virtex デバイ ス ファ ミ リの場合は 1、 2、 4、 8、
16、 Virtex-II デバイ ス ファミ リの場合は 1、 2、 4、 8、 16、 32 の FF を使用できます。
Mod [( D A x W A ) , W B] = 0 (指定し た FF で 0 の場合。 D A はポー ト A の深さ)
ポー ト B の深さ (D B) は、 次のよ う に指定し たフ ォーム フ ァ ク タ か ら推論 さ れます。
D B = D A / FF.
フォーム ファクタ 1 の場合、 ポー ト A とポート B のデータ入力ポー ト の演算タ イ プ と 2 進小数点
はそれぞれ異な り ます。 フォーム ファクタが 1 よ り 大き い場合、 ポー ト A とポート B の演算タ イ
プは符号なしにな り 、 2 進小数点は 0 の位置にな り ます。 出力ポー ト A と B からは、 それぞれの
入力データ ポー ト と 同じデータ型が出力 さ れます。
このメモリ ブロックのロケーショ ンは、 各アドレス ポー ト に有効なア ド レ ス を指定する と ア ク セ
スで き、 読み出し ま たは書き込みで き る よ う にな り ます。 有効なア ド レ スは、 0 ~ d1 の符号な しの
整数です。d は、RAM の深さ (RAM のワード数) を表します。 メ モ リ の最後よ り も先へ読み飛ばそ
うとすると、シミュレーションでエラーになります。 初期の RAM コンテンツは、 ブロック パラ
メータから指定できます。 書き込みイ ネーブル ポー ト は、それぞれブール値にする必要があ り ます。
データ入力の値は、WE ポー ト が 1 の場合にア ド レ ス ラインで指定したロケーションに書き込まれ
ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 141
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書き込みモード
書き込み中の出力は、 書き込みモー ド に よ って異な り ます。 WE ポー ト が 0 の場合、 出力ポー ト は
アドレス ラ イ ンで指定し た ロ ケーシ ョ ンの値にな り ます。 書き込み中 (WE がアサート されている
間)、 入力データ ポー ト のデータはポー ト のア ド レ ス入力で選択した メ モ リ ロケーションに格納さ
れます。 書き込みサ イ ク ル中は、データ出力ポー ト A と B のビヘイビアは次のいずれかに設定でき
ます。
• Read after write
• Read before write
• No read on write
次の図では、 書き込みモー ド の詳細を示し ています。 こ の図では、 メ モ リ の初期値は 5 に、 ア ド レ
ス ビッ トは 4 に指定されています。 [No read on write] モー ド を使用し た場合、 出力はア ド レ ス ラ
イ ンの影響を受けず、出力は WE が 0 の と き の最後の出力 と 同じ にな り ます。 ほかの 2 つのモード
にする と 、 出力はア ド レ ス ラ イ ンで指定し た ロ ケーシ ョ ンか ら取得さ れる ので、 ロ ケーシ ョ ンの値
が書き込まれます。 こ の場合、 出力は書き込み前の値 ([Read before write] モード) にな り ます。
Virtex、Virtex-E、お よ び Spartan-II ファミ リでは、[Read after write] のみサポー ト されます。 Virtex-
II、 Virtex-II Pro、 Spartan-3、 Virtex-4、 Virtex-5、 Spartan-3A DSP では、 すべてのモードがサポー
トされます。
142 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Dual Port RAM
コリジョン ビヘイビア
両方のポー ト に同時にア ク セスする と、 次のよ う なビヘイ ビアにな り ます。
Read-Read コリジョン
両方のポー ト で同じ メ モ リ セルか ら同時に読み出しが行われた場合は、 問題な く 読み出されます。
Write-Write コリジョン
両方のポー ト が同じ メ モ リ セルに同時に書き込む と 、両方の出力に無効であ る こ と を示す nan とい
うマークが付きます。
Write-Read コリジョン
1 つのポー ト が書き込みを、 も う 1 つが同じ メ モ リ セルか ら読み出し をする と 発生する コ リ ジ ョ ン
です。 メモリ コ ンテンツは破損し ませんが、 読み出し ポー ト の出力データは、 書き込みポー ト の書
き込みモー ド に よ っ ては破損する こ と があ り ます。
• 書き込みポート が [Read before write] モー ド の場合、 も う 1 つのポー ト は古い メ モ リ コンテ
ン ツ を問題な く 読み出すこ と がで き ます。
• 書き込みポート が [Read after write] または [No read on write] モー ド の場合、 読み出し ポー ト
の出力は無効 (nan) にな り ます。
各ポー ト の書き込みモードは、 ブロ ッ ク パラ メータ ダイアログ ボックスの [Advance] タブで設定
できます。
タイミング パフ ォーマンスの向上
Virtex-4、 Virtex-5、 Spartan-3A DSP デバイ スにデュ アル ポー ト RAM ブロックをインプリ メン ト
する場合は、 次の設定を し てお く と 、 最速の タ イ ミ ング パフ ォーマン ス を達成で き ます。
ブロック パラ メータ
• [Provide synchronous reset port for port A output register] をオフにします。
• [Provide synchronous reset port for port B] をオフにします。
• [Depth] には、 16,384 未満の値を指定し ます。
• [Latency] は 2 またはそれ以上の値に設定し ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Depth] : ポー ト A の メ モ リ の ワー ド 数を指定し ます。 値は正の整数にする必要があ り ます。
ポー ト B の深さ は、 入力データ幅で指定し たフ ォーム フ ァ ク タ か ら 推論されます。
• [Initial value vector] : 初期 メ モ リ コ ンテン ツ を指定し ます。 初期値ベク タ エレ メン トの容量
と精度は、ポート A に指定したデータ形式に基づきます。ベク タが RAM よ り も長い場合、 ベ
クタの後続エレメントは消去されます。 RAM がベ ク タ よ り も長い場合、こ の RAM の後続ワー
ドは 0 に設定されます。 初期値ベ ク タは、 RAM のデータ ポー ト A に指定された精度に従っ
て、 サチュ レー ト されるか丸められます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 143
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• [Memory Type] : ブロック RAM か分散 RAM を選択し ます。 分散デュ アル ポー ト RAM で
は、常にポー ト A が [Read before write] モー ド に、ポー ト B が読み出し専用に設定されます。
• [Write Modes] : メ モリを [Read after write]、 [Read before write]、 または [No read on write] に
指定し ま す。 こ れら のモード は、 デバイ スによ って使用でき る も のと でき ないも のがあり ま す。
• [Initial value for port A output register] : ポー ト A 出力レ ジ ス タ の初期値を指定し ます。 初期
値は、RAM のデータ ポー ト A に指定された精度に従って、 サチュ レー ト 演算されるか丸めら
れます。 こ の初期値を設定する オプシ ョ ンは、 Virtex-II、 Virtex-II Pro、 Spartan-3、 Virtex-4、
Virtex-5、 Spartan-3A DSP デバ イ ス でのみ使用で き ます。
• [Initial value for port B output register] : ポー ト B 出力レ ジ ス タ の初期値を指定し ます。 初期値
は、 RAM のデータ ポー ト B に指定された精度に従って、 サチュ レー ト されるか丸められま
す。 こ の初期値を設定する オプシ ョ ンは、Virtex-II、Virtex-II Pro、Spartan-3、Virtex-4、Virtex-
5、 Spartan-3A DSP デバ イ スでのみ使用で き ます。
• [Provide synchronous reset port for port A output register] : オンにする と、 ブロ ッ ク RAM の
ポー ト A 出力レ ジ ス タ の リ セ ッ ト ポー ト にア ク セスでき る よ う にな り ます。 リセット ポー ト
は、 ブロ ッ ク RAM のレイテンシが 1 に設定さ れてい る場合にのみ使用で き ます。
• [Provide synchronous reset port for port B output register] : オンにする と、 ブロ ッ ク RAM の
ポー ト B 出力レ ジ ス タ の リ セ ッ ト ポートにアクセスできるようになります。 リセット ポー ト
は、 ブロ ッ ク RAM のレイテンシが 1 に設定さ れてい る場合にのみ使用で き ます。
• [Provide enable port for port A] : オンにする と、ポート A のイネーブル ポー ト にア ク セスでき
ます。 イネーブル ポー ト は、 このブロ ッ クのレ イテンシが 1 以上の場合にのみ使用で き ます。
• [Provide enable port for port B] : オンにする と、ポート B のイネーブル ポー ト にア ク セスでき
ます。 イネーブル ポー ト は、 このブロ ッ クのレ イテンシが 1 以上の場合にのみ使用で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
144 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Dual Port RAM
System
Generator
ブロック
ザイリンクス LogiCORE
このブロックでは、 常にザイ リンクス LogiCORE の Dual Port Block Memory または Distributed
Memory が使用されます。 デュアル ポー ト ブロッ ク メ モ リ の場合、 ア ド レ ス幅は ceil(log2(d)) と
同じにする必要があ り ます。d は、メ モ リ の深さ を示し ています。 このブロッ ク メ モ リ の最大のデー
タ ワー ド 幅は、 指定し た深さ にな り ます。 指定で き る最大の深 さ は、 ターゲ ッ ト に し たデバ イ ス
ファ ミ リによって異なります。 この後の表は、ブロック メ モ リ の深 さ別に、 最大データ ワード幅を
それぞれ示し ています。
このブロックでは、 次のザイ リンクス LogiCORE コアが使用されます。
ザイ リンクス
LogiCORE
Dual Port RAM Dual Port
Block Memory
Block Memory
Generator
Distributed
Memory
1024 Pt
Complex Fast
Fourier
Transform
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 145
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3A
DSP
1、 E
II、
II Pro
V6.1 • • • • •
4 5
V2.4 • • •
V7.1 • • • • •
V1.0 •
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R
深さ別の最大デー タ 幅 (Virtex/Virtex-E/Spartan-3)
深さ 幅
2 ~ 2048 256
2049 ~ 4096 192
4097 ~ 8192 96
8193 ~ 16K 48
16K+1 ~ 32K 24
32K+1 ~ 64K 12
64K+1 ~ 128K 6
128K+1 ~ 256K 3
深さ別の最大デー タ 幅 (Virtex-II/Virtex-II Pro/Virtex-4/Virtex-5/Spartan-3A DSP)
深さ 幅
2 ~ 8192 256
8193 ~ 16K 192
16K+1 ~ 32K 96
32K+1 ~ 64K 48
64K+1 ~ 128K 24
128K+1 ~ 256K 12
256K+1 ~ 512K 6
512K+1 ~
1024K
3
分散 メ モ リ のパ ラ メ ータ を選択し た場合は、LogiCORE Distributed Memory が使用されます。 深さ
は、 Virtex-II、 Virtex-II Pro、 Spartan-3、 Virtex-4、 Virtex-5、 Spartan-3A DSP デバイ スの場合は
16 ~ 65536、その他の FPGA ファミ リの場合は 16 ~ 4096 の範囲で指定する必要があ り ます。 ワー
ド幅は、 1 ~ 1024 の範囲で指定する必要があ り ます。
146 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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EDK Processor
EDK Processor
このブロックは、[Xilinx Blockset] の [Index] および [Control Logic] ライブラリにリストされてい
ます。
EDK Processor ブロッ クは、 System Generator で開発したユーザー ロジックをザ
イリンクスの EDK ( エンベデ ッ ド 開発シ ス テム ) を使用して作成したエンベデッド プロセッサ シ ス テムに接続する ために使用し ます。
EDK Processor ブロッ クでは、 EDK pcore 生成 ([EDK pcore generation]) と HDL
ネッ ト リス ト生成 ([HDL netlisting]) の 2 つのデザイ ン フローがサポート されてい
ます。 [HDL netlisting] を使用する と 、EDK を使用して作成したエンベデッド プロセッサ システム
が System Generator モデルにイ ンポー ト され、 [EDK pcore generation] を使用する と、 System
Generator モデルが pcore としてエクスポートされます。この pcore は後で EDK プロジェク トにイ
ンポート して、 エンベデッド プ ロ セ ッ サに接続で き ます。
メモリ マップ インターフェイス
EDK Processor ブロッ クでは、 エンベデッ ド プロセッサと System Generator で開発したユーザー
ロ ジ ッ ク の通信用に、自動的に Shared Memory ベース の メ モ リ マップ インターフェイスが生成さ
れます。 EDK Processor ブロックでは、エンベデッ ド プロセッサが接続された共有メモリにアクセ
スできるように C デバイ ス ド ラ イ バ も自動的に生成されます。
MB
Bus
Adaptor
上の図は、 EDK Processor ブロッ クで生成されたメモリ マップ インターフェイスを示しています。
System Generator で開発されたユーザー ロ ジ ッ ク が、共有 メ モ リ のセ ッ ト に接続されています。 こ
れ ら の共有 メ モ リ は、 後に説明する ダ イ ア ロ グ ボ ッ ク ス を使用する と 、 EDK Processor ブロックに
追加で き ます。 EDK Processor ブ ロ ッ ク は、 自動的に残 り 半分の共有 メ モ リ と メ モ リ マップ イン
ターフェイスを生成します。 メモリ マップ インターフェイスは、 FSL (Fast Simplex Link) バスの
ペアを介してこれらの共有メ モ リ と MicroBlaze プ ロ セ ッ サを接続し ます。 MicroBlaze プロセッサ
がメモリ マップ イ ン ターフ ェ イ スにあ る名前やロ ケーシ ョ ン情報に基づいて、 こ れら の共有 メ モ
リにアクセスできるように、C デバイ ス ド ラ イ バ も自動的に生成さ れます。
メモリ マップ インターフェイスは、[EDK pcore generation] または [HDL netlisting] フローのいず
れかで EDK Processor ブ ロ ッ ク に よ っ て生成さ れます。 [EDK pcore generation] フ ローの場合、Bus
Adaptor の右側のハード ウ ェアのネ ッ ト リ ス ト が pcore としてエクスポートされ、 [HDL netlisting]
フローの場合、 図のすべてのハードウェア (MicroBlaze プロセッサ、 メモリ マップ インターフェ
イス、共有メモリ、ユーザー ロジックなど) がほかの System Generator デザイ ン と同じ よ う に、 一
緒のネ ッ ト リ ス ト にま と められます。
EDK Processor ブロ ッ ク のデザイ ンおよびシ ミ ュ レーシ ョ ン手法については、ハー ド ウ ェ ア/ソフト
ウ ェ ア協調設計を参照して く ださい。
ブロック パラ メータ
Synthesized interface
In
Out
Memory
Map
User design
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 147
リリース 9.2.00 2007 年 8 月
RAM
FIFO
Reg
RAM
FIFO
Reg
User
Logic
R

R
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [EDK project] : インポート される EDK プロジェク ト ファイル (XMP ファイル) の名前を指定
します。 テキス ト ボックスを右ク リ ックすると、EDK Import Wizard が起動し ます。 このウィ
ザー ド では、 EDK プロジェク ト ファイルを読み込んで、修正し、EDK プロジェク トにイン
ポー ト し ます。
• [Processor type] : EDK プロジェク ト をインポート したときに検出されたプロセッサのタイプ
です。
• [Target board] : EDK プロジェク トでターゲッ トにしたハードウェア ボード です。
• [Configure processor for] : EDK Processor ブロックは、 EDK pcore 生成 ([EDK pcore
generation]) または HDL ネッ ト リス ト生成 ([HDL netlisting]) のいずれかに設定で き ます。
[HDL netlisting] を選択し、 [EDK project] フ ィ ール ド に何も設定し ていない と 、 EDK Import
Wizard が自動的に起動されます。
• [Import] : EDK Import Wizard が起動されます。
• [Memory Maps] : プ ロ セ ッ サに関連付け ら れた共有 メ モ リ が表示 さ れます。 ツ リー ビューのア
イ テム を右ク リ ッ ク する と 、 設定、 削除、 再同期、 ツ リ ー ビューの更新など、共有メモリで実
行可能な操作 メ ニ ューが表示さ れます。 共有 メ モ リ を再同期する と 、 ユーザー ロジックで使用
された共有メモリ と EDK Processor ブ ロ ッ ク で自動的に生成さ れた共有 メ モ リ に矛盾がない
ようにできます。
[Simulation] タブ
[Simulation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Compile software program] : XPS ツールが起動され、 インポー ト した EDK プロジェク トで
有効な ソ フ ト ウ ェ ア プログラムがコンパイルされます。 これらのソフ ト ウェア プログラムは、
エンベデッ ド プ ロ セ ッ サの メ モ リ を初期化する ために選択 さ れます。
• [Launch GDB] : シ ミ ュ レーシ ョ ン開始時に GDB が起動され、デバッ グが実行されます。 GDB
のグラフ ィ ッ ク ユーザー イ ン ターフ ェ イ ス を使用する と 、 エンベデ ッ ド プロセッサのステー
タ ス を確認し、 シ ミ ュ レーシ ョ ンの進捗状況を制御で き ます。
• [Co-simulation mode] : ソフトウェア ベースのシ ミ ュ レーシ ョ ン を [Single Step] または
[Single Step Only in Shared Memory Access] モード のいずれかで実行し ます。 [Single Step]
モード にする と、 イ ンポー ト された EDK プロジェ ク ト のシ ミ ュ レーシ ョ ンがほかの Simulink
ブ ロ ッ ク のシ ミ ュ レーシ ョ ン と サ イ ク ル精度ベースで同期さ れます。 [Single Step Only on
Shared Memory Access] モード にする と、 イ ンポー ト された EDK プロジェク トのシミ ュレー
ションは、共有メモリ マ ッ プの共有 メ モ リ にデータ が伝送された場合にのみ、ほかの Simulink
ブ ロ ッ ク のシ ミ ュ レーシ ョ ン と 同期さ れます。 ソフトウェア ベースのシ ミ ュ レーシ ョ ンでの こ
の 2 つの協調シ ミ ュ レーシ ョ ン モー ド の詳細は、 ソフトウェア ベースのシ ミ ュ レーシ ョ ン モ
デルの作成を参照して く ださい。
メモ : [Simulation] タブのパラ メータは、[Basic] タブで [EDK pcore generation] フローを選択した
場合、ま たは [HDL netlisting] フローでソフトウェア ベースのシ ミ ュ レーシ ョ ン モデルを コ ンパイ
ルでき なかった場合などは、 設定でき ません。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
148 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

EDK Processor
既知の問題
• 各デザ イ ンで使用で き る EDK Processor ブロッ クは 1 つだけです。
• ソフトウェア ベースのシ ミ ュ レーシ ョ ンでサポー ト さ れる のは、 MicroBlaze ハー ド ウ ェ ア ペ
リフェラルのサブセットのみです。 サポー ト されるハード ウ ェア ペリフェラルのリストについ
ては、 EDK サポー ト を参照して く ださい。
• 各デザ イ ンで使用で き る MicroBlaze プロセッサは 1 つだけです。 1 つのデザイ ンに複数の
MicroBlaze プロセッサおよびエンベデッ ド PowerPC プロセッサは使用できません。
MicroBlaze プロセッサのオンライン マニュアル
関連項目
MicroBlaze の詳細は、 次を参照し て く だ さい。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=micro_blaze
System Generator でのハード ウ ェア/ソ フ ト ウ ェ ア協調設計
さまざまなハードウェア/ソフトウェア シミュレーション手法
共有 メ モ リ
System Generator for DSP リファレンス ガイド japan.xilinx.com 149
リリース 9.2.00 2007 年 8 月
R

Expression
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Math]、 [Index] ライブ
ラリにリストされています。
ザイ リ ンクスの Expression ブ ロ ッ ク は、 ビ ッ ト 単位の論理式を実行し ます。
論理式は、 次の表に記述する演算子で指定し ます。 入力ポー ト の数は、 論理式か ら推
論されます。 入力ポー ト の ラベルは論理式か ら認識さ れ、 ブ ロ ッ ク にはその と お り の
名前が付き ます。 たとえば、~((a1 | a2) & (b1 ^ b2)) では、 図のよ う に a1、 a2、 b1、
b2 という ラベルの付いた入力ポートが 4 つでき ます。
論理式が解析される と 、 それが VHDL (または Verilog) で記述されます。 次は、 ブ ロ ッ ク で使用で
き る演算子を優先度の高い も のか ら順に示し ています。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
演算子 シンボル
優先
( )
NOT ~
AND &
OR |
XOR ^
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Expression] : ビ ッ ト 単位の論理式を指定し ます。
• [Align binary point] : 2 進小数点で自動的に揃え る かど う かを指定し ます。 オフの場合、すべて
の入力の 2 進小数点の位置が同じにな り ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
150 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FDATool
FDATool
使用例
このブロックは、[Xilinx Blockset] の [DSP]、 [Tools] および [Index] ライブラリにリストされてい
ます。
ザイ リ ンクスの FDATool ブロッ クは、MATLAB の Signal Processing Toolbox の一部
である FDATool ソフトウェアへのインターフェイスになります。
Signal Processing Toolbox が イ ン ス ト ール さ れていない場合、 こ のブ ロ ッ ク は正し く
機能し ないので、 使用し ないで く だ さ い。 こ のブロ ッ ク を使用する と 、 FDATool オブ
ジェク トを定義し、 System Generator モデルの一部 と し て格納する こ と がで き ます。
FDATool では、デジタル フィルタをグラフィック ユーザー インターフェイスを使用して定義でき
ます。
フ ィ ルタ を定義する サブシ ス テムに FDATool ブロックをコピーします。 ブロッ クのアイコンをダ
ブルク リ ッ クする と、 FDATool セ ッ シ ョ ンが開始され、 グ ラ フ ィ ッ ク ユーザー インターフェイス
が表示されます。 フィルタは、インターフェイス ブ ロ ッ ク の内部のデータ構造に格納 さ れます。フ ィ
ルタの係数は、System Generator の一部 と し て提供さ れる MATLAB のヘルパー関数を使用し て抽
出でき ます。 xlfda_numerator('fdablk') 関数を呼び出す と 、 fdablk という名前の FDATool ブロッ ク
の伝達関数の分子 (FIR フィルタのインパルス応答) が返されます。 同様に、 ヘルパー関数
xlfda_denominator('fdablk') を実行する と 、 非 FIR フィルタの分母が取り出されます。
FDATool ブロ ッ ク は、 通常係数が xlfda_numerator('fdablk') に設定された FIR フィルタ ブロッ ク
と共に使用されます。 次は、 その関数を指定し た FIR フィルタ ブロッ クのダイアログ ボックスを
示しています。
xlfda_numerator() は、 メ モ リ ブロッ クを初期化、 または FIR フィルタを含むサブシステムの
coefficient 変数を初期化する こ と がで き ます。
このブロックでは、 ハードウェア リソースは使用されません。
FDATool のインターフ ェ イス
Simulink モデルでブロ ッ ク のア イ コ ンをダブルク リ ッ クする と、 FDATool セ ッ シ ョ ンが開始 さ れ、
グラフィック ユーザー インターフェイスが表示されます。 セッションを閉じると、 FDATool オブ
System Generator for DSP リファレンス ガイド japan.xilinx.com 151
リリース 9.2.00 2007 年 8 月
R

R
ジェク トが FDATool ブロックの UserData パ ラ メ ータ に格納さ れます。 必要であれば、 ヘルパー関
数 xlfda_numerator() および get_param() を使用し、 オブジ ェ ク ト か ら情報を抽出し て く だ さ い。
152 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FFT v1_0
FFT v1_0
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
Cooley-Tukey 型アルゴ リズム
ザイ リンクスの FFT v1_0 ブロックは、 Virtex デバイ スでのみサポー ト さ れま
す。 その他のデバイ ス ファ ミ リの場合は、 FFT v3_1 ブロックを使用してくだ
さい。 FFT ブ ロ ッ ク では、 次に説明する基数 4 の Cooley-Tukey 型アルゴ リ ズ
ム を使用し て、 離散フー リ エ変換 (DFT) が実行されます。
複素ベク タ x(n) = [x(0), x(1), ..., x(N-1)] の N ポイン ト DFT は、ベク タ X(k) = [X(0), X(1), ..., X(N-
1)] にな り ます。 K 番目のエレ メ ン ト は、 次の よ う に定義されます。
k = 0、 1、 ...、 N-1 の場合、
こ れは、 単位元の N 乗根です。 FFT ブ ロ ッ ク は、 ザ イ リ ン ク スの固定小数点データ のペア と し て記
述される複素数データ のス ト リ ーム を入力 と し て受け入れ、N データ サンプルの重複していないフ
レームの続きの DFT を計算します。
ブロック インターフェイス
FFT ア イ コ ンに表示 さ れる入力および出力などのブ ロ ッ ク インターフェイスには、次のようなもの
があ り ます。
入力信号
xn_r 入力データ ス トリームの実数
xn_i 入力データ ス トリームの虚数
vin 各データ入力が有効か無効かを示し ます。 FFT の開始
をデータ フ レームに揃え る ための信号が使用でき ます。
下のタ イ ミ ング図を参照し て く ださ い。
inv 順方向変換の場合は 0、 逆方向変換の場合は 1
出力信号
Xk_r 出力データ ス トリームの実数
Xk_i 出力データ ス トリームの虚数
System Generator for DSP リファレンス ガイド japan.xilinx.com 153
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
vout 出力データ が有効か無効かを示し ます。 フレームの N
入力が無効 と し てマーク さ れる と 、 対応する出力フ
レーム も無効 と し てマーク さ れます。
done フレームの最初の出力サンプルでアクティブ High
rfd ブ ロ ッ ク が入力データ を受信する と ア ク テ ィ ブ High
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Number of sample points (N)] : 16、 64、 256、 1024 のいずれかに長さ を変換し ます。
• [Memory usage] : 変換を計算する ために使用し た メ モ リ バンクの数を [Single]、 [Double]、
[Triple] (16 ポイン トの FFT では使用 さ れません) のいずれかに指定し ます。
• [Scale output by] : [1/N] または [1/(2N)] のいずれかにし ます。
• [Invalidate transform on overflow] : 内部オーバーフ ローが発生し た と き のブ ロ ッ ク ビヘイ ビ
アを指定します。 チェッ ク ボ ッ ク スがオンの場合は、 出力が無効にな り 、 オフの場合はオー
バーフ ローが発生する と シ ミ ュ レーシ ョ ンが停止し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ブロックのタイミング
次のタ イ ミ ング図は、 FFT ブロックのビヘイビアを示しています。 この図では、 特定フレームの入
力サンプルか ら出力サンプルまでのサンプル周期数を示し ています。 タイミング特性は、FFT のポ
イント数と選択したメモリ使用モードによって異なります。 メモリ コンフィギュレーションに
[Triple] を選択し た場合は、 タ イ ミ ング数が出力データ のサンプル周期で指定さ れます。
FFT のタイ ミング図
154 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FFT v1_0
FFT のタイ ミング特性
64 ポイント
256 ポイン ト
1024 ポイン ト
16 ポイン トの FFT の場合、 ブ ロ ッ ク は常に rfd (ready for data) ステートになり、 出力フレームが
連続し て送信されます。 こ の結果、 停止周期はな く な り (stall = stall_0 = 0)、 タイミング図の frame
変数はデフ ォル ト で 16 サンプル周期にな り ますが、 frame_0 = 84 サンプル周期でパイプラ イン遅
延が発生し ます (最初の出力フ レームが出力さ れる までに時間がかか る ため)。
ザイリンクス LogiCORE
シングル メモリ ダブル メモリ トリプル メモリ
stall_0 = 275
stall = 275
frame_0 = 277
frame = 339
stall_0 = 1074
stall = 1074
frame_0 = 1076
frame = 1330
stall_0 = 5170
stall = 5170
frame_0 = 5172
frame = 6194
stall_0 = 146
stall = 128
frame_0 = 276
frame = 192
stall_0 = 789
stall = 768
frame_0 = 1075
frame = 1024
stall_0 = 4117
stall = 4096
frame_0 = 5171
frame = 5120
このブロックでは、常にザイ リンクス LogiCORE FFT V1.0 が使用さ れます。 サポー ト さ れる ポ イ
ント数は、N=16、 64、 256、 1024 です。 64、 256、 1024 ポイン トの FFT には、 LogiCORE Dual
Port Block Memory を使用してインプリ メ ン ト された外部メモリ が含まれます。 メモリ ブロックの
数 (1、 2、 3 のいずれか) によって、 インプリ メンテーショ ンのタイ ミ ング特性とサイズが決まり ま
す。 LogiCORE の FFT では 16 ビットのデータしかサポート されませんが、System Generator の
FFT ブロ ッ クではシ ミ ュ レーシ ョ ンですべてのデータ サイズがサポート されます。
Virtex デバイ スへの FFT インプリ メンテーション詳細は、FFT の LogiCORE 情報を参照し て く だ
さい。
メモ : このブロックは、Virtex-II デバイ スではサポー ト されていません。 代わ り に FFT v3_1 ブロッ
ク を使用し て く だ さ い。
このブロックでは、 次のザイ リンクス LogiCORE コアが使用されます。
stall_0 = 0
stall = 0
frame_0 = 406
frame = 192
stall_0 = 0
stall = 0
frame_0 = 1589
frame = 768
stall_0 = 0
stall = 0
frame_0 = 8246
frame = 4096
System Generator for DSP リファレンス ガイド japan.xilinx.com 155
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
R
ザイ リンクス
LogiCORE
FFT v1_0 16 Pt Complex
Fast Fourier
Transform
64 Pt Complex
Fast Fourier
Transform
256 Pt
Complex Fast
Fourier
Transform
1024 Pt
Complex Fast
Fourier
Transform
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
156 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
V1.0 •
V1.0 •
V1.0 •
V1.0 •
II、
II Pro
4 5

FFT v3_1
FFT v3_1
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
Cooley-Tukey 型アルゴ リズム
ザイ リ ンクスの FFT v3_1 ブロッ クは、 Virtex4、 Virtex-II、 Virtex-II Pro、
Spartan-3 デバイ スでのみサポー ト されます。 この FFT では、 離散フー リ エ
変換 (DFT) を計算する効率的なアルゴ リ ズムが イ ンプ リ メ ン ト さ れます。
N ポイント (N = 2m、 m = 4 - 14) の順方向または逆方向 DFT (IDFT) は、
データ幅 8、 12、 16、 20、 または 24 を使用して表される N 複素数値のベク
タ で計算 さ れます。 変換の計算には、 次の Cooley-Tukey 型アルゴ リ ズムが
使用されます。
複素ベク タ x(n) = [x(0), x(1), ..., x(N-1)] の N ポイン ト DFT は、ベク タ X(k) = [X(0), X(1), ..., X(N-
1)] にな り ます。 K 番目のエレ メ ン ト は、 次の よ う に定義されます。
逆方向 DFT (IDFT) は、 次のよ う に計算されます。
ブロック インターフェイス
さまざまなインプリ メンテーションおよびスケーリング モード に対するブロ ッ ク インターフェイ
ス (FFT ア イ コ ンに表示 さ れる入力および出力など) には、 次のよ う な ものがあ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 157
リリース 9.2.00 2007 年 8 月
R

R
入力信号
xn_re 入力データ ス ト リ ームの実数。 xn_re を駆動する信号は、 S-1
に 2 進小数点が付いた S 幅の符号付きデータ型にでき ます (S
= 8、 12、 16、 20 または 24)。
xn_im 入力データ ス ト リ ームの虚数。 xn_im を駆動する信号は、 S-1
に 2 進小数点が付いた S 幅の符号付きデータ型にでき ます (S
= 8、 12、 16、 20 または 24)。
start 各ベク タ フレームの開始を示し ます。 start 信号はパルス と し
てアサートするか、 High に接続し て、 入力データ フレームの
処理を開始する こ と がで き ます。 start を駆動する信号は、 ブー
ル型にする必要があ り ます。
unload 出力を自然な順序かビ ッ ト 反転順のど ち ら かで読み出すため
に使用し ます。 unload ポー ト は、 [Radix-4 Burst I/O] または
[Radix-2 Minimum Resources] アーキテクチャを イ ンプ リ メ ン
ト する場合にのみ使用で き ます。 unload 信号は、 ブ ロ ッ ク が
入力フ レームの処理を終了し た後にサンプ リ ング さ れます。 ブ
ロックは、unload 信号が High にアサート される と自然な順序
でデータを出力します。 start 信号が unload 信号よ り も前にア
サート される と、 ブロ ッ クはデータをビッ ト反転順に出力し
ます。 unload を駆動する信号は、 ブール型にする必要があ り
ます。
fwd 逆方向変換の場合は 0、 順方向変換の場合は 1 です。 fwd を駆
動する信号は、 ブール型にする必要があ り ます。
fwd_we アサー ト さ れる と 、 次の入力データ フレームのために、 入力
ポー ト fwd か ら変換タ イ プを読み込みます。 fwd_we を駆動す
る信号は、 ブール型にする必要があ り ます。
scale_sch スケーリング ス ケジ ュールを入力データ フ レームに使用する
ためのポート です。 scale_sch ポー ト は、 固定小数点を ス ケー
リ ングする モー ド の場合にのみ使用で き ます。 scale_sch を駆
動する信号は、0 に 2 進小数点が付いた S 幅の符号な し信号に
する必要があ り ます ([Radix-2 Minimum Resources] の場合は
S = 2 * log2N、 それ以外の場合は 2 * ceil(log2N/2))。
scale_sch_we アサー ト さ れる と 、 次の入力データ フレームのために、 入力
ポー ト scale_sch からスケーリング ス ケジ ュールを読み込みま
す。 scale_sch_we ポー ト は、 固定小数点を ス ケー リ ングする
モー ド の場合にのみ使用で き ます。 scale_sch_we を駆動する
信号は、 ブール型にする必要があ り ます。
nfft 次の入力データ フレームのポイント サ イ ズを提供し ます。 nfft
ポー ト は、 [Enable dynamic transform size] がオンの場合にの
み使用で き ます。 nfft を駆動する信号は、 0 に 2 進小数点が付
いた S 幅 (S = log2N) の符号な し信号にする必要があ り ます。
158 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FFT v3_1
nfft_we アサート される と、 ブロッ クの現在の操作がリセット され、
次の入力データ フ レームのために入力ポー ト nfft からポイン
ト サ イ ズを読み込みます。 nfft_we ポー ト は、 [Enable
dynamic transform size] がオンの場合にのみ使用で き ます。
nfft_we を駆動する信号は、 ブール型にする必要があ り ます。
メモ : xn_re および xn_im 信号は、 同じデータ型にする必要があ り ます。
出力信号
xk_re 出力データ ス ト リ ームの実数。 [Scaled] および [Block
floating point] モー ド の場合、 xk_re は xn_re 入力 と 同じにな
ります。 xk_re 信号の幅は、 [Unscaled] モード にする と、 2 進
小数点 xn_re から左に (1+log2N) ビッ ト拡張します。
xk_im 出力データ ス ト リ ームの虚数。 [Scaled] および [Block
floating point] モー ド の場合、 xk_im は xn_im 入力 と 同じ にな
ります。 xk_im 信号の幅は、 [Unscaled] モード にする と、 2 進
小数点 xn_im から左に (1+log2N) ビッ ト拡張します。
xn_index 入力データ の イ ンデ ッ ク ス を示し ます。 xn_index 信号は、0 に
2 進小数点が付いた幅 log2N の符号な し信号と し てマーク さ
れます。
xk_index 出力データ の イ ンデ ッ ク ス を示し ます。 xk_index 信号は、0 に
2 進小数点が付いた幅 log2N の符号な し信号と し てマーク さ
れます。
rfd start 信号がアサー ト さ れてか ら xn_index のカウン ト が N-1 に
到達する までア ク テ ィ ブ High です。 rfd 信号はブール信号 と
してマークされます。
busy ブ ロ ッ ク が現在の入力データ フ レーム を処理する と き にア ク
ティブ High にな り ます。 busy 信号は、 ブール信号 と し てマー
クされます。
vout 出力データ が有効か無効かを示し ます。 vout 信号は、 ブール
信号 と し てマーク さ れます。
edone ブ ロ ッ ク が処理されたデータ フ レーム を出力する 1 サンプル
周期前にア ク テ ィ ブ High にな り ます。 edone は、 ブール信号
としてマークされます。
done ブ ロ ッ ク が処理されたデータ フ レーム を出力する と き にア ク
ティブ High にな り ます。 done は、 ブール信号 と し てマー ク
されます。
ovflo [Scaled] モー ド で入力データ フ レーム を処理する間にオー
バーフ ローが検出される と 、 出力データ フレームがアクティ
ブ High 信号でマーク さ れます。 ovflo は、 ブール信号 と し て
マーク されます。
blk_exp [Block floating point] モー ド の場合、 出力データ フレームの
指数を指定し ます。 blk_exp は、 2 進小数点が 0 のビッ ト幅 4
の符号な し信号と し てマーク されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 159
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Implementation] : [Radix-4 Streaming I/O]、 [Radix-4 Burst I/O]、 [Radix-2 Minimum
Resources]、 [Pipelined Streaming I/O] のいずれかを選択し ます。
• [Number of sample points (N)] : N = 2(3..16) = 8 ~ 65536 の 1 つに長さ を変換し ます。 FFTx
ブロックでは、[Radix-4 Streaming I/O] の場合は 64 ~ 8192、[Radix-4 Burst I/O] の場合は 64
~ 65336、[Radix-2 Minimum Resources] と [Pipelined Streaming I/O] の場合は 8 ~ 65336 の
サンプル ポイントがサポート されます。
• [Output ordering] : 出力を自然な順序かビ ッ ト 反転順のど ち ら かに設定し ます。
• [Scaling] : 出力データ型を [Unscaled]、[Scaled]、[Block floating point] のいずれかに選択し ま
す。 インプリ メンテーションに [Radix-4 Streaming I/O] および [Pipelined Streaming I/O] を選
択し た場合、 [Block floating point] は使用でき ません。
• [Rounding mode] : [Truncation] または [Convergent rounding] を選択します。
• [Phase factor bit width] : 位相係数のビ ッ ト 幅に 8、 12、 16、 20、 24 のいずれかを選択し ます。
• [Enable dynamic transform size] : 入力データ フレームのポイント サイズをダイナミ ッ クに変
更する オプシ ョ ンの入力ポー ト N および N_we を付ける こ とができます。
• [Provide overflow port] : [Scaling] で [Scaled] を選択する と 、 オプシ ョ ンの出力ポー ト ovflo
を付ける こ とができます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Optimize for speed using DSP48] : Virtex-4 の場合、 Xtreme DSP ス ラ イ スで複素乗算、 バタ
フライ演算の加算/減算、 位相係数ジ ェ ネレータ の一部を計算で き ます。
♦ [Butterfly arithmetic] : DSP48 を使用して、 バタフラ イ演算の加算と減算をインプ リ メ ン
ト し ます。 こ のオプシ ョ ンは、 出力幅が 30 以下の場合にのみ使用でき ます。
♦ [Complex multiplication] : 実質乗数を 3 ではな く 4 で構築し た複素乗算器を イ ンプ リ メ
ン ト し ます。 こ れに よ り 、 複素乗算すべてが Xtreme DSP スライス内で計算されるので、
ク ロ ッ ク 速度が高速にな り ます。 こ のオプシ ョ ン を使用する と 、 DSP48 の追加使用を最小
限に抑えた ま ま、 ク ロ ッ ク 速度を最大限に上げる こ と がで き ます。
♦ [Phase factor generation] : 各位相係数テーブルご と に 2 つの Xtreme DSP スライスを使用
し て位相係数ジ ェ ネレータ を イ ンプ リ メ ン ト し ます。 位相係数のビ ッ ト 幅が大き く 、 ポ イ
ント サイズが大きい場合に、 クロッ ク速度をさらに上げるこ とができます。
• [Phase factor memory type] : 分散 RAM かブロ ッ ク RAM を選択し ます。 このオプショ ンは、
サンプル ポイン ト 16 ~ 1024 の場合にのみ使用でき ます。 このオプシ ョ ンは、 イ ンプ リ メ ン
テーシ ョ ンが [Pipelined Streaming I/O] の場合は使用でき ません。
• [Data memory type] : 分散 RAM かブロ ッ ク RAM を選択します。 このオプションは、 サンプ
ル ポイント 16 ~ 1024 の場合にのみ使用でき ます。こ のオプシ ョ ンは、イ ンプ リ メ ンテーシ ョ
ンが [Pipelined Streaming I/O] の場合は使用でき ません。
160 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FFT v3_1
System
Generator
ブロック
• [Number of stages using block RAM] : ブロッ ク RAM と分散 RAM (一部のみ) にデータおよ
び位相係数を格納し ます。 このオプションは、インプリ メンテーションに [Pipelined Streaming
I/O] を選択し た場合にのみ使用で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ブロックのタイミング
FFT ブロッ クの制御ビヘイビアやタイ ミ ングの詳細は、 コアのデータシート を参照してください。
ザイリンクス LogiCORE
このブロッ クでは、次のザイ リ ンクス LogiCORE の Fast Fourier Transform コアが使用されます。
ザイ リンクス
LogiCORE
FFT v3_1 Fast Fourier
Transform
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 161
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V3.1 • • •
4 5
R

FFT v3_2
R
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
Cooley-Tukey 型アルゴ リズム
ザイ リ ンクスの FFT v3_2 ブロッ クは、 Virtex4、 Virtex-II、 Virtex-II Pro、
Spartan-3 デバイ スでのみサポー ト されます。 この FFT では、 離散フー リ エ
変換 (DFT) を計算する効率的なアルゴ リ ズムが イ ンプ リ メ ン ト さ れます。
N ポイント (N = 2m、 m = 4 - 14) の順方向または逆方向 DFT (IDFT) は、
データ幅 8 ~ 24 を使用して表される N 複素数値のベ ク タ で計算さ れます。
変換の計算には、 次の Cooley-Tukey 型アルゴ リ ズムが使用されます
複素ベク タ x(n) = [x(0), x(1), ..., x(N-1)] の N ポイン ト DFT は、ベク タ X(k) = [X(0), X(1), ..., X(N-
1)] にな り ます。 K 番目のエレ メ ン ト は、 次の よ う に定義されます。
逆方向 DFT (IDFT) は、 次のよ う に計算されます。
ブロック インターフェイス
さまざまなインプリ メンテーションおよびスケーリング モード に対するブロ ッ ク インターフェイ
ス (FFT ア イ コ ンに表示 さ れる入力および出力など) には、 次のよ う な ものがあ り ます。
162 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FFT v3_2
入力信号
xn_re 入力データ ス ト リ ームの実数。 xn_re を 駆動する 信号は、 S-1 に 2 進小数
点が付いた S 幅の符号付き データ 型にでき ま す (S は 8 ~ 24 の値です)。
例 : Fix_8_7、 Fix_24_23
xn_im 入力データ スト リ ームの虚数。 xn_im を 駆動する 信号は、 S-1 に 2 進小数
点が付いた S 幅の符号付き データ 型にでき ま す (S は 8 ~ 24 の値です)。
例 : Fix_8_7、 Fix_24_23
start 各ベク タ フレームの開始を示し ます。 start 信号はパルス と し てアサー ト
するか、 High に接続し て、 入力データ フレームの処理を開始する こ と
ができ ます。 start を駆動する信号は、 ブール型にする必要があ り ます。
unload 出力を自然な順序かビ ッ ト 反転順のど ち ら かで読み出すために使用し ま
す。 unload ポー ト は、 [Radix-4 Burst I/O] または [Radix-2 Minimum
Resources] アーキテ ク チ ャ を イ ンプ リ メ ン ト する場合にのみ使用で き ま
す。 unload 信号は、 ブ ロ ッ ク が入力フ レームの処理を終了し た後にサン
プリングされます。 ブロッ クは、 unload 信号が High にアサート される
と自然な順序でデータを出力します。 start 信号が unload 信号よ り も前
にアサート される と、 ブロ ッ クはデータをビッ ト反転順に出力します。
unload を駆動する信号は、 ブール型にする必要があ り ます。
fwd 逆方向変換の場合は 0、 順方向変換の場合は 1 です。 fwd を駆動する信
号は、 ブール型にする必要があ り ます。
fwd_we アサー ト さ れる と 、 次の入力データ フレームのために、入力ポート fwd
か ら変換タ イ プを読み込みます。 fwd_we を駆動する信号は、 ブール型
にする必要があ り ます。
scale_sch スケーリング ス ケジ ュールを入力データ フ レームに使用する ための
ポー ト です。 scale_sch ポー ト は、 固定小数点を ス ケー リ ングする モー ド
の場合にのみ使用で き ます。 scale_sch を駆動する信号は、 0 に 2 進小数
点が付いた S 幅の符号な し信号にする必要があ り ます ([Radix-2
Minimum Resources] の場合は S = 2 * log2N、 それ以外の場合は 2 *
ceil(log2N/2))。
scale_sch_we アサー ト さ れる と 、 次の入力データ フレームのために、 入力ポート
scale_sch からスケーリング ス ケジ ュールを読み込みます。
scale_sch_we ポー ト は、 固定小数点を ス ケー リ ングする モー ド の場合
にのみ使用で き ます。 scale_sch_we を駆動する信号は、 ブール型にする
必要があ り ます。
nfft 次の入力データ フレームのポイント サ イ ズを提供し ます。 nfft ポー ト
は、[Enable dynamic transform size] がオンの場合にのみ使用で き ます。
nfft を駆動する信号は、 0 に 2 進小数点が付いた S 幅 (S = log2N) の符
号な し信号にする必要があ り ます。
nfft_we アサート されると、 ブロッ クの現在の操作がリセッ ト され、 次の入力
データ フ レームのために入力ポー ト nfft からポイン ト サ イ ズを読み込
みます。 nfft_we ポー ト は、 [Enable dynamic transform size] がオンの場
合にのみ使用で き ます。 nfft_we を駆動する信号は、 ブール型にする必
要があ り ます。
メモ : xn_re および xn_im 信号は、 同じデータ型にする必要があ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 163
リリース 9.2.00 2007 年 8 月
R

R
出力信号
ブロック パラ メータ
xk_re 出力データ ス ト リ ームの実数。 [Scaled] および [Block floating point]
モー ド の場合、 xk_re は xn_re 出力 と 同じ にな り ます。 xk_re 信号の幅
は、 [Unscaled] モード にする と、 2 進小数点 xn_re から左に (1+log2N)
ビッ ト拡張します。
xk_im 出力データ ス ト リ ームの虚数。 [Scaled] および [Block floating point]
モー ド の場合、 xk_im は xn_im 出力 と 同じにな り ます。 xk_im 信号の幅
は、 [Unscaled] モード にする と、 2 進小数点 xn_im から左に (1+log2N)
ビッ ト拡張します。
xn_index 入力データ の イ ンデ ッ ク ス を示し ます。 xn_index 信号は、 0 に 2 進小数
点が付いた幅 log2N の符号な し信号と し てマーク されます。
xk_index 出力データ の イ ンデ ッ ク ス を示し ます。 xk_index 信号は、 0 に 2 進小数
点が付いた幅 log2N の符号な し信号と し てマーク されます。
rfd start 信号がアサート さ れてから xn_index のカウ ント が N-1 に到達する ま
でアク ティ ブ High です。 rfd 信号はブール信号と し てマーク さ れま す。
busy ブ ロ ッ ク が現在の入力データ フ レーム を処理する と き にア ク テ ィ ブ
High にな り ます。 busy 信号は、 ブール信号 と し てマーク さ れます。
vout 出力データ が有効か無効かを示し ます。 vout 信号は、 ブール信号 と し て
マーク されます。
edone ブロ ッ ク が処理さ れたデータ フ レ ームを出力する 1 サンプル周期前にア
クティブ High になり ます。 edone は、 ブール信号と し てマーク さ れま す。
done ブ ロ ッ ク が処理さ れたデータ フ レーム を出力する と き にア ク テ ィ ブ
High にな り ます。 done は、 ブール信号 と し てマーク されます。
ovflo [Scaled] モー ド で入力データ フ レーム を処理する間にオーバーフ ローが
検出さ れる と 、 出力データ フレームがアクティブ High 信号でマーク さ
れます。 ovflo は、 ブール信号 と し てマーク されます。
blk_exp [Block floating point] モー ド の場合、 出力データ フレームの指数を指定
します。blk_exp は、 2 進小数点が 0 のビッ ト幅 4 の符号な し信号と し
てマーク されます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Implementation] : [Radix-4 Streaming I/O]、 [Radix-4 Burst I/O]、 [Radix-2 Minimum
Resources]、 [Pipelined Streaming I/O] のいずれかを選択し ます。
• [Number of sample points (N)] : N = 2(3..16) = 8 ~ 65536 の 1 つに長さ を変換し ます。 FFTx
ブロックでは、[Radix-4 Streaming I/O] の場合は 64 ~ 8192、[Radix-4 Burst I/O] の場合は 64
~ 65336、[Radix-2 Minimum Resources] と [Pipelined Streaming I/O] の場合は 8 ~ 65336 の
サンプル ポイントがサポート されます。
164 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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FFT v3_2
• [Output ordering] : 出力を自然な順序かビ ッ ト 反転順のど ち ら かに設定し ます。
• [Scaling] : 出力データ型を [Unscaled]、[Scaled]、[Block floating point] のいずれかに選択し ま
す。 インプリ メンテーションに [Radix-4 Streaming I/O] および [Pipelined Streaming I/O] を選
択し た場合、 [Block floating point] は使用でき ません。
• [Rounding mode] : [Truncation] または [Convergent rounding] を選択します。
• [Phase factor bit width] : 位相係数のビ ッ ト 幅に 8、 12、 16、 20、 24 のいずれかを選択し ます。
• [Enable dynamic transform size] : 入力データ フレームのポイント サイズをダイナミ ッ クに変
更する オプシ ョ ンの入力ポー ト N および N_we を付ける こ とができます。
• [Provide overflow port] : [Scaling] で [Scaled] を選択する と 、 オプシ ョ ンの出力ポー ト ovflo
を付ける こ とができます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Optimize for speed using DSP48] : Virtex-4 の場合、 Xtreme DSP ス ラ イ スで複素乗算、 バタ
フライ演算の加算/減算、 位相係数ジ ェ ネレータ の一部を計算で き ます。
♦ [Butterfly arithmetic] : DSP48 を使用して、 バタフラ イ演算の加算と減算をインプ リ メ ン
ト し ます。 こ のオプシ ョ ンは、 出力幅が 30 以下の場合にのみ使用でき ます。
♦ [Complex multiplication] : 実質乗数を 3 ではな く 4 で構築し た複素乗算器を イ ンプ リ メ
ン ト し ます。 こ れに よ り 、 複素乗算すべてが Xtreme DSP スライス内で計算されるので、
ク ロ ッ ク 速度が高速にな り ます。 こ のオプシ ョ ン を使用する と 、 DSP48 の追加使用を最小
限に抑えた ま ま、 ク ロ ッ ク 速度を最大限に上げる こ と がで き ます。
♦ [Phase factor generation] : 各位相係数テーブルご と に 2 つの Xtreme DSP スライスを使用
し て位相係数ジ ェ ネレータ を イ ンプ リ メ ン ト し ます。 位相係数のビ ッ ト 幅が大き く 、 ポ イ
ント サイズが大きい場合に、 クロッ ク速度をさらに上げるこ とができます。
• [Phase factor memory type] : 分散 RAM かブロ ッ ク RAM を選択し ます。 このオプショ ンは、
サンプル ポイン ト 16 ~ 1024 の場合にのみ使用でき ます。 このオプシ ョ ンは、 イ ンプ リ メ ン
テーシ ョ ンが [Pipelined Streaming I/O] の場合は使用でき ません。
• [Data memory type] : 分散 RAM かブロ ッ ク RAM を選択します。 このオプションは、 サンプ
ル ポイント 16 ~ 1024 の場合にのみ使用でき ます。こ のオプシ ョ ンは、イ ンプ リ メ ンテーシ ョ
ンが [Pipelined Streaming I/O] の場合は使用でき ません。
• [Number of stages using block RAM] : ブロッ ク RAM と分散 RAM (一部のみ) にデータおよ
び位相係数を格納し ます。 このオプションは、インプリ メンテーションに [Pipelined Streaming
I/O] を選択し た場合にのみ使用で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ブロックのタイミング
FFT ブロッ クの制御ビヘイビアやタイ ミ ングの詳細は、 コアのデータシート を参照してください。
System Generator for DSP リファレンス ガイド japan.xilinx.com 165
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R

System
Generator
ブロック
R
ザイリンクス LogiCORE
このブロッ クでは、次のザイ リ ンクス LogiCORE の Fast Fourier Transform コアが使用されます。
ザイ リンクス
LogiCORE
FFT v3_2 Fast Fourier
Transform
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
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3A
DSP
1、 E
II、
II Pro
V3.2 • • •
4 5

FFT v4_1
FFT v4_1
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
Cooley-Tukey 型アルゴ リズム
ザイ リ ンクスの FFT v4_1 ブロッ クは、 Virtex-5、 Virtex4、 Virtex-II、
Virtex-II Pro、 Spartan-3、 Spartan-3E、 Spartan-3A デバイ スでのみサポー
トされます。 この FFT では、 離散フー リ エ変換 (DFT) を計算する効率的な
アルゴ リ ズムがイ ンプ リ メ ン ト されます。
N ポイント (N = 2m、 m = 4 - 14) の順方向または逆方向 DFT (IDFT) は、
データ幅 8 ~ 24 を使用して表される N 複素数値のベ ク タ で計算さ れます。
変換の計算には、 次の Cooley-Tukey 型アルゴ リ ズムが使用されます
複素ベク タ x(n) = [x(0), x(1), ..., x(N-1)] の N ポイン ト DFT は、ベク タ X(k) = [X(0), X(1), ..., X(N-
1)] にな り ます。 K 番目のエレ メ ン ト は、 次の よ う に定義されます。
逆方向 DFT (IDFT) は、 次のよ う に計算されます。
ブロック インターフェイス
さまざまなインプリ メンテーションおよびスケーリング モード に対するブロ ッ ク インターフェイ
ス (FFT ア イ コ ンに表示 さ れる入力および出力など) には、 次のよ う な ものがあ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 167
リリース 9.2.00 2007 年 8 月
R

R
入力信号
xn_re 入力データ ス ト リ ームの実数。 xn_re を 駆動する 信号は、 S-1 に 2 進小数
点が付いた S 幅の符号付き データ 型にでき ま す (S は 8 ~ 24 の値です)。
例 : Fix_8_7、 Fix_24_23
xn_im 入力データ スト リ ームの虚数。 xn_im を 駆動する 信号は、 S-1 に 2 進小数
点が付いた S 幅の符号付き データ 型にでき ま す (S は 8 ~ 24 の値です)。
例 : Fix_8_7、 Fix_24_23
start 各ベク タ フレームの開始を示し ます。 start 信号はパルス と し てアサー ト
するか、 High に接続し て、 入力データ フレームの処理を開始する こ と
ができ ます。 start を駆動する信号は、 ブール型にする必要があ り ます。
unload 出力を自然な順序で読み出すために使用し ます。 unload ポー ト は、
[Radix-4 Burst I/O]、[Radix-2 Burst I/O] または [Radix-2 Lite Burst I/O]
アーキテ ク チ ャ を イ ンプ リ メ ン ト する場合にのみ使用で き ます。 unload
信号は、 ブ ロ ッ ク が入力フ レームの処理を終了し た後にサンプ リ ング さ
れます。 ブロッ クは、 unload 信号が High にアサート される と自然な順
序でデータ を出力し ます。 start 信号が unload 信号よ り も前にアサー ト
さ れる と 、 ブ ロ ッ ク はデータ を ビ ッ ト 反転順に出力し ます。 unload を駆
動する信号は、 ブール型にする必要があ り ます。
fwd 逆方向変換の場合は 0、 順方向変換の場合は 1 です。 fwd を駆動する信
号は、 ブール型にする必要があ り ます。 デフォル ト では FFT は順方向で
変換さ れます。
fwd_we アサー ト さ れる と 、 次の入力データ フレームのために、入力ポート fwd
か ら変換タ イ プを読み込みます。 fwd_we を駆動する信号は、 ブール型
にする必要があ り ます。
scale_sch スケーリング ス ケジ ュールを入力データ フ レームに使用する ための
ポー ト です。 scale_sch ポー ト は、 固定小数点を ス ケー リ ングする モー ド
の場合にのみ使用で き ます。 scale_sch を駆動する信号は、 0 に 2 進小数
点が付いた S 幅の符号な し信号にする必要があ り ます ([Radix-2 Burst
I/O] または [Radix-2 Lite Burst I/O] の場合は S = 2 * log2N、 それ以外
の場合は 2 * ceil(log2N/2))。
scale_sch_we アサー ト さ れる と 、 次の入力データ フレームのために、 入力ポート
scale_sch からスケーリング ス ケジ ュールを読み込みます。
scale_sch_we ポー ト は、 固定小数点を ス ケー リ ングする モー ド の場合
にのみ使用で き ます。 scale_sch_we を駆動する信号は、 ブール型にする
必要があ り ます。
nfft 次の入力データ フレームのポイント サ イ ズを提供し ます。 nfft ポー ト
は、[Enable dynamic transform size] がオンの場合にのみ使用で き ます。
nfft を駆動する信号は、 0 に 2 進小数点が付いた幅 5 の符号な し信号、
UFix_5_0 にする必要があ り ます。
nfft_we アサート されると、 ブロッ クの現在の操作がリセッ ト され、 次の入力
データ フ レームのために入力ポー ト nfft からポイン ト サ イ ズを読み込
みます。 nfft_we ポー ト は、 [Enable dynamic transform size] がオンの場
合にのみ使用で き ます。 nfft_we を駆動する信号は、 ブール型にする必
要があ り ます。
168 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FFT v4_1
出力信号
ブロック パラ メータ
メモ : xn_re および xn_im 信号は、 同じデータ型にする必要があ り ます。
xk_re 出力データ ス ト リ ームの実数。 [Scaled] および [Block floating point]
モー ド の場合、 xk_re は xn_re 出力 と 同じ にな り ます。 xk_re 信号の幅
は、 [Unscaled] モード にする と、 2 進小数点 xn_re から左に (1+log2N)
ビッ ト拡張します。
xk_im 出力データ ス ト リ ームの虚数。 [Scaled] および [Block floating point]
モー ド の場合、 xk_im は xn_im 入力 と 同じにな り ます。 xk_im 信号の幅
は、 [Unscaled] モード にする と、 2 進小数点 xn_im から左に (1+log2N)
ビッ ト拡張します。
xn_index 入力データ の イ ンデ ッ ク ス を示し ます。 xn_index 信号は、 0 に 2 進小数
点が付いた幅 log2N の符号な し信号と し てマーク されます。
xk_index 出力データ の イ ンデ ッ ク ス を示し ます。 xk_index 信号は、 0 に 2 進小数
点が付いた幅 log2N の符号な し信号と し てマーク されます。
rfd start 信号がアサート さ れてから xn_index のカウ ント が N-1 に到達する ま
でアク ティ ブ High です。 rfd 信号はブール信号と し てマーク さ れま す。
busy ブ ロ ッ ク が現在の入力データ フ レーム を処理する と き にア ク テ ィ ブ
High にな り ます。 busy 信号は、 ブール信号 と し てマーク さ れます。
vout 出力データ が有効か無効かを示し ます。 vout 信号は、 ブール信号 と し て
マーク されます。
edone ブロ ッ ク が処理さ れたデータ フ レ ームを出力する 1 サンプル周期前にア
クティブ High になり ます。 edone は、 ブール信号と し てマーク さ れま す。
done ブ ロ ッ ク が処理さ れたデータ フ レーム を出力する と き にア ク テ ィ ブ
High にな り ます。 done は、 ブール信号 と し てマーク されます。
ovflo [Scaled] モー ド で入力データ フ レーム を処理する間にオーバーフ ローが
検出さ れる と 、 出力データ フレームがアクティブ High 信号でマーク さ
れます。 ovflo は、 ブール信号 と し てマーク されます。
blk_exp [Block floating point] モー ド の場合、 出力データ フレームの指数を指定
します。blk_exp は、 2 進小数点が 0 のビッ ト幅 5 の符号な し信号と し
てマーク されます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Implementation] : [Radix-4 Streaming I/O]、 [Radix-4 Burst I/O]、 [Radix-2 Minimum
Resources]、 [Pipelined Streaming I/O] のいずれかを選択し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 169
リリース 9.2.00 2007 年 8 月
R

R
• [Number of sample points (N)] : N = 2 (3..16) = 8 - 65536 の 1 つに長さ を変換し ます。 FFTx ブ
ロックでは、[Radix-4 Streaming I/O] の場合は 64 - 8192、 [Radix-4 Burst I/O] の場合は 8 -
65336、 [Radix-2 Minimum Resources] と [Pipelined Streaming I/O]の場合は 8 - 65336 のサン
プル ポイントがサポート されます。
• [Output ordering] : 出力を自然な順序かビ ッ ト 反転順のど ち ら かに設定し ます。
• [Scaling] : 出力データ型を [Unscaled]、[Scaled]、[Block floating point] のいずれかに選択し ま
す。 [Block floating point] は、 イ ンプ リ メ ン テーシ ョ ンに [Pipelined Streaming I/O] を選択し
た場合にのみ使用で き ます。
• [Rounding mode] : [Truncation] または [Convergent rounding] を選択します。
• [Phase factor bit width] : 位相係数のビ ッ ト 幅に 8 ~ 24 のいずれかを選択し ます。
• [Enable dynamic transform size] : 入力データ フレームのポイント サイズをダイナミ ッ クに変
更する オプシ ョ ンの入力ポー ト nfft および nfft_we を付ける こ とができます。
• [Provide overflow port] : [Scaling] で [Scaled] を選択する と 、 オプシ ョ ンの出力ポー ト ovflo
を付ける こ とができます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Optimize for speed using DSP48] : Virtex-4 および Virtex-5 の場合、 Xtreme DSP スライスで
複素乗算、 バタ フ ラ イ演算の加算/減算を計算で き ます。
♦ [Butterfly arithmetic] : DSP48 を使用して、 バタフラ イ演算の加算と減算をインプ リ メ ン
ト し ます。 こ のオプシ ョ ンは、 出力幅が 30 以下の場合に、 Virtex-4 でのみ使用で き ます。
Virtex-5 の場合、 こ の機能はすべての出力幅で使用で き ます。
♦ [Complex multiplication] : 実質乗数を 3 ではな く 4 で構築し た複素乗算器を イ ンプ リ メ
ン ト し ます。 こ れに よ り 、 複素乗算すべてが Xtreme DSP スライス内で計算されるので、
ク ロ ッ ク 速度が高速にな り ます。 こ のオプシ ョ ン を使用する と 、 DSP48 の追加使用を最小
限に抑えた ま ま、 ク ロ ッ ク速度を最大限に上げる こ と がで き ます。 このオプションは、
Virtex-4 でのみ使用で き ます。 Virtex-5 の場合は、 常に選択されます。
• [Phase factor memory type] : 分散 RAM かブロ ッ ク RAM を選択し ます。 このオプショ ンは、
サンプル ポイン ト 16 ~ 1024 の場合にのみ使用でき ます。 このオプシ ョ ンは、 イ ンプ リ メ ン
テーシ ョ ンが [Pipelined Streaming I/O] の場合は使用でき ません。
• [Data memory type] : 分散 RAM かブロ ッ ク RAM を選択します。 このオプションは、 サンプ
ル ポイント 16 ~ 1024 の場合にのみ使用でき ます。こ のオプシ ョ ンは、イ ンプ リ メ ンテーシ ョ
ンが [Pipelined Streaming I/O] の場合は使用でき ません。
• [Number of stages using block RAM] : ブロッ ク RAM と分散 RAM (一部のみ) にデータおよ
び位相係数を格納し ます。 このオプションは、インプリ メンテーションに [Pipelined Streaming
I/O] を選択し た場合にのみ使用で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ブロックのタイミング
FFT ブロッ クの制御ビヘイビアやタイ ミ ングの詳細は、 コアのデータシート を参照してください。
170 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FFT v4_1
System
Generator
ブロック
ザイリンクス LogiCORE
このブロッ クでは、次のザイ リ ンクス LogiCORE の Fast Fourier Transform コアが使用されます。
ザイ リンクス
LogiCORE
FFT v4_1 Fast Fourier
Transform
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 171
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V4.1 • • • • • •
R

FIFO
System
Generator
ブロック
R
このブロックは、[Xilinx Blockset] の [Control Logic]、 [Memory]、 [Index] ライブラリにリストさ
れています。
ザイ リ ンクスの FIFO ブロックは、 FIFO メモリ キューをインプリ メント します。
書き込みイ ネーブル入力が 1 になる と、 このモジュールのデータ入力ポート の値が
次の使用可能な空の メ モ リ ロケーシ ョ ンに書き込まれます。 読み出し イ ネーブル入
力ポート をアサートする と、 データが書き込まれる順番にデータ出力ポート (dout)
を通って FIFO か ら読み出 さ れます。 FIFO はブロ ッ ク または分散 RAM を使用し
てインプリ メントできます。
未使用の ロ ケーシ ョ ンがモジ ュールの内部 メ モ リ に残っていない場合、 出力ポー ト
full が 1 にアサー ト されます。 出力ポー ト percent_full は、フルの FIFO のパーセン ト がユーザー指
定の精度で表示されます。 empty 出力ポー ト は、 FIFO が空にな る と アサー ト されます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Depth] : 格納で き る ワー ド 数。
• [Bits of precision to use for %full signal] : %full ポー ト のビ ッ ト 幅を指定し ます。 こ の符号な
し出力の 2 進小数点は、 常にワー ド の最上部にあ り ます。 こ のため、 た と えば精度が 1 に設定
されると、 出力は 0.0 と 0.5 の 2 つの値を取 り 込みます。 こ の場合、 0.5 は FIFO が少な く と
も 50% フルである こ と を示しています。
[Implementation] タブ
• [Memory Type] : FIFO の FPGA への イ ンプ リ メ ンテーシ ョ ン方法を指定し ます。 ブ ロ ッ ク
RAM か分散 RAM のいずれかを選択で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE FIFO Generator コアを使用してインプリ メント され
ます。
ザイ リンクス
LogiCORE
FIFO Synchronous
FIFO
FIFO
Generator
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
172 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V5.0 • • • • •
4 5
V3.3 • • •

FIR Compiler v1_0
FIR Compiler v1_0
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ブロック インターフェイス
ザイ リンクス FIR Compiler v1_0 ブロックは、高速 MAC ベースの FIR フィルタ
をインプリ メント します。 こ のブ ロ ッ ク は、 入力データ のス ト リ ーム を受信し、
フ ィ ルタ の コ ン フ ィ ギ ュ レーシ ョ ンに応じ てフ ィ ルタ処理し た結果を、 固定の遅
延で出力し ます。
このフィルタは、カスケード接続された DSP48 ス ラ イ ス を次の図の よ う に使用し
てインプリ メント されます。
FIR Compiler v1_0 ブロッ クには、すべてのフィルタ コ ン フ ィ ギ ュ レーシ ョ ンで表示 さ れる din お
よび dout に加え、 さ まざまなオプシ ョ ンのポー ト を含める こ と ができ ます。
• din : FIR Compiler のデータ入力ポー ト 。 次の図に示すとお り 、 こ のポー ト を介し てすべての
チャネルのデータが FIR Compiler へマルチプレ クサ と同じ よ う に、 1 度に送信されます。 こ
れは、デシ メ ーシ ョ ン フィルタのマルチチャネル データ入力および出力の タ イ ミ ング図で、サ
ンプル レー ト変更は 2 で、 ハード ウ ェア オーバーサンプ リ ングは 2 になっています。
• vin : 有効入力ポー ト 。 din ポー ト の入力が有効 (High) か無効 (Low) かを示します。 マルチ
レート のマルチチャネル フ ィ ル タの場合、vin ポー ト を駆動する信号がチ ャ ネル 0 のデータ サ
ンプルの間 High であ る と 、 その他すべてのチ ャ ネルの対応する サンプルが ク ロ ッ ク 入力 さ れ
るまで、High のままである必要があり ます (図を参照)。 つま り、 最初のチャネルから最後の
チャネルまでの各チャネルのデータ サンプルは、 連続したク ロ ッ ク サイクルで送信される必
要があ り 、 vin ポー ト はこれらすべてのサイ クルで High である必要があ り ます。 この規則に
従っていないと、 シ ミ ュレーシ ョ ンでエラーが発生し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 173
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
• en : 同期イ ネーブル ポー ト
• rst : 同期 リ セ ッ ト ポー ト
• rfd : ready for data ポー ト 。 FIR ブ ロ ッ ク では、 新しい入力データが受信で き る状態にな る と 、
こ のポー ト の出力が High にな り ます。
• dout : FIR Compiler のデータ出力ポー ト 。 こ のポー ト を介し て、 フ ィ ルタ処理さ れたすべての
チ ャ ネルの出力データ がマルチプレ ク サの よ う に 1 度に出力 さ れます。
• vout : dout ポー ト の出力データ が有効 (High) か無効 (Low) かを示します。
• core_rdy : ブ ロ ッ ク が初期化さ れ、 入力ポー ト のデータ を受け取る準備がで き たかど う かを示
すポー ト です。 core_rdy が コ アに よ っ てアサー ト さ れる まで、 ブ ロ ッ ク のすべての入力は無視
されます。 こ れは、 1 回限 り の制御信号で、 シミュレーションが開始されると Low にな り、 コ
アのスタート アップ レ イ テンシに対応する時間が経過する と 、High にな り ます。 こ の信号は 1
度 High になる と、残りのランタ イム中も High のままです。 このポートは、rst と rfd ポー ト が
使用されていないと使用できません。
• chan_out : dout ポー ト の出力データ があ る チャ ネルがどれかを示し ます。
• chan_in : どのチャ ネルの入力データ サンプルを次の din ポー ト に駆動する かを示し ます。 din
の入力サンプルがコ アに送信される と 、 即座にこ の出力ポー ト の値が変更され、 データ入力の
必要な次のチ ャ ネルを示し ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Filter type] : フ ィ ルタ を次のいずれかに設定する こ と がで き ます。
♦ [SingleRate] : 入力 と 出力のデータ レー ト が同じにな り ます。
♦ [Decimation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数分
だけ遅く な り ます。
♦ [Interpolation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数
分だけ速 く な り ます。
• [Sample rate change] : こ こ で指定し た係数に よ って、出力のサンプル レー ト が入力 と 比較し て
変更 さ れます。 このパラ メータは、 [Filter type] が [Decimation] または [Interpolation] に設定
されると使用できます。 [Decimation] の場合は、 出力のサンプル レー ト が [Sample rate
change] の係数分だけ入力か ら削減 さ れます。 [Interpolation] の場合は、出力のサンプル レート
が [Sample rate change] の係数分だけ入力か ら増加さ れます。
• [Number of channels] : FIR Compiler ブ ロ ッ ク で処理さ れるデータ チャネルの数を指定できま
す。 複数のチ ャ ネル データ がマルチプレ ク サ と 同じ よ う に 1 度にコ アに渡されます。 サポー ト
さ れるチ ャ ネル数は、 最大で 16 です。
• [Hardware over-sampling rate] : 入力データ レー ト と 出力データ レー ト の高速な方 と 内部コ ア
のレー ト 間の比率を指定し ます。 このオーバークロック レート によって、フ ィルタの各 DSP48
に組み込まれた フ ィ ルタ タ ッ プの数が決定 さ れます。
• [Coefficient vector] : 指定し た係数ベ ク タ が MATLAB 行のベク タにな り ます。 タップ数は、
MATLAB 行のベクタ長からから推論されます。 フィルタに使用される DSP48 の数は、 フ ィ ル
174 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v1_0
タ コ ン フ ィ ギ ュ レーシ ョ ンの係数の数 と 、指定し た係数ス ト ラ ク チ ャ、ハー ド ウ ェ ア オーバー
サンプ リ ング係数に よ っ て決ま り ます。
• [Structure] : 係数のス ト ラ ク チャ を指定し ます。 係数のス ト ラ ク チ ャ に よ って、コ アが最適化さ
れ、特定のハー ド ウ ェ ア コンフィギュレーションをインプリ メントするのに必要なハードウェ
ア容量が削減されます。 ス ト ラ ク チ ャ には、 次のいずれかを選択で き ます。
♦ Inferred from Coefficients
[Ports] タブ
♦ Non-Symmetric
♦ Symmetric
♦ Negative Symmetric
♦ Half Band
係数のベク タは、 こ こ で指定し たス ト ラ ク チャ と 一致し てい る必要があ り ます。 ただ し、
[Inferred from Coefficients] を選択し た場合、 ス ト ラ クチャはこれらの係数から自動的に決定
さ れるので、 その必要はあ り ません。
[Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Provide valid ports] : ブロッ クで vin および vout ポー ト が使用さ れます。
• [Provide core_rdy port] : 最初はコ アのス ター ト ア ッ プ レイテンシと同じサイクル数の間 Low
の出力ポー ト が使用されます。 こ の信号が High にな る と 、 コ アの初期化シーケ ン スが終了し、
入力データ が受信で き る よ う にな り ます。 スタートアップ レ イ テンシの詳細は、 データ シー ト
を参照して く ださい。
• [Provide rst and rfd ports] : ブロックで rfd ポー ト が使用さ れます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Storage options] : 係数 と データ の両方を格納する ために、 カ ス タ ム メモリ オプシ ョ ンを選択
できます。
♦ [Data buffer] : データ サンプルを格納する ために使用する メ モ リ の タ イ プを指定し ます。
♦ [Coefficient buffer] : 係数を格納する ために使用する メ モ リ の タ イ プを指定し ます。
• [Multiple DSP48 column support] : Virtex-4 デバイ スの複数の DSP48 スライス列にフィルタ
をインプリ メン トする方法を指定します。 [Custom] にする と 、 次の複数列を イ ンプ リ メ ン ト す
るためのオプションが設定できるようになります。
♦ [Cross column pipelining] : 複数列用 DSP48 フィルタをインプリメントする場合に、列の
間のパイプ ラ イ ンの長さ を指定し ます。 これは、[Multiple DSP48 column support] を
[Custom] に し た場合にのみ設定で き ます。
♦ [First column length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、 最初の列
の長さ を指定し ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場合
にのみ設定で き ます。
♦ [Column wrap length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、後続の列
の長 さ を指定し ます。 この値は、 指定した最初の列の長さ と同じか、 それよ り も大きい値
にする必要があ り ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場
合にのみ設定で き ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 175
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
FIR Compiler
v1_0
R
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
既知の問題
このブロッ クでは、 次のザイ リ ンクス LogiCORE FIR Compiler コアが使用されます。
ザイ リンクス
LogiCORE
FIR Compiler
LogiCORE
バージ ョ ン/
データ シー ト
次は、 System Generator の FIR Compiler に関する既知の問題です。
• 現在の と こ ろ、 FIR Compiler ブロッ クでは Virtex-4 デバイ スの MAC FIR しかサポート され
ません。
• リ ロー ド 可能な係数や複数の係数セ ッ ト は、 サポー ト さ れません。
• 複数列の自動イ ンプ リ メ ンテーシ ョ ンはサポー ト さ れません。
• サポー ト される タ ップは、 最大 512 タップのみです。
Spartan Virtex
II、 IIE 3、 3E 3A
• このブロ ッ ク を含むデザイ ンをシ ミ ュ レーシ ョ ン し、ネ ッ ト リ ス ト の段階で次のよ う なエ ラー
メッセージが表示された場合は、$target_directory/sysgen/coregen_XXXX/coregen_tmp ディ
レク ト リの coregen.log ファイルを参照してください。
standard exception: XNetlistEngine: An exception
was raised: com.xilinx.sysgen.netlist.f: ERROR:
coreutil - Failure to generate output products
at C:/MATLAB701/toolbox/xilinx/sysgen/scripts/
SgGenerateCores.pm line 590
$target_directory refers to the netlist target directory as specified
on the SysGen token.
176 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V1.0 •
4 5

FIR Compiler v2_0
FIR Compiler v2_0
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンクス FIR Compiler v2_0 ブロッ クは、高速 MAC ベースの FIR フィルタを
インプリ メント します。 こ のブ ロ ッ ク は、 入力データ のス ト リ ーム を受信し、 フ ィ
ル タのコ ン フ ィ ギ ュ レーシ ョ ンに応じ てフ ィ ル タ処理し た結果を、 固定の遅延で出
力します。
このフィルタは、カスケード接続された DSP48 スライスを次の図のように使用して
インプリ メント されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 177
リリース 9.2.00 2007 年 8 月
R

R
ブロック インターフェイス
FIR Compiler v1_0 ブロッ クには、すべてのフィルタ コ ン フ ィ ギ ュ レーシ ョ ンで表示 さ れる din お
よび dout に加え、 さ まざまなオプシ ョ ンのポー ト を含める こ と ができ ます。
• din : FIR Compiler のデータ入力ポー ト 。 次の図に示すとお り 、 こ のポー ト を介し てすべての
チャネルのデータが FIR Compiler へマルチプレ クサ と同じ よ う に、 1 度に送信されます。 こ
れは、デシ メ ーシ ョ ン フィルタのマルチチャネル データ入力および出力の タ イ ミ ング図で、サ
ンプル レー ト変更は 2 で、 ハード ウ ェア オーバーサンプ リ ングは 2 になっています。
• vin : 有効入力ポー ト 。 din ポー ト の入力が有効 (High) か無効 (Low) かを示します。 マルチ
レート のマルチチャネル フ ィ ル タの場合、vin ポー ト を駆動する信号がチ ャ ネル 0 のデータ サ
ンプルの間 High であ る と 、 その他すべてのチ ャ ネルの対応する サンプルが ク ロ ッ ク 入力 さ れ
るまで、High のま まであ る必要があ り ます。 つま り、最初のチャネルから最後のチャネルまで
の各チャネルのデータ サンプルは、 連続したク ロ ッ ク サイクルで送信される必要があり、 vin
ポー ト はこれらすべてのサイ クルで High である必要があ り ます。 こ の規則に従っていない と 、
シミュレーションでエラーが発生します。
178 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v2_0
ブロック パラ メータ
• en : 同期イ ネーブル ポー ト
• rst : 同期 リ セ ッ ト ポー ト
• rfd : ready for data ポー ト 。 FIR ブ ロ ッ ク では、 新しい入力データが受信で き る状態にな る と 、
こ のポー ト の出力が High にな り ます。
• dout : FIR Compiler のデータ出力ポー ト 。 こ のポー ト を介し て、 フ ィ ルタ処理さ れたすべての
チ ャ ネルの出力データ がマルチプレ ク サの よ う に 1 度に出力 さ れます。
• vout : dout ポー ト の出力データ が有効 (High) か無効 (Low) かを示します。
• core_rdy : ブ ロ ッ ク が初期化さ れ、 入力ポー ト のデータ を受け取る準備がで き たかど う かを示
すポー ト です。 core_rdy が コ アに よ っ てアサー ト さ れる まで、 ブ ロ ッ ク のすべての入力は無視
されます。 こ れは、 1 回限 り の制御信号で、 シミュレーションが開始されると Low にな り、 コ
アのスタート アップ レ イ テンシに対応する時間が経過する と 、High にな り ます。 こ の信号は 1
度 High になる と、残りのランタ イム中も High のままです。 このポートは、rst と rfd ポー ト が
使用されていないと使用できません。
• chan_out : dout ポー ト の出力データ があ る チャ ネルがどれかを示し ます。
• chan_in : どのチャ ネルの入力データ サンプルを次の din ポー ト に駆動する かを示し ます。 din
の入力サンプルがコ アに送信される と 、 即座にこ の出力ポー ト の値が変更され、 データ入力の
必要な次のチ ャ ネルを示し ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Filter type] : フ ィ ルタ を次のいずれかに設定する こ と がで き ます。
♦ [SingleRate] : 入力 と 出力のデータ レー ト が同じにな り ます。
♦ [Decimation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数分
だけ遅く な り ます。
♦ [Interpolation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数
分だけ速 く な り ます。
• [Sample rate change] : こ こ で指定し た係数に よ って、出力のサンプル レー ト が入力 と 比較し て
変更 さ れます。 このパラ メータは、 [Filter type] が [Decimation] または [Interpolation] に設定
されると使用できます。 [Decimation] の場合は、 出力のサンプル レー ト が [Sample rate
change] の係数分だけ入力か ら削減 さ れます。 [Interpolation] の場合は、出力のサンプル レート
が [Sample rate change] の係数分だけ入力か ら増加さ れます。
• [Number of channels] : FIR Compiler ブ ロ ッ ク で処理さ れるデータ チャネルの数を指定できま
す。 複数のチ ャ ネル データ がマルチプレ ク サ と 同じ よ う に 1 度にコ アに渡されます。 サポー ト
さ れるチ ャ ネル数は、 最大で 16 です。
• [Hardware over-sampling rate] : 入力データ レー ト と 出力データ レー ト の高速な方 と 内部コ ア
のレー ト 間の比率を指定し ます。 このオーバークロック レート によって、フ ィルタの各 DSP48
に組み込まれた フ ィ ルタ タ ッ プの数が決定 さ れます。
• [Coefficient vector] : 指定し た係数ベ ク タ が MATLAB 行のベク タにな り ます。 タップ数は、
MATLAB 行のベクタ長からから推論されます。 フィルタに使用される DSP48 の数は、 フ ィ ル
System Generator for DSP リファレンス ガイド japan.xilinx.com 179
リリース 9.2.00 2007 年 8 月
R

R
タ コ ン フ ィ ギ ュ レーシ ョ ンの係数の数 と 、指定し た係数ス ト ラ ク チ ャ、ハー ド ウ ェ ア オーバー
サンプ リ ング係数に よ っ て決ま り ます。
• [Structure] : 係数のス ト ラ ク チャ を指定し ます。 係数のス ト ラ ク チ ャ に よ って、コ アが最適化さ
れ、特定のハー ド ウ ェ ア コンフィギュレーションをインプリ メントするのに必要なハードウェ
ア容量が削減されます。 ス ト ラ ク チ ャ には、 次のいずれかを選択で き ます。
♦ Inferred from Coefficients
[Ports] タブ
♦ Non-Symmetric
♦ Symmetric
♦ Negative Symmetric
♦ Half Band
係数のベク タは、 こ こ で指定し たス ト ラ ク チャ と 一致し てい る必要があ り ます。 ただ し、
[Inferred from Coefficients] を選択し た場合、 ス ト ラ クチャはこれらの係数から自動的に決定
さ れるので、 その必要はあ り ません。
[Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Provide valid ports] : ブロッ クで vin および vout ポー ト が使用さ れます。
• [Provide core_rdy port] : 最初はコ アのス ター ト ア ッ プ レイテンシと同じサイクル数の間 Low
の出力ポー ト が使用されます。 こ の信号が High にな る と 、 コ アの初期化シーケ ン スが終了し、
入力データ が受信で き る よ う にな り ます。 スタートアップ レ イ テンシの詳細は、 データ シー ト
を参照して く ださい。
• [Provide rst and rfd ports] : ブロックで rfd ポー ト が使用さ れます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Storage options] : 係数 と データ の両方を格納する ために、 カ ス タ ム メモリ オプシ ョ ンを選択
できます。
♦ [Data buffer] : データ サンプルを格納する ために使用する メ モ リ の タ イ プを指定し ます。
♦ [Coefficient buffer] : 係数を格納する ために使用する メ モ リ の タ イ プを指定し ます。
• [Multiple DSP48 column support] : Virtex-4 デバイ スの複数の DSP48 スライス列にフィルタ
をインプリ メン トする方法を指定します。 [Custom] にする と 、 次の複数列を イ ンプ リ メ ン ト す
るためのオプションが設定できるようになります。
♦ [Cross column pipelining] : 複数列用 DSP48 フィルタをインプリメントする場合に、列の
間のパイプ ラ イ ンの長さ を指定し ます。 これは、[Multiple DSP48 column support] を
[Custom] に し た場合にのみ設定で き ます。
♦ [First column length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、 最初の列
の長さ を指定し ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場合
にのみ設定で き ます。
♦ [Column wrap length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、後続の列
の長 さ を指定し ます。 この値は、 指定した最初の列の長さ と同じか、 それよ り も大きい値
にする必要があ り ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場
合にのみ設定で き ます。
180 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v2_0
System
Generator
ブロック
FIR Compiler
v2_0
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
既知の問題
このブロッ クでは、 次のザイ リ ンクス LogiCORE FIR Compiler コアが使用されます。
ザイ リンクス
LogiCORE
FIR Compiler
LogiCORE
バージ ョ ン/
データ シー ト
次は、 System Generator の FIR Compiler に関する既知の問題です。
• 現在の と こ ろ、 FIR Compiler ブロッ クでは Virtex-4 デバイ スの MAC FIR しかサポート され
ません。
• リ ロー ド 可能な係数や複数の係数セ ッ ト は、 サポー ト さ れません。
• 複数列の自動イ ンプ リ メ ンテーシ ョ ンはサポー ト さ れません。
• 複数列の自動イ ンプ リ メ ンテーシ ョ ンはサポー ト さ れません。
• サポー ト される タ ップは、 最大 512 タップのみです。
Spartan Virtex
II、 IIE 3、 3E 3A
• こ のブロ ッ ク を含むデザイ ンをシ ミ ュ レーシ ョ ン し、 ネ ッ ト リ ス ト の段階で次のよ う なエ ラー
メッセージが表示された場合は、$target_directory/sysgen/coregen_XXXX/coregen_tmp ディ
レク ト リの coregen.log ファイルを参照してください。
standard exception: XNetlistEngine: An exception
was raised: com.xilinx.sysgen.netlist.f: ERROR:
coreutil - Failure to generate output products
at C:/MATLAB701/toolbox/xilinx/sysgen/scripts/
SgGenerateCores.pm line 590
$target_directory は、System Generator トークンで指定したネッ ト リストのターゲッ ト ディレク ト
リを示します。
System Generator for DSP リファレンス ガイド japan.xilinx.com 181
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V2.0 • •
R

R
FIR Compiler v3_0
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンクス FIR Compiler v3_0 ブロッ クは、高速 MAC ベースの FIR フィルタを
インプリ メント します。 こ のブ ロ ッ ク は、 入力データ のス ト リ ーム を受信し、 フ ィ
ル タのコ ン フ ィ ギ ュ レーシ ョ ンに応じ てフ ィ ル タ処理し た結果を、 固定の遅延で出
力します。
このフィルタは、 カスケード接続された DSP48/DSP48E/DSP48A スライスを次の
図のよ う に使用し て イ ンプ リ メ ン ト されます。
こ の後の説明では、 DSP/DSP48A/DSP48E をまとめて DSP48 と記述します。
ブロック インターフェイス
FIR Compiler v3_0 ブロッ クには、すべてのフィルタ コ ン フ ィ ギ ュ レーシ ョ ンで表示 さ れる din お
よび dout に加え、 さ まざまなオプシ ョ ンのポー ト を含める こ と ができ ます。 コ アの準備が完了する
と、 最初のデータが FIR Compiler に入力されます。 コアの準備が完了したかどうかは、 このセク
シ ョ ンで説明する core_rdy 信号を監視する と わか り ます。
• din : FIR Compiler のデータ入力ポー ト 。 このポートを介して、すべてのチャネルのデータがマ
ルチプレ ク サのよ う に 1 度に FIR Compiler に送信さ ます。
• vin : 有効入力ポー ト 。 din ポー ト の入力が有効 (High) か無効 (Low) かを示します。
182 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v3_0
係数の リ ロー ド
• en : 同期イ ネーブル ポー ト
• rst : 同期 リ セ ッ ト ポー ト
• dout : FIR Compiler のデータ出力ポー ト 。 こ のポー ト を介し て、 フ ィ ルタ処理さ れたすべての
チ ャ ネルの出力データ がマルチプレ ク サの よ う に 1 度に出力 さ れます。
• vout : dout ポー ト の出力データ が有効 (High) か無効 (Low) かを示します。
• chan_out : dout ポー ト の出力データ があ る チャ ネルがどれかを示し ます。
• chan_in : どのチャ ネルの入力データ サンプルを次の din ポー ト に駆動する かを示し ます。 din
の入力サンプルがコ アに送信される と 、 即座にこ の出力ポー ト の値が変更され、 データ入力の
必要な次のチ ャ ネルを示し ます。
• coef_ld : 係数読み込みポー ト 。 coef_ld を駆動する信号は、 ブール型にする必要があ り ます。
coef_ld ポー ト の詳細は、 こ の後の説明を参照し て く だ さ い。
• coef_we : 係数書き込みイ ネーブル ポー ト です。 coef_we を駆動する信号は、 ブール型にする
必要があ り ます。 coef_we ポー ト の詳細は、 こ の後の説明を参照し て く だ さ い。
• coef_din : 係数データ入力ポー ト 。 coef_din を駆動する信号は、 こ のブ ロ ッ ク の係数に指定し
た信号 と 同じ タ イ プにする必要があ り ます。 coef_din ポー ト の詳細は、 こ の後の説明を参照し
てください。
FIR Compiler では、coef_ld、 coef_we、 coef_din という 3 つのポー ト を使用し て、 新し い係数セ ッ
トをダイナミックにリロードできます。 次の図は、 これらの信号のタ イ ミ ングを示し ています。
core_we 信号は、coef_ld 信号の立ち下が り エ ッ ジの後であればいつで も High にでき ます。 これで、
係数の ロー ド が開始 さ れます。 ま た、 図か ら は、 すべての係数を連続し て ロー ド する必要がない こ
とがわかります。 最後の係数が読み込まれる と 、 core_clk の 2 サイクル分の遅延の後 (ハーフバン
ド フ ィ ルタ係数の場合は、 遅延は 1 サイクル)、 新しい係数のセ ッ ト が有効にな り ます。
FIR フ ィ ルタ が読み込まれる順は、 FIR Compiler のコンフィギュレーショ ンによって決ま り ます。
この順序を決めるために、 xlGetReloadOrder と い う 関数も提供さ れています。
xlGetReloadOrder
xlGetReloadOrder は、MATLAB の関数で、 リ ロー ド さ れた係数の時間順 と FIR フィルタでのそれ
らのタップ位置のマッピングを返します。 xlGetReloadOrder 関数では、 次の引数を使用で き ます。
• n_taps : FIR Compiler のフ ィルタ タップ数
• coef_struct : 係数のス ト ラ ク チ ャ を指定し ます。 次のいずれかの値を使用でき ます。
♦ Symmetric
♦ Negative-Symmetric
♦ Halfband
System Generator for DSP リファレンス ガイド japan.xilinx.com 183
リリース 9.2.00 2007 年 8 月
R

R
♦ Non-Symmetric
• filter_type : 使用さ れる フ ィ ルタ の タ イ プを指定し ます。 次のいずれかの値を使用でき ます。
♦ SingleRate
♦ Decimation
♦ Interpolation
• rate_change : [Interpolation] または [Decimation] の変更レー ト (1-16)
• overclock : オーバーク ロ ッ ク係数 (1 - n タップ)
• multiple_column_support : 複数列のサポー ト をデ ィ ス エーブルにする か、 カ ス タ ムで指定し ま
す。
♦ Disabled
♦ Custom
• first_column_length : 複数列のサポー ト が イ ネーブルの場合の、 最初の列の長さ を指定する整
数です。
• column_wrap_length : 複数列のサポー ト が イ ネーブルの場合の、 列の ラ ッ プ長を指定する整数
です。
たとえば、FIR Compiler ブロッ クの係数のリ ロード順は、 16 タ ッ プの対称係数が 2 フィルタで間
引きされ、 オーバークロ ッ ク 2 サイクルでコンフィギュレーショ ンされる場合は、 次のよ うな関数
か ら取得で き ます。
>> xlGetReloadOrder( 16, 'Symmetric', 'Decimation', 2, 2, 'Disabled',
4, 32)
ans =
5
7
4
6
1
3
0
2
こ の関数は、 リ ロー ド 順を キ ャ プチ ャするベ ク タ を返し ます。 こ の場合、 ベ ク タ の最初のエレ メ ン
トは 5 で、 FIR Compiler に渡さ れた最初の係数が FIR フィルタの 5 番目の タ ッ プを形成し てい る
ことを示しています。 また、係数ストラクチャは Symmetric (対称) なので、 10 番目の タ ッ プ も形
成されます。 2 つ目の値は 7 なので、 同様に、 FIR Compiler に渡された 2 番目の係数が 7 番目 (お
よび 8 番目) のタップを形成しているこ とを示しています。
または、ブロック ハンドルまたはブロッ ク名を関数に渡して、 リ ロード順を取得する方法もあり ま
す。
>> xlGetReloadOrder('TestModel/FirCompiler')
ans =
5
7
4
6
1
3
0
2
ここでは、 リロード可能な係数を含むモデル例を示しました。
184 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v3_0
対称イ ン タ ーポレーシ ョ ン
対称インターポレーシ ョ ンのリ ロード方法は、 1 つにま と ま っ て係数が読み込まれる その他の方法
とは異なります。 こ の コ ン フ ィ ギ ュ レーシ ョ ン を使用する と 、 xlGetReloadOrder 関数か ら次の組み
合わせの文字列が返されます。
>> xlGetReloadOrder(16, 'Symmetric', 'Interpolation', 2, 2, 'Disabled',
4, 32)
ans =
{4 - 5} {6 - 7} {4 + 5} {6 + 7} {0 - 1} {2 - 3} {0 + 1} {2 + 3}
こ の文字列は、 coef_din ポー ト に入力された最初のサンプル クロックが係数 4 と 5 の差と し て解
釈され、 2 つ目のサンプルが係数 6 と 7 の差 と し て解釈される こ と を示し ています。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Filter type] : フ ィ ルタ を次のいずれかに設定する こ と がで き ます。
♦ [SingleRate] : 入力 と 出力のデータ レー ト が同じにな り ます。
♦ [Decimation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数分
だけ遅く な り ます。
♦ [Interpolation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数
分だけ速 く な り ます。
• [Sample rate change] : こ こ で指定し た係数に よ って、出力のサンプル レー ト が入力 と 比較し て
変更 さ れます。 このパラ メータは、 [Filter type] が [Decimation] または [Interpolation] に設定
されると使用できます。 [Decimation] の場合は、 出力のサンプル レー ト が [Sample rate
change] の係数分だけ入力か ら削減 さ れます。 [Interpolation] の場合は、出力のサンプル レート
が [Sample rate change] の係数分だけ入力か ら増加さ れます。
• [Number of channels] : FIR Compiler ブ ロ ッ ク で処理さ れるデータ チャネルの数を指定できま
す。 複数のチ ャ ネル データ がマルチプレ ク サ と 同じ よ う に 1 度にコ アに渡されます。 サポー ト
さ れるチ ャ ネル数は、 最大で 64 です。
• [Hardware over-sampling rate] : 入力データ レー ト と 出力データ レー ト の高速な方 と 内部コ ア
のレー ト 間の比率を指定し ます。 このオーバークロック レート によって、フ ィルタの各 DSP48
に組み込まれた フ ィ ルタ タ ッ プの数が決定 さ れます。
• [Coefficient vector] : 指定し た係数ベ ク タ が MATLAB 行のベク タにな り ます。 タップ数は、
MATLAB 行のベクタ長からから推論されます。 フィルタに使用される DSP48 の数は、 フ ィ ル
タ コ ン フ ィ ギ ュ レーシ ョ ンの係数の数 と 、指定し た係数ス ト ラ ク チ ャ、ハー ド ウ ェ ア オーバー
サンプ リ ング係数に よ っ て決ま り ます。 これらの係数は、FDATool ブロックを使用しても入力
できます。
• [Structure] : 係数のス ト ラ ク チャ を指定し ます。 係数のス ト ラ ク チ ャ に よ って、コ アが最適化さ
れ、特定のハー ド ウ ェ ア コンフィギュレーションをインプリ メントするのに必要なハードウェ
ア容量が削減されます。 ス ト ラ ク チ ャ には、 次のいずれかを選択で き ます。
♦ Inferred from Coefficients
♦ Non-Symmetric
System Generator for DSP リファレンス ガイド japan.xilinx.com 185
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
FIR Compiler
v3_0
R
[Ports] タブ
♦ Symmetric
♦ Negative Symmetric
♦ Half Band
係数のベク タは、 こ こ で指定し たス ト ラ ク チャ と 一致し てい る必要があ り ます。 ただ し、
[Inferred from Coefficients] を選択し た場合、 ス ト ラ クチャはこれらの係数から自動的に決定
さ れるので、 その必要はあ り ません。
[Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Provide valid ports] : ブロッ クで vin および vout ポー ト が使用さ れます。
• [Provide rst and rfd ports] : ブロックで rst および rfd ポー ト が使用されます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Storage options] : 係数 と データ の両方を格納する ために、 カ ス タ ム メモリ オプシ ョ ンを選択
できます。
♦ [Data buffer] : データ サンプルを格納する ために使用する メ モ リ の タ イ プを指定し ます。
♦ [Coefficient buffer] : 係数を格納する ために使用する メ モ リ の タ イ プを指定し ます。
• [Multiple DSP48 column support] : Virtex-4 デバイ スの複数の DSP48 スライス列にフィルタ
をインプリ メン トする方法を指定します。 [Custom] にする と 、 次の複数列を イ ンプ リ メ ン ト す
るためのオプションが設定できるようになります。
♦ [Cross column pipelining] : 複数列用 DSP48 フィルタをインプリメントする場合に、列の
間のパイプ ラ イ ンの長さ を指定し ます。 これは、[Multiple DSP48 column support] を
[Custom] に し た場合にのみ設定で き ます。
♦ [First column length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、 最初の列
の長さ を指定し ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場合
にのみ設定で き ます。
♦ [Column wrap length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、後続の列
の長 さ を指定し ます。 この値は、 指定した最初の列の長さ と同じか、 それよ り も大きい値
にする必要があ り ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場
合にのみ設定で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロッ クでは、 次のザイ リ ンクス LogiCORE FIR Compiler コアが使用されます。
ザイ リンクス
LogiCORE
FIR Compiler
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
186 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V3.0 • • •

FIR Compiler v3_0
既知の問題
次は、 System Generator の FIR Compiler に関する既知の問題です。
• 現在の と こ ろ、 FIR Compiler ブロックでは Virtex-4、 Virtex-5、 Spartan-3A DSP デバイ スの
MAC FIR しかサポート されません。
• 複数列の自動イ ンプ リ メ ンテーシ ョ ンはサポー ト さ れません。
• シミュレーション速度は、 コンフィギュレーションによって異なります。
System Generator for DSP リファレンス ガイド japan.xilinx.com 187
リリース 9.2.00 2007 年 8 月
R

R
FIR Compiler v3_1
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンクス FIR Compiler v3_1 ブロッ クは、高速 MAC ベースの FIR フィルタを
インプリ メント します。 こ のブ ロ ッ ク は、 入力データ のス ト リ ーム を受信し、 フ ィ
ル タのコ ン フ ィ ギ ュ レーシ ョ ンに応じ てフ ィ ル タ処理し た結果を、 固定の遅延で出
力します。
このフィルタは、 カスケード接続された DSP48/DSP48E/DSP48A スライスを次の
図のよ う に使用し て イ ンプ リ メ ン ト されます。
こ の後の説明では、 DSP/DSP48A/DSP48E をまとめて DSP48 と記述します。
ブロック インターフェイス
FIR Compiler v3_1 ブロッ クには、すべてのフィルタ コ ン フ ィ ギ ュ レーシ ョ ンで表示 さ れる din お
よび dout に加え、 さ まざまなオプシ ョ ンのポー ト を含める こ と ができ ます。 コ アの準備が完了する
と、 最初のデータが FIR Compiler に入力されます。 コアの準備が完了したかどうかは、 このセク
シ ョ ンで説明する core_rdy 信号を監視する と わか り ます。
• din : FIR Compiler のデータ入力ポー ト 。 このポートを介して、すべてのチャネルのデータがマ
ルチプレ ク サ と 同じ よ う に、 1 度に FIR Compiler に送信さ ます。
• vin : 有効入力ポー ト 。 din ポー ト の入力が有効 (High) か無効 (Low) かを示します。
188 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v3_1
係数の リ ロー ド
• en : 同期イ ネーブル ポー ト
• rst : 同期 リ セ ッ ト ポー ト
• dout : FIR Compiler のデータ出力ポー ト 。 こ のポー ト を介し て、 フ ィ ルタ処理さ れたすべての
チ ャ ネルの出力データ がマルチプレ ク サの よ う に 1 度に出力 さ れます。
• vout : dout ポー ト の出力データ が有効 (High) か無効 (Low) かを示します。
• chan_out : dout ポー ト の出力データ があ る チャ ネルがどれかを示し ます。
• chan_in : どのチャ ネルの入力データ サンプルを次の din ポー ト に駆動する かを示し ます。 din
の入力サンプルがコ アに送信される と 、 即座にこ の出力ポー ト の値が変更され、 データ入力の
必要な次のチ ャ ネルを示し ます。
• coef_ld : 係数読み込みポー ト 。 coef_ld を駆動する信号は、 ブール型にする必要があ り ます。
coef_ld ポー ト の詳細は、 こ の後の説明を参照し て く だ さ い。
• coef_we : 係数書き込みイ ネーブル ポー ト です。 coef_we を駆動する信号は、 ブール型にする
必要があ り ます。 coef_we ポー ト の詳細は、 こ の後の説明を参照し て く だ さ い。
• coef_din : 係数データ入力ポー ト 。 coef_din を駆動する信号は、 こ のブ ロ ッ ク の係数に指定し
た信号 と 同じ タ イ プにする必要があ り ます。 coef_din ポー ト の詳細は、 こ の後の説明を参照し
てください。
FIR Compiler では、coef_ld、 coef_we、 coef_din という 3 つのポー ト を使用し て、 新し い係数セ ッ
トをダイナミックにリロードできます。 次の図は、 これらの信号のタ イ ミ ングを示し ています。
core_we 信号は、coef_ld 信号の立ち下が り エ ッ ジの後であればいつで も High にでき ます。 これで、
係数の ロー ド が開始 さ れます。 ま た、 図か ら は、 すべての係数を連続し て ロー ド する必要がない こ
とがわかります。 最後の係数が読み込まれる と 、 core_clk の 2 サイクル分の遅延の後 (ハーフバン
ド フ ィ ルタ係数の場合は、 遅延は 1 サイクル)、 新しい係数のセ ッ ト が有効にな り ます。
FIR フ ィ ルタ が読み込まれる順は、 FIR Compiler のコンフィギュレーショ ンによって決ま り ます。
この順序を決めるために、 xlGetReloadOrder と い う 関数も提供さ れています。
xlGetReloadOrder
xlGetReloadOrder は、MATLAB の関数で、 リ ロー ド さ れた係数の時間順 と FIR フィルタでのそれ
らのタップ位置のマッピングを返します。 xlGetReloadOrder 関数では、 次の引数を使用で き ます。
• n_taps : FIR Compiler のフ ィルタ タップ数
• coef_struct : 係数のス ト ラ ク チ ャ を指定し ます。 次のいずれかの値を使用でき ます。
♦ Symmetric'
♦ Negative-Symmetric
♦ Halfband
System Generator for DSP リファレンス ガイド japan.xilinx.com 189
リリース 9.2.00 2007 年 8 月
R

R
♦ Non-Symmetric
• filter_type : 使用さ れる フ ィ ルタ の タ イ プを指定し ます。 次のいずれかの値を使用でき ます。
♦ SingleRate
♦ Decimation
♦ Interpolation
• rate_change : [Interpolation] または [Decimation] の変更レー ト (1-16)
• overclock : オーバーク ロ ッ ク係数 (1 - n タップ)
• multiple_column_support : 複数列のサポート を ディ ス エーブルにする か、 カス タ ムで指定し ま す。
♦ Disabled
♦ Custom
• first_column_length : 複数列のサポー ト が イ ネーブルの場合の、 最初の列の長さ を指定する整
数です。
• column_wrap_length : 複数列のサポー ト が イ ネーブルの場合の、 列の ラ ッ プ長を指定する整数
です。
たとえば、FIR Compiler ブロッ クの係数のリ ロード順は、 16 タ ッ プの対称係数が 2 フィルタで間
引きされ、 オーバークロ ッ ク 2 サイクルでコンフィギュレーショ ンされる場合は、 次のよ うな関数
か ら取得で き ます。
>> xlGetReloadOrder( 16, 'Symmetric', 'Decimation', 2, 2, 'Disabled',
4, 32)
ans =
5
7
4
6
1
3
0
2
こ の関数は、 リ ロー ド 順を キ ャ プチ ャするベ ク タ を返し ます。 こ の場合、 ベ ク タ の最初のエレ メ ン
トは 5 で、 FIR Compiler に渡さ れた最初の係数が FIR フィルタの 5 番目の タ ッ プを形成し てい る
ことを示しています。 また、係数ストラクチャは Symmetric (対称) なので、 10 番目の タ ッ プ も形
成されます。 2 つ目の値は 7 なので、 同様に、 FIR Compiler に渡された 2 番目の係数が 7 番目 (お
よび 8 番目) のタップを形成しているこ とを示しています。
または、ブロック ハン ド ルまたはブロ ッ ク名も関数に渡し て、 リ ロード順を取得する方法があ り ま
す。
>> xlGetReloadOrder('TestModel/FirCompiler')
ans =
5
7
4
6
1
3
0
2
ここでは、 リロード可能な係数を含むモデル例を示しました。
190 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v3_1
対称イ ン タ ーポレーシ ョ ン
対称インターポレーシ ョ ンのリ ロード方法は、 1 つにま と ま っ て係数が読み込まれる その他の方法
とは異なります。 こ の コ ン フ ィ ギ ュ レーシ ョ ン を使用する と 、 xlGetReloadOrder 関数か ら次の組み
合わせの文字列が返されます。
>> xlGetReloadOrder(16, 'Symmetric', 'Interpolation', 2, 2, 'Disabled',
4, 32)
ans =
{4 - 5} {6 - 7} {4 + 5} {6 + 7} {0 - 1} {2 - 3} {0 + 1} {2 + 3}
こ の文字列は、 coef_din ポー ト に入力された最初のサンプル クロックが係数 4 と 5 の差と し て解
釈され、 2 つ目のサンプルが係数 6 と 7 の差 と し て解釈される こ と を示し ています。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Filter type] : フ ィ ルタ を次のいずれかに設定する こ と がで き ます。
♦ [SingleRate] : 入力 と 出力のデータ レー ト が同じにな り ます。
♦ [Decimation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数分
だけ遅く な り ます。
♦ [Interpolation] : 出力のデータ レー ト が入力よ り も [Sample rate change] で指定し た係数
分だけ速 く な り ます。
• [Sample rate change] : こ こ で指定し た係数に よ って、出力のサンプル レー ト が入力 と 比較し て
変更 さ れます。 このパラ メータは、 [Filter type] が [Decimation] または [Interpolation] に設定
されると使用できます。 [Decimation] の場合は、 出力のサンプル レー ト が [Sample rate
change] の係数分だけ入力か ら削減 さ れます。 [Interpolation] の場合は、出力のサンプル レート
が [Sample rate change] の係数分だけ入力か ら増加さ れます。
• [Number of channels] : FIR Compiler ブ ロ ッ ク で処理さ れるデータ チャネルの数を指定できま
す。 複数のチ ャ ネル データ がマルチプレ ク サ と 同じ よ う に 1 度にコ アに渡されます。 サポー ト
さ れるチ ャ ネル数は、 最大で 64 です。
• [Hardware over-sampling rate] : 入力データ レー ト と 出力データ レー ト の高速な方 と 内部コ ア
のレー ト 間の比率を指定し ます。 このオーバークロック レート によって、フ ィルタの各 DSP48
に組み込まれた フ ィ ルタ タ ッ プの数が決定 さ れます。
• [Coefficient vector] : 指定し た係数ベ ク タ が MATLAB 行のベク タにな り ます。 タップ数は、
MATLAB 行のベクタ長からから推論されます。 フィルタに使用される DSP48 の数は、 フ ィ ル
タ コ ン フ ィ ギ ュ レーシ ョ ンの係数の数 と 、指定し た係数ス ト ラ ク チ ャ、ハー ド ウ ェ ア オーバー
サンプ リ ング係数に よ っ て決ま り ます。 これらの係数は、FDATool ブロックを使用しても入力
できます。
• [Structure] : 係数のス ト ラ ク チャ を指定し ます。 係数のス ト ラ ク チ ャ に よ って、コ アが最適化さ
れ、特定のハー ド ウ ェ ア コンフィギュレーションをインプリ メントするのに必要なハードウェ
ア容量が削減されます。 ス ト ラ ク チ ャ には、 次のいずれかを選択で き ます。
♦ Inferred from Coefficients
♦ Non-Symmetric
System Generator for DSP リファレンス ガイド japan.xilinx.com 191
リリース 9.2.00 2007 年 8 月
R

R
[Ports] タブ
♦ Symmetric
♦ Negative Symmetric
♦ Half Band
係数のベク タは、 こ こ で指定し たス ト ラ ク チャ と 一致し てい る必要があ り ます。 ただ し、
[Inferred from Coefficients] を選択し た場合、 ス ト ラ クチャはこれらの係数から自動的に決定
さ れるので、 その必要はあ り ません。
[Ports] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Provide valid ports] : ブロッ クで vin および vout ポー ト が使用さ れます。
• [Provide rst and rfd ports] : ブロックで rst および rfd ポー ト が使用されます。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
• [Rounding mode] : 次のいずれかを選択し ます。
♦ Full_Precision:
♦ Truncated_LSBS:
♦ Non_Symmetric_Rounding_Down:
♦ Non_Symmetric_Rounding_Up:
♦ Convergent_Rounding_To_Even:
♦ Convergent_Rounding_To_Odd:
♦ Symmetric_Rounding_To_Zero:
♦ Symmetric_Rounding_To_One:
♦ Symmetric_Rounding_To_Infinity:
• [Output Width] : 出力幅を指定し ます。 [Rounding Mode] で [Full_Precision] 以外を設定し て
い る場合にのみ有効にな り ます。
• [Allow Rounding Approximation] : オンにする と 、 対称丸め (Symmetric Rounding) を使用し
てい る場合に、 近似を有効に し て リ ソ ース を節約し ます。
192 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

FIR Compiler v3_1
System
Generator
ブロック
FIR Compiler
v3_1
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Storage options] : 係数 と データ の両方を格納する ために、 カ ス タ ム メモリ オプシ ョ ンを選択
できます。
♦ [Data buffer] : データ サンプルを格納する ために使用する メ モ リ の タ イ プを指定し ます。
♦ [Coefficient buffer] : 係数を格納する ために使用する メ モ リ の タ イ プを指定し ます。
• [Multiple DSP48 column support] : Virtex-4 デバイ スの複数の DSP48 スライス列にフィルタ
をインプリ メン トする方法を指定します。 [Custom] にする と 、 次の複数列を イ ンプ リ メ ン ト す
るためのオプションが設定できるようになります。
♦ [Cross column pipelining] : 複数列用 DSP48 フィルタをインプリメントする場合に、列の
間のパイプ ラ イ ンの長さ を指定し ます。 これは、[Multiple DSP48 column support] を
[Custom] に し た場合にのみ設定で き ます。
♦ [First column length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、 最初の列
の長さ を指定し ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場合
にのみ設定で き ます。
♦ [Column wrap length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、後続の列
の長 さ を指定し ます。 この値は、 指定した最初の列の長さ と同じか、 それよ り も大きい値
にする必要があ り ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場
合にのみ設定で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
既知の問題
このブロッ クでは、 次のザイ リ ンクス LogiCORE FIR Compiler コアが使用されます。
ザイ リンクス
LogiCORE
FIR Compiler
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
次は、 System Generator の FIR Compiler に関する既知の問題です。
• 現在の と こ ろ、 FIR Compiler ブロックでは Virtex-4、 Virtex-5、 Spartan-3A DSP デバイ スの
MAC FIR しかサポート されません。
• 複数列の自動イ ンプ リ メ ンテーシ ョ ンはサポー ト さ れません。
• シミュレーション速度は、 コンフィギュレーションによって異なります。
System Generator for DSP リファレンス ガイド japan.xilinx.com 193
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V3.1 • • •
R

From FIFO
R
このブロックは、[Xilinx Blockset] の [Shared Memory] および [Index] ライブラリにリストされて
います。
ザイ リンクス From FIFO ブロックは、 First-In First-Out (FIFO) のメモリ キューの後
半分を イ ンプ リ メ ン ト し ます。
読み出しイネーブル入力ポート をアサートする と、 データはデータ出力ポート (dout)
を通って FIFO か ら読み出されます。 FIFO が空の場合は、 empty 出力ポー ト がアサー
トされます。 出力ポー ト percent_full には、フルの FIFO のパーセン ト がユーザー指定
の精度で表示さ れます。
From FIFO は、 FIFO Generator v2.1 コアを使用してハードウェアにインプリ メント されます。
System Generator のハード ウ ェア協調シ ミ ュ レーシ ョ ン インターフェイスでは、From FIFO ブロッ
クをコンパイルし、FPGA ハー ド ウ ェ アで協調シ ミ ュ レーシ ョ ンでき ます。 共有 FIFO を System
Generator 協調シ ミ ュ レーシ ョ ン ハー ド ウ ェ アで使用する と 、 ホ ス ト PC と FPGA 間でデータ を高
速に転送で き、 リ アルタ イ ム ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン機能が強化されます。
9.2 リ リ ース から は、 同じ 名前の From FIFO ブロ ッ ク と To FIFO ブロックがペアになり、ネット リ
スト で 1 つの BRAM ベース の FIFO ブロ ッ ク になっています。 From FIFO または To FIFO ブロ ッ
ク が別のブロ ッ ク と ペアになら ない場合は、 その入力ポート と 出力ポート が最上位レ ベルの System
Generator デザイ ン に含ま れま す。 ペアになっ たブロ ッ ク はデザイ ン のど の階層にでも 配置でき ま す
が、 同じ 名前の From FIFIO または To FIFO ブロ ッ ク が複数ある 場合は、 エラ ーになり ま す。
9.2 リ リ ース以前のバージ ョ ン と の互換性を保持する には、 MATLAB グローバル変数
xlSgSharedMemoryStitch を off に設定し て く ださ い。 これには、MATLAB コマンド ラインに次の
ように入力します。
ブロック パラ メータ
[Basic] タブ
global xlSgSharedMemoryStitch;
xlSgSharedMemoryStitch = 'off';
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Shared memory name] : 共有 FIFO の名前を付けます。 同じ名前の FIFO はすべて同じ物理的
FIFO を共有し ます。
• [Ownership] : メモリが [Locally owned] か [Owned elsewhere] かを指定し ます。 [Locally
owned] の場合、 ブ ロ ッ ク で FIFO の イ ン ス タ ン スが作成され、 [Owned elsewhere] の場合、 ブ
ロ ッ ク が既に作成された FIFO インスタンスに接続されます。
• [Depth] : メモリ ブ ロ ッ ク のワー ド 数を指定し ます。 ワード サイズは、din ポー ト のビ ッ ト 幅か
ら推論されます。
• [Bits of precision to use for %full port] : %full ポー ト のビ ッ ト 幅を指定し ます。 この符号なし
出力の 2 進小数点は、 常にワー ド の最上部にあ り ます。 こ のため、 た と えば精度が 1 に設定さ
れる と、 出力は 0.0 と 0.5 の 2 つの値を取 り 込みます。 こ の場合、 0.5 は FIFO が少な く と も
50% フルである こ と を示しています。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
194 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

From FIFO
System
Generator
ブロック
ザイリンクス LogiCORE
関連項目
このブロックでは、 ザイ リンクス LogiCORE FIFO Generator コアを使用してインプリ メント され
ます。
ザイ リンクス
LogiCORE
FIFO Synchronous
FIFO
FIFO
Generator
LogiCORE
バージ ョ ン/
データ シー ト
From FIFO ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く ださ い。
To FIFO
Multiple Subsystem Generator
共有 FIFO の協調シ ミ ュ レーシ ョ ン
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 195
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V5.0 • • • • •
4 5
V3.3 • • •
R

From Register
R
このブロックは、 [Xilinx Blockset] の [Index] ライブラリにリストされています。
ザイ リ ンクス From Register ブロックは、 D フリ ップフロップ ベースのレジス タ の後
半分を イ ンプ リ メ ン ト し ます。 物理的な レ ジ ス タは、 2 つのデザイ ンまたは同じデザイ
ンの 2 箇所で共有で き ます。
このブロッ クは、 レジスタから対応する To Register ブロックで書き込まれたデータを
読み出し ます。 dout ポー ト は、 レジス タの出力ポー ト を表し、 ビ ッ ト 幅は対応する To
Register ブ ロ ッ ク の幅 と 同じ であ る必要があ り ます。
9.2 リ リ ースからは、同じ名前の From Register ブロック と ToRegister ブロックがペアになり、ネッ
トリストで 1 つの Register ブロックになっています。 From Register または To Register ブロックが
別のブロックとペアにならない場合は、 その入力ポート と出力ポートが最上位レベルの System
Generator デザイ ンに含まれます。 ペアになったブロ ッ クはデザイ ンのどの階層にでも配置でき ま
すが、同じ名前の From Register または To Register ブロックが複数ある場合は、エラーになり ます。
9.2 リ リ ース以前のバージ ョ ン と の互換性を保持するには、 MATLAB グローバル変数
xlSgSharedMemoryStitch を off に設定し て く ださ い。 これには、MATLAB コマンド ラインに次の
ように入力します。
ブロック パラ メータ
global xlSgSharedMemoryStitch;
xlSgSharedMemoryStitch = 'off';
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Shared memory name] : 共有レ ジ ス タ の名前を付け ます。 1 つのレジス タには、同じ名前の To
Register ブロック と From Register ブロッ クがそれぞれ 1 つずつ必要です。 この名前は、 デザ
イ ンのほかの共有 メ モ リ の名前 と は異な る も のに し て く だ さ い。
• [Initial value] : レ ジ ス タ の初期値を指定し ます。
• [Ownership and initialization] : メモリが [Locally owned and initialized] か [Owned and
initialized elsewhere] かを指定します。 [Locally owned and initialized] の場合、 ブロ ッ ク でレ
ジスタのインスタンスが作成され、 [Owned and initialized elsewhere] の場合、 ブ ロ ッ ク が既に
作成された レ ジ ス タ インスタンスに接続されます。 こ の結果、 シ ミ ュ レーシ ョ ン中に 2 つの共
有レジスタ ブロッ クが 2 つの異な る モデルで使用さ れる場合、 [Locally owned and initialized]
のブ ロ ッ ク を含むモデルが最初に開始さ れる必要があ り ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
クロック ド メ イ ンの切 り 替え
To Register と From Register ブロックのペアがクロック ドメインの境界を切り替えるために使用
される と、 ハード ウェアには 1 つのレジス タがイ ンプ リ メ ン ト されます。 このレジスタには、 To
Register ブロッ クのクロッ ク ドメインが使用されます。 たとえば、デザインに Domain_A と
196 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

From Register
関連項目
Domain_B の 2 つの ク ロ ッ ク ド メ イ ンがあ る と し、 次の図のよ う に、 2 つのク ロ ッ ク ドメインを
切り替えるのために 1 組の共有レ ジ ス タ が使用 さ れる と し ます。
Multiple Subsystem Generator ブロッ クを使用してデザインが生成される と、 含まれるレジスタは
1 つだけにな り ます。 レジスタのクロッ ク信号と クロック ネーブル信号は Domain_A ドメインか
ら駆動されます。
こ の方法で ク ロ ッ ク ド メ イ ン を切 り 替え る と 、 問題にな る こ と があ り ます。 安定させるには、 2 つ
の Register ブロックを From Register ブ ロ ッ ク の直後に追加し、 データ を From Register のクロッ
ク ド メ イ ンに再同期 させます。
From Register ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く だ さい。
To Register
Multiple Subsystem Generator
共有レ ジ ス タ の協調シ ミ ュ レーシ ョ ン
System Generator for DSP リファレンス ガイド japan.xilinx.com 197
リリース 9.2.00 2007 年 8 月
R

Gateway In
R
Gateway ブロック
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Data Types]、 [Index] ライブラリにリス
トされています。
ザイ リ ンクスの Gateway In ブロックは、 Simulink デザイ ンのザイ リ ン ク ス部
分への入力に使用し ます。 このブロックは、 Simulink の整数、 ダブル データ、
固定小数点な どのデータ型を System Generator の固定小数点型に変換し ます。
各ブロ ッ ク では、 System Generator で生成された HDL デザ イ ンの最上位入力
ポー ト を定義し ます。
ダブル データ型を System Generator の固定小数点型に変換する場合、 Gateway In ブロックでは選
択さ れたオーバーフ ローおよび量子化オプシ ョ ンが使用さ れます。 オーバーフ ローの場合、 最大の
正の値か最小の負の値にサチュ レー ト (飽和演算) するか、 ラ ッ プするか (MSB の左側のビ ッ ト を
削除)、 シミュレーション中に Simulink エラーとしてオーバーフローをフラグするオプションがあ
ります。 量子化の場合、最近似値 (同等の近似値が 2 つある場合は、0 から遠い方の値) に丸めるか、
切り捨てる (LSB の右側にビ ッ ト を削除) オプシ ョ ンがあ り ます。
オーバーフ ロー と 量子化は、 ハー ド ウ ェ アではな く 、 ハー ド ウ ェ アの前のブロ ッ ク の ソ フ ト ウ ェ ア
段階で実行されます。
Gateway In ブ ロ ッ ク には、 次の よ う な機能があ り ます。
ブロック パラ メータ
• このブロックは、Simulink の整数、 ダブル データ、 固定小数点などのデータ型を Simulink で
のシ ミ ュレーシ ョ ン中に System Generator の固定小数点型に変換し ます。
• System Generator で生成された HDL デザ イ ンの最上位入力ポー ト を定義し ます。
• System Generator ブロックで [Create testbench] をオンにする と、 テス トベンチのスティ ミ ュ
ラスを定義します。 この場合、 HDL コードの生成中に、 Simulink のシ ミ ュレーシ ョ ン中に発
生する ブ ロ ッ ク の入力が、 データ フ ァ イルでは論理ベク タ と し て記録さ れます。 HDL シ ミュ
レーシ ョ ン中は、 最上位レベルのテス トベンチに挿入されるエンティ ティによ り、 このベク タ
と Gateway Out ブ ロ ッ ク か ら出力さ れたベ ク タ が予測結果に対し てチェ ッ ク さ れます。
• 最上位レベルの HDL エンティティで対応ポートに名前を付けます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [IOB timing constraint] : ハー ド ウ ェ アでは、 Gateway In は入力/出力バ ッ フ ァ (IOB) のセッ ト
として認識されます。 IOB のタイ ミ ングに制約を付けるには、 [None] と [Data rate] の 2 通り
の方法があ り ます。
[None] をオンにする と、 System Generator で生成される制約フ ァ イル (合成ツールに XST を
使用する場合は XCF、それ以外は NCF) に IOB のタイ ミ ング制約は含まれません。 このため、
IOB から同期エレメントへのパスには制約が付きません。
[Data rate] をオンにする と、 IOB が動作するデータ レー ト で制約されます。 このレートは、
System Generator ブロッ クの [System clock period] の値、およびデザイ ン内のその他のサンプ
リング周期に対する Gateway ブロッ クのサンプリ ング レー ト によって決定されます。 たとえ
198 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Gateway In
ば、次の OFFSET = IN 制約は、10ns のシ ス テム周期で実行される Din という名前の Gateway
In ブ ロ ッ ク用に生成さ れています。
# Offset in constraints
NET "Din(0)" OFFSET = IN : 10.0 : BEFORE "clk";
NET "Din(1)" OFFSET = IN : 10.0 : BEFORE "clk";
NET "Din(2)" OFFSET = IN : 10.0 : BEFORE "clk";
• [Specify IOB location constraints] : オンにする と、IOB ロ ケーシ ョ ン制約を指定で き る テキ ス
ト ボックスが表示されるようになります。
• [IOB pad locations] : IOB ピン ロ ケーシ ョ ン をセル配列 と し て指定で き ます。 ロケーション
は、 パ ッ ケージに よ っ て異な り ます。 た と えば、 上の例の場合に FG パッケージで Virtex-E
2000 を使用する と する と 、 Din バスのロケーシ ョ ン制約は C36、 B36、 D35 に指定でき ます。
これは、 XCF (または NCF) フ ァ イルでは次のよ う な制約に変換されます。
# Loc constraints
NET "Din(0)" LOC = "D35";
NET "Din(1)" LOC = "B36";
NET "Din(2)" LOC = "C35";
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。 Gateway In ブロッ クでは、 ほかのブロッ ク と違い、
[Quantization] フィールドで [Round] または [Overflow] フ ィールドで [Saturate] を選択した場合
に、 ハード ウ ェ ア リソースが追加で必要にはなりません。
System Generator for DSP リファレンス ガイド japan.xilinx.com 199
リリース 9.2.00 2007 年 8 月
R

Gateway Out
R
Gateway ブロック
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Data Types]、 [Index] ライブラリにリス
トされています。
ザイ リ ンクスの Gateway Out ブロッ クは、 Simulink デザイ ンのザイ リ ン ク ス部
か ら の出力に使用し ます。 このブロックでは、 System Generator の固定小数点型
のデータが Simulink のダブル データ型に変換されます。
Gateway Out ブロックは、 コンフィギュレーショ ンによって、 System Generator
で生成さ れた最上位レベルの HDL デザイ ンの出力ポー ト を定義できた り 、 単にハード ウ ェ ア記述
で削除されるテス ト ポイント として使用したりできます。
Gateway Out ブ ロ ッ ク には、 次の よ う な機能があ り ます。
ブロック パラ メータ
• このブロックでは、 System Generator の固定小数点型のデータ が Simulink のダブル データ型
に変換されます。
• System Generator で生成された最上位レベルの HDL デザイ ンの I/O ポー ト を定義し ます。
Gateway Out ブ ロ ッ ク は、 最上位レベルの出力ポー ト を定義し ます。
• System Generator ブロックで [Create testbench] をオンにする と、 テス トベンチ結果のベク タ
を定義します。 この場合、 HDL コー ド の生成中に、 Simulink のシ ミ ュ レーシ ョ ン中に発生す
る ブ ロ ッ ク か ら の出力が、 データ フ ァ イ ルでは論理ベク タ と し て記録されます。 最上位レベル
のポー ト には、 それぞれ HDL コンポーネントが最上位レベルのテストベンチに挿入され、
HDL シ ミ ュ レーシ ョ ン中に予測結果に対し て こ のベク タ がチェ ッ ク さ れます。
• 最上位レベルの HDL エンテ ィ テ ィ で対応出力ポー ト に名前を付け ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Translate into output port] : オフにする と 、 こ のブロ ッ ク がハード ウ ェ アに変換される と きに
実際の出力ポー ト にな ら ない よ う にで き ます。 デフ ォル ト はオンで、 出力ポー ト が イ ネーブル
にな り ます。 オフにする と、 Gateway Out ブ ロ ッ ク はデバ ッ グ中にのみ使用 さ れ、 デザ イ ン を
部分的にプローブする際に Simulink の Sink ブロック との通信に使用されます。 この場合、
Gateway Out ブロッ クはグレーで表示され、Gateway ブロ ッ ク が出力ポー ト に変換されないこ
とを示します。
• [IOB timing constraint] : ハード ウ ェ アでは、Gateway Out ブロッ クは入力/出力バ ッ フ ァ (IOB)
のセ ッ ト と して認識されます。 IOB のタイ ミ ングに制約を付けるには、[None] と [Data rate] と
[Data rate, set 'FAST' attribute] の 3 通りの方法があります。
[None] をオンにする と、 System Generator で生成される制約フ ァ イル (合成ツールに XST を
使用する場合は XCF、それ以外は NCF) に IOB のタイ ミ ング制約は含まれません。 このため、
IOB から同期エレメントへのパスには制約が付きません。
[Data rate] をオンにする と、 IOB が動作するデータ レー ト で制約されます。 このレートは、
System Generator ブロッ クの [System clock period] の値、およびデザイ ン内のその他のサンプ
リング周期に対する Gateway Out ブロッ クのサンプリング レート によって決定されます。 た
200 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Gateway Out
とえば、次の OFFSET = OUT 制約は、 10ns のシ ス テム周期で実行さ れる Dout という名前の
Gateway Out ブ ロ ッ ク用に生成 さ れています。
# Offset out constraints
NET "Dout(0)" OFFSET = OUT : 10.0 : AFTER "clk";
NET "Dout(1)" OFFSET = OUT : 10.0 : AFTER "clk";
NET "Dout(2)" OFFSET = OUT : 10.0 : AFTER "clk";
[Data rate, set 'FAST' attribute] をオンにする と、上の OFFSET = OUT 制約が出力 され、 各 IOB
に対し て、 FAST スルー レート属性がさ らに生成されます。 こ れに よ り 、 遅延は削減さ れます
が、 ノ イ ズ と 消費電力は増加し ます。 前の例の場合、 次の属性が XCF (または NCF) ファイル
に追加されます。
NET "Dout(0)" FAST;
NET "Dout(1)" FAST;
NET "Dout(2)" FAST;
• [Specify IOB location constraints] : オンにする と、IOB ロケーション制約を指定できるように
なります。
• [IOB pad locations] : IOB ピン ロ ケーシ ョ ン をセル配列 と し て指定で き ます。 ロケーション
は、 パ ッ ケージに よ っ て異な り ます。 た と えば、 上の例の場合に FG パッケージで Virtex-E
2000 を使用する とする と、 Dout バスのロケーシ ョ ン制約は B34、 D33、 B35、 に指定できま
す。 これは、 XCF (または NCF) フ ァ イルでは次のよ う な制約に変換されます。
# Loc constraints
NET "Dout(0)" LOC = "B35";
NET "Dout(1)" LOC = "D33";
NET "Dout(2)" LOC = "B34";
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 201
リリース 9.2.00 2007 年 8 月
R

R
Indeterminate Probe
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ザイ リ ンクスの Indeterminate Probe ブ ロ ッ ク の出力は、 入力データが不定値
(MATLAB 値が NaN) かど うかを示します。 不定データは、VHDL の不定データ値を表
す X に相当し ます。
こ のブ ロ ッ ク は、 どの タ イ プのザ イ リ ン ク ス信号 も入力 と し て受信し、 ダブル信号を出
力します。 こ のブ ロ ッ ク に不定データ が入力さ れる と 、 出力信号が 1 にアサート されます。 それ以
外の場合は、 出力は 0 にな り ます。
202 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Interleaver Deinterleaver v4_0
Interleaver Deinterleaver v4_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
ザイ リ ンクスの Interleaver/Deinterleaver ブロッ クは、 インターリーバま
たはデインターリ ーバをインプ リ メ ン ト し ます。 インターリーバは、 1:1
の確定的な方法でシンボルのシーケ ン ス順序を並び替え るデバイ スです。
デイ ン ター リ ーバは、 こ の並び替え られたシーケ ン ス を再び格納するデバ
イスです。
ブロックがインターリーバ モー ド の場合、2 つの同期された整流器アーム (図の傍線矢印部分) を使
用して、din ポー ト でサンプ リ ング さ れた入力データ が B シフ ト レ ジ ス タ で多重化さ れ、dout ポー
ト へ出力さ れます。 B は、 ブ ロ ッ ク のパ ラ メ ータ ダイアログ ボックスで入力されたブランチ数で
す。 ブランチ 0 には長さ 0 の、 ブランチ 1 には長さ L の、 ブラ ンチ 2 には長さ 2L のシフ ト レジス
タが含まれます。 ブランチ (B-1) には、 長さ (B-1)L のシフ ト レジスタが含まれます。L は、 長さ 1
の場合に配列 と し て入力されたブ ラ ンチ長を示す定数です。
ブロックがデインターリーバ モー ド の場合、2 つの同期された整流器アーム (図の傍線矢印部分) を
使用し て、 din ポー ト でサンプ リ ング された入力データが B シフ ト レジスタで多重化され、 dout
ポー ト へ出力されます。 ブランチ 0 には長さ (B-1)*L の、ブラ ンチ (B-1) には長さ 0 のシフ ト レジ
スタが含まれます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 203
リリース 9.2.00 2007 年 8 月
R

R
ブランチ長が配列として指定されると、 ブロックはインターリーバ モー ド で もデイ ン ター リ ーバ
モー ド で も同じ よ う に動作し ます。 こ れは、 配列ですべてのブ ラ ンチの長さ が完全に定義さ れる た
めです。 配列には、 ブ ラ ンチ数 と 同じ長さ B が使用さ れる必要があ り ます。
リセット ピン (rst) は、 整流器アーム をブ ラ ンチ 0 に設定し ますが、 データのブラ ンチは ク リ ア さ
れません。
ブロック インターフェイス
Interleaver/Deinterleaver ブロックには 2 ~ 4 個の入力ポー ト と 2 個の出力ポー ト があ り ます。 din
入力ポー ト は 1 ~ 256 ビ ッ ト にする必要があ り ます。 vin ポー ト は、din ポー ト の値が有効かど う か
を示し、 有効なデータ のみを多重化し、 シフ ト レ ジ ス タ か ら出力し ます。 vout ポー ト は、 dout ポー
ト の値が有効かど う かを示し ます。 出力ポー ト dout のサイズは入力ポー ト din のサイズ と同じにな
ります。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Mode] : [Interleaver] または [Deinterleaver] を選択し ます。
• [Number of branches] : 1 ~ 256
• [Lengths of branches] : 1 ~ MAX。 MAX の値は、 ブ ラ ンチ数 と コ ア入力のサ イ ズに よ っ て異
なります。 ブランチ長は、長さ 1 またはブランチ数の配列になり ます。 配列サ イ ズが 1 の場合、
その値が続 く ブ ラ ンチ と の定数差 と し て使用 さ れます。 それ以外の場合、 ブ ラ ンチはそれぞれ
独自の長さ にな り ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Memory type] : [Automatically chosen]、 [Block RAM]、 [Distributed RAM] のいずれかを選
択します。
• [Pipeline for maximum performance] : コアをパイプライン接続します。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
204 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Interleaver Deinterleaver v4_0
System
Generator
ブロック
Interleaver
Deinterleaver
v4_0
ザイリンクス LogiCORE
このブロックでは、次のザイリ ンクス LogiCORE の Interleaver/De-interleaver コ アが使用さ れま す。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 205
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
Interleaver/
De-Interleaver V4.0 • • • • •
4 5
R

R
Interleaver Deinterleaver v5_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
ザイ リ ンクスの Interleaver/Deinterleaver ブロッ クは、 インターリーバま
たはデインターリ ーバをインプ リ メ ン ト し ます。 インターリーバは、 1:1
の確定的な方法でシンボルのシーケ ン ス順序を並び替え るデバイ スです。
デイ ン ター リ ーバは、 こ の並び替え られたシーケ ン ス を再び格納するデバ
イスです。
ブロックがインターリーバ モー ド の場合、2 つの同期された整流器アーム (図の傍線矢印部分) を使
用して、din ポー ト でサンプ リ ング さ れた入力データ が B シフ ト レ ジ ス タ で多重化さ れ、dout ポー
ト へ出力さ れます。 B は、 ブ ロ ッ ク のパ ラ メ ータ ダイアログ ボックスで入力されたブランチ数で
す。 ブランチ 0 には長さ 0 の、 ブランチ 1 には長さ L の、 ブラ ンチ 2 には長さ 2L のシフ ト レジス
タが含まれます。 ブランチ (B-1) には、 長さ (B-1)L のシフ ト レジスタが含まれます。L は、 長さ 1
の場合に配列 と し て入力されたブ ラ ンチ長を示す定数です。
ブロックがデインターリーバ モー ド の場合、2 つの同期された整流器アーム (図の傍線矢印部分) を
使用し て、 din ポー ト でサンプ リ ング された入力データが B シフ ト レジスタで多重化され、 dout
ポー ト へ出力されます。 ブランチ 0 には長さ (B-1)*L の、ブラ ンチ (B-1) には長さ 0 のシフ ト レジ
スタが含まれます。
206 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Interleaver Deinterleaver v5_0
ブランチ長が配列として指定されると、 ブロックはインターリーバ モー ド で もデイ ン ター リ ーバ
モー ド で も同じ よ う に動作し ます。 こ れは、 配列ですべてのブ ラ ンチの長さ が完全に定義さ れる た
めです。 配列には、 ブ ラ ンチ数 と 同じ長さ B が使用さ れる必要があ り ます。
リセット ピン (rst) は、 整流器アーム をブ ラ ンチ 0 に設定し ますが、 データのブラ ンチは ク リ ア さ
れません。
ブロック インターフェイス
Interleaver/Deinterleaver ブロックには 2 ~ 4 個の入力ポー ト と 2 個の出力ポー ト があ り ます。 din
入力ポー ト は 1 ~ 256 ビ ッ ト にする必要があ り ます。 vin ポー ト は、din ポー ト の値が有効かど う か
を示し、 有効なデータ のみを多重化し、 シフ ト レ ジ ス タ か ら出力し ます。 vout ポー ト は、 dout ポー
ト の値が有効かど う かを示し ます。 出力ポー ト dout のサイズは入力ポー ト din のサイズ と同じにな
ります。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Mode] : [Interleaver] または [Deinterleaver] を選択し ます。
• [Number of branches] : 1 ~ 256
• [Lengths of branches] : 1 ~ MAX。 MAX の値は、 ブ ラ ンチ数 と コ ア入力のサ イ ズに よ っ て異
なります。 ブランチ長は、長さ 1 またはブランチ数の配列になり ます。 配列サ イ ズが 1 の場合、
その値が続 く ブ ラ ンチ と の定数差 と し て使用 さ れます。 それ以外の場合、 ブ ラ ンチはそれぞれ
独自の長さ にな り ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Memory type] : [Automatically chosen]、 [Block RAM]、 [Distributed RAM] のいずれかを選
択します。
• [Pipeline for maximum performance] : コアをパイプライン接続します。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 207
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
Interleaver
Deinterleaver
v5_0
R
ザイリンクス LogiCORE
このブロックでは、次のザイリ ンクス LogiCORE の Interleaver/De-interleaver コ アが使用さ れま す。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
208 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
Interleaver/
De-Interleaver V5.0 • • • • •
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Inverter
Inverter
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Math]、 [Index] ライブ
ラリにリストされています。
ブロック パラ メータ
ザイ リ ンクスの Inverter ブ ロ ッ ク では、 固定小数点型の論理コ ンポーネン ト がビ ッ ト
単位で計算されます。 こ のブ ロ ッ ク は、 合成可能な VHDL モジュールと してインプ
リメントされます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 209
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R

R
JTAG Co-Simulation
JTAG Co-Simulation ブ ロ ッ ク を使用する と 、JTAG とパラレル ケーブル IV また
はプラ ッ ト フ ォーム USB を使用したハード ウェア協調シ ミ ュレーシ ョ ンを実行
できます。 このブロッ クのインターフェイスは、 広く普及している JTAG を活用
して System Generator の Hardware in the Loop シ ミ ュ レーシ ョ ンをほかのさ ま
ざまな FPGA プラッ ト フォームに拡張しています。
協調シ ミ ュ レーシ ョ ン ブロッ クには、さまざまなポート インターフェイスが使用
されます。 JTAG ハード ウ ェ ア協調シ ミ ュ レーシ ョ ンのためにモデルがイ ンプ リ
メントされると、新しいライブラリが作成され、 このライブラリに元のモデルのゲートウェイ名 (
サブシ ス テムが最上位レベルでない場合はポー ト 名) と同じポート名の付いたカスタムの JTAG
Co-Simulation ブロ ッ クが含まれます。 このブロックは、Simulink のシ ミ ュレーシ ョ ン中に、FPGA
ハー ド ウ ェ ア プ ラ ッ ト フ ォーム と の通信に使用されます。 こ のブロ ッ ク の入力ポー ト に書き込まれ
たシ ミ ュレーシ ョ ン データ がハー ド ウ ェ アに渡されます。 データ がブ ロ ッ ク の出力ポー ト か ら読み
出される と 、 ブ ロ ッ ク はハー ド ウ ェ アか ら適切な値を読み込んで、 出力ポー ト に駆動し ます。 こ れ
で、 データ が Simulink で解釈でき る よ う にな り ます。 また、 ブロッ クではプラ ッ ト フォームの開
始、 コ ン フ ィ ギ ュ レーシ ョ ン、 ス テ ッ プ、 終了が自動的に実行さ れます。
JTAG ハード ウ ェアの要件と新規プラ ッ ト フ ォームのサポー ト 方法については、 イーサネッ ト ハー
ドウェア協調シミュレーションを参照して く ださい。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Clock source] : シングル ステップまたはフ リーランニング クロック ソース を選択で き ます。
シングル ステップ ク ロ ッ ク を選択する と 、 1 度に 1 クロック サイクルずつボードをステップ
できます。 各クロック サイクル ステップは、 Simulink での一定の時間に相当し ます。 こ の ク
ロック ソースを使用すると、 シミュレーション中の協調シミュレーション ハー ド ウ ェ アのビ
ヘイ ビ アのビ ッ ト 精度および周期精度が、そのサブシ ス テムのシ ミ ュ レーシ ョ ン ビヘイ ビアよ
り も正確にな り ます。 シングル ステップが不要で、フ リーランニング クロックでボードを実行
できる場合もあり ます。 この場合、 ボードは Simulink シ ミ ュ レーシ ョ ン と 非同期で動作し ま
す。
• [Has combinational path] : ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン ブロックの出力ポートから同
じ ブ ロ ッ ク の入力ポー ト への直接組み合わせフ ィ ー ド バ ッ ク パス (同じブロッ クの出力ポート
から入力ポートへの接続) が必要な場合も あ り ます。 出力ポー ト か ら入力ポー ト への直接
フィードバック パスが必要で、デザ イ ンに入力ポー ト か ら出力ポー ト への組み合わせパスが含
まれない場合は、 このチェ ッ ク ボックスをオフにすると、 デザインでフィードバック パスを
使用できるようになります。
• [Bitstream name] : JTAG 協調シ ミ ュ レーシ ョ ン プラッ ト フォーム用の協調シミ ュレーション
FPGA コンフィギュレーション ファイルを指定します。 新規の協調シ ミ ュ レーシ ョ ン ブロッ
ク がコ ンパイル中に作成される と 、 こ のパラ メ ータが自動的に設定され、 正しいコ ン フ ィ ギ ュ
レーシ ョ ン ファイルが使用されます。 このパラ メータは、コンフィギュレーショ ン ファイルの
デ ィ レ ク ト リ を変更し た場合にのみ修正し ます。
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JTAG Co-Simulation
[Advanced] タブ
• [Skip device configuration] : オンにする と 、 シ ミ ュ レーシ ョ ンの最初のデバイ ス コンフィギュ
レーシ ョ ン段階を飛ばし ます。 シミュレーションの最後にリセット (または再プログラム) する
必要がない協調シ ミ ュ レーシ ョ ン デザイ ンでは、 オンにし た方が効率的です。 オンにする と、
協調シ ミ ュ レーシ ョ ン プ ラ ッ ト フ ォームはプ ロ グ ラ ム さ れないので、 注意が必要です。 ハー ド
ウェア プラ ッ ト フォームに協調シミ ュレーショ ン ビ ッ ト ス ト リ ームが読み込まれないで、ハー
ド ウ ェ ア協調シ ミ ュ レーシ ョ ンが実行さ れる可能性があ り ます。
[Cable] タブ
• [Download cable] : パラレル ケーブル IV およびプラ ッ ト フォーム USB ケーブルから、 JTAG
ハード ウ ェ ア協調シ ミ ュ レーシ ョ ン用のケーブルを選択でき ます。
• [Cable speed] : ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンでは、 プロ グ ラ ム ケーブルをデフォル ト の
最大速度よ り も少ない周波数で動作 さ せる必要のあ る こ と があ り ます。 このメニューを使用す
ると、ハードウェア設定にあったケーブル速度を選択できます。 通常、 デフ ォル ト の速度で問
題あ り ませんが、System Generator で協調シ ミ ュレーシ ョ ン用にデバイスがコンフ ィ ギュレー
シ ョ ンでき なかった場合は、 速度の遅いケーブルを使用し てみて く ださ い。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
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LFSR
R
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [DSP]、 [Memory]、 [Index] ライブラリ
にリストされています。
ブロック インターフェイス
ザイ リ ンクスの LFSR ブロックは、LFSR (Linear Feedback Shift Register)
をインプリ メント します。 このブロックでは、 XOR または XNOR のいず
れかを使用してガロアおよびフ ィボナッチ構造の両方がサポート されるほ
か、 リ ロー ド 可能な入力を使用し て、 レ ジ ス タ の値をいつで も変更で き ま
す。 LFSR の出力 と リ ロー ド 可能な入力は、 シ リ アル ポー ト またはパラ レ
ル ポートのいずれかでコンフィギュレーショ ンできます。
上の表にあ る よ う に、 こ のブロ ッ ク には 0 ~ 4 の入力ポー ト と 1 つの出力ポー ト があ り ます。 選択
したコンフィギュレーションで 0 入力が必要 と さ れる と 、 LFSR は指定し た初期シー ド 値で開始さ
れるよ うに設定され、LFSR のス ト ラ クチャ タイプ、ゲート タ イ プ、 初期シー ド 値に よ っ て決ま る
反復可能な ス テー ト のシーケ ン ス を実行し ます。
オプシ ョ ンの din および load ポー ト を使用する と 、 ラ ン タ イ ム中に LFSR の現在の値を変更でき
ます。 load が読み込みを終了する と 、 LFSR は 0 入力の場合のよ う に動作し、 新しいシーケン ス を
開始し ます。 こ のシーケ ン スは、 新し く 読み込まれたシー ド 値、 およびス ト ラ ク チャ タイプ、ゲー
ト タ イ プに対し て統計的に コ ン フ ィ ギ ュ レーシ ョ ン さ れた LFSR を基に作成されます。
オプシ ョ ンの rst ポー ト は、 統計的に指定された LFSR の初期シード値をリ ロードし、 rst 信号が
Low になる まで リ ロード し続けます。 オプシ ョ ンの en ポー ト が Low になる と、 LFSR は en が次
に High になるまでその値のままにな り ます。
ブロック パラ メータ
ポー ト名 ポー ト の説明 ポー ト タイプ
din リ ロー ド 可能なシー ド 値のデータ入力 オプシ ョ ンのシ リ アルま たはパラ レ
ル入力
load din の ロー ド 信号 オプシ ョ ンのブール入力
rst リ セ ッ ト 信号 オプシ ョ ンのブール入力
en イ ネーブル信号 オプシ ョ ンのブール入力
dout LFSR のデータ出力 必須のシ リ アルま たはパ ラ レル出力
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Type] : [Fibonacci] または [Galois] を選択でき ま す。 このフィ ールド では、フィ ードバックのスト
ラ ク チャ を 指定し ま す。 [Fibonacci] を 選択する と 、 レ ジス タ チェ ーン の始ま り に XOR (または
XNOR) ゲート が 1 つ含ま れ、 タ ッ プと 最初のレ ジス タ に送信さ れる 出力がこ のゲート を 介し ま
212 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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LFSR
す。 [Galois] を 選択する と 、 各タ ッ プに XOR (または XNOR) ゲート が 1 つ含ま れ、 チェ ーンの最
後のレ ジス タ から の出力と そのタ ッ プのレ ジス タ への入力がこ のゲート を 介し ま す。
• [Gate type] : [XOR] または [XNOR] を選択します。 このフィールドでは、フィードバック信号
で使用されるゲー ト を指定し ます。
• [Number of bits in LFSR] : このフィールドでは、 LFSR チェーンのレジスタ数を指定します。
こ の値によ って、 パラ レルに選択された場合の入力と 出力のサイ ズが決ま り ます。
• [Feedback polynomial] : フィードバック チェーンのタ ップ ポ イ ン ト を指定し ます。 入力する
値は、 16 進数を一重引用符で囲んだ値にする必要があ り ます。 こ の多項式の LSB は常に 1 に
設定する必要があ り 、 MSB は暗示的に 1 にな り ますが、 16 進数入力では指定 さ れません。 こ
の論理式の指定方法 と 反復シーケ ン ス を最大数に設定する方法については、 下の LFSR コアの
データ シー ト の リ ン ク を参照し て く だ さ い。
• [Initial value] : LFSR が反復シーケ ン ス を開始する と き の初期シー ド 値を指定し ます。 この初
期値は、 ゲー ト タイプに XOR を選択し た場合はすべてを 0 にせず、 XNOR を選択した場合
はすべてを 1 にしないよ うにしてください。 これらの値は、 LFSR を停止してしまいます。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
• [Parallel output] : LFSR チェーンのビ ッ ト すべてが出力に接続 さ れる か、 チェーン (シリアル
またはパラレル) の最後のレ ジ ス タ にのみ接続さ れる かを指定し ます。
• [Use reloadable seed values] : ランタイム中にダイナミ ックな LFSR シード値を リ ロードする
のに、 入力が必要かど う かを指定し ます。
• [Parallel input] : リ ロー ド 可能な入力シー ド 値を一度に 1 ビッ ト シフ ト させるか、 パラレルで
入力されるかを指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 213
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R

Logical
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Math]、 [Index] ライブ
ラリにリストされています。
ザイ リンクスの Logical ブロッ クでは、 2、 3、 または 4 つの固定小数点の値のビ ッ ト
単位の論理演算が実行さ れます。 オペラ ン ド には、 2 進小数点の位置を揃え る ため、
必要に応じ て 0 がパディングされたり、 符号が拡張されたり します。 これらの値で
論理演算が実行さ れ、 結果が出力ポー ト に送信さ れます。
こ のブ ロ ッ ク は、 ハー ド ウ ェ アでは合成可能な VHDL としてインプリメントされま
す。 論理ゲー ト のツ リ ー構造を作成する場合は、 ロ ジ ッ ク が合成およびマ ッ プでコ ラ プス さ れる の
で、 こ の合成可能な イ ンプ リ メ ンテーシ ョ ンが最適な方法にな り ます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Logical function] : ビ ッ ト 単位の論理演算の AND、 NAND、 OR、 NOR、 XOR、 XNOR のい
ずれかを選択し ます。
• [Number of inputs] : ブロッ クの出力のビッ ト数 (1 ~ 1024) を指定し ます。
[Output Type] タブ
[Output Type] タブからは、 次のよ うなパラ メータを設定できます。
• [Align binary point] : 2 進小数点で自動的に揃え る かど う かを指定し ます。 オフの場合、すべて
の入力の 2 進小数点の位置が同じにな り ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE は使用 されません。
214 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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MCode
MCode
このブロックは、 [Xilinx Blockset] の [Control Logic]、 [Math]、 [Index] ライブラリにリストされ
ています。
ザイ リ ンクスの MCode ブロッ クは、 Simulink でユーザーの提供する MATLAB 関
数を実行する ためのコ ンテナです。 M 関数の名前はブロックのパラ メータから指定
します。 このブロックは、M コード を実行して Simulink のシ ミ ュレーシ ョ ン中にブ
ロ ッ ク の出力を計算し ます。 同じコードは、 ハード ウェアが生成される と きに、 同
等のビヘイ ビア レベルの VHDL/Verilog に直接変換されます。
ブロックの Simulink インターフェイスは MATLAB 関数 と ブ ロ ッ ク パラ メータを
基に決定さ れます。 パ ラ メ ータ ご と に関数への入力ポー ト が 1 つ と 、 関数の返す値それぞれに出力
ポー ト が 1 つ使用さ れます。 ポート名と順序は、 パラ メータ と返し値の名前と順序に対応します。
MCode ブロックでは、 限られた MATLAB 言語のサブセ ッ ト がサポー ト さ れてい ます。 こ のサブ
セットは、演算ファンクション、有限ステート マシン、 制御ロ ジ ッ ク を イ ンプ リ メ ン ト する場合に
便利です。 完全な MATLAB アルゴ リ ズム を固定小数点型の FPGA ハー ド ウ ェ アにイ ンプ リ メ ン ト
する場合は、 ザ イ リ ン ク スの AccelDSP 合成ツールの使用を考慮し て く だ さ い。 AccelDSP は、 カ
スタム IP ブ ロ ッ ク を高レベルの浮動小数点型 MATLAB か ら作成する のに使用で き、 こ のブロ ッ
クはザイ リンクス DSP ブ ロ ッ ク セ ッ ト と 組み合わせて使用で き ます。
MCode ブ ロ ッ ク を作成する場合、 次の 3 つの主な コーデ ィ ン グ規則に必ず従って く だ さ い。
• すべてのブ ロ ッ ク の入力 と 出力はザ イ リ ン ク ス固定小数点型にする必要があ り ます。
• ブロックには、 出力ポートが少なく と も 1 つは必要です。
• ブロックのコードは、 MATLAB パスかブ ロ ッ ク を使用する モデル と 同じデ ィ レ ク ト リ にあ る
必要があ り ます。
MATLAB の FPGA へのコ ンパイルには、 MCode の関数例が 3 つ記述さ れています。 最初の例に
は、 入力の最大値を返す xlmax 関数が含まれ、 2 つ目の例は、 単純な演算を実行する方法を示し て
います。 3 つ目の例は、 有限ス テー ト マシンの構築方法を示し ています。 詳細については、 その他
の例と チュー ト リ アルを参照して く ださい。
MCode ブロックのコンフ ィギュレーション
ブロックの M コー ド 関数の名前は [MATLAB function] で設定し ます。 パ ラ メ ータ を設定する と き
に、 次のいずれかのデ ィ レ ク ト リ の 1 つにその関数があ る必要があ り ます。
• モデル ファイルがあるディレクト リ
• private という名前のモデル ディレク ト リのサブディレク ト リ
• MATLAB パスのディ レク ト リ
ブロックのアイコンには、 M 関数の名前が表示さ れます。 たとえば、xlmax 関数を含む xlmax.m
ファイルがあるとします。
function z = xlmax(x, y)
if x > y
z = x;
else
z = y;
end
xlmax 関数に基づいた MCode ブロックには、 x と y という入力ポート と、 z という出力ポートが
含まれます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 215
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R

R
次の図は、 xlmax 関数を使用する ために MCode ブロ ッ クを設定したと ころを示しています。
このモデルがコンパイルされると、 xlmax の MCode ブ ロ ッ ク は次の図の よ う に表示さ れます。
MATLAB 言語のサポー ト
MCode ブロックでは、 次の MATLAB 言語構文がサポー ト さ れます。
• 代入文
• if/else/elseif と end 文 (それのみで も、 組み合わせて も使用可能)
• switch 文
• 加算 と 減算のみを行 う 演算式
• 加算
• 減算
• 乗算
• 2 のべき乗での除算
216 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MCode
• 比較演算子
< より小さい
より大きい
>= それ以上
== 等式
~= 不等式
• 論理演算子
& And
| Or
~ Not
MCode ブロックでは、 次の MATLAB 関数がサポー ト さ れます。
• データ型変換。 サポー ト さ れるデータ型は、ザ イ リ ン ク スの固定小数点型 xfix のみです。 xfix()
関数は、 このデータ型にデータを変換します。 変換は整数の場合は陰関数で、 固定小数点の定
数の場合は陽関数で実行 さ れます。 すべての値は、 ス カ ラ値にする必要があ り ます。 アレ イ値
はサポー ト されていません。
• xfix プ ロパテ ィ を返す関数 :
xl_nbits() ビッ ト数を返します
xl_binpt() 2 進小数点の位置を返し ます
xl_arith() 演算タ イ プを返し ます
• ビ ッ ト 単位の論理関数
xl_and() ビッ ト単位の AND
xl_or() ビッ ト単位の OR
xl_xor() ビッ ト単位の XOR
xl_not() ビッ ト単位の NOT
• シフ ト関数 : xl_lsh() および xl_rsh()
• スライス関数 : xl_slice()
• 連結関数 : xl_concat()
• 再解釈関数 : xl_force()
• 内部 ト ラ イ ス テー ト 変数 : xl_state()
System Generator for DSP リファレンス ガイド japan.xilinx.com 217
リリース 9.2.00 2007 年 8 月
R

R
データ型
• MATLAB 関数
xfix データ型には、 符号な し固定小数点型 (xlUnsigned)、 符号付き固定小数点型 (xlSigned)、 ブー
ル型 (xlBoolean) の 3 つがあ り ます。 こ れ ら のデータ型を演算する と 、 符号付き ま たは符号な し の
固定小数点の値にな り ます。 比較演算子の結果は、 ブール型にな り ます。 比較演算子は、 データ型
を混ぜて使用で き る場合は、 どの xfix 型にで もでき ます。 ブール変数はブール変数と比較されます
が、 固定小数点型の値 と は比較 さ れず、 演算子は互換性があ り ません。 論理演算子は、 ブール変数
にのみ使用で き ます。 演算はすべて完全精度で実行 さ れます。 こ の場合、 情報を失わないだけの最
小限の精度が使用されます。
リテラル定数
代入文
整数型、 浮動小数点型、 ブール型の リ テ ラ ル定数がサポー ト さ れます。 整数の リ テ ラ ル定数は、 2 進
小数点の位置が 0 の適切な幅で自動的に xfix 値に変換 さ れます。 浮動小数点型の リ テ ラ ル定数は、
xfix() 変換関数を使用し て xfix に変換する必要があ り ます。 定義済みの MATLAB 値の true と
false は、 自動的にブール型の リ テ ラ ル定数に変換さ れます。
代入文の左側に含める こ と ができ る変数は 1 つだけです。 変数は、 何度で も割 り 当て る こ と がで き
ます。
制御フ ロー
disp() さまざまな値を表示
error() メ ッ セージおよび停止を表示
isnan() 数字が NaN かど うかをテス ト
NaN() NaN (Not-a-Number) を返却
num2str() 数値を文字列に変換
ones(1,N) 1 行 N 列の要素がすべて 1 の行列を出力
します。
pi() 円周率 (π) を返し ます
zeros(1,N) 1 行 N 列の要素がすべて 0 の行列を出力
します。
if 文を使用し た条件文は、 ブール型の値を求める よ う にする必要があ り ます。 switch 文には、 case
と otherwise 節を含める こ とができ ます。 switch セレクタ とその case 文のデータ型は互換性があ る
ようにする必要があるので、switch セレクタは case 文がそ う であれば、 ブール型にでき ます。
switch 文の case はすべて定数にする必要があ り ます。 こ の case は入力値には依存で き ません。
同じ変数を制御文の複数の分岐に代入する場合、 代入さ れたデータ型は互換性があ る よ う にする必
要があ り ます。 た と えば、 次の よ う に指定し ます。
if (u > v)
x = a;
else
x = b;
end
218 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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MCode
定数式
これが使用できるのは、 a と b の両方がブール型ま たは演算型になってい る場合のみです。
定数式 と は、 その値を表す定数であ り 、 入力引数の値には依存し ません。 たとえば、 変数 c を次の
ように定義したとします。
a = 1;
b = a + 2;
c = xfix({xlSigned, 10, 2}, b + 3.345);
こ れは、 定数を要求する どの文で も使用で き ます。
xfix() Conversion
xfix() 変換関数では、 double が xfix に変換されるか、 1 つの xfix が異な る特性を持つ別のデータ
型に変更されます。 こ の変換関数の呼び出し文は、 次の よ う にな り ます。
x = xfix(type_spec, value)
こ の場合、 x は xfix を受け取る変数で、 type_spec は作成する xfix のデータ型を指定する セル配列
で、 value は演算される値です。 value は、 浮動小数点型ま たは xfix 型にでき ます。 セル配列を示す
type_spec は、 通常の MATLAB 手法では次の よ う に { } を使用して定義します。
xfix({xlSigned, 20, 16, xlRound, xlWrap}, 3.1415926)
この場合、 xfix で π の近似値が返 り ます。 こ の近似値は、 符号付き で、 20 ビット (小数点以下の
ビット 16) を占め、 丸めで量子化さ れ、 オーバーフ ローで ラ ッ プ さ れた値にな り ます。
type_spec には、 1、 3、 または 5 個のエレ メ ン ト が含まれます。 エレ メン トの中には、 削除できる
ものもあります。 エレ メ ン ト が削除さ れる と 、 デフ ォル ト のエレ メ ン ト 設定が使用さ れます。 エレ
メ ン ト では、 データ型、 データ幅、 2 進小数点の位置、 量子化モー ド 、 オーバーフ ロー モード など
のプロパテ ィ が指定でき ます (表示順どお り )。 データ型は、xlBoolean、xlUnsigned または xlSigned
にでき ます。 xlBoolean の場合、 追加エレ メ ン ト は必要な く 、 追加も で き ません。 ほかのデータ型の
場合は、 データ幅 と 2 進小数点を入力する必要があ り ます。 量子化モー ド と オーバーフ ロー モード
は、 オプシ ョ ンですが、 どち らか 1 つを指定し た場合は、 も う 一方 も必ず指定する必要があ り ます。
量子化の値には、 xlTruncate、 xlRound、 xlRoundBanker を使用でき ます。 デフォル ト は xlTruncate
です。 オーバーフ ローの値には、 xlWrap、 xlSaturate、 xlThrowOverflow を使用でき ます。
xlThrowOverflow の場合、オーバーフ ローがシ ミ ュ レーシ ョ ン中に発生する と 、例外が発生し ます。
type_spec の値はすべて コ ンパイル時に既知の値であ る必要があ り ます。 こ の type_spec 値は関数
への入力値には依存で き ません。
次は、 xfix() 変換の別の例です。
width = 10, binpt = 4;
z = xfix({xlUnsigned, width, binpt}, x + y);
この z へは、 量子化に xlTruncate、 オーバーフローに xlWrap を使用した 10 ビット幅 (小数点以下
のビッ ト 4) の符号な し固定小数点型に x + y を変換し た結果が代入さ れます。
複数の xfix() 呼び出し で同じ type_spec 値が必要な場合は、type_spec を変数に代入し、xfix() 呼び
出し で こ の変数を使用し ます。 た と えば、 次の よ う に使用で き ます。
proto = {xlSigned, 10, 4};
x = xfix(proto, a);
y = xfix(proto, b);
System Generator for DSP リファレンス ガイド japan.xilinx.com 219
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R

R
xfix プロパティ : xl_arith、 xl_nbits、 xl_binpt
xfix には、 それぞれ演算タ イプ、 ビ ッ ト 幅、 2 進小数点を示す 3 つのプロパテ ィ が含まれます。
MCode ブロッ クには、 これらの 3 つのプ ロパテ ィ を固定小数点の値で取得する ための関数が 3 つ
含まれます。 この 3 つの関数の結果は定数で、 Simulink がモデルを コンパイルした と きに評価され
ます。
a = xl_arith(x) 関数は、 入力数 x の演算タ イプを返し ます。 返される値は、xlUnsigned の場合が 1、
xlSigned の場合が 2、 xlBoolean の場合が 3 にな り ます。
n = xl_nbits(x) 関数は、 入力数 x の幅を返し ます。
b = xl_binpt(x) 関数は、 入力数 x の 2 進小数点を返し ます。
ビ ッ ト 単位の演算子 : xl_or、 xl_and、 xl_xor、 xl_not
MCode ブロックには、 xl_or、 xl_and、 xl_xor、 xl_not と い う ビ ッ ト 単位の論理演算を行 う 4 つの
ビルト イン関数が含まれています。
関数 xl_or、 xl_and、 xl_xor は、 ビ ッ ト 単位の論理 OR、 AND、 XOR をそれぞれ実行します。 関数
はそれぞれ次の形式で記述し ます。
x = xl_op(a, b, Ö).
関数はそれぞれ、 少な く と も 2 つの固定小数点が取 り 入れら れ、 1 つの固定小数点が返 さ れます。
入力引数はすべて 2 進小数点で揃え ら れます。
関数 xl_not では、 ビ ッ ト 単位の論理 NOT が実行されます。 形式は、 x = xl_not(a) のよ うになり ま
す。 入力引数に使用さ れる のは xfix 数 1 つだけで、 1 つの固定小数点の値が返さ れます。
次は、 こ れ ら の関数を使用し た例です。
X = xl_and(a, b);
Y = xl_or(a, b, c);
Z = xl_xor(a, b, c, d);
N = xl_not(x);
シフ ト演算子 : xl_rsh および xl_lsh
xl_lsh および xl_rsh 関数では、 固定小数点型ビ ッ ト のシーケ ン ス を シフ ト で き ます。 関数は次の形
式で記述し ます。
x = xl_lsh(a, n) および x = xl_rsh(a, n) (a は xfix 値で、 n はシフ ト するビ ッ ト 数)
固定小数点の値が n ビッ ト分左または右にシフト されます。 右にシフ ト (xl_rsh) する と 、 固定小数
点が LSB に向かって動き ます。 左にシフ ト (xl_lsh) する と 、 固定小数点が MSB に向かって動き ま
す。 どち ら のシフ ト 関数も完全精度でシフ ト し ます。 ビ ッ ト はどれ も削除されず、 出力精度は必要
であればシフ ト された 2 進小数点の位置に合わせて調整 さ れます。
次はその例です。
% left shift a 5 bits
a = xfix({xlSigned, 20, 16, xlRound, xlWrap}, 3.1415926)
b = xl_rsh(a, 5);
出力 b は、 21 ビッ トで、2 進小数点の位置がビ ッ ト 21 にある xlSigned 型です。
220 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MCode
スライス関数 : xl_slice
xl_slice 関数を使用する と 、固定小数点型ビ ッ ト のシーケ ン スにア ク セ スで き ます。 関数は次の形式
で記述し ます。
x = xl_slice(a, from_bit, to_bit)
固定小数点の各ビ ッ ト は、 LSB の 0 から MSB に向かって、 連続し た数字で イ ンデ ッ ク スが付き ま
す。 たとえば、8 ビッ ト幅で 2 進小数点の位置が 0 にあ る場合、 LSB のインデッ クスは 0 に、MSB
のインデックスは 7 にな り ます。from_bit または to_bit 引数が入力数の イ ンデ ッ ク ス範囲を超え る
と、 エラーになり ます。 関数を実行し た結果は、 0 の位置に 2 進小数点があ る符合な し固定小数点
にな り ます。
次はその例です。
% slice 7 bits from bit 10 to bit 4
b = xl_slice(a, 10, 4);
% to get MSB
c = xl_slice(a, xl_nbits(a)-1, xl_nbits(a)-1);
連結関数 : xl_concat
x = xl_concat(hi, mid, ..., low) 関数では、 複数の固定小数点の値が連結さ れ、 1 つの固定小数点値
が作成されます。 最初の入力引数が MSB に、 最後の入力引数が LSB にな り ます。 出力は、 0 の位
置に 2 進小数点があ る符合な し固定小数点にな り ます。
再解釈関数 : xl_force
x = xl_force(a, arith, binpt) 関数は、 出力を新し いデータ型に し ます。 arith はその新しい演算型に、
binpt はその新しい 2 進小数点の位置にな り ます。 arith は、xlUnsigned、xlSigned または xlBoolean
のいずれかにで き ます。 binpt は、 0 ~ ビッ ト幅にしないと、 エラーになり ます。
ステート変数 : xl_state
MCode ブロックには、1 つのシ ミ ュ レーシ ョ ン段階か ら次の段階にな る と き に値を保持する内部ス
テー ト 変数を含める こ と ができ き ます。 ステート変数は、MATLAB キーワードの persistent で宣言
でき、 最初に xl_state 関数呼び出し で代入する必要があ り ます。
次のコード は、 4 ビット アキュムレータの例です。
function q = accum(din, rst)
init = 0;
persistent s, s = xl_state(init, {xlSigned, 4, 0});
q = s;
if rst
s = init;
else
s = s + din;
end
ステート変数 s は、 persistent に宣言され、 s への最初の代入は xl_state を起動した結果になってい
ます。 xl_state 関数では、 2 つの引数が使用さ れます。 1 つは初期値で、 定数にする必要があ り 、 も
う 1 つはス テー ト 変数の精度で、 xfix 関数呼び出し で説明 さ れてい る よ う なセル配列型か、 xfix 型
にでき ます。 上記の コー ド の場合、 s = xl_state(init, din) では、 ステー ト 変数の s に din が精度と し
て使用されます。 xl_state 関数は、 persistent 変数に代入する必要があ り ます。
xl_state 関数は、 次の よ う に動作し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 221
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R

R
1. 最初のシ ミ ュ レーシ ョ ン サイクルで、 xl_state 関数は指定し た精度で ス テー ト 変数を初期化し
ます。
2. 次のシ ミ ュ レーシ ョ ン サイクルで、xl_state 関数は最後の ク ロ ッ ク サイクルから残っているス
テー ト 値を取 り 出し、 その値を指定し た精度で対応する変数に代入し ます。
ステート変数の値は、 v = xl_state(init, precision) で返されます。 最初の入力引数 init は初期値、 2
つ目の引数 precision は こ のス テー ト 変数の精度を表し ます。 precision は、{type, nbits, binpt} また
は {type, nbits, binpt, quantization,overflow} のセル配列型にで き ます。 precision は、xfix 型の数に
もできます。
ベク タ のオブジェ ク ト は、 v = xl_state(init, precision, maxlen) で返さ れま す。 ベク タ は、 init で初期
化さ れ、 最大 maxlen までの長さになり ます。 ベク タ は、 init で初期化さ れる ので、 たと えば、 v =
xl_state(zeros(1, 8), prec, 8) では 0 が 8 つのベク タ が作成さ れ、v = xl_state([], prec, 8) では最大長 8
の空のベク タ が作成さ れ、v = xl_state(0, prec, 8) では最大長 8 の 0 が 1 つのベク タ が作成さ れま す。
ベクタ型のステート変数は、両端 (フロント エンドがアド レス 0 のエレ メ ン ト 、 バッ ク エンドが長
さ - 1 のエレ メ ン ト) で終わる キ ューです。
ベク タ には、 次の計算式が使用で き ます。
val = v(idx); アドレス idx のエレ メ ン ト の値を返し ます。
v(idx) = val; アドレス idx のエレ メ ン ト に val を代入します。
f = v.front; フロント エンドの値を返します。 ベクタが空の
場合は、 エ ラ ーにな り ます。
v.push_front(val); val をフロント エンド まで押し出し、 ベク タの
長さを 1 増加し ます。 ベ ク タ がフルの場合は、
エラーになり ます。
v.pop_front; フロント エンドから 1 つエレ メ ン ト を取 り 出
し、 ベクタの長さを 1 削減し ます。 ベ ク タ が空
の場合は、 エラーにな り ます。
b = v.back; バック エンドの値を返します。 ベクタが空の場
合は、 エラーにな り ます。
v.push_back(val); val をバッ ク エンド まで押し出し、 ベク タの長
さを 1 増加し ます。 ベ ク タ がフルの場合は、 エ
ラーになり ます。
v.pop_back; バック エンドから 1 つエレ メ ン ト を取 り 出し、
ベクタの長さを 1 削減し ます。 ベ ク タ が空の場
合は、 エラーにな り ます。
v.push_front_pop_back(val); val をフロント エンド ま で押し 出し 、 バッ ク エ
ンド からエレメ ント を 1 つ取り 出し ま す。 シフト
演算で、 ベク タ の長さ は変わり ま せん。 これを実
行する 場合は、 ベク タ を 空にはでき ま せん。
full = v.full; ベクタがフルの場合は true を、 それ以外の場合
は false を返し ます。
222 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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MCode
empty = v.empty; ベク タが空の場合は true を、それ以外の場合は
false を返します。
len = v.length; ベクタのエレ メン ト数を返します。
ステー ト 変数を問い合わせるベク タの メ ソ ッ ド は 「ク エ リ ー メ ソ ッ ド 」 と 呼ばれます。 クエリー メ
ソッドは、値を返します。 クエリー メソッドには、v(idx)、v.front、v.back、v.full、v.empty、v.length、
v.maxlen などがあり ます。 ス テー ト 変数を変更するベク タ の メ ソ ッ ド は、「ア ッ プデー ト メソッド」
と 呼ばれます。 アップデート メ ソッドは値を返しません。 アップデート メ ソッドには、v(idx) = val、
v.push_front(val)、 v.pop_front、 v.push_back(val)、 v.pop_back、 v.push_front_pop_back(val) など
があ り ます。 ベクタのクエリー メ ソ ッ ド は、 すべてシ ミ ュ レーシ ョ ン サ イ ク ル中に、 ア ッ プデー ト
メソッドよりも前に起動される必要があります。 この順序が違う と、 モデルのコンパイル中にエ
ラーになり ます。
MCode ブ ロ ッ ク では、 ベ ク タ型のス テー ト 変数がその使用方法に基づいて、 レ ジ ス タ のベ ク タ、 遅
延ラ イ ン、 ア ド レ ス指定可能なシフ ト レジスタ、 シングル ポー ト ROM、 シングル ポー ト RAM
などにマップされるこ とがあり ます。 xl_state 関数は、MATLAB の一次元配列を イ ンデ ッ ク ス 0 の
定数配列に変換する ために使用する こ と も で き ます。 MCode ブロックでベクタ型のステート変数
を FPGA デバイ スにマ ッ プで き ない場合は、 モデルのネ ッ ト リ ス ト 生成中にエ ラー メッセージが
表示されます。 次は、 ベ ク タ型のス テー ト 変数を使用し た例です。
遅延ラ イ ン
次の関数のス テー ト 変数は、 遅延ラ イ ンにマ ッ プ さ れます。
function q = delay(d, lat)
persistent r, r = xl_state(zeros(1, lat), d, lat);
q = r.back;
r.push_front_pop_back(d);
レジスタのライン
次の関数のス テー ト 変数は、 レ ジ ス タ の ラ イ ンにマ ッ プ さ れます。
function s = sum4(d)
persistent r, r = xl_state(zeros(1, 4), d);
S = r(0) + r(1) + r(2) + r(3);
r.push_front_pop_back(d);
定数のベ ク タ
次の関数のステー ト 変数は、 定数のベク タにマ ッ プされます。
function s = myadd(a, b, c, d, nbits, binpt)
p = {xlSigned, nbits, binpt, xlRound, xlSaturate};
persistent coef, coef = xl_state([3, 7, 3.5, 6.7], p);
s = a*coef(0) + b*coef(1) + c*coef(2) + c*coef(3);
ア ド レス指定可能なレジス タ
次の関数のス テー ト 変数は、 ア ド レ ス指定可能なシフ ト レジスタにマップされます。
function q = addrsr(d, addr, en, depth)
persistent r, r = xl_state(zeros(1, depth), d);
q = r(addr);
if en
r.push_front_pop_back(d);
System Generator for DSP リファレンス ガイド japan.xilinx.com 223
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R

R
end
シングル ポー ト ROM
次の関数のス テー ト 変数は、 シングル ポー ト ROM にマップされます。
function q = addrsr(contents, addr, arith, nbits, binpt)
proto = {arith, nbits, binpt};
persistent mem, mem = xl_state(contents, proto);
q = mem(addr);
シングル ポー ト RAM
次の関数のス テー ト 変数は、 シングル ポー ト RAM にマップされます。
MATLAB 関数
disp()
function dout = ram(addr, we, din, depth, nbits, binpt)
proto = {xlSigned, nbits, binpt};
persistent mem, mem = xl_state(zeros(1, depth), proto);
dout = mem(addr);
if we
mem(addr) = din;
end
論理式の値を表示し ます。 MATLAB コンソール ウ ィンドウに表示させるには、MCode ブロックの
パラ メータ ダイアログ ボックスの [Advanced] タブで [Enable printing with disp] をオンにしてお
く必要があります。 こ の引数は、 文字列、 xfix 型の数字、 MCode のステート変数のいずれかにで
きます。 xfix 型の数字の場合は、 データ型、 2 進数値、 倍精度値が表示されます。 たとえば、変数 x
に xfix({xlSigned, 10, 7}, 2.75) が代入さ れる場合、 disp(x) では次が表示 さ れます。
type: Fix_10_7, binary: 010.1100000, double: 2.75
こ の引数がベク タ型のス テー ト 変数の場合、 disp() ではすべてのエレ メ ン ト の最大長、 現在の長 さ、
2 進数値およびダブル型の値が表示さ れます。 [Enable printing with disp] をオンにしておく と、
disp() 関数が起動された と きに、 各シ ミ ュ レーシ ョ ン段階でそのブロ ッ クのタ イ ト ル ラインが表示
されます。 タイトル ラインには、ブロック名、Simulink のシ ミ ュ レーシ ョ ン時間、 FPGA のクロッ
ク数などが含まれます。
次の MCode の関数には、 disp() 関数を使用し た例が複数含まれています。
function x = testdisp(a, b)
persistent dly, dly = xl_state(zeros(1, 8), a);
persistent rom, rom = xl_state([3, 2, 1, 0], a);
disp('Hello World!');
disp(['num2str(dly) is ', num2str(dly)]);
disp('disp(dly) is ');
disp(dly);
disp('disp(rom) is ');
disp(rom);
a2 = dly.back;
dly.push_front_pop_back(a);
x = a + b;
disp(['a = ', num2str(a), ', ', ...
'b = ', num2str(b), ', ', ...
'x = ', num2str(x)]);
disp(num2str(true));
224 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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MCode
disp('disp(10) is');
disp(10);
disp('disp(-10) is');
disp(-10);
disp('disp(a) is ');
disp(a);
disp('disp(a == b)');
disp(a==b);
次は、 最初のシ ミ ュ レーシ ョ ン段階の結果です。
xlmcode_testdisp/MCode (Simulink time: 0.000000, FPGA clock: 0)
Hello World!
num2str(dly) is [0.000000, 0.000000, 0.000000, 0.000000, 0.000000,
0.000000, 0.000000, 0.000000]
disp(dly) is
type: Fix_11_7,
maxlen: 8,
length: 8,
0: binary 0000.0000000, double 0.000000,
1: binary 0000.0000000, double 0.000000,
2: binary 0000.0000000, double 0.000000,
3: binary 0000.0000000, double 0.000000,
4: binary 0000.0000000, double 0.000000,
5: binary 0000.0000000, double 0.000000,
6: binary 0000.0000000, double 0.000000,
7: binary 0000.0000000, double 0.000000,
disp(rom) is
type: Fix_11_7,
maxlen: 4,
length: 4,
0: binary 0011.0000000, double 3.0,
1: binary 0010.0000000, double 2.0,
2: binary 0001.0000000, double 1.0,
3: binary 0000.0000000, double 0.0,
a = 0.000000, b = 0.000000, x = 0.000000
1
disp(10) is
type: UFix_4_0, binary: 1010, double: 10.0
disp(-10) is
type: Fix_5_0, binary: 10110, double: -10.0
disp(a) is
type: Fix_11_7, binary: 0000.0000000, double: 0.000000
disp(a == b)
type: Bool, binary: 1, double: 1
この例は、 MATLAB の FPGA へのコ ンパイルに記述されています。
error()
メ ッ セージおよび停止関数を表示し ます。 詳細は、 こ の関数に関する MATLAB のヘルプを参照し
てください。 メッセージのフォーマットは、MCode ブロックではサポート されていません。 次は、
こ の関数の使用例です。
if latency

R
isnan()
NaN (Not-a-Number) かど う かを返します。isnan(X) の場合、 X が Not-a-Number だと true を返し
ます。 X は、 ダブル型ま たはザ イ リ ン ク ス固定小数点型のス カ ラ 値にする必要があ り ます。 この関
数は、 ベク タ型ま たは二次元配列型ではサポー ト さ れません。 次は、 こ の関数の使用例です。
NaN()
if isnan(incr) & incr == 1
cnt = cnt + 1;
end
NaN() 関数は、 の IEEE 規格の演算式を生成し ます。 NaN は、 0.0/0.0 や inf-inf の よ う な数学的に
定義されていない演算の結果を表し ます。 NaN(1,N) は、1 行 N 列の要素がすべて NaN 値の行列を
出力し ます。 次は、 NaN を使用した例です。
if x < 0
z = NaN;
else
z = x + y;
end
num2Str()
数値を文字列に変換し ます。 た と えば、 num2str(X) は X を文字列に変換し ます。 X は、 ダブル型
ま たはザ イ リ ン ク ス固定小数点型、 ベ ク タ型ス テー ト 変数のス カ ラ値にする必要があ り ます。 デ
フォルトの桁数は、 X のエレ メ ン ト の大き さによって異な り ます。 使用例は次の と お り です。
ones()
if opcode = 10
error(['opcode is out of range: ', num2str(opcode)]);
end
ones() 関数は、 指定し た数の 1 の値を生成し ます。 た と えば、 ones(1,N) は、 1 行 N 列の要素がす
べて 1 の行列を出力 し ます。 ones(M,N) の場合、 M は 1 である必要があ り ます。 この関数は、 通
常 xl_state() 関数呼び出し と 共に使用 さ れます。 たとえば、次の例では、[1, 1, 1, 1] に初期化さ れる
1 行 4 列のス テー ト 変数が作成さ れます。
zeros()
persitent m, m = xl_state(ones(1, 4), proto)
zeros() 関数は、 指定し た数の 0 の値を生成し ます。 た と えば、 zeros(1,N) は、 1 行 N 列の要素が
すべて 0 の行列を出力し ます。 zero(M,N) の場合、 M は 1 であ る必要があ り ます。 この関数は、 通
常 xl_state() 関数呼び出し と 共に使用 さ れます。 たとえば、次の例では、 [0, 0, 0, 0] に初期化さ れる
1 行 4 列のス テー ト 変数が作成さ れます。
FOR ループ
persitent m, m = xl_state(zeros(1, 4), proto)
FOR 文は、 完全にループ展開されています。 次の関数では、 n サンプルが合計されます。
function q = sum(din, n)
persistent regs, regs = xl_state(zeros(1, 4), din);
q = reg(0);
for i = 1:n-1
q = q + reg(i);
226 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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MCode
end
regs.push_front_pop_back(din);
次の関数では、 ビ ッ ト を反転し ます。
function q = bitreverse(d)
q = xl_slice(d, 0, 0);
for i = 1:xl_nbits(d)-1
q = xl_concat(q, xl_slice(d, i, i));
end
使用可能な変数
MATLAB コー ド では、 コー ド が記述順に実行さ れます。 MCode ブ ロ ッ ク では、 実行可能なパスが
使用 さ れる前にそれぞれ変数に値を代入し てお く 必要があ り ます (代入文の左側は例外)。 これで、
変数が使用可能な状態にな り ます。 使用不可能な変数があ る と 、エ ラ ー メ ッ セージが表示 さ れます。
たとえば、 次のような M コードがある と します。
function [x, y, z] = test1(a, b)
x = a;
if a>b
x = a + b; y = a;
end
switch a
case 0
z = a + b;
case 1
z = a ñ b;
end
こ の場合、 a、 b、 x は使用可能ですが、 y と z は使用可能ではあ り ません。 y が使用でき ないのは、
if 文に else 文がないためで、 z が使用でき ないのは、 switch 文に otherwise 部分がないか ら です。
MCode のデバッ グ
MCode をデバッグするには、コードに disp() 関数を挿入し て表示 させる方法 と 、MATLAB デバ ッ
ガを使用する方法の 2 つがあ り ます。 関数の使用方法は、 disp() を参照して く ださい。
MATLAB デバ ッ ガを使用する場合は、 MCode ブロックのパラ メータ ダイアログ ボックスの
[Advanced] タブで [Enable printing with disp] をオンにしておく必要があ り ます。 これで、
MATLAB 関数を MATLAB エデ ィ タで開いて、 ブレーク ポイ ン ト を設定した り 、 M 関数をデバ ッ
グしたりできるようになります。 ただ し、 ス ク リ プ ト を変更し た場合は、 必ず MATLAB コンソー
ル ウ ィンドウで clear 関数コ マン ド を実行し て く だ さ い。
System Generator for DSP リファレンス ガイド japan.xilinx.com 227
リリース 9.2.00 2007 年 8 月
R

R
M 関数のデバ ッ グ を開始する には、 まず MCode ブロックのパラ メータ ダイアログ ボックスの
[Advanced] タブで [Enable printing with disp] をオンにし、 [OK] または [Apply] をクリ ックする
必要があ り ます。
これで、 必要に応じて MATLAB エデ ィ タで M ファイルを編集したり、 ブレークポイントを設定
したりできるようになります。
228 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MCode
Simulink のシ ミ ュ レーシ ョ ン中、 MATLAB デバ ッ ガは設定し たブレー ク ポ イ ン ト で停止し ます。
デバ ッ グ中は、 MATLAB コンソール ウ ィ ン ド ウに変数名を入力する と 、 その変数の値を確認する
こともできます。
MCode ブロックの関数が MATLAB デバ ッ ガか ら 実行される場合は、 次の点に注意し て く だ さ い。
MCode 内の switch/case 文は xfix 型にする必要があ り ますが、 MATLAB コンソール ウィンドウ
から switch/case 文を実行する場合は、 double 型または char 型にする必要があ り ます。 このため、
MATLAB コンソール ウ ィ ン ド ウで実行する場合は、 double() を追加する必要があ り ます。 たとえ
ば、 次の よ う な コー ド があ る と し ます。
switch i
case 0
x = 1
case 1
x = 2
end
i は xfix 型です。 コンソール ウ ィ ン ド ウか ら実行する には、次の コー ド に変更する必要があ り ます。
switch double(i)
case 0
x = 1
case 1
x = 2
end
double() 関数呼び出しは、 M コードがコンソール ウ ィンド ウから実行された場合にのみ使用され
ます。 MCode ブロックでは、 double() が無視されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 229
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R
パラ メ ー タの伝達
各ブロ ッ ク の動作が異なる よ う に M 関数に違 う パ ラ メ ータ を渡せば、 同じ M 関数を別の MCode
ブ ロ ッ ク で使用する こ と がで き ます。 こ れには、入力引数を複数の値に結合する必要があ り ます。 入
力引数の結合は、ブロ ッ ク のパ ラ メ ータ ダイアログ ボックスの [Interface] タ ブか ら設定で き ます。
引数を複数の値に結合する と 、こ れら の M 関数の引数が MCode ブロックの入力ポート としては表
示されなくなり ます。
たとえば、 次のような M 関数があ る と し ます。
function dout = xl_sconvert(din, nbits, binpt)
proto = {xlSigned, nbits, binpt};
dout = xfix(proto, din);
次の図では、 2 つの異な る xl_sconvert ブロッ クの din 入力に対し て結合を設定し ています。
230 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MCode
次の図は、 モデルを コ ンパイルし た後のブロ ッ ク を示し ています。
パ ラ メ ータは、 ダブル型か論理数にで き ます。
オプシ ョ ンの入力ポー ト
メ カニズム を渡すパ ラ メ ータ を使用する と 、 MCode ブロッ クにオプショ ンの入力ポート を付ける
ことができます。 たとえば、 次のような M 関数があ る と し ます。
function s = xl_m_addsub(a, b, sub)
if sub
s = a ñ b;
else
s = a + b;
end
sub が false に設定される と、 こ の M 関数を使用する MCode ブロックには a と b の 2 つの入力
ポー ト が付き、 完全制度の加算が実行 さ れます。 空のセル配列 { } に設定される と、 a、 b、 および
sub の 3 つの入力ポー ト が使用 さ れ、 入力ポー ト sub の値に応じ て完全精度の加算または減算が実
行されます。
次の図は、同じ xl_m_addsub 関数を使用し た 2 つのブロ ッ ク (入力ポー ト が 2 つのブロ ッ ク と 3 つ
のブロ ッ ク) を示しています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 231
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R

R
ステート マシンの構築
MCode ブロックを使用してステート マシン を構築する方法は、 2 つあ り ます。 1 つは、 MATLAB
関数を使用し て処理状態を把握し ない遷移関数を指定し、 MCode ブロック と 1 つまたは複数のス
テー ト レジスタ ブ ロ ッ ク を組み合わせる方法です。 通常、 MCode ブロックは次のステート を表す
値でレジス タ を駆動し、 レジス タは現在のステー ト を MCode ブロッ クに送信します。 これには、
MCode ブロックからのステート出力の精度をスタティ ックにする (ブロッ クへのどの入力からも
独立させる) 必要があ り ます。 場合に よ っ ては、 xfix() 変換関数を使用し て、 ス タ テ ィ ッ ク な精度に
する必要のあ る こ と も あ り ます。 次のコードは、 これを実行する例です。
function nextstate = fsm1(currentstate, din)
% some other code
nextstate = currentstate;
switch currentstate
case 0, if din==1, nextstate = 1; end
end
% a xfix call should be used at the end
nextstate = xfix({xlUnsigned, 2, 0}, nextstate);
もう 1 つの方法では、 ス テー ト 変数を使用し ます。 上記の関数は、 次の よ う に書き直す こ と がで き
ます。
function currentstate = fsm1(din)
persistent state, state=xl_state(0,{xlUnsigned,2,0});
currentstate = state;
switch double(state)
case 0, if din==1; state = 1; end
end
ステー ト 変数の リ セ ッ ト 信号と イネーブル信号
MCode ブ ロ ッ ク では、 ス テー ト 変数への条件代入文に含まれる分岐が 2 つ以下の場合、 自動的に
レ ジ ス タ の リ セ ッ ト 信号およびイ ネーブル信号を推論させる こ と がで き ます。
たとえば、 次の M コードでは persistent ステート変数 r1 の条件代入文で イ ネーブル信号が推論さ
れます。
function myFn = aFn(en, a)
persistent r1, r1 = xl_state(0, {xlUnsigned, 2, 0});
myFn = r1;
if en
r1 = r1 + a
else
r1 = r1
end
こ の場合、 persistent ス テー ト 変数の r1 への条件代入文に 2 つの分岐があ り ます。 こ の条件代入を
実行する ために、 レ ジ ス タ が 1 つ使用さ れています。 レジスタの入力は r1 + a に、出力は r1 に接続
されます。 このレジスタのイネーブル信号は推論され、 en がアサート されたと きに en ポー ト に接
続されます。 persistent ス テー ト 変数の r1 は en が false になる と r1 + a に代入され、 レジス タのイ
ネーブル信号がデ ィ アサー ト さ れる と r1 が r1 に代入されます。
次の M コード でも、 イネーブル信号が推論されます。
function myFn = aFn(en, a)
persistent r1, r1 = xl_state(0, {xlUnsigned, 2, 0});
myFn = r1;
if en
r1 = r1 + a
232 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MCode
end
persistent ス テー ト 変数の r1 が定数以外の値 r1 + a に条件代入 さ れてい る ので、 リ セ ッ ト 信号では
な く 、 イ ネーブル信号が推論されます。
persistent ス テー ト 変数の r1 への条件代入文に分岐が 3 つあ る と 、 イ ネーブル信号は推論さ れませ
ん。 次の M コードでは、 persistent ステート変数の r1 への条件代入文に分岐が 3 つあるので、 イ
ネーブル信号が推論されません。
function myFn = aFn(en, en2, a, b)
persistent r1, r1 = xl_state(0, {xlUnsigned, 2, 0});
if en
r1 = r1 + a
elseif en2
r1 = r1 + b
else
r1 = r1
v
persistent ス テー ト 変数が条件的に定数に代入 さ れる と 、 リ セ ッ ト 信号を推論可能です。 リ セ ッ ト は
同期です。 次の M コード例では、rst が true の場合に persistent ス テー ト 変数の r1 に定数 init が代
入され、 それ以外の場合は r1 + 1 が代入され、 リ セ ッ ト 信号が推論されています。
function myFn = aFn(rst)
persistent r1, r1 = xl_state(0, {xlUnsigned, 4, 0});
myFn = r1;
init = 7;
if (rst)
r1 = init
else
r1 = r1 + 1
end
上の リ セ ッ ト を推論する M コー ド 例は、 次の よ う に記述する こ と も でき ます。
function myFn = aFn(rst)
persistent r1, r1 = xl_state(0, {xlUnsigned,4,0});
init = 1;
myFn = r1;
r1 = r1 +1
if (rst)
r1 = init
end
上記のど ち ら の コー ド 例で も、persistent ス テー ト 変数の r1 を含むレ ジ ス タ の リ セ ッ ト 信号は rst に
代入されます。 rst が true になる と、 レジスタの リ セッ ト 入力がアサート され、 persistent ステート
変数が init 定数に代入さ れます。 rst が false になる と、 レジス タの リ セッ ト 入力がディ アサー ト さ
れ、persistent ス テー ト 変数の r1 が r1 + 1 に代入されます。 persistent ス テー ト 変数の条件代入に 3
つ以上の分岐が含まれる と 、 persistent ス テー ト 変数のレジス タ で リ セ ッ ト 信号は推論 さ れません。
1 つの persistent ス テー ト 変数のレ ジ ス タで リ セ ッ ト 信号 と イ ネーブル信号を同時に推論する こ と
ができ ます。 たとえば、 次の M コードでは persistent ステート変数 r1 に対し、 リ セ ッ ト 信号と イ
ネーブル信号が同時に推論されています。
function myFn = aFn(rst,en)
persistent r1, r1 = xl_state(0, {xlUnsigned, 4, 0});
myFn = r1;
init = 0;
if rst
r1 = init
System Generator for DSP リファレンス ガイド japan.xilinx.com 233
リリース 9.2.00 2007 年 8 月
R

R
else
if en
r1 = r1 + 1
end
end
persistent ス テー ト 変数の r1 のレジスタのリ セッ ト入力は、 rst に接続されます。 rst が true になる
と、 レジスタのリセッ ト入力がアサート され、 r1 が init に代入されます。 レジスタのイネーブル入
力は en に接続されます。 en が true になる と、 レジス タのイ ネーブル入力がアサー ト され、 r1 が r1
+ 1 に代入されます。 推論された リ セ ッ ト 信号は、条件代入文の順序に関係な く 、推論さ れた イ ネー
ブル信号よ り も優先されます。 上の 2 つ目の コー ド 例で、rst と en の両方が true であれば、persistent
ス テー ト 変数の r1 が init に代入されます。
リ セ ッ ト 信号 と イ ネーブル信号は、 switch 文の分岐が 2 つ以下であれば、 switch 文を使用した
persistent ス テー ト 変数の条件代入で も推論で き ます。
MCode ブロックでは、 FPGA のコー ド を生成する際に、 実行さ れない コー ド は削除さ れ、 定数伝
搬コ ンパイ ラ で最適化が実行されます。 こ れに よ り 、 条件文の分岐の 1 つが 1 度も実行さ れない場
合、persistent ス テー ト 変数の条件代入文で リ セ ッ ト 信号 と イ ネーブル信号のど ち ら か、 または両方
が推論されます。 こ れには、 条件文に 2 つの分岐が含まれ、 それら が実行されないコー ド が削除さ
れて定数伝搬が実行された後に実行さ れてい る必要があ り ます。
組み合わせロジ ッ クのパイ プ ラ イ ン接続
生成 さ れた MCode ブロックの FPGA ビッ トスト リームには、 さまざまなレベルの組み合わせロ
ジックが含まれるので、大きなク リティカル パス遅延が発生する こ と があ り ます。 こ の組み合わせ
ロ ジ ッ ク をダ ウ ン ス ト リ ームの ロ ジ ッ ク合成ツールで自動的にパイ プ ラ イ ン接続させる には、
MCode ブロ ッ ク の入力の前か出力の後に遅延ブロ ッ ク を追加し ます。 こ れら の遅延ブ ロ ッ ク では、
[Implement using behavioral HDL] パラ メータをオンにして、 コード ジェネレータで合成可能な
HDL を使用した遅延がインプ リ メ ン ト される よ う にします。 こ の後、ダ ウ ン ス ト リ ームの ロ ジ ッ ク
合成ツールでレ ジ ス タ の リ タ イ ミ ング またはレ ジ ス タ自動調整を イ ンプ リ メ ン ト する よ う に命令し
ます。 または、 ベク タ型のス テー ト 変数を使用し て遅延を指定する方法も あ り ます。
乗算と除算を使用し たシ フ ト 演算
MCode ブロックでは、 数値が 2 のべき乗の定数で乗算ま たは除算 さ れる タ イ ミ ング を検出で き ま
す。 検出する と 、MCode ブ ロ ッ ク はシフ ト 演算を実行し ます。 たとえば、4 で乗算する こ と は 2 ビッ
ト左にシフトすることと同じであり、8 で除算する こ と は 3 ビッ ト右にシフトすることと同じです。
シフ トは、 2 進小数点を調整し て、 xfix データ型の コ ンテナを必要に応じ て拡張する と イ ンプ リ メ
ントされます。 たとえば、Fix_8_4 値を 4 で乗算する と Fix_8_2 値にな り 、 Fix_8_4 を 64 で乗算
する と Fix_10_0 値にな り ます。
234 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MCode
丸めを使用し た xl_state 関数
xl_state 関数では、 ス テー ト 変数用に xfix 型のコ ンテナが作成されます。 このコンテナの精度は、
xl_state 関数に渡さ れる 2 つ目の引数で指定さ れます。 精度が丸めモード の場合は xlRound が使用
さ れ、 丸めに必要なハー ド ウ ェ ア リソースが追加されます。 初期値の丸めのみが必要 と さ れる場合
は、 ハー ド ウ ェア リ ソ ース を追加する必要があ り ません。 こ の後、 丸め値が xl_state 関数に渡さ れ
ます。 次は、 その例です。
init = xfix({xlSigned,8,5,xlRound,xlWrap}, 3.14159);
persistent s, s = xl_state(init, {xlSigned, 8, 5});
ブロック パラ メータ ダイアログ ボックス
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
前述し た よ う に、 MCode ブ ロ ッ ク の関数名は [MATLAB function] で指定し、 定数入力 と その値の
リストは [Interface] タブで指定します。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 235
リリース 9.2.00 2007 年 8 月
R

R
MicroBlaze Processor
このブロックは、[Xilinx Blockset] の [Control Logic] および [Index] ライブラリにリストされてい
ます。
このブロックは廃止されています。 EDK Processor ブロックを使用してください。
MicroBlaze Processor ブロッ クを使用する と、 EDK の MicroBlaze プロセッ
サ用に作成されたペ リ フ ェ ラルをデザイ ンおよびシ ミ ュ レーシ ョ ンでき ます。
次の図に示すよ う に、 プ ロ セ ッ サで使用可能な FSL (Fast Simplex Link) を介
して、 カスタマイズした IP を MicroBlaze に接続でき ます。 FSL は、 一方向
の FIFO と考えることができます。 MicroBlaze には、 最大で 8 つの入力 FSL
と 8 つの出力 FSL の合計 16 個の FSL を含める こ とができ ます。 同期 FIFO
と非同期 FIFO のどち ら も使用でき ますので、 MicroBlaze プロセッサに対し
て同期ま たは非同期に動作する System Generator ペ リ フ ェ ラ ルを作成可能で
す。 次の図に示すとお り 、 FSL FIFO は EDK (エンベデ ッ ド 開発キ ッ ト ) ツー
ルの左側に配置 さ れます。 このよ うなシステムのシミ ュレーショ ンには、ハー
ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を使用し ます。 シミュレーション モデルの作成、 管理、 設定は、 ブ
ロックのパラメータ ダイアログ ボ ッ ク スか ら指定で き ます。 詳細は、 こ の後の説明を参照し て く
ださい。
ブロック インターフェイス
この説明で、 シンボル # の番号は 0 ~ 7 を表し ます。 こ のブ ロ ッ ク の入力および出力の数はユー
ザーがコ ンフ ィ ギュ レーシ ョ ンでき ます。 それぞれの入力イ ン ターフェ イ スで、 入力ポー ト 3 つ
(In#_data、 In#_control、 In#_write) と出力ポート 1 つ (In#_write) の合計 4 つのポー ト が作成され
ます。 同様に、 それぞれの出力イ ン ターフ ェ イ スで、 入力ポー ト 1 つ (Out#_read) と出力ポート 3
つ (Out#_data、 Out#_control、 Out#_exists) の合計 4 つのポー ト が作成 さ れます。 最大で 8 入力 と
8 出力の イ ン ターフ ェ イ ス がサポー ト さ れます。 オプシ ョ ンの Rst ポー ト は [Provide reset port] を
オンにする と 使用で き ます。 Rst ポー ト は、 MicroBlaze Processor ブロッ クで出力ポート として表
示されます。 このポートは、MicroBlaze のどの非同期 リ セ ッ ト ポー ト/ ピンにでも接続でき、
MicroBlaze か ら接続 さ れた System Generator デザイ ンを リ セ ッ ト でき ます。
236 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MicroBlaze Processor
ポー ト
各ポー ト の説明を、 次の表に示し ます。
ポー ト名
ポー ト タ
イプ
In#)data 入力
In#_control 入力
In#_write 入力
In#_full 出力
Out#_data 出力
Out#_control 出力
Out#_read 入力
Out#exists 出力
Rst 出力
ポー ト
幅 (
ビット)
32
1
1
1
32
1
1
1
1
ポー ト の説明 FSL 接続
FSL FIFO にデータ を書き込みま
す。
ビットをフラグします。 High にな
ると、FIFO に書き込まれたデータ
が制御ワードにな り ます。
High になる と、 FSL FIFO への書
き込みがイネーブルになり ます。
EDK の MicroBlaze はスレーブ ペ
リ フ ェ ラ ル と し て接続されます。
High になる と、 FSL FIFO がフル
である こ と を示します。
FSL FIFO か らデータ を読み出し
ます。
ビットをフラグします。 High にな
ると、FIFO か ら読み出さ れたデー
タが制御ワー ド にな り ます。
High になる と、 FSL FIFO からの
読み出し が イ ネーブルにな り ます。
EDK の MicroBlaze はマス タ ペリ
フェラルとして接続されます。
High になる と、 FIFO が空ではな
いことを示します。
非同期 リ セ ッ ト ポー ト /ピンのス
テー ト を示し ます。
MFSL (Master
FSL) 接続
SFSL (Slave
FSL) 接続
次の図は、 それぞれ読み出しおよび書き込み操作が問題な く 実行さ れる ための、 ポー ト の さ ま ざ ま
な信号間の タ イ ミ ング関係を示し ています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 237
リリース 9.2.00 2007 年 8 月
なし
R

R
書き込み操作
次のタ イ ミ ング図に示すよ う に、 In#_full が Low の場合、 In#_write が High にな り、 In#_data の
値が FIFO に書き込まれます。 FIFO がフルになる と、 In#_full が High にな り、 FIFO への書き込
みは無視されます。 In# ports は、 接続さ れる MFSL を制御する ので、 EDK プロジェク トでマスタ
ペリフェラルとしてコンフィギュレーションされる必要があります。
読み出し操作
次のタ イ ミ ング図に示すよ う に、Out#_exists が High のときに Out#_read を High にする と 、FIFO
の最初のデータ が読み出されます。 データは、 Out#_data ポー ト か ら 読み出されます。 FIFO が空に
なると Out#_exists が Low にな り ます。 空の FIFO か ら読み出す と 、 定義さ れていない値が返さ れ
ます。 Out# ports は、 接続 さ れる FSL に対し てス レーブにな るので、 EDK プロジェク トでスレー
ブ ペリフェラルとしてコンフィギュレーションされる必要があります。
System Generator で FSL ペリフェラルをデザインしたら、そのモデルを EDK のエク スポー ト ツー
ルを使用して EDK 環境に抽出する必要があ り ます。 System Generator と VHDL ソース コードを
使用する と 、こ のブ ロ ッ ク の MPD (Microprocessor Peripheral Definition)、PAO (Peripheral Analyze
Order)、BBD (Black Box Definition) ファイルが作成されます。 詳細については、EDK Export Tool
を参照して く ださい。
メモ : In# と Out# の FSL へのマ ッ プは、 EDK 環境か ら制御で き ます。 たとえば、In0 を必ずし も
SFSL0 に接続する必要はな く 、 同様に、 Out0 も MSFL0 に接続する必要はあ り ません。
238 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MicroBlaze Processor
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[General] タブ
このタブでは、 MicroBlaze Processor ブロックをカスタマイズし、 ハードウェア協調シミ ュレー
シ ョ ン機能を使用で き る よ う に し ます。
[General] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Number of input interfaces] : System Generator から MicroBlaze への FSL インターフェイス
の数を指定し ます。 このブロックのインターフェイスは、 入力ポート と出力ポートの数でコン
フィギュレーションされます。 入力イ ン ターフ ェ イ スの数は、 8 以下にする必要があ り ます。
• [Number of output interfaces] : MicroBlaze から System Generator への FSL インターフェイ
スの数を指定します。 このブロックのインターフェイスは、 入力ポート と出力ポートの数でコ
ンフィギュレーションされます。 出力イ ン ターフ ェ イ スの数は、8 以下にする必要があ り ます。
• [Provide Reset Port] : ブロッ ク インターフェイスに Rst 出力ポー ト が追加 さ れます。 これで
System Generator デザイ ンを MicroBlaze からリセッ トできるようになります。
• [Provide processor model] : MicroBlaze のハード ウ ェ ア協調シミ ュ レ ーショ ン 機能を使用でき る
よう にします。 オンにする と 、 [Hardwar] タブと [Software] タブが使用できるよう になり ます。
[Hardware] タブ :
このタブでは、 MicroBlaze Processor ブロックをカスタマイズし、 ハードウェア協調シミ ュレー
シ ョ ン機能を使用で き る よ う に し ます。
[Hardware] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Simulation model] : ブロッ クが最初に使用されるときは System Generator プロセッサ コアの
キャッシュは空なので、 [Simulation Model] プルダウ ン メニューにはシミュレーション モデ
ルが何も表示されません。
シミュレーション モデルは、 ハー ド ウ ェ ア プラッ ト フォーム (ボード) に接続し、 RS232 ポー
ト が使用可能かど う かのどのボー ド 特有の情報を MicroBlaze プロセッサに認識させる必要が
あります。 シミュレーション モデルがコアのキャ ッシュにある と、このプルダウン メニューに
リストされます (例 : companyxyz_boardnm_partnm_packagenum_rev_1)。
• [Add simulation model] : このボタンをク リ ックすると、 [Hardware Co-Simulation Targets] ダ
イアログ ボックスが表示され、 コンパイルするターゲッ トが指定できるようになります (詳細
は、 System Generator のコンパイル タイプを参照して ください)。 [Generate] ボタンをク リ ッ
ク する と 、 次の よ う に コ ンパイ ル さ れます。 コ ンパイ ルには、 多少時間がかか り ます。
a. EDK プロジェク トが System Generator のブ ロ ッ ク で指定し た ターゲ ッ ト ディレク ト リに
作成されます (XPS)。
b. EDK プロジェク トのネッ ト リ ス トが生成されます (EDK+XFlow)。
c. EDK ネッ ト リ ストからハードウェア協調シミュレーションが作成され、System Generator
コアのキャッシュに保存されます (System Generator、 XFlow)。
d. EDK ソフトウェア ライブラリがコンパイルされます (EDK)。
メモ : 新しいボード サポー ト パ ッ ケージを作成する場合 (新規プ ラ ッ ト フ ォームのサポー ト )、その
ボード のシステムの リ セ ッ ト ポー ト と RS232 ポー ト を メ モ リ マップされないポート として指定し
ておかない と 、 正し く 配線が さ れません。 また、 リセッ ト ポー ト の名前は Reset に、 RS232 ポー ト
System Generator for DSP リファレンス ガイド japan.xilinx.com 239
リリース 9.2.00 2007 年 8 月
R

R
の名前は RXD に、 送信ポー ト の名前は TXD にしておく必要があり ます。 このよ うに命名しない
と、 System Generator で信号が正し く 検出さ れず、 関連する ピ ンに配線さ れません。
RS232 ポー ト が使用で き る場合は、 MicroBlaze に UART が次のパラ メ ータで作成されます。
[Baud rate (bits per second)] : 115200、[Data bits] : 8、[Parity] : None、[Stop bits] : 1、[Flow control]
: none。 stdin および stdout チャネルは、 UART にマップされ、 RS232 を介して入力と出力ができ
るようになります。
[Software] タブ
シミュレーション モデルで実行される ソース コードの編集およびコンパイルをするボタンが含ま
れます。
• [Edit Source Code] : この MicroBlaze ブ ロ ッ ク に関連する ソース コードが開きます。 この
コードは、 シ ミ ュレーシ ョ ン モデルでのみ使用 さ れます。
上の図は、 System Generator で作成されるデ ィ レ ク ト リ 構造を示し ています。 この場合、
MBPingPongRAM が Simulink モデルの名前で、 netlist フ ォルダがユーザーの指定し たター
ゲッ ト ディレク ト リになります。 EDK プロジェク トは、 モデル名を MicoBlaze の完全パスに
変更し て作成さ れたデ ィ レ ク ト リ の下に生成 さ れます。 こ のブ ロ ッ ク に関連付け ら れた ソ ース
コードは、 ハイ ライ ト されたディ レク ト リ (SGTestApp) に MainProg.c という名前で保存され
ています。
ソース ファイルの編集には、デフォルトの MATLAB エデ ィ タが使用されます。 これは、 ユー
ザーが MATLAB から設定できるオプションで、MATLAB で [ファイル] → [設定] → [エデ ィ
タ/デバ ッ ガ] を ク リ ッ ク する と 変更で き ます。
• [Compile Source Code] : クリックすると、 ソース コードがコンパイルされ、 ハード ウェア協
調シ ミ ュ レーシ ョ ンのビ ッ ト ファイルが作成した 2 進数コー ド でア ッ プデー ト さ れます。
240 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MicroBlaze Processor
MicroBlaze ソ フ ト ウ ェ アの問題
ソフトウェアからの FSL ペリフェラルへのアクセス
System Generator ペリフェラルには、接続された FSL のアセンブ リ 命令を介して MicroBlaze から
アクセスできます。 EDK には、 FSL か ら の読み出しおよび FSL への書き込みを単純化する ための
C マクロが 8 つ提供されています。 詳細については、 EDK マニュアルを参照して く ださい。
ノンブロッキング データ リードとデータ ラ
イト
microblaze_nbread_datafsl(val,id);
microblaze_nbwrite_datafsl(val,id);
ノンブロッキング コントロール リードとコン
トロール ライト
microblaze_nbread_cntlfsl(val,id);
microblaze_nbwrite_cntlfsl(val,id);
ブロッキング データ リードとデータ ライト
microblaze_bread_datafsl(val,id);
microblaze_bwrite_datafsl(val,id);
ブロッキング コントロール リードとコント
ロール ライト
microblaze_bread_cntlfsl(val,id);
microblaze_bwrite_cntlfsl(val,id);
上のマ ク ロでは、 val は FSL か ら読み出される、 ま たは FSL に書き込まれる 32 ビッ トのデータ値
を示し、 id はアクセス された FSL を示します。 ブロッキング リードまたはライ トを実行すると、
MicroBlaze は読み出しまたは書き込みがあるまで停止します。 ノンブロッキング リードまたはラ
イ ト を実行する と 、読み出し ま たは書き込みが終了で き ない状態であ って も、MicroBlaze は停止し
ません。 データ リードは、val を FSL のデータ ポー ト に、0 を FSL の制御ポー ト に書き込み、 コン
トロール ライトは、val を FSL のデータ ポー ト に、 1 を FSL の制御ポー ト に書き込みます。 詳細
については、 EDK の MicroBlaze のマニュアルと、 次の System Generator のチュー ト リ アルを参
照してください。
• MicroBlaze プロセッサ ペリフェラルの設計とエクスポート
• チュート リアル : MicroBlaze プロセッサ システムの設計とシミ ュレーショ ン
System Generator for DSP リファレンス ガイド japan.xilinx.com 241
リリース 9.2.00 2007 年 8 月
R

R
EDK の FSL バスと System Generator ポー ト 間の通信
FSL インスタンスと EDK の FSL バス接続は異な り ます。 MicroBlaze には、FSL ( もしくは FSL イ
ンターフェイスを模倣したペリフェラル) に接続で き るバス接続が 16 個あ り ます。 このうち 8 つが
入力で、 EDK では SFSL (Slave FSL) と 呼ばれ、 残りの 8 つが出力で、 EDK では MFSL (Master
FSL) と 呼ばれます。 FSL インスタンスは、FIFO ハー ド ウ ェ アの物理的な イ ンプ リ メ ンテーシ ョ ン
によ り作成されます。
EDK では、SFSL と MFSL バス接続の番号は FSL インスタンスに依存しません。 たとえば、SFSL0
は必ずし も FSL のインスタンス 0 に接続されるわけではな く 、 同様に、 MSFL1 は FSL のインス
タンス 1 に接続されるわけではあ り ません。 つま り、System Generator ブロッ クの In0_* ポー ト は
SFSL0 に接続する必要はあ り ません。 このため、 ユーザーが FSL 接続を把握し ておかない と 、 正
しいソフ ト ウェア コードが記述できません。 たとえば、FSL0 に対する microblaze_nbwrite_datafsl
命令があ る場合に、 System Generator へ Out0_* か ら 出力される と は限 り ません。
EDK で提供される FSL へア クセスする関数では、FSL インスタンスではなく、FSL バス接続の方
を参照しています。 上の図は、 System Generator の MicroBlaze ブ ロ ッ ク を示し ています。 内側の
ボックスが手動でコンフィギュレーションされた MicroBlaze を、 外側のボ ッ ク スが System
Generator ブロッ クで表示される MicroBlaze プロセッサを示しています。 こ の場合、 In0 はバス接
続 SFSL2 に、 In1 は SFSL3 に接続されています。
上の図では、 In0 から データ にアク セス する ために記述さ れたソ フ ト ウ ェ ア コ ード を 使用する と 、
SFSL2 にアク セス さ れま す。 In0 から のノ ンブロ ッ キング データ リ ード は、次のよ う に記述さ れま す。
int val;
microblaze_nbread_datafsl(val,2);
同様に、 Out0 への ノ ンブロ ッ キング データ ラ イ ト は、 次の よ う に記述 さ れます。
microblaze_nbwrite_datafsl(val,0);
シミュレーション中の FSL の読み出し/書き込み
通常は、 EDK にエ ク ス ポー ト し た場合、 バ ス 接続を ワ イ ヤに ま と め る 必要が あ り ま す。 System
Generator からはシミ ュレーション中にコンフィギュレーション済みの MicroBlaze が提供される
ので、 In0 ~ In7 は SFSL0 ~ SFSL7 に、 Out0 ~ Out7 は MFSL0 ~ MFSL7 に接続されます。
FSL の id 0 か ら の読み出し は In0 に、 FSL の id 0 への書き出しは Out0 に接続されます。
FSL の読み出し および書き込みエ ラー
MicroBlaze のマニュアルでは、バスがビ ッグ エンデ ィ アン命名規則を使用し て表記 さ れています。
次の説明はそれに合わせてビ ッ グ エンデ ィ アン命名規則を使用し てい る ので、 ビ ッ ト 0 が MSB に
相当し ます。
242 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

MicroBlaze Processor
既知の問題
MicroBlaze Status Register (MSR) は、 MicroBlaze にステータス状況を格納し、 エラーが発生した
かど う かを確認する ために使用さ れます。
MSR の読み出し によ るエ ラー確認
FSL の読み出しおよび書き込みでエ ラーが発生する と、 そのエ ラーが MSR (MicroBlaze Status
Register) に返されます。 MSR のエラーは、 アセンブ リ 命令の mfs を使用する と 読み出すこ と がで
きます。 MSR を読み出すには、 次のマ ク ロ を使用し て く だ さ い。
#define readmsr(val, dep) asm("mfs %0,rmsr" : "=d" (##val##) : "d"
(dep))
C プ ロ グ ラ ムの一番上で こ のマ ク ロ を定義し て く だ さ い。 具体的には次の よ う に使用し ます。
int val, mymsr;
microblaze_nbread_cntlfsl(val,0);
readmsr(mymsr,val);
このマクロによ り、val レジスタの書き込みと MSR の読み出し の間に依存関係が築かれます。 これ
は、 特にループ内で使用し ます。 依存関係がない と 、 コ ンパ イ ラ は ソ フ ト ウ ェ ア コー ド の最適化を
実行する際に mfs 命令をループの外部に移動し て し まいます。
FSL 読み出し エ ラー
FSL か ら の読み出し でエ ラーが発生する原因は、 「data invalid」 (データ が無効) か、 「FSL error」
(FSL エラー) にあ り ます。 data invalid の場合は、 FSL にデータがないので、 ブロ ッ キングまたは
ノンブロッキング データ リードが実行できません。 FSL error は、データ値を読み出すのに、ブ ロ ッ
キングまたはノンブロッキング コント ロール リードが使用された場合に、 制御フラッグが 1 に設
定さ れていない と 発生し ます。 また、 データ値を読み出すのに、 ブロ ッ キング ま たは ノ ンブロ ッ キ
ング データ リードが使用された場合に、 制御フラッグが 1 に設定されていな く て も発生し ます。
data invalid エ ラーが発生する と 、 MSR はキャ リ ー フラグを High に設定し ます。 このキャ リー フ
ラグのマスクは 0X4 で、 ビ ッ ト 29 に対応し ます。 キ ャ リ ー フラグは、MSR の MSB (ビット 0)
に も複製されます。
FSL error が発生する と 、 MSR は FSL フラグを High に設定し ます。 この FSL フラグのマスクは
0X10 で、 ビ ッ ト 27 に対応し ます。
FSL 書き込みエ ラー
書き込まれる FSL がフルの場合、 FSL への書き込みでエ ラーが発生し ます。 フルの FSL に書き込
もうとすると、ブロッキングおよびノンブロッキング ライトの両方から data invalid エラーが返さ
れます。
data invalid エ ラーが発生する と 、 MSR はキャ リ ー フラグを High に設定し ます。 このキャ リー フ
ラグのマスクは 0X4 で、 ビ ッ ト 29 に対応し ます。 キ ャ リ ー フラグは、MSR の MSB (ビット 0)
に も複製されます。
• 各デザ イ ンで使用で き る MicroBlaze プロセッサは 1 つだけです。 ただ し、 複数の MicroBlaze
ブロックを EDK 側から作成された FSL イ ン ターフ ェ イ ス に接続する こ と はで き ます。
• MicroBlaze は EDK にエクスポートするとき、最上位レベルにインスタンシエートする必要が
あります。 ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン モデルを使用する場合は、FSL の読み出しおよ
び書き込みでエ ラ ーが発生し ないかど う かを確認し て く だ さ い。 シ ミュレーションが開始され
ると、MicroBlaze プロ グ ラ ムがハード ウ ェアで実行され、 モデルが実行される前に FSL から
System Generator for DSP リファレンス ガイド japan.xilinx.com 243
リリース 9.2.00 2007 年 8 月
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読み出し ま たは書き込みが行われる こ と があ り ます。 詳細は、 チュート リ アル : MicroBlaze プ
ロセッサ システムの設計とシミ ュレーショ ン およびEDK Export Tool を参照して く ださい。
• このブロックでは、 Verilog ネッ ト リストはサポート されません。
MicroBlaze プロセッサのオンライン マニュアル
関連項目
MicroBlaze の詳細は、 次のサイ ト を参照し て く だ さい。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=micro_blaze
MicroBlaze プロセッサ ペリフェラルの設計とエクスポート
チュート リアル : MicroBlaze プロセッサ システムの設計とシミ ュレーショ ン
EDK Export Tool
244 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

ModelSim
ModelSim
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
System Generator の Black Box ブ ロ ッ ク を使用する と 、 既存の HDL ファイルをモ
デルに組み込むこ と がで き ます。 モデルがシ ミ ュ レーシ ョ ン される と、 協調シ ミ ュ
レーシ ョ ンを使用してブラ ッ ク ボックスがシミ ュレーションされるようにできま
す。 この ModelSim HDL 協調シ ミ ュ レーシ ョ ン ブロッ クでは、 1 つまたは複数の
ブラック ボッ ク スの協調シ ミ ュレーシ ョ ンがコンフ ィ ギュレーシ ョ ンおよび制御
できます。
シミュレーション中は、各 ModelSim ブロッ クで ModelSim のコピーが作成され、ModelSim ライ
センスが 1 つずつ使用さ れます。 ライセンスが少ない場合は、複数のブラック ボックスで同じブ
ロ ッ ク を共有で き ます。
ModelSim ブロッ クでは、 次が実行されます。
ブロック パラ メータ
• ブラック ボックス HDL が ModelSim 内でシ ミ ュ レーシ ョ ン される よ う にするために必要な
VHDL および Verilog を追加し ます。
• Simulink のシ ミ ュ レーシ ョ ンが開始される と 、 ModelSim セ ッ シ ョ ン を開始し ます。
• Simulink と ModelSim 間の通信を媒介し ます。
• ブラック ボックス HDL が コ ンパイ ル さ れた と き にエ ラーがあれば、 それを レ ポー ト し ます。
• シ ミ ュ レーシ ョ ンが終了する と 、 ModelSim を終了し ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
[Run co-simulation in directory] : ModelSim が こ こ で指定し たデ ィ レ ク ト リ で開始 さ れます。 ディ
レクト リが存在しない場合は作成されます。 協調シ ミ ュ レーシ ョ ン用に System Generator で生成
される補助ファイルも含め、 すべてのブラッ ク ボックス ファイルがこのディレク ト リにコピーさ
れます。 既存のフ ァ イ ルは自動的に上書き さ れます。 デ ィ レ ク ト リ は、 相対パス ま たは絶対パスの
どちらでも指定できます。 相対パスは、 Simulink の MDL ファイルがあるディレク ト リを基準に解
釈されます。
[Open waveform viewer] : オンにする と、 ModelSim 波形ウ ィ ン ド ウ が自動的に開き、 標準的な信
号セ ッ ト が表示されます。 こ の信号には、すべてのブ ラ ッ ク ボ ッ ク ス の入力 と 出力、および System
Generator から提供されるクロック信号と クロック イ ネーブル信号の入力と出力がすべて含まれま
す。 信号表示は、 補助的な Tcl スクリプトでカスタマイズできます。 ス ク リ プ ト を指定する には、
[Advanced] タブで [Add custom scripts] をオンにし、 [Script to run after "vsim"] にスク リプト名
(例 : myscript.do) を入力します。 カスタマイズされた波形ビューアの例は、
/examples/black_box/example5 ディレク ト リに含まれています。 こ の例について
は、 ModelSim を使用したアドバンス ブラック ボックスの例を参照して く ださい。
[Leave ModelSim open at end of simulation] : オンにする と、 Simulink シミュレーションが終了し
た後も ModelSim セッションが開いたままになります。
[Skip compilation (use previous results)] : オンにする と、 HDL 協調シ ミ ュ レーシ ョ ン用の
ModelSim ブロッ クを使用するブラッ ク ボックスすべての ModelSim コンパイルが実行されなく
System Generator for DSP リファレンス ガイド japan.xilinx.com 245
リリース 9.2.00 2007 年 8 月
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なります。 このオプションは、 ModelSim が実行されるデ ィ レ ク ト リ の下に ModelSim の作業デ ィ
レ ク ト リ があ り 、作業デ ィ レ ク ト リ にすべてのブ ラ ッ ク ボックス HDL の最新の ModelSim コンパ
イ ル結果が含まれてい る場合に使用し ます。 オンにする と 、 シ ミ ュ レーシ ョ ンの開始に必要な時間
を大幅に削減でき ますが、 条件に合わない と きにオンにする と 、 シ ミ ュ レーシ ョ ンでエ ラーにな る
か、 シ ミ ュ レーシ ョ ンが実行されて も間違った結果が出力さ れて し まいます。
[Advanced] タブ
[Advanced] タブからは、 次のよ うなパラ メータを設定できます。
[Include Verilog unisim library] : オンにする と、 シ ミ ュレーシ ョ ン中、 ModelSim に Verilog の
UniSim ライブラリを含めるようにできます。 ただし、Verilog の UniSim ライブラリは、ModelSim
で UNISIMS_VER にマ ッ プ し てお く 必要があ り ます。 また、このオプシ ョ ンをオンにする と、glbl.v
モジ ュールが コ ンパイ ル さ れ、 シ ミ ュ レーシ ョ ン中に起動さ れます。
[Add custom scripts] : script は、ModelSim で実行される Tcl マクロ ファイル (DO ファイル) のこ
とです。 オンにする と、[Script to run before starting compilation]、[script to run in place of "vsim"]、
[Script to run after "vsim"] フィールドが設定できるようになります。 [Add custom scripts] をオンに
しておかないと、 これらのフィールドで名前を付けた DO ファイルは実行されません。
[Script to run before starting compilation] : ブラック ボックス HDL ファイルをコンパイルする前に
ModelSim で実行される Tcl マクロ ファイル (DO ファイル) の名前を入力し ます。
メモ : ModelSim マクロ ファイル (DO ファイル) の記述方法は、 ModelSim のユーザー ガイドの
「Tcl and macros (DO files)」 の章を参照し て く だ さ い。
[Script to run in place of "vsim"] : ModelSim では、Tcl (Tool Command Language) をスク リプト言
語 と し て使用し て、 ツールを制御および拡張し ます。 このフィールドには、 ModelSim の Tcl マク
ロ ファイル (DO ファイル) を入力し ます。 このフ ァ イルが、 System Generator で ModelSim のシ
ミ ュ レーシ ョ ン を開始する命令があ る と 、 ModelSim の do コマンドで実行されます。 マクロ ファ
イ ルの実行が開始されてか ら シ ミ ュ レーシ ョ ン を開始する場合は、 こ のマ ク ロ ファイルに vsim コ
マン ド を含める必要があ り ます。
通常 こ のパ ラ メ ータ が空白の場合、 ま たは [Add custom scripts] がオフの場合、 System Generator
は ModelSim にデフ ォル ト のコマン ド vsim $toplevel -title {System Generator Co-Simulation
(from block $blockname} を実行する よ う に命令し ます。 こ の場合、 $toplevel はシ ミ ュレーシ ョ ン
の最上位レベルのエンティティ名 (例 : work.my_model_mti_block)、 $blockname は現在の協調シ
ミュレーションに関連する Simulink モデルの中の ModelSim ブロック名を示しています。 問題を
回避する ために、 ブ ロ ッ ク 名に改行などの文字は使用し ないで く だ さ い。
[Add custom scripts] をオンにして、 このパラ メータを指定する と、 System Generator が do $*
$toplevel $blockname を実行する よ う に ModelSim に命令を し ます。 この場合、$toplevel と
$blockname は上記の説明 と 同じで、$* は こ のフ ィ ール ド に入力 さ れた文字にな り ます。 たとえば、
このフィールドに foo.do と い う 文字を入力する と 、ModelSim は foo.do を実行し ます。 次に、 こ の
マクロ ファイルで $toplevel に $1、 $blockname に $2 を適用する と 、 マクロ ファイル foo.do の中
の vsim $1 コマンドは、 toplevel で vsim を実行し ます。
[Script to run after "vsim"] : このフィールドには、 ブラック ボックスのすべての HDL が問題な く
コンパイルされ、 ModelSim シ ミ ュ レーシ ョ ンが問題な く 終了した後に、 ModelSim で実行される
Tcl マクロ ファイル (DO ファイル) を入力し ます。 [Basic] タブで [Open waveform viewer] をオン
に し てい る と 、 こ のス ク リ プ ト を実行する前に、 波形ビ ューアを開いてカ ス タ マ イ ズするすべての
コマンドが System Generator で実行されます。 これで、 信号をデフォルトのビューアに追加する
か、 完全なカ ス タ ム ビューアを作成して、 波形ビ ューアをカス タマイズでき る よ う にな り ます。 ブ
ラック ボッ ク スのチュー ト リ アルには、 波形ビューアのカス タマイズ例が含まれています。
246 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

ModelSim
タイム スケール
カスタム ス ク リ プ ト では相対パス を使用する と 便利な こ と が多 く あ り ます。 相対パスは、 モデルの
MDL フ ァ イルがあ るデ ィ レ ク ト リ を基準に解釈 さ れます。 [Run co-simulation in directory] フィー
ル ド の相対パス も、モデルの MDL フ ァ イルがあ るデ ィ レ ク ト リ を基準に解釈 さ れます。 このため、
たとえば [Run co-simulation in directory] で ModelSim が実行される ./modelsim ディレク ト リが指
定さ れてい る場合に、 ス ク リ プ ト を定義する フ ィ ール ド に相対パス ../foo.do を指定する と 、 MDL
を含むデ ィ レ ク ト リ の foo.do という名前のファイルが使用されます。
ModelSim と Simulink のタイム スケールは同じです。 Simulink シミュレーション時間の 1 秒は、
ModelSim シミュレーション時間の 1 秒と同じ長さです。 これによ り、 2 つの設定で発生する イベ
ン ト の時間が比較しやす く な り ます。 通常は、 Simulink のタイム ス ケールが大き く て も便利です。
これは、 タイム スケールが大きいと、System Generator で HDL モデルの タ イ ミ ング特性に関する
問題な し に、 イベン ト を ス ケジ ュールで き る か ら です。 こ の場合、 協調シ ミ ュ レーシ ョ ン モデルで
System Generator のイベン ト ス ケジ ュールをユーザーが注意する必要があ り ません。
この例は、 Sytem Generator のデ ィ レ ク ト リ 、 /example/black_box/example4 に
含まれています。 こ の例については、 Verilog モジュールのインポー ト も参照してください。
System Generator for DSP リファレンス ガイド japan.xilinx.com 247
リリース 9.2.00 2007 年 8 月
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上記のモデルが実行される と 、 ModelSim で次の波形が表示 さ れます。
このタイ ミング スケールでは (上の図では、 6 秒間隔)、 3 秒目の ク ロ ッ ク の立ち上が り エ ッ ジ と そ
れに対応する 2 つのブラ ッ ク ボ ッ ク ス それぞれか ら の送信データ が同時に表れています。 こ れは、
Simulink のシ ミ ュ レーシ ョ ン と同じです。 ただ し、 モデルを見る と 、 明ら かに最初のブ ラ ッ ク ボッ
クスの出力が 2 つ目のブ ラ ッ ク ボックスに入力されています。 どちらのブラ ッ ク ボックスも組み
合わせフ ィ ー ド スルーを含むので、 入力の変更がすぐに出力の変更に反映されます。 3 秒目の イベ
ン ト を拡大する と 、 System Generator が こ の依存性を どの よ う に回避し たのかがわか り ます。 表示
される間隔は、 20 ms に短縮されています。 .
248 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

ModelSim
上の図は、 System Generator がクロックの立ち上がりエッジをシフ ト したところを示しています。
こ れで、 入力値が Simulink から集められ、 最初のブラック ボックスに渡される前にクロックが立
ち上がる よ う になっています。 こ の後、 値が最初のブ ラ ッ ク ボ ッ ク スに渡され、 その結果がわずか
に遅れた時間で 2 つ目のブ ラ ッ ク ボックスに渡されます。 さ ら に少し拡大する と 、 最初のブ ラ ッ ク
ボックスの HDL モデルに伝搬遅延が含まれてい る のがわか り ます。こ の遅延は、System Generator
で大きなタ イ ム ス ケールを使用する こ と に よ って、 効率的に取 り 除かれています。 最初のブ ラ ッ ク
ボックスからの実際の遅延 (調度 1 ns) は、 次の図に表示されています。
ブラック ボックス コ ンポーネン ト か らデータ を伝搬する場合、 System Generator ではシステム ク
ロック周期の 1/1000 が 1us に分配され、 それがシ ステム ク ロ ッ ク周期の 1/100 の 5ns に縮小され
て分配され、 そのしきい値よ り も低くなる と、 デルタ遅延ステップが使用されます (ModelSim に
対して run 0 ns コマンドが実行されます)。 HDL に転送遅延などの タ イ ミ ン グ情報が含まれ、
Simulink のシステム周期の設定が低すぎる場合は、 正しいシ ミ ュ レーシ ョ ン結果が出ません。 上記
のモデルの場合、 Simulink のシステム周期設定が 5e-7 よりも削減されると、エラーになります。
このポイントは、System Generator がデータ転送用にブ ラ ッ ク ボックスのデルタ遅延ステップを実
行する箇所です。
System Generator for DSP リファレンス ガイド japan.xilinx.com 249
リリース 9.2.00 2007 年 8 月
R

Mult
System
Generator
ブロック
R
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Math] および [Index] ライブラリにリストされています。
ザイ リ ンクスの Mult ブ ロ ッ ク は、 乗算器を イ ンプ リ メ ン ト し ます。 このブロック
では、 2 つの入力ポー ト のデータ の積が出力ポー ト に出力さ れます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Use embedded multipliers] : オンにする と 、 エンベデ ッ ド 乗算器を使用する命令が コ アに送ら
れます (Virtex-II、 Virtex-4、 Virtex-5、 Spartan-3、 Spartan-3A DSP のパラ レル乗算器にのみ
使用で き ます)。
• [Test for optimum pipelining] : [Basic] タブで指定した [Latency] が少な く と も最適なパイ プ ラ
イン長と等しいかどうかがチェックされます。 レイテンシの値がこのテストをパスした場合、
コ アはス ピー ド を重視し て最適化さ れます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
Mult ブロッ クでは、 [Implement from behavioral HDL description (otherwise use core)] がオンに
なっている場合を除いて、 次のザイ リ ン ク ス Multiplier Generator コアが使用されます。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
250 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
Mult Multiplier V10.0 • • • • • • • •

Multiple Subsystem Generator
Multiple Subsystem Generator
このブロックは、[Xilinx Blockset] の [Shared Memory] および [Index] ライブラリにリストされて
います。
ザイ リ ンクスの Multiple Subsystem Generator ブ ロ ッ ク は、 複数の System
Generator デザイ ンを複数の ク ロ ッ ク ド メ イ ン を使用する 1 つの最上位レベルの
HDL コ ンポーネン ト に接続し ます。 こ の最上位レベルの コ ンポーネン ト には、 各
System Generator デザイ ンに接続されたロ ジ ッ ク と、 デザイ ンが互いに通信でき る
ようにするロジックが含まれます。
ソ フ ト ウ ェ アでは、 こ の通信は共有 メ モ リ と 共有 メ モ リ 関連のブ ロ ッ ク (Shared
Memory、 To/From FIFO、 To/From Register ブロッ クなど) を使用して処理されます。 ハード ウ ェ
アでは、 デザ イ ンが共有 メ モ リ に対応する ハー ド ウ ェ ア インプリ メンテーション (デュアル ポー ト
メ モ リ 、 非同期 FIFO、 レジスタなど) に関連付け ら れ、 シ ス テム をパーテ ィ シ ョ ン し た り 、 複数の
クロック ドメインでインプリメントしたりできます。
ブロック パラ メータ
デザイ ンの生成
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
Multiple Subsystem Generator ブロ ッ クのパラ メ ータには、 次のよ う な ものがあ り ます。
• [Part] : 使用する FPGA デバイ ス を指定し ます。
• [Target directory] : コ ンパ イル結果を記述するデ ィ レ ク ト リ を指定し ます。 System Generator
および FPGA インプリ メンテーション ツールでは多数のファイルが生成されるので、 個別の
ディレク ト リ (Simulink モデル フ ァ イルが含まれるデ ィ レ ク ト リ と は別のデ ィ レ ク ト リ ) を指
定する こ と をお勧め し ます。
• [Synthesis tool] : デザイ ンの合成に使用する ツールを指定し ます。 Synplicity 社の Synplify
Pro または Synplify、 およびザイリンクスの XST を選択でき ます。
• [Hardware description language] : 生成する HDL 言語の タ イ プ (Verilog または VHDL) を選択
します。
Multiple Subsystem Generator ブロックでは、 パラ メータ ダイアログ ボックスで [Generate] ボタ
ン を ク ロ ッ ク する と 、 次が実行さ れます。
1. 生成し て接続する System Generator デザイ ンを決定し ます。
2. System Generator デザインを適切な設定でコンフ ィ ギュ レーシ ョ ン し、デザイ ンを個別に生成
します。
3. 共有 メ モ リ ブロックのハードウェア インプリ メンテーション (コアのネット リス トなど) を出
力します。
4. 対応する共有 メ モ リ のハー ド ウ ェ ア イ ンプ リ メ ンテーシ ョ ン と 接続さ れた System Generator
デザ イ ン を含む最上位レベルの HDL ファイルを生成します。
Multiple Subsystem Generator ブロックでは、 ブロック と同じ階層レベルにある System Generator
ブ ロ ッ ク を含むサブシ ス テムが検索さ れ、 どのサブシ ス テム を イ ンプ リ メ ン ト し て接続する かが決
定されます。 Multiple Subsystem Generator ブロッ クを Simulink デザ イ ンに含め る場合は、 次の規
則に従 う 必要があ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 251
リリース 9.2.00 2007 年 8 月
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• System Generator ブロッ クは、通常 Multiple Subsystem Generator ブロック と同じ階層レベル
には含めません。
• サブシステム内の少な く と も 2 つのマス タ System Generator ブロッ クを Multiple Subsystem
Generator ブ ロ ッ ク と 同じ階層レベルに含め る必要があ り ます。
• 1 つの階層レ ベルに含める こ と ができ る Multiple Subsystem Generator ブロ ッ ク は 1 つだけです。
たとえば、 次のようなブロック図があるとします。 この図には、 サブシステムが 2 つ含まれていま
す。 各サブシ ス テムには、 System Generator ブロッ クが 1 つと System Generator ロジックが複数
含まれます。 この図に表示されているサブシステムは 2 つだけですが、 Multiple Subsystem
Generator ブロックにはそれ以上の数のサブシステムを対応させることができます。 Multiple
Subsystem Generator ブロックは、 この 2 つのサブシステム と同じ階層レベルに含まれます。
Multiple Subsystem Generator ブロッ クを使用してデザイン全体を生成するよ うに選択する と、 サ
ブシ ス テムが生成されて接続されます。
1 つのマス タの System Generator ブロッ クを含むサブシステムは、 Multiple Subsystem Generator
ブロックのダイアログ ボックスで [Generate] ボタンをク リ ックすると、NGC コンパイル ターゲッ
トを使用してインプリメントされます。 NGC コンパイル ターゲ ッ ト を使用する と、 結果の HDL
ネッ ト リス ト、 コア、 制約が 1 つのネ ッ ト リ ス ト フ ァ イル と し て作成でき る と い う 利点があ り ま
す。 デザイ ンを ま と める HDL コンポーネントでは、System Generator デザイ ンがブラ ッ ク ボック
スとしてインスタンシエートされます。NGC ファイルにはブラック ボックスのインプリ メンテー
ションが含まれます。 上の例の場合、 それぞれが各サブシステムに対応し た 3 つの NGC ファイル
が生成されます。
デザ イ ンの生成前に、 Multiple Subsystem Generator ブロックのダイアログ ボックスで [Part]、
[Synthesis tool]、[Hardware description language] を設定しておき ます。 これらの設定は、マスタの
System Generator ブ ロ ッ ク の設定よ り も優先さ れます。 元の System Generator 設定は、生成が完了
する と回復されます。
Multiple Subsystem Generator ブロッ クを使用して接続されたサブシステム同士の通信には、
To/From FIFO ブロックまたは To/From Register ブ ロ ッ ク のいずれかの共有 メ モ リ ブロッ クのペ
アが使用されます。 このブロック ペアは、1 つのブロ ッ ク (例 : To FIFO ブロッ ク) が 1 つのサブシ
ステムに含まれる場合、 ペアのも う 1 つのブロ ッ ク (From FIFO ブロッ ク) が別のサブシ ステムに
含まれる よ う にパーテ ィ シ ョ ンする必要があ り ます。
デザ イ ン全体がハー ド ウ ェ アに変換 さ れる と 、 FIFO の半分が 2 つ、 対応するサブシ ス テムか ら 読
み出 さ れます。 こ の後、 前に共有 メ モ リ ポー ト (data in、 data out など) に接続された System
252 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Multiple Subsystem Generator
Generator ロ ジ ッ ク がそのデザ イ ンの最上位レベルのポー ト に接続さ れます。 つま り、1 つのサブシ
ステムの HDL コ ンポーネン ト には、 共有 メ モ リ の半分用のポー ト が含まれます。 残 り の半分には、
共有 メ モ リ の反対側用のポー ト が含まれます。 共有 メ モ リ のハー ド ウ ェ ア インプリ メンテーション
が作成され、 最上位レベルの共有 メ モ リ ポー ト に接続 さ れます。
メモ : Multiple Subsystem Generator ブロックでは、 現在のと ころ、 複数の共有メモリ ブロックが
同じサブシステム内の同じ共有メモリ オブジェ ク ト を参照できないよ う になっています。 たとえ
ば、 To FIFO ブロ ッ クはほかのサブシステムにある 2 つの From FIFO ブ ロ ッ ク と の通信には使用
できません。
たとえば、A と B の 2 つのサブシステムがある と し ます。 サブシステム A には To FIFO ブロッ ク
が、 サブシステム B には From FIFO ブロ ッ クが含まれます。 FIFO の反対半分では、 my_fifo とい
う同じ共有メモリが指定されます。 Multiple Subsystem Generator ブロックを使用してネッ ト リ ス
ト が作成 さ れる と 、 To FIFO ブロック と From FIFO ブロッ クが対応するサブシステムからそれぞ
れ削除され、 1 つのコ ア インプリ メンテーション (例 : 非同期 FIFO コアなど) に統合されます。 次
の図は、 こ のプロセス を示し ています。
次の表は、 共有 メ モ リ および共有 メ モ リ 関連のブロ ッ ク を イ ンプ リ メ ン ト に使用される コ アまたは
HDL コンポーネントのインプリ メンテーションを示しています。
To ブロック From ブロック ハードウェア インプリメンテーション
共有 メ モ リ 共有 メ モ リ Dual Port Block Memory 6.1
To FIFO To FIFO Fifo Generator 2.1
To Register To Register synth_reg_w_init.(vhd,v)
メモ : 共有 メ モ リ ブ ロ ッ ク は、 サブシ ス テム間の通信手段 と し てのみ使用さ れます。 サブシステム
間の通信に System Generator 信号は使用しないでください。 これは、 これらの信号が Multiple
Subsystem Generator ブ ロ ッ ク で作成さ れる最上位レベルの HDL コ ンポーネン ト の最上位レベル
のポー ト に最終的に変換されるか ら です。
Multiple Subsystem Generator ブロッ クを使用した System Generator デザイ ンのゲー ト ウ ェ イ
ポー ト はすべて最上位レベルの HDL コ ンポーネン ト のポー ト インターフェ イスに含まれます。 ま
た、 ク ロ ッ ク ポー ト と ク ロ ッ ク イネーブル ポー ト は、 それぞれ各 System Generator サブシステム
System Generator for DSP リファレンス ガイド japan.xilinx.com 253
リリース 9.2.00 2007 年 8 月
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のポー ト インターフェイスに含まれます。 クロック ポー ト 名と ク ロ ッ ク イネーブル名は、 ポート
名にデザイ ン名が付いた名前で区別されます。 たとえば、Domain A というサブシステムに inport_a
という入力ポート 1 つと outport_a という出力ポート 1 つが含まれる と し ます。 また、Domain B と
いうサブシステムには、inport_b という入力ポート 1 つと outport_b という出力ポート 1 つが含ま
れる と します。 結果の最上位レベルのエンティティの VHDL ポー ト インターフェイスは、 次のよ
うになります。
entity multiple_subsys_ex is
port (
domain_a_ce: in std_logic := '1';
domain_a_clk: in std_logic;
domain_b_ce: in std_logic := '1';
domain_b_clk: in std_logic;
inport_a: in std_logic_vector(17 downto 0);
inport_b: in std_logic_vector(17 downto 0);
outport_a: out std_logic_vector(17 downto 0);
outport_b: out std_logic_vector(17 downto 0)
);
end multiple_subsys_ex;
複数ク ロ ッ クのサポー ト
Multiple Subsystem Generator ブ ロ ッ ク を使用する サブシ ス テムには、 それぞれマ ス タ の System
Generator ブロッ クが 1 つ含まれる ので、 Simulink シ ス テム周期や FPGA ク ロック周期などのク
ロ ッ ク情報をブ ロ ッ ク ご と に指定する こ と がで き ます。 異なる Simulink シ ス テム周期を指定する
と、 各 System Generator デザ イ ン を別のレー ト でシ ミ ュ レーシ ョ ンで き、 非同期の ク ロ ッ ク ドメ
イ ン を使用する モデル シ ス テムを効率的に作成で き ます。
Multiple Subsystem Generator ブロックは、生成されるサブシステムごとに別のクロック ポー ト を
作成し ます。 このクロック ポー ト が System Generator デザ イ ンの対応する ク ロ ッ ク ポー ト に配線
されます。 複数の ク ロ ッ ク を使用するデザ イ ンのネ ッ ト リ ス ト が生成さ れる と (高位レベルのモデ
ルから下位レベルの HDL 記述に変換 さ れる と )、共有メ モ リ の半分 2 つが対応する サブシ ス テムか
ら上位の階層レベルに移動さ れます。 この共有メモリ ペアの 2 つの半分が ク ロ ッ ク ドメイン ブ
リッジ (デュアル ポー ト メモリなど) をインプリ メントする 1 つの HDL コ ンポーネン ト に置換さ
れます。 この後、 2 つの ク ロ ッ ク ドメインからのクロックがブリッジ コ ンポーネン ト の反対側に、
必要なデータおよび制御信号 と 共に接続さ れます。
254 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Multiple Subsystem Generator
生成フ ァ イル
Multiple Subsystem Generator ブロッ クでは、 [Generate] ボタンをク リ ックすると、 下位レベルの
フ ァ イルが複数生成さ れます。 これらのファイルは、 ブロッ クのダイアログ ボックスで指定した
ターゲッ ト ディレク ト リに書き込まれます。 このブロックで生成される主なファイルは、 次のとお
りです。
ファイル タイプ 説明
.vhd (または .v) System Generator デザ イ ン を含む最上位レベルの HDL
コンポーネントがまとめられています。
.edn ファイル Multiple Subsystem Generator ブロックは、 HDL を書き
込むだけでな く 、 CORE Generator から共有メモリの
ハード ウ ェ ア イ ンプ リ メ ンテーシ ョ ン を実行し ます。
CORE Generator では、
multiplier_virtex2_6_0_83438798287b830b.edn という
ような名前の EDIF ファイルが生成されます。
globals デザインを記述するキーと値のペアが含まれます。 この
ファイルは Perl ハッシュ テーブルと して構成されてお
り、Perl eval 関数を使用する こ と に よ り Perl スクリプト
でキー と 値を使用で き ます。
.xcf (または .ncf) タ イ ミ ング制約およびポー ト の ロ ケーシ ョ ン制約が含ま
れます。 こ れら の制約は、 ザ イ リ ン ク ス の合成ツール
XST およびザイ リ ンクス インプリ メンテーション ツー
ルで使用されます。 XST 以外の合成ツールを指定し た場
合は、 拡張子は .ncf となります。
hdlFiles Multiple Subsystem Generator ブロックで生成される
HDL ファイルのリストが含まれます。 ファイルは、通常
の HDL 依存順で リ ス ト さ れています。
.npl ザイ リ ンクスのプロジェク ト管理ツール Project
Navigator で HDL および EDIF フ ァ イルを処理する ため
のプロジェ ク ト ファイルです。
System Generator for DSP リファレンス ガイド japan.xilinx.com 255
リリース 9.2.00 2007 年 8 月
R

Mux
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Index] ライブラリにリ
ストされています。
ブロック パラ メータ
ザイ リ ンクスの Mux ブロッ クは、マルチプレクサをインプリ メン ト します。
ブロックには、 セレク ト入力 ( 符号な し ) が 1 つと、 ユーザーがコンフィ
ギ ュ レーシ ョ ン可能なデータ バス入力 (0 ~ 1024 の範囲 ) がい く つか含まれ
ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
256 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Negate
Negate
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Math] および [Index] ライブラリにリストされています。
ザイ リンクスの Negate ブ ロ ッ ク では、入力の論理否定 (2 の補数 ) が実行されます。
このブロッ クは、 ザイ リンクス LogiCORE ま たは合成可能な VHDL モジュールと
してインプリ メン トできます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 257
リリース 9.2.00 2007 年 8 月
R

R
Network-based Ethernet Co-Simulation
ザイ リ ンクスの Network-based Ethernet Co-Simulation ブロックは、 IPv4 ネッ ト
ワーク イ ン フ ラ ス ト ラ ク チ ャ の イーサネ ッ ト 接続を介し て、 ハー ド ウ ェ ア協調シ
ミ ュ レーシ ョ ン を実行する イ ン ターフ ェ イ ス を提供し ます。
イ ン ターフ ェ イ ス、 必要条件、 セ ッ ト ア ッ プ手順などの詳細は、 ネッ ト ワーク ベー
スのイーサネッ ト ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を参照して く ださい。
このブロックには、 さまざまなポート インターフェイスが使用されます。 ネッ ト ワーク ベースの
イーサネッ ト ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンのためにモデルが イ ンプ リ メ ン ト される と 、新し
いライブラ リが作成され、 このライブラ リに元のモデルのゲート ウェイ名 (サブシステムが最上位
レベルでない場合はポー ト名) と同じポートの付いたカスタムの Network-based Ethernet Cosimulation
ブロッ クが含まれます。 このブロックは、Simulink のシ ミ ュ レーシ ョ ン中に、FPGA ハー
ドウェア プ ラ ッ ト フ ォーム と の通信に使用されます。 ブロ ッ ク の入力ポー ト に書き込まれたシ ミ ュ
レーシ ョ ン データはブ ロ ッ ク に よ り ハー ド ウ ェ アに渡されます。 データ がブ ロ ッ ク の出力ポー ト か
ら読み出される と 、ブ ロ ッ ク はハー ド ウ ェ アか ら適切な値を読み込んで、出力ポー ト に駆動し ます。
これで、データが Simulink で解釈できるようになります。 また、ブロックではプラッ ト フォームの
開始、 コ ン フ ィ ギ ュ レーシ ョ ン、 ス テ ッ プ、 終了が自動的に実行さ れます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Clock source] : シングル ステップまたはフ リーランニング クロック ソース を選択で き ます。
シングル ステップ ク ロ ッ ク を選択する と 、 1 度に 1 クロック サイクルずつボードをステップ
できます。 各クロック サイクル ステップは、 Simulink での一定の時間に相当し ます。 こ の ク
ロック ソースを使用すると、 シミュレーション中の協調シミュレーション ハー ド ウ ェ アのビ
ヘイ ビ アのビ ッ ト 精度および周期精度が、そのサブシ ス テムのシ ミ ュ レーシ ョ ン ビヘイ ビアよ
り も正確にな り ます。 シングル ステップが不要で、フ リーランニング クロックでボードを実行
できる場合もあり ます。 この場合、 ボードは Simulink シ ミ ュ レーシ ョ ン と 非同期で動作し ま
す。
• [Has combinational path] : ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン ブロックの出力ポートから同
じ ブ ロ ッ ク の入力ポー ト への直接組み合わせフ ィ ー ド バ ッ ク パス (同じブロッ クの出力ポート
から入力ポートへの接続) が必要な場合も あ り ます。 出力ポー ト か ら入力ポー ト への直接
フィードバック パスが必要で、デザ イ ンに入力ポー ト か ら出力ポー ト への組み合わせパスが含
まれない場合は、 このチェ ッ ク ボックスをオフにすると、 デザインでフィードバック パスを
使用できるようになります。
• [Bitstream name] : ネッ ト ワーク ベース のイ ーサネッ ト ハード ウ ェ ア協調シミ ュ レ ーショ ン プ
ラット フォーム用の協調シミ ュレーショ ン FPGA コンフィ ギュレーショ ン フ ァ イ ルを 指定し
ます。 新規の協調シミ ュ レ ーショ ン ブロ ッ ク がコ ン パイ ル中に作成さ れる と 、 こ のパラ メ ータ
が自動的に設定さ れ、 正し いコ ン フ ィ ギュ レ ーショ ン フ ァ イ ルが使用さ れま す。 このパラメー
タは、 コンフィ ギュレーショ ン ファイルのディレクト リ を変更した場合にのみ修正します。
[Network] タブ
[Network] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
258 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Network-based Ethernet Co-Simulation
関連項目
• [FPGA IP address] : ターゲッ ト FPGA プ ラ ッ ト フ ォームに関連付け られた IPv4 アドレスを指
定します。 IP アドレスは、10 進数を ピ リ オ ド で区切った表記方法 (192.168.8.1 など) で指定し
ます。 FPGA プラッ ト フォームの IP アドレスのコンフィギュレーションについては、ユーザー
ガ イ ド を参照し て く だ さ い。
• [Timeout] : コンフィギュレーション プロセスと協調シミ ュレーショ ン プロセス中にパケッ ト
損失があ った場合に、 パケ ッ ト 再送信に使用さ れる タ イ ムア ウ ト 値を ミ リ 秒で指定し ます。 通
常はデフ ォル ト の値で問題あ り ませんが、レ イ テンシが大き かった り 、混線のためにネ ッ ト ワー
ク接続が遅い場合は、 よ り 大き な値を指定し てみて く ださ い。
• [Number of retries] : コンフィギュレーション プロセスと協調シミ ュレーショ ン プロセス中に
パケ ッ ト 損失があった場合に、 パケ ッ ト 再送信に使用さ れる リ ト ラ イ回数を指定し ます。 通常
はデフ ォル ト の値で問題あ り ませんが、 ネ ッ ト ワーク接続でかな り の量のパケ ッ ト 損失があ る
場合は、 よ り大きな値を指定してみてください。
イーサネッ ト ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン
ネッ ト ワーク ベースの イーサネ ッ ト ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン
System Generator for DSP リファレンス ガイド japan.xilinx.com 259
リリース 9.2.00 2007 年 8 月
R

Opmode
R
このブロックは、 [Xilinx Blockset] の [DSP] および [Index] ライブラリにリストされています。
ザイ リ ンク ス の Opmode ブロ ッ ク では、 DSP48 または DSP48E 命令の定数が生成さ
れま す。 こ の命令は、 DSP48 の場合が 11 ビット 値、DSP48E の場合が 15 ビット 値に
なり ます。 命令には、 opmode、 carry-in、 carry-in select が含まれる ほか、 DSP48 か
DSP48E かによ って subtract または alumode ビット のいずれかが含まれます。
Opmode ブロッ クは、 DSP48 または DSP48E の制御シーケン ス を生成するのに使用する と 便利で
す。 次の図に例を示し ます。 この例では、 DSP48 ブロッ クに 4 つの命令を含むシーケンスが使用さ
れ、 35X35 ビ ッ ト の乗算器が イ ンプ リ メ ン ト さ れています。 Opmode ブロックは命令をマルチプレ
ク サに伝え、 マルチプレ ク サがシーケ ン スの各命令を選択し ています。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Opmode] タブ
[Opmode] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Device] : DSP48 または DSP48E デバ イ スのど ち ら の命令を生成する か指定し ます。
• [Operation] : ブロッ クで生成される命令を表示します。 命令は、 ブロッ ク表面にも表示されま
す。
• [DSP48 Instruction] または [Custom Instruction] : DSP48 または DSP48E 命令を選択で き ま
す。 カ ス タ ム を選択する と 、z_mux +/-(yx_mux + carry) フ ォーマ ッ ト の命令形式が可能なマス
ク パ ラ メ ータが表示 さ れます。
• [Z mux] : DSP48(E) の加算器に対する Z ソースを {'0', 'C', 'PCIN', 'P','C', 'PCIN>>17','
P>>17'} のいずれかから指定し ます。
• [Operand] : DSP48 の加算器で加算を実行する か、 減算を実行する か指定し ます。 DSP48E の
場合、 演算は [Instruction] プルダウ ンから選択し ます。
• [YX muxes] : DSP48 の加算器に対する YX ソースを {'0','P', 'A:B', 'A*B', 'C', 'P+C', 'A:B+C' }
のいずれかか ら指定し ます。 [A:B] にする と 、 A が B と連結されて 1 つの値が出力され、 加算
器の入力 と し て使用されます。
• [Carry input] : DSP48 の加算器に対する YX ソースを {'0', '1', 'CIN', '~SIGN(P or PCIN)',
'~SIGN(A:B or A*B)' ,. '~SIGND(A:B or A*B)'} のいずれかから指定し ます。 [~SIGN (P or
260 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Opmode
PCIN)] の場合は、 キ ャ リ ー ソースが [Z mux] の設定によ って P か PCIN のいずれかにな り、
[~SIGN (P or PCIN)] の場合は、キ ャ リ ー ソースが [Z mux] の設定によ って P か PCIN のいず
れかにな り 、 [~SIGND (A*B or A:B)] 場合は、 [~SIGN(A*B or A:B)] に遅延が追加 さ れます。
詳細は、 「DSP48 の制御命令形式」 を参照し て く だ さ い。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
Opmode ブロッ クでは、 ザイ リンクス LogiCORE は使用されません。
DSP48 の制御命令形式
命令フ ィ ール ド 名 ロケーシ ョ ン ニーモニ ッ ク 説明
YX Mux op[3:0] 0 0
P DSP48 出力レ ジ ス タ
A:B 入力 A と B を連結 (A は MSB)
A*B 入力 A と B を乗算
C DSP48 の入力 C
P+C DSP48 の入力 C + P
Z Mux op[6:4] 0 0
A:B+C 入力 A と B の連結 + C レジスタ
PCIN PCOUT からの DSP48 カスケード
入力
P DSP48 出力レ ジ ス タ
C DSP48 の入力 C
Operand op[7] + 加算
PCIN>>17 17 個ダウ ンシフ ト されたカスケー
ド入力
P>>17 17 個ダウ ンシフ ト された DSP48 出
力レジス タ
- 減算
Carry In op[8] 0 または 1 キャ リーインを 0 か 1 に設定
CIN ソースに cin を選択
'~SIGN(P or PCIN) P または PCIN の対称丸め
'~SIGN(A:B or A*B) A:B または A*B を対称丸め
'~SIGND(A:B or A*B) A:B または A*B を対称丸め
(遅延付き)
System Generator for DSP リファレンス ガイド japan.xilinx.com 261
リリース 9.2.00 2007 年 8 月
R

R
DSP48E の制御命令形式
命令フ ィ ール ド 名 ロケーシ ョ ン ニーモニ ッ ク 説明
YX Mux op[3:0] 0 0
P DSP48 出力レ ジ ス タ
A:B 入力 A と B を連結 (A は MSB)
A*B 入力 A と B を乗算
C DSP48 の入力 C
P+C DSP48 の入力 C + P
Z Mux op[6:4] 0 0
A:B+C 入力 A と B の連結 + C レジスタ
PCIN PCOUT からの DSP48 カスケード入
力
P DSP48 出力レ ジ ス タ
C DSP48 の入力 C
Alumode op[10:7] X+Z 加算
Carry InSelect
op[14:12]
PCIN>>17 17 個ダウ ンシフ ト されたカスケード
入力
P>>17 17 個ダウ ンシフ ト された DSP48 出
力レジス タ
Z-X 減算
0 または 1 キャ リーインを 0 か 1 に設定
CIN ソースに cin を選択します。 Opmode
ブロックに CIN ポー ト が追加され、
その値がビ ッ ト ロケーション 11 の
ニーモニ ッ クに挿入されます。
262 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Parallel to Serial
Parallel to Serial
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Data Types]、 [Index] ライブラリにリス
トされています。
Parallel to Serial ブ ロ ッ ク は、 入力ワー ド を読み込み、 それを分割し てマルチプレ
クサで N 倍多重化し た出力ワー ド に し ます。 N は、 入力ビ ッ ト か ら出力ビ ッ ト の数
の比率です。 出力順は、 LSB からか MSB からかのどちらかになり ます。
次の波形図は、 こ のブ ロ ッ ク の動作を示し ています。
こ の例では、 入力幅 4、 出力ワード 1 の場合に、 最上位ワード から出力される よ う に設定されてい
ます。
ブロック インターフェイス
Parallel to Serial ブロッ クには、 入力が 1 つと出力が 1 つあ り ます。 入力ポー ト は、 どのサ イ ズに
でもできます。 出力ポー ト サイズは、ブロッ クのパラ メータ ダイアログ ボックスで指定できます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Output order] : 最上位ワー ド ま たは最下位ワー ド のど ち ら を最初に出力する か指定し ます。
• [Type] : 符号付き か符号な し かを指定し ます。
• [Number of bits] : 出力幅を指定し ます。 入力ビ ッ ト 数を均等に除算で き る値にする必要があ り
ます。
• [Binary point] : 2 進小数点の位置を指定し ます。
このブロックの最小レイテンシは 1 です。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 263
リリース 9.2.00 2007 年 8 月
R

R
Pause Simulation
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ザイ リンクスの Pause Simulation ブロックでは、 入力が 0 以外の場合にシ ミ ュ レー
シ ョ ン を一時停止し ます。 このブロックには、 ザイ リンクスの信号タイプでも入力と
し て使用で き ます。
シ ミ ュ レーシ ョ ンが一時停止し た場合は、 ツールバーの [Start] ボタン ( ) をクロッ
ク する と 再開されます。
このブロックにはパラメータがありません。
264 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

PicoBlaze Instruction Display
PicoBlaze Instruction Display
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ブロック インターフェイス
PicoBlaze Instruction Display ブロッ クは、 エンコード された 18 ビットの
PicoBlaze 命令 と 10 ビ ッ ト のア ド レ ス を読み込み、 デコー ド さ れた命令 と プ ロ
グラム カウンタをブロックのアイコンに表示します。 こ のブ ロ ッ ク を使用する
と、 PicoBlaze デザイ ンをデバ ッ グする のに便利です。 また、 こ のブロ ッ ク を
Single-Step Simulation ブ ロ ッ ク と 共に使用し て、 各命令を実行する こ と も で
きます。
PicoBlaze Instruction Display ブロッ クには、 入力ポートが 2 つ含まれます。 instr ポー ト には、 18
ビットのエンコード命令が、 addr ポー ト にはプロ グ ラ ム カウンタである 10 ビッ トのアドレス値が
入力されます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Version] : [PicoBlaze 2] または [PicoBlaze 3] を指定し ます。
• [Disable Display] : オンにすると、表示がアップデートされなくなるので、デバッグ モード以
外の場合にシ ミ ュ レーシ ョ ン速度を上げる こ と がで き ます。
ザイリンクス LogiCORE
PicoBlaze Instruction Display ブロッ クでは、 ザイ リンクス LogiCORE が使用されません。
System Generator for DSP リファレンス ガイド japan.xilinx.com 265
リリース 9.2.00 2007 年 8 月
R

R
PicoBlaze Microcontroller
このブロックは、[Xilinx Blockset] の [Control Logic] および [Index] ライブラリにリストされてい
ます。
PicoBlaze Microcontroller ブロックは、 PicoBlaze マクロを使用して 8 ビット
のエンベデッ ド マイクロコン ト ローラをインプリ メン ト します。
このブロックでは、PicoBlaze 2 と PicoBlaze 3 の 2 バージョ ンがサポート さ れま
す。 PicoBlaze 2 では Virtex-II が、 PicoBlaze 3 では Virtex-II、 Virtex-II Pro、
Spartan-3、 Virtex-4 がサポート さ れます。 PicoBlaze 2 マク ロ では、 42 の命令と
32 個の 8 ビット 汎用レジスタ、 256 個の直接ま たは間接的なアド レ ス ポート と
1 つのマス ク 可能割り 込みが提供さ れま す。 PicoBlaze 3 では、 53 の命令、 16 個
の 8 ビッ ト 汎用レジスタ、256 個の直接ま たは間接的なアド レ ス ポート と 1 つのマス ク 可能割り 込み
に加え、 STORE およ び FETCH 命令を 使用し てアク セス 可能な 64 バイ ト の内部ス ク ラ ッ チ パッ ド
メモリも提供されます。 PicoBlaze2 エンベデッ ド コ ント ロ ーラ と その命令セッ ト に関する 詳細は、ア
プリ ケーショ ン ノ ート XAPP627 (http://japan.xilinx.com/bvdocs/appnotes/xapp627.pdf) を参照してく
ださ い。
通常は、1024 X 8 ビッ トのブロック ROM 1 つにプ ロ グ ラ ム を保存で き ます。 このブロッ ク と ROM
は次の図のよ う 接続されます。
ブロック インターフェイス
どちらのバージ ョ ンのブロ ッ クにも入力ポートが 4 つ含まれます。 8 ビッ トのデータ ポー ト
in_port が INPUT 命令中に読み出し を行います。 この値は 32 個のいずれのレジス タにも転送でき
ます。 プログラムは、 brk ポー ト を 1 に設定する と 中断されます。 プ ロ セ ッ サは、 rst を 1 に設定す
ると リセッ ト されます。 リセッ ト をすると、 レジスタの内容が一掃され、 プロセッサがアドレス 0
で命令を実行し始め る よ う にな り ます。8 ビ ッ ト の入力ポー ト instr には PicoBlaze 命令が入力さ れ
ます。
PicoBlaze 2 ブロックには、 出力ポートが 5 つ含まれます。 PicoBlaze 3 ブロックには、 出力ポート
が 6 つ含まれます。 8 ビ ッ トの出力ポート out_port が OUTPUT 命令中に書き込みを行います。
port_id 出力は、 読み出し/書き込み中に読み出される (書き込まれる) 値のロ ケーシ ョ ンを識別し ま
す。 出力ポー ト rs (read strobe) および ws (write strobe) は、 読み出し (INPUT) または書き込み
(OUTPUT) のどちらが実行されるかを示します。 addr はプ ロ セ ッ サで実行 さ れる次の命令のア ド
レスを示します。 プロセッサは、 内部にプログラムを保存できません。 出力ポー ト addr は、 次に実
行さ れる命令の ロ ケーシ ョ ン を指定し ます。 int_ack ポー ト (PicoBlaze 3 のみ) は、 いつ割 り 込み
サービ ス ルーチン を開始する かを示し ます (プログラム カウンタを 0x3FF に設定し ます)。
ブロック パラ メータ
次は、 PicoBlaze Microcontroller ブロックに特有のパラ メータです。
• [Version] : [PicoBlaze 2] または [PicoBlaze 3] を指定し ます。
266 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

PicoBlaze Microcontroller
• [Display internal state] : オンにする と、 MATLAB ワーク スペースにレジスタ フラグおよの制
御フラグを使用でき る よ う にな り ます。 こ の情報は、 次の命名規則に従った構造で表示さ れま
す。
< design name >_< subsystem name >_< PicoBlaze block name >.
この構造には、各レジスタ (s00、 s01 など) のフ ィールド と制御フラグ CARRY と ZERO が含
まれます。
• [Display values as] : 値を表示する ために使用する基数を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
PicoBlaze アセン ブ ラの使用方法
既知の問題
1. PicoBlaze プ ロ グ ラ ム を記述し ます。 プ ロ グ ラ ム を拡張子 .psm で保存し ます。
2. MATLAB コマンド プロンプ ト で次のコマン ド を入力し、 アセンブラを実行します。
xlpb_as -p .
デフォル ト では、 PicoBlaze 3 のプログ ラ ムがアセンブルされます。 PicoBlaze 2 のプログ ラ ム
をアセンブルする場合は、-v 2 オプシ ョ ン を使用し ます。 このスク リプトによ り、PicoBlaze ア
センブラが実行され、 M コード プログラムが生成されます。 このプログラムを使用し、 プロ
グ ラ ム を保存する ための ROM または RAM を生成します。
• PicoBlaze アセンブラの xlpb_as では、パス全体の文字数が 52 文字を超え るデ ィ レ ク ト リ にア
センブリ コード ファ イルがある と、 エラーにな り ます。
• このブロックでは、 Verilog ネッ ト リストはサポート されません。
PicoBlaze Microprocessor のオン ラ イン マニュアル
詳細は、 http://japan.xilinx.com/products/design_resources/proc_central/index.htm を参照してく ださい。
System Generator for DSP リファレンス ガイド japan.xilinx.com 267
リリース 9.2.00 2007 年 8 月
R

R
Point-to-point Ethernet Co-Simulation
ザイ リ ンクスの Point-to-point Ethernet Co-Simulation ブロックは、 イーサネッ ト
接続を介し て、 ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する イ ン ターフ ェ イ ス
を提供し ます。
イ ン ターフ ェ イ ス、 必要条件、 セ ッ ト ア ッ プ手順などの詳細は、 イーサネッ ト ハー
ドウェア協調シミュレーション を参照して く ださい。
Point-to-Point Ethernet Co-Simulation ブロッ クは、System Generator ブロックの [Compilation] で
[Ethernet] → [Point-to-point] を選択する と 作成さ れます。 作成 さ れたブ ロ ッ ク には、 元のゲー ト
ウ ェ イ に対応する ポー ト (またはサブシステム ポー ト ) が含まれ、 ほかの System Generator ブロッ
クと同じように使用できます。 このブロックは、Simulink のシ ミ ュレーシ ョ ン中に、 FPGA ハー ド
ウェア プラッ ト フォームとの通信に使用されます。 ブロ ッ クの入力ポー ト に書き込まれたシ ミ ュ
レーシ ョ ン データは、 ハー ド ウ ェ アに渡されます。 データ がブ ロ ッ ク の出力ポー ト か ら読み出さ れ
る と 、ブ ロ ッ ク はハー ド ウ ェ アか ら適切な値を読み込んで、出力ポー ト に駆動し ます。 こ れで、デー
タが Simulink で解釈でき る よ う にな り ます。 また、 ブロックではプラッ ト フォームの開始、 コン
フ ィ ギ ュ レーシ ョ ン、 ス テ ッ プ、 終了が自動的に実行さ れます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Clock source] : シングル ステップまたはフ リーランニング クロック ソース を選択で き ます。
シングル ステップ ク ロ ッ ク を選択する と 、 1 度に 1 クロック サイクルずつボードをステップ
できます。 各クロック サイクル ステップは、 Simulink での一定の時間に相当し ます。 こ の ク
ロック ソースを使用すると、 シミュレーション中の協調シミュレーション ハー ド ウ ェ アのビ
ヘイ ビ アのビ ッ ト 精度および周期精度が、そのサブシ ス テムのシ ミ ュ レーシ ョ ン ビヘイ ビアよ
りも正確になります。シングル ステッピングは不要で、 フリーランニング クロックでボード
を実行で き る場合も あ り ます。 こ の場合、ボー ド は Simulink シ ミ ュ レーシ ョ ン と 非同期で動作
します。
• [Has combinational path] : ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン ブロックの出力ポートから同
じ ブ ロ ッ ク の入力ポー ト への直接組み合わせフ ィ ー ド バ ッ ク パス (同じブロッ クの出力ポート
から入力ポートへの接続) が必要な場合も あ り ます。 出力ポー ト か ら入力ポー ト への直接
フィードバック パスが必要で、デザ イ ンに入力ポー ト か ら出力ポー ト への組み合わせパスが含
まれない場合は、 このチェ ッ ク ボックスをオフにすると、 デザインでフィードバック パスを
使用できるようになります。
• [Bitstream name] : Specifies the co-simulation FPGA configuration file for the Point-to-point
Ethernet hardware co-simulation platform. 新規の協調シ ミ ュ レーシ ョ ン ブロッ クがコンパイ
ル中に作成される と このパラ メータが自動的に設定され、正しいコンフ ィギュレーショ ン ファ
イルが使用されます。 このパラメータは、 コンフィギュレーション ファイルのディレクトリを 変更し た場合にのみ修正し ます。
[Ethernet] タブ
[Ethernet] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
268 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Point-to-point Ethernet Co-Simulation
関連項目
• [Host interface] : ホス ト ネッ ト ワーク インターフェイス カー ド を指定し ます。 こ のカー ド は、
協調シ ミ ュ レーシ ョ ンで ターゲ ッ ト FPGA プ ラ ッ ト フ ォームに接続する ために使用さ れます。
リストには、point-to-point のイーサネッ トの協調シミ ュレーションで使用されるネッ ト ワーク
インターフェイス カー ド がすべて表示 さ れます。 情報パネルには、 選択し た イ ン ターフ ェ イ ス
の MAC ア ド レ ス、 リ ン ク 速度、 最大フ レーム サイズと、 Windows 環境での対応する接続名
が表示されます。 使用可能な イ ン ターフ ェ イ ス の リ ス ト と 情報パネルは、 最新の状態ではない
ことがありますので、[Refresh] ボタンをク リ ックしてアップデート してください。
• [FPGA interface MAC address] : ターゲッ ト FPGA プ ラ ッ ト フ ォームに関連付け ら れた イー
サネッ ト MAC アドレスを指定します。 MAC アドレスは、2 桁の 16 進数 6 個をコ ロンで区
切って指定し ます (00:0a:35:11:22:33 など)。 JTAG ベースのコ ン フ ィ ギ ュ レーシ ョ ンの場合、
イーサネッ ト LAN のアド レス と競合していなければ、 MAC アドレスは各 FPGA プラッ ト
フォームに任意で割り当てることができます。 point-to-point のイーサネ ッ ト 接続のコ ンフ ィ
ギュレーショ ンの詳細は、 ユーザー ガイドを参照してください。 FPGA プラッ ト フォームの
MAC ア ド レ スの コ ン フ ィ ギ ュ レーシ ョ ン方法の詳細が記述さ れています。
[Configuration] タブ
• [Download cable] : JTAG ベースのデバイ ス コ ン フ ィ ギ ュ レーシ ョ ンの場合は、 プ ロ グ ラ ム
ケーブルにパラ レル ケーブル IV かプラ ッ ト フ ォーム USB を選択し、 point-to-point のイーサ
ネ ッ ト の場合は、 イーサネ ッ ト 接続でデバ イ ス コ ン フ ィ ギ ュ レーシ ョ ン を実行し ます。 この設
定方法は、 ユーザー ガ イ ド を参照し て く だ さ い。
• [Cable speed] : JTAG ベースの コ ン フ ィ ギ ュ レーシ ョ ンの場合にのみ使用し ます。 ハー ド ウ ェ
ア協調シ ミ ュ レーシ ョ ンでは、 プログラ ム ケーブルをデフ ォル ト の最大速度よ り も、 周波数で
動作 さ せる必要のあ る こ と があ り ます。 このメニューを使用すると、 ハードウェア設定にあっ
たケーブル速度を選択できます。 通常、 デフ ォル ト の速度で問題あ り ませんが、 System
Generator で協調シ ミ ュレーシ ョ ン用にデバイスがコンフ ィ ギュレーシ ョ ンできなかった場合
は、 速度の遅いケーブルを使用し てみて く だ さ い。
• [Configuration timeout] : コンフィギュレーション プロセスに必要なタイムアウ ト値を ミ リ秒
で指定し ます。 通常はデフ ォル ト の値で問題あ り ませんが、 デバイ ス コンフィギュレーション
後の接続の再構築に時間がかか り すぎ る場合は、 よ り 大き な値を指定し てみて く だ さ い。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
イーサネッ ト ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン
ポイン ト ツーポイン ト イーサネッ ト ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン
System Generator for DSP リファレンス ガイド japan.xilinx.com 269
リリース 9.2.00 2007 年 8 月
R

Puncture
R
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
ザイ リンクスの Puncture ブロッ クでは、 データ ス ト リ ームの入力ワー ド か ら ユー
ザーが指定したビットのセットが削除されます。
こ のブロ ッ ク では、 パン ク チャ ド 符号パラ メ ータ (削除するビッ ト を指定する 2 進
数ベク タ) に基づいて、UFixN_0 型 (N はパン クチャ ド符号の長さ) の入力データ が
UFixK_0 型 (K はパン クチャ ド符号の 1 の数) の出力データ に変換されます。 出力レー ト は、 入力
レート と同じにな り ます。
このブロックは、 よ く Convolutional Encoder ブロ ッ ク と 共に使用され、 次の図に示すよ う に、 パ
ン ク チ ャ ド たたみ込み符号を イ ンプ リ メ ン ト し ます。
図のシステムでは、 Convolutional Encoder ブロッ クが 1/2 のレートでインプリ メン ト されており、
出力がパン ク チ ャ ド 処理されて、3 入力ビ ッ ト それぞれに対し て 4 出力ビ ッ ト が出力 さ れています。
上の Puncture ブロックでは符号 0 ( [1 0 1] ) の真ん中のビ ッ ト が削除され、 下の Puncture ブロッ
クでは符号 1 ( [1 1 0 ] ) の LSB が削除され、2 ビ ッ ト にパン ク チャ ド 処理 さ れた値が出力 さ れます。
こ れ ら のデータ ス ト リ ームは、 ベースバン ド 形成のために 1 ビ ッ ト の同相の直交データ ス ト リ ーム
にシ リ アラ イズされます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Puncture code] : ビッ ト ベク タ と し て表記されるパン ク チ ャ ド パターンで、 i の箇所が 0 にな
ると、 ビット i が削除される こ と を示し ます。
270 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Puncture
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 271
リリース 9.2.00 2007 年 8 月
R

Register
R
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Memory]、 [Index] ラ
イブラ リにリ ス ト されています。
ブロック インターフェイス
ザイ リンクスの Register ブロッ クは、1 サンプル周期のレ イ テンシを含む D フ リップ
フロップ ベースのレ ジ ス タ にな り ます。
このブロックには、 データ用の入力ポートが 1 つと入力リセッ ト ポー ト (オプシ ョ ン) が 1 つ含ま
れます。 初期出力値は、 ブ ロ ッ ク のパ ラ メ ータ ダイアログ ボックスで指定できます。 入力 さ れた
データは、 1 サンプル周期後に出力さ れます。 リセットされると、 レジスタはパラメータ ダイアロ
グ ボ ッ ク ス で指定し た初期値に戻 り ます。
Register ブロッ クは、オプショ ンのリセッ ト ポー ト が含まれてい る点 と 初期値をユーザーが指定で
きる点が Delay ブロック とは異なり ます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Initial value] : レ ジ ス タ の初期値を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
こ のブ ロ ッ ク は、 合成可能な VHDL モジュールと してインプ リ メ ン ト されます。 このブロックで
は、 ザイ リ ン ク ス LogiCORE は使用 されません。
272 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Reinterpret
Reinterpret
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Math]、 [Index] ライブラリにリストされ
ています。
ザイ リンクスの Reinterpret ブ ロ ッ ク は、 入力値に関係な く 、 出力を強制的に新しい
データ型に し ます。
2 進数が変更されずに渡されるので、 こ のブロ ッ クはハード ウ ェ アで リ ソース を消費し
ません。 出力のビ ッ ト 数は、 入力のビ ッ ト 数 と常に同じにな り ます。
こ のブ ロ ッ ク を使用する と 、 符号な しデータ を符号付きデータ と し て、 または符号付きデータ を符
号な しデータ と し て再解釈させる こ と がで き ます。 また、 データ内の 2 進小数点の位置を変更する
こ と で、 データ のス ケー リ ン グ も再解釈 さ せる こ と がで き ます。 ザイ リ ンクスの Scale ブロックに
も同じ よ う な機能があ り ます。
このブロックは、 たとえば 6 ビ ッ ト 幅の符号付き、 小数点以下の 2 ビ ッ ト の入力を、 符号な し の小
数点以下の 0 ビッ トの出力にした場合、-2.0 (2 進数で 1110.00、 2 の補数) の入力を 56 (2 進数で
111000) の出力に変換し ます。
このブロックは、ザイ リンクスの Slice ブロッ クまたは Concat ブ ロ ッ ク と 組み合わせて使用する と
特に便利で、 次のよ う な場合に使用し ます。
た と えば、符号付きデータ 1 つ と 符号な し の 2 ビッ ト (UFix_2_0) を運ぶ 2 つの信号があ る場合に、
2 つ目の信号か ら の 2 ビ ッ ト を連結し て、符号付信号の最後尾 (LSB) に渡すシ ス テム を設計する と
します。
設計する には、 Reinterpret ブロッ ク 2 つと Concat ブロッ ク 1 つを使用し ます。 まず、 最初の
Reinterpret ブ ロ ッ ク で符号付き入力信号を 2 進小数点の位置が 0 の符号な しの値にし ます。 この値
と別の信号の UFix_2_0 を Concat ブロッ クに入力します。 Concat ブロッ クの後には、 2 つ目の
Reinterpret ブロッ クを配置し、 Concat ブ ロ ッ ク の出力値を正し い位置に 2 進小数点が付いた符号
付きの値に戻し ます。
このシステムには、ブロックが 3 つ必要ですが、 ハー ド ウ ェ ア インプリ メンテーションでは単にバ
スの連結 と し て認識されるので、 ハー ド ウ ェ ア コストはかかりません。
ブロック パラ メータ
このブロックのパラメータを次に示します。
• [Force Arithmetic Type] : オンにする と、[Output Arithmetic Type] パラメータが設定できるよ
う にな り 、 その設定によ って出力値の演算タ イプが決ま り ます。 オフにする と、 出力値の演算
タ イ プは入力値 と 同じ にな り ます。
• [Output Arithmetic Type] : 出力を符号な し か、符号付き (2 の補数) のどちらにするか指定でき
ます。
• [Force Binary Point] : オンにする と、 [Output Binary Point] パラメータが設定できるようにな
り 、 その設定に よ って出力値の 2 進小数点の位置が決ま り ます。 オフにする と、 出力値の演算
タ イ プは入力値 と 同じ にな り ます。
• [Output Binary Point] : 出力の 2 進小数点の位置を指定で き ます。 使用で き る値は、0 ~ 入力の
ビ ッ ト 数の間の整数です。
このブロックでは、 ハードウェア リソースは使用されません。
System Generator for DSP リファレンス ガイド japan.xilinx.com 273
リリース 9.2.00 2007 年 8 月
R

Relational
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Math]、 [Index] ライブ
ラリにリストされています。
ザイ リ ンクスの Relational ブロッ クは、 コンパレータをインプリ メン ト します。
サポー ト さ れてい る比較演算は次の と お り です。
• equal-to (a = b)
• not-equal-to (a != b)
• less-than (a < b)
• greater-than (a > b)
ブロック パラ メータ
• less-than-or-equal-to (a = b)
• ブロックの出力はブール型になり ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
ブロ ッ ク に特有のパラ メ ータは、 次のパラ メ ータのみです。
• [Comparison] : ブ ロ ッ ク で使用される比較演算子を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
Relational ブロッ クでは、 ザイ リンクス LogiCORE は使用されません。
274 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Resource Estimator
Resource Estimator
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ザイ リンクスの Resource Estimator ブ ロ ッ ク を使用する と 、 System Generator サブシ
ステムまたはモデルをインプリ メン トするのに必要な FPGA リソースが高速に概算
できます。
このブロックは、 ザイ リンクス ブ ロ ッ ク専用の概算ツールを起動し、 値を合計し て、
ルックアップ テーブル (LUT)、 フリップフロップ (FF)、 ブロック メモリ (BRAM)、
18X18 乗算器、 ト ラ イ ス テー ト バッファ、 I/O などの大まかな値を計算します。
FPGA リソースを必要とするザイリンクス ブ ロ ッ ク には、すべてその リ ソ ース必要条件を含むベ ク
タを格納するパラメータが含まれます。 Resource Estimator ブ ロ ッ ク は、 下位の関数を起動で き ま
す。 こ れ ら の関数では、 こ れ ら のベ ク タ を生成し た り (パラ メータまたはデータ型が変更された後
)、 ま たはベク タ に格納されていた前に計算済みの値を合計し た り で き ます。 各ブロ ッ ク に含まれる
[Define FPGA area for resource estimation] チェッ ク ボックスをオンにすると、 概算ツール関数を
起動せずに、 ベク タ に格納された概算値が使用さ れます。
Resource Estimator ブロ ッ クは、 モデルのサブシステム内のど こにで も配置でき ます。 別の
Resource Estimator ブ ロ ッ ク が こ のブ ロ ッ ク の下位階層に配置さ れる場合は、 次の説明を参照し て
ください。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
Resource Estimator ブロッ クのダイアログ ボ ッ ク スには、 次のパラ メ ータが含まれます。
• [Slices] : ブロックで使用されるスライス (1 つのス ラ イ スには、通常フ リ ッ プフ ロ ッ プが 2 つ、
LUT が 2 つ、 関連する MUX、 キャリー ロジック、 制御ロジックが含まれます)。
• [FFs] : ブロックで使用されるフリップフロップ • [BRAMs] : ブロックで使用されるブロック RAM (BRAM)
• [LUTs] : ブロッ クで使用されるルッ クアップ テーブル
• [IOBs] : ブロックに使用される入力/出力ブ ロ ッ ク
• [Emb. Mults] : ブ ロ ッ ク で使用さ れる エンベデ ッ ド 乗算器 (たとえば、Virtex-II デバイ スには
エンベデッ ド 18X18 乗算器が含まれます)。
• [TBUFs] : ブロッ クで使用される ト ライステート バッファ
• [Use area above] : オンにする と 、 こ のサブシ ス テムで実行さ れる リ ソ ース概算の結果が、 ダ イ
アログ ボックスで指定した値になります (ダイアログ ボックスで指定した値は、各 System
Generator ブロックの [FPGA Area Estimation] フィールドと同じになります)。 オンにする と、
このブロックのサブシステムと同じレベルにあるブロック、 および下位のブロックのリ ソース
は自動的に概算されません。
• [Estimate options] : 概算方法を [Estimate]、 [Quick]、 [Post Map]、 [Read Mrp] のいずれかに
します。 こ れら のオプシ ョ ンの詳細は、 次のセ ク シ ョ ンで説明し ます。
• [Estimate] ボタン : リ ソース概算が開始 さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 275
リリース 9.2.00 2007 年 8 月
R

R
リ ソース概算の実行
上で説明し た FPGA エ リ アのフ ィ ール ド は、 手動で入力する こ と も でき ますが、 次のいずれかの
[Estimate options] を選択し て リ ソ ース概算を実行する と 、 自動的に入力さ れます。
• [Estimate] : 各ブ ロ ッ ク と サブシ ス テムでブ ロ ッ ク の概算関数を ト ッ プダ ウ ンで再帰的に起動
します。 概算関数を含まず、 ハー ド ウ ェ アに イ ンプ リ メ ン ト 可能なブ ロ ッ ク (共有 メ モ リ ブ
ロック以外) の場合は、ポス ト マップ エ リ アを使用し て自動的に概算さ れます。 [Define FPGA
area for resource estimation] がオンになっ てい る ブ ロ ッ ク では、 その概算関数は実行 さ れず、
格納された概算が使用されます。 Resource Estimator ブロッ クで [Use area above] をオンにす
る と 、 こ のブ ロ ッ ク の概算がそれを含むサブシ ス テム全体に使用さ れます。 そのモデルの階層
部分に対し ては、 ほかの概算関数は実行さ れません。
• [Quick] : [Estimate] ボ タ ン を ク リ ッ クする と 、 現在のサブシ ス テム と 同じ階層、 またはそれよ
り下位のブロックおよびサブシステムで指定した FPGA エ リアの値がすべて合計されます。
下位の概算関数は起動されません。
• [Post-Map] : [Estimate] ボタンをク リ ッ ク すると 、 サブシステム全体に対してザイリ ンク スの
マッ プ ツ ールが自動的に起動さ れ、 作成さ れた MRP ファイル (Map Report File) から 結果を読
み戻し ま す。 こ のオプショ ン を 使用する には、 System Generator ブロ ッ ク と Resource Estimator
ブロ ッ ク を 概算さ れる サブシス テム に一緒にイ ン ス タ ンシエート する 必要があり ま す。
• [Read Mrp] : [Estimate] ボタンをク リ ックすると、 ファイル ブラウザが開き、 選択し た MRP
ファイルからの結果が Resource Estimator に読み込まれます。 リ ソ ース情報を入手する こ の方
法は、 合成、 変換、 マ ッ プ済みのサブシ ス テムでのみ使用で き ます。 このオプションは、 概算
関数を含まず、 デザ イ ン を変更し ない複雑なザ イ リ ン ク ス ブ ロ ッ ク で使用する と 便利です。
MRP ファイルからの数と Resource Estimator のダイアログ ボ ッ ク スか ら挿入さ れた数がわずかに
異なる こ とがあ り ます ([Post-Map] オプシ ョ ン を使用し た場合に も異な る こ と があ り ます)。 MPR
ファイルの IOB FF リソースは、すべてダイアログ ボックスの [FFs] フィールドに追加されます。
また、MPR の同じ行の IOB FF リソースの半分は、[Slices] に追加されます。[IOBs] は [Post-Map]
または [Read MRP] オプシ ョ ンで概算を実行する と 、 常に 0 に設定されます。 通常、 こ の機能はサ
ブシ ス テムを概算する と き に便利なので、 IOB リソースは CLB 使用率に含めておき、 最終デザ イ
ンで使用されない IOB リソースが間違ってレポートされないようにします。
Resource Estimation ブロックでサポートされるブロック
高速な リ ソース概算関数を含むブ ロ ッ ク
Accumulator、 Addressable Shift Register、 AddSub、 CMult (シーケンシャル版はサポー ト なし),
Convert、Counter、Delay、Down Sample、Dual Port RAM、FIFO、FFT、FFTx、Gateway In、Gateway
Out、 Inverter、 LFSR、 Logical、 Mult (シーケンシャル版はサポー ト なし)、 Mux ( トライステート
版はサポー ト な し)、 Negate、 Parallel to Serial、 PicoBlaze Processor、 Register、 Relational、 ROM、
Serial To Parallel、 Shift、 Sine Cosine、 Single Port RAM、 Threshold、 Up Sample
ポス ト マップ概算を使用するブロック
高速な リ ソ ース概算の関数を含ま ないでハー ド ウ ェ アを使用する System Generator ブロックは、ポ
スト マップ エ リ ア を使用し て概算さ れます。 この方法が使用されないよ うにするには、定数または
ユーザー作成の概算関数を [FPGA area] フィールドに入力し、[Define FPGA area for resource
estimation] をオンにします。
276 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Resource Estimator
既知の問題
ハー ド ウ ェ アを使用し ないブロ ッ ク
System Generator、Clear Quantization Error、Clock Enable Probe、Clock Probe、Concat、Constant、
Discard Subsystem、 FDATool、 Indeterminate Probe、 ModelSim、 Pause Simulation、 PicoBlaze
Instruction Display、Quantization Error、Reinterpret、Sample Time、Scale、Simulation Multiplexer、
Single-Step Simulation、 Slice、 BitBasher
特別な処理が必要なブ ロ ッ ク
Discard Subsystem ブロ ッ ク の場合、Resource Estimator ブロ ッ ク でこ のブロッ ク を含むサブシステム
に含ま れる リ ソ ース がすべて無視さ れま す。 Shared Memory ブロ ッ ク は概算さ れません。 Shared
Memory ブロ ッ ク を含むデザイ ンでは、Multiple Subsystem Generator ブロ ッ ク を使用し て HDL ネッ
トリスト ファイルを生成します。 ISE を使用してデザインの MPR ファイル (Map Report File) を作成
し、[Read MRP] オプショ ンを使用し てこ の MRP フ ァ イ ルに含ま れる 結果を取得し ま す。
System Generator の Resource Estimation ブ ロ ッ ク には、 次の よ う な既知の問題があ り ます。
• 概算は、Simulink が コ ンパイ ル中に計算する各ブ ロ ッ ク の入力 と 出力のデータ型に基づいて計
算されます。 ブロッ ク レベルではわからない ト リ ミ ングが実行される と、 これらの ト リ ミ ング
された リ ソース分が余分に概算されます。
• 合成ツールでま と め られた別々のブ ロ ッ ク の ロ ジ ッ ク は、 余分に概算さ れます。 たとえば、 レ
イ テンシのないブ ロ ッ ク を使用する場合、 ブ ロ ッ ク の境界を超えて組み合わせロ ジ ッ ク が最適
化されるこ とがよ くあり ます。
• マルチレー ト デザイ ンの ク ロ ッ ク イ ネーブル生成ロ ジ ッ ク は、 実際よ り も低 く 概算 さ れます。
System Generator では、 1 つのク ロ ッ ク を使用し て、 レー ト ご と に別の ク ロ ッ ク イネーブルが
生成 さ れます。 クロック イネーブル ドライバのロジック量を正しく概算するためには、
Resource Estimator でブロ ッ ク レベルではな く 、 シス テム全体を認識さ せる必要があ り ます。
実際よ り も低 く 概算される リ ソ ースには、 こ の追加の ク ロ ッ ク イ ネーブル接続に関連し た もの
も含まれます。 ク ロ ッ ク イ ネーブル接続は、 ブ ロ ッ ク 概算関数か ら は認識さ れない各ブ ロ ッ ク
に対し て追加されます。
• Shared Memory ブロッ クは概算されません。 Shared Memory ブ ロ ッ ク を含むデザ イ ンでは、レ
ポー ト さ れる概算に Shared Memory ブロッ クで使用される リ ソースが含まれません。
System Generator for DSP リファレンス ガイド japan.xilinx.com 277
リリース 9.2.00 2007 年 8 月
R

ROM
R
このブロックは、[Xilinx Blockset] の [Control Logic]、 [Memory]、 [Index] ライブラリにリストさ
れています。
ザイ リンクスの ROM ブロッ クは、 シングル ポー ト の読み出し専用 メ モ リ (ROM)
です。
値はワードで格納され、すべてのワードが同じ演算タイプ、幅、2 進小数点にな り
ます。 各ワードは、 調度 1 つのア ド レ スに該当し ます。 アドレスは、0 ~ d1 の符号
な し の固定小数点型の値にな り ます。d は、ROM の深さ (ワード数) を表します。 メ
モリ コンテンツは、 ブロック パラ メータから指定できます。 このブロックには、 メモリ アドレス
用の入力ポー ト が 1 つ と 、 データ出力用の出力ポー ト が 1 つ含まれます。 アドレス ポー ト は、 符号
な し の固定小数点型にな り ます。 このブロッ クは、 分散メモリかブロッ ク メモリのどちらかのザイ
リンクス LogiCORE を使用してインプ リ メ ン ト されます。
Virtex-4、 Virtex-5、 Spartan3A DSP デバイ スにシングル ポー ト ROM ブロックをインプリ メン ト
する場合は、 次の設定を し てお く と 、 最速の タ イ ミ ング パフ ォーマン ス を達成で き ます。
ブロック パラ メータ
• [Provide reset port for output register] をオフにします。
• [Depth] には、 16,384 未満の値を指定し ます。
• [Latency] は 2 またはそれ以上の値に設定し ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Depth] : 格納で き る ワー ド 数を指定し ます。 正の値しか指定で き ません。
• [Initial value vector] : 初期値を指定し ます。 ベクタ長が ROM の深さ よ り も大き い場合、 こ の
ベ ク タ の後に続 く エ レ メ ン ト は削除 さ れます。 ROM の深さ がベク タ長よ り も大きい場合、 こ
の ROM の後続ワー ド は 0 に設定されます。 初期値ベ ク タは、 ROM の指定 さ れたデータ精度
に従ってサチュ レー ト されるか、 丸められます。
• [Memory Type] : 分散 RAM またはブロック RAM を使用する かど う かを指定し ます。
• [Provide reset port for output register] : オンにする と、ブロ ッ ク ROM の出力レジス タの リ セ ッ
ト ポー ト にア クセスでき る よ う にな り ます。 リセット ポー ト は、ブロ ッ ク ROM のレイテンシ
が 1 に設定さ れてい る場合にのみ使用で き ます。
• [Initial value for output register] : 出力レ ジ ス タの初期値を指定し ます。 初期値は、 ROM の指
定されたデータ精度に従ってサチュレート されるか、 丸められます。 こ の初期値を設定する オ
プシ ョ ンは、 Virtex-II、 Virtex-II Pro、 Spartan-3、 Virtex-4、 Virtex-5、 Spartan-3A DSP デバ
イ スでのみ使用で き ます。
[Output Type] タブ
[Output Type] タブからは、 次のよ うなパラ メータを設定できます。
• [Word type] : データ を符号付き にする か符号な し にする か指定し ます。
• [Number of bits] : メモリ ワードのビッ ト数を指定します。
278 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

ROM
• [Binary point] : メモリ ワードの 2 進小数点の位置を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、常にザイ リンクス LogiCORE の Single Port Block Memory または Distributed
Memory が使用されます。
ブロック メ モ リ の場合、 ア ド レ ス幅は ceil(log2(d)) と 同じにする必要があ り ます。 d は、 メ モ リ の
深さを示しています。 このブロック メモリの最大のデータ ワー ド 幅は、 指定し た深さ にな り 、 最大
の深さは、 ターゲ ッ ト にし たデバイ ス ファミ リによって異なります。 次の表は、 ブロ ッ ク メモリの
深さ別に、 最大データ ワード幅をそれぞれ示しています。
深さ別の最大デー タ 幅 (Virtex/Virtex-E/Spartan-3)
深さ 幅
2 ~ 2048 256
2049 ~ 4096 192
4097 ~ 8192 96
8193 ~ 16K 48
16K+1 ~ 32K 24
32K+1 ~ 64K 12
64K+1 ~ 128K 6
128K+1 ~ 256K 3
深さ別の最大デー タ 幅 (Virtex-II/Virtex-II Pro/Virtex-4/Virtex-5/Spartan-3A DSP)
深さ 幅
2 ~ 8192 256
8193 ~ 16K 192
16K+1 ~ 32K 96
32K+1 ~ 64K 48
64K+1 ~ 128K 24
128K+1 ~ 256K 12
256K+1 ~ 512K 6
512K+1 ~
1024K
3
分散 メ モ リ のパ ラ メ ータ を選択し た場合は、LogiCORE Distributed Memory が使用されます。 深さ
は、 Virtex-II、 Virtex-II Pro、 Spartan-3、 Virtex-4、 Virtex-5、 Spartan-3A DSP デバイ スの場合は
System Generator for DSP リファレンス ガイド japan.xilinx.com 279
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
R
16 ~ 65536、その他の FPGA ファミ リの場合は 16 ~ 4096 の範囲で指定する必要があ り ます。 ワー
ド幅は、 1 ~ 1024 の範囲で指定する必要があ り ます。
このブロックでは、 次のザイ リンクス LogiCORE コアが使用されます。
ザイ リンクス
LogiCORE
Single Port
Block Memory
Block Memory
Generator
Distributed
Memory
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
280 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V6.1 • • • • •
4 5
V2.4 • • •
V7.1 • • • • •

RS Decoder v5_1
RS Decoder v5_1
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号 (ECC) で、 デ
ジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ ケーシ ョ ンに使用 さ れ
ています。
このコードは、 デジタル ス トレージ デバイ ス、 ワ イ ヤレ ス/モバ イル通信、 デ
ジタル ビデオ放送な どの多 く のシ ス テムでエ ラーを訂正する ために使用 さ れ
ます。
RS Decorder では、 RS Encoder で生成されたブロ ッ ク を処理し、 エ ラーを訂
正し て情報シンボルを復元し よ う と し ます。 エラーの数とタイプは、 コードの
特性に よ って訂正する こ と がで き ます。
Reed-Solomon コードは、 BCH (Bose-Chaudhuri-Hocquenghem) コード、 つ
まり線形ブロック コードです。 たとえば、線形コード (n, k) は、 有限フ ィ ール
ドの n 次元ベク タ空間の k 次元部分空間を表し ます。 このフィールドのエレメ
ントは、「シンボル」 と呼ばれます。 Reed-Solomon コードでは、 通常 n は論理式で、 s は各シンボ
ルのビ ッ ト 幅です。 コー ド が短縮さ れる と 、 n の値は小さ く な り ます。 デコーダは、全コード も短縮
されたコード も処理します。 ま た、 エ ラーを含む可能性の高いシンボルであ る erasure も処理しま
す。
デコーダでブ ロ ッ ク が処理される と 、 次のいずれかが発生し ます。
1. 情報シンボルが復元されます。 復元さ れる のは 2p+r < n-k の場合です。 p はエ ラー数、 r は
erasure の数を示し ます。
2. デコーダか ら、 情報シンボルを復元で き ない こ と がレ ポー ト さ れます。
3. デコーダでは、 情報シンボルを復元で き なかったのに、 エ ラーがレ ポー ト さ れません。
どの状況にな る かは、 コー ド と 通信チ ャ ネルの特性に よ っ て決ま り ます。 Simulink からは、 チャネ
ルのモデルおよびこれらの状況の予測が可能なツールが提供さ れています。
ブロック インターフェイス
ザイ リンクスの RS Decoder ブロッ クには、 data_in、 sync、 reset という入力ポート と、 data_out、
blk_strt、 blk_end、 err_found、 err_cnt、 fail、 ready、 rfd という出力ポートがあります。 また、n_in、
erase、rst、en というオプションの入力ポート と、erase_cnt、data_del というオプションの出力ポー
トも含めることができます。
次に、 こ れ ら のポー ト について説明し ます。
• data_in : デコードする n 個のシンボルのブ ロ ッ ク が入力 さ れます。 din 信号は UFIX_s_0 型に
する必要があ り ます。 s は各シンボルのビ ッ ト 幅です。
• sync : デコーダに data_in か ら のシンボルの処理をいつ開始する か伝え ます。 デコーダは、最初
に sync がアサー ト されるまで入力シンボルを消去し ます。 sync がアサート されたと きのシン
ボルが、デコーダで処理 さ れる最初の n シンボル ブロックの開始を表します。 sync 信号は、デ
コーダが別のコードのブロ ッ クを受信する準備ができるまで無視されます。 sync を駆動する
信号は、 ブール型にする必要があ り ます。
• reset : デコーダが非同期に リ セ ッ ト さ れます。 reset を駆動する信号は、 ブール型にする必要が
あります。
System Generator for DSP リファレンス ガイド japan.xilinx.com 281
リリース 9.2.00 2007 年 8 月
R

R
メモ : reset は、 デコーダがコー ド シンボルをデコード し始める前に少なく と も 1 サンプル周
期間 High にする必要があ り ます。
• erase : din に現在あ る信号を erasure と し て処理する かど う かを指定し ます。 erase を駆動する
信号は、 ブール型にする必要があ り ます。
• n_in : n_in は各ブ ロ ッ ク の開始時にサンプ リ ング されます。 新しいブロ ッ クの長さ n_block は
サンプ リ ングされた n_in に設定し ます。 n_in 信号は UFIX_s_0 型にする必要があ り ます。s は
各シンボルのビ ッ ト 幅です。
• rst : デコーダが同期にリセッ ト されます。 このポートは、[Provide synchronous reset port] をオ
ンにする と ブ ロ ッ ク に追加さ れます。 rst を駆動する信号は、 ブール型にする必要があ り ます。
• en : デコーダの イ ネーブル信号を伝達し ます。 en を駆動する信号は、 ブール型にする必要があ
ります。
• data_out : デコード された情報シンボルとパリ ティ シンボルが出力されます。 data_out のデー
タ型は data_in と同じです。
• blk_strt : data_out にブ ロ ッ ク の最初のシンボルが出力 さ れる と 、 1 にな り ます。 blk_strt から
は、 UFIX_1_0 型の信号が出力 さ れます。
• blk_end : data_out にブ ロ ッ ク の最後のシンボルが出力さ れる と 、 0 にな り ます。 blk_end から
は、 UFIX_1_0 型の信号が出力 さ れます。
• err_found : data_out にブ ロ ッ ク の最後のシンボルが出力さ れた と き の値にな り ます。 デコーダ
でエ ラ ーが検出 さ れ、 デコー ド 中に消去 さ れる と 、 値は 1 にな り ます。 err_found の値は、 必
ず UFIX_1_0 型にし ます。
• err_cnt : data_out にブ ロ ッ ク の最後のシンボルが出力さ れた と き の値にな り ます。 値は、 訂正
されたエラーの数になり ます。err_cnt は、 UFIX_b_0 型にする必要があ り ます。 b は n-k を表
すのに必要なビ ッ ト 数です。
• fail : dout にブ ロ ッ ク の最後のシンボルが出力さ れた と き の値にな り ます。 デコーダが情報シ
ンボルを復元で き なかった場合は 1 に、 それ以外の場合は 0 にな り ます。 fail は、 UFIX_1_0
型にする必要があ り ます。
• ready : デコーダが data_in 入力をサンプリングできるようになると 1 に、 それ以外の場合は 0
にな り ます。 ready は、 UFIX_1_0 型にする必要があ り ます。
• rffd : デコーダが data_in 入力の コー ド ブロックの最初のシンボルをサンプリングできるよう
になる と 1 に、それ以外の場合は 0 にな り ます。rffd は、UFIX_1_0 型にする必要があ り ます。
• data_del : デコード されたシンボルは data_out に出力され、 デコード されていないシンボルは
data_del に出力されます。 data_del のデータ型は data_in と同じです。
• erase_cnt : 消去デコー ド が イ ネーブルになっ てい る と き のみ使用で き ます。 dout にブロ ッ クの
最後のシンボルが出力さ れた と き の値にな り ます。 値は、 消去された数にな り ます。 erase_cnt
は、 UFIX_b_0 型にする必要があ り ます。 b は n-k を表すのに必要なビ ッ ト 数です。
ブロック インターフェイス
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Code specification] : 次の中から RS Decoder のタイプを指定します。
282 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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RS Decoder v5_1
♦ [Custom] : ブロッ ク パ ラ メ ータ をすべて設定で き ます。
♦ [ATSC] : ATSC (Advanced Television Systems Committee) 規格の短縮さ れた RS コード
(207, 187) をインプリ メント します。
♦ [CCSDS] : CCSDS (Consultative Committee for Space Data Systems) 規格の短縮さ れた
RS コード (255, 223) をインプリ メント します。
♦ [DVB] : DVB (Digital Video Broadcasting) 規格の短縮さ れた RS コード (204, 188) をイ
ンプ リ メ ン ト します。
♦ [IESS-308 (126)] : IESS-308 (INTELSAT Earth Station Standard) 規格の短縮さ れた RS
コード (126, 112) をインプリ メント します。
♦ [IESS-308 (194)] : IESS-308 規格の短縮された RS コード (194, 178) をインプリ メント し
ます。
♦ [IESS-308 (208)] : IESS-308 規格の短縮された RS コード (208, 192) をインプリ メント し
ます。
♦ [IESS-308 (219)] : IESS-308 規格の短縮された RS コード (219, 201) をインプリ メント し
ます。
♦ [IESS-308 (225)] : IESS-308 規格の短縮された RS コード (225, 205) をインプリ メント し
ます。
♦ [IEEE-802.16d] : IEEE-802.16d 規格の RS コード (255, 239) すべてを イ ンプ リ メ ン ト し
ます。
• [Number of channels] : エン コーダで処理される時分割多重チ ャ ネルの数を指定し ます。 エン
コーダでは、 最大で 128 チャネルまでがサポー ト されます。
• [Clocks per symbol] : 入力データ シンボルご と に使用する サンプル周期数を指定し ます。 この
値を増加する と、 プロセス遅延が削減され、 コード ワードの連続デコードがサポート されま
す。 入力データ には、 指定し た ク ロ ッ ク シンボル数が保持されます。
• [Provide erase port] : オンにする と、 ブロ ッ クに erase 入力が追加さ れます。
• [Provide variable block length port (n_in)] : オンにする と、 ブロ ッ クに n_in 入力が追加さ れま
す。
• [Provide original delayed data port (data_del)] : オンにする と、 ブロ ッ クに data_del 出力が追
加されます。
• [Symbol width] : コードのシンボルの幅をビッ ト で示します。 エンコーダでサポート される幅
は、 3 ~ 12 までです。
• [Number of symbols per code block (n)] : エン コーダが出力する シンボルをブ ロ ッ ク 数で示し
ます。 使用で き る値は、 3 ~ 2 S -1 で、 s はシンボル幅です。
• [Number of information symbols per code block (k)] : 各ブロ ッ ク に含まれる情報シンボルの数
を示します。 使用可能な値は、 max(n - 256, 1) ~ n - 2 です。
• [Field polynomial] : 多項式を指定し ます。 こ の多項式か ら シンボル フィールドが決まります。
値は、 最初のエレ メ ン ト が最高次元の項、 最後のエレ メ ン ト が定数の係数を示す 2 進数の配列
として指定します。 こ の多項式は、 プ リ ミ テ ィ ブにする必要があ り ます。 値が 0 の場合は、 デ
フ ォル ト の多項式が使用されます。 次の表は、 デフ ォル ト の多項式を示し ています。
シ ンボル幅 デフ ォル ト の多項式 配列
3 x3 + x + 1 [1 0 1 1]
4 x 4 + x + 1 [1 0 0 1 1]
System Generator for DSP リファレンス ガイド japan.xilinx.com 283
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
RS Decoder
v5_1
R
シ ンボル幅 デフ ォル ト の多項式 配列
5 x 5 + x2 + 1 [1 0 0 0 1 1]
6 x 6 + x + 1 [1 0 0 0 0 1 1]
7 x 7 + x 3 + 1 [1 0 0 0 1 0 0 1]
8 x 8 + x 4 + x 3 + x 2 + 1 [1 0 0 0 1 1 1 0 1]
9 x 9 + x 4 + 1 [1 0 0 0 0 1 0 0 0 1]
10 x 10 + x 3 + 1 [1 0 0 0 0 0 0 1 0 0 1]
11 x 11 + x 2 + 1 [1 0 0 0 0 0 0 0 0 1 0 1]
12 x 12 + x 6 + x 4 + x + 1 [1 0 0 0 0 0 1 0 1 0 0 1 1]
• [Generator start] : 生成多項式の最初のルー ト r を指定し ます。 生成多項式 g(x) は、次のよ う に
計算されます。
α は、 シンボル フィールドのプリ ミティブ エレ メ ン ト です。 ス ケール係数は次のパ ラ メ ータ で指定
します。
• [Scaling factor for generator polynomial] : 上記の式では h で記述される部分で、 コード のス
ケール係数を指定し ます。 通常、 h は 1 ですが、 2 S - 1 の値まで設定で き ます。 s はシンボル幅
です。 この値を指定しないと α h がプ リ ミ テ ィ ブにな り ません。 h は 2 S - 1 と互いに素な数にす
る必要があ り ます。
• [Memory type] : [Automatic]、 [Block RAM]、 [Distributed memory] のいずれかを選択で き ま
す。
• [Optimization] : エリ アと スピードのどちらを優先させるか選択します。
• [Self recovering state machine] : オンにする と、 不正なステート になったと きにブロ ッ クが同
期で リ セ ッ ト されます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE RS Decoder コアが使用されます。
ザイ リンクス
LogiCORE
RS Decoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
こ の コ アにはラ イ セン スが必要です。 購入は、 次のザ イ リ ン ク ス Web サイ トからできます。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=DO-DI-RSD
284 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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3A
DSP
1、 E
II、
II Pro
V5.1 • • • • •
4 5

RS Decoder v6_0
RS Decoder v6_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号 (ECC) で、 デ
ジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ ケーシ ョ ンに使用 さ れ
ています。
このコードは、 デジタル ス トレージ デバイ ス、 ワ イ ヤレ ス/モバ イル通信、 デ
ジタル ビデオ放送な どの多 く のシ ス テムでエ ラーを訂正する ために使用 さ れ
ます。
RS Decorder では、 RS Encoder で生成されたブロ ッ ク を処理し、 エ ラーを訂
正し て情報シンボルを復元し よ う と し ます。 エラーの数とタイプは、 コードの
特性に よ って訂正する こ と がで き ます。
Reed-Solomon コードは、 BCH (Bose-Chaudhuri-Hocquenghem) コード、 つ
まり線形ブロック コードです。 たとえば、線形コード (n, k) は、 有限フ ィ ール ド の n 次元ベク タ空
間の k 次元部分空間を表し ます。 こ のフ ィ ール ド のエレ メ ン ト は、「シンボル」 と 呼ばれます。 Reed-
Solomon コードでは、通常 n は論理式で、 s は各シンボルのビ ッ ト 幅です。 コー ド が短縮 さ れる と 、
n の値は小さ く な り ます。 デコーダは、全コード も短縮されたコード も処理します。 また、エラーを
含む可能性の高いシンボルであ る erasure も処理します。
デコーダでブ ロ ッ ク が処理される と 、 次のいずれかが発生し ます。
1. 情報シンボルが復元されます。 復元さ れる のは 2p+r < n-k の場合です。 p はエ ラー数、 r は
erasure の数を示し ます。
2. デコーダか ら、 情報シンボルを復元で き ない こ と がレ ポー ト さ れます。
3. デコーダでは、 情報シンボルを復元で き なかったのに、 エ ラーがレ ポー ト さ れません。
どの状況にな る かは、 コー ド と 通信チ ャ ネルの特性に よ っ て決ま り ます。 Simulink からは、 チャネ
ルのモデルおよびこれらの状況の予測が可能なツールが提供さ れています。
ブロック インターフェイス
ザイ リンクスの RS Decoder ブロッ クには、 data_in、 sync、 reset という入力ポート と、 data_out、
blk_strt、 blk_end、 err_found、 err_cnt、 fail、 ready、 rfd という出力ポートがあります。 また、n_in、
erase、rst、en というオプションの入力ポート と、erase_cnt、data_del というオプションの出力ポー
トも含めることができます。
次に、 こ れ ら のポー ト について説明し ます。
• data_in : デコードする n 個のシンボルのブ ロ ッ ク が入力 さ れます。 din 信号は UFIX_s_0 型に
する必要があ り ます。 s は各シンボルのビ ッ ト 幅です。
• sync : デコーダに data_in か ら のシンボルの処理をいつ開始する か伝え ます。 デコーダは、最初
に sync がアサー ト されるまで入力シンボルを消去し ます。 sync がアサート されたと きのシン
ボルが、デコーダで処理 さ れる最初の n シンボル ブロックの開始を表します。 sync 信号は、デ
コーダが別のコードのブロ ッ クを受信する準備ができるまで無視されます。 sync を駆動する
信号は、 ブール型にする必要があ り ます。
• reset : デコーダが非同期に リ セ ッ ト さ れます。 reset を駆動する信号は、 ブール型にする必要が
あります。
メモ : reset は、 デコーダがコー ド シンボルをデコード し始める前に少なく と も 1 サンプル周
期間 High にする必要があ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 285
リリース 9.2.00 2007 年 8 月
R

R
• erase : din に現在あ る信号を erasure と し て処理する かど う かを指定し ます。 erase を駆動する
信号は、 ブール型にする必要があ り ます。
• n_in : n_in は各ブ ロ ッ ク の開始時にサンプ リ ング されます。 新しいブロ ッ クの長さ n_block は
サンプ リ ングされた n_in に設定し ます。 n_in 信号は UFIX_s_0 型にする必要があ り ます。s は
各シンボルのビ ッ ト 幅です。
• rst : デコーダが同期にリセッ ト されます。 このポートは、[Provide synchronous reset port] をオ
ンにする と ブ ロ ッ ク に追加さ れます。 rst を駆動する信号は、 ブール型にする必要があ り ます。
• en : デコーダの イ ネーブル信号を伝達し ます。 en を駆動する信号は、 ブール型にする必要があ
ります。
• data_out : デコード された情報シンボルとパリ ティ シンボルが出力されます。 data_out のデー
タ型は data_in と同じです。
• blk_strt : data_out にブ ロ ッ ク の最初のシンボルが出力 さ れる と 、 1 にな り ます。 blk_strt から
は、 UFIX_1_0 型の信号が出力 さ れます。
• blk_end : data_out にブ ロ ッ ク の最後のシンボルが出力さ れる と 、 0 にな り ます。 blk_end から
は、 UFIX_1_0 型の信号が出力 さ れます。
• err_found : data_out にブ ロ ッ ク の最後のシンボルが出力さ れた と き の値にな り ます。 デコーダ
でエ ラ ーが検出 さ れ、 デコー ド 中に消去 さ れる と 、 値は 1 にな り ます。 err_found の値は、 必
ず UFIX_1_0 型にし ます。
• err_cnt : data_out にブ ロ ッ ク の最後のシンボルが出力さ れた と き の値にな り ます。 値は、 訂正
されたエラーの数になり ます。err_cnt は、 UFIX_b_0 型にする必要があ り ます。 b は n-k を表
すのに必要なビ ッ ト 数です。
• fail : dout にブ ロ ッ ク の最後のシンボルが出力さ れた と き の値にな り ます。 デコーダが情報シ
ンボルを復元で き なかった場合は 1 に、 それ以外の場合は 0 にな り ます。 fail は、 UFIX_1_0
型にする必要があ り ます。
• ready : デコーダが data_in 入力をサンプリングできるようになると 1 に、 それ以外の場合は 0
にな り ます。 ready は、 UFIX_1_0 型にする必要があ り ます。
• rffd : デコーダが data_in 入力の コー ド ブロックの最初のシンボルをサンプリングできるよう
になる と 1 に、それ以外の場合は 0 にな り ます。rffd は、UFIX_1_0 型にする必要があ り ます。
• data_del : デコード されたシンボルは data_out に出力され、 デコード されていないシンボルは
data_del に出力されます。 data_del のデータ型は data_in と同じです。
• erase_cnt : 消去デコー ド が イ ネーブルになっ てい る と き のみ使用で き ます。 dout にブロ ッ クの
最後のシンボルが出力さ れた と き の値にな り ます。 値は、 消去された数にな り ます。 erase_cnt
は、 UFIX_b_0 型にする必要があ り ます。 b は n-k を表すのに必要なビ ッ ト 数です。
ブロック インターフェイス
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Code specification] : 次の中から RS Decoder のタイプを指定します。
♦ [Custom] : ブロッ ク パ ラ メ ータ をすべて設定で き ます。
286 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

RS Decoder v6_0
♦ [ATSC] : ATSC (Advanced Television Systems Committee) 規格の短縮さ れた RS コード
(207, 187) をインプリ メント します。
♦ [CCSDS] : CCSDS (Consultative Committee for Space Data Systems) 規格の短縮さ れた
RS コード (255, 223) をインプリ メント します。
♦ [DVB] : DVB (Digital Video Broadcasting) 規格の短縮さ れた RS コード (204, 188) をイ
ンプ リ メ ン ト します。
♦ [IESS-308 (126)] : IESS-308 (INTELSAT Earth Station Standard) 規格の短縮さ れた RS
コード (126, 112) をインプリ メント します。
♦ [IESS-308 (194)] : IESS-308 規格の短縮された RS コード (194, 178) をインプリ メント し
ます。
♦ [IESS-308 (208)] : IESS-308 規格の短縮された RS コード (208, 192) をインプリ メント し
ます。
♦ [IESS-308 (219)] : IESS-308 規格の短縮された RS コード (219, 201) をインプリ メント し
ます。
♦ [IESS-308 (225)] : IESS-308 規格の短縮された RS コード (225, 205) をインプリ メント し
ます。
♦ [IEEE-802.16d] : IEEE-802.16d 規格の RS コード (255, 239) すべてを イ ンプ リ メ ン ト し
ます。
• [Number of channels] : エン コーダで処理される時分割多重チ ャ ネルの数を指定し ます。 エン
コーダでは、 最大で 128 チャネルまでがサポー ト されます。
• [Clocks per symbol] : 入力データ シンボルご と に使用する サンプル周期数を指定し ます。 この
値を増加する と、 プロセス遅延が削減され、 コード ワードの連続デコードがサポート されま
す。 入力データ には、 指定し た ク ロ ッ ク シンボル数が保持されます。
• [Provide erase port] : オンにする と、 ブロ ッ クに erase 入力が追加さ れます。
• [Provide variable block length port (n_in)] : オンにする と 、ブロ ッ ク に n_in 入力が追加さ れま す。
• [Provide original delayed data port (data_del)] : オンにする と、 ブロ ッ クに data_del 出力が追
加されます。
• [Symbol width] : コードのシンボルの幅をビッ ト で示します。 エンコーダでサポート される幅
は、 3 ~ 12 までです。
• [Number of symbols per code block (n)] : エン コーダが出力する シンボルをブ ロ ッ ク 数で示し
ます。 使用で き る値は、 3 ~ 2 S -1 で、 s はシンボル幅です。
• [Number of information symbols per code block (k)] : 各ブロ ッ ク に含まれる情報シンボルの数
を示します。 使用可能な値は、 max(n - 256, 1) ~ n - 2 です。
• [Field polynomial] : 多項式を指定し ます。 こ の多項式か ら シンボル フィールドが決まります。
値は、 最初のエレ メ ン ト が最高次元の項、 最後のエレ メ ン ト が定数の係数を示す 2 進数の配列
として指定します。 こ の多項式は、 プ リ ミ テ ィ ブにする必要があ り ます。 値が 0 の場合は、 デ
フ ォル ト の多項式が使用されます。 次の表は、 デフ ォル ト の多項式を示し ています。
シ ンボル幅 デフ ォル ト の多項式 配列
3 x3 + x + 1 [1 0 1 1]
4 x 4 + x + 1 [1 0 0 1 1]
5 x 5 + x2 + 1 [1 0 0 0 1 1]
System Generator for DSP リファレンス ガイド japan.xilinx.com 287
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R

System
Generator
ブロック
RS Decoder
v6_0
R
シ ンボル幅 デフ ォル ト の多項式 配列
6 x 6 + x + 1 [1 0 0 0 0 1 1]
7 x 7 + x 3 + 1 [1 0 0 0 1 0 0 1]
8 x 8 + x 4 + x 3 + x 2 + 1 [1 0 0 0 1 1 1 0 1]
9 x 9 + x 4 + 1 [1 0 0 0 0 1 0 0 0 1]
10 x 10 + x 3 + 1 [1 0 0 0 0 0 0 1 0 0 1]
11 x 11 + x 2 + 1 [1 0 0 0 0 0 0 0 0 1 0 1]
12 x 12 + x 6 + x 4 + x + 1 [1 0 0 0 0 0 1 0 1 0 0 1 1]
• [Generator start] : 生成多項式の最初のルー ト r を指定し ます。 生成多項式 g(x) は、次のよ う に
計算されます。
α は、 シンボル フィールドのプリ ミティブ エレ メ ン ト です。 ス ケール係数は次のパ ラ メ ータ で指定
します。
• [Scaling factor for generator polynomial] : 上記の式では h で記述される部分で、 コード のス
ケール係数を指定し ます。 通常、 h は 1 ですが、 2 S - 1 の値まで設定で き ます。 s はシンボル幅
です。 この値を指定しないと α h がプ リ ミ テ ィ ブにな り ません。 h は 2 S - 1 と互いに素な数にす
る必要があ り ます。
• [Memory type] : [Automatic]、 [Block RAM]、 [Distributed memory] のいずれかを選択で き ま
す。
• [Optimization] : エリ アと スピードのどちらを優先させるか選択します。
• [Self recovering state machine] : オンにする と、 不正なステート になったと きにブロ ッ クが同
期で リ セ ッ ト されます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE RS Decoder コアが使用されます。
ザイ リンクス
LogiCORE
RS Decoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
こ の コ アにはラ イ セン スが必要です。 購入は、 次のザ イ リ ン ク ス Web サイ トからできます。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=DO-DI-RSD.
288 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V6.0 • • • • •

RS Encoder v5_0
RS Encoder v5_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号 (ECC) で、 デ
ジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ ケーシ ョ ンに使用さ れて
います。
このコードは、デジタル ス トレージ デバ イ ス、 ワ イ ヤレ ス/モバイ ル通信、 デジ
タル ビデオ放送などの多 く のシ ス テムでエ ラーを訂正する ために使用さ れま
す。
RS Encoder では、 集まったデータ ブ ロ ッ ク に冗長シンボルが追加さ れ、 転送中
のエラーが訂正されます。 エ ラ ーの原因は、 ノ イ ズやイ ン ターフ ェ イ ス、 CD の
傷など さ まざまです。 RS Decoder は、 エ ラーを修正し、 元のデータ を復元し よ う と し ます。 エラー
の数 と タ イ プは、 コー ド の特性に よ っ て訂正する こ と がで き ます。
次の図は、 典型的なシ ス テム を示し ています。
Reed-Solomon コードは、BCH (Bose-Chaudhuri-Hocquenghem) コード、つま り線形ブロ ッ ク コー
ドです。 たとえば、 線形コード (n, k) は、 有限フ ィ ール ド の n 次元ベク タ空間の k 次元部分空間を
表します。 こ のフ ィ ール ド のエレ メ ン ト は、「シンボル」 と 呼ばれます。 Reed-Solomon コードでは、
通常 n は 2 S -1 で、 s は各シンボルのビ ッ ト 幅です。 コー ド が短縮される と 、 n の値は小さ く な り ま
す。 エンコーダは、 全コード も短縮されたコード も処理します。
エンコーダは、n-k パリティ シンボルを追加する こ と で、 長さ k の情報ブロ ッ ク から長さ n のコー
ド ブロッ クを構築します。
Reed-Solomon コー ド は、 フ ィ ール ド 多項式 と 生成多項式で指定さ れます。 フ ィ ール ド 多項式はシ
ンボル フ ィ ール ド を構築する ために、 生成多項式はパ リ テ ィ シンボルを計算する ために使用さ れ
ます。 エン コーダでは、 ど ち ら の多項式 も コ ン フ ィ ギ ュ レーシ ョ ンで き ます。 生成多項式は、 次の
ようになります。
α は、 n + 1 個のエレ メ ン ト を含む有限フ ィ ール ド のプ リ ミ テ ィ ブ エレ メン トです。
ブロック インターフェイス
ザイ リンクスの RS Encoder ブロッ クには、data_in、 bypass、 start という入力ポート と、data_out、
info という出力ポート が含まれます。 また、 n_in、 r_in、 nd、 rst、 en というオプションの入力ポー
トと、 rdy、 rfd、 rffd という オプシ ョ ンの出力ポート も含まれます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 289
リリース 9.2.00 2007 年 8 月
R

R
次に、 こ れ ら のポー ト について説明し ます。
ブロック パラ メータ
• data_in : エンコードする n 個のシンボルのブ ロ ッ ク が入力さ れます。 各ブ ロ ッ ク には、 情報シ
ンボル k と その後の未解釈のフ ィ ルタ シンボル n - k で形成されます。 din 信号は UFIX_s_0
型にする必要があ り ます。 s は各シンボルのビ ッ ト 幅です。
• [start] : エンコーダに din か ら のシンボルの処理をいつ開始する か伝え ます。 エンコーダは、最
初に start がアサー ト されるまで入力シンボルを消去し ます。 start がアサー ト されたと きのシ
ンボルが、エン コーダで処理さ れる最初の n シンボル ブロックの開始を表します。 start が 1 サ
ンプル周期よ り も長い間アサー ト される と、最後の周期の値がブロ ッ クの始めに使用されます。
start 信号は、 bypass が同時にアサート されると無視されます。 start を駆動する信号は、 ブール
型にする必要があ り ます。
• [bypass] : bypass がアサート される と、 4 サンプル周期 (CCSDS の場合は 6 サンプル周期) の
遅延が追加され、 din の値が変更されずにそのま ま dout に出力されます。 bypass 信号は、 エン
コーダのステート に影響を与えません。 bypass を駆動する信号は、 ブール型にする必要があ り
ます。
• n_in : n_in は各ブ ロ ッ ク の開始時にサンプ リ ング されます。 新しいブロ ッ クの長さ n_block は
サンプ リ ングされた n_in に設定し ます。 n_in 信号は UFIX_s_0 型にする必要があ り ます。s は
各シンボルのビ ッ ト 幅です。
• r_in : r_in は各ブ ロ ッ ク の開始時にサンプ リ ング されます。 新しいブロ ッ クの長さ r_block は
サンプ リ ングされた r_in に設定し ます。 r_in 信号は UFIX_p_0 型にする必要があ り ます。p は
デフォル ト のコード ワードでパリ テ ィ ビッ ト (n - k) を表すのに必要なビ ッ ト 数です。
• nd : 各 data_in シンボルがパリティ シンボルを処理する ための情報シンボルの一部であ る こ と
を示します。 nd を駆動する信号は、 ブール型にする必要があ り ます。
• rst : reset 信号を転送し ます。 rst を駆動する信号は、 ブール型にする必要があ り ます。
• en : reset 信号を転送し ます。 en を駆動する信号は、 ブール型にする必要があ り ます。
• data_out : n 個のシンボルを含むブロ ッ ク を出力し ます。 シンボルは、 data_in か ら読み出さ れ
た情報シンボル k がエン コード されたものです。 data_out のデータ型は data_in と同じです。
• info : data_out の値が情報シンボルの場合は 1 に、 パ リ テ ィ シンボルの場合は 0 にな り ます。
info は、 UFIX_1_0 型にする必要があ り ます。
• rdy : data_out の各シンボルが有効か無効かを示し ます。rdy は UFIX_1_0 型にする必要があ り
ます。
• rfd : エン コーダが情報シンボルを入出力する と 1 に、 パ リ テ ィ シンボルを入出力する と 0 に
なります。rfd は、 UFIX_1_0 型にする必要があ り ます。
• rffd : エンコーダが新しい start パルス を受信で き る よ う にな る と 1 にな り ます。 rffd は、
UFIX_1_0 型にする必要があ り ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Code specification] : 次のいずれかか ら エン コーダの タ イ プを指定し ます。
♦ [Custom] : ブロッ ク パ ラ メ ータ をすべて設定で き ます。
♦ [ATSC] : ATSC (Advanced Television Systems Committee) 規格の短縮さ れた RS コード
(207, 187) をインプリ メント します。
290 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

RS Encoder v5_0
♦ [CCSDS] : CCSDS (Consultative Committee for Space Data Systems) 規格の短縮さ れた
RS コード (255, 223) をインプリ メント します。
♦ [DVB] : DVB (Digital Video Broadcasting) 規格の短縮さ れた RS コード (204, 188) をイ
ンプ リ メ ン ト します。
♦ [IESS-308 (126)] : IESS-308 (INTELSAT Earth Station Standard) 規格の短縮さ れた RS
コード (126, 112) をインプリ メント します。
♦ [IESS-308 (194)] : IESS-308 規格の短縮された RS コード (194, 178) をインプリ メント し
ます。
♦ [IESS-308 (208)] : IESS-308 規格の短縮された RS コード (208, 192) をインプリ メント し
ます。
♦ [IESS-308 (219)] : IESS-308 規格の短縮された RS コード (219, 201) をインプリ メント し
ます。
♦ [IESS-308 (225)] : IESS-308 規格の短縮された RS コード (225, 205) をインプリ メント し
ます。
♦ [ITU-J.83 Annex B] : ITU-J.83 Annex B 規格の拡張された RS コード (128, 122) をインプ
リメントします。
• [Number of channels] : エン コーダで処理される時分割多重チ ャ ネルの数を指定し ます。 エン
コーダでは、 最大で 128 チャネルまでがサポー ト されます。
• [Provide variable number of check symbols (r_in)] : オンにする と、ブロ ッ クに r_in および n_in
入力が追加されます。
• [Provide variable block length port (n_in)] : オンにする と 、ブロ ッ ク に n_in 入力が追加さ れま す。
• [Provide new data port (nd)] : オンにする と、 ブロ ッ クに nd 入力が追加されます。
• [Provide ready port (rdy)] : オンにする と、 ブロ ッ クに rdy 出力が追加されます。
• [Provide ready for data port (rfd)] : オンにする と、 ブロ ッ クに rfd 出力が追加されます。
• [Provide ready for first data port (rffd)] : オンにする と、 ブロ ッ クに rffd 出力が追加されます。
• [Symbol width] : コードのシンボルの幅をビッ ト で示します。 エンコーダでサポート される幅
は、 3 ~ 12 までです。
• [n (number of symbols per code block)] : エン コーダが出力する シンボルをブ ロ ッ ク 数で示し
ます。 使用で き る値は、 3 ~ 2 S -1 で、 s はシンボル幅です。
• [k (number of information symbols per code block)] : 各ブロ ッ ク に含まれる情報シンボルの数
を示します。 使用可能な値は、 max(n - 256, 1) ~ n - 2 です。
• [Field polynomial] : 多項式を指定し ます。 こ の多項式か ら シンボル フィールドが決まります。
値は、 最初のエレ メ ン ト が最高次元の項、 最後のエレ メ ン ト が定数の係数を示す 2 進数の配列
として指定します。 こ の多項式は、 プ リ ミ テ ィ ブにする必要があ り ます。 値が 0 の場合は、 デ
フ ォル ト の多項式が使用されます。 次の表は、 デフ ォル ト の多項式を示し ています。
シ ンボル幅 デフ ォル ト の多項式 配列
3 x3 + x + 1 [1 0 1 1]
4 x 4 + x + 1 [1 0 0 1 1]
5 x 5 + x2 + 1 [1 0 0 0 1 1]
6 x 6 + x + 1 [1 0 0 0 0 1 1]
System Generator for DSP リファレンス ガイド japan.xilinx.com 291
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
R
シ ンボル幅 デフ ォル ト の多項式 配列
7 x 7 + x 3 + 1 [1 0 0 0 1 0 0 1]
8 x 8 + x 4 + x 3 + x 2 + 1 [1 0 0 0 1 1 1 0 1]
9 x 9 + x 4 + 1 [1 0 0 0 0 1 0 0 0 1]
10 x 10 + x 3 + 1 [1 0 0 0 0 0 0 1 0 0 1]
11 x 11 + x 2 + 1 [1 0 0 0 0 0 0 0 0 1 0 1]
12 x 12 + x 6 + x 4 + x + 1 [1 0 0 0 0 0 1 0 1 0 0 1 1]
• [Generator start] : 生成多項式の最初のルー ト r を指定し ます。 生成多項式 g(x) は、次のよ う に
計算されます。
• α は、シンボル フィールドのプリミティブ エ レ メ ン ト です。 ス ケール係数 h は次のパラ メ ータ
で指定し ます。
• [Scaling factor for generator polynomial] : コー ド のス ケール係数を指定し ます。 通常、 h は 1
ですが、 2S - 1 の値まで設定で き ます。 s はシンボル幅です。 この値を指定しないと αh がプ リ
ミティブにならないので、h は 2S - 1 と 互いに素な数にする必要があ り ます。
• [Memory style] : [Automatic]、 [Block RAM]、 [Distributed memory] のいずれかを選択で き ま
す。 このオプションは、 CCSDS コー ド の場合にのみ選択で き ます。
• [Check Symbol Generator] : エ リ ア と 柔軟性のどち ら を優先し て最適化する か選択し ます。 こ
のオプシ ョ ンは、エン コーダにさ まざまな数のチェ ッ ク シンボルが入力さ れた場合にのみ選択
できます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE RS Encoder コアが使用されます。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
こ の コ アにはラ イ セン スが必要です。 購入は、 次のザ イ リ ン ク ス Web サイ トからできます。
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II、
II Pro
RS Encoder v5_0 RS Encoder V5.0 • • • • •
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RS Encoder v6_0
RS Encoder v6_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
Reed-Solomon (RS) コードは、 ブロ ッ ク ベースの誤 り 訂正符号 (ECC) で、 デ
ジ タル通信およびス ト レージ分野の さ ま ざ ま なアプ リ ケーシ ョ ンに使用さ れて
います。
このコードは、デジタル ス トレージ デバ イ ス、 ワ イ ヤレ ス/モバイ ル通信、 デジ
タル ビデオ放送などの多 く のシ ス テムでエ ラーを訂正する ために使用さ れま
す。
RS Encoder では、 集まったデータ ブ ロ ッ ク に冗長シンボルが追加さ れ、 転送中
のエラーが訂正されます。 エ ラ ーの原因は、 ノ イ ズやイ ン ターフ ェ イ ス、 CD の
傷など さ まざまです。 RS Decoder は、 エ ラーを修正し、 元のデータ を復元し よ う と し ます。 エラー
の数 と タ イ プは、 コー ド の特性に よ っ て訂正する こ と がで き ます。
次の図は、 典型的なシ ス テム を示し ています。
Reed-Solomon コードは、BCH (Bose-Chaudhuri-Hocquenghem) コード、つま り線形ブロ ッ ク コー
ドです。 たとえば、 線形コード (n, k) は、 有限フ ィ ール ド の n 次元ベク タ空間の k 次元部分空間を
表します。 こ のフ ィ ール ド のエレ メ ン ト は、「シンボル」 と 呼ばれます。 Reed-Solomon コードでは、
通常 n は 2 S -1 で、 s は各シンボルのビ ッ ト 幅です。 コー ド が短縮される と 、 n の値は小さ く な り ま
す。 エンコーダは、 全コード も短縮されたコード も処理します。
エンコーダは、n-k パリティ シンボルを追加する こ と で、 長さ k の情報ブロ ッ ク から長さ n のコー
ド ブロッ クを構築します。
Reed-Solomon コー ド は、 フ ィ ール ド 多項式 と 生成多項式で指定さ れます。 フ ィ ール ド 多項式はシ
ンボル フ ィ ール ド を構築する ために、 生成多項式はパ リ テ ィ シンボルを計算する ために使用さ れ
ます。 エン コーダでは、 ど ち ら の多項式 も コ ン フ ィ ギ ュ レーシ ョ ンで き ます。 生成多項式は、 次の
ようになります。
α は、 n + 1 個のエレ メ ン ト を含む有限フ ィ ール ド のプ リ ミ テ ィ ブ エレ メン トです。
ブロック インターフェイス
ザイ リンクスの RS Encoder ブロッ クには、data_in、 bypass、 start という入力ポート と、data_out、
info という出力ポート が含まれます。 また、 n_in、 r_in、 nd、 rst、 en というオプションの入力ポー
トと、 rdy、 rfd、 rffd という オプシ ョ ンの出力ポート も含まれます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 293
リリース 9.2.00 2007 年 8 月
R

R
次に、 こ れ ら のポー ト について説明し ます。
ブロック パラ メータ
• data_in : エンコードする n 個のシンボルのブ ロ ッ ク が入力さ れます。 ブ ロ ッ ク は、 情報シンボ
ル k と その後の未解釈のフ ィ ル タ シンボル n - k 形成 さ れます。 din 信号は UFIX_s_0 型にす
る必要があ り ます。 s は各シンボルのビ ッ ト 幅です。
• [start] : エンコーダに din か ら のシンボルの処理をいつ開始する か伝え ます。 エンコーダは、最
初に start がアサー ト されるまで入力シンボルを消去し ます。 start がアサー ト されたと きのシ
ンボルが、エン コーダで処理さ れる最初の n シンボル ブロックの開始を表します。 start が 1 サ
ンプル周期よ り も長い間アサー ト される と、最後の周期の値がブロ ッ クの始めに使用されます。
start 信号は、 bypass が同時にアサート されると無視されます。 start を駆動する信号は、 ブール
型にする必要があ り ます。
• [bypass] : bypass がアサート される と、 4 サンプル周期 (CCSDS の場合は 6 サンプル周期) の
遅延が追加され、 din の値が変更されずにそのま ま dout に出力されます。 bypass 信号は、 エン
コーダのステート に影響を与えません。 bypass を駆動する信号は、 ブール型にする必要があ り
ます。
• n_in : r_in は各ブ ロ ッ ク の開始時にサンプ リ ング されます。 新しいブロッ クの長さ n_block は
サンプ リ ングされた n_in に設定し ます。 n_in 信号は UFIX_s_0 型にする必要があ り ます。s は
各シンボルのビ ッ ト 幅です。
• r_in : r_in は各ブ ロ ッ ク の開始時にサンプ リ ング されます。 新しいブロ ッ クの長さ r_block は
サンプ リ ングされた r_in に設定し ます。 r_in 信号は UFIX_p_0 型にする必要があ り ます。p は
デフォル ト のコード ワードでパリ テ ィ ビッ ト (n - k) を表すのに必要なビ ッ ト 数です。
• nd : 各 data_in シンボルがパリティ シンボルを処理する ための情報シンボルの一部であ る こ と
を示します。 nd を駆動する信号は、 ブール型にする必要があ り ます。
• rst : reset 信号を転送し ます。 rst を駆動する信号は、 ブール型にする必要があ り ます。
• en : reset 信号を転送し ます。 en を駆動する信号は、 ブール型にする必要があ り ます。
• data_out : n 個のシンボルを含むブロ ッ ク を出力し ます。 シンボルは、 data_in か ら読み出さ れ
た情報シンボル k がエン コード されたものです。 data_out のデータ型は data_in と同じです。
• info : data_out の値が情報シンボルの場合は 1 に、 パ リ テ ィ シンボルの場合は 0 にな り ます。
info は、 UFIX_1_0 型にする必要があ り ます。
• rdy : data_out の各シンボルが有効か無効かを示し ます。rdy は UFIX_1_0 型にする必要があ り
ます。
• rfd : エン コーダが情報シンボルを入出力する と 1 に、 パ リ テ ィ シンボルを入出力する と 0 に
なります。rfd は、 UFIX_1_0 型にする必要があ り ます。
• rffd : エンコーダが新しい start パルス を受信で き る よ う にな る と 1 にな り ます。 rffd は、
UFIX_1_0 型にする必要があ り ます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Code specification] : 次のいずれかか ら エン コーダの タ イ プを指定し ます。
♦ [Custom] : ブロッ ク パ ラ メ ータ をすべて設定で き ます。
♦ [ATSC] : ATSC (Advanced Television Systems Committee) 規格の短縮さ れた RS コード
(207, 187) をインプリ メント します。
294 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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RS Encoder v6_0
♦ [CCSDS] : CCSDS (Consultative Committee for Space Data Systems) 規格の短縮さ れた
RS コード (255, 223) をインプリ メント します。
♦ [DVB] : DVB (Digital Video Broadcasting) 規格の短縮さ れた RS コード (204, 188) をイ
ンプ リ メ ン ト します。
♦ [IESS-308 (126)] : IESS-308 (INTELSAT Earth Station Standard) 規格の短縮さ れた RS
コード (126, 112) をインプリ メント します。
♦ [IESS-308 (194)] : IESS-308 規格の短縮された RS コード (194, 178) をインプリ メント し
ます。
♦ [IESS-308 (208)] : IESS-308 規格の短縮された RS コード (208, 192) をインプリ メント し
ます。
♦ [IESS-308 (219)] : IESS-308 規格の短縮された RS コード (219, 201) をインプリ メント し
ます。
♦ [IESS-308 (225)] : IESS-308 規格の短縮された RS コード (225, 205) をインプリ メント し
ます。
♦ [ITU-J.83 Annex B] : ITU-J.83 Annex B 規格の拡張された RS コード (128, 122) をインプ
リメントします。
• [Number of channels] : エン コーダで処理される時分割多重チ ャ ネルの数を指定し ます。 エン
コーダでは、 最大で 128 チャネルまでがサポー ト されます。
• [Provide variable number of check symbols (r_in)] : オンにする と、ブロ ッ クに r_in および n_in
入力が追加されます。
• [Provide variable block length port (n_in)] : オンにする と 、ブロ ッ ク に n_in 入力が追加さ れま す。
• [Provide new data port (nd)] : オンにする と、 ブロ ッ クに nd 入力が追加されます。
• [Provide ready port (rdy)] : オンにする と、 ブロ ッ クに rdy 出力が追加されます。
• [Provide ready for data port (rfd)] : オンにする と、 ブロ ッ クに rfd 出力が追加されます。
• [Provide ready for first data port (rffd)] : オンにする と、 ブロ ッ クに rffd 出力が追加されます。
• [Symbol width] : コードのシンボルの幅をビッ ト で示します。 エンコーダでサポート される幅
は、 3 ~ 12 までです。
• [n (number of symbols per code block)] : エン コーダが出力する シンボルをブ ロ ッ ク 数で示し
ます。 使用で き る値は、 3 ~ 2 S -1 で、 s はシンボル幅です。
• [k (number of information symbols per code block)] : 各ブロ ッ ク に含まれる情報シンボルの数
を示します。 使用可能な値は、 max(n - 256, 1) ~ n - 2 です。
• [Field polynomial] : 多項式を指定し ます。 こ の多項式か ら シンボル フィールドが決まります。
値は、 最初のエレ メ ン ト が最高次元の項、 最後のエレ メ ン ト が定数の係数を示す 2 進数の配列
として指定します。 こ の多項式は、 プ リ ミ テ ィ ブにする必要があ り ます。 値が 0 の場合は、 デ
フ ォル ト の多項式が使用されます。 次の表は、 デフ ォル ト の多項式を示し ています。
シ ンボル幅 デフ ォル ト の多項式 配列
3 x3 + x + 1 [1 0 1 1]
4 x 4 + x + 1 [1 0 0 1 1]
5 x 5 + x2 + 1 [1 0 0 0 1 1]
6 x 6 + x + 1 [1 0 0 0 0 1 1]
System Generator for DSP リファレンス ガイド japan.xilinx.com 295
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R

System
Generator
ブロック
R
シ ンボル幅 デフ ォル ト の多項式 配列
7 x 7 + x 3 + 1 [1 0 0 0 1 0 0 1]
8 x 8 + x 4 + x 3 + x 2 + 1 [1 0 0 0 1 1 1 0 1]
9 x 9 + x 4 + 1 [1 0 0 0 0 1 0 0 0 1]
10 x 10 + x 3 + 1 [1 0 0 0 0 0 0 1 0 0 1]
11 x 11 + x 2 + 1 [1 0 0 0 0 0 0 0 0 1 0 1]
12 x 12 + x 6 + x 4 + x + 1 [1 0 0 0 0 0 1 0 1 0 0 1 1]
• [Generator start] : 生成多項式の最初のルー ト r を指定し ます。 生成多項式 g(x) は、次のよ う に
計算されます。
• α は、シンボル フィールドのプリミティブ エ レ メ ン ト です。 ス ケール係数 h は次のパラ メ ータ
で指定し ます。
• [Scaling factor for generator polynomial] : コー ド のス ケール係数を指定し ます。 通常、 h は 1
ですが、 2S - 1 の値まで設定で き ます。 s はシンボル幅です。 この値を指定しないと αh がプ リ
ミティブにならないので、h は 2S - 1 と 互いに素な数にする必要があ り ます。
• [Memory style] : [Automatic]、 [Block RAM]、 [Distributed memory] のいずれかを選択で き ま
す。 このオプションは、 CCSDS コー ド の場合にのみ選択で き ます。
• [Check Symbol Generator] : エ リ ア と 柔軟性のどち ら を優先し て最適化する か選択し ます。 こ
のオプシ ョ ンは、エン コーダにさ まざまな数のチェ ッ ク シンボルが入力さ れた場合にのみ選択
できます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE RS Encoder コアが使用されます。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
こ の コ アにはラ イ セン スが必要です。 購入は、 次のザ イ リ ン ク ス Web サイ トからできます。
http://japan.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=DO-DI-RSE.
296 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
RS Encoder v6_0 RS Encoder V6.0 • • • •

Sample Time
Sample Time
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
Sample Time ブ ロ ッ ク では、 標準化された入力値のサンプル周期がレ ポー ト さ れま
す。 標準化さ れたサンプル周期は、 Simulink の絶対サンプル周期と は異な り ます。
ハー ド ウ ェ アでは、 定数 と し て イ ンプ リ メ ン ト さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 297
リリース 9.2.00 2007 年 8 月
R

Scale
R
このブロックは、[Xilinx Blockset] の [Data Types]、 [Math]、 [Index] ライブラリにリストされてい
ます。
ブロック パラ メータ
ザイ リ ンクスの Scale ブロックでは、 入力が 2 のべき乗でス ケール変換されます。 べ
き乗の値は、 正にでも負にでもできます。 このブロックには、 入力が 1 つ と 出力が 1
つあ り ます。 ス ケール変換では、 コ ンテナ内のビ ッ ト を変更せずに 2 進小数点の位置
が移動されます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
ブ ロ ッ ク に特有のパ ラ メ ータは、 ス ケール係数を指定する [Scale factor s] だけで、 正または負の整
数を指定で き ます。 ブロッ クの出力は i*2^k にな り ます。i は入力値、k はスケール係数を示します。
ス ケール変換をする と 、 2 進小数点の位置が移動し、 ハー ド ウ ェ アで コ ス ト がかか ら な く な り ます
(ただし、 シフ ト によ り、 ロジッ クが追加される こ とがあ り ます)。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE は使用 されません。
298 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Serial to Parallel
Serial to Parallel
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Data Types]、 [Index] ライブラリにリス
トされています。
Serial to Parallel ブ ロ ッ ク では、 連続し て入力されたデータ が指定し た倍数のサ イ
ズの出力 1 つにま と められて、 出力されます。 こ の連続入力は、 最上位ワー ド ま た
は最下位ワー ド のいずれかを先頭に し た順序にな り ます。
次の波形図は、 こ のブ ロ ッ ク の動作を示し ています。
こ の例では、 入力幅 1、 出力幅 4 で、 ワード サイズが 1 ビ ッ ト の場合に、 最上位ワー ド か ら入力さ
れるよ うに設定されています。
ブロック インターフェイス
Serial to Parallel ブロッ クには、 入力が 1 つと出力が 1 つあ り ます。 入力ポー ト は、 どのサ イ ズに
でもできます。 出力ポー ト サイズは、ブロッ クのパラ メータ ダイアログ ボックスで指定できます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Input order] : 最下位ワー ド か最上位ワー ド のど ち ら を最初に入力する か指定し ます。
• [Arithmetic type] : 出力を符号付き か符号な し のいずれかに指定し ます。
• [Number of bits] : 出力幅は、 入力ビ ッ ト 数の倍数であ る必要があ り ます。
• [Binary point] : 出力の 2 進小数点の位置を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
入力ビ ッ ト 数で出力ビ ッ ト 数が割れない場合は、 エ ラー メ ッ セージが表示されます。 このブロック
の最小レ イ テンシは 0 です。
System Generator for DSP リファレンス ガイド japan.xilinx.com 299
リリース 9.2.00 2007 年 8 月
R

R
Shared Memory
このブロックは、[Xilinx Blockset] の [Shared Memory] および [Index] ライブラリにリストされて
います。
ザイ リ ンクスの Shared Memory ブロッ クは、 複数のデザインや
1 つのデザイ ンの選択し た箇所で共有でき る ラ ンダム アクセス
メモリ (RAM) をインプリ メント します。
Shared Memory ブロックは、 その名前で識別されます。 図の
Shared Memory ブロッ クには、 Bar と い う 名前が付いています。
この Bar のイ ン ス タ ン ス同士は、 同じ モデル内にあろ う が、 別の
モデルにあろ う が、MATLAB の別のイ ン ス タ ン スであって も、同
じメモリ空間を共有します。 System Generator のハード ウ ェア協調シ ミ ュ レーシ ョ ン インター
フェイスでは、 Shared Memory ブロックを FPGA ハー ド ウ ェ アに コ ンパ イ ル し、 協調シ ミ ュ レー
ションできます。 これらのインターフェイスによ り、 ハードウェア ベースの共有 メ モ リ リソース
を、 ホ ス ト PC の共通ア ド レ ス空間にマ ッ プする こ と が可能です。 Shared Memory を System
Generator 協調シ ミ ュ レーシ ョ ン ハー ド ウ ェ アで使用する と 、 ホ ス ト PC と FPGA 間でデータ を高
速に転送で き、 リ アルタ イ ム ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン機能が強化されます。
9.2 リ リ ースからは、 同じ名前の Shared Memory ブ ロ ッ ク同士がペアにな り 、 ネ ッ ト リ ス ト では 1
つの BRAM ベースの Dual Port RAM ブロッ クになっています。 Shared Memory ブロックがペア
になっ ていない場合は、ブ ロ ッ ク の入力ポー ト および出力ポー ト は System Generator デザイ ンの最
上位に配置 さ れます。 ペアになったブロ ッ クはデザインのどの階層にでも配置でき ますが、 同じ名
前の Shared Memory ブロッ クが 2 つよ り多いと、 エラーになり ます。
以前のバージ ョ ン と の互換性を保持する には、MATLAB グローバル変数 xlSgSharedMemoryStitch
を off に設定し て く ださい。 これには、 MATLAB コマンド ラインに次のように入力します。
global xlSgSharedMemoryStitch;
xlSgSharedMemoryStitch = 'off';
ブロック インターフェイス
デフォル ト では、 Shared Memory ブロッ クには 3 つの入力 (addr、 din、 we) と、1 つの出力 (dout)
が含まれます。 Shared Memory ブロックへのアクセスは、[Access protection] を [Lockable] に設定
する と保護できます。 [Lockable] にする と、 入力ポー ト req と出力ポート grant の 2 つのポー ト が
追加されます。
addr は UFIX_N_0 型の信号で駆動する必要があ り ます。 こ の場合、N は ceil(log2(depth)) です。 メ
モリのワード サイズは、 コンパイル時に、 din ポー ト を駆動する信号のビ ッ ト 幅で決ま り ます。 書
き込みイネーブル (we) ポー ト が 1 で駆動される と、 din ポー ト の値が addr ポー ト で指定し た メ モ
リ アドレスに書き込まれます。
[Access protection] を [Lockable] に設定する と、 メ モ リ へのア ク セス制御に req ポー ト と grant
ポー ト が使用 さ れます。 読み出しや書き込みの前に、 まず req を 1 に設定し て リ ク エス ト をする必
要があ り ます。 grant が 1 になる と、 アクセス リ ク エ ス ト が許可さ れ、 読み出し または書き込みが
300 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Shared Memory
実行で き る よ う にな り ます。 次の図は、 req、 grant、 we ポー ト の関係を示し ています。 また、 この
図から、 メ モ リ へのア ク セスが許可される までブロ ッ ク出力がないこ と がわか り ます。
書き込み中の出力は、書き込みモー ド に よ っ て異な り ます。 we ポー ト が 0 の場合、出力ポー ト はア
ドレス ラ イ ンで指定し た ロ ケーシ ョ ンの値にな り ます。 書き込み中 (we がアサート されている間)、
入力データ ポートのデータはポートのアドレス入力で選択したメモリ ロケーションに格納されま
す。 書き込みサ イ ク ル中は、 データ出力ポー ト のビヘイ ビアは次のいずれかに設定で き ます。
• Read After Write
• Read Before Write
• No Read On Write
次の図では、 書き込みモー ド の詳細を示し ています。 次の図では、 メ モ リ の初期値は 5 に、 ア ド レ
ス ビッ トは 2 に指定されています。 [No read on write] モー ド を使用し た場合、 出力はア ド レ ス ラ
インの影響を受けず、 we が 0 の と き の最後の出力 と 同じにな り ます。 we が 1 の場合は、 次に we
が 1 になるまで dout が前の値を保持し ます。 図では、 dout は、 we が 1 に設定された 1 サイクル
後に addr の 2 の値を反映し ています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 301
リリース 9.2.00 2007 年 8 月
R

R
ほかの 2 つのモード にする と、 出力はア ド レ ス ラ イ ンで指定し た ロ ケーシ ョ ンか ら 取得さ れる の
で、 ロケーシ ョ ンの値が書き込まれます。 こ の場合、 出力は書き込み前の値 ([Read before write]
モード) にな り ます。
Virtex、Virtex-E、お よ び Spartan-II ファミ リでは、[Read after write] のみサポー ト されます。 Virtex-
II、 Virtex-II Pro、 Virtex-4、 Spartan-3 では、 すべてのモードがサポー ト されます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Shared memory name] : Shared Memory ブロッ クの名前を付けます。 同じ名前のメモ リはす
べて同じ物理的 メ モ リ を共有し ます。
• [Depth] : メモリ ブ ロ ッ ク の ワー ド 数を指定し ます。 ワード サイズは、din データ ポー ト のビ ッ
ト 幅か ら推論されます。
• [Ownership and initialization] : メモリが [Locally owned and initialized] か [Owned and
initialized elsewhere] かを指定します。 [Locally owned and initialized] の場合は、[Initial value
vector] が設定できるようになります。 [Locally owned and initialized] の場合、ブ ロ ッ ク で メ モ
リのインスタンスが作成され、 [Owned and initialized elsewhere] の場合、 ブロ ッ ク が既に作成
されたメモリ インスタンスに接続されます。 この結果、 シミ ュレーショ ン中に 2 つの Shared
302 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Shared Memory
Memory ブロッ クが 2 つの異な る モデルで使用される場合、[Locally owned and initialized] の
ブロ ッ ク を含むモデルが最初に開始される必要があ り ます。
• [Initial value vector] : 初期 メ モ リ コ ンテン ツ を指定し ます。 初期値ベク タ エレ メン トの容量
と精度は、 din を駆動するデータ サンプルの型か ら推論 さ れます。 ベクタ長が RAM よ りも大
き い場合、 こ のベク タ の後に続 く エレ メ ン ト は削除さ れます。 RAM がベ ク タ よ り も長い場合、
この RAM の後続ワード は 0 に設定されます。 初期値ベ ク タは、 RAM のデータ ポー ト din に
指定された精度に従ってサチュ レー ト されるか、 丸められます。
• [Access protection] : [Lockable] か [Unprotected] のいずれかを指定し ます。 保護な し の メ モ リ
にする と 、 読み出し ま たは書き込み中に制限はあ り ませんが、 ロックされると、ブロックはメ
モリにアクセスが許可 (grant) されたと きにのみ書き込めるよ うになり ます。 grant ポー ト から
1 が出力されると、 メモリへのアクセスが許可され、 書き込みリ クエス トが送られます。
• [Access mode] : メ モ リ をデザ イ ンでどの よ う に使用する か指定し ます。 [Read and write] をオ
ンにする と、ブロ ッ クには din ポー ト と dout ポー ト が付き ます。 [Read only] をオンにする と、
メ モ リ の読み出し ア ク セス用の dout ポー ト が付き、 [Write only] をオンにする と、 メモ リの書
き込みアクセス用の din ポー ト が付き ます。
• [Write mode] : メモリを [Read after write]、 [Read before write]、 または [No read on write] に
指定し ます。 これらのモードは、デバイスによって使用できるものとできないものがあり ます。
• [Memory access timeout (sec)] : メ モ リ がハー ド ウ ェ アで使用される場合に、リ ク エ ス ト に反応
する までの最大待機時間を指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
関連項目
このブロックでは、 ザイ リンクス LogiCORE Dual Port Block Memory コアが使用されます。
詳細は、 Shared Memory ブ ロ ッ ク の使用方法 と 詳細は、 次の説明を参照し て く だ さ い。
Multiple Subsystem Generator
共有レ ジ ス タ の協調シ ミ ュ レーシ ョ ン
System Generator for DSP リファレンス ガイド japan.xilinx.com 303
リリース 9.2.00 2007 年 8 月
R

R
Shared Memory Read
このブロックは、[Xilinx Blockset] の [Shared Memory] および [Index] ライブラリにリストされて
います。
ザイ リ ンクスの Shared Memory Read ブロッ クは、 ザイ リ ンクスの共有メモリ オ
ブジ ェ ク ト か らデータ を読み出すための高速イ ン ターフ ェ イ スです。 このブロッ
クでは、 FIFO オブジェ ク ト と ロ ッ ク可能な共有メ モ リ オブジェ ク ト の両方がサ
ポー ト されます。
リ ク エ ス ト さ れたデータは、共有 メ モ リ か ら読み出 さ れ、Simulink のス カ ラ 型、ベ
ク タ型、 マ ト リ ッ ク ス型の信号で出力ポー ト に読み込まれます。 ブ ロ ッ ク の下の括弧付き テキ ス ト
は、 こ のブロ ッ ク インターフェイスと共有されるメモリを示します。 ブロッ クに表示される深さ と
幅か ら、 共有 メ モ リ のサ イ ズがわか り ます。 こ れら の値は、 ブ ロ ッ ク が共有 メ モ リ オブジェ ク ト に
接続さ る と 、 ラ ン タ イ ム中にア ッ プデー ト さ れます。
Shared Memory Read ブ ロ ッ ク は、 シ ミ ュ レーシ ョ ン中に起動さ れ、 接続さ れた共有 メ モ リ オブ
ジェク ト と共に複数のト ランザクショ ンを実行します。 ブ ロ ッ ク が起動される周波数は、 [Sample
time] で設定し ます。 実行 さ れる ト ラ ンザ ク シ ョ ンは、 ブ ロ ッ ク が FIFO に接続されているか、 ロ ッ
ク 可能な共有 メ モ リ オブジェ ク ト に接続されているかによって異な り ます。
FIFO のトランザクション
共有 FIFO オブジェ ク ト の ト ラ ンザクシ ョ ンは、シ ミ ュ レーシ ョ ン サイ クル中に次の順序で発生し
ます。
• データ待機 : Shared Memory Read ブロックは、[Output dimensions] で指定したワード数が共
有 FIFO オブジ ェ ク ト で使用可能にな る のを待ち ます。 ワード数が 15 秒後も FIFO で使用可
能にな ら ない場合は、 時間切れにな り 、 シ ミ ュ レーシ ョ ンは停止さ れます。
• データ読み出し : 十分な ワー ド 数が使用可能にな る と 、 Shared Memory Read は共有 FIFO オ
ブジ ェ ク ト か らデータ を読み出し ます。
ロック可能なメモリのトランザクション
ロ ッ ク可能な メ モ リ の ト ラ ンザクシ ョ ンは、 シ ミ ュ レーシ ョ ン サイクル中に次の順序で発生しま
す。
• ロックの獲得 : ブ ロ ッ ク が共有 メ モ リ の コ ンテン ツ を読み出す前に、 共有 メ モ リ オブジェ ク ト
のロックを獲得する必要があり ます。 15 秒後も ロ ッ ク が獲得で き ない場合は、 時間切れにな
り、 シミュレーションは停止されます。
• データ読み出し : ロ ッ ク が獲得される と 、 Shared Memory Read ブロッ クは共有メモリ オブ
ジ ェ ク ト か らデータ を読み出し ます。
• ロックの解除 : Shared Memory Read ブロックは共有メモリ オブジ ェ ク ト か らデータ を読み出
すと、 ロックを解除します。
Shared Memory Read ブロ ッ ク は、 シ ミ ュ レーシ ョ ンでのみ使用され、 ネ ッ ト リ ス ト では無視され
ます。 Shared Memory Read ブロ ッ クは、 特に高スループ ッ ト 要件のあ るハー ド ウ ェ ア協調シ ミ ュ
レーシ ョ ン デザイ ンに使用されます。 詳細は、 ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を使用し た リ ア
ルタ イ ム信号処理を参照して く ださい。
304 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Shared Memory Read
ブロック パラ メータ
関連項目
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Shared memory name] : データ が読み出されるザ イ リ ン ク スの共有 メ モ リ オブジェ ク ト の名
前を指定で き ます。 こ の共有 メ モ リ は、 ほかで作成 さ れ、 初期化 さ れる共有 FIFO かロック可
能メモリにする必要があります (Shared Memory Read ブ ロ ッ ク は、 指定し た共有 メ モ リ オブ
ジェク ト を作成しません)。
• [Type] : ザイ リンクス共有 FIFO か ロ ッ ク 可能 メ モ リ オブジ ェ ク ト のど ち ら か ら読み出すか指
定します。
• [Sample time] : 共有 メ モ リ か ら読み出し を実行する頻度を指定し ます。
[Output Type] タブ
[Output Type] タブからは、 次のよ うなパラ メータを設定できます。
• [Data type] : Shared Memory Read ブロッ クで共有メモリのデータ ワードがどのよ うに解釈さ
れるかを指定し ます。 生成さ れるデータ型には、 Simulink のスカラ型、 ベクタ型、 マト リ ッ ク
ス型信号を選択できます。 サポー ト されるデータ型は、 int8、 uint8、 int16、 uint16、 int32、
uint32 です。 選択し たデータ型の幅は、 共有 メ モ リ オブジ ェ ク ト に格納さ れたデータ の幅 と 同
じ にする必要があ り ます。 たとえば、 共有メモリのデータ幅が 16 ビッ トの場合は、 int16 また
は uint16 を選択できます。
• [Output dimensions] : 使用可能な次元のサ イ ズを入力する こ と で、 共有 メ モ リ のデータ イ メー
ジがどの よ う に解釈 さ れる かを指定し ます。 ベク タ型出力の場合、 一次元 (N) を、 マ ト リック
ス型出力の場合、 2次元配列 [M, N] を指定する必要があ り ます。 M は行数、 N は列数を表し ま
す。 出力エレ メ ン ト の合計 (N、または M*N) は、共有 メ モ リ の深さ を超えないよ う に し て く だ
さい。
• [Use frame-based output] : Shared Memory Read ブロ ッ ク から の出力信号を フ レ ーム ベース の信
号にする か、 サン プル ベース の信号にする かを指定し ま す。 フレーム ベース の信号と は、連続し
たサンプル ベース の信号がバッ フ ァ でま と めら れたも のです。 たと えば、フレーム ベース の出力
は Simulink の Unbuffer ブロ ッ ク を 駆動する ために使用さ れま す。 フレーム ベース の出力を イ
ネーブルにする には、 [Output dimensions] で出力を 2次元に指定する 必要があり ま す。
Shared Memory Write
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を使用し た リ アルタ イ ム信号処理
System Generator for DSP リファレンス ガイド japan.xilinx.com 305
リリース 9.2.00 2007 年 8 月
R

R
Shared Memory Write
このブロックは、[Xilinx Blockset] の [Shared Memory] および [Index] ライブラリにリストされて
います。
ザイ リ ンクスの Shared Memory Read ブロッ クは、 ザイ リンクスの共有メモリ オ
ブジ ェ ク ト にデータ を書き込むための高速イ ン ターフ ェ イ ス です。 このブロック
では、 FIFO オブジェ ク ト と ロ ッ ク可能な共有メ モ リ オブジェ ク ト の両方がサ
ポー ト されます。
Shared Memory Write ブ ロ ッ ク の入力ポー ト は、 共有 メ モ リ オブジェ ク ト に書き
込むデータ を含む Simulink のス カ ラ型、 ベ ク タ型、 マ ト リ ッ ク ス型の信号で駆動し ます。 ブロッ ク
の下の括弧付き テキス ト は、 このブロ ッ ク インターフェイスと共有されるメモリを示します。 ブ
ロ ッ ク に表示される深さ と 幅か ら、 共有 メ モ リ のサ イ ズがわか り ます。 こ れら の値は、 ブ ロ ッ ク が
共有 メ モ リ オブジェ ク ト に接続さ る と、ランタ イム中にア ップデー ト されます。 入力データの幅は、
共有 メ モ リ の幅 と 同じ にする必要があ り ます。 入力のエレ メ ン ト の合計は、 共有 メ モ リ の深さ を超
えないよ うにしてください。
Shared Memory Write ブ ロ ッ ク は、 シ ミ ュ レーシ ョ ン中に起動 さ れ、 接続 さ れた共有 メ モ リ オブ
ジェク ト と共に複数のト ランザクションを実行します。 ブ ロ ッ ク が起動 さ れる周波数は、 サンプル
周期で決ま り ます。 サンプル周期は、 入力ポー ト を駆動する信号か ら取得さ れます。 実行 さ れる ト
ランザクションは、ブロックが FIFO に接続さ れてい る か、 ロ ッ ク可能な共有 メ モ リ オブジェ ク ト
に接続されているかによ って異な り ます。
FIFO のトランザクション
共有 FIFO オブジェ ク ト の ト ラ ンザクシ ョ ンは、シ ミ ュ レーシ ョ ン サイ クル中に次の順序で発生し
ます。
• 使用可能ス ト レージの待機 : Shared Memory Write ブロッ クは、 共有 FIFO オブジェ ク ト のス
ト レージが使用可能になるのを待ちます。 ス ト レージの容量は、 データ入力ポー ト を駆動する
信号のサ イ ズ (ワード数) によって異なり ます。 た と えば入力信号が 256 ワード幅の場合、
Shared Memory Write ブロックは 256 ワードが共有 FIFO で使用できるようになるまで待ち
ます。 ス トレージが 15 秒後も使用可能にな ら ない場合は、時間切れにな り 、 シ ミ ュ レーシ ョ ン
は停止されます。
• データ書き込み : 十分な ワー ド 数が使用可能にな る と 、 Shared Memory Write は共有 FIFO オ
ブジ ェ ク ト にデータ を書き込みます。
ロック可能なメモリのトランザクション
• ロックの獲得 : ブ ロ ッ ク が共有 メ モ リ の コ ンテン ツ を書き込む前に、 共有 メ モ リ オブジェ ク ト
のロックを獲得する必要があり ます。 15 秒後も ロ ッ ク が獲得で き ない場合は、 時間切れにな
り、 シミュレーションは停止されます。
• データ書き込み : ロ ッ ク が獲得される と 、 Shared Memory Write ブロックは共有メモリ オブ
ジェク トにデータを書き込みます。
• ロックの解除 : Shared Memory Write ブロックは共有メモリ オブジェ ク ト にデータを書き込
むと、 ロックを解除します。
Shared Memory Write ブロ ッ ク は、 シ ミ ュ レーシ ョ ンでのみ使用され、 ネ ッ ト リ ス ト では無視され
ます。 Shared Memory Write ブロ ッ クは、 特に高スループ ッ ト 要件のあ るハード ウ ェ ア協調シ ミ ュ
レーシ ョ ン デザイ ンに使用されます。 詳細は、 ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を使用し た リ ア
ルタ イ ム信号処理 を参照して く ださい。
306 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Shared Memory Write
ブロック パラ メータ
関連項目
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
Shared Memory Write ブ ロ ッ ク 特有のパ ラ メ ータは、 次の と お り です。
[Shared memory name] : データ が書き込まれる共有 メ モ リ オブジ ェ ク ト の名前を指定で き ます。 こ
の メ モ リ は、 ほかで作成 さ れ、 初期化 さ れる ロ ッ ク可能 メ モ リ にする必要があ り ます (Shared
Memory Write ブ ロ ッ ク は、 指定し た共有 メ モ リ オブジェ ク ト を作成し ません)。
[Type] : ザイ リ ンク ス 共有 FIFO かロ ッ ク 可能メ モリ オブジェ ク ト のど ちら に書き 込むか指定し ま す。
Shared Memory Read
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を使用し た リ アルタ イ ム信号処理
System Generator for DSP リファレンス ガイド japan.xilinx.com 307
リリース 9.2.00 2007 年 8 月
R

Shift
R
このブロックは、[Xilinx Blockset] の [Control Logic]、 [Data Types]、 [Math]、 [Index] ライブラリ
にリストされています。
ブロック パラ メータ
ザイ リ ンクスの Shift ブ ロ ッ ク は、 入力信号を左ま たは右にシフ ト し ます。 出力には、
入力 と 同じ固定小数点の コ ンテナが含まれます。
Shift ブ ロ ッ ク 特有のパ ラ メ ータは、 次の と お り です。
• [Shift direction] : 左か右かを指定し ます。 [Right] をオンにする と 、 入力が符号拡張され、 コ ン
テナ内の LSB 方向に移動さ れます。 シフ ト されたビ ッ ト が コ ンテナか ら はみ出す場合は、それ
が削除されます。 [Left] をオンにする と、 LSB に 0 がパディングされてコンテナ内の MSB 方
向に移動されます。 シフ ト さ れたビ ッ ト が コ ンテナか ら はみ出す場合は、それが削除されます。
• [Number of bits] : シ フ ト する ビ ッ ト 数を指定し ます。 負の値にする と、[Shift direction] で選択
し た方向が逆にな り ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE は使用 されません。
308 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Simulation Multiplexer
Simulation Multiplexer
このブロックは、 [Xilinx Blockset] の [Index] ライブラリにのみリストされています。
Simulation Multiplexer ブロッ クは、 System Generator で廃止されています。
このブロッ クは、 今後ザイ リ ンクス ブ ロ ッ ク セ ッ ト か ら削除 さ れる予定です。 このブ
ロックの機能は、Simulink のコンフィギャブル サブシ ス テムか ら使用で き ます。 コン
フィギャブル サブシステムには、 Simulation Multiplexer ブ ロ ッ ク を使用する よ り も
多くの利点があります。
Simulation Multiplexer は、 デザ イ ンの 2 つの部分をパ ラ レルに動作さ せる こ と がで き る System
Generator ブ ロ ッ ク で、 最初の部分か ら のシ ミ ュ レーシ ョ ン結果 と 2 つ目の部分か ら のハー ド ウ ェ
アが使用されます。
これは、 たとえば、 サブシステムが Simulink ブロッ クを使用して通常どおりに定義されたのに、
ハー ド ウ ェ アではサブシ ス テム を イ ンプ リ メ ン ト するのにブ ラ ッ ク ボ ッ ク ス HDL が使用される場
合などに便利です。 次の図は、 その例です。
シ ミ ュ レーシ ョ ンにサブシステム、 ハー ド ウ ェ アにブ ラ ッ ク ボ ッ ク ス を使用す
る場合
Simulation Multiplexer ブロックには、 入力ポートが 2 つ含まれます。 ブロッ クのパラ メータ ダイ
アログ ボックスでは、 1 つは For simulation で、 も う 1 つが For generation になっています。 For
simulation ポー ト を駆動するデザ イ ン部分は、 シ ミ ュ レーシ ョ ン モデルと して使用され、 For
generation ポー ト を駆動するデザ イ ン部分は、 ハー ド ウ ェ アを生成する ために使用さ れます。 同じ
ポー ト を両方の目的に使用する こ と もでき ます。 こ の場合、 組み合わせポー ト For simulation/For
generation で駆動されるデザイ ン部分がシ ミ ュ レーシ ョ ン と ハー ド ウ ェ ア生成の両方に使用され、
残 り の部分は無視さ れます。 また、 Simulation Multiplexer ブロッ クを含むデザインからのシミ ュ
レーシ ョ ン結果には、 ビ ッ ト 精度およびサ イ ク ル精度は必要あ り ません。
Simulation Multiplexer は、 シミ ュ レ ーショ ン と ハード ウ ェ アで使用する も のが違う と き に便利なブ
ロックです。 たと えば、 FPGA ビ ッ ト ス ト リ ームを 含むハード ウ ェ ア協調シミ ュ レ ーショ ン ト ーク
ンは、 シミ ュ レ ーショ ン でき ま すが、 ハード ウ ェ アには変換でき ま せん。 ビ ッ ト ス ト リ ームを生成す
るために使用した HDL が使用でき る 場合は、 ブラ ッ ク ボッ ク ス にその HDL が含まれま す。
Simulation Multiplexer の For simulation ポートをトークンで駆動し、For generation ポート をブラ ッ
ク ボッ ク ス で駆動する と 、 デザイ ン のシミ ュ レ ーショ ン と ハード ウ ェ アの生成の両方ができ る よ う
になり ます。 また、 Simulation Multiplexer ブロ ッ ク は、 異なる タ イ プの HDL を 含むブラ ッ ク ボッ
System Generator for DSP リファレンス ガイド japan.xilinx.com 309
リリース 9.2.00 2007 年 8 月
R

R
ク ス 同士を 切り 替える ためにも 使用し ま す。 ビヘイビア レベルの HDL をシミ ュレーショ ンに使用
する こ と も でき れば、 RTL レベルの HDL をインプリ メ ンテーショ ンに使用すること もできます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックのパラメータを次に示します。
[For simulation, pass through data from input port] : 1 か 2 のどちらの入力ポート をシ ミ ュレーシ ョ
ンで使用する か指定し ます。
[For generation, pass through data from input port] : 1 か 2 のど ち ら の入力ポー ト を生成で使用する
か指定し ます。
310 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

SineCosine
SineCosine
このブロックは、 [Xilinx Blockset] の [Math] および [Index] ライブラリにリストされています。
ザイ リ ンクスの SineCosine ブロックでは sin(x) と cos(x) のどちらか、 または両方
が計算され、 リファレンス サイン波を ROM に格納し ます。 ROM の深さは、 こ の
ブロ ッ クの入力ポー ト の幅で定義されます。
N ビ ッ ト の入力ア ド レ スは、 均等間隔のサンプル 1 周期 (2N) を含む論理 ROM に
格納 さ れます (実際には、 イ ンプ リ メ ンテーシ ョ ンでは 1 周期の小数点以下部分の
みが格納されるので、 メ モ リ 容量は削減されます)。 入力信号は、 符号な し の整数にする必要があ り
ます。
出力ポー ト 1 つの場合は、 パラ メ ータ設定によ って、 サイ ンまたはコサイ ン (またはその負の値) の
いずれかが出力され、 出力ポー ト 2 つの場合は、 サ イ ン と コ サ イ ンの両方 (またはその負の値) が出
力されます。 メモリ内をステップすると、 サンプリングされたサイン波がブロックの出力ポートに
出力されます。 こ の場合の出力周波数は、 ア ド レ スの増加に よ っ て決ま り ます。
非対称出力を選択する と 、 出力は [-1, 1/(2 w -1)] の区間でサンプ リ ング されます。 この場合、 w は出
力幅を表し ています。 対称出力を選択する と 、 出力は [-1, 1] でサンプ リ ングされます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Function] : 出力をサインにするかコサインにするか、 その両方にするか指定します。
• [Negative sine] : オンにする と 、 サ イ ン出力がネゲー ト さ れます。
• [Negative cosine] : オンにする と、 コサイン出力がネゲート されます。
• [Output width] : 出力のビ ッ ト 数を指定し ます。 指定で き る のは 4 ~ 32 です。 出力は、 整数符
号が 1 ビッ ト付いた 2 の補数値で格納されます。 こ の結果、値が半開区間 [-1, 1] のテーブルに
格納されます。
• [Symmetric output] : オンにする と 、 出力が対称にな り ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 常にザイ リンクス LogiCORE Sine/Cosine Look-Up Table が使用されます。 入
力幅 と 出力幅に よ って、 ROM が全波長を格納する か 1/4 波長を格納する かが決ま り ます。 分散 メ
モ リ を使用する と 、 ROM は 64 ビ ッ ト 以下の深さ のテーブルでは全波長を格納し ます。 これは、 1
出力ビ ッ ト で 1 CLB に相当し ます。 64 ビッ トを超える場合は、1/4 の波長が格納され、 波長の残 り
を生成する ために ロ ジ ッ ク が追加 さ れます。 大きなテーブルに 1/4 の波長のみを格納する と 、 必要
なエ リ アが減り ます。 ブロック メモリを使用すると、 テーブルの深さおよび幅がすべて 1 つのブ
ロック メ モ リ に イ ンプ リ メ ン ト で き る場合、 その深さや幅に関係な く 全波長が格納されます。 これ
System Generator for DSP リファレンス ガイド japan.xilinx.com 311
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R

System
Generator
ブロック
R
以外の場合、 値は 1/4 波長 と し て格納さ れます。 分散 ROM インプリ メンテーションのレイテンシ
は、 入力幅、 パイ プ ラ イ ン、 選択し た レ イ テンシに よ っ て決ま り ます。
入力幅
ブロック ROM インプリ メンテーションの最小パイプライン数は 1 なので、最小レイテンシは 1 に
なります。 ブロック ROM の最大レ イ テンシ も 1 ですが、 次の表の例外は除き ます。
ザイリンクス LogiCORE
分散 ROM を使用した場合
のレ ンテンシの範囲
3-6 1-2
7-8 1-4
9-10 1-5
入力幅 出力幅
ブロック ROM を使用した
場合のレ イ テ ンシ
10 よ り大きい 16 よ り大きい 2
10 4 よ り大きい 2
9 よ り大きい 8 よ り大きい 2
このブロックでは、 次のザイ リンクス LogiCORE SineCosine コアが使用されます。
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
312 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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3A
DSP
1、 E
II、
II Pro
SineCosine Sine Cosine V5.0 • • • • •
4 5

Single Port RAM
Single Port RAM
このブロックは、[Xilinx Blockset] の [Control Logic]、 [Memory]、 [Index] ライブラリにリストさ
れています。
ブロック インターフェイス
ザイ リンクスの Single Port RAM ブ ロ ッ ク は、 データ入力ポー ト と データ出力
ポー ト が 1 つずつ付いた ラ ンダム アクセス メモリ (RAM) をインプリ メント しま
す。
このブロックには、 出力ポートが 1 つ と ア ド レ ス用、 入力データ用、 書き込みイ ネーブル (WE) 用
の入力ポー ト が 3 つ含まれます。 値はワー ド で格納 さ れ、 すべてのワー ド が同じ演算タ イ プ、 幅、 2
進小数点にな り ます。
Single Port RAM ブロックは、ブロッ ク メモリか分散メモリ リソースのいずれかを使用して FPGA
にインプリ メン トできます。 データ ワードはそれぞれ 1 つのアドレスに関連付けられ、アドレスは
0 ~ d-1 の範囲の符号な し の整数にする必要があ り ます。d は、RAM の深さ (RAM のワード数) を
表します。 メ モ リ の最後を読み飛ばす と 、 シ ミ ュ レーシ ョ ンでエ ラーにな り ますが、 ブ ロ ッ ク メモ
リ を イ ンプ リ メ ン ト する場合は、 指定し たア ド レ ス範囲を超えていて も、 ハー ド ウ ェ アで読み出す
ことができます。 初期の RAM コンテンツは、 ブロック パラ メータから指定できます。
書き込みイ ネーブル信号はブール型にする必要があ り ます。データ入力の値は、こ の書き込みイ ネー
ブル ポー ト が 1 の場合にア ド レ ス入力で指定し た メ モ リ ロケーションに書き込まれます。 書き込
み中の出力は、 イ ンプ リ メ ン ト する メ モ リ に よ っ て異な り ます。
出力ポー ト のビヘイ ビ アは、選択し た書き込みモー ド に よ って異な り ます。 WE ポー ト が 0 の場合、
出力ポー ト はア ド レ ス ラ イ ンで指定し た ロ ケーシ ョ ンの値にな り ます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックのパラメータを次に示します。
• [Depth] : メ モ リ に格納で き る ワー ド 数を指定し ます。 正の値しか指定で き ません。
• [Initial value vector] : メ モ リ の初期コ ンテンツ を指定し ます。 ベクタ長がメモリの深さよ り も
大き い場合、 深 さ よ り も大きい イ ンデ ッ ク ス が付いた値が無視さ れます。 深さがベクタ長よ り
も大きい場合は、ベクタ長よ り も大きい値のアドレスのメモリ ロケーションが 0 に初期化さ れ
ます。 初期値は、 データ ポー ト で指定さ れた精度に従って、 必要であればサチュ レー ト さ れ、
丸められます。
• [Write Mode] : WE がアサート されたと きのメモ リ ビヘイ ビ アを指定し ます。 サポー ト される
モード は [Read before write]、[Read after write]、[No read on write] です。 [Read before write]
にする と 、 出力値には書き込み前の メ モ リ のス テー ト が反映さ れます。 [Read after write] にす
ると、出力値には書き込み後のメモリのステートが反映されます。 [No read on write] にする
と 、 出力値は、 ア ド レ スや メ モ リ のステー ト が変わって も同じ値のま まにな り ます。 これらの
モード は、デバイ スによ って使用でき る もの と できないものがあ り ます。 詳細は、こ のセ ク シ ョ
ンの 「書き込みモー ド 」 および 「ハー ド ウ ェ アの注意点」 を参照し て く だ さ い。
System Generator for DSP リファレンス ガイド japan.xilinx.com 313
リリース 9.2.00 2007 年 8 月
R

R
• [Memory Type] : ブロック RAM か分散 RAM を選択します。
• [Provide reset port for output register] : ブロック RAM の出力レ ジ ス タ を制御する リ セ ッ ト
ポー ト が使用さ れます。 メモリ コ ンテンツは こ のポー ト では初期値に リ セ ッ ト さ れません。 リ
セッ ト ポー ト は、 ブロ ッ ク RAM のレイテンシが 1 に設定 さ れてい る場合にのみ使用で き ま
す。
• [Initial value for output register] : 出力レ ジ ス タ の初期値を指定し ます。 初期値は、 必要に応じ
て、 RAM のデータ ポー ト B に指定された精度に従ってサチュ レー ト され、 丸められます。 こ
の初期値を設定する オプシ ョ ンは、 Virtex-II、 Virtex-II Pro、 Spartan-3、 Spartan-3A DSP、
Virtex-4、 Virtex-5 デバイ スでのみ使用で き ます。
こ のブロ ッ ク で使用されるその他のパラ メ ータは、 こ の章の最初に説明されています。
314 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Single Port RAM
書き込みモード
書き込み中 (WE がアサート されている間)、 データ入力ポー ト のデータはポー ト のア ド レ ス入力で
選択し た メ モ リ ロケーションに格納されます。 書き込み中のデータ出力ポー ト A のビヘイビアは
次のいずれかに設定でき ます。
• Read after write
• Read before write
• No read On write
次の図では、 こ れ ら の書き込みモー ド の詳細を示し ています。 こ の図では、 メ モ リ の初期値は 5 に、
アドレス ビットは 4 に指定されています。 [No read on write] モー ド を使用し た場合、 出力はア ド
レス ラ イ ンの影響を受けず、 出力は WE が 0 の と き の最後の出力 と 同じ にな り ます。 ほかの 2 つ
のモー ド にする と、 出力はア ド レ ス ラインで指定したロケーションから取得されるので、 ロケー
ションの値が書き込まれます。 つま り 、 出力は書き込み前の値 ([Read before write] モード) か書き
込み後の新し い値 ([Read after write] モード) のどちらかにな り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 315
リリース 9.2.00 2007 年 8 月
R

R
Virtex、 Virtex-E、 および Spartan-II FPGA ファミ リでは、[Read after write] のみサポー ト されま
す。 Virtex-II、 Virtex-II Pro、 Spartan-3、 Spartan-3A DSP、 Virtex-4、 Virtex-5 では、 すべてのモー
ドがサポート されます。
ハー ド ウ ェ アの注意点
LogiCORE の分散 メ モ リ でサポー ト されるのは、 [Read before write] モー ド のみです。 Single Port
RAM ブロッ クでは、指定したレイテンシが 0 よ り 大き い場合、書き込みモー ド を [Read after write]
に設定し た分散 メ モ リ も サポー ト さ れます。 ただ し、 分散 メ モ リ で [Read after write] モード にする
には、 余分なハード ウ ェア リソース (書き込み中にデータをラ ッチするために、 分散メモリの出力
に MUX を付けるなど) が必要にな り ます。
Virtex-4、 Virtex-5、 Spartan3A DSP デバイ スにシングル ポー ト ROM ブロックをインプリ メン ト
する場合は、 次の設定を し てお く と 、 最速の タ イ ミ ング パフ ォーマン ス を達成で き ます。
• [Provide reset port for output register] をオフにします。
• [Depth] には、 16,384 未満の値を指定し ます。
• [Latency] は 2 またはそれ以上の値に設定し ます。
ザイリンクス LogiCORE
このブロックでは、常にザイ リンクス LogiCORE の Single Port Block Memory または Distributed
Memory が使用されます。
ブロック メ モ リ の場合、 ア ド レ ス幅は ceil(log2(d)) と 同じにする必要があ り ます。 d は、 メ モ リ の
深さを示しています。 このブロック メモリの最大のデータ ワー ド 幅は、 指定し た深さ にな り 、 最大
の深さは、 ターゲ ッ ト にし たデバイ ス ファミ リによって異なります。 次の表は、 ブロ ッ ク メモリの
深さ別に、 最大データ ワード幅をそれぞれ示しています。
316 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Single Port RAM
深さ別の最大デー タ 幅 (Virtex/Virtex-E/Spartan-3)
深さ 幅
2 ~ 2048 256
2049 ~ 4096 192
4097 ~ 8192 96
8193 ~ 16K 48
16K+1 ~ 32K 24
32K+1 ~ 64K 12
64K+1 ~ 128K 6
128K+1 ~ 256K 3
深さ別の最大デー タ 幅 (Virtex-II/Virtex-II Pro/Virtex-4/Virtex-5/Spartan-3A DSP)
深さ 幅
2 ~ 8192 256
8193 ~ 16K 192
16K+1 ~ 32K 96
32K+1 ~ 64K 48
64K+1 ~ 128K 24
128K+1 ~ 256K 12
256K+1 ~ 512K 6
512K+1 ~
1024K
3
分散 メ モ リ のパ ラ メ ータ を選択し た場合は、LogiCORE Distributed Memory が使用されます。 深さ
は、 Virtex-II、 Virtex-II Pro、 Spartan-3、 Virtex-4、 Virtex-5、 Spartan-3A DSP デバイ スの場合は
16 ~ 65536、その他の FPGA ファミ リの場合は 16 ~ 4096 の範囲で指定する必要があ り ます。 ワー
ド幅は、 1 ~ 1024 の範囲で指定する必要があ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 317
リリース 9.2.00 2007 年 8 月
R

System
Generator
ブロック
R
このブロックでは、 次のザイ リンクス LogiCORE コアが使用されます。
ザイ リンクス
LogiCORE
Single Port RAM Single Port
Block Memory
Block Memory
Generator
Distributed
Memory
Distributed
Memory
Generator
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
318 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V6.1 • • • • •
4 5
V2.4 • • •
V7.1 • • • • •
V3.3 • • •

Single-Step Simulation
Single-Step Simulation
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
このブロックにはパラメータがありません。
ザイ リ ンクスの Single-Step Simulation ブロックは、シングル ステップ
モー ド の場合に ク ロ ッ ク サ イ ク ルご と にシ ミ ュ レーシ ョ ン を一時停止
します。
アイコンをダブルク リ ックすると、シングル ステップから連続モードに
切り替わります。 シ ミ ュ レーシ ョ ンが一時停止し た場合は、 ツールバー
の [Start] ボタン ( ) を ク ロ ッ クする と 再開さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 319
リリース 9.2.00 2007 年 8 月
R

Slice
R
このブロックは、 [Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Data Types]、 [Index]
ライブラリにリストされています。
ザイ リ ンクスの Slice ブ ロ ッ ク を使用する と 、 入力データ か ら ビ ッ ト のシーケ ン ス を
切り取り、 新しいデータ値を作成できます。 このデータ値がブロックから出力されま
す。 出力データ型は、 2 進小数点が 0 の位置の符合な し にな り ます。
こ のブ ロ ッ ク では、 ビ ッ ト のシーケ ン ス を指定する のにい く つかの手法が提供さ れて
います。 パラ メ ータ化の際に入力のタ イプがわかっている場合は、 これらの手法を使用する こ と で
機能的な利点はあ り ませんが、 入力データ の幅および 2 進小数点の位置が変化する よ う なデザ イ ン
では、 これらの手法が有益にな り ます。 たとえば、入力の最上位ビットのみ、整数ビットのみ、ま
たは小数点部分の上位 3 ビ ッ ト のみを抽出する よ う 設定で き ます。 次の図は、 入力の上位 16 ビッ
トと下位 8 ビ ッ ト を除いてすべてを抽出する と こ ろ を示し ています。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Width of slice (number of bits)] : 抽出する ビ ッ ト 数を指定し ます。
• [Boolean output] : シングル ビット ス ラ イ ス のデータ 型を ブール型にする かど う か指定し ま す。
• [Specify range as] : [Two bit locations]、 [Upper bit location + width]、 [Lower bit location +
width] のいずれかをオンにし ます。 スライスの両端のエンドポイントのビット ロケーション
を指定する か、 片方のエン ド ポ イ ン ト + ビット数を使用して指定できます。
• [Offset of top bit] : LSB、 MSB、 または 2 進小数点か ら その範囲最後のビ ッ ト までに使用する
オフセ ッ ト を指定し ます。
• [Offset of bottom bit] : LSB、 MSB、 または 2 進小数点か ら その範囲最後のビ ッ ト までに使用
する オフセ ッ ト を指定し ます。
• [Relative to] : ビッ ト スライスの位置を MSB (最上位ビ ッ ト )、 LSB (最下位ビ ッ ト )、 スライス
の上部ま たは下部の 2 進小数点のいずれかが基準にな る よ う に指定し ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
320 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

System Generator
System Generator
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Tools]、 [Index] ライブラリにリストされ
ています。
System Generator ブ ロ ッ ク は、 シ ス テム制御およびシ ミ ュ レーシ ョ ン パラ メータを提
供し、 コード ジ ェ ネ レータ を起動する ために使用 さ れます。 ザイ リ ンクス ブロッ ク
セッ トからのエレメントを含む Simulink モデルには、 System Generator ブロッ クが
最低 1 つは含まれます。 System Generator ブ ロ ッ ク をモデルに追加する と 、 コー ド の
生成およびシ ミ ュ レーシ ョ ンの処理方法を指定で き る よ う にな り ます。
System Generator ブロッ クの使用方法は、 System Generator ブロッ クを使用したコンパイルとシ
ミュレーションを参照して く ださい。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Compilation] : コード ジェネレータが起動された と きに出力される コ ンパイル結果のタ イプ
を指定します。 詳細は、 System Generator のコンパイル タイプを参照して く ださい。
• [Part] : 使用する FPGA デバイ ス を指定し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 321
リリース 9.2.00 2007 年 8 月
R

R
• [Target directory] : コ ンパ イル結果を保存するデ ィ レ ク ト リ を指定し ます。 System Generator
および FPGA インプリ メンテーション ツールでは多数のファイルが生成されるので、 個別の
ディレク ト リ (Simulink モデル フ ァ イルが含まれるデ ィ レ ク ト リ と は別のデ ィ レ ク ト リ ) を作
成する こ と をお勧め し ます。
• [Synthesis tool] : デザイ ンの合成に使用する ツールを指定し ます。 Synplicity 社の Synplify
Pro または Synplify、 およびザイリンクスの XST を選択でき ます。
• [Hardware description language] : デザ イ ンの コ ンパ イルに使用する HDL 言語を指定し ます。
[VHDL] または [Verilog] を選択できます。
• [FPGA clock period (ns)] : ハー ド ウ ェ ア クロックの周期を ns で指定し ます。 値は整数であ る
必要はあ り ません。 こ こ で指定し た周期は、制約フ ァ イルでグ ローバル PERIOD 制約 と し て設
定され、ザイリ ンクス インプリ メンテーション ツールに渡されます。 複数サ イ ク ル パスは、こ
の値の整数倍で制約されます。
• [Clock pin location] : ハー ド ウ ェ ア クロックのピン ロケーションを指定します。 この情報は、
制約フ ァ イ ルを介し てザ イ リ ン ク ス インプリ メンテーション ツールに渡されます。
• [Create testbench] : HDL テ ス ト ベンチを作成する よ う 指定し ます。 HDL シミュレータでテス
トベンチをシ ミ ュレーシ ョ ンし、 コンパイルされたデザインのシ ミ ュレーシ ョ ン結果を
Simulink シ ミュレーション結果と比較します。 System Generator では、 デザイ ンを Simulink
でシ ミ ュレーシ ョ ンし、Gateway ブ ロ ッ ク で検出 さ れる値を保存する こ と に よ り 、 テ ス ト ベク
タを作成します。 テ ス ト ベンチの最上位 HDL ファイルの名前は、_testbench.vhd/.v
となります。 はテ ス ト するデザ イ ン部分名にな り ます。
• [Import as configurable subsystem] : コ ンパ イル結果を関連付け る ブロ ッ ク を作成し、ブ ロ ッ ク
とこのブロックが作成された元のサブシステムを含むコンフィギャブル サブシステムを作成
します。 詳細は、 コンフィギャブル サブシステム と System Generator を参照して く ださい。
• [Provide clock enable clear pin] : 最上位レベルの ク ロ ッ ク ラッパに ce_clr ポー ト を付けるか
どうか指定します。 ce_clr 信号は、 ク ロ ッ ク イネーブル生成ロジッ クを リセッ トするために使
用されます。 クロック イネーブル生成ロジックをリセッ トできるよ うにすると、 ダイナミ ック
な制御が可能にな り 、 データ パス サンプ リ ングの開始が指定で き ます。 詳細は、 自動生成さ れ
たクロック イネーブル ロジックのリセッ ト を参照して く ださい。
• [Simulink system period (sec)] Simulink のシ ス テム周期を秒単位で指定し ます。 Simulink の
シス テム周期は、 モデルのサンプル周期の最大公約数にな り す。 サンプル周期は、 ブ ロ ッ ク の
ダイアログ ボ ッ ク ス で設定する か、Simulink の伝搬規則に従って決め ら れる か、 こ のオプシ ョ
ンを使用したブロックのハードウェア オーバーサンプ リ ング レー ト を基に算出されます。
ハー ド ウ ェ ア オーバーサンプ リ ング レー ト を基に算出さ れた場合、 実際のサンプル時間は
Simulink のブ ロ ッ ク の観測可能なシ ミ ュ レーシ ョ ン サンプル時間よ り も速く な り ます。 ハー
ドウェアでは、オーバーサンプリング レー ト が 1 よ り大きいブロックは、入力をデータよりも
速いレー ト で処理 さ れます。 た と えば、 オーバーサンプ リ ング レー ト が 8 の配列型乗算器は、
Simulink ではその乗算器ブ ロ ッ ク の実際のサンプル時間の 1/8 のサンプル周期にな り ます。 こ
のパラ メ ータは、 マス タ ブ ロ ッ ク でのみ変更で き ます。
• [Block icon display] : ブ ロ ッ ク のア イ コ ンに表示する情報の種類を指定し ます。 ブロックのア
イコンは、デザインがコンパイルされてから、選択された表示オプションでアップデートされ
ます。 表示オプシ ョ ンは、 次か ら選択で き ます。
322 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

System Generator
♦ [Default] : デフォルト 表示にな り ます。 ブロッ クのデフォルト アイコンは、xbsIndex ライ
ブラ リから使用されます。
♦ [Sample rates] : ブ ロ ッ ク のすべての入力ポー ト および出力ポー ト の標準化さ れたサンプ
ル周期が表示されます。 たとえば、Simulink のシステム周期が 4 に設定される場合、 ブ
ロック ポー ト に伝搬されるサンプル周期は 4 です。 こ の場合、 表示さ れる標準化さ れたサ
ンプル周期は 1 にな り ます。ブロ ッ ク ポー ト に伝搬されるサンプル周期が 8 の場合は、表
示は 2 にな り ます。 数値が大き いほど、 レー ト が遅い こ と を示し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 323
リリース 9.2.00 2007 年 8 月
R

R
♦ [Pipeline stages] : ブロ ッ クの入力ポー ト からのレ イ テンシ情報が表示されます。 表示さ れ
たパイプラ イン段数は、 FFT、 RS Encoder/Decoder、 Viterbi Decoder などの一部のハイ
レベルなブ ロ ッ ク では正確でない こ と があ り ます。 こ の場合、 表示さ れるパイ プ ラ イ ン段
数は、 ブ ロ ッ ク に入力か ら出力への組み合わせパス を含め る かど う かを決定する ために使
用でき ます。 たとえば、次の図の Up Sample ブ ロ ッ ク は、 入力か ら出力に組み合わせパス
が含まれるこ とを示しています。
♦ [HDL port names] : ブロッ クのネッ ト リ ス ト エンティティに対応する HDL の入力ポー ト
名 と 出力ポー ト 名を表示し ます。
324 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

System Generator
♦ [Input data types] : ブ ロ ッ ク の入力ポー ト を駆動する信号のデータ型を表示し ます。
♦ [Output data types] : ブロ ッ クの出力ポー ト のデータ型を表示し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 325
リリース 9.2.00 2007 年 8 月
R

Threshold
R
ブロック パラ メータ
このブロックは、 [Xilinx Blockset] の [Math] および [Index] ライブラリにリストされています。
ザイ リンクスの Threshold ブ ロ ッ ク では、 入力数の符号がテ ス ト さ れます。 入力数が
負の場合、 ブ ロ ッ ク の出力は -1 にな り 、 それ以外の場合は出力は 1 にな り ます。 出
力は 2 ビ ッ ト の長 さ の符号付き固定小数点整数です。 ブ ロ ッ ク には、 入力 と 出力が 1
つずつ含まれます。
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
ブロック パ ラ メ ータ では出力のデータ型は制御 されません。 これは、 出力が常に 2 ビッ ト長の符号
付き固定小数点整数であ る か ら です。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE は使用 されません。
326 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Time Division Demultiplexer
Time Division Demultiplexer
このブロックは、 [Xilinx Blockset] の [Basic Elements] ライブラリと [Index] ライブラリにリスト
されています。
ブロック インターフェイス
ザイ リ ンクスの Time Division Demultiplexer ブ ロ ッ ク は、 シ リ アル入力を
それよ り 遅いレー ト の複数の出力に し ます。
このブロックには、1 つのデータ入力ポー ト と 複数 (1 ~ 32) のユーザーが設定で き るデータ出力が
含まれます。 データ出力ポー ト の演算タ イ プ と 精度は入力データ ポー ト と同じにな り ます。 また、
このブロックには、 入力有効ポート (vin) と出力有効ポート (vout) もオプションで含まれます。 ど
ち らの有効ポー ト もブール型です。 ブロ ッ ク のイ ンプ リ メ ンテーシ ョ ンは、 単一チャ ネルか複数
チ ャ ネルのいずれかにで き ます。
単一チ ャ ネルのイ ン プ リ メ ンテーシ ョ ン
単一チャ ネルのイ ンプリ メ ンテーショ ン の場合、 Time Division Demultiplexer ブロ ッ ク にはデータ 入
力ポート と データ 出力ポート がそれぞれ 1 つ含ま れま す。 データ 有効入力ポート と データ 有効出力
ポート も オプショ ン で使用でき ま す。 入力データ フレームの長さは、 フレーム サンプリ ング パタ ー
ンの長さ によ っ て決ま り ま す。 1 の位置が、ダウ ンサンプリ ングさ れる 入力値と 1 の数 (ダウンサンプ
リング係数) を示します。 単一チャ ネル モード の場合、 入力し たフ レ ーム サンプリ ング パタ ーンに基
づいて、 すべての入力データ フ レ ームの最初と 2 つ目の入力値がレ ート 2 で出力さ れま す。
このインプリ メンテーションでは、入力フレームのサイズがデータ フレームからサンプリングされ
る値の数で除算されます。 入力データ フ レームの値は、 すべてオプシ ョ ンの有効ポー ト で使用可能
にする こ と もでき ます。
複数チ ャ ネルのイ ン プ リ メ ンテーシ ョ ン
複数チ ャ ネルの イ ンプ リ メ ンテーシ ョ ンの場合、 Time Division Demultiplexer ブロッ クには、 1 つ
のデータ入力ポー ト と 複数の出力ポー ト が含まれます。 出力ポー ト の数は、 フ レーム サンプ リ ング
パターンの 1 の数と 同じにな り ます。 データ有効入力ポー ト と データ有効出力ポー ト も オプシ ョ ン
で使用でき ます。 入力データ フレームの長さは、 フレーム サンプ リ ング パターンの長さによって
決ま り ます。 1 の位置が、 入力値がダ ウ ンサンプ リ ング さ れ、 対応するデータ チャネルに出力され
ることを示します。 複数チャ ネル モー ド の場合、 入力し たフ レーム サンプ リ ング パターンに基づ
いて、すべての入力データ フレームの最初と 2 つ目の入力値がレー ト 4 で対応する出力チ ャ ネルに
転送されます。
複数チ ャ ネルの イ ンプ リ メ ンテーシ ョ ンの場合、 ダ ウ ンサンプ リ ング係数は常に入力フ レームのサ
イズと同じになります。 入力データ フ レームの値は、 すべてオプシ ョ ンの有効ポー ト で使用可能に
するこ と もできます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 327
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックのパラメータを次に示します。
• [Frame sampling pattern] : シ リ アル入力データ フレームのサイズを指定します。 フレームの
サンプ リ ング パターンは 1 と 0 のみを含む MATLAB ベ ク タ にする必要があ り ます。
• [Implementation] : デマルチプレ クサのビヘイ ビアを単一チャネル モード にするか複数チャネ
ル モー ド にするか指定し ます。 各モー ド のビヘイ ビ アは、 前述の説明を参照し て く だ さ い。
• [Provide valid ports] : オンにする と 、 オプシ ョ ンの入力有効ポー ト (vin) と 出力有効ポー ト
(vout) を含める こ とができます。 vin ポー ト では、すべての入力データ値を シ リ アル入力データ
フ レームの一部 と し て有効にで き ます。 vout ポー ト は、出力ポー ト が有効か無効かを示し ます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
328 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Time Division Multiplexer
Time Division Multiplexer
このブロックは、 [Xilinx Blockset] の [Basic Elements] ライブラリと [Index] ライブラリにリスト
されています。
ブロック インターフェイス
ザイ リ ンクスの Time Division Multiplexer ブロックは、入力ポートの値を 1
つの高速レー ト の出力ス ト リ ームに多重化し ます。
このブロックには、 32 個の入力ポー ト と 1 つの出力ポー ト があ り ます。 入力ポー ト の演算タ イ プ、
精度、 レー ト はすべて同じ であ る必要があ り ます。 出力ポー ト の演算タ イ プ と 精度は入力ポー ト と
同じになり ます。 出力レー ト は nr にな り ます (n は入力ポー ト 数、 r は共通レー ト )。 また、 このブ
ロ ッ ク には、入力 と 出力がそれぞれ有効か無効かを示す vin ポー ト と vout ポー ト がオプシ ョ ンで含
まれます。 ど ち ら の有効ポー ト も ブール型です。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Number of inputs] : 入力のビ ッ ト 数 (2 ~ 32) を指定し ます。
• [Provide valid port] : オンにする と 、 オプシ ョ ンの入力有効ポー ト (vin) と 出力有効ポー ト
(vout) を含める こ とができます。 vin ポー ト は入力の値が無効な こ と を示し、 vout ポー ト は出
力フ レームが無効な こ と を示し ます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 329
リリース 9.2.00 2007 年 8 月
R

To FIFO
R
このブロックは、 [Xilinx Blockset] の [Index] ライブラリにリストされています。
ザイ リンクス To FIFO ブロッ クは、 First-In First-Out (FIFO) のメ
モリ キ ューの前半分を イ ンプ リ メ ン ト し ます。
書き込みイネーブル (we) 入力が 1 になる と、 このモジュールの
データ ポー ト の値が次の使用可能な空の メ モ リ ロケーションに書
き込まれます。 FIFO がフルの場合は、 full 出力ポー ト がアサー ト
されます。 出力ポー ト percent_full には、 フルの FIFO のパーセン ト がユーザー指定の精度で表示
されます。
To FIFO は、FIFO Generator v2.1 コアを使用してハードウェアにインプリ メント されます。 System
Generator のハード ウ ェア協調シ ミ ュ レーシ ョ ン インターフェイスでは、To FIFO ブロックを
FPGA ハー ド ウ ェ アに コ ンパイ ルし、 協調シ ミ ュ レーシ ョ ンで き ます。 共有 FIFO を System
Generator 協調シ ミ ュ レーシ ョ ン ハー ド ウ ェ アで使用する と 、 ホ ス ト PC と FPGA 間でデータ を高
速に転送で き、 リ アルタ イ ム ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン機能が強化されます。
9.2 リ リ ース から は、 同じ 名前の From FIFO ブロ ッ ク と To FIFO ブロックがペアになり、ネット リ
スト で 1 つの BRAM ベース の FIFO ブロ ッ ク になっています。 From FIFO または To FIFO ブロ ッ
ク が別のブロ ッ ク と ペアになら ない場合は、 その入力ポート と 出力ポート が最上位レ ベルの System
Generator デザイ ン に含ま れま す。 ペアになっ たブロ ッ ク はデザイ ン のど の階層にでも 配置でき ま す
が、 同じ 名前の From FIFIO または To FIFO ブロ ッ ク が複数ある 場合は、 エラ ーになり ま す。
以前のバージ ョ ン と の互換性を保持する には、MATLAB グローバル変数 xlSgSharedMemoryStitch
を off に設定し て く ださい。 これには、 MATLAB コマンド ラインに次のように入力します。
ブロック パラ メータ
[Basic] タブ
global xlSgSharedMemoryStitch;
xlSgSharedMemoryStitch = 'off';
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Shared memory name] : 共有 FIFO の名前を付けます。 同じ名前の FIFO はすべて同じ物理的
FIFO を共有し ます。
• [Ownership] : メモリが [Locally owned] か [Owned elsewhere] かを指定し ます。 [Locally
owned] の場合、 ブ ロ ッ ク で FIFO の イ ン ス タ ン スが作成され、 [Owned elsewhere] の場合、 ブ
ロ ッ ク が既に作成された FIFO インスタンスに接続されます。
• [Depth] : メモリ ブ ロ ッ ク のワー ド 数を指定し ます。 ワード サイズは、din ポー ト のビ ッ ト 幅か
ら推論されます。
• [Bits of precision to use for %full port] : %full ポー ト のビ ッ ト 幅を指定し ます。 この符号なし
出力の 2 進小数点は、 常にワー ド の最上部にあ り ます。 こ のため、 た と えば精度が 1 に設定さ
れる と、 出力は 0.0 と 0.5 の 2 つの値を取 り 込みます。 こ の場合、 0.5 は FIFO が少な く と も
50% フルである こ と を示しています。
• [Provide asynchronous reset port] : オプシ ョ ンの非同期 リ セ ッ ト ポー ト (rst) が使用されます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
330 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

To FIFO
System
Generator
ブロック
ザイリンクス LogiCORE
関連項目
このブロックでは、 ザイ リンクス LogiCORE FIFO Generator コアを使用してインプリ メント され
ます。
ザイ リンクス
LogiCORE
FIFO Synchronous
FIFO
FIFO
Generator
LogiCORE
バージ ョ ン/
データ シー ト
From FIFO ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く ださ い。
From FIFO
Multiple Subsystem Generator
共有 FIFO の協調シ ミ ュ レーシ ョ ン
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 331
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V5.0 • • • • •
4 5
V3.3 • • •
R

To Register
R
このブロックは、 [Xilinx Blockset] の [Index] ライブラリにリストされています。
ザイ リンクスの To Register ブロッ クは、 1 サンプル周期のレ イ テンシを含む D フ
リップフロップ ベースのレジス タの前半部分を イ ンプ リ メ ン ト し ます。 レジスタは、
複数デザ イ ン ま たは 1 つのデザイ ンの複数セ ク シ ョ ンで共有でき ます。
このブロックには、入力ポートが 2 つ含まれます。 din ポー ト は、 入力データ を受け取
り、 レジスタのビッ ト幅を設定します。 初期出力値は、 ブロ ッ ク のパ ラ メ ータ ダイア
ログ ボックスで指定できます。 イネーブル ポー ト (en) がアサート される と、入力されたデータは、
1 サンプル周期後に dout か ら出力 さ れます。 en がアサー ト されないと、レジス タに書き込まれた最
後の値が dout に出力されます。
9.2 リ リ ースか ら は、同じ名前の To Register ブロッ ク と From Register ブロッ クがペアになり、ネッ
トリストで 1 つの Register ブロックになっています。 To Register または From Register ブロックが
別のブロックとペアにならない場合は、 その入力ポート と出力ポートが最上位レベルの System
Generator デザイ ンに含まれます。 ペアになったブロ ッ クはデザイ ンのどの階層にでも配置でき ま
すが、同じ名前の To Register または From Register ブロックが複数ある場合は、エラーになり ます。
以前のバージ ョ ン と の互換性を保持する には、MATLAB グローバル変数 xlSgSharedMemoryStitch
を off に設定し て く ださい。 これには、 MATLAB コマンド ラインに次のように入力します。
ブロック パラ メータ
global xlSgSharedMemoryStitch;
xlSgSharedMemoryStitch = 'off';
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Shared memory name] : 共有レ ジ ス タの名前を付け ます。 1 つのレジス タに To Register ブ
ロックが必ず 1 つ必要です。 こ の名前は、 デザ イ ンのほかの共有 メ モ リ の名前 と は異な る も の
にしてください。
• [Initial value] : レ ジ ス タ の初期値を指定し ます。
• [Ownership and initialization] : メモリが [Locally owned and initialized] か [Owned and
initialized elsewhere] かを指定します。 [Locally owned and initialized] の場合、 ブロ ッ ク でレ
ジスタのインスタンスが作成され、 [Owned and initialized elsewhere] の場合、 ブ ロ ッ ク が既に
作成された レ ジ ス タ インスタンスに接続されます。 こ の結果、 シ ミ ュ レーシ ョ ン中に 2 つの共
有レジスタ ブロッ クが 2 つの異な る モデルで使用さ れる場合、 [Locally owned and initialized]
のブ ロ ッ ク を含むモデルが最初に開始さ れる必要があ り ます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
ザイリンクス LogiCORE
こ のブ ロ ッ ク は、 合成可能な VHDL モジュールと してインプ リ メ ン ト されます。 このブロックで
は、 ザイ リ ン ク ス LogiCORE は使用 されません。
332 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

To Register
クロック ド メ イ ンの切 り 替え
関連項目
To Register と From Register ブロックのペアがクロック ドメインの境界を切り替えるために使用
される と、 ハード ウェアには 1 つのレジス タがイ ンプ リ メ ン ト されます。 このレジスタには、 To
Register ブロッ クのクロッ ク ドメインが使用されます。 たとえば、デザインに Domain_A と
Domain_B の 2 つの ク ロ ッ ク ド メ イ ンがあ る と し、 次の図のよ う に、 2 つのク ロ ッ ク ドメインを
切り替えるのために、 1 組の共有レ ジ ス タ が使用される と し ます。
Multiple Subsystem Generator ブロッ クを使用してデザインが生成される と、 含まれるレジスタは
1 つだけにな り ます。 レジスタのクロッ ク信号と クロック ネーブル信号は Domain_A ドメインか
ら駆動されます。
こ の方法で ク ロ ッ ク ド メ イ ン を切 り 替え る と 、 問題にな る こ と があ り ます。 安定させるには、 2 つ
の Register ブロックを From Register ブ ロ ッ ク の直後に追加し、 データ を From Register のクロッ
ク ド メ イ ンに再同期 させます。
To Register ブロ ッ クの詳細については、 次の ト ピ ッ ク を参照し て く だ さい。
From Register
Multiple Subsystem Generator
共有レ ジ ス タ の協調シ ミ ュ レーシ ョ ン
System Generator for DSP リファレンス ガイド japan.xilinx.com 333
リリース 9.2.00 2007 年 8 月
R

Toolbar
R
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
ブロック インターフェイス
ザイ リンクスの Toolbar ブ ロ ッ ク を使用する と 、 System Generator の複数の便利な
ユーテ ィ リ テ ィ に素早 く ア ク セスでき ます。 Toolbar ブロッ クは、 Simulink の拡大 /
縮小表示を簡単に し、 新しい自動レ イ ア ウ ト や Simulink モデルへの配線機能を追加
します。
ま た、 次に説明する よ う なツール も含まれます。
Toolbar ブロックをダブルクリックすると、次のグラフィック ユーザー インターフェイスが起動さ
れます。
これは、 コマンド ラインで xlTBUtils (Toolbar ブ ロ ッ ク で使用 さ れる関数集合) を使用しても起動
できます。
xlTBUtils('Toolbar');
このインターフェイスは、1 度に 1 つしか開 く こ と ができ ません。 Toolbar ブ ロ ッ ク は、 配置箇所に
は関係な く 、 常に作業中の Simulink モデルに対してのみアクシ ョ ンを実行します。 たとえば、モデ
ル A から Toolbar ブロックを起動した場合でも、 モデル B で作業中であれば、 こ のブ ロ ッ ク はモ
デル B に対し て使用で き ます。
ツールバー ボタン
ツールバー
ボタン
334 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
説明
[Undo] : Toolbar で実行したモデル レ イ ア ウ ト への一番最近の変更を取 り 消
すこ と ができ、 レ イ ア ウ ト をその変更の前の状態に戻し ます。 最大で 3 つ前
までの変更を取 り 消すこ と がで き ます。
[Reroute] : ラ イ ン を配線し直し て、 モデルの リ ーダ ビ リ テ ィ を向上し ます。
選択し た ラ イ ンのみを配線し直すこ と がで き ます。 選択し ない と 、 モデル内
の ラ イ ンがすべて配線し直さ れます。
[Auto layout] : ブロッ クを配置し直し、 ラ インを配線し直して、 モデルの
リ ーダビ リ テ ィ を向上し ます。
[Add terminators] : xlAddTerms 関数を呼び出し て、 作業中モデルに ソ ース
とシンクを追加します。 System Generator ブロッ クには System Generator の
Constant ブロック と同じ、 Simulink ブロックには Simulink の Constant ブ
ロ ッ ク と 同じ ソ ースが追加さ れます。 ターミネータがシンク と して使用され
ます。

Toolbar
ツールバー メニュー
リファレンス
ツールバー
ボタン
ツールバー ボタン 説明
Tools
[Help] : このドキュメントを開きます。
[Zoom] : ス ラ イ ド を動かすか、 [Zoom Factor] の値を指定し て、 Simulink モ
デルを拡大表示する か、 縮小表示し ます。 ス ラ イ ド を左右に動かすか、
[Zoom Factor] の値を変えて く ださい。 [Zoom Factor] には、 5 ~ 1000 まで
の値を入力でき ます。
1) E.R.Gansner、 E.Koutsofios、 S.C.North、 KVo、 『A Technique for Drawing Directed Graphs』
http://www.graphviz.org/Documentation/TSE93.pdf
2) [Reroute] および [Auto layout] ボタンをク リ ックすると、Graphviz というオープン ソース パッ
ケージが起動されます。 このパッケージの詳細は、 http://www.graphviz.org/ を参照して く ださい。
System Generator for DSP リファレンス ガイド japan.xilinx.com 335
リリース 9.2.00 2007 年 8 月
説明
Create Plugins System Generator Board Description Builder ツールを起動し
ます。
Inspect Selected Simulink Inspector を開きます。 これには、 選択しているブ
ロックのプロパティが含まれます。 このツールは、 複数ブ
ロ ッ ク のサ イ ズやブ ロ ッ ク の水平方向の配置を設定する場合
に使用する と 便利です。
Toolbar Properties 次の図のよ う な [プロパティ ] ダイアログ ボックスが開きま
す。 [Auto layout] および [Reroute] のパラ メ ータ を設定でき
ます。 [Layout X pitch] と [Layout Y pitch] は、配置されたブ
ロック間の X 軸方向 と Y 軸方向の距離をそれぞれ表し ます。
[Use simulink autorouter] がオンになっている と、Toolbar ブ
ロックで Simulink の autorouter が使用されます。 オフの場
合は、 ソースか らデ ィ ステ ィ ネーシ ョ ンへダ イ レ ク ト ライ
ンがひかれます。
Help このドキュメントを開きます。
R

R
関連項目
xlAddTerms
xlSBDBuilder
xlTBUtils
336 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Up Sample
Up Sample
このブロックは、 [Xilinx Blockset] の [Basic Elements] ライブラリと [Index] ライブラリにリスト
されています。
ザイ リ ンクスの Up Sample ブロッ クは、 ブロッ クが配置された箇所のサンプル レー
ト を増加する ために使用し ます。 出力サンプル周期は、 1/n にな り ます (1 が入力サン
プル周期、 n はサンプ リ ング レート )。
入力信号は、 ア ッ プサンプ リ ング さ れます。 これに よ り 、 入力サンプル フレーム内
で、 1 入力サンプルは n 回出力さ れるか (サンプルがコピーされた場合)、 0 の数 (n-1) 個で 1 回出
力されます (0 がパディ ング された場合)。
ハード ウ ェ アには、 Up Sample ブロックは 2 つのいずれかの方法で イ ンプ リ メ ン ト されます。 ブ
ロックのパラメータ ダイアログ ボックスで [Copy samples] をオンにする と、 Din ポー ト が直接
Dout に接続され、 ハードウェアは拡張されません。 0 がパディ ング される よ う にする と、 入力サン
プルと挿入された 0 を切り替えるのに MUX が使用されます。 次の図は、0 がパディ ング された Up
Sample ブ ロ ッ ク の回路図を示し ています。
ブロック インターフェイス
このブロックは、Src_CE と Dest_CE の 2 つの ク ロ ッ ク イ ネーブル信号を受信し ます。 Src_CE は
入力データ ス トリーム レー ト に対応したク ロ ッ ク イネーブル信号で、 Dest_CE は出力データ ス ト
リーム レー ト に対応し た よ り 高速な ク ロ ッ ク イ ネーブル信号です。 回路図では、 MUX にフ リ ップ
フロップを 1 つ追加し ています。 フ リップフロップを付けると Src_CE のタイ ミ ングが調整できる
ので、 MUX は入力サンプル周期の開始時にデータ入力サンプルに切 り 替え、 最初の入力サンプル
後に定数 0 に切 り 替え ます。 回路図には、 Din から Dout までの組み合わせパスが含まれているの
で、 0 をパディ ングするよ う に設定された Up Sample ブロッ クの後には、 可能であれば、 レジスタ
を付ける よ う にして く ださい。
System Generator for DSP リファレンス ガイド japan.xilinx.com 337
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Sampling rate (number of output samples per input sample)] : 2 以上の整数にする必要があ り
ます。 こ れは、 入力に対する出力サンプル周期の比率で、 サンプル レー ト を乗算する値にな り
ます。 たとえば、2 と指定し た場合は、 入力サンプル レー ト が 2 倍にな り ます。 整数以外の比
率を指定する場合は、 Down Sample ブロック と Up Sample ブ ロ ッ ク を組み合わせて使用し て
ください。
• [Copy samples (otherwise zeros are inserted)] : 増加された ク ロ ッ ク レート によって生成され
る追加のサンプルをど うするか指定します。 オンにする と、 その追加のサンプル時間で同じサ
ンプルがコピーされます。 オフにする と、 追加のサンプルは 0 にな り ます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
338 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Viterbi Decoder v5_0
Viterbi Decoder v5_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
たたみ込みエン コーダでエン コー ド さ れたデータは、 ザ イ リ ン ク スの Viterbi
Decoder ブロックを使用してデコードできます。
デコード プロセスには、 2 段階あ り ます。 最初の段階では、 すべてのデータ入力
の組み合わせに対し て入力データ の コ ス ト を計算し ます。 コ ス ト の決定には、 ハ
ミング手法またはユークリッド手法を使用できます。 2 つ目の段階では、 ト レ リ
ス線図を ト レースバッ ク し、 最適なパスを決定します。 トレリス線図のトレース長は、[Traceback
length] パ ラ メ ータ で指定で き ます。
こ のデコーダでは、 最適なたたみ込み符号を使用し た場合、 エ ラー レー ト が最小にな り ます。 エン
コー ド する たたみ込み符号は、 デコー ド する たたみ込み符号 と 同じ にする必要があ り ます。
制約長
ブロック インターフェイス
1/2 レート (8 進数) の場合
の最適なたたみ込み符号
1/3 レート (8 進数) の場合の
最適なたたみ込み符号
3 [7 5] [7 7 5]
4 [17 13] [17 13 15]
5 [37 33] [37 33 25]
6 [57 65] [57 65 71]
7 [117 127] [117 127 155]
8 [357 233] [357 233 251]
9 [755 633] [755 633 447]
Viterbi Decoder ブロックでは、 1/2 ~ 1/7 のレート がサポート され、 din1 ~ din7 という名前の入
力ポー ト が 2 ~ 7 個表示されます。 ハー ド コーディ ングするには、各データ入力を 1 ビッ ト幅にす
る必要があ り ます。 ソフト コーデ ィ ングの場合は、 ビ ッ ト 幅は 3 ~ 8 ビッ トにできます。 vin ポー
トは、din ポー ト の値が有効であ る こ と 示し ます。 外部パン ク チ ャ リ ングを使用する場合は、デコー
ダのレート によって、 最大で 7 個の erase ポー ト が使用で き る よ う にな り ます。 erase ピンが High
にな る と 、 対応するデータ ピ ンがゼ ロ記号 と し て処理されます。 制約長 と ト レースバ ッ ク 長を指定
する と、 ブロ ッ クをデュアル デコーダ (たたみ込み符号 2 つで、 出力レー ト 2 つ) として使用でき
System Generator for DSP リファレンス ガイド japan.xilinx.com 339
リリース 9.2.00 2007 年 8 月
R

R
ます。 sel と い う 入力ポー ト では、 たたみ込み符号がど ち ら の入力データ を使用する か指定 さ れま
す。 sel が 0 の場合、 データは [Convolution code array 1 (octal)] を使用してデコード され、 1 の場
合は [Convolution code array 2 (octal)] を使用してデコード されます。
Viterbi Decoder ブロッ クには、 2 ~ 5 個の出力ポー ト が含まれます。 dout ポー ト は 1 ビットのデ
コード結果を出力し、 vout ポー ト は値が無効な こ と を示し ます。 ber ポー ト はエン コード し直され
た dout の値と遅延の din の値の差をカ ウ ン ト し、 チャネルのビ ッ ト エラー レー ト を出力し ます。
検出されたエ ラー数は 8 で除算され、 ber ポー ト に出力さ れます。 ber_done ポー ト は、 エラー カウ
ン ト の入力サンプル数が処理されたかど う かを示し ます。 norm 信号は、ブ ロ ッ ク 内で標準化が実行
されたこ とを示します。 norm ポー ト では、チャネル上のエラーがすぐに監視され、 その結果が出力
されます。 標準化が さ ら に頻繁にな る と (norm ポー ト が High になる と)、出力 さ れ る エ ラ ー レート
も高くなり ます。
ブロック パラ メータ
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Constraint length] : n+1 にな り ます (n はエン コーダに含まれる制約レジス タ長)。
• [Use dual decoder] : オンにする と、 ブロ ッ クがデュアル デコーダと して動作し、 sel 入力ポー
トが使用できるようになります。
• [Convolution code array 1 (octal)] : 8 進数のたたみ込み符号の 1 つ目の配列を指定し ます。 出
力レー ト は配列の長さで決ま り ます。 2 ~ 7 の符号を指定し ます。 デュアル デコードが使用さ
れる場合に sel ポー ト の値が 0 だと、 この配列になります。
• [Convolution code array 2 (octal)] : 8 進数のたたみ込み符号の 2 つ目の配列を指定し ます。 出
力レー ト は配列の長さで決ま り ます。 2 ~ 7 の符号を指定し ます。 デュアル デコードが使用さ
れる場合に sel ポー ト の値が 1 だと、 この配列になります。 こ の場合、 出力レー ト は 1 つ目の
配列か ら の出力レー ト と 同じ にする必要はあ り ません。
• [Traceback length] : Viterbi Decorder のトレリス線図のトレースバック長を指定します。 最適
な長さ は、 制約長の 5 ~ 7 倍です。
• [Coding] : [Hard] か [Soft] かを指定し ます。 ハー ド エンコーディングではハミ ング手法、 ソフ
ト エン コーデ ィ ン グではユー ク リ ッ ド 手法を使用し て、 コ ス ト が計算 さ れます。 ハード コー
デ ィ ン グでは入力データ を 1 ビッ ト幅に、 ソフト コーディ ングでは 2 ~ 8 ビッ ト幅にする必
要があ り ます。 デュアル デコーデ ィ ング、 外部パン ク チャ リ ング、 シ リ アル アーキテクチャを
使用する場合は ソ フ ト コーディ ングを使用する必要があ り ます。
• [Data format] : [Signed magnitude] または [Offset binary] ( ソフト コーディ ングの場合のみ選
択可能) を指定し ます。
• [Provide bit error rate port] : オンにする と、ber と ber_done ポー ト がブロ ッ クに追加されます。
• [Number of input samples for error count] : 計算さ れたビ ッ ト エラー レー ト に対する入力サン
プル数を指定し ます。
• [Provide normalization port] : オンにする と、 norm ポー ト がブロ ッ クに追加されます。
[Advanced] タブ
[Advance] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Use external puncturing] : オンにする と、 erase ポー ト がブロ ッ クに追加されます。
• [Use best state] : オンにする と 、 ト レースバッ クが最適なステー ト から開始されます。
340 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Viterbi Decoder v5_0
System
Generator
ブロック
Viterbi Decoder
v5_0
• [Width reduction] : コ ス ト を節約し て最適な状態を決定する ために、何個の LSB を無視する か
指定し ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Architecture type] : [Parallel] または [Serial] を選択します。
• [Optimization] : [Area] または [Speed] を選択し ます(パラレル アーキテ ク チ ャ の場合にのみ指
定でき ます)。
• [Reduce latency] : オンにする と、 ブロ ッ クのレイテンシが約 50% 減少し ます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE Viterbi Decoder コアが使用されます。
ザイ リンクス
LogiCORE
Viterbi
Decoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
System Generator for DSP リファレンス ガイド japan.xilinx.com 341
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V5.0 • • • • •
4 5
R

R
Viterbi Decoder v6_0
このブロックは、[Xilinx Blockset] の [Communication] および [Index] ライブラリにリストされて
います。
たたみ込みエン コーダでエン コー ド さ れたデータは、 ザ イ リ ン ク スの Viterbi
Decoder ブロックを使用してデコードできます。
デコード プロセスには、 2 段階あ り ます。 最初の段階では、 すべてのデータ入力
の組み合わせに対し て入力データ の コ ス ト を計算し ます。 コ ス ト の決定には、 ハ
ミング手法またはユークリッド手法を使用できます。 2 つ目の段階では、 ト レ リ
ス線図を ト レースバッ ク し、 最適なパスを決定します。 トレリス線図のトレース長は、[Traceback
length] パ ラ メ ータ で指定で き ます。
こ のデコーダでは、 最適なたたみ込み符号を使用し た場合、 エ ラー レー ト が最小にな り ます。 エン
コー ド する たたみ込み符号は、 デコー ド する たたみ込み符号 と 同じ にする必要があ り ます。
制約長
ブロック インターフェイス
1/2 レート (8 進数) の場合
の最適なたたみ込み符号
1/3 レート (8 進数) の場合の
最適なたたみ込み符号
3 [7 5] [7 7 5]
4 [17 13] [17 13 15]
5 [37 33] [37 33 25]
6 [57 65] [57 65 71]
7 [117 127] [117 127 155]
8 [357 233] [357 233 251]
9 [755 633] [755 633 447]
Viterbi Decoder ブロックでは、 1/2 ~ 1/7 のレート がサポート され、 din1 ~ din7 という名前の入
力ポー ト が 2 ~ 7 個表示されます。 ハー ド コーディ ングするには、各データ入力を 1 ビッ ト幅にす
る必要があ り ます。 ソフト コーデ ィ ングの場合は、 ビ ッ ト 幅は 3 ~ 8 ビッ トにできます。 vin ポー
トは、din ポー ト の値が有効であ る こ と 示し ます。 外部パン ク チ ャ リ ングを使用する場合は、デコー
ダのレート によって、 最大で 7 個の erase ポー ト が使用で き る よ う にな り ます。 erase ピンが High
にな る と 、 対応するデータ ピ ンがゼ ロ記号 と し て処理されます。 制約長 と ト レースバ ッ ク 長を指定
する と、 ブロ ッ クをデュアル デコーダ (たたみ込み符号 2 つで、 出力レー ト 2 つ) として使用でき
342 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Viterbi Decoder v6_0
ます。 sel と い う 入力ポー ト では、 たたみ込み符号がど ち ら の入力データ を使用する か指定 さ れま
す。 sel が 0 の場合、 データは [Convolution code array 1 (octal)] を使用してデコード され、 1 の場
合は [Convolution code array 2 (octal)] を使用してデコード されます。
Viterbi Decoder ブロッ クには、 2 ~ 5 個の出力ポー ト が含まれます。 dout ポー ト は 1 ビットのデ
コード結果を出力し、 vout ポー ト は値が無効な こ と を示し ます。 ber ポー ト はエン コード し直され
た dout の値と遅延の din の値の差をカ ウ ン ト し、 チャネルのビ ッ ト エラー レー ト を出力し ます。
検出されたエ ラー数は 8 で除算され、 ber ポー ト に出力さ れます。 ber_done ポー ト は、 エラー カウ
ン ト の入力サンプル数が処理されたかど う かを示し ます。 norm 信号は、ブ ロ ッ ク 内で標準化が実行
されたこ とを示します。 norm ポー ト では、チャネル上のエラーがすぐに監視され、 その結果が出力
されます。 標準化が さ ら に頻繁にな る と (norm ポー ト が High になる と)、出力 さ れ る エ ラ ー レート
も高くなり ます。
ブロック パラ メータ
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Constraint length] : n+1 にな り ます (n はエン コーダに含まれる制約レジス タ長)。
• [Use dual decoder] : オンにする と、 ブロ ッ クがデュアル デコーダと して動作し、 sel 入力ポー
トが使用できるようになります。
• [Convolution code array 1 (octal)] : 8 進数のたたみ込み符号の 1 つ目の配列を指定し ます。 出
力レー ト は配列の長さで決ま り ます。 2 ~ 7 の符号を指定し ます。 デュアル デコードが使用さ
れる場合に sel ポー ト の値が 0 だと、 この配列になります。
• [Convolution code array 2 (octal)] : 8 進数のたたみ込み符号の 2 つ目の配列を指定し ます。 出
力レー ト は配列の長さで決ま り ます。 2 ~ 7 の符号を指定し ます。 デュアル デコードが使用さ
れる場合に sel ポー ト の値が 1 だと、 この配列になります。 こ の場合、 出力レー ト は 1 つ目の
配列か ら の出力レー ト と 同じ にする必要はあ り ません。
• [Traceback length] : Viterbi Decorder のトレリス線図のトレースバック長を指定します。 最適
な長さ は、 制約長の 5 ~ 7 倍です。
• [Coding] : [Hard] か [Soft] かを指定し ます。 ハー ド エンコーディングではハミ ング手法、 ソフ
ト エン コーデ ィ ン グではユー ク リ ッ ド 手法を使用し て、 コ ス ト が計算 さ れます。 ハード コー
デ ィ ン グでは入力データ を 1 ビッ ト幅に、 ソフト コーディ ングでは 2 ~ 8 ビッ ト幅にする必
要があ り ます。 デュアル デコーデ ィ ング、 外部パン ク チャ リ ング、 シ リ アル アーキテクチャを
使用する場合は ソ フ ト コーディ ングを使用する必要があ り ます。
• [Data format] : [Signed magnitude] または [Offset binary] ( ソフト コーディ ングの場合のみ選
択可能) を指定し ます。
• [Provide bit error rate port] : オンにする と、ber と ber_done ポー ト がブロ ッ クに追加されます。
• [Number of input samples for error count] : 計算さ れたビ ッ ト エラー レー ト に対する入力サン
プル数を指定し ます。
• [Provide normalization port] : オンにする と、 norm ポー ト がブロ ッ クに追加されます。
[Advanced] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Use external puncturing] : オンにする と、 erase ポー ト がブロ ッ クに追加されます。
• [Use best state] : オンにする と 、 ト レースバッ クが最適なステー ト から開始されます。
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R

System
Generator
ブロック
Viterbi Decoder
v6_0
R
• [Width reduction] : コ ス ト を節約し て最適な状態を決定する ために、何個の LSB を無視する か
指定し ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Architecture type] : [Parallel] または [Serial] を選択します。
• [Optimization] : [Area] または [Speed] を選択し ます(パラレル アーキテ ク チ ャ の場合にのみ指
定でき ます)。
• [Reduce latency] : オンにする と、 ブロ ッ クのレイテンシが約 50% 減少し ます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE Viterbi Decoder コアが使用されます。
ザイ リンクス
LogiCORE
Viterbi
Decoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
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3A
DSP
1、 E
II、
II Pro
4 5
V6.0 • • • • •

WaveScope
WaveScope
このブロックは、 [Xilinx Blockset] の [Tools] および [Index] ライブラリにリストされています。
System Generator の WaveScope ブ ロ ッ ク は、 高度な機能を備えた使いやすい波形
ビューアで、 System Generator デザ イ ンの解析およびデバ ッ グに使用し ます。
こ のビ ューアでは、 シ ミ ュ レーシ ョ ンが完了し た後のすべてのワ イ ヤの時間変化を確
認でき ます。 信号はロ ジ ッ ク ま たはアナロ グ形式でフ ォーマ ッ ト で き る ほか、 2 進数、
16 進数、 10 進数などで も表示で き ます。
クイック チュート リアル
次に、 単純な例を使って、 WaveScope の使用方法を説明し ます。
WaveScope ブロックをモデルにドロップし、 ダブルク リ ッ クする と、 何も表示されていない波形
ビューアが起動されます。 3 つのワ イヤを Shift キーを押し なが ら 選択し、 波形ビ ューアで [Add
Selected Nets] ボタン ( ) をクリ ックして、これらのワイヤをビューアに追加します。 波形ビ ュー
アは、 次のよ う にな り ます。
ビューアには、 3 つの信号が表示 さ れています。 このうち 2 つには、 モデル内で命名していなかっ
たので、 自動的に名前が付いています。 モデルのウ ィ ン ド ウに戻 り [シミュレーションの開始] ボタ
ン ( ) をク リ ックします。 このシミ ュレーションの周期は 1 秒で、 10 秒間実行さ れます。 波形
System Generator for DSP リファレンス ガイド japan.xilinx.com 345
リリース 9.2.00 2007 年 8 月
R

R
ビ ューアは自動的にア ッ プデー ト さ れます。 ボタ ンを ク リ ッ ク し、 図のよ う に波形全体が表示
されるよ うにしてください。
theta 信号の基数は 16 進数に変更で き ます。 theta と い う 信号名を ク リ ッ クする か、 その信号波形を
クリックしてハイライトし、そのハイライトされた信号をダブルクリックし (名前の方はダブル ク
リックしません)、 次のフォーマット ダイアログ ボックスを起動します。
346 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

WaveScope
[hex] をオンにし、 theta のフォーマッ ト を 16 進数に変更し ます。 同様に、 SineCosine/Out1 信号を
[analog] に変更し、 色を赤に変更し て く ださ い。
信号名をダブル ク リ ッ ク し て、 テキ ス ト ボ ッ ク スに名前を入力し て、 信号名を変更し て く だ さ い。
System Generator for DSP リファレンス ガイド japan.xilinx.com 347
リリース 9.2.00 2007 年 8 月
R

R
新し い信号名がモデルに表示 さ れます。 ボ タ ン を使用する と 、 シ ミ ュ レーシ ョ ンの一部を拡大
できます。 [Cursor] → [Center Cursor] を ク リ ッ ク し、 黄色のカーソルを画面の中央に配置し、 マウ
ス ポ イ ン タ をそのカー ソ ルに合わせ、 表示 さ れる信号の値を確認し て く だ さ い。
ブロック インターフェイス
WaveScope のアイ コンをダブルク リ ッ クする と、波形ビューアが開きます。 このビューアを閉じて
いて も、シ ミ ュ レーシ ョ ンの最後に自動的に起動されます。 こ のビ ューアを使用する と 、シ ミ ュ レー
シ ョ ン結果を さ ま ざ ま な方法で確認で き ます。
WaveScope では、 指定し たネ ッ ト の信号が表示されます。 こ の信号は さ ま ざ ま な方法で同時に確認
で き ます。た と えば、ロ ジ ッ ク 形式ま たはアナロ グ形式の両方で確認し た り で き ます。 信号はロ ジ ッ
ク ま たはアナ ロ グ形式で フ ォーマ ッ ト で き る ほか、 2 進数、 16 進数、 10 進数な どで も 表示で き ま
す。 一番下には、 参考のために ク ロ ッ ク信号が表示さ れます。
WaveScope のウ ィンドウは、 次のよ うに使用できます。
• どのネ ッ ト の信号を表示する か選択し ます。
• 信号の表示を設定し ます。
• 信号を表示し ます。
ネッ トの選択
WaveScope の ウ ィ ン ド ウ で確認する ネ ッ ト を選択する には、 次の 2 通りの方法があります。 1 つ目
は、 Simulink のウ ィンド ウでザイ リ ンクス ブロックの出力ネッ ト を選択し、 ツールバーの [Add
Selected Nets] ボタン ( ) をク リ ックします。 複数のブ ロ ッ ク/ネ ッ ト を選択する場合は、 Shift
キーを押しながら ク リ ッ ク し ます。 選択 し たネ ッ ト の信号が WaveScope のウ ィンド ウに表示され
ます。 選択し たブロ ッ ク の入力 と 出力が、 すべて こ のウ ィ ン ド ウに追加さ れます。 モデルがシ ミ ュ
レーシ ョ ンされるまでは、 WaveScope に表示でき るデータはあ り ません。 データは、 シ ミ ュ レー
ション後に表示されます。
ツールバーで [Add Selected Nets] ボ タ ン を何度か ク リ ッ ク する と 、 WaveScope のウ ィンドウにそ
の信号がその回数分表示されます。
348 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

WaveScope
2 つ目の選択方法では、 [Nets] メニューを使用します。 このメニューには、 モデル内のブロックと
ネットの階層リストが含まれます。 図が複雑な場合は、 こ の メ ニ ューを使用し た方が特定のネ ッ ト
を選択しやす く な り ます。
一番下には、 デザ イ ン内で一番速いレー ト の ク ロ ッ ク信号が表示さ れます。 このクロック信号は、
どの信号を表示し て も表示されます。
信号の選択 と移動
信号ま たは対応するネ ッ ト 名は、 信号を ク リ ッ クする と 選択でき ます。 信号を選択する と 、 別の場
所に ド ラ ッ グ し て移動で き ます。 複数の信号を 1 度に選択する場合は、 ネ ッ ト 名を Shift キーまた
は Ctrl キーを使用し ます。 信号を ク リ ッ ク しても選択でき ません。
複数の信号を選択し て移動させる と 、 すべてが 1 度に移動 さ れます。 こ の方法は、 複数の関連する
信号を一度に表示される よ う にする場合に便利です。
WaveScope の画面上で ク ロ ッ ク信号を選択し て移動する こ と はで き ません。 クロック信号は、常に
一番下に表示されます。
信号の削除
WaveScope のウ ィ ン ド ウ に信号を追加し た後に削除する には、 その信号を選択し、 ツールバーの
[Delete Signals] ボタンをク リ ックします。 キーボードの Delete キーを押した り、[編集] → [Delete]
を ク リ ッ ク し て も削除で き ます。
ま た、 カ ッ ト 、 コ ピー、 貼 り 付けなどの基本的な操作も で き ます。 これらは、 ツールバーの [Copy
Signals] ボタンや [Paste Signals] ボ タ ン を使用で き る ほか、 キーボー ド シ ョートカット (カッ トの
場合は Ctrl キー + X、 コピーの場合は Ctrl キー + C、 貼 り 付けの場合は Ctrl キー + V) を使用した
り、 [編集] メニューからそれぞれのコマンドをクリックしても実行できます。
WaveScope の画面上で ク ロ ッ ク信号を コ ピー、 貼 り 付け、 削除する こ と はで き ません。
信号表示の設定
信号に よ っ ては、 何も し な く て も数値が重要な場合は数値で表示さ れた り 、 ス テー ト の遷移が重要
な場合はロジ ッ ク ステートで表示されたりするこ とがあり ます。 WaveScope を使用する と 、表示方
法を選択で き ます。
まず信号を選択し、 ダブル ク リ ッ ク し ます (信号名ではな く 、 信号自体をダブル ク リ ッ ク し ます)。
図のよ う なダ イ ア ロ グ ボックスが表示されます。
• フォーマッ ト - トランザクションを強調したロジック信号として信
号を表示させる場合は [logic] をオンにします。 この値は各ト ラン
ザクシ ョ ン後に書き込まれます。 信号の値を グ ラ フの よ う に表示 さ
せる場合は [analog] をオンにします。 信号の High と Low の値も、
グラフの左側に表示されます。 アナログ信号のサイズは、 選択した
アナロ グ信号の一番下を ド ラ ッ グする と 変更で き ます。
• 基数 - [bin]、 [hex]、 [dec] か ら 選択で き ます。 値は、 最適な基数点
で表示されます。 たとえば、10 進数の 10.5 は 16 進数では A.8 と表
示されます。
• 符号絶対値 - [Sign-Magnitude] をオンにする と、WaveScope で値が
2 の補数値ではな く 、 符号絶対値 と し て解釈さ れます。 このフォー
マッ トでは、 値は常に 10 進数で表示 さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 349
リリース 9.2.00 2007 年 8 月
R

R
• カラー - WaveScope ではデフ ォル ト の色が選択さ れています。 カラー ボ タ ンで色を選ぶ と 、選
択し た信号すべてにその色が反映さ れます。
デフ ォル ト では、 ロ ジ ッ ク 信号の値はグ ラ フで表示されます。 表示されない よ う にする には、 [オプ
ション] → [Show Values] をク リ ックして、 オフにします。
ク ロ ッ ク 信号の表示は変更で き ません。
アナログ信号の高さの変更
アナロ グ信号のサ イ ズを変更する には、 選択し たアナロ グ信号の下部分を選択し て (図参照)、 上下
に動かす と 、 アナロ グ信号を小さ く し た り 、 大き く し た り で き ます。
信号名の変更
変更する信号の名前をダブル ク リ ッ ク し ます。 ま た、 モデルの ワ イ ヤ名も変更で き ます。 こ の場合、
シ ミ ュ レーシ ョ ン を再実行する か、 ボタンで WaveScope のウ ィ ン ド ウ を更新する と 、 信号名が
アップデート されます。
信号のレ イ ンボー表示
信号は、 それぞれ別の色を使用する と 見やす く な り ます。 信号が追加される と、 新しい色がレイン
ボー パレ ッ ト から選択されます。 信号グループを選択し て、 [Rainbow Selected Signals] ボタンを
350 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

WaveScope
ク リ ッ ク する と 、 レ イ ンボー表示 さ れます。 すべての信号のレ イ ンボー表示を一度にや り 直すには、
Ctrl キーを押し なが ら すべてを選択し、 [Rainbow Selected Signals] ボタンをク リ ックします。
信号の表示
信号を選択し、モデルをシ ミ ュ レーシ ョ ンする と 、WaveScope で信号が表示さ れる よ う にな り ます。
拡大/縮小と ス ク ロール
虫眼鏡のア イ コ ン、 [View] メニュー、キーボードの I および O ボ タ ンのいずれかを使用する と 、 拡
大/縮小がで き ます。 また、 WaveScope のウ ィンドウで四角を描く よ うにマウスをド ラッグする と、
その部分を拡大で き ます。 ス ク ロールする場合は、 矢印キーを使用するか、 画面右側か下側にあ る
スクロール バーを動かし ます。 すべてが表示内に収ま る場合は、 ス ク ロール バーは表示されませ
ん。
Ctrl キーを使用する と 、 さ ら に細か く 拡大/縮小がで き ます。 Ctrl キーを押しつつ、 左向き ま たは右
向き矢印キーを押す と 、 1 クロック サイ クル単位で表示が切 り 替わ り ます。 Ctrl キーを押しつつ、 I
または O キーを押す と 、 細かい単位で拡大/縮小をする こ と がで き ます。
レ コーデ ィ ング制限の変更
データ の一部し か表示する必要のない こ と があ り ます。 た と えば、 シ ミ ュ レーシ ョ ンが長時間実行
される場合に、 最後の 1000 ス テ ッ プのみ確認し たい と き などです。
WaveScope で表示されるデータ が多 く な る ほど、WaveScope の動きが遅 く な り ます。 該当するデー
タ だけを拡大する こ と も で き ますが、WaveScope に含まれるデータが多ければ、動きは遅いま まで
す。 このよ うな場合は、 WaveScope でレコーディ ング制限を削減してください。
デフォル ト では、WaveScope はシ ミ ュ レーシ ョ ンの開始か ら終了までの信号の値を記録し ます。 こ
れ ら を変更する には、 [オプシ ョ ン] → [Recording Limits] をクリ ックし、 ダイアログ ボックスでレ
コーデ ィ ングの開始時間 と 終了時間を指定し ます。 次の図のよ う に、 ダ イ ア ロ グ ボックスには現在
System Generator for DSP リファレンス ガイド japan.xilinx.com 351
リリース 9.2.00 2007 年 8 月
R

R
の最小値 と 最大値が自動的に入力さ れています。 ここに値を入力してください。 終了時間に Inf と
入力する と 、 時間の上限がな く な り ます。
レ コーデ ィ ング制限を設定する と 、WaveScope ではその時間の範囲内の値し か表示さ れな く な り ま
す。 拡大表示し て も、 こ の範囲外の部分は表示さ れません。 シ ミ ュ レーシ ョ ンに戻る と、 その範囲
時間の値のみが記録されます。
グ リ ッ ド の表示
ツールバーの [Toggle Grid] ボタン ( ) をクリックすると、X 軸の値が付いた縦のラ イ ンが表示さ
れるよ うになり ます。
カーソルの使用
カーソルを使用する と、 信号を揃えて並べた り、 ポイ ン ト をマーク した り でき ます。 カーソルは、
時間軸の下を ク リ ッ ク する と 、 現在表示し てい る時間幅に表示 さ れます。 時間軸の下にポ イ ン タ を
置く と、マウス ポイ ン タが十字に変わ り 、 カーソルがその位置に移動され、 現在の表示内で動かせ
るようになったことを示します。
C キーを押すか、[Cursor] → [Center Cursor] を ク リ ッ ク する と 、 カーソ ルを画面の中央に表示させ
ることもできます。 画面に一度表示さ れたカー ソ ルは、 ド ラ ッ グする と 動かすこ と がで き ます。 マ
ウス ポ イ ン タ をカーソルの上に置 く と、 ポ イ ン タが十字に変わ り 、 カーソルが ド ラ ッ グでき る よ う
にな り ます。
352 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

WaveScope
マウス ポ イ ン タ をカーソルの上に置 く と、そのポイ ン タの下にあ る信号の値がツール情報と し て表
示されます。 ツール情報を使用する と 、 値がすべて表示さ れないよ う な拡大比率の場合、 アナロ グ
信号の値やロ ジ ッ ク 信号の値を表示する のに便利です。
カーソ ルを ド ラ ッ グする と、 ツール情報は更新さ れます。 スクロール バーの下に、 小さ い黄色の
カーソルが表示されます。 選択し た表示にカー ソ ルが見当た ら ない場合は、 こ の小 さ いカーソ ルの
位置か ら、 実際のカー ソ ルが時間軸のど こ に置かれてい る かがわか り ます。 カーソルを現在の位置
に移動する には、 J キーを押すか、 [Cursor] → [Jump to Cursor] をクリ ックします。
表示を合わせた り 、 検索し た り せずに、 次の信号遷移を表示する こ と も で き ます。 次の遷移を表示
する には、 カーソ ルを画面上に置き、 遷移を表示する信号を選択し ます。 Enter キーを押すか、
[Cursor] → [Move Cursor Next] を ク リ ッ ク する と 、カーソ ルが次の信号遷移に移動し ます。 カーソ
ルが画面か ら はみ出し てい る場合は、 それに合わせて表示さ れる よ う にな り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 353
リリース 9.2.00 2007 年 8 月
R

R
クロスプローブ
信号を WaveScope のウ ィ ン ド ウ内で選択する と、 次の図のよ う に ク ロ スプローブされ、 対応する
ワイヤがモデルのウィンドウでハイライトされます (図のオレ ンジ色の部分)。
ハイ ラ イ ト された信号が階層の下の方にあ る場合は、 その上位ブロ ッ ク がオレ ンジでハイ ラ イ ト さ
れます。
[Cursor] メニュー
[Cursor] メニューには、 次の 4 つのコマン ド が含まれます。
[Center Cursor]
現在表示し てい る時間幅の画面の中央にカーソ ルが配置 さ れます。 C キーを押しても、 同じ よ う に
配置されます。
[Jump to Cursor]
カーソ ルがあ る位置に現在の表示が移動さ れます。 J キーを押しても、 同じ よ う に移動されます。
[Move Cursor Next]
一番最近選択し た信号の次の遷移にカーソ ルが移動さ れます。 Enter キーを押しても、同じ よ う に移
動されます。
354 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

WaveScope
[Move Cursor Last]
一番最近選択し た信号の前の遷移にカーソ ルが移動さ れます。 Shift キーを押しながら Enter キーを
押し て も、 同じ よ う に移動されます。
[オプシ ョ ン] メニュー
[オプシ ョ ン] メニューには、次の 4 つのコマンドが含まれます。
[Grid Lines]
時間軸のグ リ ッ ド が表示されます。
[Show Values]
数値が表示さ れます。 デフォル ト では、 オンになっています。 クリックすると、表示をオフにでき
ます。
[Run at End of Sim]
WaveScope がシ ミ ュ レーシ ョ ンの終了時に実行さ れます。 デフォル ト では、 オンになっています。
シミュレーションの終了時に WaveScope が開かないよ う にするには、 ク リ ッ ク して、 オフにし ま
す。
[Recording Limits]
前述の 「レ コーデ ィ ング制限の変更」 に記述し た と お り 、 WaveScope で表示されるシ ミ ュ レーシ ョ
ン時間を制限する ために使用し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 355
リリース 9.2.00 2007 年 8 月
R

R
Xilinx LogiCORE のバージ ョ ン
System
Generator
ブロック
ザイ リンクス
LogiCORE
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
356 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
Accumulator Accumulator V7.0 • • • • •
Addressable
Shift Register
4 5
Accumulator V9.1 • • •
RAM-based
Shift Register
RAM-based
Shift Register
AddSub Adder
Subtractor
Adder
Subtractor
V7.0 • • • • •
V9.1 • • •
V7.0 • • • • •
V9.1 • • •
CMult Multiplier V7.0 • • • • •
Convolutional
Encoder v3_0
Convolutional
Encoder v6_0
Multiplier V10.0 • • •
Convolutional
Encoder
Convolutional
Encoder
V3.0 • • • •
V6.0 • • • •
Counter Binary Counter V7.0 • • • • •
DAFIR v9_0 Distributed
Arithmetic FIR
Filter
DDS Compiler
v1_1
DDS Compiler
v2_0
Binary Counter V9.1 • • •
DDS Compiler
v1_1
DDS Compiler
v2_0
V9.0 • • • • •
V4.1 • • •
V4.1 • • •
DDS v4_0 DDS V4.1 • • •
DDS v5_0 DDS V5.0 • • • • •

Xilinx LogiCORE のバージ ョ ン
System
Generator
ブロック
Dual Port RAM Dual Port
Block Memory
Block Memory
Generator
Distributed
Memory
Distributed
Memory
Generator
FFT v1_0 16 Pt Complex
Fast Fourier
Transform
64 Pt Complex
Fast Fourier
Transform
256 Pt
Complex Fast
Fourier
Transform
1024 Pt
Complex Fast
Fourier
Transform
FFT v3_1 Fast Fourier
Transform
FFT v3_2 Fast Fourier
Transform
FFT v4_1 Fast Fourier
Transform
FIFO Synchronous
FIFO
FIR Compiler
v1_0
FIR Compiler
v2_0
ザイ リンクス
LogiCORE
FIFO
Generator
FIR Compiler
FIR Compiler
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
V6.1 • • • • •
V2.4 • • •
V7.1 • • • • •
V3.3 • • •
V1.0 •
V1.0 •
V1.0 •
V1.0 •
V3.1 • • •
V3.2 • • •
V4.1 • • • • • •
V5.0 • • • • •
V3.3 • • •
V1.0 •
V2.0 • •
System Generator for DSP リファレンス ガイド japan.xilinx.com 357
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
R

System
Generator
ブロック
FIR Compiler
v3_0
FIR Compiler
v3_1
R
FIR Compiler
FIR Compiler
From FIFO FIFO
Generator
Interleaver
Deinterleaver
v4_0
Interleaver
Deinterleaver
v5_0
V3.0 • • •
V3.1 • • •
V3.3 • • •
Interleaver/
De-Interleaver V4.0 • • • • •
Interleaver/
De-Interleaver V5.0 • • • • •
Mult Multiplier V10.0 • • • • • • • •
ROM Single Port
Block Memory
RS Decoder
v5_1
RS Decoder
v6_0
ザイ リンクス
LogiCORE
Block Memory
Generator
Distributed
Memory
Distributed
Memory
Generator
RS Decoder
RS Decoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
V6.1 • • • • •
V2.4 • • •
V7.1 • • • • •
V3.3 • • •
V5.1 • • • • •
V6.0 • • • • •
RS Encoder v5_0 RS Encoder V5.0 • • • • •
RS Encoder v6_0 RS Encoder V6.0 • • • •
SineCosine Sine Cosine V5.0 • • • • •
358 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5

Xilinx LogiCORE のバージ ョ ン
System
Generator
ブロック
Single Port RAM Single Port
Block Memory
Block Memory
Generator
Distributed
Memory
Distributed
Memory
Generator
To FIFO FIFO
Generator
Viterbi Decoder
v5_0
Viterbi Decoder
v6_0
ザイ リンクス
LogiCORE
Viterbi
Decoder
Viterbi
Decoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
V6.1 • • • • •
V2.4 • • •
V7.1 • • • • •
V3.3 • • •
V3.3 • • •
V5.0 • • • • •
V6.0 • • • • •
System Generator for DSP リファレンス ガイド japan.xilinx.com 359
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
R

R
360 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

R
第 2 章
ザイ リンクス リファレンス ブロックセッ ト
通信
制御ロジ ッ ク
DSP
含まれる リ ファ レンス ライブラリは次のとおりです。
[Communication] ライブラリ
BPSK AWGN Channel
Convolutional Encoder
Multipath Fading Channel Model
White Gaussian Noise Generator
[Control Logic] ライブラリ
Mealy State Machine
Moore State Machine
Registered Mealy State Machine
Registered Moore State Machine
[DSP] ライブラリ
2 Channel Decimate by 2 MAC FIR Filter
2n+1-tap Linear Phase MAC FIR Filter
2n-tap Linear Phase MAC FIR Filter
2n-tap MAC FIR Filter
4-channel 8-tap Transpose FIR Filter
4n-tap MAC FIR Filter
System Generator for DSP リファレンス ガイド japan.xilinx.com 361
リリース 9.2.00 2007 年 8 月

R
画像
演算
[DSP] ライブラリ
CIC Filter
Dual Port Memory Interpolation MAC FIR Filter
Interpolation Filter
m-channel n-tap Transpose FIR Filter
n-tap Dual Port Memory MAC FIR Filter
n-tap MAC FIR Filter
[Imaging] ライブラリ
5x5Filter
Virtex Line Buffer
Virtex2 5 Line Buffer
Virtex2 Line Buffer
[Math] ライブラリ
CORDIC ATAN
CORDIC DIVIDER
CORDIC LOG
CORDIC SINCOS
CORDIC SQRT
362 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

2 Channel Decimate by 2 MAC FIR Filter
2 Channel Decimate by 2 MAC FIR Filter
積和ベースの FIR フィルタをインプリメントします。 n-tap フィルタでは、専用乗
算器 1 つとデュアル ポー ト ブロッ ク RAM 1 つが使用されます。 時分割多重
(TDM) の 2 つのチャ ネルが同じ MAC エンジンで一緒に処理されます。 各チャ ネ
ルに指定する係数のセ ッ ト は、含まれる係数の数が同じであれば完全に異なってい
てもかまいません。 フ ィルタでは、 多相フ ィルタ手法を使用して、 2 に固定された
デシ メーシ ョ ンが実行されます。 フ ィ ルタの設定には、 複数の係数セ ッ ト および
データ サンプルをフ ィルタ デザイ ンに格納する手法が示されます。 Virtex
FPGA ファミ リ (および Virtex フ ァ ミ リ の派生デバイ ス) では、 高速で小型の加算器、 乗算器、 お
よび柔軟な メ モ リ アーキテ ク チャ を構築する ための専用回路が提供さ れます。 フ ィルタ デザイ ン
ではこれらのシリ コンの特性が活用され、 小型でリ ソース効率のよいデザインがインプリ メン ト さ
れます。
このフィルタ リファレンス ブロックには、インプリ メンテーショ ンの説明が提供されています。こ
の説明は、モデル内でブロックを右クリックして [マスクブロックのモデル表示] をクリ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
このリ ファレンス ブロッ クのパラ メータは次のとおりです。
• [Data Input Bit Width] : 入力サンプルの幅
• [Data Input Binary Point] : 入力の 2 進小数点の位置
• [Coefficient Vector (Ch.1)] : フィルタのチャネル l の係数を指定し ます。 タ ッ プ数は、係数ベク
タのサイズから推論されます。
• [Coefficient Vector (Ch.2)] : フィルタのチャネル 2 の係数を指定し ます。 タ ッ プ数は、 係数ベ
ク タ のサ イ ズか ら 推論されます。
メモ : 係数ベ ク タ のサ イ ズは同じ であ る必要があ り ます。 必要に応じ てパデ ィ ングを追加し、
サイズを同じにします。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point per Coefficient] : 各係数の 2 進小数点の位置
メモ : 係数ベ ク タ のサ イ ズは同じ であ る必要があ り ます。 必要に応じ てパデ ィ ングを追加し、
サイズを同じにします。
• [Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
System Generator for DSP リファレンス ガイド japan.xilinx.com 363
リリース 9.2.00 2007 年 8 月
R

R
2n+1-tap Linear Phase MAC FIR Filter
積和ベースの FIR フィルタをインプリメントします。 このフィルタでは、 奇数
個の係数の係数対称を利用し て、フ ィ ルタ のスループ ッ ト を向上させます。フ ィ
ルタ デザイ ンでは、 Virtex ファ ミ リ FPGA のシ リ コンの特性 (高速で小型の加
算器、 乗算器、 および柔軟な メ モ リ アーキテ ク チャ を構築する ための専用回路)
が利用されます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point for Coefficient] : 各係数の 2 進小数点の位置
• [Number of Bits per Input Sample] : 入力サンプルの幅
• [Binary Point for Input Samples] : 入力の 2 進小数点の位置
• [Input Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
364 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

2n-tap Linear Phase MAC FIR Filter
2n-tap Linear Phase MAC FIR Filter
積和ベース の FIR フィルタをインプリメントします。 このブロックでは、 偶数個
の係数の係数対称を利用し て、フ ィ ルタ のスループ ッ ト を向上させます。 フィルタ
デザイ ンでは、Virtex ファミ リ FPGA のシ リ コンの特性 (高速で小型の加算器、乗
算器、 および柔軟な メ モ リ アーキテ ク チャ を構築する ための専用回路) が利用さ
れます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point for Coefficient] : 各係数の 2 進小数点の位置
• [Number of Bits per Input Sample] : 入力サンプルの幅
• [Binary Point for Input Samples] : 入力の 2 進小数点の位置
• [Input Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
System Generator for DSP リファレンス ガイド japan.xilinx.com 365
リリース 9.2.00 2007 年 8 月
R

R
2n-tap MAC FIR Filter
積和ベースの FIR フィルタをインプリ メントします。 n-tap、 2n-tap、 4n-tap フィル
タでは、それぞれ 1 つ、 2 つ、 および 4 つの Virtex-II 専用乗算器が使用されます。 こ
れら 3 とおりのフィルタ コンフィギュレーションによ り、 フィルタのスループッ ト
と デバ イ スの リ ソ ース使用の ト レー ド オフが示さ れます。 Virtex FPGA ファミ リ (お
よび Virtex フ ァ ミ リ の派生デバイ ス) では、 高速で小型の加算器、 乗算器、 および柔
軟な メ モ リ アーキテ ク チ ャ を構築する ための専用回路が提供さ れます。 フィルタ デ
ザインではこれらのシ リ コンの特性が活用され、 小型で リ ソース効率のよいデザインがインプ リ メ
ントされます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point for Coefficient] : 各係数の 2 進小数点の位置
• [Number of Bits per Input Sample] : 入力サンプルの幅
• [Binary Point for Input Samples] : 入力の 2 進小数点の位置
• [Input Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
366 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

4-channel 8-tap Transpose FIR Filter
4-channel 8-tap Transpose FIR Filter
ブロック パラ メータ
4 チャネル 8 タ ッ プの転置型 FIR フィルタをインプリメントします。 転置
構造はザイ リ ン ク ス FPGA でのデータ パス処理に適しており、 よ り大型
のフ ィ ルタ に容易に拡張で き ます。 フィルタでは、Virtex ファミ リ FPGA
のシ リ コンの特性 (高速で小型の加算器、乗算器、および柔軟な メ モ リ アー
キテ ク チャ を構築する ための専用回路) が利用されます。
このフィルタ リファレンス ブロッ クには、 インプリ メンテーショ ンの説
明が提供されています。 こ の説明は、 モデル内でブロ ッ ク を右ク リ ッ ク し
て [マスクブロッ クのモデル表示] を ク リ ッ クする と 表示 さ れます。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point for Coefficient] : 各係数の 2 進小数点の位置
• [Number of Bits per Input Sample] : 入力サンプルの幅
• [Binary Point for Input Samples] : 入力の 2 進小数点の位置
• [Input Sample Period] : 入力のサンプル周期
System Generator for DSP リファレンス ガイド japan.xilinx.com 367
リリース 9.2.00 2007 年 8 月
R

R
4n-tap MAC FIR Filter
積和ベースの FIR フィルタをインプリ メントします。 n-tap、 2n-tap、 4n-tap フィ
ルタでは、 それぞれ 1 つ、 2 つ、 および 4 つの Virtex-II 専用乗算器が使用さ れま
す。 これら 3 とおりのフィルタ コンフィギュレーションにより、フィルタのスルー
プッ ト とデバイスのリ ソース使用のト レードオフが示されます。 Virtex FPGA
ファ ミ リ (および Virtex フ ァ ミ リ の派生デバイ ス) では、 高速で小型の加算器、 乗
算器、 および柔軟な メ モ リ アーキテ ク チャ を構築する ための専用回路が提供さ れ
ます。 フィルタ デザイ ンではこれらのシ リ コ ンの特性が活用され、小型で リ ソース
効率の よ いデザ イ ンが イ ンプ リ メ ン ト さ れます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point for Coefficient] : 各係数の 2 進小数点の位置
• [Number of Bits per Input Sample] : 入力サンプルの幅
• [Binary Point for Input Samples] : 入力の 2 進小数点の位置
• [Input Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
368 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

5x5Filter
5x5Filter
5 つの n-tap MAC FIR フィルタを使用してインプリメントされます。 n-tap MAC
FIR フィルタは、[Xilinx Reference Blockset] → [DSP] ライブラリに含まれてい
ます。
グレー スケールの画像をフィルタする 9 つの異な る 2-D フ ィルタがあります。
フ ィ ルタ を選択する には、 5x5 フ ィルタ ブロックのマスク パラ メータを変更し
ます。 2-D フ ィ ルタ係数はブ ロ ッ ク RAM に格納さ れ、 モデルでは係数は最適化
されません。 [Initialization] タブで 5x5 フ ィルタ ブロッ クのマスクを変更する
と 、 代わ り に独自の係数 と ス ケール係数を使用で き ます。
9 つのフ ィ ルタで使用されている係数を次に示し ます。 フ ィルタの出力は、Div と呼
ばれる ス ケール係数で乗じ られます。
edge = [ 0 0 0 0 0; ...
0 -1 -1 -1 0; ...
0 -1 -1 -1 0; ...
0 0 0 0 0];
edgeDiv = 1;
sobelX = [ 0 0 0 0 0; ...
0 -1 0 1 0; ...
0 -2 0 2 0; ...
0 -1 0 1 0; ...
0 0 0 0 0];
sobelXDiv = 1;
sobelY = [ 0 0 0 0 0; ...
0 1 2 1 0; ...
0 0 0 0 0; ...
0 -1 -2 -1 0; ...
0 0 0 0 0];
sobelYDiv = 1;
sobelXY = [ 0 0 0 0 0; ...
0 0 -1 -1 0; ...
0 1 0 -1 0; ...
0 1 1 0 0; ...
0 0 0 0 0];
sobelXYDiv = 1;
blur = [ 1 1 1 1 1; ...
1 0 0 0 1; ...
1 0 0 0 1; ...
1 0 0 0 1; ...
1 1 1 1 1];
blurDiv = 1/16;
smooth = [ 1 1 1 1 1; ...
1 5 5 5 1; ...
1 5 44 5 1; ...
1 5 5 5 1; ...
1 1 1 1 1];
smoothDiv = 1/100;
System Generator for DSP リファレンス ガイド japan.xilinx.com 369
リリース 9.2.00 2007 年 8 月
R

R
sharpen = [ 0 0 0 0 0; ...
0 -2 -2 -2 0; ...
0 -2 32 -2 0; ...
0 -2 -2 -2 0; ...
0 0 0 0 0];
sharpenDiv = 1/16;
gaussian = [1 1 2 1 1; ...
1 2 4 2 1; ...
2 4 8 4 2; ...
1 2 4 2 1; ...
1 1 2 1 1];
gaussianDiv = 1/52;
identity = [ 0 0 0 0 0; ...
0 0 0 0 0; ...
0 0 1 0 0; ...
0 0 0 0 0; ...
0 0 0 0 0];
identityDiv = 1;
このフィルタでは、スライス 309 個、専用乗算器 5 個、ザイ リ ン ク ス XC2V250-6 デバイ スの RAM
ブロック 5 個が使用さ れ、213MHz (Advanced スピード ファイル 1.96、ISE 4.2.01i ソフトウェア)
で動作し ます。
基礎 と な る 5-tap MAC FIR フィルタは、入力レートの 5 倍の速さ で動作し ます。 このため、デザイ
ンのスループッ ト は 213MHz / 5 = 426,000,000 ピクセル/秒となります。 64 × 64 の画像では、 こ
れは 42.6 × 10^6/(64 × 64) = 10,400 フレーム/秒、 256 × 256 の画像ではスループ ッ ト は 650 フ
レーム/秒、 512 × 512 の画像では 162 フレーム/秒となります。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [5x5 Mask] : [Edge]、 [Sobel X]、 [Sobel Y]、 [Sobel X-Y]、 [Blur]、 [Smooth]、 [Sharpen]、
[Gaussian]、 または [Identity] フ ィ ルタ の係数が選択で き ます。
• [Sample Period] : 入力信号のサンプル周期を必ず指定し ます。
370 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

BPSK AWGN Channel
BPSK AWGN Channel
入力信号にス ケール された白色ガ ウ ス雑音を追加し ます。 白色ガ ウ ス雑音は、
White Gaussian Noise Generator リファレンス ブロックで生成されます。
こ の ノ イ ズは、 ノ イ ズのばら つき を調整する ため、 次に示すよ う に SNR に基づ
いてスケールされます。 ユニッ ト シンボル エネルギー (Es = 1) を使用する符号化
されていない BPSK では、 SNR は Eb/No で、 dB の単位で表されます。 SNR 入
力は UFix8_4 で、 有効な範囲は 0.0625 刻みで 0.0 ~ 15.9375dB です。
符号付き シ ス テムで AWGN を使用する場合、 ま たはコ ア を異な る変調形式で使
用する場合は、 SNR を調整し て スペク ト ル効率の違いに対応する必要があ り ま
す。 コード レート が 1/2 の BPSK で、 Es = 1 および No が定数であ る場合は、 Eb = 2 および
Eb/No = SNR + 3 dB となります。 符号化 さ れていない QPSK で、 I = +/-1 および Q = +/-1、 独立
したノイズ シーケンスが加わる場合は、 各チャネルは独立した BPSK チャネルのよ うになり、
Eb/No = SNR となります。 この QPSK に コード レート 1/2 を追加する と 、 Eb/No = SNR + 3 dB
となります。
AWGN チャネルの全体的なレイテンシは、 15 クロック サイクルです。 チャ ネル出力は 17 ビット
(2 進小数点以下が 11 ビッ ト) の符号付きの値です。 入力ポー ト SNR のデータ型は任意です。 リ
セッ ト ポー ト はブール型、din 入力ポー ト は 2 進小数点の位置が 0 である符号なし 1 ビッ ト値であ
る必要があ り ます。
ブロック パラ メータ
参考資料
[Decimal Seed Value] : 10 進開始シー ド 値
1. A. Ghazel, E. Boutillon、 J. L. Danger、 G. Gulak and H. Laamari、 『Design and Performance
Analysis of a High Speed AWGN Communication Channel Emulator』 、IEEE PACRIM
Conference (2001 年 8 月 ブリティッシュ コロンビア州ビクト リア (カナダ) にて開催)
2. ザイ リンクス データ シー ト 、 『Additive White Gaussian Noise (AWGN) Core v1.0』 、Xilinx,
Inc.、 2002 年 10 月
System Generator for DSP リファレンス ガイド japan.xilinx.com 371
リリース 9.2.00 2007 年 8 月
R

CIC Filter
R
このフィルタはマルチレート フィルタで、デジタル システムにおけるサンプル レー
ト の大幅な変化の検出に使用さ れます。 デシ メーシ ョ ン構造、 イ ンターポレーシ ョ ン
構造の両方がサポー ト さ れます。 CIC フ ィ ルタ には乗算器が含まれず、 加算器、 減算
器、 およびレ ジ ス タ のみが含まれます。 通常は、 信号の帯域幅よ り も シ ス テムのサン
プルレー ト がかな り 大きい場合のよ う に、 サンプル レート が非常に大きなアプ リ
ケーシ ョ ンで使用されます。 このフィルタは、 デジタル ダウン コンバータおよびデジタル アップ
コ ンバータ で頻繁に使用されます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック インターフェイス
CIC ブロックには次のシングル データ入力ポー ト およびデータ出力ポー ト があ り ます。
• xn : データ入力ポー ト 。 1 ~ 128 ビッ ト。
• yn : データ出力ポー ト
CIC フ ィ ル タ の基本的な構成要素は、 積分器 と く し形フ ィ ル タ です。 1 つの積分器は、 次の伝達関
数を使用する シングル ポールの IIR フィルタです。
H(z) = (1 - z-1 ) -1
積分器の直結フ ィ ー ド バ ッ ク 係数は、 y[n] = y[n-1] + x[n] です。
1 つの く し形フ ィ ル タは、 次の式で表現される奇数対称の FIR フィルタです。
y[n] = x[n] - x[n - RM]
ここで M は、 ブロ ッ ク パ ラ メ ータ で選択 さ れた差動遅延、 R は選択された整数レー ト の変更係数
です。 くし形フィルタ 1 段の伝達関数は次の と お り です。
H(z) = 1 -z-RM 次の 2 つの図に見られる よ う に、 CIC フィルタでは N 個の積分器セ ク シ ョ ンが N 個の く し形セク
ションにカスケード接続されます。 積分器構造および く し形構造がレー ト の変化の影響を受けない
ように、セクション間には Up Sample や Down Sample などのレート変更ブロッ クが挿入されま
す。 インターポレータでは、Up Sample ブロックによ り、値が 0 のサンプルが R-1 個、 く し形セ ク
ションの出力の連続したサンプルの間に挿入され、 レートが R 倍にな り ます。 デシ メータでは、
Down Sample ブ ロ ッ ク に よ り 、最後の積分器段か ら出力のサブサンプルが削除 さ れ、サンプル レー
トが 1/R にな り ます。
372 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

CIC Filter
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Input Bit Width] : 入力サンプルの幅
• [Input Binary Point] : 入力の 2 進小数点の位置
• [Filter Type] : [Interpolator] または [Decimator]
• [Sample Rate Change] : 8 ~ 16384
• [Number of Stages] : 1 ~ 32
• [Differential Delay] : 1 ~ 4
• [Pipeline Differentiators] : オンまたはオフ
このブロックで使用されるその他のパラメータは、 「ブロ ッ ク のパラ メ ータ ダイアログ ボックスの
共通オプシ ョ ン」 で説明されています。
E. B. Hogenauer、 『An economical class of digital filters for decimation and interpolation』 、IEEE
トランザクション 「Acoustics, Speech and Signal Processing」 vol. ASSP- 29(2)、 1981 年、
pp. 155 ~ 162
System Generator for DSP リファレンス ガイド japan.xilinx.com 373
リリース 9.2.00 2007 年 8 月
R

R
Convolutional Encoder
たたみ込み符号のエン コーダ を イ ンプ リ メ ン ト し ます。 通常 Viterbi デコーダと併用
さ れ、 デジ タル通信シ ス テムで順方向誤 り 訂正 (FEC) を実行し ます。
値のエン コード には リ ニア フィード フォワード シフ ト レジスタが使用され、 次の
図に示すよ う に、入力データ を ス ラ イ ド させなが ら モジ ュ ロ 2 の和を算出し ます。 シ
フト レ ジ ス タ長は制約長で指定されます。 たたみ込み符号では、データ枠のどのビ ッ
トをモジュロ 2 に加算する かが指定 さ れます。 ブロッ クを リセッ トする と、シフ ト レジスタが 0 に
設定 さ れます。 エン コーダのレー ト は、 入力ビ ッ ト 長の出力ビ ッ ト 長に対する比率です。 レー ト が
1/2 のエン コーダか ら は、 各入力ビ ッ ト ご と に 2 ビ ッ ト が出力さ れます。 同様に、 レー ト が 1/ 3 の
エン コーダか ら は、 各入力ビ ッ ト ご と に 3 ビ ッ ト が出力 さ れます。
インプリメンテーション
ブ ロ ッ ク は、パ ラ メ ータ指定可能なマルチプレ ク サ ベースの コ ラ プスの一種を使用し て イ ンプ リ メ
ントされます。 この方法では、 ロジック ブ ロ ッ ク が定数で駆動さ れます。 こ こ では定数はたたみ込
み符号で、 リ ニア フィード フォワード シフ ト レ ジ ス タ のどのレ ジ ス タ を出力の計算に使用する か
を決定します。 定数で駆動さ れる ロ ジ ッ ク はすべて、 合成ツールで最適化さ れて削除さ れます。
374 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Convolutional Encoder
ブロック インターフェイス
現在 こ のブ ロ ッ ク には 3 つの入力ポー ト と 3 つの出力ポー ト があ り ます。 din ポー ト のタ イプは
UFix1_0 である必要があ り ます。 ここでエンコードされる値が許可されます。 vin ポー ト は、 din に
示された値が有効であるこ とを表します。 有効な値のみがエン コー ド さ れます。 リセット ポー ト で
は、 High の場合にたたみ込みエン コーダが リ セ ッ ト さ れます。 イネーブル ポー ト を追加する には、
サブシステムを開き、定数 Enable を入力ポート に変更し ます。 出力ポー ト dout0 および dout1 から
は、 エン コー ド さ れたデータ が出力 さ れます。 ポー ト dout0 は配列の最初の符号、 dout1 は 2 番目、
という よ うに対応します。 出力ポー ト を追加するには、 サブシ ス テムを開き、 モデルに示 さ れる手
順に従います。 出力ポー ト vout は、 出力値が有効かど う かを示し ます。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Constraint Length] : 制約長。 n+1 で、 n はエンコーダに含まれる制約レジス タ長。
• [Convolutional code array (octal)] : 8 進数のたたみ込み符号の配列。 出力レー ト は配列長か ら
派生し ます。 2 ~ 7 の符号を指定し ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 375
リリース 9.2.00 2007 年 8 月
R

R
CORDIC ATAN
Circular Vectoring モー ド で完全にパラ レルな CORDIC (COordinate Rotation
DIgital Computer) アルゴ リ ズムを使用し て、 直交座標か ら極座標への変換を イ ン
プリメントします。
入力を と する と 、 絶対値 m = K × sqrt (x 2 + y 2 ) および角度 a = arctan(y/x)
より新しいベクタ が算出されます。 通常どお り 、 絶対値のス ケール係数
K = 1.646760... はプ ロ セ ッ サでは補正 さ れないので、 絶対値出力を こ の係数で ス
ケールする必要があ り ます。 CORDIC プロセッサのインプリ メン トには、 ザイ リ ンクス ブロック
セッ トのブロックが使用されます。
ブロック パラ メータ
参考資料
このアルゴリズムは、 次の 3 段階で イ ンプ リ メ ン ト さ れます。
1. 大まかな角度の回転 : このアルゴリズムでは、 -π/2 ~ π/2 の角度のみが収束されます。 x < 0
の場合、 入力ベク タ を対称移動し て X 座標を負でない値に し、 第 1 象限および第 3 象限に移
動します。
2. 詳細な角度の回転 : 直交座標か ら極座標に変換する ため、 結果のベ ク タ を y が 0 に近づ く よ う
に少しずつ回転し ます。 i 段目での回転角度は、 +/- atan(1/2i ) (正負は、 入力 y が負の場合は正
で、 正の場合は負) にな り ます。
3. 角度修正 : 手順 1 で対称移動が実行 された場合は、 +/-πから減算して修正します。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Number of Processing Elements] : 詳細な角度の回転での段の反復回数を指定し ます。
• [X,Y Data Width] : 入力 x および y の幅を指定し ます。 入力 x および y はデータ幅が同じで、
符号付き であ る必要があ り ます。
• [X,Y Binary Point Position] : 入力 x および y の 2 進小数点の位置を指定し ます。 入力 x および
y は 2 進小数点の位置が同じ で、 符号付き であ る必要があ り ます。
• [Latency for each Processing Element] : 各循環回転段の後のパイ プ ラ イ ン レイテンシを設定
します。
こ のブ ロ ッ ク のレ イ テンシは、 次の式に基づいて算出さ れます。
Latency = 3 + sum (処理エ レ メ ン ト のレ イ テンシ)
1. J. E. Volder、 『The CORDIC Trigonometric Computing Technique』 、IRE トランザクション、
Electronic Computers、 Vol. EC-8、 1959 年、 pp. 330 ~ 334
2. J. S. Walther、 『A Unified Algorithm for Elementary Functions』 、Spring Joint Computer
Conference、 1971 年、 pp. 379 ~ 385
3. Yu Hen Hu、『CORDIC-Based VLSI Architectures for Digital Signal Processing』、IEEE Signal
Processing Magazine、 1992 年 7 月、 pp. 17 ~ 34
376 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

CORDIC DIVIDER
CORDIC DIVIDER
ブロック パラ メータ
参考資料
Linear Vectoring モー ド で完全にパラ レルな CORDIC (COordinate Rotation
DIgital Computer) アルゴ リ ズムを使用し て、 除算回路を イ ンプ リ メ ン ト し ます。
入力を とすると、 出力 y/x が算出されます。 CORDIC プロセッサのインプ
リメントには、ザイリンクス ブロックセッ トのブロックが使用されます。
このアルゴリズムは、 次の 4 段階で イ ンプ リ メ ン ト さ れます。
1. 座標回転 : CORDIC アルゴ リ ズムでは、 x の正の値のみが収束されます。 x および y 座標を負
でない値に し、 入力ベク タ を第 1 象限に移動し ます。 こ の回路は、 最小の負の値を除 く X およ
び Y のすべての値を収束させる よ う に設計されています。
2. 正規化 : CORDIC アルゴ リ ズムでは、2x 以下の y のみが収束されます。 入力 x および y を、最
上位ビ ッ ト (MSB) が 1 になるまで左にシフ ト します。 y の x に相対する シ フ ト は記録され、座
標修正段に渡されます。
3. リニア回転 : 比を算出する ため、 結果のベ ク タ を y が 0 に近づ く よ う に少しずつ回転し ます。
回転の最終段で、 y/x が得られます。
4. 座標修正 : 座標軸の移動および x に相対する y のシフ ト に基づき、 結果の比に正しい符合を割
り当て、 2^ (x に相対する y のシフ ト) で乗算し ます。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Number of Processing Elements] : リ ニア回転での段の反復回数を指定し ます。
• [X,Y Data Width] : 入力 x および y の幅を指定し ます。 入力 x および y はデータ幅が同じで、
符号付き であ る必要があ り ます。
• [X,Y Binary Point Position] : 入力 x および y の 2 進小数点の位置を指定し ます。 入力 x および
y は 2 進小数点の位置が同じ で、 符号付き であ る必要があ り ます。
• [Latency for each Processing Element] : 各 リ ニア回転段の後のパイ プ ラ イ ン レイテンシを設
定します。
こ のブ ロ ッ ク のレ イ テンシは、 次の式に基づいて算出さ れます。
Latency = 4 + data width + sum (処理エレ メ ン ト のレ イ テンシ)
1. J. E. Volder、 『The CORDIC Trigonometric Computing Technique』 、IRE トランザクション、
Electronic Computers 、 Vol. EC-8、 1959 年、 pp. 330 ~ 334
2. J. S. Walther、 『A Unified Algorithm for Elementary Functions』 、Spring Joint Computer
Conference、 1971 年、 pp. 379 ~ 385
3. Yu Hen Hu、『CORDIC-Based VLSI Architectures for Digital Signal Processing』、IEEE Signal
Processing Magazine、 1992 年 7 月、 pp. 17 ~ 34
System Generator for DSP リファレンス ガイド japan.xilinx.com 377
リリース 9.2.00 2007 年 8 月
R

CORDIC LOG
R
Hyperbolic Vectoring モード で完全にパラ レルな CORDIC (COordinate Rotation
DIgital Computer) アルゴ リ ズム を使用し て、 自然対数回路を イ ンプ リ メ ン ト し
ます。
入力を x とすると、 log(x) が算出 さ れ、 複素出力が必要な場合は、 複素 π 値を
追加する ためのフ ラ グ も出力 さ れます。 CORDIC プロセッサのインプリ メン ト
には、 ザイ リ ン ク ス ブロッ クセッ トのブロッ クが使用されます。
自然対数は、 CORDIC アルゴ リ ズムで次の式を使用し て間接的に計算されます。
log (w) = 2 × tanh -1 [(w-1) / (w+1)]
log ( w × 2 E ) = log (w) + E × log (2)
ブロック パラ メータ
このアルゴリズムは、 次の 4 段階で イ ンプ リ メ ン ト さ れます。
1. 座標回転 : CORDIC アルゴ リ ズムでは、正の x 値のみが収束されます。 x < 0 の場合、入力デー
タ を負でない値に変換し ます。x = 0 の場合、 0 が検出された こ と を示すフ ラ グを出力段に接続
されている最終段に伝搬し ます。 こ の回路は、 最小の負の値を除 く x のすべての値を収束させ
る よ う に設計されています。
2. 正規化 : CORDIC アルゴリ ズムでは、値が 0.5 ~ 1 である x のみが収束さ れま す。 正規化では、
入力 x を 最上位ビ ッ ト が 1 になる まで左にシフト し ます。 対数出力は、 log(w) = 2 × tanh-1 {(w - l) / (w + 1)} の式よ り 得ら れま す。 こ の式に基づき、 入力 w は x = w + 1 および y=w-1
に対応付け られます。
3. リニア回転 : tanh -1 {(w - l) / (w + 1)} を算出する ため、 結果のベク タ を y が 0 に近づ く よ う に
少しずつ回転し ます。
4. 座標修正 : 入力が負で複素出力が必要な場合、 π を追加する ために、CMPLX_PI フラグを出力
します。 左シフ ト が x に適用さ れてい る場合、 log (w x 2 E ) = log (w) + E x log (2) の式で出力
を調整します。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Number of Processing Elements] : 双曲線回転での段の反復回数を指定し ます。
• [Input Data Width] : 入力 x の幅を指定し ます。 入力 x は指定さ れたデータ幅で、 符号付き であ
る必要があ り ます。
• [Input Binary Point Position] : 入力 x の 2 進小数点の位置を指定し ます。 入力 x は 2 進小数点
が指定された位置にあ り 、 符号付き であ る必要があ り ます。
• [Latency for each Processing Element] : 各双曲線回転段の後のパイ プ ラ イ ン レイテンシを設
定します。
こ のブ ロ ッ ク のレ イ テンシは、 次の式に基づいて算出さ れます。
Latency = 2 + Data Width + sum (処理エレ メ ン ト のレ イ テンシ)
378 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

CORDIC LOG
参考資料
1. J. E. Volder、 『The CORDIC Trigonometric Computing Technique』 、IRE トランザクション、
Electronic Computers 、 Vol. EC-8、 1959 年、 pp. 330 ~ 334
2. J. S. Walther、 『A Unified Algorithm for Elementary Functions』 、Spring Joint Computer
Conference、 1971 年、 pp. 379 ~ 385
3. Yu Hen Hu、『CORDIC-Based VLSI Architectures for Digital Signal Processing』、IEEE Signal
Processing Magazine、 1992 年 7 月、 pp. 17 ~ 34
System Generator for DSP リファレンス ガイド japan.xilinx.com 379
リリース 9.2.00 2007 年 8 月
R

R
CORDIC SINCOS
ブロック パラ メータ
参考資料
Circular Rotation モー ド で完全にパラ レルな CORDIC (COordinate Rotation
DIgital Computer) アルゴ リ ズムを使用し て、 サ イ ン波およびコ サ イ ン波生成回路
をインプリ メント します。
入力角度を z とすると、出力 cosine (z) および sine (z) が算出されます。 CORDIC
プロセッサのインプリ メン トには、 ザイ リ ンクス ブロッ クセッ トのブロッ クが使
用されます。 このアルゴリズムは、 次の 3 段階で イ ンプ リ メ ン ト さ れます。
1. 大まかな角度の回転 : -π/2 ~ π/2 の角度のみが収束されます。 z > π/2 の場合、π/2 を減算し
て第 1 象限に対称移動し ます。 z < -π/2 の場合、 π/2 を加算して第 3 象限に対称移動し ます。
こ の回路は、 最小の負の値を除 く z のすべての値を収束させる よ う に設計されています。
2. 詳細な角度の回転 : x を 1/1.646760 に、 y を 0 に設定し、 回転モード の CORDIC プロセッサ
で、 入力角度 z のコサ イ ン波およびサ イ ン波を生成し ます。
3. 座標修正 : 手順 1 で対称移動が実行 さ れた場合は、 こ の段階で修正し ます。
z > π/2 の場合、 z = t + πi/2 を使用
sin (z ) = sin(t).cos(pi/2) + cos(t).sin(pi/2) = cos(t)
cos (z ) = cos(t).cos(pi/2) - sin(t).sin(pi/2) = -sin(t)
z < π/2 の場合、 z = t - π/2 を使用
sin (z ) = sin(t).cos(-pi/2) + cos(t).sin(-pi/2) = -cos(t)
cos (z ) = cos(t).cos(-pi/2) - sin(t).sin(-pi/2) = sin(t)
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Number of Processing Elements] : リ ニア回転での段の反復回数を指定し ます。
• [Input Data Width] : 入力 z の幅を指定し ます。 入力 z は指定さ れたデータ幅で、 符号付き であ
る必要があ り ます。
• [Input Binary Point Position] : 入力 z の 2 進小数点の位置を指定し ます。 入力 z は 2 進小数点
の位置が同じ で、 符号付きであ る必要があ り ます。 2 進小数点は、 π/2 を表すのにビ ッ ト 数が
十分にな る位置に指定する必要があ り ます。
• [Latency for each Processing Element] : 各循環回転段の後のパイ プ ラ イ ン レイテンシを設定
します。
こ のブ ロ ッ ク のレ イ テンシは、 次の式に基づいて算出さ れます。
Latency = 3 + sum (処理エ レ メ ン ト のレ イ テンシ)
1. J. E. Volder、 『The CORDIC Trigonometric Computing Technique』 、IRE トランザクション、
Electronic Computers、 Vol. EC-8、 1959 年、 pp. 330 ~ 334
2. J. S. Walther、 『A Unified Algorithm for Elementary Functions』 、Spring Joint Computer
Conference、 1971 年、 pp. 379 ~ 385
3. Yu Hen Hu、『CORDIC-Based VLSI Architectures for Digital Signal Processing』、IEEE Signal
Processing Magazine、 1992 年 7 月、 pp. 17 ~ 34
380 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

CORDIC SQRT
CORDIC SQRT
Hyperbolic Vectoring モー ド で完全にパラ レルな CORDIC (COordinate
Rotation DIgital Computer) アルゴ リ ズム を使用し て、 平方根回路を イ ンプ リ メ
ントします。
入力 x から、 出力 sqrt (x) が算出されます。 CORDIC プロセッサのインプリ メ
ントには、ザイリンクス ブロックセッ トのブロックが使用されます。
平方根は、 CORDIC アルゴ リ ズム で次の式を 使用し て間接的に計算さ れま す。
sqrt (w) = sqrt { (w + 0.25) 2 - (w - 0.25) 2 }
ブロック パラ メータ
このアルゴリズムは、 次の 4 段階で イ ンプ リ メ ン ト さ れます。
1. 座標回転 : CORDIC アルゴ リ ズムでは、正の x 値のみが収束されます。 x < 0 の場合、入力デー
タ を負でない値に変換し ます。 x = 0 の場合、 0 が検出さ れた こ と を示すフ ラ グ を座標修正段に
伝搬し ます。 こ の回路は、 最小の負の値を除 く x のすべての値を収束させる よ う に設計されて
います。
2. 正規化 : CORDIC アルゴ リ ズムでは、 0.25 ~ 1 である x 値のみが収束されます。 正規化では、
入力 x を最上位の符号な し ビ ッ ト が 1 になるまで左にシフ ト します。 左シフ ト してシフ ト 値が
奇数になった場合は、 偶数にな る よ う に右に 1 つシフ ト し ます。 シフ ト値は 2 で除算され、 座
標修正段に渡し ます。 平方根は、 sqrt (w) = sqrt {(w + 0.25) 2 - (w - 0.25) 2 } の式よ り 得られま
す。 こ の式に基づき、 入力 x は X = x + 0.25 および Y = x - 0.25 に対応付け ら れます。
3. 双曲線回転 : sqrt (X2 - Y2 ) を算出する ため、結果のベ ク タ を y が 0 に近づ く よ う に少しずつ回
転します。
4. 座標修正 : 入力 x が負で左シフ ト が適用 さ れてい る場合、 出力に適切な符号を割 り 当て、 2-shift で乗算し ます。 入力が 0 の場合は、 0 が検出さ れた こ と を示すフ ラ グ を使用し て、 出力を 0 に
設定し ます。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Number of Processing Elements] : リ ニア回転での段の反復回数を指定し ます。
• [Input Data Width] : 入力 x の幅を指定し ます。 入力 x は指定さ れたデータ幅で、 符号付き であ
る必要があ り ます。
• [Input Binary Point Position] : 入力 x の 2 進小数点の位置を指定し ます。 入力 x は 2 進小数点
が指定された位置にあ り 、 符号付き であ る必要があ り ます。
• [Latency for each Processing Element] : 各双曲線回転段の後のパイ プ ラ イ ン レイテンシを設
定します。
こ のブ ロ ッ ク のレ イ テンシは、 次の式に基づいて算出さ れます。
Latency = 7 + (data width - binary point)
+ mod { (data width - binary point) , 2 }
+ sum (latency of Processing Elements)
System Generator for DSP リファレンス ガイド japan.xilinx.com 381
リリース 9.2.00 2007 年 8 月
R

R
参考資料
1. J. E. Volder、 『The CORDIC Trigonometric Computing Technique』 、IRE トランザクション、
Electronic Computers、 Vol. EC-8、 1959 年、 pp. 330 ~ 334
2. J. S. Walther、 『A Unified Algorithm for Elementary Functions』 、Spring Joint Computer
Conference、 1971 年、 pp. 379 ~ 385
3. Yu Hen Hu、『CORDIC-Based VLSI Architectures for Digital Signal Processing』、IEEE Signal
Processing Magazine、 1992 年 7 月、 pp. 17 ~ 34
382 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Dual Port Memory Interpolation MAC FIR Filter
Dual Port Memory Interpolation MAC FIR Filter
積和ベース の FIR フィルタをインプリメントし、 ユーザーが選択可能なインターポ
レーシ ョ ン を実行し ます。 n-tap フ ィ ルタ には、専用乗算器 1 つとデュアル ポー ト ブ
ロック RAM 1 つが使用 さ れます。 このフィルタ コンフィギュレーションでは、1 つ
のブロ ッ ク RAM に係数およびデータ サンプルを格納する循環 RAM バッファの手
法が示されます。 こ のフ ィ ルタ を使用する と 、イ ン ターポレーシ ョ ン係数をユーザー
が選択でき ます。 Virtex FPGA ファミ リ (および Virtex フ ァ ミ リ の派生デバ イ ス) で
は、 高速で小型の加算器、 乗算器、 および柔軟な メ モ リ アーキテクチャ を構築する
ための専用回路が提供されます。 フィルタ デザインではこれらのシリ コンの特性が活用され、 小型
でリソース効率のよいデザインがインプリメントされます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Data Input Bit Width] : 入力サンプルの幅
• [Data input Binary Point] : 入力の 2 進小数点の位置
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point Per Coefficient] : 各係数の 2 進小数点の位置
• [Interpolation Ratio] : フィルタのインターポレーション レー ト を選択し ます (2 ~ 10)。
• [Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
System Generator for DSP リファレンス ガイド japan.xilinx.com 383
リリース 9.2.00 2007 年 8 月
R

R
Interpolation Filter
積和ベースの FIR フ ィ ルタ を イ ンプ リ メ ン ト し、ユーザーが選択可能な イ ン ターポ
レーシ ョ ンを実行します。 n-tap フ ィ ルタ には、 専用乗算器 1 つとデュアル ポー ト
ブロック RAM 1 つが使用されます。 このフィルタ コンフィギュレーションでは、
1 つのブロ ッ ク RAM に係数およびデータ サンプルを格納する循環 RAM バッファ
の手法が示されます。 このフィルタを使用すると、 インターポレーショ ン係数を
ユーザーが選択でき ます。 Virtex FPGA ファミ リ (および Virtex フ ァ ミ リ の派生デ
バイス) では、 高速で小型の加算器、 乗算器、 および柔軟な メ モ リ アーキテ ク チャ を構築する ため
の専用回路が提供されます。 フィルタ デザインではこれらのシリ コンの特性が活用され、 小型でリ
ソース効率のよいデザインがインプリ メン ト されます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Input Data Bit Width] : 入力サンプルの幅
• [Input Data Binary Point] : 入力の 2 進小数点の位置
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point per Coefficient] : 各係数の 2 進小数点の位置
• [Interpolation Factor] : フィルタのインターポレーション レー ト を選択し ます (2 ~ 10)。
• [Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
384 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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m-channel n-tap Transpose FIR Filter
m-channel n-tap Transpose FIR Filter
こ のフ ィ ル タ では、 時分割多重化さ れた、 完全にパ ラ レルなアーキテ ク チ ャ が
使用さ れます。 Virtex FPGA ファ ミ リ (および Virtex フ ァ ミ リ の派生デバ イ ス)
には SRL16E と 呼ばれる専用シ フ ト レ ジ ス タ回路が含まれてお り 、 マルチチ ャ
ネル アーキテ クチャ を最適にイ ンプ リ メ ン ト するために使用されます。 時分割
のマルチプレクサおよびデマルチプレクサを、 インプリ メン トするかしないか
を指定できます。 乗算器には、 エンベデ ッ ド 乗算器が使用されます。
モデルはダ イ ナ ミ ッ ク に構築される ため、係数の数が変化する に従っ て、下位の構造も変化し ます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Input Bit Width] : 入力サンプルの幅
• [Input Binary Point] : 入力の 2 進小数点の位置
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Coefficients Bit Width] : 各係数のビ ッ ト 幅
• [Coefficients Binary Point] : 各係数の 2 進小数点の位置
• [Number of Channels] : チャ ネル数を指定し ます。 サポー ト さ れる数には制限はあ り ません。
• [Time Division Multiplexer Front End] : TDM フロント エンド回路をインプ リ メ ン トするかし
ないかを指定し ます (入力データ が時分割多重化さ れてい る場合)。
• [Time Division DeMultiplexer Back End] : TDD バック エンド回路をインプ リ メ ン トするかし
ないかを指定し ます (出力を時分割多重化する場合)。 これは、 フィルタが別のマルチチャネル
構造に接続し てい る場合に便利です。
• [Input Sample Period] : 入力のサンプル周期
このブロックで使用されるその他のパラメータは、 「ブロ ッ ク のパラ メ ータ ダイアログ ボックスの
共通オプシ ョ ン」 で説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 385
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R

R
Mealy State Machine
ミーリ マシンは、 出力がステート 遷移の関数 (マシンの現在のス テー ト
と入力の関数) である有限ステート マシンです。 次のブロ ッ ク図で表さ
れます。
System Generator では、 さ まざまな方法でこのよ う なステー ト マシンをインプ リ メ ン ト できます。
一例 と し ては、 MCode ブ ロ ッ ク を使用し て遷移関数を イ ンプ リ メ ン ト し、 レ ジ ス タ を使用し て ス
テート変数をインプリ メントする方法があります。 このリファレンス ブロックでは、ブロッ ク メモ
リ および分散 メ モ リ を使用し て ミ ー リ マシンをインプ リ メ ン ト します。 インプリ メンテーション
は、 高速で効率的です。 たとえばザイリンクスの Virtex デバイ スでは、 150MHz 以上で動作する
1 つのブロ ッ ク RAM を使用して、 8 ステート、 1 入力、 2 出力のレ ジ ス タ付き ス テー ト マシンを
実現で き ます。
遷移関数 と 出力の対応は、 それぞれ N × M マト リックスで表されます。 ここで N はステート数、
M は入力英字のサ イ ズ (2 進入力の場合は M = 2) です。 行数を 0 ~ N - 1、 列数を 0 ~ M - 1 にす
る と 便利です。 各ステートは 0 ~ N - 1 の符号な し整数 と し て、 各英字は 0 ~ M - 1 の符号な し整
数として表されます。 各マト リックスの行インデックスは現在のステートを示し、列インデックス
は入力文字を示し ます。
F を N × M 遷移関数マ ト リ ッ ク ス、 O を N × M 出力関数マ ト リ ッ ク ス、 現在のス テー ト を i、現
在の入力文字を j とすると、 F(i,j) は次のステー ト 、 O(i,j) はミーリ マシンの対応する出力です。
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Mealy State Machine
例
ミーリ マシンを設計し て、 シ リ アル ス トリームのビットの 1011 と い う パターン を認識させる場合
を考えて見ます。 ス テー ト 遷移図およびこ れに対応する遷移表は次の よ う にな り ます。
表には、 現在のス テー ト および入力を基に し た、 次のス テー ト および出力が リ ス ト さ れています。
たとえば、現在のステートが 3 で 入力が 1 の場合は、次のステー ト は 1 および出力は 1 となり、正
しいシーケンスが示されています。
Mealy State Machine ブ ロ ッ ク は、 上記の次のス テー ト /出力の表よ り 得られる、 次のス テー ト と 出
力マ ト リ ッ ク スでコ ンフ ィ ギュ レーシ ョ ン されます。 これらのマト リ ッ クスは、 次のよ うに構成さ
れています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 387
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R

R
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
次のス テー ト ロジック、 ステート レ ジ ス タ、 および出力ロ ジ ッ ク は、 高速専用ブ ロ ッ ク RAM を
使用し て イ ンプ リ メ ン ト さ れます。 出力ロジックはルックアップ テーブルと し てコンフ ィ ギュ レー
ションされた専用 RAM を使用してインプ リ メ ン ト されるため、 レイテンシは 0 です。
ミーリ ステート マシンの イ ンプ リ メ ン ト に使用さ れる ビ ッ ト 数は、 次の式で算出さ れます。
depth = (2k)(2i) = 2k+i
width = k+o
N = depth*width = (k+o)(2k+i)
こ の場合、 各値の定義は次の と お り です。
N = ブロッ ク RAM ビット数の合計
k = ceil(log2(s))
s = ステート数
i = 入力ビ ッ ト 数
o = 出力ビ ッ ト 数
次の表に、 さ まざまなステー ト マシンに必要なブ ロ ッ ク RAM サイズの例を示します。
ステー ト数 入力ビ ッ ト数 出力ビ ッ ト数
必要なブ ロ ッ ク
RAM のビッ ト数
2 5 10 704
4 1 2 32
8 6 7 5120
16 5 4 4096
32 4 3 4096
52 1 11 2176
100 4 5 24576
ブロッ ク RAM の幅およびワード数の制限は、 シングル ポー ト RAM ブロッ クのオンライン ヘル
プで説明されています。
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Moore State Machine
Moore State Machine
ムーア マシンは、 出力がマシンの現在のステー ト の関数である有限ス
テー ト マシンです。 次のブ ロ ッ ク図で表 さ れます。
System Generator では、 さ まざまな方法でこのよ う なステー ト マシンをインプ リ メ ン ト できます。
一例 と し ては、 MCode ブ ロ ッ ク を使用し て遷移関数を イ ンプ リ メ ン ト し、 レ ジ ス タ を使用し て ス
テート変数をインプリ メントする方法があります。 このリファレンス ブロックでは、ブロッ ク メモ
リ および分散 メ モ リ を使用し て Moore マシンをインプ リ メ ン ト し ます。 インプリ メンテーション
は、 高速で効率的です。 たとえばザイリンクスの Virtex デバイ スでは、 150MHz 以上で動作する 1
つのブロ ッ ク RAM を使用して、 8 ステート、 1 入力、 2 出力のレ ジ ス タ付き ス テー ト マシンを実
現でき ます。
遷移関数 と 出力の対応は、 それぞれ N × M マト リックスで表されます。 ここで N はステート数、
M は入力値の数 (1 ビ ッ ト 入力の場合は M = 2) です。 行数を 0 ~ N - 1、 列数を 0 ~ M - 1 にする
と便利です。 各ステートは 0 ~ N - 1 の符号な し整数 と し て、 各英字は 0 ~ M - 1 の符号な し整数
として表されます。 各マト リックスの行インデックスは現在のステートを示し、列インデックスは
入力文字を示し ます。
F を N × M 遷移関数マ ト リ ッ ク ス、 O を N × M 出力関数マ ト リ ッ ク ス、 現在のス テー ト を i、現
在の入力文字を j とすると、 F(i,j) は次のステー ト 、 O(i,j) は Moore マシンの対応する出力です。
System Generator for DSP リファレンス ガイド japan.xilinx.com 389
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R

R
例
Moore マシン を設計し て、 シ リ アル ス トリームのビットの 1011 と い う パターン を認識させる場合
を考えて見ます。 ス テー ト 遷移図およびこ れに対応する遷移表は次の よ う にな り ます。
表には、 現在のス テー ト および入力を基に し た、 次のス テー ト および出力が リ ス ト さ れています。
たとえば、現在のステートが 4 の場合は 出力が 1 となり、正しいシーケンスが示されています。入
力が 1 の場合、 次のス テー ト は 1 となります。
レジスタ付きの Moore State Machine ブ ロ ッ ク は、 上記の次のス テー ト /出力の表よ り 得られる、 次
のステート マ ト リックスと出力配列でコンフィギュレーションされます。 これらのマト リ ッ クス
は、 次のよ う に構成されています。
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Moore State Machine
マ ト リ ッ ク スの行は、 現在のス テー ト に対応し ます。 次のス テー ト のマ ト リ ッ ク ス では、 各入力値
が 1 つの列に示されています。 入力値はス テー ト マシンの出力に影響し ないため、出力配列は 1 列
のみです。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
このブロックの次のステート ロジックおよびステート レ ジ ス タ は、 高速専用ブ ロ ッ ク RAM を使
用してインプリ メン ト されます。 出力ロジックはルックアップ テーブルと してコンフ ィ ギュ レー
ションされた専用 RAM を使用してインプ リ メ ン ト されるため、 レイテンシは 0 です。
Moore ステート マシンの イ ンプ リ メ ン ト に使用される ビ ッ ト 数は、 次の式で算出されます。
ds = (2k )(2i ) = 2k+i w s = k
N s = d s*w s = (k)(2 k+i )
こ の場合、 各値の定義は次の と お り です。
N = 次のステー ト ロジック ブロッ ク RAM ビッ ト数の合計
k = ceil(log2(s))
d = ステート ロジック ブロック RAM のワード数
w = ステート ロジック ブロッ ク RAM の幅
s = ステート数
i = 入力ビ ッ ト 数
次の表に、 さ まざまなステー ト マシンに必要なブ ロ ッ ク RAM サイズの例を示します。
ステート数 入力ビッ ト数
必要なブ ロ ッ ク
RAM のビッ ト数
2 5 64
4 1 8
8 6 1536
16 5 2048
32 4 2560
52 1 768
100 4 14336
ブロック RAM の幅およびワード数の制限は、 シングル ポー ト ブロック メモリのコア データ シー
ト で説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 391
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R

R
Multipath Fading Channel Model
概念
フ ェージング通信チャ ネルのモデルを イ ンプ リ メ ン ト し ます。 Single
Input/Single Output (SISO) と Multiple Input/Multiple Output
(MIMO) の両方のチャネルをサポー ト し ます。 Simulink の Multipath
Rayleigh Fading Channel ブロッ クに似たファンクショ ンがハード
ウェアで実現できる形で提供されるため、通信リンク全体のハード
ウ ェ ア協調シ ミ ュ レーシ ョ ンが高速に実行で き ます。
このブロックでは、 Kronecker モデルがイ ンプ リ メ ン ト されます。 このモデルは エレ メ ン ト数が 4
個以内のア ンテナ配列を使用する シ ス テムに適し ています。 モデルの基本的なパ ラ メ ータは次の と
おりです。
• MT : 送信配列内のアンテナ数。 SISO システムでは 1 です。
• MR : 受信配列内のアンテナ数。 SISO システムでは 1 です。
• N : 配列間の離散パスの数。 周波数平面流路では、 1 です。
こ のモデルは、 次の離散時間の論理式で表さ れます。
こ の場合、 各値の定義は次の と お り です。
• x(.) : 送信シンボル列ベク タ (MT 複合エレ メ ン ト 、 時間で変化)
• T : サンプル間隔
• n : サンプル インデックス
• d k : パス k の遅延
• H k (.) : チャネル係数マト リ ックス (MR × MT 複合エレ メ ン ト 、 時間で変化)
• g k : パス k の利得
• y(.) : 受信シンボル列ベク タ (MR 複合エレ メ ン ト 、 時間で変化)
チ ャ ネル係数マ ト リ ッ ク スではアンテナ配列の空間的な共分散マ ト リ ッ ク ス を さ ら に詳細に定義で
きます。
こ の場合、 各値の定義は次の と お り です。
• R T,k : パス k の送信配列空間的共分散マ ト リ ッ ク ス
• H U,k (.) : パス k の無相関チャ ネル係数マ ト リ ッ ク ス (M R × M T エ レ メ ン ト 、 時間で変化)
• R R,k : パス k の受信配列空間的共分散マ ト リ ッ ク ス
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Multipath Fading Channel Model
インプリメンテーション
上記の式は、 疎行列操作であ る と 言え る ので、 パス合計を削除で き ます。 その後、 モデルは次の よ
うにインプリ メントされます。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
[Paths] タブ
[Path] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Path Delay Vector] : モデルの各パスの遅延拡散を指定し ます。 各エレ メ ン ト は、パス を遅延さ
せるサンプル数を表します。 値は N エレ メン ト ベ ク タ であ る必要があ り ます。
• [Path Gain Vector] : モデルの各パスの利得を指定し ます。 各エレ メ ン ト は、 パスの リ ニア利得
を表します。 値は N エレ メン ト ベ ク タ であ る必要があ り ます。
[Covariance] タブ
周波数選択性チ ャ ネル (N>1) をサポートするために、次のパラ メータを 3 次元配列 と し て指定し ま
す。 最初の 2 つの次元では方形の共分散マ ト リ ッ ク スが、3 番目の次元ではパスが指定されます。 周
波数選択性チ ャ ネルに 2 次元配列が指定 さ れた場合は、 自動的に複製 さ れて 3 次元配列が生成さ れ
ます。 周波数平面流路 (N=1) では、 3 番目の次元はオプシ ョ ンです。
• [Transmit Array Spatial Covariance Matrices] : 各パスの送信アンテナ配列共分散マ ト リ ッ ク ス
を指定します。 値は M T × M T マト リックスまたは M T × M T × N 配列です。
• [Receive Array Spatial Covariance Matrices] : 各パスの受信アンテナ配列共分散マ ト リ ッ ク ス
を指定します。 値は M R × M R マト リックスまたは M R × M R × N 配列です。
[Fading] タブ
• [Spectrum Data] : 各物理パスの、 フ ェージン グ位相および周波数応答を指定し ます。 物理パス
数は離散パス数 (N) と、 送信/受信アンテナ配列 (MT × MR) のエレ メ ン ト 間のパス数の積で
す。 MR × MT × N の次元の多次元構造であ る必要があ り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 393
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R

R
関数
• [Rate] : 最大 ド ッ プ ラー周波数 (FDMAX) からチャネル サンプル周波数 (FS) までのインター
ポレーシ ョ ン レー ト を指定し ます。 次のよ う に算出されます。
[Internal] タブ
• [Datapath Width in Bits] : すべての内部データパスの幅を指定し ます。
• [Transmit Multiply Binary Point] : RT 乗算ブロ ッ ク の出力での 2 進小数点の位置を 指定し ま す。
• [Fading Multiply Binary Point] : フ ェージング乗算ブ ロ ッ ク の出力での 2 進小数点の位置を指
定します。
• [Receive Multiply Binary Point] : RR 乗算ブロ ッ ク の出力での 2 進小数点の位置を 指定し ま す。
• [Covariance Matrix Binary Point] : 共分散マト リ ッ ク ス 係数の 2 進小数点の位置を 指定し ま す。
• [Random Seed] : 位相 ノ イ ズ乱数発生器の 61 ビッ ト (16 桁の 16 進数) シー ド を指定し ます。
モデルには、 パ ラ メ ータ生成用に、 次の 2 つの MATLAB 関数が含まれています。
create_r_la
create_r_la(M,P,phi0,d,lambda,AS) 関数では、 参考資料 1 に記述されている よ う に、 操作ベク タか
ら共分散マ ト リ ッ ク スが生成されます。
• M : 配列内のアンテナ数を指定し ます (送信ま たは受信)。
• P : マ ト リ ッ ク スの生成用に統合する ラ ンダム パスの数を指定します (50,000 で良好な結果が
得られます)。
• phi0 : 送信 (送信配列) または 受信 (受信配列) の平均角度を、 ラ ジアンで指定し ます。
• d : アンテナ間隔を、 ベース ラ イ ンに沿ったアンテナ位置のベク タ と し て指定し ます。 この値が
ス カ ラ値 と し て指定された場合は、 エレ メ ン ト がベース ラ イ ンの起点の周囲に等間隔に分散さ
れた等間隔 リ ニア アレイ (ULA) と見なされます。
• lambda : 波長を メ ー ト ルで指定し ます。
• AS : 平均角度の角拡散を ラ ジアンで指定し ます。
たとえばエレメント間隔が 2GHz で λ/2、 角拡散が 15°の 3 つのエレ メ ン ト の ULA にマ ト リ ッ ク
ス を作成する場合は、 次の よ う にな り ます。
lambda=2.0e9/2.99e8;
create_r_la(3,50000,0,lambda/2,lambda,15*(2*pi/360))
calc_path_data
calc_path_data(spec_type,spec_fd) 関数では、 モデルのスペ ク ト ル データ が生成されます。
• spec_type : モデルの各物理パスのスペ ク ト ル タ イ プを指定し ます。 この値は、MR × MT × N
の多次元配列であ る必要があ り ます。 各エレ メ ン ト で、 物理パスのスペク ト ル タ イ プが指定さ
れます。
394 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Multipath Fading Channel Model
データ形式
• spec_fd : 各物理パスに、 最大 ド ッ プ ラー周波数 (FDMAX) に正規化さ れた、 スペ ク ト ル ドッ
プ ラ ー周波数を指定し ます。 この値には MR × MT × N の多次元配列またはス カ ラ値を指定
でき、 ス カ ラ値の場合はすべての物理パスに値が適用されます。 省略さ れた場合は、 1 と見な
されます。
各スペク ト ル タイプ エレ メ ン ト の値に よ り 、 その物理パスに使用 さ れる スペ ク ト ル形状が指定さ
れます。 次の 4 つのスペク ト ル タイプがサポートされています。
• Type 0 : 空の物理パス。 パス係数は 0 で、 パスでは送信が実行さ れません。
• Type 1 : インパルス物理パス。 インパルス パスのスペク トルには 1 つのイ ンパルスがあ り ま
す。 こ れら を使用し て、Rician チャネルの要件と されるよ うなチャネル モデルで LOS (line-ofsight
) パスを表すこ とができます。
• Type 2 : 典型的な スペ ク ト ルの物理パス。 典型的な スペ ク ト ルは、 Jakes スペク ト ルまたは
Clarke スペク ト ルと しても知られます。 こ れは参考資料 2、3、4 の移動局 と の ワ イ ヤ レ ス リン
ク のモデル化に使用され、 次のよ う に定義されます。
• Type 3 : 丸められたスペク ト ルの物理パス。 参考資料 5 の固定局 と の ワ イ ヤ レ ス リンクのモデ
ル化に使用され、 次のよ う に定義されます。
生成される と 、 各スペク ト ルは単一の指数に正規化さ れます。
たとえば、M T =4 のスペク トル データ を作成し てプ ロ ッ ト する には、 M R =3 および N=2 チャネル
と な り ます。 こ の場合は 2 つのパスが組み合わ さ り 、 イ ンパルスおよび典型などの Rician フェー
ジングが発生し ます。 移動局 (MS) は基地局か ら 0.707 × vMS (LOS 物理パス では fd=0.707) で遠
ざかる ものと します。
Mt=4; Mr=3; N=2;
spec_type=cat(3,ones(Mr,Mt)*1 ,ones(Mr,Mt)*2);
spec_fd =cat(3,ones(Mr,Mt)*0.707,ones(Mr,Mt)*1);
spec_data=calc_path_data(spec_type,spec_fd);
plot([spec_data.spectrum]);
内部的には、 複素ベク タ のブ ロ ッ ク 間での伝送に、 3 信号の イ ン ターフ ェ イ スがモデルで使用さ れ
ます。 このインターフェイスを使用すると、 マト リ ックス/ベ ク タ操作がチ ェーン接続さ れます。 ベ
ク タは、 フ レームおよび反復ハン ド シ ェ イ ク 信号が設定さ れた、 イ ン ター リ ーブ さ れた実サンプル
および虚サンプルのス ト リ ーム と し て伝送さ れます。 こ の イ ン ターフ ェ イ ス を使用する と 、 フ レー
ム当た り 複数回ベ ク タ を繰 り 返すこ と がで き ます。 この機能を使用すると、 マト リ ックス行 1 行当
たり 1 度だけ使用されるベクタ値が何度も必要となる場合に、 マト リ ッ クスとベクタの乗算を単純
化でき ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 395
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入力
出力
3 つの信号インターフェイスを次に示します。
• reim : 各ベ ク タ の、 イ ン ター リ ーブ さ れた実サンプル (I) および虚サンプル (Q) のス ト リーム。
信号で示される よ う に、 各ベク タは複数回伝送さ れる可能性があ り ます。
• fd : 各ベク タ フレームの開始を示します。
• rd : 各ベク タ反復の開始を示し ます。
次の図に、 3 エレ メン トのベクタが 3 × 3 マ ト リ ッ ク スでの乗算の前はどの よ う に表さ れる かを示
します。 ベクタは 3 回 (マト リックス行ごとに 1 回) 反復する ため、乗算ロ ジ ッ ク が簡略化 さ れます。
入力データは in_fd、 in_rd、 および in_reim ポー ト に示されます。 入力時にはベク タ を反復する必
要はないため、 in_rd signal は無視され、 最初の 2 つの MT サンプルのみが使用されます。 たとえ
ば、 MT=2 チャネルでは次のよ うになり ます。
出力データは out_fd、 out_rd、および out_reim ポー ト に示されます。 データは、 フ レーム全体で反
復されます。 たとえば、MR=3 チャネルでは次のよ うになり ます。
396 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Multipath Fading Channel Model
タイミング制約
初期化
一連の fd パルス (TVEC) 間には、 内部ブ ロ ッ ク でのデータ の処理に十分なサンプル数が必要です。
各ブ ロ ッ ク で必要なサ イ ク ル数は、次に示す、MT、MR、N、および RATE パ ラ メ ータ の関数です。
RT 乗算 : 2 × MT × MT × N サイクル必要
フェージング乗算 : 2 × MT × MR × N × ceil(64/RATE) サイクル必要
RR 乗算 : 2 × MR × MR × N サイクル必要
TVEC の最小値は次の よ う にな り ます。
こ の制約が満た さ れない場合、 シ ミ ュ レーシ ョ ン中にモデルでエ ラーが発生し ます。
モデルでは、フ ェージン グ係数ジ ェ ネ レータ の初期化におよ そ 3 × R の入力フ レーム を必要 と し ま
す。 初期化中は、 チ ャ ネル係数および出力データは 0 にな り ます。
デモンス ト レーシ ョ ン
モデルの使用方法を示す次の 2 つのデモがあ り ます。 ど ち ら に も、 パ ラ メ ータ の計算方法が示さ れ
ています。
• SISO チャネル モデル : 3GPP TS 25.104、 Annex B.2、 Case 4 の SISO チャネルのデモ
• MIMO チャネル モデル : 周波数平面 MIMO 流路のデモ
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンの例
ハード ウ ェ ア協調シミ ュ レ ーショ ン でモデルを 使用する 方法の例が、path_to_sysgen/examples/
mfcm_hwcosim ディレク ト リに含まれています。 このディレク ト リには次の 3 つのフ ァ イルが含ま
れています。
• mfcm_hw.mdl : 協調シ ミ ュ レーシ ョ ン デザイ ンのハード ウ ェ ア コ ンポーネン ト を指定する モ
デルです。 デザ イ ンは、 データ入力用の共有 メ モ リ 、 チャ ネル モデル、 およびデータ出力用の
共有 メ モ リ よ り 構成されています。
• mfcm_hw_cw.bit : mfcm_hw.mdl デザイ ンを XtremeDSP キッ ト (XC2V3000-4) 用にコ ンパ
イルしたものです。
• mfcm_cosim.mdl : 協調シミ ュ レ ーショ ン のソ フ ト ウ ェ ア コ ンポーネント を 指定する モデルで
す。 共有メ モリ ブロ ッ ク を 使用し て、データ のパケッ ト がハード ウ ェ アで処理する ために渡さ れ、
処理済みのデータ のパケッ ト が受信さ れま す。 こ のデザイ ン では、 生成済みの mfcm_hw_cw.bit
がデフ ォ ルト で使用さ れま す。 ハード ウ ェ ア タ ーゲッ ト が異なる 場合は、 生成し 直す必要があり
ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 397
リリース 9.2.00 2007 年 8 月
R

R
参考資料
1. A. Forenza、R.W. Heath Jr.、『Impact of Antenna Geometry on MIMO Communication in Indoor
Clustered Channels』、Wireless Networking and Communications Group、ECE Department、The
University of Texas at Austin
2. 3GPP TS 25.101 V6.7.0 (2005-03)、 『Annex B, User Equipment (UE) radio transmission and
reception (FDD)』 、Technical Specification Group Radio Access Network、 3rd Generation
Partnership Project
3. 3GPP TS 25.104 V6.8.0 (2004-12)、 『Annex B, Base Station (BS) radio transmission and
reception (FDD)』 、Technical Specification Group Radio Access Network, 3rd Generation
Partnership Project
4. 3GPP TR 25.943 V6.0.0 (2004-12)、 『Deployment aspects』 、Technical Specification Group
Radio Access Network, 3rd Generation Partnership Project
5. IEEE 802.16.3c-01/29r4 (2001-07-16)、 『Channel Models for Fixed Wireless Applications』 、
IEEE 802.16 Broadband Wireless Access Working Group
398 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

n-tap Dual Port Memory MAC FIR Filter
n-tap Dual Port Memory MAC FIR Filter
積和ベース の FIR フィ ルタをインプリ メ ント します。 フ ィ ルタ では、 専用乗算器
1 つと デュ アル ポート ブロ ッ ク RAM 1 つが使用さ れま す。 このフィルタ コンフィ
ギュ レ ーショ ン では、係数およ びデータ サンプルをフィ ルタ デザイ ン に格納する 手
法が示さ れま す。 Virtex FPGA ファミ リ (およ び Virtex フ ァ ミ リ の派生デバイ ス ) で
は、 高速で小型の加算器、 乗算器、 およ び柔軟なメ モリ アーキテク チャ を 構築する
ための専用回路が提供さ れま す。 フィ ルタ デザイ ン ではこ れら のシリ コ ン の特性が
活用さ れ、 小型でリ ソ ース 効率のよ いデザイ ン がイ ン プリ メ ン ト さ れま す。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Data Input Bit Width] : 入力サンプルの幅
• [Data input Binary Point] : 入力の 2 進小数点の位置
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point Per Coefficient] : 各係数の 2 進小数点の位置
• [Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
System Generator for DSP リファレンス ガイド japan.xilinx.com 399
リリース 9.2.00 2007 年 8 月
R

R
n-tap MAC FIR Filter
積和ベースの FIR フィルタをインプリ メントします。 n-tap、 2n-tap、 4n-tap フィ
ルタでは、 それぞれ 1 つ、 2 つ、 および 4 つの Virtex-II 専用乗算器が使用さ れま
す。 これら 3 とおりのフィルタ コンフィギュレーションによ り、 フィルタのス
ループッ ト とデバイスのリ ソース使用のト レードオフが示されます。 Virtex
FPGA ファミ リ (および Virtex フ ァ ミ リ の派生デバ イ ス) では、高速で小型の加算
器、 乗算器、 および柔軟な メ モ リ アーキテ ク チ ャ を構築する ための専用回路が提
供されます。 フィルタ デザイ ンでは これら のシ リ コ ンの特性が活用され、 小型で
リ ソ ース効率の よ いデザ イ ンが イ ンプ リ メ ン ト さ れます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point for Coefficient] : 各係数の 2 進小数点の位置
• [Number of Bits per Input Sample] : 入力サンプルの幅
• [Binary Point for Input Samples] : 入力の 2 進小数点の位置
• [Input Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
400 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Registered Mealy State Machine
Registered Mealy State Machine
ミーリ マシンは、 出力がステート 遷移の関数 (マシンの現在のステート
と入力の関数) である有限ステート マシンです。 レ ジ ス タ付き ミ ー リ マ
シンはレジスタ付き出力を持つステート マシンで、 次のブロ ッ ク図で示
されます。
System Generator では、 さ まざまな方法でこのよ う なステー ト マシンをインプ リ メ ン ト できます。
一例 と し ては、 MCode ブ ロ ッ ク を使用し て遷移関数を イ ンプ リ メ ン ト し、 レ ジ ス タ を使用し て ス
テート変数をインプリ メントする方法があります。 このリファレンス ブロックでは、ブロッ ク メモ
リ および分散 メ モ リ を使用し て ミ ー リ マシンをインプ リ メ ン ト します。 インプリ メンテーション
は、 高速で効率的です。 たとえばザイリンクスの Virtex デバイ スでは、 150MHz 以上で動作する 1
つのブロ ッ ク RAM を使用して、 8 ステート、 1 入力、 2 出力のレ ジ ス タ付き ス テー ト マシンを実
現でき ます。
遷移関数 と 出力の対応は、 それぞれ N × M マト リックスで表されます。 ここで N はステート数、
M は入力英字のサ イ ズ (2 進入力の場合は M = 2) です。 行数を 0 ~ N - 1、 列数を 0 ~ M - 1 にす
る と 便利です。 各ステートは 0 ~ N - 1 の符号な し整数 と し て、 各英字は 0 ~ M - 1 の符号な し整
数として表されます。 各マト リックスの行インデックスは現在のステートを示し、列インデックス
は入力文字を示し ます。
F を N × M 遷移関数マ ト リ ッ ク ス、 O を N × M 出力関数マ ト リ ッ ク ス、 現在のス テー ト を i、現
在の入力文字を j とすると、 F(i,j) は次のステー ト 、 O(i,j) はミーリ マシンの対応する出力です。
System Generator for DSP リファレンス ガイド japan.xilinx.com 401
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例
ミーリ マシンを設計し て、 シ リ アル ス トリームのビットの 1011 と い う パターン を認識させる場合
を考えて見ます。 ス テー ト 遷移図およびこ れに対応する遷移表は次の よ う にな り ます。
表には、 現在のス テー ト および入力を基に し た、 次のス テー ト および出力が リ ス ト さ れています。
たとえば、現在のステートが 3 で 入力が 1 の場合は、次のステー ト は 1 および出力は 1 となり、正
しいシーケンスが示されています。
Registered Mealy State Machine ブ ロ ッ ク は、 上記の次のス テー ト /出力の表よ り 得られる、 次のス
テー ト と出力マ ト リ ッ ク スでコ ンフ ィ ギュ レーシ ョ ン されます。 これらのマト リ ッ クスは、 次のよ
う に構成されています。
マ ト リ ッ ク スの行はステー ト に、 列は入力値に対応し ています。
402 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Registered Mealy State Machine
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
次のステー ト ロジック、 ステート レ ジ ス タ、 出力ロ ジ ッ ク、 および出力レ ジ ス タは、 高速専用ブ
ロック RAM を使用してインプ リ メ ン ト されます。 ステート マシン ライブラリの 4 つのブロ ッ ク
の中で こ れが最も高速で効率的ですが、 出力にはレ ジ ス タ が付け ら れてい る ため、 入力は出力に即
座には反映されません。
ミーリ ステート マシンの イ ンプ リ メ ン ト に使用さ れる ビ ッ ト 数は、 次の式で算出さ れます。
depth = (2k)(2i) = 2k+i
width = k+o
N = depth*width = (k+o)(2k+i)
こ の場合、 各値の定義は次の と お り です。
N = ブロッ ク RAM ビット数の合計
k = ceil(log2(s))
s = ステート数
i = 入力ビ ッ ト 数
o = 出力ビ ッ ト 数
次の表に、 さ まざまなステー ト マシンに必要なブ ロ ッ ク RAM サイズの例を示します。
ステー ト数 入力ビ ッ ト数 出力ビ ッ ト数
必要なブ ロ ッ ク
RAM のビッ ト数
2 5 10 704
4 1 2 32
8 6 7 5120
16 5 4 4096
32 4 3 4096
52 1 11 2176
100 4 5 24576
System Generator for DSP リファレンス ガイド japan.xilinx.com 403
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Registered Moore State Machine
ムーア マシンは、 出力がマシンの現在のステート の関数である有限ス
テー ト マシンです。レ ジ ス タ付き ムーア マシンはレジスタ付き出力を持
つステート マシンで、 次のブロ ッ ク図で示されます。
System Generator では、 Mcode ブ ロ ッ ク を使用する な ど、 さ ま ざ ま な方法で こ の よ う な ス テー ト
マシンをインプ リ メ ン ト できます。 このリファレンス ブロックでは、ブロッ ク メ モ リ および分散 メ
モリを使用して Moore マシンをインプ リ メ ン ト します。 イ ンプ リ メ ンテーシ ョ ンは、高速で効率的
です。 たとえばザイリンクスの Virtex デバイ ス では、 150MHz 以上で動作する 1 つのブロ ッ ク
RAM を使用して、 8 ステート、 1 入力、 2 出力のレ ジ ス タ付き ス テー ト マシン を実現で き ます。
遷移関数 と 出力の対応は、 それぞれ N × M マト リックスで表されます。 ここで N はステート数、
M は入力英字のサ イ ズ (2 進入力の場合は M = 2) です。 行数を 0 ~ N - 1、 列数を 0 ~ M - 1 にす
る と 便利です。 各ステートは 0 ~ N - 1 の符号な し整数 と し て、 各英字は 0 ~ M - 1 の符号な し整
数として表されます。 各マト リックスの行インデックスは現在のステートを示し、列インデックス
は入力文字を示し ます。
F を N × M 遷移関数マ ト リ ッ ク ス、 O を N × M 出力関数マ ト リ ッ ク ス、 現在のス テー ト を i、現
在の入力文字を j とすると、 F(i,j) は次のステー ト 、 O(i,j) は Moore マシンの対応する出力です。
404 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Registered Moore State Machine
例
Moore マシン を設計し て、 シ リ アル ス トリームのビットの 1011 と い う パターン を認識させる場合
を考えて見ます。 ス テー ト 遷移図およびこ れに対応する遷移表は次の よ う にな り ます。
表には、 現在のス テー ト および入力を基に し た、 次のス テー ト および出力が リ ス ト さ れています。
たとえば、現在のステートが 4 の場合は 出力が 1 となり、正しいシーケンスが示されています。入
力が 1 の場合、 次のス テー ト は 1 となります。
レジスタ付きの Moore State Machine ブ ロ ッ ク は、 上記の次のス テー ト /出力の表よ り 得られる、 次
のステート マ ト リックスと出力配列でコンフィギュレーションされます。 これらのマト リ ッ クス
は、 次のよ う に構成されています。
マ ト リ ッ ク スの行は、 現在のス テー ト に対応し ます。 次のス テー ト のマ ト リ ッ ク ス では、 各入力値
が 1 つの列に示されています。 入力値はス テー ト マシンの出力に影響し ないため、出力配列は 1 列
のみです。
System Generator for DSP リファレンス ガイド japan.xilinx.com 405
リリース 9.2.00 2007 年 8 月
R

R
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
このブロックの次のステート ロジックおよびステート レ ジ ス タ は、 高速専用ブ ロ ッ ク RAM を使
用してインプリ メン ト されます。
Moore ステート マシンの イ ンプ リ メ ン ト に使用される ビ ッ ト 数は、 次の式で算出されます。
ds = (2k )(2i ) = 2k+i w s = k
N s = d s *w s = (k)(2 k+i )
こ の場合、 各値の定義は次の と お り です。
N = 次のステー ト ロジック ブロッ ク RAM ビッ ト数の合計
k = ceil(log2(s))
d = ステート ロジック ブロック RAM のワード数
w = ステート ロジック ブロッ ク RAM の幅
s = ステート数
i = 入力ビ ッ ト 数
次の表に、 さ まざまなステー ト マシンに必要なブ ロ ッ ク RAM サイズの例を示します。
ステート数 入力ビッ ト数
必要なブ ロ ッ ク
RAM のビッ ト数
2 5 64
4 1 8
8 6 1536
16 5 2048
32 4 2560
52 1 768
100 4 14336
ブロック RAM の幅およびワード数の制限は、 シングル ポー ト ブロック メモリのコア データ シー
ト で説明されています。
406 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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Virtex Line Buffer
Virtex Line Buffer
ブロック パラ メータ
連続し たピ ク セルのス ト リ ーム を、 指定し た ワー ド 数のバ ッ フ ァ 分遅延し ます。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Buffer Depth] : ピ ク セルのス ト リ ーム を遅延する サンプル数
• [Sample Period] : ブロックが実行されるサンプル レー ト
System Generator for DSP リファレンス ガイド japan.xilinx.com 407
リリース 9.2.00 2007 年 8 月
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Virtex2 Line Buffer
ブロック パラ メータ
連続したピクセルのス ト リームを、 指定したワード数のバッファ分遅延します。
Virtex-II フ ァ ミ リ に最適化さ れてお り 、 シングル ポー ト RAM ブロッ クの Read
Before Write オプシ ョ ンが使用 さ れます。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Buffer Depth] : ピ ク セルのス ト リ ーム を遅延する サンプル数
• [Sample Period] : ブロックが実行されるサンプル レー ト
408 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

Virtex2 5 Line Buffer
Virtex2 5 Line Buffer
ブロック パラ メータ
連続し た ピ ク セルのス ト リ ーム をバ ッ フ ァ に保管し、5 ラ イ ンの出力を生成し ま
す。 各ラインは N サンプル分遅延さ れます。 N はラインの長さです。 ライン 1 は
4*N サンプル分遅延さ れ、 後続の各ラ イ ンの遅延は N サンプル分ずつ短 く なっ
てお り 、 ラ イ ン 5 は入力のコ ピー と なっています。
このブロックでは、 [Xilinx Reference Blockset] → [Imaging] ライブラリにある
Virtex2 Line Buffer ブロッ クが使用されます。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Line Size] : 各ラインが遅延されるサンプル数
• [Sample Period] : ブロックが実行されるサンプル レー ト
System Generator for DSP リファレンス ガイド japan.xilinx.com 409
リリース 9.2.00 2007 年 8 月
R

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White Gaussian Noise Generator
「参考資料」 の文献に示 さ れてい る一般的な方法で、 Box-Muller アルゴ リ ズム と
中心極限定理を組み合わせて使用し、 白色ガ ウ ス雑音 (WGNG) を生成します。
Box-Muller アルゴリ ズムでは、[0,1] に一様に分散さ れた、2 つの独立し た確率
変数の変換を 介し て単位法線確率変数が生成さ れま す。 こ の生成は、 Box-
Muller 関数値を ROM に格納し 、 一様確率変数でアド レ ス を 付ける こ と で実行
されます。
一様確率変数は、 複数ビ ッ ト の leap-forward LFSR で生成されます。 標準の
LFSR では、 ク ロ ッ ク サイクルごとに 1 出力が生成さ れますが、 K ビット leap-forward LFSR で
は、 1 つのサイ クルで k 個の出力を生成で き ます。 たとえば、 4 ビッ トの leap-forward LFSR から
は 0 ~ 15 の 離散一様確率変数が出力されます。 48 ビッ ト ブロック パラ メータ シード の一部によ
り、 各 LFSR が初期化 さ れる ので、 カ ス タ マ イ ズが可能です。 パラレル接続された 4 つの Box-
Muller サブシ ス テムか ら の出力は平均化され、確率密度関数 (PDF) が取得されます。 これは、0.2%
以内で 4.8σ までのガウス分布です 。 WGNG の全体的な レ イ テンシは、10 クロック サイクルとな
ります。 出力ポー ト ノイズは 12 ビッ ト (2 進小数点以下が 7 ビッ ト) の符号付数字です。
4 ビット Leap-Forward LFSR
410 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

White Gaussian Noise Generator
Box-Muller 法
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
[Seed] : 10 進開始シー ド 値です。
A. Ghazel, E. Boutillon、J. L. Danger、G. Gulak and H. Laamari、『Design and Performance Analysis
of a High Speed AWGN Communication Channel Emulator』、 IEEE PACRIM Conference (2001 年
8 月 ブリティッシュ コロンビア州ビク ト リア (カナダ) にて開催)
System Generator for DSP リファレンス ガイド japan.xilinx.com 411
リリース 9.2.00 2007 年 8 月
R

R
412 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

R
ザイリンクス XtremeDSP キッ ト
ブロックセッ ト
XtremeDSP キッ ト ブロッ クセッ トには、 次のブロッ クが含まれます。
第 3 章
ライブラリ 説明
XtremeDSP ADC モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する場合に、
System Generator コンポーネントを Nallatech 社製 BenAdda ボード
の 2 つのアナ ロ グ入力チャ ネルに接続で き る よ う に し ます。
XtremeDSP
Co-simulation
XtremeDSP の協調シ ミ ュレーシ ョ ン用にコンパイルされた Simulink
サブシステムの代わ り に使用でき ます。
XtremeDSP DAC モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する場合に、
System Generator コンポーネントを Nallatech 社製 BenAdda ボード
の 2 つのアナ ロ グ出力チャ ネルに接続で き る よ う に し ます。
XtremeDSP External
RAM
XtremeDSP LED
Flasher
モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する場合に、
System Generator コンポーネントを Nallatech 社製 BenAdda ボード
の外部 256K × 16 ZBT SRAM に接続できるようにします。
モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する場合に、
System Generator モデルで BenADDA ボード上の 3 色 LED を使用可
能にし ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 413
リリース 9.2.00 2007 年 8 月

R
XtremeDSP ADC
モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する場合に、 System
Generator コンポーネントを Nallatech 社製 BenAdda ボード の 2 つのアナログ
入力チ ャ ネルに接続で き る よ う に し ます。 ADC1 と ADC2 があ り、 それぞれア
ナログ入力チャネル 1 と 2 に接続し ます。
Simulink では、このブロ ッ クは Register ブ ロ ッ ク を駆動する Gateway In ブロッ
ク を使用し てモデル化されています。 倍精度信号が入力 と し て受信さ れ、2 進小数点位置が 13 の符
号付き 14 ビ ッ ト のザ イ リ ン ク ス固定小数点信号が出力 と し て生成 さ れます。
ハー ド ウ ェ アでは、 ADC ブロックの出力で駆動されるコンポーネン トは、 BenAdda ボード上にあ
る 2 つの 14 ビッ ト AD6644 AD コンバータ デバ イ ス のいずれかで駆動 さ れます。 ADC ブロック
を使用する System Generator モデルがハード ウ ェアに変換される と、ADC ブロッ クはモデル HDL
の最上位の入力ポー ト に変換されます。 ポー ト が ADC コンポーネントにより正しく駆動されるよ
う に、 適切なピ ン配置制約が BenAdda 制約フ ァ イルに追加 さ れます。
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン モデルに ADC ブロックが含まれる場合は、 フ リーランニング
ク ロ ッ ク を使用する必要があ り ます。 ま た、 プ ロ グ ラ ム可能な ク ロ ッ ク スピードは 64MHz 以下に
設定する必要があ り ます。
ブロック パラ メータ
データ シー ト
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
ADC ブロッ クのパラ メータを次に示します。
• [Sample Period] : ブ ロ ッ ク のサンプル周期を指定し ます。
AD6644 デバイ スのデータ シー ト は、 XtremeDSP 開発キ ッ ト の イ ン ス ト ール ディレク ト リに含ま
れています。 Nallatech 社製 FUSE ソフトウェアが含まれる FUSE デ ィ レ ク ト リ が存在する場合は、
データ シー ト は次の場所にあ り ます。
FUSE\XtremeDSP Development Kit\Docs\Datasheets\ADC ad6644.pdf
414 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

XtremeDSP Co-simulation
XtremeDSP Co-simulation
XtremeDSP 協調シ ミ ュ レーシ ョ ン用に コ ンパ イル さ れた Simulink サブシステム
の代わ り に使用でき ます。 こ のブ ロ ッ ク は、 シ ミ ュ レーシ ョ ンの実行中は こ のブ
ロ ッ ク の基 と な る サブシ ス テム と ま った く 同じ動作を し ます。 唯一の相違点は、 シ
ミュレーション データが ソ フ ト ウ ェ アではな く 、 ハー ド ウ ェ アで処理さ れる こ と
です。
協調シ ミ ュ レーシ ョ ン ブロッ クのポート インターフェイスは多様です。 モデルを
協調シ ミ ュ レーシ ョ ン用に コ ンパ イ ルする と、 カ ス タ ムの XtremeDSP ハー ド ウ ェ ア協調シ ミ ュ
レーシ ョ ン ブロッ クを含む新しいライブラ リが作成されます。 こ のブ ロ ッ ク には入力および出力
ポー ト があ り 、オ リ ジナルのモデルの Gateway 名 (サブシ ス テムが最上位レベルでない場合は、ポー
ト名) に対応し ています。
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン ブロッ クは、Simulink シミュレーション中は、XtremeDSP 開
発キ ッ ト ボード と通信し ます。 ブロックの入力ポートに書き込まれたシミ ュレーショ ン データは
ブロックによ りハードウェアに渡されます。 データ が協調シ ミ ュ レーシ ョ ン ブロックの出力ポート
か ら 読み出される場合は、 ブ ロ ッ ク でハー ド ウ ェ アか ら適切な値が読み出 さ れ、 Simulink で解釈で
き る よ う に出力ポー ト に駆動されます。 ま た、 ブ ロ ッ ク では開発キ ッ ト の開始、 コ ン フ ィ ギ ュ レー
シ ョ ン、 ス テ ッ プ、 終了が自動的に実行されます。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Clock source] : シングル ステップまたはフ リーランニング クロック ソ ース を選択で き ます。
シングル ステップ クロックを選択すると、1 度に 1 クロック サイクルずつボードをステップ
できます。 各クロッ ク サイクル ステップは、 Simulink での一定の時間に相当し ます。 こ の ク
ロック ソース を使用する と 、 シ ミ ュ レーシ ョ ン中の協調シ ミ ュ レーシ ョ ン ハー ド ウ ェ アのビ
ヘイビアが、そのサブシステムのシ ミ ュレーシ ョ ン ビヘイ ビアに比較し て、 ビ ッ ト 精度および
サ イ ク ル精度 と な り ます。 シングル ステッピングは不要で、フ リーランニング クロックでボー
ド を実行で き る場合も あ り ます。 こ の場合、ボー ド は Simulink シ ミ ュ レーシ ョ ン と 非同期で動
作します。
• [Frequency (MHz)] : フ リーランニング クロック モー ド を選択し た場合は、 シ ミ ュ レーシ ョ ン
実行中のフ リ ーラ ンニング ク ロ ッ ク の動作周波数を指定し ます。 指定された ク ロ ッ ク の周波数
は、 プ ロ グ ラ ム可能なオシ レータ で使用可能な周波数に近い値に丸め られます。
メモ : モデルの FPGA イ ンプ リ メ ンテーシ ョ ンの最大動作周波数を超えない よ う に注意し て
ください。 プ ロ グ ラ ム可能なオシ レータ の有効な動作周波数を次に示し ます。
20 MHz、25 MHz、30 MHz、33.33 MHz、40 MHz、45 MHz、50 MHz、60 MHz、66.66 MHz、
70 MHz、 75 MHz、 80 MHz、 90 MHz、 100 MHz、 120 MHz
• [Card number] : ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンで使用する、XtremeDSP 開発キ ッ ト カー
ドのインデックスを指定します。 複数の XtremeDSP キッ ト ボード がイ ンス ト ールされている
場合を除き、 デフ ォル ト 値の 1 を使用して く ださい。
System Generator for DSP リファレンス ガイド japan.xilinx.com 415
リリース 9.2.00 2007 年 8 月
R

R
• [Bus] : Simulink シ ミ ュ レーシ ョ ンの実行中に、協調シ ミ ュ レーシ ョ ン ブロッ ク と XtremeDSP
開発キ ッ ト ボード の通信で使用される イ ン ターフ ェ イ ス を選択し ます。 PCI または USB イン
ターフ ェ イ スのいずれかを選択し ます。
• [Has combinational path] : ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン ブロックの出力ポートから同
じ ブ ロ ッ ク の入力ポー ト への直接組み合わせフ ィ ー ド バ ッ ク パス (同じブロッ クで出力ポート
か ら入力ポー ト にワ イ ヤで接続さ れてい る など) が必要な場合も あ り ます。 出力ポー ト か ら入
力ポー ト への直接フ ィ ー ド バ ッ ク パスが必要で、デザイ ンに入力ポー ト から出力ポー ト への組
み合わせパスが含まれない場合は、 こ のチェ ッ ク ボックスをオフにすると、デザインでフィー
ドバック パスを使用できるよ うにな り ます。
• [Bitstream name] : XtremeDSP 開発キ ッ ト ボード用の協調シ ミ ュ レーシ ョ ン FPGA コンフィ
ギュレーション ファイルを指定します。 新規の協調シ ミ ュ レーシ ョ ン ブロッ クがコンパイル
中に イ ン ス タ ンシエー ト さ れる と 、 こ のパ ラ メ ータ が自動的に設定さ れ、 正し い コ ン フ ィ ギ ュ
レーシ ョ ン ファイルが使用されます。 フ ァ イルの場所が変わった場合にのみこ のパラ メ ータ を
修正し ます。
416 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

XtremeDSP DAC
XtremeDSP DAC
モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する場合に、System Generator
コンポーネントを Nallatech 社製 BenAdda ボード の 2 つのアナロ グ出力チャネル
に接続できるようにします。 DAC1 と DAC2 があ り、 それぞれアナログ出力チャ
ネル 1 と 2 に接続し ます。
Simulink では、このブロ ッ クは Gateway Out ブ ロ ッ ク を駆動する Register ブロッ
クによりモデル化されています。 DAC 制御信号はすべて、 正し く 定数に接続さ れています。 DAC
ブロックは、2 進小数点の位置が 13 である 14 ビッ ト ザ イ リ ン ク ス固定小数点信号で駆動さ れる必
要があ り ます。 DAC ブロ ッ ク では、 倍精度型の信号が出力されます。
ハー ド ウ ェ アでは、 DAC ブ ロ ッ ク 入力を駆動する コ ンポーネン ト に よ り 、 BenAdda ボード にあ る
2 つの 14 ビット AD9772A DA コンバータ デバイ スのいずれかが駆動さ れます。 DAC ブロックを
使用する System Generator モデルがハード ウ ェアに変換される と、 DAC ブロッ クはモデル HDL
の最上位の出力ポー ト に変換されます。 出力ポー ト が DAC ピ ン を正し く 駆動する よ う に、 適切な
ピ ン配置制約が BenAdda 制約フ ァ イルに追加 さ れます。
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン モデルに DAC ブロックが含まれる場合は、 フ リーランニング
ク ロ ッ ク を使用する必要があ り ます。 ま た、 プ ロ グ ラ ム可能な ク ロ ッ ク スピードは 64MHz 以下に
設定する必要があ り ます。
ブロック パラ メータ
データ シー ト
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
DAC ブロッ クのパラ メータを次に示します。
• [Sample Period] : ブ ロ ッ ク のサンプル周期を指定し ます。
AD9772A デバイ スのデータ シー ト は、 XtremeDSP 開発キ ッ ト の イ ン ス ト ール ディレク ト リに含
まれています。 FUSE ソフトウェアが含まれる FUSE デ ィ レ ク ト リ が存在する場合は、 データ シー
ト は次の場所にあ り ます。
FUSE\XtremeDSP Development Kit\Docs\Datasheets\DAC AD9772A.pdf
System Generator for DSP リファレンス ガイド japan.xilinx.com 417
リリース 9.2.00 2007 年 8 月
R

R
XtremeDSP External RAM
モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を実行する場合に、 System
Generator コンポーネントを Nallatech 社製 BenAdda ボード の外部 256K ×
16 ZBT SRAM に接続でき る よ う にし ます。
このブロッ クは、 メモリ デバイ ス用の Simulink シミュレーション モデルで
す。 ブ ロ ッ ク のポー ト は、 通常の同期 RAM デバイスのポート と同様に動作します。 アドレス ポー
トは、2 進小数点の位置が 0 である符号なし 18 ビッ ト ザ イ リ ン ク ス固定小数点信号で駆動さ れる
必要があ り ます。 we ポー ト はザイ リ ン ク ス ブール信号で駆動される必要があ り ます。 data ポー ト
は 16 ビッ ト ザイ リ ン ク ス固定小数点信号で駆動さ れる必要があ り ます。 ブロッ クは、16 ビッ ト ザ
イ リ ン ク ス固定小数点データ値を出力ポー ト に駆動し ます。
ハー ド ウ ェ アでは、Simulink のブ ロ ッ ク か ら読み出しおよび書き込みを実行する コ ンポーネン ト に
より、BenAdda ボード上の Micron 社製 ZBT SRAM デバイ スに対する読み出しおよび書き込みが
実行されます。 外部 RAM ブ ロ ッ ク を使用する System Generator モデルがハード ウ ェアに変換され
ると、RAM ブロッ クのポートはモデル HDL の最上位の入力および出力ポー ト に変換されます。 こ
れ ら のポー ト の適切なピ ン配置制約が、 BenAdda 制約フ ァ イ ルに含まれます。 ZBT SRAM デバイ
スでは、ハード ウ ェア協調シ ミ ュ レーシ ョ ンのイ ンプ リ メ ンテーシ ョ ンの System Generator 部分 と
同じ ク ロ ッ クが使用されます。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
このブロックでは、 次のパラメータが設定できます。
• [Output Data Type] : RAM の出力データ型を選択し ます。 [Unsigned] または [Signed] (2 の補
数) を指定し ます。
• [Data Binary Point] : メ モ リ の内容 と し て格納さ れてい るデータ値の 2 進小数点の位置を指定
します。 2 進小数点の位置は、 0 ~ 16 (データ幅) です。
418 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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XtremeDSP LED Flasher
XtremeDSP LED Flasher
ブロック パラ メータ
モデルでハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンを実行する場合に、 System
Generator モデルでBenADDA ボード上の 3 色 LED を使用可能に し ます。 モデ
ルで協調シ ミ ュ レーシ ョ ン を実行する と 、 LED は赤、緑、黄色と変化します。
LED は、 27 ビッ トのフリーランニング カウンタの上位 2 ビ ッ ト で駆動されま
す。 LED の 3 色の変化を確認する には、 モデル シ ミ ュ レーシ ョ ンの実行中にフ
リーランニング ク ロ ッ ク を選択する必要があ り ます。
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 419
リリース 9.2.00 2007 年 8 月
R

R
420 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

R
System Generator ユーテ ィ リ テ ィ
xlAddTerms シン ク およびソース を自動的に System Generator
モデルに追加し ます。
xlfda_denominator FDATool ブロッ クのフィルタ オブジェ ク ト の分
母を返し ます。
xlfda_numerator FDATool ブロッ クのフィルタ オブジェ ク ト の分
子を返し ます。
xlGenerateButton System Generator のコード ジェネレータを起動
します。
xlgetparam および xlsetparam System Generator ブロッ クのパラ メータを取得
し、 設定する ために使用し ます。
xlgetparams System Generator ブロッ クのすべてのパラメータ 値を取得する ために使用し ます。
xlInstallPlugin System Generator ハー ド ウ ェ ア協調シ ミ ュ レー
ション プラグイン の イ ン ス ト ールに使用し ます。
xlLoadChipScopeData ChipScope データ の PM ファイルをワークスペー
スに読み込みます。
xlSetNonMemMap Gateway ブロッ クを、 メモリ マップされない
ポー ト と し て使用する よ う 設定し ます。
xlSetUseHDL サブシステムのモデルのブロ ッ クの [Use
behavioral HDL] オプシ ョ ンをオンにし ます。
xlSBDBuilder System Generator Board Description Builder ツー
ルを起動し ます。
xlTBUtils Xilinx Toolbar ブ ロ ッ ク で使用可能な、 layout、
redrawlines、 getselected などの便利なプロシー
ジャへのアクセスを提供します。
xlTimingAnalysis System Generator の タ イ ミ ング解析ツールを起動
し、 指定されたタイ ミ ング データ を表示し ます。
xlUpdateModel System Generator のバージ ョ ンを管理し ます。
第 4 章
System Generator for DSP リファレンス ガイド japan.xilinx.com 421
リリース 9.2.00 2007 年 8 月

xlAddTerms
R
構文
説明
こ の関数は、 モデルで接続されていないポー ト を終端または駆動する ためのブ ロ ッ ク を追加する と
言う点で、Simulink の addterms コマンドに似ています。 この関数を使用すると、 出力ポートは
Simulink 終端ブ ロ ッ ク で終端さ れ、 入力ポー ト は Simulink または System Generator の Constant
ブ ロ ッ ク で正し く 駆動されます。 また、System Generator の Gateway ブ ロ ッ ク も条件付き で追加で
きます。
optionStruct 引数を使用する と 、ブ ロ ッ ク のプ ロパテ ィ を設定し た り (Constant ブロックの値を 5 に
するなど)、 異な る ソース または終端ブロ ッ クが使用される よ う に設定でき ます。
xlAddTerms(arg1,optionStruct)
次の説明で、 「ソース ブ ロ ッ ク」 は接続さ れていないポー ト を駆動する ブ ロ ッ ク を意味し、 「終端ブ
ロ ッ ク 」 は接続されていないポー ト を終端する ブ ロ ッ ク を意味し ます。
xlAddTerms(arg1,optionStruct)
xlAddTerms の引数は 1 つまたは 2 つです。 2 番目の引数、 optionStruct はオプシ ョ ンです。 最初の
引数は、 シ ス テム名ま たはブ ロ ッ ク の リ ス ト です。
arg1 説明
gcs 現在のシ ス テムの文字列ハン ド ルです。
'top/test1' test1 と い う シ ス テムの文字列ハン ド ル。 この場合、
xlAddTerms がシステムに渡され、 test1 の下のすべての
ブロック (サブシステムの子ブロ ッ ク もすべて) で実行さ
れます。
{'top/test1'} ブロ ッ ク の文字列ハンド ル。 こ の場合、 xlAddTerms はブ
ロックに渡され、test1 ブ ロ ッ ク でのみ実行されます。 子
ブロックは処理されません。
{'t/b1';'t/b2';'t/b3'} ブ ロ ッ ク の文字列ハン ド ルの リ ス ト 。
[1;2;3] ブ ロ ッ ク の数値ハン ド ルの リ ス ト 。
422 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlAddTerms
optionStruct 引数はオプシ ョ ンですが、 使用する場合は MATLAB 構造にする必要があ り ます。 次
の表に、 構造で使用可能な値を示し ます。 構造フ ィ ール ド 名では、 MATLAB の場合と 同様、 大文
字 と 小文字が区別されます。
optionStruct 説明
Source xlAddTerms では、 任意のソース ブロックを使用して入力ポート
を終端できます (SourceWith フィールド参照)。 ソース ブロッ クの
パラ メータは、 optionStruct の Source フィールドを使用し、パラ
メータを Source フ ィ ール ド のサブフ ィ ール ド と し て渡すこ と に
より指定できます。 Source フ ィ ール ド を使用する と、 ソ ース ブ
ロックに対して set_params が複数回実行されます。 ソース ブロッ
ク の タ イ プは変更可能であ る ため、 指定さ れたパ ラ メ ータ が使用
されるソース ブ ロ ッ ク に対応し てい る よ う に注意する必要があ り
ます。
Simulink の Constant ブロッ クが Source Block として使用されて
いる場合に、 ブロ ッ ク の値を 10 にする例を示し ます。
Source.value = '10'
System Generator の Constant ブロックがソース ブロッ ク と して
使用されてい る場合に、Constant ブロッ クの値を 10 に、データ型
を UFIX_32_0 に設定する方法は次の と お り です。
Source.const = '10';
Source.arith_type='Unsigned';
Source.bin_pt=0;
Source.n_bits=32;
SourceWith ソース ブロッ クを指定します。 デフォル ト では、 Constant ブロッ
ク が使用 さ れます。 SourceWith にはサブフ ィールド が 2 つあ り、
両方 と も指定する必要があ り ます。
SourceWithBlock : フル パスおよび使用されるブロ ッ ク名を指定
する文字列です (built-in/Constant、 xbsIndex_r3/AddSub、 など)。
SourceWithPort : 接続に使用 さ れる ポー ト 番号を指定する文字列
です。 1 または 3 な どの よ う に指定し ます。 1 を指定した場合は、
接続にポー ト 1 が使用されます。
TermWith 終端ブ ロ ッ ク を指定し ます。 デフォル ト では、 Simulink の
Terminator ブロッ クが使用されます。 TermWith にはサブフ ィ ー
ルドが 2 つあ り 、 両方 と も指定する必要があ り ます。
TermWithBlock : フル パスおよび使用さ れる ブ ロ ッ ク名を指定す
る文字列です (built-in/Terminator、 xbsIndex_r3/AddSub、 など)。
TermWithPort : 接続に使用 さ れる ポー ト 番号を指定する文字列で
す。 1 または 3 などの よ う に指定し ます。 1 を指定した場合は、 接
続にポー ト 1 が使用されます。
UseGatewayIns 必要に応じ て、System Generator の Gateway In ブロッ クが挿入さ
れるよ うにします。 こ のフ ィ ール ド を使用する と 、 Gateway In が
挿入さ れます。 Gateway In を使用し ない場合は、 こ のフ ィ ール ド
は使用し ないで く だ さい。
System Generator for DSP リファレンス ガイド japan.xilinx.com 423
リリース 9.2.00 2007 年 8 月
R

R
例
メモ
optionStruct 説明
GatewayIn Gateway In が挿入される場合は、Source と Term の場合のよ う に、
こ のフ ィ ール ド を使用し てパ ラ メ ータ を設定で き ます。
例 1 : 現在のシ ス テムでデフ ォル ト パ ラ メ ータ を使用し て xlAddTerms を実行します。 Constant
ソース ブロッ クが使用され、 Gateway は追加されません。 サブシ ス テムは再帰的に終端されます。
xlAddTerms(gcs);
例 :
GatewayIn.arith_type='Unsigned';
GatewayIn.n_bits='32'
GatewayIn.bin_pt='0'
Gateway In で ufix_32_0 が出力される よ う に設定されます。
UseGatewayOuts 必要に応じ て、 System Generator の Gateway Out が挿入される よ
うにします。 こ のフ ィ ール ド を使用する と 、Gateway Out が挿入さ
れます。 Gateway Out を使用し ない場合は、こ のフ ィ ール ド は使用
しないでください。
GatewayOut Gateway Out が挿入される場合は、 Source と Term の場合のよ う
に、 こ のフ ィ ール ド を使用し てパ ラ メ ータ を設定で き ます。
例 :
GatewayOut.arith_type='Unsigned';
GatewayOut.n_bits='32'
Gatewayout.bin_pt='0'
Gateway Out に ufix_32_0 が入力される よ う に設定されます。
RecurseSubSystems xlAddTerm がすべての子サブシステムで再帰的に実行される よ う
にします。 ス カ ラ値番号 1 または 0 を指定します。
例 2 : サブシステム tt./mySubsystem のすべてのブロ ッ ク で xlAddTerms を実行します。
xlAddTerms(find_system('tt/mySubsystem','SearchDepth',1));
例 3 : 現在のシ ス テムで、 ソ ース ブ ロ ッ ク の定数値を 1 に設定し、 Gateway Out を使用し、 終端ブ
ロックとして Simulink の display ブロックが使用されるよ うに xlAddTerms を実行します。
s.Source.const = '10';
s.UseGatewayOuts = 1;
s.TermWith.Block = 'built-in/Display';
s.TermWith.Port = '1';
s.RecurseSubSystem = 1;
xlAddTerms(gcs,s);
フ ィ ール ド 名では大文字 と 小文字が区別さ れる こ と に注意し て く だ さ い。 Source、 GatewayIn、 お
よび GatewayOut のフ ィ ール ド を使用する場合、 設定さ れるパ ラ メ ータ名が有効であ る こ と を確認
してください。
424 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlAddTerms
関連項目
「Toolbar」、 「xlTBUtils」
System Generator for DSP リファレンス ガイド japan.xilinx.com 425
リリース 9.2.00 2007 年 8 月
R

R
xlfda_denominator
構文
説明
関連項目
ザイ リンクス FDATool ブロックに格納されているフィルタ オブジェ ク ト の分母を返し ます。
[den] = xlfda_denominator(fdablk_name);
ザイ リ ンク ス FDATool ブロ ッ ク fdablk_name に格納さ れている フ ィ ルタ オブジェ ク ト の分母を 返
し ま す。 ブロ ッ ク が存在し ない場合は、 エラ ーが返さ れま す。 ブロ ッ ク 名は、 ロ ーカル (FDATool な
ど )、 相対パス (../../FDATool など)、 ま たは絶対パス (untitled/foo/bar/FDATool など) で指定し ま す。
「xlfda_numerator」、 「FDATool」
426 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlfda_numerator
xlfda_numerator
構文
説明
関連項目
ザイ リンクス FDATool ブロックに格納されているフィルタ オブジェ ク ト の分子を返し ます。
[num] = xlfda_numerator(fdablk_name);
ザイ リ ンク ス FDATool ブロ ッ ク fdablk_name に格納さ れている フ ィ ルタ オブジェ ク ト の分子を 返
し ま す。 ブロ ッ ク が存在し ない場合は、 エラ ーが返さ れま す。 ブロ ッ ク 名は、 ロ ーカル (FDATool な
ど )、 相対パス (../../FDATool など)、 ま たは絶対パス (untitled/foo/bar/FDATool など) で指定し ま す。
「xlfda_denominator」、 「FDATool」
System Generator for DSP リファレンス ガイド japan.xilinx.com 427
リリース 9.2.00 2007 年 8 月
R

R
xlGenerateButton
構文
説明
関連項目
System Generator のコード ジェネレータを起動します。
status = xlGenerateButton(sysgenblock)
System Generator のコード ジェネレータを起動し、 ステータス コードを返します。 System
Generator ブ ロ ッ ク を引数 と し て こ の関数を実行する と 、 System Generator ブロックのパラ メータ
ダイアログ ボックスを開き、[Generate] ボタンをク リ ッ クするのと同じ操作が実行されます。 次に、
xlGenerateButton よ り返されるステータス コードを示します。
ステータス 説明
1 キャンセル
2 シ ミ ュ レーシ ョ ンの実行中
3 チェッ ク パラ メータ エラー
4 コンパイル/生成ネ ッ ト リ ス ト エラー
5 ネッ ト リ スタ エラー
6 ネッ ト リ スタ後スク リプト エラー
7 ネッ ト リ スト後エラー
8 生成後エ ラー
9 コンフィギャブル サブシ ス テム と し て イ ンポー ト し ている場合の、 外部
ビ ューの不一致
「xlgetparam および xlsetparam」、 「xlgetparams」、 「System Generator」
428 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlgetparam および xlsetparam
xlgetparam および xlsetparam
構文
説明
例
関連項目
System Generator ブロ ッ クのパラ メータを取得し、 設定するために使用します。 どちらの関数も
Simulink の get_param および set_param コマンドに似ており、 Simulink 関数の代わ り に使用する
必要があ り ます。
value1, value2, ...] = xlgetparam(sysgenblock, param1, param2, ...)
xlsetparam(sysgenblock, param1, value1, param2, value2, ...)
System Generator ブロッ クは、 1 つのイ ン ス タ ン スに複数のセ ッ ト のパラ メ ータが格納される と い
う 点で、 ほかのブロ ッ ク と異な り ます。 パラ メータの各セッ トは、 System Generator ブロックで使
用可能な異な る コ ンパイ ル ターゲ ッ ト に対応し ます。System Generator ブロックに格納された異な
るコンパイル ターゲッ トの切り替えには、 'compilation' パ ラ メ ータ を使用し ます。 特定の コ ンパイ
ル タ イ プに対応する パ ラ メ ータ を取得ま たは設定する には、 最初に xlsetparam を使用して
'compilation' パラ メータを正しいコンパイル ターゲ ッ ト に設定し てか ら、 その他の値を指定する必
要があ り ます。
[value1, value2, ...] = xlgetparam(sysgenblock, param1, param2, ...)
xlgetparam の最初の入力引数は、 System Generator ブロ ッ ク へのハンド ルである 必要があり
ます。 その後に続く 引数は、パラ メ ータ 名です。 返さ れる 出力は、入力パラ メ ータ と 同じ 数の配列
です。 要求さ れたパラ メ ータ が存在し ない場合は、 xlgetparam から 空の値が返さ れま す。
xlgetparams 関数は、現在のコ ンパイ ル タ ーゲッ ト のすべてのパラ メ ータ の取得に使用でき ま す。
xlsetparam(sysgenblock, param1, value1, param2, value2, ...)
xlsetparam 関数で も、 System Generator ブ ロ ッ ク のハン ド ルが最初の引数 と し て使用 さ れます。
その後に続 く 引数は、 パラ メ ータ名と パラ メ ータ値のペアで指定する必要があ り ます。
例 1 : HDL ネ ッ ト リ ス ト に使用される合成ツールの変更
xlsetparam(sysgenblock, 'compilation', 'HDL Netlist');
xlsetparam(sysgenblock, 'synthesis_tool', 'XST')
1 番目の xlsetparam では、 コ ンパイル ターゲッ トが HDL Netlist に設定されています。 2 番目の
xlsetparam では、 合成ツールが XST に変更されています。
例 2 : フ ァ ミ リ およびデバイ ス情報の取得
[fam,part]=xlgetparam(sysgenblock,'xilinxfamily','part')
fam =
Virtex2
part =
xc2v1000
「xlGenerateButton」、 「xlgetparams」
System Generator for DSP リファレンス ガイド japan.xilinx.com 429
リリース 9.2.00 2007 年 8 月
R

xlgetparams
R
構文
説明
例
関連項目
System Generator ブロッ クの現在のコンパイル タ イ プに設定さ れてい るパ ラ メ ータ をすべて取得
します。 xlgetparam コマンドおよび xlsetparam コマンド と併用して、 System Generator ブロック
のパ ラ メ ータ を変更ま たは取得で き ます。
paramstruct = xlgetparams(sysgenblk);
System Generator ブ ロ ッ ク で使用可能なパ ラ メ ータすべてを こ の コ マン ド で取得で き ます。 パラ
メータの詳細は、 System Generator ブロッ クのマニュアルを参照してください。
paramstruct = xlgetparams(sysgenblock);
xlgetparams の最初の入力引数は、System Generator ブロ ッ クへのハン ド ルであ る必要があ り ます。
この関数では、 パラ メータ値のペアを リ ス トする MATLAB 構造が返されます。
例 1 :
params=xlsetparams(sysgenblock)
params =
compilation: 'HDL Netlist'
compilation_lut: [1x1 struct]
simulink_period: '1'
incr_netlist: 'off'
trim_vbits: 'Everywhere in SubSystem'
dbl_ovrd: 'According to Block Masks'
deprecated_control: 'off'
xilinxfamily: 'Virtex2'
part: 'xc2v1000'
speed: '-4'
package: 'bg575'
synthesis_tool: 'XST'
directory: './netlist'
testbench: 'off'
sysclk_period: '100'
core_generation: 'According to Block Masks'
run_coregen: 'off'
eval_field: '0'
clock_loc: ''
synthesis_language: 'VHDL'
compilation_lut パラ メータは、 この System Generator ブロックに格納されたほかのコンパイ
ル タイプをリストする別の構造です。 xlsetparam を使用してコンパイル タ イ プを設定する と 、その
コンパイル タイプに対応するパラメータが xlgetparams または xlgetparam で認識される よ う にな
ります。
「xlGenerateButton」、 「xlgetparam および xlsetparam」
430 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlInstallPlugin
xlInstallPlugin
構文
説明
例
関連項目
指定 さ れた System Generator のハード ウ ェア協調シ ミ ュ レーシ ョ ン プラグインをインス トールし
ます。 イ ン ス ト ールが完了する と、 新し い コ ンパイル ターゲッ ト を System Generator ブロッ クの
パラ メータ ダイアログ ボックスで選択できるようになります。
xlInstallPlugin('')
インストールするプラグイン フ ァ イルの名前を指定する、plugin と い う パラ メ ータのみが使用され
ます。 こ のパ ラ メ ータ には、 パス情報を含め る こ と がで き ます。 .zip の拡張子はオプシ ョ ンです。
例 1 :
例 2 :
xlInstallPlugin('plugin.zip')
xlInstallPlugin('plugin')
「ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン用の イ ン ス ト ール」 、 「新規プ ラ ッ ト フ ォ ーム のサポー ト 」
「xlSBDBuilder」
System Generator for DSP リファレンス ガイド japan.xilinx.com 431
リリース 9.2.00 2007 年 8 月
R

R
xlLoadChipScopeData
構文
説明
例
関連項目
ChipScope Pro の PRN フ ァ イルを読み込み、 ワー ク スペース変数を作成し、 条件付き で結果をプ
ロットします。
status = xlLoadChipScopeData(filename, plotResults);
filename に指定された PRN フ ァ イルを読み込み、plotResults == 1 に指定されている場合は結果を
プロッ ト します。 filename に指定されたフ ァ イルが見つから ない場合は、 -1 のステータスが返され
ます。 正常に終了し た場合は 0 のステータスが返されます。
メモ : 符号付きおよび符号な し の 10 進数のみがサポー ト さ れます。
例 1 :
xlLoadChipScopeData('SineWave.prn',0);
「ChipScope」
432 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlSetNonMemMap
xlSetNonMemMap
構文
説明
例
関連項目
ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンの実行時に、 Gateway In または Gateway Out ブロックがメモ
リ マップされないポート として使用されるよ うに設定します。 このオプションは、 ハードウェア協
調シ ミ ュ レーシ ョ ン メモリ マップではなく、FPGA 外部のハー ド ウ ェ アに Gateway が配線される
場合に頻繁に使用されます。
xlSetNonMemMap(block, company, project)
xlSetNonMemMap の呼び出しには、 最低 3 個のパ ラ メ ータ が必要です。 1 番目は、 メ モ リ マップ
されないよ う設定する Gateway の名前またはハン ド ルです。 メモリ マップされないよ う設定する
かど うかは、 社名およびプロジェ ク ト名に基づきます。 2 番目および 3 番目のパ ラ メ ータは、 社名
およびプ ロ ジ ェ ク ト 名を表す文字列です。
例 1 :
xlSetNonMemMap(gcbh, 'Xilinx', 'jtaghwcosim');
例の 1 番目のパラ メータでは、 現在選択されているブロッ クのハンドルが返されます。 この
Gateway は、 ザイ リ ン ク スの JTAG ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン用に生成さ れる場合は、 メ
モリ マップされないポート として使用されます。
例 2 :
xlSetNonMemMap(gcbh, 'Nallatech, 'xdspkit');
例の 1 番目のパラ メータでは、 現在選択されているブロッ クのハンドルが返されます。 この
Gateway は、 Nallatech 社製 XtremeDSP 開発キ ッ ト 用に生成される場合は、 メ モ リ マップされな
いポー ト と して使用されます。
「ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ンの使用」、 「新規プ ラ ッ ト フ ォームのサポー ト 」
System Generator for DSP リファレンス ガイド japan.xilinx.com 433
リリース 9.2.00 2007 年 8 月
R

xlSetUseHDL
R
構文
説明
例
関連項目
サブシステムのモデルのブロ ッ クの [Use behavioral HDL] オプシ ョ ンをオンにし ます。
xlSetUseHDL(system, mode)
system パ ラ メ ータ で指定 さ れたモデルま たはシ ス テムで、コ ア ま たはビヘイ ビア HDL (モード によ
り いずれかを決定) の使用が設定さ れます。 モード は数値で、 0 の場合はコ ア、 1 の場合はビヘイ ビ
ア HDL が使用されます。
例 1 :
xlSetUseHDL(gcs,0)
現在選択されたシ ス テムで コ アを使用する よ う に設定し ます。
「xlSetNonMemMap」、 「xlSBDBuilder」
434 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlSBDBuilder
xlSBDBuilder
構文
説明
関連項目
System Generator Board Description (SBD) Builder アプ リ ケーシ ョ ンでは、協調シ ミ ュレーシ ョ ン
プラ ッ ト フォームに関連した情報を入力でき るグラ フ ィ カル ユーザー インターフェイスが提供さ
れるため、 新規の JTAG ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン プ ラ グ イ ンの設計に役立ち ます。
xlSBDBuilder;
こ の関数を実行する と 、 SBDBuilder が開き ます。
「ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン用の イ ン ス ト ール」 、 「新規プ ラ ッ ト フ ォームのサポー ト 」 、
「xlInstallPlugin」
System Generator for DSP リファレンス ガイド japan.xilinx.com 435
リリース 9.2.00 2007 年 8 月
R

xlTBUtils
R
構文
説明
ザイ リンクス Toolbar ブ ロ ッ ク の一部へのア ク セス を提供し ます。 layout、 rerouting 関数および選
択されたブ ロ ッ ク および行を返す関数にア ク セスで き る よ う にな り ます。
例 :
xlTBUtils(function, args)
xlTBUtils('ToolBar')
xlTBUtils('Layout',struct('verbose',1,'autoroute',0))
xlTBUtils('Layout',optionStruct)
xlTBUtils('Redrawlines',struct('autoroute',0))
xlTBUtils('RedrawLines',optionStruct)
[lines,blks]=xlTBUtils('GetSelected','All')
xlTBUtils(function [,args])
xlTBUtils は、 ザイ リ ン ク ス Toolbar ブ ロ ッ ク で使用される関数の集合です。 引数には、 実行する関
数名を指定し ます。 引数 と し て指定し た関数に引数が必要な場合は、その関数に引数を指定し ます。
引数では大文字 と 小文字は区別されません。 使用でき る値を次に示し ます。 詳細な説明は、 表の後
に記述し ます。
関数 説明
'ToolBar' ザイ リ ンクスの Toolbar GUI を起動し ます。 既に起動し てい る場合は、前面
に表示されます。
'Layout' モデルでレ イ アウ ト アルゴ リ ズム を実行し、 配置および再配線を実行し ま
す。 次に説明する オプシ ョ ン構造を使用し て、 カ ス タ マ イ ズで き ます。
'RedrawLines' モデルで配線アルゴ リ ズムを実行し、 再配線を実行し ます。 次に説明する オ
プシ ョ ン構造を使用し て、 カ ス タ マ イ ズで き ます。
'GetSelected' フォーカス されたシステムで選択されているブロ ッ クおよびラ イ ンへの
MATLAB Simulink ハン ドルを返し ます。
xlTBUtils('Layout',optionStruct)
Simulink モデルを自動的に配置配線し ます。 optionStruct は MATLAB 構造のデータ型で、 Layout
のパラ メ ータ を含みます。 optionStruct 引数はオプシ ョ ンです。
Layout では、回路は左から右に配置される と想定されています。 配置の後、Simulink を使用してワ
イ ヤ接続が自動的に配線されます。 Simulink では、 ブロ ッ ク ラベルなど、 画面に表示さ れる も のは
すべて避け る よ う に配線 さ れます。 [ignore_labels] をオンにする と 、 ラ ベルを通過し て配線 さ れま
す。 ラベルは配線後に手動で見やすい場所に移動で き ます。 フ ィ ール ド 名では大文字 と 小文字が区
別されるこ とに注意してください。
436 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlTBUtils
例
フィールド名 説明 [デフォルト値]
x_pitch、
y_pitch
x_start、
y_start
xlTBUtils('RedrawLines',optionStruct)
ラ インが選択されていない場合は、 Simulink モデル内の ラ イ ン をすべて再描画し ます。 ラインを選
択した場合は、 選択されたラインのみが再描画されます。 ブランチを選択した場合は、 ライン全体
( メインのトランクおよびその他のサブ ブ ラ ンチすべて) が再描画さ れます。
[lines,blks]=xlTBUtils('GetSelected',arg)
選択されたブ ロ ッ ク およびラ イ ンへのハン ド ルを返し ます。 引数 arg はオプシ ョ ンです。 値は、次の
表で説明されてい る文字列のいずれかであ る必要があ り ます。
2 つの項目 (ライン情報 (lines) およびブロ ッ ク ハン ドルの配列 (blks) を含む構造の配列) を持つ配
列を返し ます。 'lines' 引数が使用さ れる場合は、 blks は空の配列 と な り 、 'blocks' 引数が使用さ れる
場合は、 lines が空の配列と な り ます。
例 1a : レイアウトの実行
a.verbose = 1;
a.autoroute= 0;
xlTBUtils('Layout',a);
ブロッ クの間隔 (ピッチ) のピクセル数。 x_pitch ではブロ ッ クの左右の間
隔、 y_pitch ではブ ロ ッ ク の上下の間隔を指定し ます。 [30]
左余白 (x_start) および上余白 (y_start) をピクセル数で指定します。 モデル
の左および上のスペースです。 [10]
autoroute Simulink の ラ イ ンの自動配線をオンに し ます。 値は 1 または 0 です。 [1]
ignore_labels ラ イ ン を自動配線する場合、 Simulink ではテキス ト ラベルを避けて配線し
ます。 このフィールドを 1 に設定する と 、配線実行中はテキ ス ト ラベルのサ
イ ズが最小化されます。
sys レ イ ア ウ ト する シ ス テムの名前。 [gcs]
verbose 1 に設定する と 、 レ イ ア ウ ト 処理の実行中に待機バーが表示されます。
フィールド名 説明 [デフォルト値]
autoroute Simulink の ラ イ ンの自動配線をオンに し ます。 値は 1 または 0 です。 [1]
sys レ イ ア ウ ト する シ ス テムの名前。 [gcs]
フィールド名 説明 [デフォルト値]
'all' 選択された ラ イ ン と ブ ロ ッ ク の両方を取得し ます (デフォル ト)。
'lines' 選択された ラ イ ンのみを取得し ます。
'blocks' 選択されたブ ロ ッ ク のみを取得し ます。
レイアウト ツールが、 verbose をオン、 autoroute をオフに し て実行さ れます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 437
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R

R
メモ
関連項目
例 1b : レイアウトの実行
xlTBUtils('Layout',struct('verbose',1,'autoroute',0));
レイアウト ツールが、 verbose をオン、 autoroute をオフに し て実行さ れます。
例 2 : ラ イ ンの再描画
xlTBUtils('Redrawlines',struct('autoroute',0));
現在のシ ス テムの ラ イ ン を、 autoroute をオフに し て再描画し ます。
例 3 : 選択された ラ イ ンおよびブ ロ ッ ク の取得
[lines,blks]=xlTBUtils('GetSelected')
lines =
1x3 struct array with fields:
Handle
Name
Parent
SrcBlock
SrcPort
DstBlock
DstPort
Points
Branch
blks =
1.0e+003 *
3.0320
3.0480
現在のシ ス テムで選択されたすべての ラ イ ン と ブ ロ ッ ク が返さ れます。 この例では、 ライン 3 つと
ブロック 2 つが選択さ れています。 最初の ラ イ ン ハン ドルには、次のコマン ド を使用してアクセス
できます。
lines(1).Handle
ans =
3.0740e+003
最初ブ ロ ッ ク へのハン ド ルには、 次の コ マン ド を使用し てア ク セスで き ます。
blks(1)
ans =
3.0320e+003
Layout および RedrawLines の実行内容は元に戻すこ と がで き ません。 元に戻す必要があ る場合に
備えて、 実行前にモデルの コ ピーを保存し て く だ さ い。
「Toolbar」、 「xlAddTerms」
438 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
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xlTimingAnalysis
xlTimingAnalysis
構文
説明
例
System Generator のタイ ミ ング解析ツールの GUI は通常、 MATLAB の System Generator ブロッ
クのパラ メータ ダイアログ ボックスで [Timing Analysis] コンパイル ターゲ ッ ト を使用する と 起
動しますが、 こ の コ マン ド を使用し て も起動で き ます。 [Timing Analysis] コンパイル ターゲッ ト を
設定する と 、 ツールでデザ イ ンが コ ンパイ ル さ れ、 配置配線が実行さ れ、 その他の処理が実行さ れ
てから タ イ ミ ング解析ツールの GUI が表示されます。 こ の コ マン ド を使用する と 、コ ンパ イル ター
ゲ ッ ト を新たに処理せずに、 前回生成さ れた タ イ ミ ング データ を GUI で開 く こ と ができ ます。
xlTimingAnalysis(target_directory);
タイミング データ が保存さ れてい るデ ィ レ ク ト リ を指定し て こ の コ マン ド を呼び出す と 、 System
Generate タイミング解析ツールの GUI が起動し ます。
タイミング解析ツールの GUI には、 指定されたターゲッ ト ディレク ト リに保存されている
timing.twx および name_translations データ フ ァ イルの内容が表示 さ れます。
ターゲッ ト デ ィ レ ク ト リ 名は、 相対パスで も絶対パスで も かまいません。
>> xlTimingAnalysis('timing')
ここで 'timing' は前回の タ イ ミ ング解析を実行し た ターゲ ッ ト ディレク ト リ名です。
System Generator for DSP リファレンス ガイド japan.xilinx.com 439
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R

R
xlUpdateModel
構文
説明
System Generator v7.1 以前で作成さ れたモデルを v9.1.01 以降で使用する には、 モデルをア ッ プ
デー ト する必要があ り ます。 モデルをアップデートするには、変換ス ク リプ ト を起動する MATLAB
コマンド xlUpdateModel を実行し ます。
変換ス ク リ プ ト では、 モデルの変換前のバージ ョ ンおよび変換後の新し いバージ ョ ンは自動的には
保存されません。 変換ス ク リ プ ト を実行する前にモデルのバ ッ ク ア ッ プ コ ピーを作成する か、 ア ッ
プデー ト し たモデルを別の名前で保存し て く ださい。
モデルによ っては、 xlUpdateModel を実行した後に手動で変更を加える必要がある ものもあ り ま
す。 こ の関数を実行する と 、 手動の変更が必要な箇所が示さ れます。
xlUpdateModel('my_model_name');
xlUpdateModel('my_model_name', 'lib');
xlUpdateModel('my_model_name', 'assert');
V2.x 以前のモデルのア ッ プデー ト
v3.1 より前のバージョンのモデルをアップデートする場合は、System Generator v7.x を入手して
モデルを v7.x にア ッ プデー ト し てか ら v9.1.01 にア ッ プデー ト する必要があ り ます。
v3.x、 v6.x、 および v7.x モデルのアップデート
このセクションでは、System Generator v3.x、 v6.x、および v7.x モデルを v9.1.01 で機能する よ う
にア ッ プデー ト する手順を示し ます。
メモ : このセクショ ンの v7.x に関する手順は、 v3.x または v6.x に も適用で き ます。
v7.x モデルを v9.1.01 にア ッ プデー ト する基本的な手順は、 次の と お り です。
1) v7.1 モデルおよびモデルで使用されるユーザー定義ラ イブラ リ のバッ ク ア ッ プ コ ピーを作成し
ます。
2) xlUpdateModel を まずラ イ ブ ラ リ に対し て実行し、 その後モデルに対し て実行し ます。
3) xlUpdateModel のレ ポー ト を参照し、 指示に従います。
4) モデルが v9.1.01 で動作する かど う かを確認し ます。
これらの手順を、 次に詳し く説明します。
1. v7.1 モデルおよびモデルで使用 さ れる ユーザー定義ラ イ ブ ラ リ のバ ッ ク ア ッ プ コピーを作成
します。
2. xlUpdateModel を実行します。
MATLAB の [Command Window] で cd コ マン ド を 使用し 、 モデルを 含むディ レ ク ト リ に移動
します。 モデル名が designName.mdl の場合は、「 xlUpdateModel('designName')」 と 入力し ま す。
xlUpdateModel は、 次の タ ス ク を実行し ます。
♦ v7.x デザ イ ンの各ブ ロ ッ ク を、 同じ設定を使用し た対応する v9.1.01 ブロックにアップ
デー ト し ます。
440 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlUpdateModel
♦ 加えた変更を説明する レ ポー ト を作成し ます。 こ のレポー ト に、 ユーザーが手動で加え る
必要のあ る変更も記述さ れます。
ほ と んどの場合、 xlUpdateModel で等価の v9.1.01 モデルが生成されますが、 変更が必要な構
文が含まれている可能性があ り ます。 レポート を参照し、 このセクシ ョ ンの残りの手順に従う
ことが重要です。
3. xlUpdateModel レポート を参照し、 その指示に従います。
レポー ト に次の問題が記述されている場合は、 手動の変更が必要です。
a. System Generator v7.x モデルに削除さ れたブ ロ ッ ク が含まれてい る。
次のブロ ッ クは、 System Generator か ら削除さ れています。
CIC、Clear Quantization Error、Digital Up Converter、J.83 Modulator、Quantization Error、
Sync
b. System Generator v7.x モデルに廃止予定のブ ロ ッ ク が含まれてい る。
DDSv4.0 ブロッ クはまだ System Generator に含まれていますが、 廃止予定です。
c. System Generator v7.x モデルでサンプ リ ング周期を明示的に指定する フ ィ ール ド が使用
されている。
サンプ リ ン グ周期を明示的に指定する フ ィ ール ド は、 System Generator v9.1.01 のソース
以外のほ と んどのブ ロ ッ ク で削除されています。 Counter ブロッ クなどのソース ブロック
では、 サンプ リ ン グ周期の明示的な指定が可能です。 フィードバック ループを含むモデル
を ア ッ プデー ト する場合は、 System Generater でパスの適切なレー ト と タ イ プを判断で き
るようにするため、 通常 xlUpdateModel を実行した後に Assert ブ ロ ッ ク を追加する必要
があ り ます。 次の メ ッ セージは、 Assert ブロッ クが必要であるこ とを示しています。
The data rates could not be established for the feedback paths through this block. You
may need to add Assert blocks to instruct the system
この場合、 各フィードバック ループに Assert ブロックを追加し、 このブロッ クでレート
とタイプを指定します。
変換ス ク リ プ ト では、 v7.1 モデルの周期が明示的に指定 さ れた部分すべてに対し て、 モデ
ルが変換された こ と が示さ れます。 変換後のモデルでは、 ほ と んどの場合 Assert ブロッ ク
を追加する必要はあ り ません。 Assert ブ ロ ッ ク が必要かど う かを判断する には、 ダ イ アグ
ラムをアップデート します ([編集] → [モデルの更新] をクリ ック)。 レート が決定しない場
合は、 1 つ以上の Assert ブ ロ ッ ク を挿入する必要があ り ます。
明示的なサンプ リ ン グ周期の設定を使用する ブ ロ ッ ク の後に自動的に Assert ブロッ クを
追加する よ う に、 変換ス ク リ プ ト を設定で き ます。 このオプショ ンを使用するには、 次の
コマンドを実行します。
xlUpdateModel(designName,'assert')
4. アップデート されたモデルを保存し、 閉じます。
アップデート前のモデルのバックアップ コ ピーを作成し ていない場合は、ア ッ プデー ト 後
のモデルを別の名前で保存し ます。
5. モデルが System Generator v9.1.01 で動作する こ と を確認し ます。
上記の手順に従っていれば、 モデルは System Generator v9.1.01 で動作するはずです。 モ
デルを System Generator v9.1.01 で開き、 実行し て く だ さ い。
System Generator for DSP リファレンス ガイド japan.xilinx.com 441
リリース 9.2.00 2007 年 8 月
R

R
例
例 1 :
>> xlUpdateModel('my_model_name');
現在の作業デ ィ レ ク ト リ にあ る my_model_name.mdl フ ァ イ ルをア ッ プデー ト し ます。
例 2 :
>> xlUpdateModel('my_model_name','lib');
現在の作業デ ィ レ ク ト リ にあ る my_model_name.mdl ファイルと関連するライブラリをアップ
デー ト し ます。
例 3 :
>> xlUpdateModel('my_model_name','assert');
現在の作業デ ィ レ ク ト リ にあ る my_model_name.mdl フ ァ イルをア ッ プデー ト し ます。 必要に応じ
て Assert ブロックを追加します。
442 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

xlVersion
xlVersion
構文
説明
例
関連項目
複数のバージ ョ ンの System Generator をインストールできます。 MATLAB コマンド xlVersion を
使用する と イ ンス ト ールされているバージ ョ ンが表示され、 バージ ョ ンを切り 替える こ とができ ま
す。 バージ ョ ンの切 り 替えには、 MATLAB の再起動が必要な場合があ り ます。 その場合は、 コ マ
ン ド に よ り その指示が表示されます。
System Generator 8.2 をインストールした後に 8.1 を イ ン ス ト ールし た場合、xlVersion を機能させ
るには 8.2 を再イ ン ス ト ールする必要があ り ます。
xlVersion;
xlVersion ver;
xlVersion -add directory;
パラ メ ータ を指定せずに こ の コ マン ド を呼び出す と、 イ ン ス ト ール さ れた現在のバージ ョ ンの
System Generator および使用可能なバージ ョ ンすべてが表示さ れます。
ver オプシ ョ ンで、 切り 替え先の System Generator のバージ ョ ンを指定し ます。
-add オプシ ョ ン を使用する と 、 デ ィ レ ク ト リ を指定で き ます。 System Generator がインス トールさ
れているディ レ ク ト リ を指定し ます。 指定されたディ レク ト リにインス トールされた System
Generator が、 使用する System Generator として起動します。
例 1 :
>> xlVersion
イ ン ス ト ール さ れてい る使用可能な System Generator が示されます。
Version 8.2 in C:/MATLAB71/toolbox/xilinx/sysgen
Version 8.1 in C:/MATLAB71/toolbox/xilinx.8.1/sysgen
System Generator の現在のバージ ョ ンは、 8.2 です。
例 2 :
>> xlVersion 8.1
System Generator のバージ ョ ンが切 り 替わ り ます。 MATLAB を再起動する必要があ り ます。
例 3 :
>> xlVersion -add c:/matlab/toolbox/xilinx81/sysgen
「ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン を使用し た リ アルタ イ ム信号処理」
System Generator for DSP リファレンス ガイド japan.xilinx.com 443
リリース 9.2.00 2007 年 8 月
R

R
444 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

R
プログラムを使用したアクセス
プ ログ ラムを使用し たブ ロ ッ ク図の生成
第 5 章
システムのデザイン入力には Simulink のグラフ ィ カルなブロ ッ ク エデ ィ タがよ く 使用されます
が、 ブ ロ ッ ク および信号の イ ン ス タ ンシエーシ ョ ン、 カ ス タ マ イ ズ、 削除などの機能をサポー ト す
る MATLAB API を使用して、 Simulink モデルを作成でき ます。 この API を使用する と 、 System
Generator モデルなどの Simulink モデルを新規に生成する MATLAB ス ク リ プ ト を作成で き ます。
また、Simulink モデルをマ ス ク 初期化ブ ロ ッ ク か ら カ ス タ マ イ ズする場合に も便利です。 パラ メー
タ の変更に応じ て、 サブシ ス テムの構成が変更さ れます。
FPGA に最適な CORDIC アルゴ リ ズムを使用し た、 直交座標か ら極座標への変換ブ ロ ッ ク の イ ン
プリメントを例に考えて見ます。 計算は、 次の反復方程式で定義さ れます。
こ こ で、 変数δ i は 1 または -1 となり、y i は単調に 0 になる傾向があ り ます。
CORDIC アルゴ リ ズムは単純です。 シ フ ト および加算演算のみを使用し て出力を計算し ます。 従来
のプ ロ セ ッ サでは、 反復方程式は for や while などの反復ループ内で計算さ れていま し た。 これは
FPGA で も実行で き ますが、 次に示すよ う に、 各繰 り 返し手順で個別の処理エレ メ ン ト を使用し て
計算をパ ラ レル化する と 、 スループ ッ ト を大幅に向上で き ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 445
リリース 9.2.00 2007 年 8 月

R
CORDIC プロセッサはこのよ うな処理エレメン トがカスケード接続によ り構成されており、次の図
に示すよ う に、各エレ メ ン ト が Simulink サブシステムとしてインプリ メント されます。 チェーンの
最後のエレ メ ン ト の出力では、 zn は tan-1(x0) の近似値、 xn は K(x2 + y2)1/2 と な り ます。 こ の場
合、 定数 K = 1.646760... です。
CORDIC プ ロ セ ッ サの出力でのビ ッ ト 精度は、繰 り 返し ス テ ッ プ数の関数、 またはチェーンにあ る
処理エレ メ ン ト の数の関数です。 この値はマスク パラ メータ と して保管でき、 モデルはパラ メータ
の変化に対応し て動的に調整されます。
VHDL では、 こ の タ イ プの反復する ブ ロ ッ ク の イ ン ス タ ンシエーシ ョ ンは、 FOR GENERATE 文
で実行でき ます。 System Generator では、 サブシ ス テムのマス ク 初期化コー ド で MATLAB API 関
数を実行し ます。 次の よ う にな り ます。
cordic_pe = find_system(gcb, 'lookUnderMasks', 'all',
'FollowLinks','on','masktype', 'CORDIC parallel PE');
a=find_system(cordic_pe{1}, 'lookUnderMasks', 'all',
'FollowLinks','on','masktype', 'CORDIC iteration PE');
こ の結果、 含まれた CORDIC PE サブシ ス テムすべてのベ ク タ (セル配列) 'a' が生成 さ れます。 各
ベクタの削除は、 次のよ うに実行されます。
delete_block(a{i});
ま た、 次の関数呼び出し では、 エレ メ ン ト 間の ラ イ ンが削除さ れます。
delete_line(cordic_pe{1}, ['CORDIC PE' int2str(i-1) '/' int2str(j)],
['CORDIC PE' int2str(i) '/' int2str(j)]);
同様の呼び出し で、 サブシ ス テムの入力ポー ト および出力ポー ト への ラ イ ンが削除さ れます。 次の
よ う に、 サブシ ス テムに反復サブシ ス テム を任意の回数挿入し ます。
add_block([cordic_pe{1} '/CORDIC PE1'], [cordic_pe{1} '/CORDIC PE'
int2str(i)], 'ii', int2str(i-1),'pe_nbits', 'pe_nbits','pe_binpt',
'pe_binpt','pipeline',['pipeline(1,' int2str(i)
')'],'position',[150+(i-1)*125, 70, 205+(i-1)*125, 130]);
ここで、マスク パラ メータ pe_nbits および pe_binpt では、 各処理エレ メ ン ト のビ ッ ト 精度が定義
されます。 サブシステム ブ ロ ッ ク は次の関数を使用し て接続されます。
add_line(cordic_pe{1}, ['CORDIC PE' int2str(i-1) '/' int2str(j)],
['CORDIC PE' int2str(i) '/' int2str(j)], 'autorouting', 'on');
ザイ リンクス リファレンス ブロッ クセッ トには、CORDIC アルゴ リ ズムのバ リ エーシ ョ ンを含め、
この API を使用する サブシ ス テムの例が含まれています。 API の構文の詳細は、Simulink のマニュ
アルを参照して く ださい。
メモ : CORDIC デモで示 さ れてい る よ う に、サブシ ス テムのマス ク 初期化コー ド にモデルを変更す
る コ マン ド を組み込む場合は、 コー ド を MATLAB の 「try」 「catch」 節で囲み、このcatch 節で
disp(lasterr) を呼び出す と 便利です。
メモ : ブ ロ ッ ク のパ ラ メ ータ設定を容易にする ため、 ザ イ リ ン ク ス ではブ ロ ッ ク に設定で き るすべ
てのパ ラ メ ータ と 設定可能なパ ラ メ ータ を記述する MATLAB 関数を提供し ています。 こ の関数を
使用する には、 パ ラ メ ータ を設定する ブ ロ ッ ク の コ ピーを選択し、 次の関数を実行し ます。 こ こ で
は、 ザイ リ ン ク スの Accumulator ブ ロ ッ ク に対し て生成 さ れる出力も同時に示し ます。
446 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

プ ログ ラムを使用し たブ ロ ッ ク図の生成
>> xlShowParams('xbsIndex_r4/Accumulator')
-----------------------------------------------------
Xilinx Accumulator Block
Parameters Valid Settings
---------- --------------
operation: 'Add' or 'Subtract'
n_bits:
overflow: 'Wrap' or 'Saturate'
or 'Flag as error'
scale: '1' or '1/2' or '1/4' or '1/8'
or '1/16' or '1/32' or '1/64'
or '1/128' or '1/256'
rst: 'on' or 'off'
hasbypass: 'on' or 'off'
en: 'on' or 'off'
-----------------------------------------------------
set_param の使用例
set_param(blk,'operation','Add')
set_param(blk,'operation','Subtract')
set_param(blk,'n_bits','f(x)')
set_param(blk,'overflow','Wrap')
set_param(blk,'overflow','Saturate')
set_param(blk,'overflow','Flag as error')
set_param(blk,'scale','1')
set_param(blk,'scale','1/2')
set_param(blk,'scale','1/4')
set_param(blk,'scale','1/8')
set_param(blk,'scale','1/16')
set_param(blk,'scale','1/32')
set_param(blk,'scale','1/64')
set_param(blk,'scale','1/128')
set_param(blk,'scale','1/256')
set_param(blk,'rst','on')
set_param(blk,'rst','off')
set_param(blk,'hasbypass','on')
set_param(blk,'hasbypass','off')
set_param(blk,'en','on')
set_param(blk,'en','off')
>>
System Generator for DSP リファレンス ガイド japan.xilinx.com 447
リリース 9.2.00 2007 年 8 月
R

R
System Generator でのプログラムを使用したアクセス
System Generator API では、 フ ァ イル SharedMemory.h で定義されている ク ラ スが主に使用され
ています。 各クラス内には、 System Generator データへのア ク セス を可能にする関数があ り ます。
この API には、 SharedMemory.h (sysgen/include 内) および sysgen.dll (sysgen/lib 内) への リ
ン ク を含め る必要があ り ます。
次のオブジェ ク ト が、 Sysgen 名前空間で定義されています。
SharedMemory クラス
LockableSharedMemory クラス
SharedMemoryProxy クラス
Request Struct
NamedPipeReader クラス
NamedPipeWriter クラス
448 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

SharedMemory
SharedMemory
Public タイプ
Public メソッド
Static Public 属性
Protected タイプ
LockableSharedMemory および SharedMemoryProxy に継承されます。
• enum creation_tag_dispatch { creation_tag }
• enum owner_type { base, lockable, proxy }
• SharedMemory (const std::string &name, int nwords, int word_size, creation_tag_dispatch)
• SharedMemory (const std::string &name, unsigned start_address=0, int nwords=INHERIT,
int word_size=INHERIT, double timeout_sec=NEVER)
• virtual ~SharedMemory ()
• std::string getName () const
• unsigned getNWords () const
• unsigned getWordSize () const
• owner_type getOwnerType () const
• virtual bool couldBlockOnReadOrWrite () const
• virtual bool read (unsigned addr, StdLogicVector &value, double timeout_sec=NEVER) const
• virtual bool write (unsigned addr, const StdLogicVector &value, double timeout_sec=NEVER)
• virtual bool readArray (unsigned addr, unsigned nwords, StdLogicVectorVector &buffer, double
timeout_sec=NEVER) const
• virtual bool writeArray (unsigned addr, unsigned nwords, const StdLogicVectorVector &buffer,
double timeout_sec=NEVER)
• const int NEVER = -1
Protected メソッド
Protected 属性
• const int INHERIT = -1
• enum protected_constructor_tag_dispatch { protected_constructor_tag }
• SharedMemory (const std::string &name, int nwords, int word_size, protected_constructor_tag_
dispatch)
• SharedMemory ()
• SharedMemoryImpl * _impl
System Generator for DSP リファレンス ガイド japan.xilinx.com 449
リリース 9.2.00 2007 年 8 月
R

R
メンバー列挙
enum creation_tag_dispatch
列挙値 :
creation_tag : 既存の物理 メ モ リ にア ク セスする コ ン ス ト ラ ク タ か ら、物理 メ モ リ を作成する コ
ン ス ト ラ ク タ を区別する ためにのみ使用さ れます。
enum owner_type
列挙値 :
base : SharedMemory として作成された物理メモリ。
lockable : LockableSharedMemory として作成された物理メモリ。
proxy : SharedMemoryProxy として作成された物理メモリ。
enum protected_constructor_tag_dispatch [protected]
列挙値 :
protected_constructor_tag
コンストラクタおよびデストラクタ
SharedMemory (const std::string & name, int nwords, int word_size,
creation_tag_dispatch T)
このタグ ディ ス パッ チさ れたコ ン ス ト ラ ク タ では、 オブジェ ク ト の基礎と なる 物理メ モリ (OS と 共
有) が作成さ れま す。 呼び出す際に、 メ モリ が格納する ワ ード 数およ びワ ード 当たり のビ ッ ト 数を 指
定する 必要があり ま す。 コ ン ス ト ラ ク タ の最終的な引数は、列挙型定数 SharedMemory::creation_tag
である 必要があり ま す。
パラ メータ
name : OS への発行に使用された共有 メ モ リ の名前。 ほかのス レ ッ ド に よ る作成さ れた メ モ リ
の検出にも使用されます。
nwords : メ モ リ が格納する ワー ド 数。
word_size : ワード当た りのビッ ト数。
T : 使用で き る値は SharedMemory::creation_tag のみです。 こ のパラ メ ータは、 こ のコ ン ス ト
ラ ク タ が要求された も のであ り 、 指定さ れた名前を持つ既存の共有 メ モ リ を検出する も のでは
ないこ と を コ ンパイ ラに明確に示すために使用されます。
SharedMemory (const std::string & name, unsigned start_address = 0, int
nwords = INHERIT, int word_size = INHERIT, double timeout_sec =
NEVER)
このコンス ト ラクタでは、 既に作成された物理メモリ ストアを使用する SharedMemory インスタ
ンスが作成されます。 既存の メ モ リ は指定 さ れた名前を使用し て OS によ り検出されますが、 指定
し た名前の メ モ リ が見つか らず、 タ イ ムア ウ ト が発生し た場合は、 Sysgen::Error というエラーが発
生します。
450 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

SharedMemory
パラ メータ
name : OS への発行に使用 さ れた共有 メ モ リ の名前。
start_address : 物理 メ モ リ のア ド レ ス空間へのオフセ ッ ト (デフォル ト は 0)。
nwords : イ メージ化されたメモリのサイズ。 物理 メ モ リ のサ イ ズ よ り も小さ い値に し ます。 大
きい場合 (start_address が設定 さ れてい る場合は物理 メ モ リ の終点を越えた場合) は、
Sysgen::Error というエラーが発生します。 デフォル ト値は INHERIT で、 イ メ ージ化された メ
モリは物理メモリの終点まで拡張します。
word_size : ワード当た りのビッ ト数。 物理 メ モ リ に一致する必要があ り ます。 一致し ない場合
は Sysgen::Error というエラーが発生します。 デフォル ト 値は INHERIT です。
timeout_sec : 物理共有 メ モ リ が OS を介し て使用可能にな る まで コ ン ス ト ラ ク タ が待機する時
間を秒単位で指定し ます。 デフォル ト 値は 15 秒です。 NEVER に も設定で き ます。
~SharedMemory () [virtual]
SharedMemory オブジェ ク ト が破棄される と、 そのハン ドルが OS を介して共有されている物理メ
モリに開放されます。 物理メモリはリ ファレンスを考慮したリ ソースで、 リ ソースへのハンドルが
すべて開放される と メモリ も開放されます。 メモリが 1 つのス レ ッ ド で作成されてから 2 番目のス
レ ッ ド でア ク セ ス さ れる場合、 物理 メ モ リ を作成および初期化し たオブジ ェ ク ト が作成ス レ ッ ド で
破棄された後も、 2 番目のス レ ッ ド は メモリ ス トアにそのままアクセスし続けることができます。
SharedMemory (const std::string & name, int nwords, int word_size,
protected_constructor_tag_dispatch T) [protected]
派生ク ラ スで使用されるprotected コンスト ラクタで、 public クラス API の一部ではあ り ません。
パラ メータ
nwords : メ モ リ が格納する ワー ド 数。
word_size : ワード当た りのビッ ト数。
T : 使用で き る値は SharedMemory::protected_constructor_tag のみです。 こ のパラ メ ータは、
こ の コ ン ス ト ラ ク タ が要求 さ れた も のであ り 、 public コンス ト ラクタではないことをコンパイ
ラ に明確に示すために使用さ れます。
SharedMemory () [protected]
メンバー関数
デフォル ト のコンス ト ラ ク タでは基礎になる インプ リ メ ンテーシ ョ ンがない (_impl ポインタが
NULL) SharedMemory が作成されます。 こ の場合、こ の コ ン ス ト ラ ク タは private として宣言され、
親の イ ンプ リ メ ンテーシ ョ ン を確立する必要があ る派生ク ラ スに よ っ てのみ使用さ れます。
std::string getName () const
戻り値
メ モ リ の作成に使用された名前。 こ の名前は、 ほかの SharedMemory インスタンスを同じメモ
リ に割 り 当てる場合にも使用でき ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 451
リリース 9.2.00 2007 年 8 月
R

R
unsigned getNWords () const
戻り値
メ モ リ に格納される ワー ド 数。 メモリのインデックスは、 アドレス 0 ~ getNWords()-1 にな り
ます。 特定の SharedMemory インスタンスでは、 この値は定数です。
unsigned getWordSize () const
戻り値
メモリのワード当たりのビット数。 特定の SharedMemory インスタンスでは、この値は定数
です。
Sysgen::SharedMemory::owner_type getOwnerType () const
戻り値
次の列挙定数値のいずれか 1 つが返されます。
♦ SharedMemory::base : 物理 メ モ リ がベース SharedMemory コンスト ラクタを介して作成
されている場合
♦ SharedMemory::lockable : 物理 メ モ リ が派生 LockableSharedMemory コンスト ラクタを
介して作成されている場合
♦ SharedMemory::proxy : 物理 メ モ リ が派生 SharedMemoryProxy コンスト ラクタを介して
作成されてい る場合
bool couldBlockOnReadOrWrite () const [virtual]
戻り値
read() または write() への呼び出しがブロ ッ ク (read/write 呼び出しへの timeout_sec パラ メー
タが NEVER に設定されている場合) ま たはタ イ ムア ウ ト する可能性のあ る場合は True。 メモ
リを作成していない SharedMemory オブジ ェ ク ト が、 反対側にあ る LockableSharedMemory
または SharedMemoryProxy と し て作成 さ れた メ モ リ を参照する場合があ り ます。 いずれの場
合も、 read/write 呼び出し がブロ ッ クする可能性があ り ます。 SharedMemory オブジェ ク ト が
LockableSharedMemory に接続さ れてい る場合は、 読み出し操作および書き込み操作で
acquireLock および releaseLock セマンテ ィ ク ス が暗示的に強制されます。
LockableSharedMemory および SharedMemoryProxy で再イ ンプ リ メ ン ト されます。
bool read (unsigned addr, StdLogicVector & value, double timeout_sec =
NEVER) const [virtual]
パラ メータ
addr : 読み出さ れる ア ド レ ス。 範囲は [0, getNWords()-1] であ る必要があ り ます。 範囲外の場
合は、 Sysgen::Error 例外が発生し ます。
value : メ モリ から 読み出さ れた値で内容が上書き さ れる StdLogicVector への参照。
StdLogicVector の型およびサイズを適切にするには、呼び出し側でコンス ト ラ ク トする必要が
あります。
timeout_sec : read 操作を試みる時間を秒単位で指定し ます。
452 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

SharedMemory
戻り値
読み出し が正し く 実行さ れた場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
couldBlockOnReadOrWrite()、 readArray() も参照してください。
bool write (unsigned addr, const StdLogicVector & value, double
timeout_sec = NEVER) [virtual]
パラ メータ
戻り値
addr : 書き込まれるアドレス。 範囲は [0, getNWords()-1] であ る必要があ り ます。 範囲外の場
合は、 Sysgen::Error 例外が発生し ます。
value : 内容が物理共有 メ モ リ に コ ピー さ れる StdLogicVector への参照。 StdLogicVector の
ビ ッ ト 数を メ モ リ に一致させる には、 呼び出し側で コ ン ス ト ラ ク ト する必要があ り ます。
timeout_sec : write 操作を試みる時間を秒単位で指定し ます。
書き込みが正し く実行された場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
couldBlockOnReadOrWrite()、 writeArray() も参照してください。
bool readArray (unsigned addr, unsigned nwords, StdLogicVectorVector &
buffer, double timeout_sec = NEVER) const [virtual]
パラ メータ
戻り値
addr : 読み出 さ れる 1 番目のア ド レ ス。 範囲は [0, getNWords()-1] である必要があ り ます。 範
囲外の場合は、 Sysgen::Error 例外が発生し ます。
nword : 読み出 さ れる ワー ド 数。
buffer : メモリから読み出された値で内容が上書きされる StdLogicVectorVector への参照。
StdLogicVectorVector の型、 ワード数 (nwords 以上)、 およびワード当たりのビット数を適切
にする には、 呼び出し側で コ ン ス ト ラ ク ト する必要があ り ます。
addr+nwords > getNWords() の場合は、 Sysgen::Error 例外が発生し ます。
timeout_sec : readArray 操作を試みる時間を秒単位で指定し ます。
読み出し が正し く 実行さ れた場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
couldBlockOnReadOrWrite()、 read() も参照してください。
bool writeArray (unsigned addr, unsigned nwords, const
StdLogicVectorVector & buffer, double timeout_sec = NEVER) [virtual]
パラ メータ
addr : 書き込まれる 1 番目のア ド レ ス。 範囲は [0, getNWords()-1] である必要があ り ます。 範
囲外の場合は、 Sysgen::Error 例外が発生し ます。
nword : 書き込まれるワード数。
System Generator for DSP リファレンス ガイド japan.xilinx.com 453
リリース 9.2.00 2007 年 8 月
R

R
戻り値
メンバー データ
addr+nwords > getNWords() の場合は、 Sysgen::Error 例外が発生し ます。
buffer : 内容が物理共有メ モリ に移動さ れる StdLogicVectorVector への参照。
StdLogicVectorVector の型、 ワード数 (nwords 以上)、 およびワード当たりのビット数を適切
にする には、 呼び出し側で コ ン ス ト ラ ク ト する必要があ り ます。
timeout_sec : writeArray 操作を試みる時間を秒単位で指定し ます。
書き込みが正し く実行された場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
couldBlockOnReadOrWrite()、 write() も参照してください。
const int NEVER = -1 [static]
タ イ ムア ウ ト が発生し ないよ う に、 タ イ ムア ウ ト 設定で メ ソ ッ ド をパラ メ ータ化するために使用し
ます。
LockableSharedMemory および SharedMemoryProxy で再イ ンプ リ メ ン ト されます。
const int INHERIT = -1 [static]
既に作成されてい る共有 メ モ リ の特性を継承する ために使用さ れます。
LockableSharedMemory で再イ ンプ リ メ ン ト されます。
SharedMemoryImpl* _impl [protected]
454 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

LockableSharedMemory
LockableSharedMemory
Public タイプ
Public メソッド
Static Public 属性
メンバー Typedefs
SharedMemory の特性を継承し ます。
• typedef void(* callback )(LockableSharedMemory &, void *)
• LockableSharedMemory (const std::string &name, int nwords, int word_size,
creation_tag_dispatch)
• LockableSharedMemory (const std::string &name, unsigned start_address=0,
int nwords=INHERIT, int word_size=INHERIT, double timeout_sec=15.0)
• virtual ~LockableSharedMemory ()
• virtual bool couldBlockOnReadOrWrite () const
• virtual bool acquireLock (double timeout_sec=NEVER)
• virtual bool acquireLock (callback function, void *arg, double timeout_sec=NEVER)
• virtual bool lockedByMe () const
• virtual void releaseLock ()
• virtual const StdLogicVectorVector & viewAsStdLogicVectorVector () const
• virtual StdLogicVectorVector & viewAsStdLogicVectorVector ()
• const uint32 * getRawDataPtr () const
• uint32 * getRawDataPtr ()
• const int NEVER = -1
• const int INHERIT = -1
• typedef void(* callback)(LockableSharedMemory&, void*)
コンストラクタおよびデストラクタ
LockableSharedMemory (const std::string & name, int nwords, int
word_size, creation_tag_dispatch T)
マッ チング ベース ク ラス (SharedMemory) コ ン ス ト ラ ク タ に似ていま すが、 ロ ッ ク (mutex) セマ
ン ティ ク ス 付き の共有メ モリ が作成さ れま す。 LockableSharedMemory ク ラスは、SharedMemory
クラスを acquireLock() および releaseLock() メ ソ ッ ドを使用して拡張します。
System Generator for DSP リファレンス ガイド japan.xilinx.com 455
リリース 9.2.00 2007 年 8 月
R

R
LockableSharedMemory (const std::string & name, unsigned start_address
= 0, int nwords = INHERIT, int word_size = INHERIT, double timeout_sec =
15.0)
マッ チング ベース ク ラス (SharedMemory) コ ン ス ト ラ ク タ に似ていま すが、 ロ ッ ク (mutex) セマ
ン ティ ク ス 付き の共有メ モリ が作成さ れま す。 LockableSharedMemory ク ラスは、SharedMemory
クラスを acquireLock() および releaseLock() メ ソ ッ ドを使用して拡張します。
~LockableSharedMemory () [virtual]
メンバー関数
使用法はベース クラス (SharedMemory) デス ト ラ ク タ とほぼ同じですが、LockableSharedMemory
デス ト ラ ク タ ではロ ッ ク が保持さ れていれば解放さ れます。
virtual bool couldBlockOnReadOrWrite () const [inline, virtual]
戻り値
read() または write() への呼び出しがブロ ッ ク (read/write 呼び出しへの timeout_sec パラ メー
タが NEVER に設定されている場合) ま たはタ イ ムア ウ ト する可能性のあ る場合は True。 メモ
リを作成していない SharedMemory オブジ ェ ク ト が、 反対側にあ る LockableSharedMemory
または SharedMemoryProxy と し て作成 さ れた メ モ リ を参照する場合があ り ます。 いずれの場
合も、 read/write 呼び出し がブロ ッ クする可能性があ り ます。 SharedMemory オブジェ ク ト が
LockableSharedMemory に接続さ れてい る場合は、 読み出し操作および書き込み操作で
acquireLock および releaseLock セマンテ ィ ク ス が暗示的に強制されます。
SharedMemory から再インプリ メント されます。
bool acquireLock (double timeout_sec = NEVER) [virtual]
ロ ッ ク の取得を試みます。
パラ メータ
timeout_sec : acquireLock 操作を試みる時間を秒単位で指定し ます。
返される内容
timeout_sec 秒以内に ロ ッ ク が取得で き た場合は True、 それ以外は False が返されます。
timeout_sec が NEVER に設定されてい る場合は True が返されるか、 何も返されません。
bool acquireLock (callback function, void * arg, double timeout_sec =
NEVER) [virtual]
ロ ッ ク の取得を試み、 取得された場合は、 処理中のほかのユーザーが ロ ッ ク を解放する ために使用
で き る コールバ ッ ク 関数を設定し ます。 ユーザー アプ リ ケーシ ョ ンでは、 通常はこのメ ソ ッ ド を使
用しないでください。 このメ ソ ッ ドは、複数のメモ リ クライアントが 1 つのス レ ッ ド にあ り 、 こ の
メ ソ ッ ド を使用しなければデッ ド ロ ッ クになる可能性がある、System Generator の内部アプ リ ケー
シ ョ ンで使用し ます。
パラ メータ
function : ロ ッ ク が必要なほかの共有メ モリ クライアント によって起動されるコールバック
関数。
456 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

LockableSharedMemory
戻り値
arg : コールバ ッ ク 関数に渡される void* 引数。
timeout_sec : acquireLock 操作を試みる時間を秒単位で指定し ます。
timeout_sec 秒以内に ロ ッ ク が取得で き た場合は True、 それ以外は False が返されます。
timeout_sec が NEVER に設定されてい る場合は True が返されるか、 何も返されません。
bool lockedByMe () const [virtual]
戻り値
呼び出し てい る イ ン ス タ ン スが ロ ッ ク を保持し てい る場合は True。
void releaseLock () [virtual]
呼び出し てい る イ ン ス タ ン スが ロ ッ ク を保持し てい る場合は解放し ます。 ロ ッ ク を保持し ていない
場合は、 呼び出し は no-op となります。
const Sysgen::StdLogicVectorVector & viewAsStdLogicVectorVector ()
const [virtual]
戻り値
内部データ ス ト アが物理共有 メ モ リ に対応付け られている const StdLogicVectorVector 参照。
こ の メ ソ ッ ド は、高性能のアプ リ ケーシ ョ ンでのみ使用し て く だ さ い。 アクセスは高速ですが、
チェ ッ ク が実行されないため安全性が低 く な り ます。
Sysgen::StdLogicVectorVector & viewAsStdLogicVectorVector () [virtual]
戻り値
内部データ ス ト アが物理共有 メ モ リ に対応付け ら れてい る StdLogicVectorVector 参照。 この
メソッドは、高性能のアプリケーションでのみ使用してください。 アクセスは高速ですが、
チェ ッ ク が実行されないため安全性が低 く な り ます。
const Sysgen::uint32 * getRawDataPtr () const
戻り値
物理共有 メ モ リ の内部データ ス トアへの const raw データ ポインタ。 こ の メ ソ ッ ド は、高性能
のアプ リ ケーシ ョ ンでのみ使用し て く だ さ い。 アクセスは高速ですが、 チェックが実行されな
いため安全性が低 く な り ます。
Sysgen::uint32 * getRawDataPtr ()
戻り値
物理共有 メ モ リ の内部データ ストアへの raw データ ポインタ。 このメ ソッ ドは、 高性能のア
プ リ ケーシ ョ ンでのみ使用し て く だ さ い。 ア ク セスは高速ですが、 チェ ッ クが実行されないた
め安全性が低 く な り ます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 457
リリース 9.2.00 2007 年 8 月
R

R
メンバー データ
const int NEVER = -1 [static]
タ イ ムア ウ ト が発生し ないよ う に、 タ イ ムア ウ ト 設定で メ ソ ッ ド をパラ メ ータ化するために使用し
ます。
SharedMemory から再インプリ メント されます。
const int INHERIT = -1 [static]
既に作成されてい る共有 メ モ リ の特性を継承する ために使用さ れます。
SharedMemory から再インプリ メント されます。
458 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

SharedMemoryProxy
SharedMemoryProxy
Public タイプ
Public メソッド
SharedMemory の特性を継承し ます。
• typedef void(* requestServicer )(const Request &, SharedMemoryProxy &, void *arg)
• SharedMemoryProxy (const std::string &name, int nwords, int word_size, requestServicer rs,
void *rs_arg=NULL)
• ~SharedMemoryProxy ()
• virtual bool couldBlockOnReadOrWrite () const
• void service ()
Static Public 属性
メンバー Typedefs
• virtual const StdLogicVectorVector & viewAsStdLogicVectorVector () const
• virtual StdLogicVectorVector & viewAsStdLogicVectorVector ()
• const uint32 * getRawDataPtr () const
• uint32 * getRawDataPtr ()
• const int NEVER = -1
typedef void(* requestServicer)(const Request&, SharedMemoryProxy&,
void *arg)
この typedef で宣言された タ イプの関数ポイ ン タは、 SharedMemoryProxy コンス ト ラクタのコン
ストラクタに渡されます。 詳細は、 コ ン ス ト ラ ク タ のマニ ュ アルを参照し て く だ さ い。
コンストラクタおよびデストラクタ
SharedMemoryProxy (const std::string & name, int nwords, int word_size,
requestServicer rs, void * rs_arg = NULL)
こ のコンスト ラ ク タでは、オブジェク ト の基礎と なる物理メ モリ (OS と 共有) が作成さ れま す。 呼び
出す際に、 メ モリ が格納する ワ ード 数およ びワ ード 当たり のビ ッ ト 数を 指定する 必要があ り ま す。
SharedMemoryProxy で作成さ れる 物理メ モリ には、 ほかのク ラ イ アン ト でサービ ス (読み出し /書き
込み) 要求はでき ま すが、 格納さ れたデータ に直接アク セス でき ま せん。 クライアント は、ベース ク
ラス SharedMemory オブジェクト を介してメモリ にアクセスします。 サービ ス 要求は、 物理メ モリ
を 作成し た SharedMemoryProxy オブジェ ク ト に渡さ れま す。 この構造により、SharedMemoryProxy
でリ モート 記憶域にデータ が格納さ れま す (実際に保管さ れたデータ がハード ウ ェ ア プラ ッ ト
フ ォ ームま たはリ モート マシン に格納さ れる 場合など )。
System Generator for DSP リファレンス ガイド japan.xilinx.com 459
リリース 9.2.00 2007 年 8 月
R

R
関数ポイ ンタ は、 ほかのメ モリ クライアント による SharedMemoryProxy への要求を 処理する 関数を
指定する 必要があり ま す。 こ れら の要求は、 渡さ れた SharedMemoryProxy::Request オブジェ ク ト に
よ り エン コ ード さ れた読み出し 要求ま たは書き 込み要求の形を 取る こ と ができ ま す。 またこのオブ
ジェク ト には、 読み出し /書き 込みのワ ード 数およ び開始アド レ ス も 含ま れま す。 SharedMemoryProxy
への参照も 、 コ ンス ト ラ ク タ で使用さ れる ボイ ド ポイ ンタ と 共にサービ ス 提供関数に渡さ れま す。
パラ メータ
name : OS への発行に使用された共有 メ モ リ の名前。 ほかのス レ ッ ド に よ る作成さ れた メ モ リ
の検出にも使用されます。
nwords : メ モ リ が格納する ワー ド 数。
word_size : ワード当た りのビッ ト数。
rs : メ モ リ 要求を提供する コールバ ッ ク関数。
rs_arg : requestServicer コールバッ クを渡す void* 引数。
~SharedMemoryProxy ()
メンバー関数
サービ ス要求を発行し た共有 OS リソースにインスタンスのハンドルを開放します。 これは参照を
考慮したリソースで、 リソースを確立した SharedMemoryProxy が破棄された後も維持されるこ と
があ り ます。 これは、 SharedMemoryProxy デス ト ラ ク タ が呼び出 さ れた場合は、 メ モ リ の残 り の
ク ラ イ アン ト で問題が発生する こ と を意味し ます。 特に読み出し/書き込み呼び出しは処理 さ れず、
停止する か タ イ ムア ウ ト にな り ます。
virtual bool couldBlockOnReadOrWrite () const [inline, virtual]
戻り値
read() または write() への呼び出しがブロ ッ ク (read/write 呼び出しへの timeout_sec パラ メー
タが NEVER に設定されている場合) ま たはタ イ ムア ウ ト する可能性のあ る場合は True。 メモ
リを作成していない SharedMemory オブジ ェ ク ト が、 反対側にあ る LockableSharedMemory
または SharedMemoryProxy と し て作成 さ れた メ モ リ を参照する場合があ り ます。 いずれの場
合も、 read/write 呼び出し がブロ ッ クする可能性があ り ます。 SharedMemory オブジェ ク ト が
LockableSharedMemory に イ ン ターフ ェ イ スする場合は、 読み出し操作および書き込み操作で
acquireLock および releaseLock セマンテ ィ ク ス が暗示的に強制されます。
SharedMemory から再インプリ メント されます。
void service ()
ク ラ イ アン ト でサービ ス要求が発行さ れたかど う かを確認し、 発行さ れてい る場合は、
requestServicer callback (SharedMemoryProxy コンスト ラクタにより確立) が呼び出されます。
const Sysgen::StdLogicVectorVector & viewAsStdLogicVectorVector ()
const [virtual]
戻り値
内部データ ス ト アが物理共有 メ モ リ に対応付け ら れてい る const StdLogicVectorVector 参照。
こ の メ ソ ッ ド は、高性能のアプ リ ケーシ ョ ンでのみ使用し て く だ さ い。 アクセスは高速ですが、
チェ ッ ク が実行されないため安全性が低 く な り ます。
460 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

SharedMemoryProxy
Sysgen::StdLogicVectorVector & viewAsStdLogicVectorVector () [virtual]
戻り値
内部データ ス ト アが物理共有 メ モ リ に対応付け ら れてい る StdLogicVectorVector 参照。 この
メソッドは、高性能のアプリケーションでのみ使用してください。 アクセスは高速ですが、
チェ ッ ク が実行されないため安全性が低 く な り ます。
const Sysgen::uint32 * getRawDataPtr () const
戻り値
物理共有 メ モ リ の内部データ ス トアへの const raw データ ポインタ。 こ の メ ソ ッ ド は、 高性能
のアプ リ ケーシ ョ ンでのみ使用し て く だ さ い。 アクセスは高速ですが、 チェックが実行されな
いため安全性が低 く な り ます。
Sysgen::uint32 * getRawDataPtr ()
戻り値
メンバー データ
物理共有 メ モ リ の内部データ ストアへの raw データ ポインタ。 このメ ソッ ドは、 高性能のア
プ リ ケーシ ョ ンでのみ使用し て く だ さ い。 ア ク セスは高速ですが、 チェ ッ クが実行されないた
め安全性が低 く な り ます。
const int NEVER = -1 [static]
タ イ ムア ウ ト が発生し ないよ う に、 タ イ ムア ウ ト 設定で メ ソ ッ ド をパラ メ ータ化するために使用し
ます。
SharedMemory から再インプリ メント されます。
System Generator for DSP リファレンス ガイド japan.xilinx.com 461
リリース 9.2.00 2007 年 8 月
R

R
Request Struct
Public タイプ
Static Public 属性
メンバー列挙
• enum Type { read_request, write_request }
• enum Sysgen::SharedMemoryProxy::Request::Type type
• unsigned start_address
• unsigned nwords
SharedMemoryProxy::requestServicer コールバッ ク関数に渡された情報のエンコードに使用しま
す。 詳細は、 SharedMemoryProxy コ ン ス ト ラ ク タ のマニ ュ アルを参照し て く だ さ い。
enum Type
列挙値 :
メンバー データ
read_request : ク ラ イ アン ト で メ モ リ を読み出し ます。
write_request : クライアントでメモリに書き込みます。
enum Sysgen::SharedMemoryProxy::Request::Type : type
unsigned start_address
読み出し/書き込みを開始する ア ド レ ス。
unsigned nwords
読み出し/書き込みのワー ド 数 。
462 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

NamedPipeReader
NamedPipeReader
Public メソッド
Static Public 属性
• NamedPipeReader (const std::string &name, int nwords=INHERIT, int word_size=INHERIT,
double timeout_sec=15.0)
• ~NamedPipeReader ()
• void peek (StdLogicVector &value) const
• bool read (StdLogicVector &value, double timeout_sec=NEVER)
• bool readArray (unsigned nwords, StdLogicVectorVector &buffer, double
timeout_sec=NEVER)
• unsigned getNWords () const
• unsigned getWordSize () const
• bool isEmpty () const
• unsigned numAvailable () const
• const int NEVER = -1
• const int INHERIT = -1
コンストラクタおよびデストラクタ
NamedPipeReader (const std::string & name, int nwords = INHERIT, int
word_size = INHERIT, double timeout_sec = 15.0)
NamedPipeWriter で既に作成されている名前付きパイプからデータを読み出す NamedPipeReader
インスタンスを作成します。 名前付き パイ プは指定 さ れた名前を使用し て OS より検出されます
が、 指定し た名前付きパイ プが見つか らず、 タ イ ムア ウ ト が発生し た場合は、 Sysgen::Error という
エ ラーが発生し ます。
パラ メータ
name : NamedPipeWriter でパ イ プ作成時に使用 さ れた名前。
nwords : NamedPipeWriter で作成されたパイプのワー ド 数よ り も小さい値にし ます。大きい場
合は、 Sysgen::Error というエラーが発生します。 デフォル ト値は INHERIT です。
word_size : ワード当たりのビッ ト数。 NamedPipeWriter で指定されたワード数に一致する必
要があ り ます。 一致し ない場合は Sysgen::Error というエラーが発生します。 デフォル ト 値は
INHERIT です。
timeout_sec : 名前付きパイ プが OS を介し て使用可能にな る まで コ ン ス ト ラ ク タ が待機する時
間を秒単位で指定し ます。 デフォル ト 値は 15 秒です。 NEVER に も設定で き ます。
~NamedPipeReader ()
System Generator for DSP リファレンス ガイド japan.xilinx.com 463
リリース 9.2.00 2007 年 8 月
R

R
メンバー関数
void peek (StdLogicVector & value) const
パイプの末端の値を取得します。 取得される値は read() の場合 と同じですが、 パイプの状態は変更
されず、 peek() で確認し たワー ド がパイプか ら削除される こ と はあ り ません。 peek() では、 read()
と 異な り 、 パ イ プの状態が変更 さ れないため、 暗示的な mutex の要件がな く 、 パイプが空でない限
り 、 処理は必ず正し く 実行されます。
パイプが空の場合は、 Sysgen::Error 例外が発生し ます。
パラ メータ
value : パイプの値で内容が上書きされる StdLogicVector への参照。 StdLogicVector の型およ
びサ イ ズを適切にする には、 呼び出し側で コ ン ス ト ラ ク ト する必要があ り ます。
read() も参照してください。
bool read (StdLogicVector & value, double timeout_sec = NEVER)
パイプが空の場合は、 Sysgen::Error 例外が発生し ます。
peek()、 readArray() も参照してください。
パラ メータ
戻り値
value : パ イ プか ら読み出 さ れた値で内容が上書き さ れる StdLogicVector への参照。
StdLogicVector の型およびサイズを適切にするには、呼び出し側でコンス ト ラ ク トする必要が
あります。
timeout_sec : read 操作を試みる時間を秒単位で指定し ます。 特定のパ イ プへのア ク セ ス では、
NamedPipeWriter と NamedPipeReader 間に暗示的な mutex があ り ます。
読み出し が正し く 実行さ れた場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
bool readArray (unsigned nwords, StdLogicVectorVector & buffer, double
timeout_sec = NEVER)
nwords で指定し たワー ド数がパイプに含まれていない場合は、 Sysgen::Error 例外が発生し ます。
呼び出し では、 nwords < numAvailable() であ る こ と を確認する必要があ り ます。
パラ メータ
戻り値
nword : 書き込まれるワード数。
buffer : 内容がパイ プにコ ピーさ れる StdLogicVectorVector への参照。 StdLogicVectorVector
の型、 ワード数 (nwords 以上)、 およびワー ド 当た り のビ ッ ト 数を適切にする には、 呼び出し
側でコ ン ス ト ラ ク ト する必要があ り ます。
timeout_sec : read 操作を試みる時間を秒単位で指定し ます。 特定のパ イ プへのア ク セ ス では、
NamedPipeWriter と NamedPipeReader 間に暗示的な mutex があ り ます。
読み出し が正し く 実行さ れた場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
read() も参照してください。
464 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

NamedPipeReader
unsigned getNWords () const
戻り値
パイ プで保持で き る ワー ド 数 (現在保持さ れていない分のみ)。
numAvailable() も参照してください。
unsigned getWordSize () const
戻り値
パイ プで伝送されるデータ のワー ド 当た り のビ ッ ト 数。 特定の NamedPipe インスタンスでは、
こ の値は定数です。
bool isEmpty () const [inline]
unsigned numAvailable () const
戻り値
メンバー データ
パイ プにあ り 、 読み出し可能な ワー ド 数。
getNWords() も参照してください。
const int NEVER = -1 [static]
const int INHERIT = -1 [static]
System Generator for DSP リファレンス ガイド japan.xilinx.com 465
リリース 9.2.00 2007 年 8 月
R

R
NamedPipeWriter
Public メソッド
Static Public 属性
• NamedPipeWriter (const std::string &name, int nwords, int word_size)
• ~NamedPipeWriter ()
• bool write (const StdLogicVector &value, double timeout_sec=NEVER)
• bool writeArray (unsigned nwords, const StdLogicVectorVector &buffer, double
timeout_sec=NEVER)
• unsigned getNWords () const
• unsigned getWordSize () const
• bool isFull () const
• unsigned numAvailable () const
• const int NEVER = -1
コンストラクタおよびデストラクタ
NamedPipeWriter (const std::string & name, int nwords, int word_size)
こ の コ ン ス ト ラ ク タ では、名前付きパ イ プ オブジ ェ ク ト の基礎 と な る物理 メ モ リ (OS と共有) が作
成されます。 呼び出す際に、 パイ プが保持で き る ワー ド 数およびワー ド 当た り のビ ッ ト 数を指定す
る必要があ り ます。
名前付きパ イ プには、 ラ イ タは 1 つしかあり ません。 リ ーダは複数持つこ と がで き、 使用および破
棄を繰 り 返すこ と がで き ます。
パラ メータ
name : OS への発行に使用 さ れた共有さ れた名前付き パイ プの名前。 ほかのス レ ッ ド に よ る、
こ のパイ プの検出に も使用さ れます。
nwords : パ イ プが保持する ワー ド 数。
word_size : ワード当た りのビッ ト数。
~NamedPipeWriter ()
名前付きパ イ プを表す共有さ れた OS リソースへのインスタンスのハンドルを開放します。 これは
リファレンスを考慮したリソースで、リソースを確立した NamedPipeWriter が破棄された後も維持
されるこ とがあり ます。 同じ リ ソースを使用している NamedPipeReader インスタンスでは継続し
て リ ソ ースにア ク セス し、 データ を読み出すこ と がで き ます。 リ ソ ースが空にな る までは、 パイ プ
に新し いデータ を追加で き ません。
466 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

NamedPipeWriter
メンバー関数
bool write (const StdLogicVector & value, double timeout_sec = NEVER)
パイプがフルの場合は、 Sysgen::Error 例外が発生し ます。
パラ メータ
戻り値
value : 内容が名前付きパ イ プ ス トレージにコピーされる StdLogicVector への参照。
StdLogicVector のビ ッ ト 数を適切にパ イ プに一致させる には、 呼び出し側で コ ン ス ト ラ ク ト す
る必要があ り ます。
timeout_sec : write 操作を試みる時間を秒単位で指定し ます。 特定のパ イ プへのア ク セスでは、
NamedPipeWriter と NamedPipeReader 間に暗示的な mutex があ り ます。
書き込みが正し く実行された場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
writeArray() も参照してください。
bool writeArray (unsigned nwords, const StdLogicVectorVector & buffer,
double timeout_sec = NEVER)
パイ プに十分な nwords の領域がない場合は、 Sysgen::Error 例外が発生し ます。
パラ メータ
戻り値
nword : 書き込まれるワード数。
buffer : 内容が名前付き パイ プに移動さ れる StdLogicVectorVector への参照。
StdLogicVectorVector の型、 ワード数 (nwords 以上)、 およびワード当たりのビット数を適切
にする には、 呼び出し側で コ ン ス ト ラ ク ト する必要があ り ます。
timeout_sec : write 操作を試みる時間を秒単位で指定し ます。 特定のパ イ プへのア ク セスでは、
NamedPipeWriter と NamedPipeReader 間に暗示的な mutex があ り ます。
書き込みが正し く実行された場合は True。 timeout_sec が NEVER に設定されている場合は
Ttrue が返されるか、 何も返されません。 False が返された場合は、 タ イ ムア ウ ト です。
write() も参照してください。
unsigned getNWords () const
戻り値
パイ プで保持で き る ワー ド 数 (現在保持さ れていない分)。
numAvailable() も参照してください。
unsigned getWordSize () const
戻り値
パイ プで伝送されるデータ のワー ド 当た り のビ ッ ト 数。 特定の NamedPipe インスタンスでは、この
値は定数です。
System Generator for DSP リファレンス ガイド japan.xilinx.com 467
リリース 9.2.00 2007 年 8 月
R

R
bool isFull () const [inline]
unsigned numAvailable () const
メンバー データ
const int NEVER = -1 [static]
468 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月

索引
数字
2 Channel Decimate by 2 MAC FIR Filter リ
ファレンス デザイ ン 363
2n+1-tap Linear Phase MAC FIR Filter リ
ファレンス デザイ ン 364
2n-tap Linear Phase MAC FIR Filter リファ
レンス デザイ ン 365
2n-tap MAC FIR Filter リファレンス デザイ
ン 366
4-channel 8-tap Transpose FIR Filter リファ
レンス デザイ ン 367
4n-tap MAC FIR Filter リファレンス デザイ
ン 368
5x5Filter リファレンス デザイ ン 369
A
Accumulator ブロック 51
Addressable Shift Register ブロック 53
AddSub ブロッ ク 55
Assert ブロッ ク 57
B
Basic Elements ブロック 24
BitBasher ブロッ ク 59
Black Box ブロック 62
BPSK AWGN Channel リファレンス デザ
イン 371
C
ChipScope Pro Analyzer
MATLAB ワークスペースへのデータ
のインポート 72
既知の問題 73
ハー ド ウ ェ ア と ソ フ ト ウ ェ ア条件 70
プロジェク ト ファイル 72
ChipScope ブロック 70
CIC Filter リファレンス デザイ ン 372
Clock Enable Probe ブロック 74
Clock Probe ブロッ ク 76
CMult ブロック 77
Communication ブロッ ク 27
Concat ブロック 79
Configurable Subsystem Manager ブロック
80
Constant ブロック 82
Control Logic ブロッ ク 28
Convert ブロッ ク 85
System Generator for DSP japan.xilinx.com 469
リリース 9.2.00 2007 年 8 月
Convolutional Encoder v3_0 ブロック 86
Convolutional Encoder v6_0 ブロック 88
Convolutional Encoder リファレンス デザ
イン 374
CORDIC ATAN リファレンス デザイ ン
376
CORDIC DIVIDER リファレンス デザイ ン
377
CORDIC LOG リファレンス デザイ ン 378
CORDIC SINCOS リファレンス デザイ ン
380
CORDIC SQRT リファレンス デザイ ン
381
Counter ブロッ ク 90
D
DAFIR v9_0 ブロック 92
Data Types ブロック 30
DDS Compiler v1_1 ブロック 96
DDS Compiler v2_0 ブロック 100
DDS v4_0 ブロック 104
DDS v5_0 ブロック 106
Delay ブロッ ク 109
Depuncture ブロック 114
Disregard Subsystem ブロック 116
Down Sample ブロッ ク 117
DSP ブロック 31
DSP48 Macro ブロッ ク 123
DSP48 ブロック 120
DSP48A ブロック 133
DSP48E ブロック 136
Dual Port Memory Interpolation MAC FIR
Filter リファレンス デザイ ン 383
Dual Port RAM ブロッ ク 141
E
EDK Processor ブロック 147
Expression ブロック 150
F
FDATool ブロック 151
FFT v1_0 ブロッ ク 153
FFT v3_1 ブロッ ク 157
FFT v3_2 ブロッ ク 162
FFT v4_1 ブロッ ク 167
FIFO ブロック 172
FIR Compiler v1_0 ブロック 173
FIR Compiler v2_0 ブロック 177
FIR Compiler v3_0 ブロック 182
FIR Compiler v3_1 ブロック 188
From FIFO ブロック 194
From Register ブロック 196
G
Gateway In ブロック 198
Gateway Out ブロック 200
I
Indeterminate Probe ブロッ ク 202
Index ブロック 32
Interleaver Deinterleaver v4_0 ブロッ ク
203
Interleaver Deinterleaver v5_0 ブロッ ク
206
Interpolation Filter リファレンス デザイ ン
384
Inverter ブロッ ク 209
J
JTAG Co-Simulation ブロック 210
L
LFSR ブロッ ク 212
Lockable SharedMemory ク ラス 455
Logical ブロック 214
LogiCORE バージ ョ ン 356
M
Math ブロック 41
m-channel n-tap Transpose FIR Filter リ
ファレンス デザイ ン 385
MCode ブロック 215
Mealy State Machine リファレンス デザイ
ン 386
Memory ブロック 42
MicroBlaze Processor ブロッ ク 236
ModelSim ブロック 245
Moore State Machine リファレンス デザイ
ン 389
Mult ブロック 250
Multipath Fading Channel Model リファレ
ンス デザイ ン 392

R
Multiple Subsystem Generator ブロック
251
Mux ブロック 256
N
NamedPipeReader 463
NamedPipeWriter 466
Negate ブロック 257
Network Ethernet Co-simulation ブロック
258
n-tap Dual Port Memory MAC FIR Filter リ
ファレンス デザイ ン 399
n-tap MAC FIR Filter リファレンス デザイ
ン 400
O
Opmode ブロック 260
P
Parallel to Serial ブロック 263
Pause Simulation ブロック 264
PicoBlaze Instruction Display ブロック
265
PicoBlaze Microcontroller ブロッ ク 266
Point-to-Point Ethernet Co-Simulation ブ
ロック 268
Puncture ブロック 270
R
Register ブロッ ク 272
Registered Mealy State Machine リファレン
ス デザイ ン 401
Registered Moore State Machine リファレン
ス デザイ ン 404
Reinterpret ブロック 273
Relational ブロッ ク 274
Request Struct 462
Resource Estimator ブロック 275
ROM ブロック 278
RS Decoder v5_1 ブロック 281
RS Decoder v6_0 ブロック 285
RS Encoder v5_0 ブロック 289
RS Encoder v6_0 ブロック 293
S
Sample Time ブロック 297
Scale ブロック 298
Serial to Parallel ブロック 299
Shared Memory Read ブロック 304
Shared Memory Write ブロッ ク 306
Shared Memory ブロッ ク 43, 300
SharedMemory ク ラス 449
SharedMemory.h 448
SharedMemoryProxy ク ラス 459
Shift ブロック 308
Simulation Multiplexer ブロック 309
SineCosine ブロック 311
Single Port RAM ブロック 313
Single-Step Simulation ブロック 319
Slice ブロック 320
Sysgen Generator
NamedPipeReader クラス 463
NamedPipeWriter クラス 466
Sysgen Namespace
Lockable SharedMemory ク ラス 455
Request Struct 462
SharedMemory ク ラス 449
SharedMemoryProxy ク ラス 459
sysgen.dll 448
System Generator ブロック 321
System Generator ユーテ ィ リ テ ィ
xlAddTerms 422
xlfda_denominator 426
xlfda_numerator 427
xlGenerateButton 428
xlgetparam 429, 430
xlInstallPlugin 431
xlLoadChipScopeData 432
xlSBDBuilder 435
xlSetNonMemMap 433
xlsetparam 429
xlSetUseHDL 434
xlTBUtils 436
xlTimingAnalysis 439
xlUpdateModel 440
xlVersion 443
T
Threshold ブロッ ク 326
Time Division Demultiplexer ブロック 327
Time Division Multiplexer ブロック 329
To FIFO ブロック 330
To Register ブロック 332
Toolbar ブロッ ク 334
Tools ブロック 44
U
Up Sample ブロック 337
470 japan.xilinx.com System Generator for DSP
V
索引
Virtex Line Buffer (Imaging) リファレンス
デザイ ン 407
Virtex2 5 Line Buffer (Imaging) リファレン
ス デザイ ン 409
Virtex2 Line Buffer (Imaging) リファレンス
デザイ ン 408
Viterbi Decoder v5_0 ブロック 339
Viterbi Decoder v6_0 ブロック 342
W
WaveScope ブロッ ク 345
White Gaussian Noise Generator
(Communication) リファレンス デザイ ン
410
X
xlAddTerms 422
xlfda_denominator 426
xlfda_numerator 427
xlGenerateButton 428
xlgetparam 429, 430
xlInstallPlugin 431
xlLoadChipScopeData 432
xlSBDBuilder 435
xlSetNonMemMap 433
xlsetparam 429
xlSetUseHDL 434
xlTBUtils 436
xlTimingAnalysis 439
xlUpdateModel 440
xlVersion 443
XtremeDSP ADC ブロッ ク 414
XtremeDSP Co-simulation ブロック 415
XtremeDSP DAC ブロッ ク 417
XtremeDSP External RAM ブロック 418
XtremeDSP LED Flasher ブロック 419
き
共通オプシ ョ ン
ブロック パラ メータ 46
共有 メ モ リ の結合
From FIFO ブロック 194
From Register ブロック 196
Shared Memory ブロッ ク 300
To FIFO ブロック 330
To Register ブロッ ク 332
リリース 9.2.00 2007 年 8 月

索引
さ
ザイ リンクス
LogiCORE バージ ョ ン 356
ザイ リンクス ブロッ クセッ ト
Accumulator 51
Addressable Shift Register 53
AddSub 55
Assert 57
BitBasher 59
Black Box 62
ChipScope 70
Clock Enable Probe 74
Clock Probe 76
CMult 77
Concat 79
Configurable Subsystem Manager 80
Constant 82
Convert 85
Convolutional Encoder v3_0 86
Convolutional Encoder v6_0 88
Counter 90
DAFIR v9_0 92
DDS Compiler v1_1 96
DDS Compiler v2_0 100
DDS v4_0 104
DDS v5_0 106
Delay 109
Depuncture 114
Disregard Subsystem 116
Down Sample 117
DSP48 120
DSP48 Macro 123
DSP48A 133
DSP48E 136
Dual Port RAM 141
EDK Processor 147
Expression 150
FDATool 151
FFT v1_0 153
FFT v3_1 157
FFT v3_2 162
FFT v4_1 167
FIFO 172
FIR Compiler v1_0 173
FIR Compiler v2_0 177
FIR Compiler v3_0 182
FIR Compiler v3_1 188
From FIFO 194
From Register 196
Gateway In 198
Gateway Out 200
Indeterminate Probe 202
Interleaver Deinterleaver v4_0 203
System Generator for DSP japan.xilinx.com 471
リリース 9.2.00 2007 年 8 月
Interleaver Deinterleaver v5_0 206
Inverter 209
JTAG Co-Simulation 210
LFSR 212
Logical 214
MCode 215
MicroBlaze Processor 236
ModelSim 245
Mult 250
Multiple Subsystem Generator 251
Mux 256
Negate 257
Network Ethernet Co-simulation 258
Opmode 260
Parallel to Serial 263
Pause Simulation 264
PicoBlaze Instruction Display 265
PicoBlaze Microcontroller 266
Point-to-Point Ethernet Co-Simulation
268
Puncture 270
Register 272
Reinterpret 273
Relational 274
Resource Estimator 275
ROM 278
RS Decoder v5_1 281
RS Decoder v6_0 285
RS Encoder v5_0 289
RS Encoder v6_0 293
Sample Time 297
Scale 298
Serial to Parallel 299
Shared Memory 300
Shared Memory Read 304
Shared Memory Write 306
Shift 308
Simulation Multiplexer 309
SineCosine 311
Single Port RAM 313
Single-Step Simulation 319
Slice 320
System Generator 321
Threshold 326
Time Division Demultiplexer 327
Time Division Multiplexer 329
To FIFO 330
To Register 332
Toolbar 334
Up Sample 337
Viterbi Decoder v5_0 339
Viterbi Decoder v6_0 342
WaveScope 345
XtremeDSP ADC 414
XtremeDSP Co-simulation 415
XtremeDSP DAC 417
XtremeDSP External RAM 418
XtremeDSP LED Flasher 419
ザイ リンクス リファレンス デザイ ン ライ
ブラ リ
2 Channel Decimate by 2 MAC FIR
Filter 363
2n+1-tap Linear Phase MAC FIR Filter
364
2n-tap Linear Phase MAC FIR Filter
365
2n-tap MAC FIR Filter 366
4-channel 8-tap Transpose FIR Filter
367
4n-tap MAC FIR Filter 368
5x5Filter 369
BPSK AWGN Channel 371
CIC Filter 372
Convolutional Encoder 374
CORDIC ATAN 376
CORDIC DIVIDER 377
CORDIC LOG 378
CORDIC SINCOS 380
CORDIC SQRT 381
DSP デザイ ン 361
Dual Port Memory Interpolation MAC
FIR Filter 383
Interpolation Filter 384
m-channel n-tap Transpose FIR Filter
385
Mealy State Machine 386
Moore State Machine 389
Multipath Fading Channel Model 392
n-tap Dual Port Memory MAC FIR
Filter 399
n-tap MAC FIR Filter 400
Registered Mealy State Machine 401
Registered Moore State Machine 404
Virtex Line Buffer (Imaging) 407
Virtex2 5 Line Buffer (Imaging) 409
Virtex2 Line Buffer (Imaging) 408
White Gaussian Noise Generator
(Communication) 410
演算デザ イ ン 362
画像デザ イ ン 362
制御ロ ジ ッ ク デザイ ン 361
通信デザ イ ン 361
ザイ リンクス ブロッ クセッ ト ライブラリ
ブロックの構造 24
ザイ リンクス ブロッ ク ライブラリ
Basic Elements ブロック 24
Communication ブロッ ク 27
Control Logic ブロッ ク 28
Data Types ブロック 30
R

は
R
DSP ブロック 31
Index ブロック 32
Math ブロック 41
Memory ブロック 42
Shared Memory ブロッ ク 43
Tools ブロック 44
パラ メータ
共通オプシ ョ ン 46
ふ
ブロックセッ ト ライブラリ
構造 24
ブロック パラ メータ
共通オプシ ョ ン 46
め
メモリの結合
From FIFO ブロック 194
From Register ブロッ ク 196
Shared Memory ブロッ ク 300
To FIFO ブロック 330
To Register ブロック 332
472 japan.xilinx.com System Generator for DSP
索引
リリース 9.2.00 2007 年 8 月