合成可能 400Mb/s DDR SDRAM コントローラ - Xilinx

概要このアプリケーションノートでは、Virtex-II デバイスを使用してダブルデータレート (DDR) 

SDRAM デバイスとインターフェイスをとる方法について説明します。リファレンスデザインは、 

200Mhz のクロックレートを使用して 400Mb/s でデータを転送する DDR SDRAM デバイスをター 

ゲットにしています。 

はじめにこのアプリケーションノートでは、Virtex-II デバイスでインプリメントする DDR SDRAM コントロー 

ラのデザインについて説明します。初めのセクションでは DDR SDRAM の機能を簡単に説明し、残り 

のセクションではインプリメンテーションとタイミング解析の詳細について説明します。 

DDR SDRAM の 

概要 

R 

XAPP253 (v2.0) 2002 年 7 月 16 日 

DDR SDRAM は、高速な CMOS のダイナミックランダムアクセスメモリ (DRAM) から構成されて 

います。内部的には、クワッドバンクの DRAM として構成されています。すべての入力は JEDEC 

SSTL_2 規格と、すべての出力は SSTL_II Class II 規格と互換性があります。 

DDR SDRAM では、ダブルデータレートアーキテクチャを使用して高速な動作を実現しています。各 

クロックサイクルの両方のエッジでデータを転送するので、メモリデバイスのデータスループットが 

実質的に 2 倍になります。DDR SDRAM は、CLK および CLK という差動クロックを使用して動作し 

ます。コマンド (アドレスおよび制御信号) は CLK のポジティブエッジで登録されます。 

双方向データストローブ (DQS) は、データキャプチャで使用するため、データと共に転送されます。 

書き込みサイクル中はコントローラが、読み込みサイクル中はメモリが DQS を転送します。DQS と 

データのタイミングは、読み込みサイクル中はクロックのエッジ、書き込みサイクル中は中央で合わせ 

られます。 

DDR SDRAM に対する読み込みと書き込みのアクセスは、バースト指向です。つまり、アクセスは、選 

択したロケーションから始まり、プログラムされた順序でプログラムされた数のロケーションについて 

続けられます。アクセスは Active コマンドを登録することによって開始され、その後 Read または Write 

コマンドが続きます。アドレスビットは、Read または Write コマンドと同時に登録され、バーストア 

クセスを開始する列のロケーションとバンクを選択するために使用されます。 

DDR SDRAM では、プログラム可能な読み込みまたは書き込みのバースト長として 2、4、8、または 

フルページのロケーションを指定できます。自動プリチャージ機能を有効にすると、バーストアクセス 

終了後にプリチャージが自動的に始まります。標準的な SDR SDRAM と同じように、DDR SDRAM は 

パイプライン化されたマルチバンクアーキテクチャによって並列動作が可能なので、行のプリチャージ 

とアクティブ化に時間がかからないように見え、実質的に帯域が高くなります。 

モードレジスタ 

合成可能 400Mb/s DDR SDRAM 

コントローラ 

著者 : Lakshmi Gopalakrishnan 

アプリケーションノート: Virtex-II シリーズ 

モードレジスタは、DDR SDRAM の動作モードを定義するために使用されます。この定義では、バー 

スト長、バーストタイプ、CAS レイテンシ、動作モードを選択します。モードレジスタは、MODE 

REGISTER SET コマンドによってプログラムされます。格納された情報は、再びプログラムされるかデ 

バイスの電源が切れるまで保持されます。モードレジスタは、すべてのバンクがアイドル状態で、バー 

スト処理を行っていないときにロードする必要があります。 

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XAPP253 (v2.0) 2002 年 7 月 16 日 www.xilinx.co.jp 1

R 

バースト長 

合成可能 400Mb/s DDR SDRAM コントローラ 

モードレジスタのビット A0 ~ A2 では、バースト長を指定します。バースト長は、特定の Read また 

は Write コマンドでアクセスする列ロケーションの最大数を定義します。ロケーション数が 2、4、8 の 

バースト長は、シーケンシャルとインターリーブの両方のバーストタイプで指定できます。フルページ 

のバーストは、シーケンシャルモードでのみサポートされます。 

バーストタイプ 

特定のバーストにおけるアクセスは、シーケンシャルまたはインターリーブで行うようにプログラムで 

きます。これをバーストタイプと呼び、ビット M3 で選択します。 

読み込みレイテンシ 

読み込みレイテンシとは、Read コマンドが登録されてから出力データの先頭ビットを使用できるよう 

になるまでの遅延をクロックサイクルで表したものです。レイテンシは、2、3、または 4 クロックに設 

定できます。このリファレンスデザインでは、200MHz のメモリデバイスで必要となる 3 クロックの 

読み込みレイテンシを使用します。 

動作モード 

通常の動作モードを選択するには、A7 ~ A11 を 0、A0 ~ A6 を目的の値に設定して、MODE REGISTER 

SET コマンドを実行します。DLL リセットを開始するには、A7 と A9 ~ A11 を 0、A8 を 1、A0 ~ A6 

を目的の値に設定して、MODE REGISTER SET コマンドを実行します。 

拡張モードレジスタ 

拡張モードレジスタは、モードレジスタでは制御できない機能、つまり、DLL の有効化と無効化を制 

御します。通常の動作では、DLL を有効にする必要があります。DLL は、デバッグまたは評価のため 

に DLL を無効にした後で通常の動作に戻る場合と、パワーアップ時の初期化で有効にする必要があり 

ます。拡張モードレジスタをプログラムするには、BA0 = 1、BA1 = 0 にしてモードレジスタに対して 

LOAD MODE REGISTER コマンドを実行します。拡張モードレジスタは、すべてのバンクがアイドル 

状態で、バースト処理を行っていないときにロードする必要があります。拡張モードレジスタの構成に 

ついては、DDR SDRAM のデータシートを参照してください。 

コマンド 

このセクションでは、DDR SDRAM コントローラで使用するコマンドについて説明します。 

DESELECT 

DESELECT コマンドは、DDR SDRAM が新しいコマンドを実行しないようにします。DDR SDRAM 

は、実質的に選択が解除された状態になります。既に実行中の動作は影響を受けません。 

NO OPERATION (NOP) 

NO OPERATION (NOP) コマンドは、選択した DDR SDRAM に NOP を実行するよう指示するため 

に使用されます。これによって、アイドル状態または待機状態のときに不要なコマンドが登録されなく 

なります。既に実行中の動作は影響を受けません。 

LOAD MODE REGISTER 

モードレジスタは、入力 A0 ~ A11 によってロードされます。LOAD MODE REGISTER コマンドを 

実行できるのは、すべてのバンクがアイドル状態になっているときだけです。以後の実行可能コマンド 

は、t MRD が経過するまで実行できません。 

Active コマンド 

Active コマンドは、特定のバンクの行をアクティブにしてアクセスできるようにするために使用されま 

す。入力 BA0 および BA1 の値でバンクを、入力 A0 ~ A7 で指定するアドレスで開始列ロケーション 

を選択します。入力 A8 の値は、自動プリチャージを使用するかどうか決定します。自動プリチャージ 

2 www.xilinx.co.jp XAPP253 (v2.0) 2002 年 7 月 16 日


DDR SDRAM 

コントローラの 

インプリメンテー 

ションの詳細 

を選択すると、アクセスしている行が読み込みバースト後にプリチャージされます。自動プリチャージ 

を選択しないと、以後もアクセスできるように行がアクティブなままになります。Active コマンドに続 

いて、Read または Write コマンドを実行します。 

Read コマンドは、アクティブな行に対してバースト読み込みアクセスを開始するために使用されます。 

Write コマンドは、アクティブな行に対してバースト書き込みアクセスを開始するために使用されます。 

入力 BA0 および BA1 の値でバンクを、入力 A0 ~ A7 で指定するアドレスで開始列ロケーションを選 

択します。 

PRECHARGE 

PRECHARGE コマンドは、特定のバンクまたはすべてのバンクのアクティブな行をアクティブでない 

状態にするために使用されます。バンクは、PRECHARGE コマンドを実行した後で指定時間 (t RP) が経 

過するとアクセスできるようになります。すべてのバンクをプリチャージするかどうかは、入力 A8 で 

指定します。単一のバンクをプリチャージする場合は、入力 BA0 と BA1 でバンクを選択します。 

BURST TERMINATE 

BURST TERMINATE コマンドは、読み込みバーストを中断するために使用されます。BURST 

TERMINATE コマンドを実行すると、それ以前の最後に登録された Read コマンドが中断されます。コ 

ントローラで ddr_rasb、ddr_casb、ddr_web 信号を使用してこれらのコマンドを生成する方法につい 

ては、DDR SDRAM のデータシートを参照してください。 

デザイン機能 

DDR SDRAM コントローラのデザイン機能には、次のようなものがあります。 

• バースト長として 2、4、8、フルページをプログラム可能 (フルページは一部の DRAM でのみ可能) 

CAS レイテンシとして 3 をプログラム可能 

読み込みサイクルと書き込みサイクルの両方にバースト長を適用 

200MHz、400Mb/s の DDR SDRAM とのインターフェイス 

メモリからのデータ読み込みに DQS を使用 

図 1 に、DDR SDRAM コントローラの最上位ブロック図を示します。 

図 2 に、DDR SDRAM コントローラの詳細なブロック図を示します。 

XAPP253 (v2.0) 2002 年 7 月 16 日 www.xilinx.co.jp 3 

R

R 

表 1 に、DDR SDRAM コントローラのピンの説明を示します。 

user_input_clk 

user_input_data (63:0) 

user_output_data (63:0) 

User 

Interface user_data_valid 

bank_address (1:0) 

user_input_address (19:0) 

config_register (9:0) 

command_register (2:0) 

rst 

DDR 

SDRAM 

Controller 

図 1: DDR SDRAM コントローラの最上位ブロック図 

user_clk 

user_data 

clk_dcm 

user_command_register 

user_config_register 

user_address 


ddr_clk 

ddr_clkb 

ddr_dqs (3:0) 

ddr_dq (31:0) 

ddr_csb 

ddr_cke 

ddr_rasb 

ddr_casb 

ddr_web 

ddr_dm (3:0) 

ddr_BA (1:0) 

ddr_address (11:0) 

図 2: コントローラのブロック図 



MT46V4M32 

x253_01_050302 

4 www.xilinx.co.jp XAPP253 (v2.0) 2002 年 7 月 16 日 

clk 

wclk 

rclk 

Auto 

Refresh 

Counter 



Controller 

clkdv_16 

Data Path 

Data Strobe 

ddr_BA 

ddr_address 

ddr_rasb 

ddr_casb 

ddr_web 

ddr_clk 

ddr_clkb 

ddr_dqs 

ddr_dq 

x253_03_050802


表 1: DDR SDRAM コントローラのピンの説明 

ユーザー 

ロジックへの 

インター 

フェイス 


SDRAM への 

インター 

フェイス 

ピン名ピンの方向幅説明 

user_input_data In 64 書き込みデータ 

user_input_address In 20 アドレス、2 バンクアドレスで user_bank_address 

user_command_register In 3 コントローラのコマンド 

user_config_register In 10 コントローラのコンフィギュレーションコマンド 

user_rst In 1 リセット 

user_input_clk In 1 入力クロック 

user_output_data Out 64 読み込みデータ 

user_data_valid Out 1 High の場合にデータが有効 

ddr_ad Out 12 アドレス 

ddr_dq In/Out 32 データ 

ddr_dqs In/Out 4 データストローブ 

ddr_rasb Out 1 コマンド 

ddr_casb Out 1 コマンド 

ddr_web Out 1 コマンド 

ddr_ba Out 2 バンクアドレス 

ddr_clk Out 1 クロック 

ddr_clkb Out 1 クロック (反転) 

ddr_csb Out 1 チップセレクト 

ddr_cke Out 1 クロックイネーブル 

ddr_dm Out 4 データマスク 

表 2 に、EMR、BMR の動作、BMR/EMR、CAS レイテンシ、バーストタイプ、バースト長の順で 10 

ビットのユーザーコンフィギュレーションレジスタの内容を示します。 

表 2: ユーザーコンフィギュレーションレジスタの定義 

パラメータ名幅説明 

EMR 1 拡張モードレジスタ 

0 - DLL が有効 

1 - DLL が無効 

BMR の動作 1 基本モードレジスタ 

0 - 通常の BMR の動作 

1 - 通常動作/DLL のリセット 

BMR/EMR 1 0 - MR 

1 - EMR 


R

R 

表 2: ユーザーコンフィギュレーションレジスタの定義(続き) 

パラメータ名幅説明 

CAS レイテンシ 3 010 - 2 

011 - 3 

100 - 4 

その他 - 予約済み 

バーストタイプ 1 0 - シーケンシャル 

1 - インターリーブ 

バースト長 3 001 - 2 

010 - 4 

011 - 8 

111 - フルページ 

その他 - 予約済み 

表 3 に、ユーザーコマンドレジスタの定義を示します。 

表 3: ユーザーコマンドレジスタの定義 

コマンド説明 

000 NOP 

001 プリチャージ 

010 自動リフレッシュ 

011 未使用 

100 書き込み要求 

110 読み込み要求 

111 バースト中断 

メモリの初期化 


メモリは、あらかじめ定められている方法でパワーアップおよび初期化する必要があります。コントロー 

ラは、初期化シーケンスを次のように処理します。 

1. すべての電源、基準電圧、クロックが安定した後で、DDR SDRAM はコマンドを実行できるよう 

になるまで 200μs の遅延を必要とします。 

2. 200μs が経過すると、初期化シーケンスが始まります。 

a. DESELECT または NOP コマンドが実行され、CKE が High に設定されます。 

b. PRECHARGE ALL コマンドが実行されます。 

c. LOAD MODE REGISTER コマンドが実行され、拡張モードレジスタが DLL を有効にできる 

ようになります (BA1 = 0 および BA0 = 1)。 

d. さらに LOAD MODE REGISTER コマンドがモードレジスタに対して実行され (BA0 と BA1 

はどちらも 0)、DLL がリセットされ、動作パラメータがプログラムされます。 

e. PRECHARGE ALL コマンドが実行され、デバイスは all-banks-idle 状態になります。 

f. IDLE 状態になると、AUTO REFRESH が 2 サイクル実行されます。 

さらに、DLL リセットビットを解除してモードレジスタに対して LOAD MODE REGISTER コマンド 

を実行するとよいでしょう。このコマンドは、LOAD MODE REGISTER コマンドを実行して DLL を 

リセットした後であれば、いつでも実行できます。 

DLL をリセットしてから Read コマンドを実行するまでに、200 クロックサイクル待機する必要があり 

ます。これは、Read コマンドをコントローラに送信する前にユーザーインターフェイスで処理する必 

要があります。200 クロックサイクルが経過すると、DDR SDRAM は通常動作が可能になります。 



図 3 に、DDR SDRAM コントローラのステートマシンを示します。 

Precharge 

メモリアクセス 

Read または Write コマンドをメモリに対して実行できるようにするには、LOAD MODE REGISTER 

コマンドを実行する必要があります。特定のバンクで行をアクティブにするには、LOAD MODE 

REGISTER コマンドの後で ACTIVE コマンドを実行する必要があります。ACTIVE コマンドを実行す 

ると、アクティブにするバンクと行の両方が選択されます。ACTIVE コマンドで行をアクティブにして 

から t RCD が経過すると、その行に対して Read または Write コマンドを実行できます。以後、同じバ 

ンク内の異なる行に対して ACTIVE コマンドを実行するには、アクティブになっている行をプリチャー 

ジする必要があります。 

メモリへの書き込み 

Write and 

RCDW_end 

Reset 

Write 

Write 

Wait 

図 3: DDR SDRAM コントローラのステートマシン 

x253_01_050802 

書き込みバーストを開始するには、Write コマンドを実行します。列とバンクの開始アドレスは、Write 

コマンドで指定します。書き込みバーストアクセスでは、自動プリチャージを有効または無効にできま 

す。書き込みバーストでは、初めの有効なデータイン要素が DQS の初めの立ち上がりエッジで登録さ 

れ、Write コマンドに続いて以後のデータ要素が DQS の各エッジで登録されます。Write コマンドを実 


Idle 

Initialization 

Read/ 

Write 

Idle 

Active 

Read/WR 

Precharge 

All 

Read 

Auto 

Refresh 

Read and 

RCDR_end 

Read 

Wait 

Load 

Mode Register 

Burst 

Stop 

Burst 

Terminate 

R

デジタルクロック 

マネージャ 

(DCM) のインプ 

リメンテーション 

の詳細 

R 


行してから立ち上がりエッジが現れるまでの間に DQS が Low になっている状態を、書き込みプリアン 

ブルと呼びます。最後のデータイン要素を書き込んだ後で DQS が Low になっている状態を、書き込み 

ポストアンブルと呼びます。書き込みプリアンブルは、比較的広い範囲 (1 クロックサイクルの 75 ~ 

125%) で指定されます。 

メモリからの読み込み 

読み込みバーストを開始するには、Read コマンドを実行します。列とバンクの開始アドレスは、Read 

コマンドで指定します。読み込みバーストアクセスでは、自動プリチャージを有効または無効にできま 

す。読み込みバーストでは、Read コマンドを実行してから CAS レイテンシの時間が経過した後で、開 

始列アドレスから有効なデータアウト要素を読み込むことができるようになります。DQS は、DDR 

SDRAM が出力データと共に駆動します。DQS が初めに Low になっている状態を、読み込みプリアン 

ブルと呼びます。最後にデータアウト要素を読み込むときに DQS が Low になっている状態を、読み込 

みポストアンブルと呼びます。 

AUTO REFRESH カウンタ 

メモリは、15.6μs の平均間隔で AUTO REFRESH サイクルを必要とします。200MHz のシステムク 

ロックを分周したクロックが、AUTO REFRESH サイクルを生成するためのカウンタで使用されます。 

AUTO REFRESH コマンドは、コントローラのステートマシンが IDLE 状態にあるときに生成されます。 

クロック供給方法 

このセクションでは、このデザインでインプリメントするクロック供給方法について説明します。1 番 

目の DCM は、CLK0 と CLK90 を生成します。CLK0 は、ユーザーが供給する入力クロックと同じタ 

イミングになります。この DCM は、CLKDV 出力も供給します。この出力は、入力クロックを 16 分 

周したクロックで、AUTO REFRESH カウンタで使用します。図 4 に、DCM のインプリメンテーショ 

ンを示します。 

コントローラ ブロックにある 2 番目の DCM (DCM2_RECAPTURE) は、ユーザーが入力したクロック 

の位相をシフトさせたクロックを生成します。このクロックは、メモリからの読み込みのときに DQS 

クロックドメインからデータを再キャプチャするために使用されます。rclk ドメインで再キャプチャさ 

れたデータは、システムクロックドメインに移行します。位相をシフトさせる値はシステムごとに異 

なり、それぞれに応じてプログラムする必要があります。 

DCM 用にさらにリソースを使用できる場合は、3 番目の DCM を使用するとタイミングに余裕が生じ 

ます。3 番目の DCM (オプション) の詳細については、「I/O のタイミング解析」を参照してください。 

この DCM は、システムクロックの位相をシフトした WCLK を生成するために使用されます。WCLK 

は、書き込み時に DDR IOB レジスタにあるデータにクロックを供給するために使用されます。 



user_clk 

user_rst 

IPAD 

IBUFG_SSTL2_I 

CLKIN 

CLKFB 

RST 

データパス 

DCM1 

CLK0 

CLK90 

CLK180 

CLK270 

CLKDV 

CLK2X 

LOCKED 

DCM_CLK 

DCM2_RECAPTURE 

CLKIN 

CLKFB 

RST 

CLK0 

CLK90 

CLK180 

CLK270 

CLKDV 

CLK2X 

LOCKED 

DCM_RCLK 

(PHASE_SHIFT) 

DCM3 (optional) 

CLKIN 

CLKFB 

RST 

CLK0 

CLK90 

CLK180 

CLK270 

CLKDV 

CLK2X 

LOCKED 

DCM_WCLK 

(PHASE_SHIFT) 

BUFG 

BUFG 

BUFG 

BUFG 

BUFG 

図 4: DCM のインプリメンテーション 

Virtex-II デバイスには、DDR 機能に使用できる I/O ブロック (IOB) があります。clock-to-out 遅延を 

最小にするため、リファレンスデザインでは、DDR SDRAM インターフェイスに対する入力と出力の 

両方を IOB に記憶できます。 

図 5 に、Virtex-II デバイスで使用できる IOB と、双方向データ (DQ) 信号の場合の IOB の使用法を示 

します。双方向データの場合、DDR IOB は入力信号と出力信号の両方を処理する必要があります。 


1 

0 

0 

1 

D0 

D1 

C0 

C1 

FDDR 

D0 

D1 

Q 

C0 

C1 


Q 

clk 

clk90 

OPAD ddr_clk 

OBUF_SSTL2_I 

OPAD ddr_clkb 

OBUF_SSTL2_I 

clkdv_16 

rclk 

locked 

wclk 

x253_04_070502 

R

R 

en 

tx_clk 

tx[0] 

tx[1] 

rx_clk 

D Q 

D0 

D1 

C0 

C1 

図 5: DDR IOB のインプリメンテーション例 


図 6 に、コントローラのデータパスを示します。すべての入力信号について、複数のパイプラインス 

テージを示すために SRL ラベルを使用しています。これらのパイプラインステージは、データおよび 

DQS 信号と DDR SDRAM の制御信号のタイミングを合わせるために使用されます。図 6 には、IOB で 

インプリメントしたデータパスの一部も明確に示されています。 

dqs_enable 

clk 

dqs_reset 

write_en 

user_input_data 

wclk 

user_output_data 

user_data_valid 

2n 

SRL 

SRL 

SRL 

SRL 

図 6: DDR SDRAM コントローラのデータパス 


Q 


2n 

D Q 

D Q 

sync_dqs2clk 

read_en 

D Q 

D Q 

n 

n 

rclk 

1 

0 

PAD 

FD 

D Q 


D0 Q 

D1 

C0 

C1 

D Q 

clk 


D0 Q 

D1 

C0 

C1 

FDRE 

Q 

D 

CE 

FDRE 

Q 

D 

CE 

D Q 

D Q 

rx[0] 

rx[1] 

x253_05new_050802 

ddr_dqs 

n/8 

ddr_dq 

n 

DDR SDRAM 

x253_06_070302


データ書き込みパス 

メモリに書き込む場合、コントローラはデータストローブ (DQS) が DDR SDRAM デバイスのピンに 

あるデータとクロックの中央でタイミングを合わせることを保証する必要があります。メモリデバイス 

では DQS と CLK の位相がほぼ合っていることが必要ですが、仕様ではスキューも許されています。こ 

のスキューを最小にするため、CLK と DQS は DDR IOB のフリップフロップを通して転送されます。 

コントローラ ブロックは、書き込みサイクル時に DQS 信号を生成するために IOB フリップフロップで 

必要となる dqs_enable および dqs_reset 信号を生成します。dqs_enable 信号はトライステート出力を 

制御し、dqs_reset は DQS フリップフロップをリセット状態に保ちます。dqs_reset は、メモリが必要 

とする書き込みプリアンブルのタイミングを満たすために役立ちます。dqs_reset は 1 クロックサイク 

ル後に解放され、CLK がクロックを供給する DDR フリップフロップがメモリに対して DQS を生成し 

ます。 

コントローラ ブロックが生成する write_en 信号は、データパスのトライステート出力を制御します。 

書き込みのタイミング解析では、(DQS と同じように) DDR IOB レジスタで CLK によってデータを生 

成する場合と、タイミングに余裕を与えるため WCLK を使用してデータを生成する場合の両方につい 

て検討します。WCLK は、CLK の位相をシフトさせたクロックです。CLK でデータを生成する場合 

は、メモリにおけるデータウィンドウ内に DQS を配置するために DQS 信号と DQ 信号の間で必要と 

なるトレースの差に左右されます。タイミングに余裕を持たせるには、WCLK を生成する DCM を追 

加します。WCLK は、メモリにおけるデータウィンドウの中央に DQS を配置するために使用されます。 

データ読み込みパス 

読み込みサイクルでは、メモリはクロックのエッジでデータとタイミングを合わせた DQS をコント 

ローラに提供します。このデザインでは、DQS を使用して、メモリが提供するデータをキャプチャしま 

す。DQS は、DDR IOB のデータにクロックを供給するローカルな専用クロックリソースに分配されま 

す。DQS はストローブ信号なので、DQS ドメインでキャプチャしたデータは再キャプチャする必要が 

あります。 

データの再キャプチャ 

データを再キャプチャするには、DQS ドメインとシステムクロックドメインの関係を認識する必要が 

あります。リファレンスデザインでは、システムクロックの位相をシフトさせたクロック (rclk) を使用 

して DQS ドメインからデータを再キャプチャしています。これについては、「読み込み再キャプチャの 

タイミング解析」で説明します。 

DQS ドメインにあるデータは、LUT RAM で作成した非同期 FIFO に書き込まれます。位相をシフトさ 

せたクロック rclk は、データを FIFO に書き込むために使用されます。そして、システムクロックド 

メインに変換するため、データがシステムクロック (CLK) を使用して読み込まれます。再キャプチャ 

クロックは内部的なシステムクロックと同期していないので、セットアップ、ホールド、メタステーブ 

ル状態の問題をなくすため、クロックドメイン間で行われるすべての移行は二重に記憶されます。 

ローカルなクロック分散を使用するためのピン配置の詳細 

Virtex-II デバイスには、左右のエッジに沿ってローカルなクロック分散ネットワークが含まれていま 

す。これらのネットワークによって、信号は IOB に入り、固定数の IOB に直接接続されているロース 

キューの配線リソースに接続されます。 

Virtex-II のデータシートに記載されているように、各 I/O タイルにはスイッチマトリックスを共有す 

る 4 つの IOB が含まれています。IOB PAD4 は、I/O タイル内で一番上にある IOB です。DQS がロー 

カルなロースキュークロックラインにアクセスできるようにするには、I/O タイルの一番上の IOB で 

ある PAD4 に DQS を配置する必要があります。IOB PAD4 を使用できない場合またはボンディングさ 

れていない場合は、DQS 信号を配置するためには使用できません。 

DQS 信号を PAD4 に配置すると、選択した I/O タイルの上に 5 行、下に 6 行にわたって広がる HEX 

ラインであるローカルなクロックラインにアクセスできるようになります。データ (DQ) パッドは、こ 

れらの行で使用できるボンディングされた IOB に配置する必要があります。 


R

I/O のタイミング 

解析 

R 


図 7 に、FPGA Editor によるサンプルイメージを示します。これは、5 行上と 6 行下に配置された DQ 

パッドを駆動する DQS パッドを示しています。 

図 7: 読み込みの再キャプチャ 

このセクションでは、リファレンスデザインのタイミング解析について詳しく説明します。解析では、 

XC2V3000-5 デバイスとスピードグレードが -5 の Micron DDR SDRAM デバイスを使用しています。 

解析に使用したパラメータを、表 4 と表 5 に示します。Virtex-II の値は、Virtex-II データシートのソー 

ス同期に関するセクションに記載されているものを使用しています。 

表 4: XC2V3000-5 FF1152 のタイミングパラメータ 

x253_07_050902 

説明記号最小最大単位 

入力セットアップタイム、遅延 

なし (SSTL2) 

入力ホールドタイム、遅延なし 

(SSTL2) 

グローバルクロックと DCM によ 

るオフ 

T IOPICK 1.38 ns 

T IOICKP –0.81 ns 

T ICKOFDCM 2.50 ns 

出力スイッチング調整 (SSTL2-I) T OSSTL2_1 0.22 ns 

出力スイッチング調整 (SSTL2-II) T OSSTL2_II –0.39 ns 

パッケージスキュー T PKGSKEW 115 ps 

クロックツリースキュー T CLKSKEW 80 ps 



表 4: XC2V3000-5 FF1152 のタイミングパラメータ(続き) 

デューティサイクルの精度 

(DLL の出力) 


読み込みのタイミング解析 

CLKOUT_DUTY_CYCLE_DLL ± 150 ps 

クロック合成期間のジッター CLKOUT_PER_JITT_0 ± 100 ps 

CLKOUT_PER_JITT_90 ± 150 ps 

表 5: DDR SDRAM デバイス (Micron MT46V4M32-5) のタイミングパラメータ 


クロックサイクルの時間 tCK 5 10 ns 

CK が High になる期間 tCH 0.45 0.55 tCK CK が Low になる期間 t CL 0.45 0.55 t CK 

DQS からのデータ入力セットアップタイム tDS 0.5 ns 

DQS からのデータ入力ホールドタイム tDH 0.5 ns 

DQS からのデータ出力スキュー tDQSQ 0.5 ns 

CK/CK からの DQS のアクセスウィンドウ tDQSCK –0.75 +0.75 

ハーフクロックの周期 tHP tCH 、tCL ns 

DQ-DQS のホールド tQH tHP – 0.45ns ns 

データ有効ウィンドウ t QH – t DQSQ ns 

読み込みサイクルでは DQS と DQ がクロックのエッジでタイミングを合わせるので、DQS に遅延を追 

加して IOB におけるセットアップおよびホールドタイムの必要条件を満たす必要があります。この遅 

延は、HEX ラインを通る DQS のトレース遅延と配線遅延の両方を使用して実現します。読み込みのタ 

イミング解析では、DQS と DQ におけるトレース遅延の差を調べます。 

図 8 に、DDR SDRAM デバイスのピン、FPGA のピン、IOB フリップフロップにおける DQ と DQS 

のタイミングの関係を示します。DQ ラインのトレース遅延を tDQ 、DQS ラインのトレース遅延を tDQS と呼んでいます。 

DQS は、FPGA のピンに到着すると、IOB に入り、8 つのデータ (DQ) IOB に送られます。したがっ 

て、FPGA 内部での DQS の遅延は、SSTL2 パッドを通る遅延と DQ 負荷への配線遅延から構成されま 

す。これを、図 8 では t DQS_INT_DELAY で表しています。 

DQS IOB から一番近い DQ IOB までの内部遅延は、tDQS_INT_DELAY (MIN) です。一番遠い DQ IOB ま 

での遅延は、tDQS_INT_DELAY (MAX) です。表 6 に、内部配線における DQS の遅延の例を示します。最 

小と最大の DQS の配線遅延の差を、tDQS_INT_SKEW と呼びます。データ (DQ) 信号は IOB でラッチさ 

れるので、配線遅延はありません。 

ワーストケースのセットアップは、最大のデータ (DQ) 遅延と最小のクロック (DQS) 遅延で発生しま 

す。同様に、ワーストケースのホールドは、最大のクロック (DQS) 遅延と最小のデータ (DQ) 遅延で 

発生します。図 8 に示すように、セットアップでは tSU と TIOPICK の差に余裕があります。 


R

At Memory 

At pins 

of FPGA 

At IOB 

flip-flop 

of FPGA 

R 

DQS 

DQ 

DQS 

DQ 

DQS 

DQ 

t DQSQ 

t DQ 

t DQ_INT_DELAY 

DQ0 

tDATA_VALID tQH t DQS 

表 6: DQ と DQS の内部配線遅延 

t DQS_INT_DELAY 

T IOPICK 

図 8: DQS 信号と DQ 信号 


同様に、ホールドでは tHO と TIOICKP の差に余裕があります。 

tSU = ( tDQS + tDQSINTDELAYMIN) – ( tDQSQ + t 

DQ 

+ t 

DQINTDELAY 

) > T 

IOPICK 

x253_08_070302 

tHO = tDATAVALID – ( tDQS – tDQSQ – tDQ) + tDQINTDELAY – tDQSINTDELAYMAX > TIOICKP ただし 

DQS と DQ のトレースの間で必要となる遅延の量は、t DQS - t DQ についての 2 つの式を解くことによっ 

て得られます。ただし、t DQS は DQS のトレース遅延、t DQ は DQ のトレース遅延です。 


t SU 

DQ0 

t DQS_INT_SKEW 

DQ0 

T IOICKP 

t HO 

t DQ_INT_DELAY 


入力パッケージ遅延 tDQ_INT_DELAY 0.00 0.00 ns 

入力クロック遅延 tIOPI_SSTL2 1.18 ns 

DQS の内部配線遅延 t [1] 

DQS_ROUTE_DELAY 363 376 ps 

tIOPI_SSTL2 + tDQS_ROUTE_DELAY t [1] 

DQS_INT_DELAY 1.543 1.556 ns 

メモ : 

1. これらの値はインプリメンテーション結果に基づくので、実際のトレース値に置き換える必要があ 

ります。 

tDATAVALID= tQH – tDQSQ


TIOPICK - tDQS_INT_DELAYMIN + (tDQSQ + tDQINTDELAY) < tDQS - tDQ < - TIOICKP + tQH + tDQINTDELAY - tDQSINTDELAYMAX Virtex-II データシートのタイミング値を使用すると、次のようになります。 

1.38 - (1.543) + (0.5 + 0.0) < t DQS - t DQ 

< -(-0.81) + (0.45 X 5 - 0.5) + 0.0 - 1.556 

0.337 < tDQS - tDQ < 1.004ns → 式 1 

最小のタイミングはまだわからないので、この解析では 0.25 という値を仮定します。式 2 

(TIOPICK X PF) - (tDQSINTDELAYMIN X PF) + tDQSQ + (tDQINTDELAY X PF) 

< tDQS - tDQ < (-TIOICKP X PF) + tQH + (tDQINTDELAY X PF) - (tDQSINTDELAYMAX X PF) 

1.38 X 0.25 - (1.543 X 0.25) + (0.5 + (0.00 X 0.25)) < t DQS - t DQ 

< -(-0.81) X 0.25 + ((0.45 X 5) - 0.5) + ((0.0 X 0.25) - (0.25 X 1.556)) 

0.45925 < tDQS - tDQ < 1.5635 → 式 2 

式 1 と 2 を組み合わせると、tDQS - tDQ の範囲は次のようになります。 

0.45925 < tDQS - tDQ < 1.004 

tDQS - tDQ の間のトレース遅延の差を代表する値として、中央の 0.75ns を選択します。 

FPGA でセットアップおよびホールドの必要条件を満たし、FPGA 内部のパッケージスキューに対処す 

るには、十分なデータウィンドウが必要です。 

DDR レジスタ、パッケージスキュー、DQS の内部スキュー (DQS_INT_SKEW) におけるセットアッ 

プとホールドの必要条件は、FPGA 内部のデータマージンに影響を与えます。したがって、FPGA で可 

能なマージン = メモリにおけるデータ有効ウィンドウ - ((FPGA におけるセットアップ + ホールド) + 

ワーストケースのパッケージスキュー + DQS_INT_SKEW) となります。 

メモリを指定してからのメモリにおけるデータ有効ウィンドウは、(tQH - tDQSQ) に等しくなります。 

tQH = min (CH,CL) - 0.5ns 

tQH = (0.45 X 5) - 0.5 = 2.25 - 0.5ns = 1.75ns 

メモリにおけるデータ有効ウィンドウ = 1.75ns - 0.5ns = 1.25ns 

内部 DQS スキューは最大 100ps とします。 

FPGA で可能なマージン = 1.25 - (1.38 - 0.81 + 0.115 + 0.100) = 0.465ns 

書き込みのタイミング解析 

DQS 信号のトレース遅延には 0.75ns 程度のスキューがあるので、コントローラは書き込みサイクルで 

メモリにおけるセットアップとホールドの必要条件 (図 9 参照) が満たされることを保証する必要があ 

ります。さらに、書き込み動作で許されるデータマージンを計算する必要もあります。 

スピードグレードが -5 の XC2V3000 FF1152 の場合、1 データ期間 (tCK / 2) において FPGA のピンで 

有効なデータウィンドウは次のように計算されます。 

DataValidWindow = 

tCK --------- – ( T 

2 PKGSKEW + TCLKTREESKEW + TDUTYCYCLEDISTORTION + TJITTER) = 

2.5 – ( 0.115 + 0.1 + 0.14 + 0.200) 

= 1.945ns 


R

R 


図 9 に示すように、t DQS_SKEW は、データ有効ウィンドウの中央とデータストローブ (DQS) で追加さ 

れるトレース遅延の間のスキューです。データ有効ウィンドウの中央は、クロック周期の 1/4 です。読 

み込みのタイミングから、t DQS と t DQ の間のトレース差として 0.75ns を選択します。 

t DQSSKEW 

= 

tCK -------- – ( t DQS – tDQ) = ( 1.25 – 0.75)ns= 

0.5ns 

4 

メモリにおけるデータ有効ウィンドウ = 1.845 - tDQS_skew = 1.945 - 0.5 = 1.445ns 

つまり、メモリにおけるセットアップとホールドの必要条件を満たすには 1ns が必要となります。した 

がって、次のようになります。 

メモリで可能なマージン = 1.445 - 1.00 = 0.445ns. 

Output from 

FPGA 

At Memory 

CLK 

CMD 

DQS 

DQ 

CLK 

DQS 

DQ 

WRITE 

t CLK 

図 9: メモリのセットアップとホールドの必要条件を表すタイミング図 

データ書き込みマージンの改善 

x253_03_040802 

書き込みサイクルでデータについて位相のシフトを固定したクロックを使用すると、データマージンの 

改善に役立ちます。DQS スキューを小さくすると、DQS のタイミングがデータウィンドウの中央に対 

して合わせられるので、マージンが大きくなります。必要な位相シフトは、DQS スキューを補正するよ 

うに計算します。 

書き込みサイクルで十分なマージンを得るには、データについて負の方向に位相シフトしたクロックを 

使用して、データと DQS のタイミングを合わせます。 

このような場合について、可能なデータマージンを計算します。位相シフトによって TDQS_SKEW を補 

正するので、メモリにおけるデータ有効ウィンドウは次のように計算されます。 

メモリにおけるデータ有効ウィンドウ= 1.945ns - (tDQS_SKEW + CLKIN_CLKFB_PHASE) 

= 1.945ns - (0ns + 0.100ns) 

= 1.845ns 

この値から、メモリにおけるセットアップとホールドの必要条件である 1ns を引きます。 

メモリで可能なマージン = 1.845ns - 1.00ns = 0.845ns 

書き込みサイクルで満たさなければならないタイミングの必要条件には、CLK と DQS の関係に関する 

ものもあります。この必要条件は、DQS が Low から High になるセットアップタイム (tDQSS) です。 

これは、CLK の立ち上がりエッジから DQS の立ち上がりエッジまでの時間です。DDR SDRAM のパ 

ラメータは、表 5 に示されています。DQS と CLK はどちらも同じクロックを使用して DDR フリップ 


T 1 

IDLE 

T 2 

DQ0 DQ1 

t DQS 

t DQS_SKEW 

t DQ 

DQ0 

TCK 

4 

TCK 

4 

DQ1


フロップから生成されるので、本来のセットアップタイムは 1 クロックサイクル (tCK) です。しかし、 

CLK と DQS のトレース長や出力規格による調整によって、この値が変化します。 

この関係は、次の式のようになります。 

t DQSS(min) < t CK + t DQS + T OSSTL2(II) - t CLK - T OSSTL2(1) < t DQSS (MAX) 

表 4 と表 5 の値を使用して式を解くと、DQS と CLK の間で許容されるトレース差は次のようになりま 

す。 

-0.64ns < tDQS - tCLK < 1.86ns 

読み込み再キャプチャのタイミング解析 

メモリから読み込むときは、DQS 信号を使用して IOB フリップフロップがデータをキャプチャします。 

DQS は自走式のクロックではなくストローブ信号なので、連続するクロックエッジによって IOB から 

2 ステージ目のデータパスにデータが移動するという保証はありません。このため、DQS から別のク 

ロックドメインにデータを再キャプチャする必要があります。 

このリファレンスデザインでは、ユーザークロックの位相をシフトさせたクロックを使用してデータ 

の再キャプチャを行います。これを使用するには、必要な位相シフトを計算する必要があります。この 

概要を図 10 に示します。DDR SDRAM のクロックは、内部のユーザークロックを IOB DDR フリップ 

フロップを通して転送することによって生成されます。このクロックは、FPGA から DDR SDRAM に 

送られます (tCLK )。 

DDR SDRAM の仕様によると、メモリはクロックを受信してから±tDQSCK 以内に DQS 信号を出力し 

ます。DQS 信号は、DDR SDRAM から FPGA に送られ (tDQS )、IOB フリップフロップに転送されま 

す (tDQS_INT_DELAY)。 DCM の位相シフト機能を使用して、FPGA 内で再キャプチャクロックと DQS 信号のタイミングを合 

わせます。DQS ドメインから再キャプチャクロックドメインにデータを移行するので、DQS が到着し 

てから可能な限り早く再キャプチャクロックを配置します。このようにすると、クロックドメインの 

移行に使用できる時間が最大になります。次の式は、再キャプチャクロックの位相シフトに関するもの 

です。 

目的の位相シフト = (T ICKOFDCM X PF) + tΧΛΚ(ΜΙΝ) + t DQS(MIN) + t DQSINTDELAY(MIN) 

再キャプチャクロックと DQS のタイミングの関係を制約する必要があります。ベストケースの状態で 

は、DQS ドメインから再キャプチャクロックドメインへの移行が 1 クロック周期で行われます。ワー 

ストケースの状態では、DQS ドメインから再キャプチャクロックドメインへの移行にかかる時間が、 

1 クロック周期から最大と最小のパスタイミングの差を引いた値になります。0.25 というファクタを設 

定すると、次の式が得られます。 

DQS から RCLK = t CK - Phase_shift (MAX) - Phase_shift (MIN) 、ただし 

Phase Shift (MAX) = T ICKOFDCM + t CLK(MAX) + t DQSCK(MAX) + t DQS(MAX) + t DQSINTDELAY(MAX) 

および Phase Shift (MIN) = 目的の位相シフト 


R

At FPGA 

DDRSDRAM 

At FPGA 

ボードに関する 

考慮事項 

R 

user_clk 

ddr_clk 

ddr_clk 

DQS 

DQS 

DQS at IOB 

flip-flop 

T1 

図 10: クロックから DQS 出力までの遅延時間 

制御信号のタイミング解析 


すべてのアドレス信号と制御信号は、CLK の立ち下がりエッジでコントローラが生成します。このた 

め、メモリではセットアップとホールドのサイクルが半分になります。しかし、これらの値は、コマン 

ドおよびアドレス信号とクロックのトレース遅延 (t CMD ) によって相殺されます。コマンドとアドレス 

のセットアップおよびホールドタイムは、表に記載されています。 

t SU = t CK / 2 + t CLK = t CMD > t IS 

t HO = t CK / 2 + t CMD - t CLK > t IH 

TICKOFDCM 

tCLK 

tDQSCK 

これらの式を (t CLK - t CMD) について解くと、次の式が得られます。 

t IS - t CK / 2 < t CLK - t CMD < t CK / 2 - t IH - 1.5ns < t CLK - t CMD < 1.5 ns 

ボードのレイアウトを完成させる前に、次のようなシステムデザイン解析を行う必要があります。 

1. IBIS シミュレーションまたは H-SPICE シミュレーションを行って、FPGA とメモリデバイスの両 

方で信号の完全性とスイッチング特性を評価します。 

2. シミュレーションから得られたデューティサイクルを使用して入念にタイミング解析を行います。 

3. DQS と DQ の間で必要となるトレース差を入念に解析します。 

4. 「ローカルなクロック分散を使用するためのピン配置の詳細」で説明した規則に従って、FPGA で 

DQS ピンと DQ ピンを配置します。 

5. ピンを配置するときは、SSO のガイドラインに従います。 

x266_10_051002 

6. メモリベンダーが指定するパワーアップシーケンスに従います。リファレンスデザインのター 

ゲットとなるメモリデバイスでは、V DD と V DDQ に同時に電力を与えてから V REF に電力を与え 

る必要があります。 

7. パワーアップ時とコンフィギュレーション時は、DDR_CKE を LVCMOS の Low レベルに保ち 

ます。 


tDQS 

T2 

tDQSCK 

tDQS_INT_DELAY


おわりにこのリファレンスデザインは、Virtex-II シリーズの FPGA と DDR SDRAM のインターフェイスをと 

る方法を示しています。ザイリンクス社の FPGA には DCM と柔軟な SelectI/O 機能があるので、特別 

なクロックジェネレータ、I/O ドライバ、外部終端処理をボードに追加する必要がありません。 

Virtex-II の DDR レジスタは、DDR SDRAM とのインターフェイスに最適です。VHDL によるリファ 

レンスデザインは、32 ビットバージョンのコントローラです。リファレンスデザインは、 

ftp://ftp.xilinx.com/pub/applications/xapp/xapp253.zip にあるザイリンクス社の FTP サイトからダウン 

ロードできます。 

改訂履歴次の表に、このドキュメントの改訂履歴を示します。 

日付バージョン改訂内容 

01/12/01 1.0 Jennifer Tran および Ratima Kataria による初期リリース 

07/16/02 2.0 400Mb/s のデータ転送を実現するようにアプリケーションノートとリ 

ファレンスデザインをアップデート 


R

合成可能 400Mb/s DDR SDRAM コントローラ - Xilinx

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