ブロック RAM を使用した高速読み出し/書き込み CAM - Xilinx

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XAPP204 (v1.2) 2000 年 5 月 2 日 

概要 CAM (Content Addressable Memory) を使用すると、データの検索速度が向上します。データの編成 

と読み出し/書き込み速度についての必要条件は、アプリケーションによって異なります。このアプリ 

ケーションノートで説明する革新的なデザインは、高速な比較と書き込みを必要とする小規模な組み込 

み型 CAM に適しています。参照用のデザインは、Virtex FPGA の True Dual-Port Block 

SelectRAM+ 機能を使用して作成されています。アプリケーションノート XAPP201『Virtex デバイス 

における各種の CAM デザインの概要』では、CAM をインプリメントするときに利用できる各種のソ 

リューションについて触れ、このアプリケーションノートで説明するソリューションを紹介しています。 

はじめにこのアプリケーションノートで説明する革新的なデザイン手法を使用すると、Virtex デバイスに組み込 

まれている Block SelectRAM+ メモリを深さが 16 ワード、幅が 8 ビット (16 X 8) の CAM として使 

用できます。参照用のデザイン (付録 A 参照) として、16 X 8 の CAM としてコンフィギュレーションし 

た複数のブロック RAM をカスケードできる、パラメータ化可能な Verilog コードと VHDL コードが提 

供されています。1 または 2 クロック サイクルの書き込みと 1 クロック サイクルの比較 (読み出し) の場 

合、CAM の速度は Virtex のブロック RAM のアクセス時間と等しくなります。 

中規模サイズの CAM は、異なるデザイン手法によって Virtex スライスでインプリメントできます。 

Virtex デバイスで CAM をデザインする 3 つの方法、および CAM のサイズと速度の比較については、 

XAPP201 を参照してください。 

CAM16X8 マクロ 

アプリケーションノート: Virtex シリーズ 

ブロック RAM を使用した高速読み出し/書き 

込み CAM 

著者 : Jean-Louis Brelet 

CAM16X8 には、次のような特徴があります。 

• 128 ビット 

16 ワード X 8 ビットの構成 

比較 (読み出し) と書き込みのデータ入力バスが独立 

デコードされたアドレス出力 (16 ビットワンホットデコードされたアドレス) 

完全な同期比較ポート (読み出しポート) 

完全な同期書き込みポート 

1 クロック サイクルの比較 (1 つまたは複数の比較) 

1 クロック サイクルの書き込み (および 1 クロック サイクルの消去) 

比較イネーブル入力 

書き込みイネーブル入力 

書き込みまたは消去モード (書き込みの場合は 1、消去の場合は 0 にアサート) 

比較リセットポート (出力バスを同期して強制的にゼロに設定) 

カスケード可能 

デバイスコンフィギュレーション時に初期化 (デフォルトは空) 

1 個の Virtex Block SelectRAM+ メモリにフィット 

図 1 に、True Dual-Port Block SelectRAM+ メモリに組み込まれている CAM16X8 マクロを示します。 

書き込みポート A は、読み出しポート B から独立しています。どちらのポートも、それぞれのクロッ 

クに対して完全に同期が取られています。 

© 2000 Xilinx, Inc. All rights reserved.Xilinx のすべての商標、登録商標、特許、免責事項は、 

http://www.xilinx.co.jp/legal.htm に記載されています。他のすべての商標および登録商標は、それぞれの所有者に属します。 

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ブロック RAM を使用した高速読み出し/書き込み CAM 

並列処理またはデータ認識にも、組み込み型 CAM ブロックを利用できます。一致するデータの検索は 

1 クロック サイクルで行われるので、複数のデータが検出された場合でも、CAM ブロックによってこ 

れらのアプリケーションを高速化できます。 

大きいデータ幅を使用するアプリケーションでも、多くの場合、一部のデータビット (小さいデータ幅) 

だけで十分 CAM ブロックを検索できます。データ全体は、ブロック RAM を接続して格納および検索 

できます。Virtex デバイスの CAM ブロックは、サイズが拡張可能であり機能が柔軟なので、多くのソ 

リューションを設計者に提供します。1 クロック サイクルで同時にアクセスしてデータを検索すること 

によって、高速な結果が保証されます。 

全般的な説明 Virtex のブロック RAM によるユニークなアプローチを使用して、CAM16X8 ブロックを作成します。 

この手法は、Block SelectRAM+ メモリの True Dual-Port 機能に基づいています。ポート A と B は、 

4096 ワード X 1 ビットから 256 ワード X 16 ビットの範囲で独立してコンフィギュレーションできま 

す。各ポートには、別々のクロック入力および制御信号があります。Block SelectRAM+ メモリの内部 

アドレスマッピングは、True Dual-Port ブロック RAM で CAM をデザインするための主要な特徴で 

す。各ポートは、ポート幅に依存するアドレス指定方法を使用して、同じ 4096 のメモリロケーション 

にアクセスします。特定の幅について物理的な RAM ロケーションをアドレス指定する方法は、アプリ 

ケーションノート XAPP130『Virtex Block SelectRAM+ の使い方』で詳しく説明されています。表 3 

に、ポート幅が 1 ビットおよび 16 ビットの場合の低位アドレスマッピングを示します。 

表 3: Block SelectRAM+ のポートアドレスマッピング 

ポート幅ポートアドレス 

1 4095... 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 

16 255... 00 

このデザイン手法では、ポート A を 4096 ワード X 1 ビット幅、ポート B を 256 ワード X 16 ビット幅 

としてコンフィギュレーションします。このコンフィギュレーションにおける Block SelectRAM+ プリ 

ミティブを、RAMB4_S1_S16 と呼びます。各ポートには、独立した制御信号が含まれています。ポー 

ト A は CAM の書き込みポート、ポート B は CAM の読み出しまたは比較ポートです。CAM の読み出 

しポートと書き込みポートはどちらも完全な同期処理で、専用のクロックおよび制御信号があります。 

ブロック RAM のデコードされた 8 ビットデータ 

8 ビットのデータでは、2 8 (256) 種類の値が可能です。従来の RAM の場合、8 ビットデータは 8 ビッ 

トのロケーションに格納されます。しかし、8 ビットデータは、256 ビットワードとしても表現できま 

す。この場合、n 番目のロケーションだけが 1 で、他はすべて 0 になり、n はデコードされた 8 ビット 

データによって与えられる位置に対応します。たとえば、データが 0000....0111 (10 進数の 7) である場 

合、デコードされた 256 ビットワードは 0000....000010000000 になり、0 から数えて 7 番目のロケー 

ションが 1 になります。16 の 256 ビットワードには、16 のデコードされた 8 ビットワードを格納でき 

ます。図 4 に示すように、16 X 256 のアレイは 0 から 15 までの 16 種類のアドレスを表します。 

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Virtex Block 

SelectRAM + 

プリミティブに 

よる CAM16X8 の 

デザイン 


このアプリケーションノートと参照用のデザインファイル XAPP204.zip を使用すると、読み出しと書 

き込みが高速な CAM モジュールをインプリメントできます。VHDL コードまたは Verilog コードに 

よって、この例を特定のアプリケーションに適用できる可能性が広がります。 

特徴 

高速な 1 クロック サイクルの比較 (読み出し) 

高速な 1 クロック サイクルの書き込みと消去 

CAM16X8 マクロの数を定義するジェネリックな nb_cam16X8s。CAM の深さは、16 の倍数で 

す。デザインに必要な Virtex デバイスの数は、Block SelectRAM+ メモリの数によって決まりま 

す (表 1 参照)。 

nb_cam16X8s に直接接続されているアドレスラインの数を定義するジェネリックな 

addr_width。たとえば、32 ワードの CAM では 5 本のアドレスラインが、64 ワードの CAM で 

は 6 本のアドレスラインが必要になります。 

基本的な構成要素 : CAM 

基本的な構成要素である CAM16X8 は、全般的な説明で示したように Block SelectRAM+ プリミティ 

ブに基づいています。このデザインでは、書き込みポートと読み出しポート (DATA_IN[7:0]) の両方 

で 1 個の 8 ビットデータバスだけが使用されており、どちらのポートも同じクロックを共有します。 

Block SelectRAM+ プリミティブをインスタンシエートする VHDL コードまたは Verilog コードは 

Init_RAMB4_S1_S16 という名前で、初期化の例を提供します。デフォルトでは CAM は空で、0 に初 

期化されます。 

この 1 番目のモジュールに接続される 2 番目の基本的な構成要素は、Init_8_RAM16X1s です。このモ 

ジュールは標準的な RAM に 16 ワードを格納する 8 個の RAM16X1 プリミティブをインスタンシエー 

トし、参照用のデザインでは CAM16X8 のロケーションを 1 クロック サイクルで消去するために使用 

されています。Init_RAMB4_S1_S16 モジュールの場合と同じように、VHDL コードまたは Verilog コー 

ドは初期化を提供します (デフォルトですべて 0)。正しく動作させるには、両方のモジュールを同じデー 

タで初期化する必要があります。 

CAM_RAMB4 モジュールは、上記の 2 個のモジュールをインスタンシエートして完全な構成要素を作 

成します。CAM_RAMB4 は、1 クロック サイクルでデータを検索でき、2 クロック サイクルで消去と 

書き込みを行うことができます。この VHDL モジュールまたは Verilog モジュールは、どの HDL デザ 

インでも構成要素として使用できます。 

図 11 に、1 個の SelectRAM+ ブロックと 8 個の RAM16X1s から作成した CAM_RAMB4 モジュール 

を示します。このインプリメンテーションでは、書き込む DATA_IN と消去する DATA_WRITE の間 

にマルチプレクサがあります(図 9 を参照してください)。初めのクロック サイクルは消去モードなので、 

古いデータが Init_8_RAM16X1s の出力 DATA_WRITE から読み込まれます。これは、入力 ADDRA 

の上位 8 ビットのアドレスになります。新しいデータ (DATA_IN) は、Init_8_RAM16X1s に書き込ま 

れ、出力 DATA_WRITE に反映されます。2 番目のクロック サイクルは書き込みサイクルで、新しい 

データは上位 8 ビットのアドレスとして自動的に使用されます。図 12 を参照してください。入力 

ADDR[3:0] は 2 クロック サイクルの間は変更されず、最下位 4 ビットのアドレスとして使用されます。 

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ピン配置 :(I_XXX 信号はすべて入力、O_XXX はすべて出力) 

I_DATA_IN は、読み出し動作と書き込み動作の両方で使用する 8 ビットのデータ入力バスです。 

I_ADDR は、選択したロケーションに新しいデータを書き込むためにのみ使用するジェネリック 

な入力アドレスバスです。 

I_WRITE_ENABLE は、2 クロック サイクルのアクティブ High 信号です (消去してから書き込み)。 

I_MATCH_ENABLE は、読み出しアクセスをイネーブルにします (アクティブ High)。 

I_CLK は、クロックです。オプションとして、DLL を通して配線できます。 

O_MATCH_ADDR は、読み出しモードのみで有効なジェネリックな出力アドレスです。 

O_MATCH_OK は、データが検出されると High になります (読み出し動作)。 

O_ADDR_VALID は、複数のデータが検索された場合のオプションの信号です。1 つのデータが 

検出された場合は、アクティブ High です。 

この参照用のデザインを合成するときは、その後のフロアプランのために階層を維持し、スタティック 

タイミング解析を行うとよいでしょう。クロック周期は、制約ファイル (UCF) で定義します。パフォー 

マンスを最適化するには、各 Block SelectRAM+メモリのロケーションを 1 列に、8 個の RAM16X1s プ 

リミティブを隣接するスライス列に配置するよう、UCF ファイルで制約します。 

この参照用のデザインは、幅が異なる CAM にも容易に適合できます。たとえば、4 つの CAM16X8 マ 

クロから 16 ワード X 32 ビットの CAM を作成できます。この CAM に 16 個の 4 入力 AND ゲートを 

追加すると、16 LUT に収まるような全体的にデコードされたアドレスが生成されます。 

おわりに Virtex Block SelectRAM+ のユニークな True Dual-Port 機能によって、高速な組み込み型 CAM をイ 

ンプリメントする革新的な手法が可能になります。複数のマクロをカスケードして深さや幅がより大き 

い CAM ブロックを作成した場合でも、CAM16X8 マクロは 1 クロック サイクルのワンホットデコー 

ドされたアドレスを提供します。基本となる CAM16X8 マクロはサイズが小さいので (16 ワード X 8 

ビット)、CAM のサイズを柔軟に選択できます。 

参照用のデザインは、エンコードされたアドレス出力、一致フラグ、高速な読み出しアクセス、高速な 

2 クロック サイクルの消去/書き込みアクセスが含まれる完全なソリューションを示しています。CAM 

の深さを拡張できるので、真の柔軟性が得られます。 

CAM は、メモリデータの検索を高速にします。CAM ベースのアプリケーションにはさまざまな必要 

条件があるので、ソリューションは柔軟でなければなりません。Block SelectRAM+ によるソリューショ 

ンの他にも、Virtex ファミリのスライスに基づくアプローチとして XAPP202『ATM アプリケーション 

CAM (Content Adderssable Memory)』と XAPP203『Virtex ファミリ FPGA による柔軟で高速な 

CAM のデザイン』があります。 


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付録 A : 合成可能な VHDL コードと Verilog コードの参照用のデザイン 

付録 A では、ワード幅が 8 ビットでメモリの深さがパラメータ化された CAM を Virtex デバイスでイ 

ンプリメントする階層的で合成可能なデザインを示します。完全な VHDL コードと Verilog コードは、 

参照用のデザインとして用意されています (ファイル : xapp204.zip または xapp204.tar.z)。 

モジュール :CAM_top.vhd 

-- 

-- Module: CAM_Top / Top Level 

-- Design: CAM_Top 

-- VHDL code: Hierarchical wrapper 

-- Instantiate CAM_generic_8s (depth variable by 16X8bits word) 

-- 

-- Synthesis Synopsys FPGA Express ver.3.2 - Option = Preserve Hierarchy 

-- Use of "pragma synthesis_off/on" and attributes 

-- 

-- Description:Instantiate a CAM implementation 

-- Registered inputs and outputs (CAM internal timing analysis) 

-- 

-- Device: VIRTEX Families 

-- 

-- Created by:Jean-Louis BRELET / XILINX - VIRTEX Applications 

-- Date:July 29, 1999 

-- Version: 1.0 

-- 

-- History: 

-- 1. 

-- 

-- Disclaimer:THESE DESIGNS ARE PROVIDED "AS IS" WITH NO WARRANTY 

-- WHATSOEVER AND XILINX SPECIFICALLY DISCLAIMS ANY 

-- IMPLIED WARRANTIES OF MERCHANTABILITY, FITNESS FOR 

-- A PARTICULAR PURPOSE, OR AGAINST INFRINGEMENT. 

-- 

-- Copyright (c) 1999 Xilinx, Inc. All rights reserved. 

--------------------------------------------------------------- 

モジュール :CAM_generic_word.vhd 

-- 

-- Module: CAM_generic_8s 


-- VHDL code: Hierarchical RTL 

-- Instantiate CAM_RAMB4 

-- Instantiate INIT_RAMB4_S1_S16 



-- Instantiate INIT_8_RAM16X1s 

-- Instantiate ENCODE_4_LSB 

-- Instantiate DECODE_X 

-- Instantiate ENCODE_X_MSB 

-- Choice the right ENCODE and DECODE modules according to the 

number of CAM16X8s 

-- If "nb_cam16X8s" = 2 then ENCODE_1_MSB and DECODE_1 must be 

used:1 bit to decode 2 CAM16X8s 


used:2 bits to decode 4 CAM16X8s 





-- Note:Configuration is not supported by synthesis tools 

-- 

-- Synthesis Synopsys FPGA Express ver.3.2 - Option = Preserve Hierarchy 


-- 

-- Description:Instantiate "nb_cam16X8s" CAM_RAMB4 (see generic) 

-- "nb_cam16X8s" X 16 words depth X 8 bits width 

-- 1 clock cycle Read (or Match), 

-- 2 clock cycles Write (Erase on the first clock then Store on the second) 

-- If only 1 clock cycle => Erase Only. 

-- MATCH_OK indicates one or more matches is/are found. 

-- MATCH_ADDR ouput the address of the match, if ONLY ONE is found 

-- ADDR_VALID indicates when MATCH_ADDR is a valid address (Optional) 

-- 

-- Device:VIRTEX Families 

-- modules CAM_RAMB4 fits in 1 BlockRAM column (+ CLB) 

-- If "nb_cam16X8s" = 4 then CAM64X8s (fits in 1 XCV50 BlockRam Column) 



... 

--------------------------------------------------------------- 

モジュール :CAM_RAMB4.vhd 

-- 

-- Module: CAM_RAMB4 


-- VHDL code: Hierarchical RTL 

-- Instantiate INIT_RAMB4_S1_S16 


R

R 

-- Instantiate INIT_8_RAM16X1s 

-- 

-- Synthesis Synopsys FPGA Express ver. 3.2 



-- 

-- Description:Basic building block of a CAM using Select BlockRAM 

-- 16 words depth X 8 bits width 

-- 1 clock Read (or Match), 

2 clock Write (Erase on the first clock then Store on the second) 

-- If NO match is found the output MATCH = "0000000000000000" 

-- MATCH bus gives on 16 signals a binary address. 

-- Initialized RAM16X1s and RAMB4 in low level module 

-- 


... 

--------------------------------------------------------------- 

モジュール :INIT_RAMB4_S1_S16.vhd 

-- 

-- Module: INIT_RAMB4_S1_S16 


-- VHDL code: VIRTEX primitives instantiation 

-- 



-- 

-- Description: Basic building block of a CAM using Select BlockRAM 

-- 16 words depth X 8 bits width 

-- Instantiation RAMB4_S1_S16 

-- Initialization of RAMB4:attributes to constraint PAR and 

simulation 

-- 


-- 1 RAMB4 

... 

--------------------------------------------------------------- 

モジュール :INIT_8_RAM16X1s.vhd 

-- 

-- Module: INIT_8_RAM16X1s 


-- VHDL code: VIRTEX primitives instantiation 



-- 



-- 

-- Description:Basic building block of a CAM using Select BlockRAM & SelectRAM 

-- Instantiate 8 RAM16X1s_1 for ERASE operation 

-- Initialization of RAM16X1s:attributes to constraint PAR and simulation 

-- 


-- 8 X SelectRAM16X1s_1 

... 

--------------------------------------------------------------- 

モジュール :ENCODE_4_LSB.vhd 

-- 

-- Module: ENCODE_4_LSB 


-- VHDL code: RTL / Combinatorial 

-- 



-- 

-- Description:Encode a 16 bits binary address into 4 bits and find if a 

match occurs 

-- if BINARY_ADDR = "0000000000100000" => MATCH_ADDR = "0101"/ MATCH_OK = 1 

-- Optional ADDR_VALID = 1 when only one Match (If simultaneous matches can 

occur) 

-- However, the ADDR_VALID generation double the size of the combinatorial 

logic ! 

-- if no match found => MATCH_OK = 0 / ADDR_VALID = 0 

(MATCH_ADDR is not a valid address) 

-- if 2 or more matches found => MATCH_OK = 1 / ADDR_VALID = 0 

(MATCH_ADDR is not valid address) 

-- 

-- Device: Virtex Families 

-- ... 

--------------------------------------------------------------- 

モジュール :ENCODE_4_MSB.vhd 

このモジュールは、1 ビットの ENCODE_1_MSB (CAM 32 ワード)、2 ビットの ENCODE_2_MSB 

(CAM 64 ワード)、3 ビットの ENCODE_3_MSB (CAM 128 ワード)、4 ビットの ENCODE_4_MSB 

(CAM 256 ワード) で使用できます。このモデルに従えば、深さが異なる CAM についてのモジュール 

も容易に作成できます。 

-- 

-- Module: ENCODE_4_MSB 



-- 



-- 


R

R 


-- Description:Encode a 16 bits binary address into 4 bits, map with the LSB 

address and find if a match occurs 

-- if BINARY_ADDR = "0000000000100000" => MATCH_ADDR = "0101"/ MATCH_OK = 1 

-- Optional ADDR_VALID = 1 when only one Match 

(If simultaneous matches can occur) 

-- However, the ADDR_VALID generation double the size of the 

combinatorial logic ! 

-- if no match found => MATCH_OK = 0 / ADDR_VALID = 0 

(MATCH_ADDR is not a valid address) 

-- if 2 or more matches found => MATCH_OK = 1 / ADDR_VALID = 0 

(MATCH_ADDR is not valid address) 

-- 

-- Choice between GATES ONLY implementation or BUFT 

implementation.(See comments) 

-- Note:synthesis tools do not support Configuration 

-- 


-- ... 

--------------------------------------------------------------- 

モジュール :DECODE_4.vhd 

このモジュールは、1 ビットの DECODE_1 (CAM 32 ワード)、2 ビットの DECODE_2 (CAM 64 ワー 

ド)、3 ビットの DECODE_3 (CAM 128 ワード)、4 ビットの DECODE_4 (CAM 256 ワード) で使用で 

きます。このモデルに従えば、深さが異なる CAM についてのモジュールも容易に作成できます。 

-- 

-- Module: DECODE_4 



-- 



-- 

-- Description:Decode 4 bits address into 16 binary bits 

-- Generate an ENABLE bus 

-- 


-- ... 

--------------------------------------------------------------- 

同様のモジュール ENCODE_3_MSB、ENCODE_2_MSB、ENCODE_1_MSB、DECODE_4、 

DECODE_3、DECODE_2、DECODE_1 が参照用のデザインファイルに含まれています。 

付録 A の終わり 

改訂履歴次の表に、このドキュメントの改訂履歴を示します。 

日付バージョン改訂内容 

9/23/99 1.0 初期リリース 

10/1/99 1.1 いくつかのテキストの修正 

5/2/00 1.2 Virtex-E 拡張メモリ用にアップデート

ブロッ ク RAM を使用した高速読み出し/書き込み CAM - Xilinx

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