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corretamente os desvios. Negócios e tecnologia são duas coisas diferentes. o RISC poderia ser tecnicamente superior ao CISC, mas vastos recursos da Intel e o embalo do DOS e do Windows fizeram com que os x86 continuassem competitivos. Agora, a Intel diz que está acabando o combustível do RISC. Será que a Intel poderia estar cometendo o mesmo erro que os fãs de RISC fizeram nos anos oitenta? É muito cedo para dizê-lo. Porém, é duvidoso que os fabricantes de RISC possam conseguir a mesma quantidade de recursos como os que mantêm os x86 vivos. A arquitetura RISC mais popular (não contando aplicações embutidas) é o PowerPC. E o único usuário em grande quantidade do PowerPC é a Apple, uma companhia que luta para sobreviver. Sem mais usuários, por quanto mais tempo os fabricantes de RISC podem justificar a pesquisa e desenvolvimento caros que são necessários para combater a Intel?" (Halfhill, 1997). 3.7 Algumas informações técnicas sobre processadores RISC 3.7.1 Digital Equipment O Alpha adota mais de perto a filosofia RISC do que seus concorrentes, ao cortar cada grama de gordura do hardware e do conjunto de instruções em favor do caminho mais veloz possível para os dados. Os projetistas do Alpha acreditam que um clock mais rápido conseguirá o que os outros chips obtêm através de hardware sofisticado. O princípio parece funcionar: lançaram um microprocessador de chip único mais veloz do mundo, com performance com inteiros iguais a três vezes à do Pentium e de FPU superior à do conjunto de chips de supercomputador MIPS. A família Alpha evita a execução fora de ordem, dependendo, ao invés disso, de compiladores inteligentes capazes de seqüenciar o código de forma a minimizar as paradas na linha de canalização. A família tem quatro unidades de execução (duas de inteiros e duas de ponto flutuante) e pode emitir duas instruções de cada tipo por ciclo. Tem linha de canalização de instruções de quatro estágios que alimenta canais separados para inteiros, ponto flutuante e execução-memória. Comparado com outros chips RISC, o Alpha tem linhas de canalização que são relativamente profundas e simples, para propiciar altas velocidades de clock. 3.7.2 MIPS O MIPS é dirigido para aplicações mais comuns. A adoção de agendamento dinâmico de instruções, o que reduz a necessidade de recompilar software escrito para processadores de gerações mais antigas, é particularmente benéfica para uma parceria da MIPS, a Silicon Graphics, que tem um catálogo de aplicativos gráfico grandes e complexos. Os processadores MIPS destacam-se pela previsão dinâmica de ramificações para minimizar paradas na linha de canalização, com até quatro níveis de execução especulativa, utilizando renomeação de registradores para assegurar que nenhum resultado seja escrito nos registradores verdadeiros até que a ramificação seja resolvida. O chip mantém um "mapa sombra" de seus mapeamentos de renomeação de registradores. Na eventualidade de uma ramificação ser prevista erroneamente, ele simplesmente restaura esse mapa, em vez de apagar registradores e esvaziar buffers. O processador apresenta também um radical esquema de execução fora de ordem. As instruções permanecem na ordem de programa durante os três primeiros estágios da linha de canalização, mas depois disso elas são dispersas para uma entre 30
três filas (que esperam pelas ALUs de inteiros, as FPUs ou a unidade de carga/armazenagem). Essas filas são atendidas em qualquer ordem em que seus recurso fiquem livres. A ordem de programa é finalmente restaurada pela "graduação" (que é jargão da MIPS para a retirada) da instrução mais antiga. Isso assegura também um preciso relato de exceções. Esse reordenamento de instruções auxiliado por hardware oferece uma grande vantagem para os usuário finais porque o código escrito para as CPUs escalares mais antigas da MIPS ganharão o beneficio quase total de velocidade sem necessidade de recompilação. O MIPS tem potencial para emitir cinco instruções por ciclo, mas pode trazer e retirar somente quatro; uma quinta não pode ser completada no mesmo ciclo. Entretanto, esse excesso de largura de faixa de despacho oferece oportunidades mais flexíveis para o agendamento de instruções. 3.7.3 Sun Microsystems Pioneira na adoção da tecnologia RISC, a Sun especificou o SPARC como uma arquitetura escalável. Contém nove unidades de execução: duas ALUs de inteiros, cinco FPUs (duas para adição em ponto flutuante, duas para multiplicação de ponto flutuante e uma para divisão/raiz quadrada em ponto flutuante), uma unidade de processamento de ramificações e uma unidade de carga/armazenagem. Tem previsão dinâmica de ramificações previstas, mas não pode emitir instruções fora de ordem. Depende de compiladores otimizados para ordená-las bem. 3.7.4 Hewlett – Packard (HP) A HP foi das primeiras a entrar no mercado RISC, lançando o seu primeiro processador PA-RISC de 32 bits em 1986. Os chips da HP possuem 10 unidades funcionais: duas ALUs de inteiros, duas unidades de deslocamentos/mescla, duas unidades multiplicar/acumular (MAC) de ponto flutuante, duas unidades de divisão/raiz quadrada em ponto flutuante e duas unidades de carga/armazenagem. As unidades MAC têm latência de três ciclos e são totalmente canalizadas para processamento em precisão simples para proporcionar até 4 FLOPS por ciclo. As unidades de divisão tem latência de 17 e não são canalizadas, mas podem funcionar concorrentemente com as MACs. 31
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