Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

4. Demonstrador FPGA
Figura 4.6 – Exemplo da implementação SPI
Como seria de esperar, no demonstrador apresentado, o dispositivo mestre encontra-se do lado
da FPGA e o dispositivo escravo é o conversor DCDC. No caso particular desta implementação o
sinal MISO foi dispensado uma vez que a rotina para alteração da tensão V dd não necessita de
qualquer tipo de resposta por parte do DCDC. No entanto existe uma linha de que deverá estar
sempre no valor lógico ’1’. Relativamente ao modo de transição, os dados devem ser recolhidos no
flanco ascendente de relógio e enviados com os bits menos significativos primeiro.
A comunicação com o DCDC é feita utilizando 5 bits de endereçamento e 8 bits para dados. Na
Tabela 4.1 são apresentadas as tensões realizadas pelo conversor, consoante a palavra de tensão
Vprog, bem como a palavra de dados a enviara ao DCDC. Apesar da palavra de dados conter 8 bits,
apenas os 4 bits mais significativos servem para alterar a tensão de saída do DCDC (b4 a b7). Os
restantes 4 bits enviados deverão ter o valor lógico ‘0’.
Vprog b7 b6 b5 b4 V out [V]
0 0 0 0 0 0.600
1 0 0 0 1 0.650
2 0 0 1 0 0.700
3 0 0 1 1 0.750
4 0 1 0 0 0.800
5 0 1 0 1 0.850
6 0 1 1 0 0.900
7 0 1 1 1 0.950
8 1 0 0 0 1.000
9 1 0 0 1 1.050
10 1 0 1 0 1.100
11 1 0 1 1 1.150
12 1 1 0 0 1.200
13 1 1 0 1 1.250
14 1 1 1 0 1.300
15 1 1 1 1 1.350
Tabela 4.1 – Tabela com as tensões de saída do DCDC para cada palavra de configuração
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