AXI リファレンス ガイド - Xilinx

AXI リファレンス
ガイド
UG761 (v13.1) 2011 年 3 月 7 日

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本資料は英語版 (v13.1) を翻訳し た も ので、 内容に相違が生じ る場合には原文を優先し ます。
資料に よ っては英語版の更新に対応し ていない も のがあ り ます。
日本語版は参考用 と し てご使用の上、 最新情報につき ま し ては、 必ず最新英語版を ご参照 く だ さ い。
改訂履歴
次の表に、 こ の文書の改訂履歴を示し ます。
日付 バージ ョ ン 改訂の説明
2010 年 9 月 21 日 1.0 ザイ リ ンクスによる初版リ リース 12.4。
2011 年 3 月 1 日 2.0 ザイ リ ンクスによる第 2 版リ リース 13.1。
2011 年 3 月 7 日 3.0 リ ン ク 切れを修正。
AXI イ ン ターコ ネ ク ト の新機能を追加。
付録 A の ARESETN に関する説明を修正。
AXI リファレンス ガイド japan.xilinx.com UG761 (v13.1) 2011 年 3 月 7 日

目次
改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
第 1 章 : ザイ リンクス システム開発のための AXI 入門
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
AXI の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
AXI4 の利点のま と め . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .6
AXI の動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
IP の相互運用性. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
データ解釈について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8
IP の互換性について . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .8
インフラスト ラクチャ IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9
メモリマップ方式のプロトコル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9
AXI4-Stream プロ ト コル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .9
AXI4-Stream とメモリマップ方式のプロトコルの組み合わせ. . . . . . . . . . . . . . . . . . . . . . . . . .9
AXI によって置き換えられるプロ ト コル. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
ターゲッ ト リファレンス デザイ ン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
その他の参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
ザイ リ ンクス デザイ ン ツールによ る AXI 開発の支援 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
エンベデ ッ ド 開発キ ッ ト : Embedded Edition および System Edition . . . . . . . . . . . . . . . . . . .13
AXI エンベデッ ド シ ス テムの新規作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .13
AXI IP の作成 と イ ンポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .14
デザ イ ンのデバ ッ グおよび検証 : XPS による ChipScope の使用法 . . . . . . . . . . . . . . . .14
Project Navigator におけるプロセ ッ サを含まないエンベデッ ド IP の使用法 . . . . . . . . . . . . .14
System Generator : DSP Edition の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
System Generator による AXI4 のサポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .15
ザイ リ ンクス AXI IP : Logic Edition での使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .17
ザイ リ ンクス AXI インフラスト ラクチャ IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
ザイ リ ンクス AXI インターコネク ト コア IP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
AXI インターコネク ト コアの特長. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .19
AXI インターコネク ト コアの制約. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .22
AXI インターコネク ト コ ア接続図. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
AXI インターコネク ト コアの使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .23
幅変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .27
N 対 M インターコネク ト (共有ア ク セス モード) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28
クロック変換 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
パイプライン処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
ペリフェラル レジスタ スライス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
データ パス FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
AXI インターコネク ト コアのスレーブとマスターの接続. . . . . . . . . . . . . . . . . . . . . . . . . . . .30
AXI-To-AXI コネクターの特徴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30
内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .30
AXI-To-AXI コ ネ ク ターの使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
外部マス ターおよびス レーブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31
Centralized DMA (セン ト ラル DMA) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .33
AXI セン ト ラル DMA の概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34
AXI セン ト ラル DMA のスキャ ッター ギ ャザー機能 . . . . . . . . . . . . . . . . . . . . . . . . . . .34
セン ト ラル DMA の設定可能な機能. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .34
セン ト ラル DMA の AXI4 インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
AXI リファレンス ガイド japan.xilinx.com 1
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イーサネッ ト DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .35
AXI4 DMA の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .37
DMA の AXI4 インターフェイス. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .38
ビデオ DMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39
AXI VDMA の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
VDMA の AXI4 インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .41
メモリ制御 IP およびメモリ インターフェイス ジェネレーター . . . . . . . . . . . . . . . . . . . . . . .41
Virtex-6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
Spartan-6 のメモリ制御ブロック . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .42
第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
メモリマップ方式 IP の機能の導入 と サポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
AXI4-Stream の導入 と サポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
AXI4-Stream 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
AXI4-Stream 内の数値データ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .47
実数ス カ ラー データ の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49
複素ス カ ラー データ の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .50
ベクター データ の例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51
パケ ッ ト と ヌル バイ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54
サイ ドバンド信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55
イベン ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55
TLAST イベン ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .56
DSP とワイヤレス IP AXI 機能の導入 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
IP コアの AXI への移行. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .59
AXI-To-PLB ブリッジ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
機能. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60
AXI4 スレーブ インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .60
PLBv4.6 マスター インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
AXI-To-PLBv4.6 ブ リ ッ ジの機能説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
Local-Link から AXI4-Stream への移行. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62
Local-Link の必須信号か ら AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . .62
Local-Link のオプシ ョ ン信号から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . .64
Local-Link IP のバ リ エーシ ョ ン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
Local-Link に関する参考文献 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
IP 移行におけ る System Generator の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65
System Generator for DSP IP の AXI への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
リセット. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
クロック イネーブル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
TDATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
ポー ト の順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66
レイテンシ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67
出力幅の仕様 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67
System Generator における PLBv4.6 インターフェイスの移行. . . . . . . . . . . . . . . . . . . . . . . .67
FSL ( 高速シンプレ ッ ク ス リンク) から AXI4-Stream への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . 67
マスター FSL から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67
スレーブ FSL から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68
ス ロ ッ ト ルの相違点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68
DSP IP で AXI4-Stream を使用する ための HDL デザイ ンの移行 . . . . . . . . . . . . . . . . . . . . . . . . . 69
各 DSP IP 固有の移行に関する指示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69
デモ テス トベンチ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .69
IP アップグレードのための CORE Generator の使用法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70
レイテンシの変更. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .70
スレーブ FSL から AXI4-Stream 信号への対応付け . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .71
2 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

AXI 移行におけ る ソ フ ト ウ ェ ア ツールに関する考慮事項 ( エンディアンの反転 ) . . . . . . . . . . . . 71
ビッグ エンディ アンから リ トル エンデ ィ アンへの移行時のガ イ ド ラ イ ン. . . . . . . . . . . . . . . . . . . 72
データ タイプとエンディアンネス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73
ハイ エン ド の検証 ソ リ ューシ ョ ン. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
付録 A : AXI 導入のま と め
AXI4 および AXI4-Lite 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75
グローバル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75
AXI4 および AXI4-Lite 書き込みアド レス チャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . .76
AXI4 および AXI4-Lite 書き込みデータ チャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77
AXI4 および AXI4-Lite 書き込み応答チャ ネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
AXI4 および AXI4-Lite 読み出し ア ド レ ス チャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . .78
AXI4 および AXI4-Lite 読み出しデータ チャネル信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
AXI4-Stream 信号のま と め. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81
付録 B : AXI の用語
AXI リファレンス ガイド japan.xilinx.com 3
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4 japan.xilinx.com AXI リファレンス ガイド
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ザイ リンクス システム開発のための AXI 入門
概要
AXI の概要
第 1 章
ザイ リ ンクス ® では、 Spartan ® -6 および Virtex ® -6 デバイ ス以降、 IP コアに AXI (Advanced
eXtensible Interface) プ ロ ト コルを採用し ています。
このリファレンス ガイドは、 次を目的としています。
• AXI プ ロ ト コルの主要概念の紹介
• AXI ベースの IP 作成に利用で き るザ イ リ ン ク ス ツールの概要紹介
• ザイ リ ンクスが採用した AXI の機能の説明
• 既存デザ イ ンか ら AXI への移行方法に関する ガ イ ド ラ イ ンの提供
メモ : このリファレンス ガイドは、 AMBA ® (Advanced Microcontroller Bus Architecture) ARM ®
AXI4 仕様に代わ る も のではあ り ません。AXI によるデザインを開始する前に、『ARM AMBA AXI
Protocol v2.0 Specification』 および『AMBA4 AXI4-Stream Protocol v1.0』 をダウンロードして読
み理解する必要があ り ます。
仕様のダ ウ ン ロー ド 手順は次の と お り です。 資料をダ ウ ン ロー ド する前に、 簡単な登録フ ォームに
入力する必要があ り ます。
1. www.amba.com にアクセスします。
2. [Download Specifications] をク リ ックします。
3. 画面左側の [Contents] ペインよ り [AMBA] → [AMBA Specifications] → [AMBA4] をク リ ッ
クします。
4. 『ABMA AXI4-Stream Protocol Specification』 および『ABMA AXI Protocol Specification
v2.0』 の両方をダ ウ ン ロー ド し ます。
AXI は、 1996 年に公開されたマイ ク ロ コ ン ト ローラー バス ファミ リ ARM AMBA の一部です。
AXI の最初のバージ ョ ンは、 2003 年に リ リ ース された AMBA 3.0 で導入されま し た。 2010 年に
リリースされた AMBA 4.0 には AXI の 2 番目のバージ ョ ンであ る AXI4 が含まれています。
AXI4 インターフェイスには、 次の 3 つの種類があ り ます。
• AXI4 ― メ モ リ マ ッ プ方式の高性能イ ン ターフ ェ イ スです。
• AXI4-Lite ― 簡素化さ れた低スループ ッ ト の メ モ リ マ ッ プ方式通信イ ン ターフ ェ イ スです
(制御レ ジ ス タやス テータ ス レ ジ ス タ と の通信などに使用)。
• AXI4-Stream ― 高速のデータ ストリーミング用インターフェイスです。 ザイ リ ンクスでは、ISE ® Design Suite リリース 12.3 で、 これらのイ ン ターフ ェ イ ス を導入し ま し た。
AXI リファレンス ガイド japan.xilinx.com 5
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第 1 章 : ザイ リンクス システム開発のための AXI 入門
AXI の動作
AXI4 の利点のま とめ
AXI4 はあ ら ゆ る ザ イ リ ン ク ス製品を改善および強化し、 生産性、 柔軟性、 そ し て可用性の向上 と
い う 利点を提供し ます。
• 生産性 ― AXI イ ン ターフ ェ イ スに よ る標準化に よ り 、開発者が習得し なければな ら ない IP 用
のプロ ト コルが 1 つで済みます。
• 柔軟性 ― アプ リ ケーシ ョ ンに適し たプ ロ ト コルを提供で き ます。
• AXI4 は メ モ リ マ ッ プ方式のイ ン ターフ ェ イ ス用プロ ト コルであ り 、1 つのア ド レ ス フェー
ズによって最大 256 データ サイクルのバース ト転送が可能です。
• AXI4-Lite は、 メ モ リ マ ッ プ方式を用いた単一 ト ラ ンザ ク シ ョ ン専用の軽量イ ン ターフ ェ
イ スです。 ロ ジ ッ ク のフ ッ ト プ リ ン ト が小 さ く 、 設計時に も使用時に も扱いやすいシンプ
ルなインターフェ イ スです。
• AXI4-Stream は、 ア ド レ ス フェーズの要件をすべて取り去った、 データ バース ト サイズに
制約のないプロ ト コルです。AXI4-Stream によ る イ ン ターフ ェ イ スおよび転送にはア ド レ ス
フェーズが存在しないため、 メモリマップ方式のインターフェイスとは見なされません。
• 可用性 ― 業界の標準規格に移行する こ と で、 ザ イ リ ン ク スの IP カ タ ロ グだけでな く 、 世界的
に展開し ている ARM 社パー ト ナー コ ミ ュ ニテ ィ が提供する IP が利用可能にな り ます。
• 多くの IP プロバイダーが AXI プロ ト コルをサポート しています。
• AXI ツールの強力なサードパーテ ィ ベンダーが、 検証、 シ ス テム開発、 性能評価用の さ
ま ざ ま なツールを提供し ています。AXI ベースの よ り 高性能なシ ス テムの開発を始め る に
は、 こ れ ら のツールが不可欠 と な り ます。
ここでは、AXI イ ン ターフ ェ イ スの動作について概要を説明し ます。 5 ページの 「概要」 に ARM
仕様を入手する手順を示し ています。 AXI の動作の詳細は、 こ れ ら の仕様を参照し て く だ さ い。
AXI 仕様では、 相互に情報を交換する IP コアとして表された 1 つの AXI マスターと 1 つの AXI
ス レーブ間のイ ン ターフ ェ イ ス を規定し ています。 メ モ リ マ ッ プ方式の AXI のマス ターと スレー
ブは、 イ ン ターコネク ト ブロック と呼ばれる構造によって接続されます。 ザイ リ ンクスの AXI イ
ンターコネク ト IP には AXI 準拠のマ ス ターおよびス レーブ インターフェイスが含まれ、1 つ以上
の AXI マ ス ターおよびス レーブ間の ト ラ ンザ ク シ ョ ン配線に使用で き ます。 AXI インターコネク
ト IP については、 19 ページの 「ザ イ リ ン ク ス AXI インターコネク ト コア IP」 で説明し ます。
AXI4 および AXI4-Lite インターフェイスは、 次の 5 つのチャ ネルか ら構成 さ れます。
• 読み出し ア ド レ ス チャネル
• 書き込みアド レス チャネル
• 読み出しデータ チャネル
• 書き込みデータ チャネル
• 書き込み応答チャ ネル
データは、 マス ター と ス レーブ間で双方向に同時転送が可能であ り 、 それぞれの転送データ のサ イ
ズは異なっていてもかまいません。 サポー ト されるバース ト トランザクションのサイズは最大で
256 のデータ転送です。AXI4-Lite の場合は、1 トランザクションあたり 1 データ の転送のみサポー
トされます。
7 ページの図 1-1 は、 AXI4 読み出し ト ラ ンザ ク シ ョ ンにおいて、 読み出し ア ド レ スおよび読み出
しデータ チャ ネルがどの よ う に使用 さ れるかを示し た も のです。
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X-Ref Target - Figure 1-1
AXI の動作
図 1-2 は、 書き込み ト ラ ンザ ク シ ョ ンにおいて、 書き込みア ド レ ス、 書き込みデータ、 および書き
込み応答チャ ネルがどの よ う に使用さ れるかを示し た も のです。
X-Ref Target - Figure 1-2
Master
interface
Master
interface
Address
and
control
Address
and
control
Read
data
Read address channel
図 1-1 : 読み出しのチ ャ ネル アーキテクチャ
Write
data
Read data channel
図 1-2 : 書き込みのチ ャ ネル アーキテクチャ
図に示し た と お り 、 AXI4 では読み出し と 書き込みのいずれの場合も、 データ と ア ド レ スで別々の
接続を使用し ます。 こ の よ う なアーキテ ク チャ を使用し てい る こ と に よ り 、 双方向か ら同時にデー
タ を転送で き る よ う にな り ます。 AXI4 はア ド レスを 1 つ要求し、 最大 256 ワードのデータをバー
スト転送します。AXI4 準拠のシ ス テムのデータ スループッ ト を高めるさまざまなオプシ ョ ンが
AXI4 プ ロ ト コルに記述 さ れています。 た と えばバース ト 以外に も、 データ のア ッ プサ イ ジングお
よびダウンサイジング、 Multiple Outstanding ア ド レ ス機能、 ア ウ ト オブオーダー トランザクショ
ン処理な どの機能があ り ます。
ハー ド ウ ェ ア レベルの特徴 と し ては、 AXI マスター/ス レーブの各ペアに対し て異な る ク ロ ッ ク を
使用でき る と い う 機能があ り ます。 ま た、 タ イ ミ ン グ クロージャを容易にするためにレジスタ ス
ライス (パイプライン ステージとも呼ばれる) を挿入できます。
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Read
data
Read
data
Write address channel
Write data channel
Write
data
Write
data
Write response channel
Read
data
Write
data
Write
response
Slave
interface
X12076
Slave
interface
X12077

第 1 章 : ザイ リンクス システム開発のための AXI 入門
IP の相互運用性
AXI4-Lite の機能は、 い く つかの点を除き AXI4 と 同様です。 最も顕著な相違点は、 AXI4-Lite では
バース ト 転送がサポー ト されていない こ と です。 『ARM AMBA AXI Protocol v2.0 Specification』 の
AXI4-Lite に関する章に、 このプロ ト コルに関する詳細が記載されています。
AXI4-Stream プロ ト コルは、 ス ト リーミ ング データ の伝送に使用する単一のチャ ネルを定義し ま
す。 AXI4-Stream チャネルは、 AXI4 の書き込みデータ チャネルをモデルにしています。 ただし、
AXI4 とは異なり、 AXI4-Stream イ ン ターフ ェ イ スでは、 バース ト 転送するデータ量に制限があ り
ません。 『AXI4-Stream Protocol Specification』 には、 これ以外にもオプシ ョ ン機能についての記
述があ り ます。 また、 AXI4-Stream 準拠の イ ン ターフ ェ イ ス を分割、 結合、 イ ン ター リ ーブ、 ア ッ
プサイジング、 ダウンサイジングする方法も記載されています。 AXI4 とは異なり、 AXI4-Stream
では転送順序を並べ替え る こ と はで き ません。
AXI4-Stream の場合、 2 つの IP がいずれも AXI4-Stream 仕様に従って設計 さ れ、 信号レベルでは
互換性を持っていた と し て も、 よ り ハイ レベルのシ ス テム を考えた場合、 こ れら 2 つのコ ンポーネ
ン ト が適切に連動する と は限 り ません。 詳細は、 http://japan.xilinx.com/ipcenter/axi4.htm の AXI
IP 仕様、 および 47 ページの 「AXI4-Stream 信号」 を参照して く ださい。
AXI 仕様は、 シグナ リ ン グの規格を定義する こ と で、IP 間のデータ転送用プ ロ ト コルを規定する フ
レームワークを提供します。 この規格は、 データが IP 間で確実に交換さ れ、 シ ス テム全体に行き
渡るよ うにします。
AXI IP の相互運用性は、 次に影響を与え ます。
• IP アプ リ ケーシ ョ ン空間
• IP に よ るデータ解釈の方法
• 使用する AXI インターフェイス プロ ト コル (AXI4、 AXI4-Lite、 AXI4-Stream のいずれか)
AXI プ ロ ト コルは、 データ の交換、 転送、 変換方法を定義し ます。 ま た、 効率的かつ柔軟で予測性
の高い、 確実なデータ転送手段を提供し ます。
データ解釈について
AXI プ ロ ト コルに よ ってデータ解釈が規定ま たは実行 さ れる こ と はあ り ません。 し たがって、 設計
者がデータ の内容を把握し、 異な る IP 間でデータ解釈の方法に互換性を持たせる必要があ り ます。
メモリマップ方式の AXI4 イ ン ターフ ェ イ ス を持つ汎用プ ロ セ ッ サなどの IP の場合、 エン ド ポ イ
ント IP の要件に応じ てデータ を フ ォーマ ッ ト および解釈するプロセ ッ サをどのよ う にプロ グ ラ ミ
ン グする かには、 高い自由度があ り ます。
IP の互換性について
AXI4-Stream を使用する IP の中でも、 イーサネ ッ ト MAC (EMAC) やビデオ ディスプレイなどの
特定用途向け IP の場合、その互換性は対応する アプ リ ケーシ ョ ンに限定さ れた も のにな り ます。 し
たがって、たと えばイーサネッ ト MAC の IP をビデオ ディスプレイ IP に直接接続する こ と は現実
的ではあ り ません。
メモ : EMAC と ビデオ ス トリーミングなどの 2 つの IP が理論上はデータ を交換で き た と し て も、
ビッ ト フ ィ ール ド やデータ パケ ッ ト の解釈の方法が両者ではま った く 異な るため、連携し た動作は
不可能です。
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インフラストラクチャ IP
IP の相互運用性
シ ス テム を構築する IP の別の形態と し て、 イ ン フ ラ ス ト ラ クチャ IP があ り ます。 イ ン フ ラ ス ト ラ
クチャ IP は、 シ ス テム内のデータ を汎用 AXI4 イ ン ターフ ェ イ スに よ って転送ま たは変換する の
みでデータ の解釈は行わない、 汎用 IP の場合がほ と んどです。
インフラスト ラクチャ IP には、 た と えば次の よ う な も のがあ り ます。
• レジスタ スライス (パイプライン用)
• AXI FIFO (バ ッ フ ァー動作/ ク ロ ッ ク 変換用)
• AXI インターコネク ト IP ( メモリマップ方式 IP の相互接続用)
• AXI DMA (Direct Memory Access) エンジン ( メ モ リ マ ッ プ方式か ら ス ト リ ーム方式への変換用)
これらの IP は複数の IP を接続し てシ ス テム を構築する場合には役立ち ますが、 通常、 データ のエ
ンドポイントにはなりません。
メモリマップ方式のプロトコル
メ モ リ マ ッ プ方式の AXI (AXI3、 AXI4、 AXI4-Lite) では、 すべての ト ラ ンザク シ ョ ンに、 システ
ム メ モ リ 空間内の宛先ア ド レ ス と 転送するデータ が関連し ます。
多 く の場合、 メ モ リ マ ッ プ方式のシ ス テムでは、 定義された メ モ リ マ ッ プを中心に IP が動作する
ため、 シ ス テム全体が よ り 均質な も の と し て捉え られます。
AXI4-Stream プロト コル
AXI4-Stream プ ロ ト コルは、 ア ド レ ス と い う 概念がないかま たは必要 と し ない、 データ中心のデー
タ フ ロー方式を用い る アプ リ ケーシ ョ ンで使用 さ れます。 AXI4-Stream の各イ ン ターフ ェ イ スは、
ハン ドシェ イ ク データ フ ローに よ る単独の単方向チャ ネル と し て機能し ます。
メ モ リ マ ッ プ方式の AXI プロ ト コル タイプよりも低レベルの動作であることから、IP 間のデータ
転送 メ カニズムはよ り 効率的に定義さ れます。 ただ し、 IP 間に統一 さ れたア ド レ ス関係は存在し ま
せん。 AXI4-Stream IP はデータ フロー アプ リ ケーシ ョ ンの性能を最適化する には適し てい る も の
の、 特定のアプ リ ケーシ ョ ン空間に専用化 さ れる傾向があ り ます。
AXI4-Stream と メ モ リ マ ッ プ方式のプ ロ ト コルの組み合わせ
AXI4-Stream とメモリマップ方式の AXI IP の両方を組み合わせてシ ス テム を構築する手法も あ り
ます。 メ モ リ か ら ス ト リ ーム を入出力する には、 多 く の場合 DMA エンジンを使用します。 たとえ
ば、 プ ロ セ ッ サを DMA エンジン と 組み合わせる こ と で、 パケ ッ ト をデコー ド し た り 、 データ のス
トリーミングにプロトコル ス タ ッ ク を イ ンプ リ メ ン ト し て よ り 複雑なシ ス テム を構築し、異な る ア
プリケーション空間または IP の間のデータ転送を可能にし た り でき ます。
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第 1 章 : ザイ リンクス システム開発のための AXI 入門
AXI によって置き換えられるプロ ト コル
表 1-1 は、 利用可能な AXI4 のハイ レベルの機能と、 AXI の各オプシ ョ ンが置換する既存プ ロ ト コ
ルをま とめたものです。
表 1-1 : 使用可能な AXI4 の機能および置き換え られる IP (1)
インターフェイス 機能 置換対象
ターゲッ ト リファレンス デザイ ン
AXI4 • 従来の メ モ リ マ ッ プ方式のア ド レ ス/データ
インターフェイス
• データ バース ト のサポー ト
AXI4-Lite • 従来の メ モ リ マ ッ プ方式のア ド レ ス/データ
インターフェイス
• 単一データ サイクルのみ
PLBv3.4/v4.6
こ のガイ ド の別の章では、 ザイ リ ン ク スのツールや IP の AXI への対応について、 よ り 詳細に解説
しています。 Spartan-6 および Virtex-6 ターゲッ ト リファレンス デザイ ン も AXI 対応に移行済み
で、 AXI への移行をサポー ト し ています。 こ れ ら はザ イ リ ン ク スの ターゲ ッ ト デザイ ン プラッ ト
フォームの一部である、 ド メイン特化プラッ トフォーム ソ リ ューシ ョ ンの基盤となるデザインで
す。 ターゲ ッ ト リファレンス デザ イ ン を活用する こ と で、 エンベデ ッ ド 、 DSP、 コネクティビティ
をはじめとするザイ リ ンク スのさまざまなデザイン分野に AXI がどのよ うに適用されるのかを知
ることができます。 ターゲット リファレンス デザイ ンの詳細は http://japan.xilinx.com/products/
targeted_design_platforms.htm に掲載されています。
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OPB
NPI
XCL
PLBv4.6 (シングルのみ)
DCR
DRP
AXI4-Stream • データ のみのバース ト Local-Link
1. 詳細は、 第 4 章 「ザイ リ ンクス AXI プロ ト コルへの移行」 を参照して く ださい。
DSP
TRN (PCIe 内で使用)
FSL

その他の参考資料
参考資料 と し て、 次の仕様書があ り ます。
• 『ARM AMBA AXI Protocol v2.0 Specification』
• 『AMBA4 AXI4-Stream Protocol v1.0』
その他の参考資料
http://www.amba.com よ り ARM ® AMBA ® AXI 仕様をダウ ン ロー ド する手順については、 5 ペー
ジの 「概要」 を参照して く ださい。
さらに、 このリファレンス ガイドでは、 ザイ リンクス ウェブサイトに掲載された次の資料を参照
しています。
http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm
• 『AXII Interconnect IP データ シー ト 』 (DS768)
• 『AXI-To-AXI Connector IP データ シー ト 』 (DS803)
• 『AXI External Master Connector データ シー ト 』 (DS804)
• 『AXI External Slave Connector データ シー ト 』 (DS805)
• 『MicroBlaze プロセッサ リファレンス ガイド』 (UG081)
ま た、 次のウ ェブサ イ ト を紹介し ています。
• AXI IP 関連資料のウ ェ ブサ イ ト : http://japan.xilinx.com/ipcenter/axi4.htm
• EDK のウェブサイ ト : http://japan.xilinx.com/tools/embedded.htm
• CORE Generator ® ツール : http://japan.xilinx.com/tools/coregen.htm
• メモリ制御 : http://japan.xilinx.com/products/design_resources/mem_corner
• System Generator : http://japan.xilinx.com/tools/sysgen.htm
• Local-Link :
http://japan.xilinx.com/products/design_resources/conn_central/locallink_member/sp06.pdf
• ターゲッ ト デザイ ン プラッ ト フォーム :
http://japan.xilinx.com/products/targeted_design_platforms.htm
• アンサー データベース : http://japan.xilinx.com/support/answers/37425.htm
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第 1 章 : ザイ リンクス システム開発のための AXI 入門
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ザイ リンクスのツールおよび IP による
AXI のサポー ト
ザイ リンクス デザイ ン ツールによる AXI 開発の支援
第 2 章
ここでは、ザイリンクス ® ツールを使用して、 ザイ リ ンク ス AXI IP を相互接続し たシ ス テム を構
築する方法 (Xilinx Platform Studio または System Generator for DSP を使用)、 および個々の AXI
IP を実装する方法 (CORE Generator ツールを使用) を説明し ます。
エンベデッ ド開発キッ ト : Embedded Edition および System Edition
ザイ リ ンクス ISE Design Suite : Embedded Edition および System Edition は、こ の後説明する一連
のツールによって、 デザインに AXI コ ア を追加する作業をサポー ト し ます。
AXI エンベデッ ド システムの新規作成
次のエンベデ ッ ド 開発キ ッ ト (EDK) ツールは、 AXI ベースの IP コア (pcore) の作成および追加を
サポー ト し ます。
• Base System Builder (BSB) ウ ィザード ― サポー ト 対象の開発ボード に搭載されたあ らゆる
機能、 ま たはたいていのエンベデ ッ ド シ ス テムに一般的に含まれる基本的な機能を用いて、
AXI または PLBv.46 の動作する エンベデ ッ ド デザインを作成します。 作成した基本システム
は Xilinx Platform Studio (XPS) のメイン ビューおよび ISE でカスタマイズします。 ザイ リ ン
クスでは、BSB を使用し て新規デザ イ ン を作成する こ と を推奨し ています。 詳細は XPS ヘル
プを参照して く ださい。
• Xilinx Platform Studio (XPS) ― さまざまなバス インターフェイス (AXI を含む) によって
IP ブロックを接続してエンベデッ ド シ ス テム を作成する、 ブ ロ ッ ク ベースのシ ス テム アセン
ブリ ツールを提供し ます。 プ ロ セ ッ サを含むシ ス テム、 含ま ないシ ス テムのいずれに も対応し
ています。 このツールでは、 グラフ ィ カル インターフェイスによって、プロセッサ、ペリフェ
ラル、 バス インターフェイスを接続します。
• ソ フ ト ウ ェ ア開発キ ッ ト (SDK) ― アプ リ ケーシ ョ ン プ ロ ジ ェ ク ト 用の ソ フ ト ウ ェ ア開発環
境です。 SDK は Eclipse オープン ソ ース規格に基づいて構築 さ れています。 AXI ベースのエ
ンベデッ ド シ ス テムの場合、ハー ド ウ ェ ア プ ラ ッ ト フ ォーム仕様を XML 形式で SDK にエク
スポート します (XPS ベースの ソ フ ト ウ ェ ア開発やデバ ッ グには対応し ていません)。 詳細は
SDK ヘルプを参照して く ださい。
EDK の詳細は、 次のサイ ト を参照し て く ださい。
http://japan.xilinx.com/support/documentation/dt_edk.htm
AXI リファレンス ガイド japan.xilinx.com 13
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第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
AXI IP の作成と イ ンポー ト
XPS には、 Platform Studio の IP リポジト リーに IP を自動的に登録で き る よ う にする Create and
Import Peripheral (CIP) Wizard があ り ます。
デザイ ンのデバッ グおよび検証 : XPS による ChipScope の使用法
ChipScope Pro Analyzer AXI モニター コア (chipscope_axi_monitor) は、 ザイ リ ン ク スの AXI4
または AXI4-Lite プロ ト コル インターフェイスのモニターおよびデバッグをサポート します。この
コアを使用することで、 メモリマップ方式のあらゆる AXI マスター/スレーブ バス インターフェ
イスを、 XPS からプローブできます。
このプローブによって、ペリフェラルから AXI インターコネク ト コアに送信される AXI 信号を監
視できます。 たとえば、MicroBlaze プロセッサの命令またはデータ インターフェイスにモニター
をセ ッ ト する こ と で、プ ロ セ ッ サに対し て入出力を行 う すべての メ モ リ トランザクションを監視し
ます。
モニター コ アはそれぞれ独立し て動作する ため、 ト リ ガー出力をチェーン接続すればシ ス テム レ
ベルの測定も可能です。モニ ター コ アの補助 ト リ ガー入力ポー ト や ト リ ガー出力を用いてマルチレ
ベルの ト リ ガー環境を構築する こ と で、 シ ス テム レベルの複雑な測定が簡素化 さ れます。
たとえば、 マスターが 100MHz、 スレーブが 50MHz で動作し てい る場合、 こ の多層 ト リ ガーを使
用すれば、 異な る タ イ ム ド メ イ ン間のデータ転送を解析で き ます。 ま た、 シ ス テム レベルの測定
によって、 複数のタイム ドメインが存在する複雑なシステム レベルの障害のデバッグや、 レイテ
ンシのボ ト ルネ ッ ク 解析が可能にな り ます。
chipscope_axi_monitor コアは IP カタログの /debug フォルダー下にあり、 XPS から次の手順で
システムに追加できます。
1. バス インターフェイスの System Assembly View (SAV) に chipscope_axi_monitor を追加し ます。
2. [Bus Name] で、 プローブするバス を選択し ます。
バス を選択する と 、 ペ リ フ ェ ラ ル と AXI インターコネク ト コア IP の間にモニ ターの頭文字
「M」 が表示さ れます。
3. ChipScope の ICON コ アをシ ス テムに追加し、 制御バス を AXI モニターに接続します。
4. モニター コアの [SAV Ports] タブ上で、 コアの MON_AXI_ACLK ポー ト を、 プローブ対象の
AXI イ ン ターフ ェ イ スが使用する ク ロ ッ ク と 同様に設定し ます。
オプシ ョ ン と して、 MON_AXI_TRIG_OUT ポー ト を割 り 当て、 システム内のほかの
chipscope_axi_monitor コアに接続できます。
Project Navigator におけるプロセッサを含まないエンベデッ ド IP の使用法
プロセッサ システム以外でも EDK IP の一部が必要 と な る場合があ り ます。 た と えば、 マルチポー
トの DDR3 コ ン ト ローラーを構築する には AXI インターコネク ト コア ブロッ クを使用します。こ
のよ うに、 プロセッサを含まないシステムでも、EDK IP の管理、 接続、 提供に XPS を使用できま
す。 詳細は、 ザ イ リ ン ク ス アンサー レコード #37856 を参照して く ださい。
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System Generator : DSP Edition の使用法
ザイ リンクス デザイ ン ツールによる AXI 開発の支援
System Generator for DSP は、AXI4 および AXI4-Stream の両イ ン ターフ ェ イ スに対応し ています。
• AXI4 インターフェイスは EDK プロセッサ ブロックでサポート されます。
• AXI4-Stream インターフェイスは、 System Generator の AXI4 ブロッ ク ライブラリに含まれ
る IP によってサポート されます。
System Generator による AXI4 のサポー ト
System Generator は、 そのブロ ッ ク セッ トに含まれる EDK プロセッサ ブロッ クを使用して AXI4
( メモリマップ方式) をサポート します。EDK プロセッサ ブロックは、System Generator で作成し た
ハー ド ウ ェ ア回路 と ザ イ リ ン ク ス MicroBlaze プ ロ セ ッ サの接続を可能に し ます。プロ セ ッ サへの
接続オプシ ョ ン と し ては、 PLBv4.6 または AXI4 イ ン ターフ ェ イ スのいずれかを使用でき ます。
System Generator のフローを使用する場合、 AXI4 の専門用語を熟知し てい る必要はあ り ません。
これは、 EDK プロセッサ ブロックがメモリ を中心と した、 複数のバス タ イ プで動作する イ ン ター
フ ェ イ ス を提供する ためです。
共有レ ジ ス タ、 共有 FIFO、 共有メモ リ を用いたハード ウ ェアを作成できます。 指定したインター
フェイスへのメモリの接続は、 EDK プロセッサ ブロックが管理します。
図 2-1 に、 [EDK Processor] ダイアログ ボックスの [Implementation] タブで AXI4 バス タイプを
選択し た状態を示し ます。
X-Ref Target - Figure 2-1
図 2-1 : [EDK Processor] ダイアログ ボックスの [Implementation] タブ
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第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
ポー ト 名の短縮
System Generator は AXI4-Stream の信号名を短縮する こ と で、 ブ ロ ッ ク 上の表示を読みやす く し
ます。 こ れは表示方法に限られ、 ネ ッ ト リ ス ト 内では AXI4-Stream の完全な名前が使用されます。
ポー ト 名短縮のデフ ォル ト 設定はオンです。 完全なポー ト 名を表示させる には、 ブ ロ ッ ク パラ メー
ターのダイアログ ボックスで [Display shortened port names] をオフにします。
ポー ト のグループ化
System Generator は AXI4-Stream チ ャ ネル信号を グループ化し、 各ブ ロ ッ ク を色分け し て表示し
ます。
次の図の例では、一番上の入力ポー ト data_tready と、上の 2 つの出力ポー ト data_tvalid と
data_tdata は、同じ AXI4-Stream チャネルに属し ます。同様に、phase_tready、phase_tvalid、
phase_tdata は同じチャ ネルに属し ます。
AXI4-Stream チャネルのいずれにも含まれない信号は、 ブロッ クの背景と同じ色で表示されます。
図 2-2 の rst 信号は、 その例です。
X-Ref Target - Figure 2-2
マルチチャネル TDATA の各チ ャ ネル表示
図 2-2 : ブロ ッ ク信号のグループ化
AXI4-Stream の TDATA 信号には、 複数のデータ チャネルが含まれる場合があり ます。 System
Generator では、 TDATA の各チャネルが表示されます。 た と えば、 図 2-3 の複素乗算器では、 dout
ポー ト の TDATA が虚数部分 と 実数部分に分けて表示さ れています。
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X-Ref Target - Figure 2-3
ザイ リンクス デザイ ン ツールによる AXI 開発の支援
図 2-3 : マルチチャネルの TDATA
メモ : マルチチャネル TDATA の各チャネルが表示されて も、 デザイ ンに余分な ロ ジ ッ ク が追加さ
れる わけではあ り ません。 データはバイ ト ご と に適切にそろえ られます。
System Generator および AXI IP 作成の詳細は、 次の ウ ェ ブサ イ ト を ご覧 く だ さ い。
http://japan.xilinx.com/tools/sysgen.htm
ザイ リンクス AXI IP : Logic Edition での使用法
AXI4 インターフェイスを備えたザイ リンクス IP は、 CORE Generator、 Project Navigator、
PlanAhead の IP カ タ ロ グか ら直接利用で き ます。IP カタログの [AXI4] 列には、AXI4 サポー ト の
有無が表示さ れます。 ま た、 IP の情報パネルには、 その IP がサポー ト する AXI4、 AXI4-Stream、
AXI4-Lite インターフェイスが表示されます。
通常、 Virtex ® -6 および Spartan ® -6 デバイ ス フ ァ ミ リ の場合、 AXI4 インターフェイスに対応して
いる IP は、 最新バージ ョ ンの も のです。 こ れ以前の 「Production」 バージ ョ ンの IP も、 引き続き
Virtex-6、 Spartan-6、 Virtex ® -5、 Virtex ® -4、 Spartan ® -3 デバイ ス フ ァ ミ リ の コ アに該当する レガ
シー インターフェイスによってサポート されます。IP カタログにはデフォルトで、IP の
「Production」 バージ ョ ンがすべて表示されます。 図 2-4 は、 CORE Generator の IP カタログです。
AXI リファレンス ガイド japan.xilinx.com 17
UG761 (v13.1) 2011 年 3 月 7 日

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
X-Ref Target - Figure 2-4
X-Ref Target - Figure 2-5
図 2-4 : ザイ リンクス ソフトウェアの IP カタログ
18 ページの図 2-5 は、 PlanAhead を使用した場合の [AXI4] 列 と、 IP の詳細情報パネルに表示 さ
れた、 サポー ト 対象の AXI4 インターフェイスです。
図 2-5 : PlanAhead ソフトウェアの IP カタログ
18 japan.xilinx.com AXI リファレンス ガイド
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ザイ リンクス AXI インフラストラクチャ IP
ザイ リンクス AXI インフラストラクチャ IP
ザ イ リ ン ク スは、 提供中の IP の大部分を AXI プ ロ ト コルに移行し ま し た。 こ こ では、 多 く の AXI
ベースのシ ス テムで使用さ れる、 よ り 複雑な IP の概要を説明し ます。
Virtex ® -6 や Spartan ® -6 デバイス、および今後サポート されるデバイスには、ザイ リ ンクスによる、
次の一般的な イ ン フ ラ ス ト ラ ク チャ IP を使用できます。
• ザイ リ ンクス AXI インターコネク ト コア IP
• AXI インターコネク ト コアのスレーブとマスターの接続
• 外部マス ターおよびス レーブ
• Centralized DMA (セン ト ラル DMA)
• イーサネッ ト DMA
• ビデオ DMA
• メモリ制御 IP およびメモリ インターフェイス ジェネレーター
使用法の詳細は、 第 4 章 「ザイリンクス AXI プロ ト コルへの移行」 を参照して ください。 また、
AXI IP の全 リ ス ト は、 次のウ ェ ブサ イ ト に掲載さ れています。
http://japan.xilinx.com/ipcenter/axi4.htm
ザイ リンクス AXI インターコネクト コア IP
AXI インターコネク ト コア IP (axi_interconnect) は、 1 つ以上の メ モ リ マ ッ プ方式 AXI マスター
デバイ ス と 、 1 つ以上の メ モ リ マ ッ プ方式のス レーブ デバイ ス を接続し ます。 AXI インターフェイ
スは、ARM ® の AMBA ® AXI 仕様のバージ ョ ン 4 に準拠し ています。 この仕様には AXI4-Lite 制
御レジスタ インターフェイスのサブセッ ト も含まれます。
メモ : AXI インターコネク ト コア IP は、 メ モ リ マ ッ プ方式の転送のみを前提に構成 さ れてい る た
め、AXI4-Stream によ る転送には適用でき ません。AXI4-Stream インターフェイスを備えた IP は、
通常同種の IP ど うし、および DMA IP と接続されます。
AXI インターコネク ト コア IP は、 Xilinx Platform Studio ソ フ ト ウ ェ アに含まれる、 暗号化 さ れた
ライセンス不要の (無償) pcore として提供されます。
AXI インターコネクト コ アの特長
AXI インターコネク ト IP には次のよ う な特長があ り ます。
• AXI プロ ト コル (AXI3、 AXI4、 AXI4-Lite) に準拠し た次の機能
• 最大バース ト 長 256 のインク リ メンタル (INCR) バース ト が可能です。
• 宛先が AXI3 のス レーブの場合、16 ビー ト を超える AXI4 バース ト には ト ラ ンザ ク シ ョ ン
を分割する変換を加え ます。
• 複数のア ド レ ス デコー ド 範囲を持つス レーブに対し て REGION 出力を生成し ます。
• USER 信号が存在する場合、 それを各チャ ネルに伝搬し ます。 その場合、 USER 信号幅は
チャネルごとに独立して設定できます (オプシ ョ ン)。
• サービ ス品質 (QoS) 信号が存在する場合、 それを伝搬し ます。 こ の信号は AXI インター
コネク ト コアでは使用しません (オプシ ョ ン)。
• インターフェイス データ幅
• AXI4 : 32、 64、 128、 256 ビット
• AXI4-Lite : 32 ビッ ト
• アドレス幅 32 ビッ ト
AXI リファレンス ガイド japan.xilinx.com 19
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第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
• 1 ~ 16 個のマス ターと 1 ~ 16 個のス レーブの接続
• マスターとスレーブを 1 対 1 で接続する場合、 AXI インターコネク ト コアは必要に応じ
てア ド レ ス範囲チェ ッ ク を実行で き ます。 さ ら に、 通常のデータ幅、 ク ロ ッ ク レート、 プ
ロ ト コルの変換やパイ プ ラ イ ン処理も実行で き ます。
• マスターとスレーブを 1 対 1 で接続し、 変換ま たはア ド レ ス範囲チェ ッ ク のいずれ も実行
しない場合、 AXI インターコネク ト コアはワイヤとしてインプリ メント され、 リ ソース
を使用せず、 遅延やレ イ テンシ も発生し ません。
• ビル ト イン データ幅変換
• マスターおよびスレーブの各接続では、 それぞれ独立したデータ幅 (32、 64、 128、 256
ビッ ト幅のいずれか) を使用できます。
- 内部 ク ロ スバーは、 ネ イ テ ィ ブ データ幅が 32、 64、 128、 256 ビッ トになるよ うなコ
ンフィギュレーションが可能です。
- クロスバーのネイティブ データ幅と異なる幅のマスターおよびスレーブ接続ではデー
タ幅を変換します。
• よ り データ幅の広い イ ン ターフ ェ イ スに変換する場合 (アップサイジング)、 データをパッ
ク (結合) します (オプシ ョ ン)。 それには、アドレス チャ ネル制御信号に よ って許可する
(CACHE 変更許可ビ ッ ト を アサー ト する) 必要があ り ます。
• よ り データ幅の狭い イ ン ターフ ェ イ スに変換 (ダウンサイジング) する際に、そのままでは
最大バース ト 長を超えて し ま う 場合は、 バース ト トランザクションを複数のトランザク
シ ョ ンに分割で き ます。
• ビル ト イン クロック レート変換
• マス ターおよびス レーブの接続は、 それぞれ独立し た ク ロ ッ ク レー ト を使用で き ます。
• 内部 ク ロ スバーのネ イ テ ィ ブ クロック レー ト へ整数比 (N:1 および 1:N) の同期変換が可
能です。
• 非同期 ク ロ ッ ク 変換に も対応し ています (ただ し、 同期変換よ り も多 く のス ト レージを使
用し、 よ り長いレイテンシを発生します)。
• AXI インターコネク ト コアは、 接続された各マスター/スレーブ ペアのク ロ ッ ク レー ト
に再同期さ れた リ セ ッ ト 信号をエ ク ス ポー ト し ます。
• ビル ト イン AXI4-Lite プロ ト コル変換
• AXI インターコネク ト コ アは、 あ ら ゆ る比率の AXI4 と AXI4-Lite マスター/スレーブの
組み合わせに対する接続が可能です。
• AXI インターコネク ト コアを AXI4-Lite のス レーブに接続し た場合、 ト ラ ンザ ク シ ョ ン
ID が保存さ れ、 応答転送時に リ ス ト ア さ れます。
- AXI4-Lite のス レーブの場合は ID をサンプリ ングした り保存した りする必要はあ り
ません。
• AXI インターコネク ト コ アは、 複数ワー ド のバース ト が実行 さ れる ト ラ ンザ ク シ ョ ンな
ど、 AXI4 マスターからの不正な AXI4-Lite トランザクションを検出します。 このときマ
ス ターに対し てプ ロ ト コルに準拠し たエ ラー応答を生成する と 共に、 こ の不正な ト ラ ンザ
クションが AXI4-Lite スレーブに伝搬されないよ うにします。
• AXI4-Lite ス レーブへの書き込みおよび読み出しは単一ス レ ッ ド の ト ラ ンザ ク シ ョ ンです。
つま り 、 一度に 1 つのア ド レ スのみを伝搬し ます。 これによ って通常は、 書き込みと 読み
出し のア ド レ ス信号を分け る こ と に よ る リ ソースのオーバーヘ ッ ド を抑止で き ます。
20 japan.xilinx.com AXI リファレンス ガイド
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• ビル ト イン AXI3 プロ ト コル変換
ザイ リンクス AXI インフラストラクチャ IP
• AXI3 スレーブに接続した場合、AXI インターコネク ト コアは、AXI4 マスターからの 16
ビー ト を超えるバース ト トランザクションを、16 ビート 以下の複数の ト ランザクシ ョ ン
に分割し ます。
• レジスタ スライスによるパイプライン処理 (オプシ ョ ン)
• マス ターやス レーブに接続する、 各 AXI チャネルに適用できます。
• 周波数対レ イ テンシの ト レー ド オフ を調整する こ と で、 タ イ ミ ン グ クロージャを容易にし
ます。
• すべての AXI ハン ド シェ イ ク条件において、 レジス タ スライスあたりのレイテンシは
1 サ イ ク ルで、 データ スループ ッ ト が低下する こ と はあ り ません。
• データ パス FIFO に よ るバ ッ フ ァ ー処理 (オプシ ョ ン)
• マス ターやス レーブに接続する、 書き込みおよび読み出し のデータ パスに適用できます。
• 深さ 32 の LUT-RAM ベースのバ ッ フ ァーを提供し ます。
• 深さ 512 のブロ ッ ク RAM ベースのバ ッ フ ァ ーを提供し ます。
• 選択可能な イ ン ターコ ネ ク ト アーキテクチャ
• 共有ア ド レ ス複数データ (SAMD : Shared-Address, Multiple-Data) クロスバー
- 書き込みおよび読み出しデータ チャネル用の並列のクロスバー パスです。複数の書き
込みま たは読み出しデータ ソースが異なる宛先に対してデータを送信しよ う と してい
る場合、 AXI の順序の規定に従っていれば、 こ れ ら のデータ転送を独立し て同時に実
行でき ます。
- コネクティビティ マップのコンフィギュレーションに従った、 スペース クロスバー
データ パスは リ ソース使用量を低減し ます。
- 書き込みア ド レ スの共有アービ ター と 読み出し ア ド レ スの共有アービ ターをそれぞれ
1 つずつ含みます。 通常、 ト ラ ンザ ク シ ョ ンが平均 3 データ ビー ト 以上の場合、 アー
ビトレーションに要するレイテンシはデータ スループッ ト に影響を与えません。
• 共有ア ク セ ス モード (エ リ ア最適化)
- 書き込みデータ、 読み出しデータ、 1 つのア ド レ ス パスを共有します。
- 一度に 1 つの Outstanding トランザクションを発行します。
- リ ソ ース使用率を最小化し ます。
• Multiple Outstanding (複数の未処理) トランザクションのサポート
• マス ターに よ る複数の深さ レベルの順序変更 (ID スレッド) に対応し ます。
• 最大 16 ビッ ト幅の ID 信号に対応し ます (システム共通)。
• 書き込み応答の順序変更に対応し ます。 読み出しデータ の順序変更および読み出しデータ
の イ ン ター リ ーブに も対応し ています。
• 接続さ れた各マ ス ターに対し て、 書き込みおよび読み出し ト ラ ンザ ク シ ョ ンの受け付け限
度を設定で き ます。
• 接続さ れた各ス レーブに対し て、 書き込みおよび読み出し ト ラ ンザ ク シ ョ ンの発行限度を
設定で き ます。
• サ イ ク ル依存性 (デッ ドロッ ク) を予防する 「ID あたり 1 スレーブ」 の手法
• マスターは、発行した各 ID ス レ ッ ド において、 書き込みおよび読み出し のス レーブ各 1 つ
ずつに対する Outstanding ト ラ ンザク シ ョ ンをいつでも実行でき ます。
AXI リファレンス ガイド japan.xilinx.com 21
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第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
• 固定優先順位 と ラ ウ ン ド ロ ビ ン アービ ト レーシ ョ ン
• 16 段階の静的優先順位を設定で き ます。
• よ り 優先順位が高いほかのマ ス ターか ら の要求がない場合、 最低の優先順位に設定 さ れた
(優先順位 0 の) すべてのマス ター間で、 ラ ウ ン ド ロ ビ ン方式のアービ ト レーシ ョ ンが実行
されます。
• 受け付け限度に達し たマス ター、 発行限度に達し た ス レーブを宛先 と し てい る マ ス ター、
またはデッ ドロッ クのおそれがある方法でスレーブにアクセスしよ う と しているマスター
は、 アービ ト レーシ ョ ンへの参加資格を一時的に奪われます。 こ れに よ って、 ほかのマ ス
ターがアービトレーションに参加できるようにします。
• 接続さ れた各ス レーブに対する TrustZone セキュ リ ティの一括サポート
- セキ ュ アな ス レーブ と し て設定する と 、セキ ュ アな AXI ア クセス しか受け付けな く な
ります。
- セキュアでないアクセスはブロ ッ ク され、AXI インターコネク ト コアがマスターに対
して DECERR 応答を返し ます。
• リ ソ ース使用量を低減する読み出し専用および書き込み専用マ ス ター /スレーブのサポート
AXI インターコネクト コ アの制約
• AXI インターコネク ト コアは、 次の AXI3 機能には対応し ていません。
• アト ミック ロック トランザクション ― こ の機能は AXI4 プロ ト コルでは廃止されまし
た。 分割禁止に ロ ッ ク さ れた ト ラ ンザ ク シ ョ ンは、 ロ ッ ク を解除 さ れた ト ラ ンザ ク シ ョ ン
に変換さ れた う えでス レーブに伝搬 さ れます。
• 書き込みイ ン ター リ ーブ ― こ の機能は AXI4 プロ ト コルでは廃止されました。 したがっ
て、 AXI3 マスターは、 書き込みインターリーブの深さが 1 のス レーブに接続する よ う に
設定する必要があ り ます。
• AXI4 の QoS 信号は、 アービ ト レーシ ョ ンの優先順位に影響を与え ません。 QoS 信号は、 マ
ス ターか ら ス レーブに伝搬さ れます。
• 複数ビー ト のバース ト を複数の単一ビー ト ト ラ ンザ ク シ ョ ンに変換する AXI インターコネク
ト コアの機能は、 AXI4-Lite スレーブに接続した場合は実行されません。
• AXI インターコネク ト コ アは低消費電力モー ド ま たは AXI チャ ネル信号に よ る伝搬には対応
していません。
• AXI インターコネク ト コアは、 AXI チャ ネル伝送のいずれかの宛先が恒久的にス ト ールし て
も、 タイムアウ ト しません。 したがって、 すべての AXI スレーブは受信したト ランザクショ
ンのすべてに対し て AXI プ ロ ト コルの要件に従った応答を返す必要があ り ます。
• AXI インターコネク ト コアはアドレスマップの再割り当てを行いません。
• AXI インターコネク ト コアは、APB などの非 AXI プ ロ ト コルへのビル ト イ ン変換機能を備え
ていません。
• AXI インターコネク ト コアにはクロック イネーブル (ACLKEN) 入力があ り ません。 こ のため、
ザイ リ ンクス シ ス テムでは メ モ リ マ ッ プ方式の AXI インターフェイス間で ACLKEN を使用で
きません。
メモ : ザイ リ ンクス AXI4-Stream インターフェイスでは ACLKEN 信号がサポー ト されています。
22 japan.xilinx.com AXI リファレンス ガイド
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X-Ref Target - Figure 2-6
AXI インターコネクト コ ア接続図
Slave
Interface
図 2-6 は、 AXI イ ン ターコ ネ ク ト の最上位接続図です。
AXI Interconnect
AXI インターコネクト コ アの使用モデル
ザイ リンクス AXI インフラストラクチャ IP
AXI インターコネク ト コア IP は、1 つ以上の メ モ リ マ ッ プ方式 AXI マスター デバイ ス と 、1 つ以
上の メ モ リ マ ッ プ方式のス レーブ デバイ ス を接続し ます。 以降のサブセ ク シ ョ ンでは、 使用例につ
いて説明し ます。
• パス スルー
• 変換のみ
• N 対 1 のインターコネク ト
• 1 対 N のインターコネク ト
• N 対 M インターコネク ト (スパース クロスバー)
• N 対 M インターコネク ト (共有ア ク セ ス モード)
パス スルー
SI Hemisphere MI Hemisphere
図 2-6 : AXI イ ン タ ー コ ネ ク ト の最上位接続図
接続さ れるデバイ スがマ ス ター と ス レーブのそれぞれ 1 つだけで、 オプシ ョ ンの変換機能やパイ プ
ライン処理を実行しない場合、AXI インターコネク ト コ アはワ イ ヤに よ る直接接続にな り 、 レ イ
テンシを発生せず、 ロ ジ ッ ク リソースも消費しません。
図 2-7 はパス スルーの接続図です。
Master
Interface
AXI リファレンス ガイド japan.xilinx.com 23
UG761 (v13.1) 2011 年 3 月 7 日
Crossbar
Master 0 Slave 0
Master 1
X-Ref Target - Figure 2-7
Register Slices
Up-sizers
Clock Converters
Down-sizers
Data FIFOs
Interconnect
Master 0 Slave 0
図 2-7 : AXI イ ン タ ーコ ネ ク ト の使用例-パス スルー
Data FIFOs
Up-sizers
Clock Converters
Down-sizers
Protocol Converters
Register Slices
Slave 1
X12047

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
変換のみ
AXI インターコネク ト コアは、1 つのマス ターを 1 つのス レーブに接続し た場合、次のよ う な さ ま
ざ ま な変換およびパイ プ ラ イ ン機能を実行で き ます。 次に例を示し ます。
• データ幅変換
• クロック レート変換
• AXI4-Lite スレーブ適合
• AXI-3 スレーブ適合
• レジスタ スライスまたはデータ チャネル FIFO によるパイプライン処理
これらの使用例では、 AXI インターコネク ト コアにアービ ト レーション、 デコード、 ルーティング
の ロ ジ ッ ク は含まれません。 ま た、 実行する変換に よ ってはレ イ テンシが発生する場合があ り ます。
図 2-8 は、 1 対 1 変換の使用例を示し た も のです。
X-Ref Target - Figure 2-8
N 対 1 のインターコネク ト
Interconnect
Master 0 Slave 0
Conversion
and/or
Pipelining
図 2-8 : AXI イ ン タ ーコ ネ ク ト の使用例- 1 対 1 変換
一般に、 こ のよ う な AXI インターコネク ト コアのコンフィギュレーションを行うのは、 複数のマ
スター デバイ スが、 1 つのス レーブ デバイ ス、 通常は メ モ リ コント ローラーへのアクセスについ
てアービ ト レーシ ョ ン を実行する場合です。
このよ うなケースでは、 アドレス デコード ロジックが不要になることがあり、 その場合 AXI イン
ターコネク ト コアから除外されます (ただ し ア ド レ ス範囲検証が不要の場合に限 り ます)。
このコンフィギュレーションでも、 データ幅やククロック レー ト などの変換機能は動作し ます。
図 2-9 は N 対 1 の AXI イ ン ターコ ネ ク ト の使用例を示し た も のです。
24 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日
X12049

.
X-Ref Target - Figure 2-9
1 対 N のインターコネク ト
ザイ リンクス AXI インフラストラクチャ IP
もう 1 つの AXI インターコネク ト コアのコンフィギュレーション ケースが、1 つのマス ター デバ
イ ス、 通常はプ ロ セ ッ サが、 複数の メ モ リ マ ッ プ方式のス レーブ ペリフェラルにアクセスする場合
です。 こ の よ う な場合、 ア ド レ スおよび書き込みデータ パスのアービ ト レーシ ョ ンは実行されませ
ん。 25 ページの図 2-10 は、 1 対 N の イ ン ターコ ネ ク ト の使用例を示し た も のです。
X-Ref Target - Figure 2-10
Master 0
Master 1
Master 0
Interconnect
図 2-9 : AXI イ ン タ ー コ ネ ク ト の使用例 - N 対 1
図 2-10 : AXI イ ン タ ー コ ネ ク ト の使用例- 1 対 N
N 対 M インターコネクト (スパース クロスバー)
Slave 0
AXI インターコネク トは SAMD (共有ア ド レ ス複数データ) トポロジを取ることができます。 これ
は、 図 2-11 に示すよ う にスパース データ ク ロ スバー接続か ら構成さ れ、 単一ス レ ッ ド の書き込み
および読み出し ア ド レ ス アービ ト レーシ ョ ンが実行 さ れます。
AXI リファレンス ガイド japan.xilinx.com 25
UG761 (v13.1) 2011 年 3 月 7 日
Arbiter
Interconnect
Decoder/Router
X12050
Slave 0
Slave 1
X12051

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
X-Ref Target - Figure 2-11
X-Ref Target - Figure 2-12
Master 0
Master 1
Master 2
Master 0
Master 1
Master 2
W
R
W
R
W
R
AW
AR
AW
AR
AW
AR
Interconnect
図 2-11 : 共有書き込みおよび読み出し ア ド レス アービ ト レーシ ョ ン
26 ページの図 2-12 は、スパース ク ロ スバーに よ る書き込みおよび読み出しデータ パスを示したも
のです。
Interconnect
Write
Transaction
Arbiter
Read
Transaction
Arbiter
26 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日
Router
Router
Write Data Crossbar
Read Data Crossbar
図 2-12 : スパース ク ロスバーによ る書き込みおよび読み出し デー タ パス
Slave 0
AW
AR
Slave 1
AW
AR
Slave 2
AW
AR
X12052
Slave 0
W
R
Slave 1
W
R
Slave 2
W
R
X12053

ザイ リンクス AXI インフラストラクチャ IP
並列書き込みおよび読み出しデータ パスは、 スパース コネクティビティ マップのコンフィギュ
レーシ ョ ンに従い、 各 SI (Slave Interface) スロッ ト (左側の AXI マスターに接続) を、 アクセス可
能なすべての MI (Master Interface) スロッ ト (右側の AXI スレーブに接続) に接続し ます。 複数の
ソースが異なる宛先に対してデータを送信しよ う と している場合、AXI の順序の規定に従っていれ
ば、 データ転送を独立し て同時に実行で き ます。
すべての SI スロッ ト (複数の場合) の書き込みア ド レ ス チャネルはセン ト ラル アービ ターに入力
され、 アービターは一度に 1 つの SI ス ロ ッ ト へのア ク セス を許可し ます。 読み出し ア ド レ ス チャ
ネルの場合も同様です。 各アービ ト レーシ ョ ン サイクルでアクセス権を得たマスターは、 宛先の
MI ス ロ ッ ト にア ド レ ス情報を転送し、 該当する コ マン ド キューにエント リをプッシュします。 こ
のよ うにして AXI の順序の規定に従いつつ、 さ ま ざ ま なデータ パス を経由し て適切な宛先にデー
タが送られます。
幅変換
AXI Interconnect コアには、 パラメーターによって内部ネイティブ データ幅が定義さ れています。
サポー ト されるデータ幅は、 32、 64、 128、 256 ビ ッ ト です。 ク ロ スバーに接続さ れた AXI データ
チャネルは、 C_INTERCONNECT_DATA_WIDTH パラ メーターによって指定された AXI インター
コ ネ ク ト の 「ネ イ テ ィ ブ」 幅に調整さ れます。
これとは異なる幅の SI スロッ トまたは MI スロッ トがあると、 AXI インターコネク ト コアは幅変
換ユニ ッ ト を挿入し て、 ス ロ ッ ト 幅を AXI インターコネク ト コアのネイティブ幅に適合させてか
ら、 ク ロ スバーを も う 一方の側へ と 横断させます。
データ が SI から MI に向か う 方向で見てデータ パス幅が広く なる ( 「ア ップサイジング」 ) 場合 と 、
狭くなる ( 「ダウンサイジング」 ) 場合で、 幅変換の機能は異な り ますが、 SI 側 (SI から AXI イン
ターコネク ト ネイティブ幅への変換) と MI 側 (AXI インターコネク ト ネイティブ幅から MI への
変換) では同じにな り ます。
MI と SI の各ス ロ ッ ト には、 それぞれ個別にパラ メ ーターによ ってデータ幅の値が関連付け られて
います。 AXI インターコネク ト コアは、 MI および SI の各ス ロ ッ ト を次の手順で自動的に内部ネ
イティブ データ幅に適合 させます。
• SI スロッ トのデータ幅が AXI インターコネクトの内部ネイティブ データ幅よ り も広い場合、
SI ス ロ ッ ト のパスに沿ってダ ウ ンサ イ ジン グの変換を実行し ます。
• AXI インターコネクト コアの内部ネイティブ データ幅が MI スロ ッ トのデータ幅よ り も広い
場合、 MI ス ロ ッ ト のパスに沿ってダ ウ ンサ イ ジングの変換を実行し ます。
• SI スロッ トのデータ幅が AXI インターコネクトの内部ネイティブ データ幅よ り も狭い場合、
SI ス ロ ッ ト のパスに沿ってア ッ プサ イ ジン グの変換を実行し ます。
• AXI インターコネクト コアの内部ネイティブ データ幅が MI スロ ッ トのデータ幅よ り も狭い
場合、 MI ス ロ ッ ト のパスに沿ってア ッ プサ イ ジングの変換を実行し ます。
通常、 AXI インターコネク ト コアのデータ幅は、システム デザイ ン内の最大 SI スロッ ト幅と最大
MI ス ロ ッ ト 幅の う ち小さい方に合わせられます。
こ の後、 ダ ウ ンサ イ ジン グおよびア ッ プサ イ ジン グの動作について説明し ます。
AXI リファレンス ガイド japan.xilinx.com 27
UG761 (v13.1) 2011 年 3 月 7 日

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
ダウンサイジング
幅の広いマス ター デバイ ス を接続するパスに使用さ れる ダ ウ ンサ イザーには、 AXI の最大バース
ト 長を超え る可能性があ るバース ト ト ラ ンザ ク シ ョ ン を分割する機能が (そのよ う なバース ト が実
際には決して発生しない場合であっても) 実装 さ れています。SI 側のデータ幅が MI 側よ り も広く、
かつ ト ラ ンザク シ ョ ンの転送サイ ズ も MI 側 のデータ幅よ り広い場合、ダウンサイジングが実行さ
れ、 MI 側に発行さ れる ト ラ ンザ ク シ ョ ンのデータ ビー ト 数は分割数に応じ て倍増し ます。
• 書き込みの場合、 データ がシ リ アル化 さ れます。
• 読み出し の場合、 データ が結合さ れます。
転送サ イ ズが MI 側のデータ幅以下の場合、 ト ラ ンザ ク シ ョ ン (アドレス チャネルの値) は変化せ
ず、 転送データはバイ ト レーン ステア リ ングの場合を除き、 そのまま通過します。 これは、 書き
込みおよび読み出し の両方に当てはま り ます。
アップサイジング
SI 側のア ッ プサイザーでは、 AW/ARCACHE[1] ビッ ト (変更許可) がアサー ト さ れていれば、 デー
タ圧縮が実行されます (INCR および WRAP バース ト の場合)。
その結果、 MI 側に発行さ れる ト ラ ンザ ク シ ョ ンのデータ ビート数は圧縮に応じて減少します。
• 書き込みの場合、 データ が結合さ れます。
• 読み出し の場合、 データ がシ リ アル化 さ れます。
N 対 M インターコネクト (共有ア ク セス モード)
共有ア ク セ ス モード における N 対 M 接続の場合、 28 ページの図 2-13 に示すよ う に、 AXI イ
ンターコネク ト コアは一度に 1 つだけ Outstanding トランザクションを提供します。接続された
各マス ターでは、 読み出し ト ラ ンザ ク シ ョ ン要求が書き込み要求よ り も常に優先 さ れます。 要求を
送信し たマス ターのいずれかをアービ ターが選択し ます。 こ れに よ って、 宛先のス レーブ デバイ ス
に対する書き込みまたは読み出しデータ転送が有効になり ます。 データ転送が完了 (書き込み応答
を含む) すると、 次の要求が選択され処理されます。
共有ア ク セ ス モード はイ ン ターコネ ク ト のク ロ スバー モジュールをインプ リ メ ン ト するために必
要な リ ソ ース を最小限に抑え ます。 図 2-13 に、 共有ア ク セス モード を示し ます。
X-Ref Target - Figure 2-13
図 2-13 : 共有ア ク セス モード
28 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

クロック変換
ク ロ ッ ク 変換は、 次の条件に従って実行さ れます。
ザイ リンクス AXI インフラストラクチャ IP
• クロック レート リダクション モジュールは、入力 (SI) 側から出力 (MI) 側に向けて整数比 N:1
でクロック レー ト を分周し ます。
• クロック レート アクセラレーション モジュールは、 入力 (SI) 側から出力 (MI) 側に向けて整
数比 1:N でクロック レー ト を逓倍し ます。
• 同期 ク ロ ッ ク 変換モジ ュールは、 非同期 FIFO を通してチャネル信号を渡すこ とで、 ク ロ ッ ク
レー ト を増減し ます。
リダクションおよびアクセラレーションのいずれのモジュールでも、より高速なクロック ドメイン
のサンプ リ ング サ イ ク ルは自動的に決定 さ れます。 各モジ ュールは、 5 つの AXI チャネルのすべ
てに適用可能です。
MIおよび SI は複数の ク ロ ッ ク 入力を持ち、 その各ビ ッ ト は対応する イ ン ターフ ェ イ ス スロッ トの
全信号 と 同期し ています。 AXI インターコネク ト コアには専用のネイティブ クロック入力があり
ます。 AXI インターコネク ト コアは、 MI および SI の各ス ロ ッ ト の ク ロ ッ ク レート を AXI イン
ターコネク トのク ロ ッ ク レー ト に自動的に適合 させます。
通常、 AXI インターコネク ト コアのネイティブ クロック入力は、システム デザ イ ン内の最大周波
数の SI または MI スロッ ト、 たとえばメイン メモリ コ ン ト ローラーに接続 さ れた MI スロッ トな
どが使用し てい る も の と 同じ ク ロ ッ ク ソースに接続 さ れます。
パイプライン処理
ある環境下では、 データ バース ト をバ ッ フ ァ リ ングする こ と で AXI インターコネク ト コアのス
ループ ッ ト が向上する場合があ り ます。 こ の よ う な状況は通常、 データ幅ま たは ク ロ ッ ク レー ト の
変換に よ って SI または MI スロッ トのデータ レート が AXI インターコネク ト コアのネイティブ
データ レート と異なる場合に見られます。
レー ト 変換の種々の組み合わせに対応する ために、オプシ ョ ンで さ ま ざ ま な位置にデータ バース ト
バ ッ フ ァーを挿入で き ます。
さらにオプションとして深さ 2 のレジスタ スライス (スキッ ド バッファー) を、各 SI または MI ス
ロットの 5 つの AXI チャネルのそれぞれに対して挿入し、 システムのタイ ミ ング クロージャを改
善する こ と も で き ます。
ペリフェラル レジスタ スライス
SI および MI 両方の最外周部分では、 必要に応じ て、 各イ ン ターフ ェ イ ス スロッ トの各チャネルに
レジスタ スライス バッファーを挿入できます。 その主な目的は、 レイテンシは 1 サ イ ク ル分増加
しますが、 システム タ イ ミ ン グ を改善する こ と です。
ペリフェラル レジスタ スライスは、 常に SI または MI ス ロ ッ ト の ク ロ ッ ク に同期し ます。
データ パス FIFO
AXI インターコネク ト コアの SI および MI の間で実行さ れる、さ ま ざ ま なデータ フロー レー ト変
換の組み合わせに対応する ために、 必要に応じ て次の 4 箇所にデータ パス バッファーを挿入でき
ます。
• 各 SI ス ロ ッ ト の書き込みデータ ルーターの前の、 SI 側書き込みデータ FIFO
• 各 MI ス ロ ッ ト の書き込みデータ マルチプレ ク サーの後の、 MI 側書き込みデータ FIFO
• 各 MI ス ロ ッ ト の読み出しデータ ルーターの前 (MI 側) の、 MI 側読み出しデータ FIFO
AXI リファレンス ガイド japan.xilinx.com 29
UG761 (v13.1) 2011 年 3 月 7 日

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
• 各 SI ス ロ ッ ト の読み出しデータ マルチプレ クサー の後 (SI 側) の、SI 側読み出しデータ FIFO
(マルチス レ ッ ド SI ス ロ ッ ト の場合、 複数の ID スレッド パス間のマルチプレクサーも含まれ
ます)
データ FIFO は AXI インターコネク ト コアのネイティブ ク ロ ッ ク に同期し ます。 各データ FIFO
の幅は、 AXI インターコネク ト コアのネイティブ データ幅 と 同じ です。
AXI インターコネク ト IP の詳細および必要な信号やパ ラ メ ーターについては、 ザ イ リ ン ク スの
ウェブサイトより提供している 『AXI インターコネク ト IP データ シー ト 』 (DS768) を参照して く
ださい。 http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm
AXI インターコネクト コアのスレーブとマスターの接続
AXI インターコネク ト コア モジュールのスレーブ インターフェイスを、 別の AXI インターコネ
クト コ アに接続する場合、 AXI-to-AXI コネクター IP (axi2axi_connector) を使用すれば、 ほかの
ロジックの介在は不要です。 axi2axi_connector IP は、 シ ス テム内のコ ネ ク テ ィ ビテ ィ を記述する
ために必要なポー ト 接続点、 および接続 さ れる AXI インターコネク ト コア モジ ュールの対応する
イ ン ターフ ェ イ スの設定に使用する一連のパラ メ ーターを提供し ます。
AXI-To-AXI コ ネ ク タ ーの特徴
内容
axi2axi_connector には、 次の よ う な特徴があ り ます。
• 1 つの AXI インターコネク ト コア モジュールのマスター インターフェイスを、 別の AXI イ
ンターコネク ト コア モジュールのスレーブ インターフェイスに接続します。
• すべてのマス ター イ ン ターフ ェ イ ス信号をすべてのス レーブ イ ン ターフ ェ イ ス信号に直接接
続します。
• ロジックまたはス ト レージは含まれず、 EDK 内ではバス ブリッジとして機能します。
axi2axi_connector ( 「コネク ター」 ) モジュールの AXI スレーブ インターフェイスは、必ず ( 「ア ッ
プス ト リームの」) AXI インターコネク ト コア モジュールのマスター イ ン ターフ ェ イ ス接続点 (ス
ロット) の 1 つに接続されます。 一方、 コネ ク ターの AXI マスター インターフェイスは、 必ず上
記とは異なる ( 「ダウ ンス ト リ ームの」 ) AXI インターコネク ト コア モジュールのスレーブ イン
ターフェイス スロッ トに接続されます (31 ページの図 2-14 参照)。
30 japan.xilinx.com AXI リファレンス ガイド
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X-Ref Target - Figure 2-14
AXI-To-AXI コ ネ ク タ ーの使用法
ザイ リンクス AXI インフラストラクチャ IP
AXI-To-AXI コネクター (axi2axi_connector) を使用する と 、 2 つの AXI インターコネク ト コアを
カスケード接続できます。 axi2axi_connector IP のデータ幅およびク ロ ッ ク周波数のパラ メーター
は、マス ターおよびス レーブ イ ン ターフ ェ イ スの特性が適切に一致する よ う に、EDK ツールによっ
て設定し ます。
さらに、EDK ツールは、 互いに接続さ れた イ ン ターコ ネ ク ト モジュールが同じ ク ロ ッ ク ソースに
同期する よ う に、 axi2axi_connector のクロック ポー ト を自動的に接続し ます。
AXI To AXI コ ネ ク ターの詳細および必要な信号やパ ラ メ ーターについては、 ザ イ リ ン ク スのウ ェ
ブサ イ ト よ り 提供し てい る 『AXI To AXI Connector IP データ シー ト 』 (DS803) を参照して く ださ
い。 http://japan.xilinx.com/support/documentation/axi_ip_documentation.htm
外部マス タ ーおよびスレーブ
機能
mb_0
M_AXI_IP
M_AXI_DP
M_AXI_IC
M_AXI_DC
AXI_Interconnect_0
AXI_Interconnect_2
slave_2
axi2axi_connector
slave_1
AXI_Interconnect_1
図 2-14 : 2 つの AXI インターコネクト コアを接続するマスターおよびスレーブ インターフェイス モジュール
slave_3
EDK の pcore として入手できない AXI マスターまたはスレーブ IP モジュール (純粋な HDL モ
ジュールなど) が存在し、 これら を EDK のサブモジュール内で AXI インターコネク ト コアに接続
する必要がある場合に、 これらのユーティ リ ティ コアを使用します。 AXI マスターまたはスレー
ブ モジ ュールをデザ イ ンの最上位に配置し た ま ま、 こ のユーテ ィ リ テ ィ pcore を使用して AXI 信
号を EDK のサブシ ス テムに接続し ます。
• AXI マスターまたはスレーブ インターフェイスを AXI インターコネク ト コア IP に接続し ます。
• 一方の側にマス ターま たはス レーブの AXI バス イ ン ターフ ェ イ ス、 も う 一方の側に AXI ポー
トがあります。
AXI リファレンス ガイド japan.xilinx.com 31
UG761 (v13.1) 2011 年 3 月 7 日
X12036

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
X-Ref Target - Figure 2-15
X-Ref Target - Figure 2-16
• ほかのポー ト は I/O インターフェイスとしてモデル化され、外部インターフェイス化できます。
こ の外部イ ン ターフ ェ イ スに よ って、 必要な信号を最上位のマ ス ターま たはス レーブに接続で
きます。
32 ページの図 2-15 は、 AXI 外部マス ター コネ ク ターのブロ ッ ク図です。
Individual AXI Ports made
external to sub-system
interface
図 2-15 : 外部マス タ ー コネクターを使用した EDK サブシステム
図 2-16 は、 外部ス レーブ コネ ク ターのブロ ッ ク図です。
Microblaze
Microblaze
Axi_ext_master_conn
EDK sub-system
EDK sub-system
Platform Studio の IP カ タ ロ グには、 外部マス ターおよび外部ス レーブ コネクターが用意されてい
ます。詳細は、次のウェブサイトを参照してください。
http://japan.xilinx.com/ipcenter/axi4.htm
32 japan.xilinx.com AXI リファレンス ガイド
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ICAXI
DCAXI
M_AXI
Axi_interconnect
S_AXI
ICAXI S_AXI Memory controller
DCAXI
Axi_interconnect
S_AXI
S_AXI
Axi_gpio
Axi_ext_slave_conn
図 2-16 : 外部スレーブ コネクターを使用した EDK サブシステム
Memory controller
Individual AXI Ports made
external to sub-system
interface
X12075
X12040

X-Ref Target - Figure 2-17
AXI Intc
Interrupt
CPU
(AXI
MicroBlaze)
AXI
DDRx
AXI
BRAM
Centralized DMA (セン ト ラル DMA)
AXI4-Lite
Interrupts In
DP
DC
IC
AXI4
AXI4
ザイ リンクス AXI インフラストラクチャ IP
ザイ リ ンクスでは、AXI 対応のセン ト ラル DMA を提供しています。 このコアは、既存の PLBv4.6
セン ト ラル DMA を AXI4 対応のバージ ョ ンに置き換え る も ので、機能 と 性能が強化 さ れています。
図 2-17 は、 AXI (AXI4 と AXI4-Lite) セン ト ラル DMA を導入し た代表的なエンベデ ッ ド システ
ム アーキテクチャを示したものです。
AXI4-Lite
AXI4
AXI4
AXI4 MMap
Interconnect
(AXI4-Lite)
AXI4 MMap
Interconnect
(AXI4)
AXI4-Lite
AXI4 Read
AXI4 Write
Registers
図 2-17 : AXI セン ト ラル DMA の一般的使用例
Scatter
Gather
Engine
AXI CDMA
AXI4 セン ト ラル DMA は、 あ る メ モ リ マ ッ プ空間か ら別の メ モ リ マ ッ プ空間に、 シ ス テムのマ イ
クロプロセッサの制御のもと、AXI4 バース ト プ ロ ト コルに よ って高速にデータ を転送し ます。
AXI リファレンス ガイド japan.xilinx.com 33
UG761 (v13.1) 2011 年 3 月 7 日
AXI4
Interrupt Out
(To AXI Intc)
DataMover
AXI4-Stream
AXI4-Stream
X12037

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
AXI セン ト ラル DMA の概要
AXI セン ト ラル DMA では、 従来の PLBv4.6 セン ト ラル DMA と 同様、 シンプル転送モー ド 動作
を使用できます。 シンプル モー ド に よ る転送では、 CPU が 1 回の転送ご と にセン ト ラル DMA の
レジスタ セ ッ ト をプ ロ グ ラ ム し、 転送を起動し ます。 セン ト ラ ル DMA には次のよ う な機能があ り
ます。
• 転送を実行し ます。
• 転送が完了する と 割 り 込みを発生し ます。
• マ イ ク ロ プ ロ セ ッ サが次の転送をプ ロ グ ラ ム し、 起動する まで待機し ます。
さらに、AXI セン ト ラル DMA には、オプシ ョ ン と して 32 ビッ トおよび 64 ビッ トのバス幅のデー
タ リ ア ラ イ メ ン ト 機能を備えています。 こ の機能に よ って、 転送元および送信先のア ド レ ス を独立
し て指定で き ます。
AXI セン ト ラル DMA のスキャ ッ ター ギャザー機能
AXI セン ト ラル DMA には、従来の PLBv4.6 セン ト ラル DMA 動作のサポー ト に加えて、オプシ ョ
ンのスキャ ッ ター ギャザー (SG) 機能があ り ます。
SG 機能に よ って、転送制御に伴 う シ ス テム CPU の負荷を、セン ト ラル DMA のスキャ ッ ター ギャ
ザー エンジンが提供する高速のハー ド ウ ェ ア オー ト メ ーシ ョ ンに軽減でき ます。 SG 機能は、 あ ら
かじめフォーマッ ト された転送コマンド (バッファー ディスク リプター) を、 システムに可能な最
大の速度でシステム メモリからフェッチして実行します。 この際、 CPU に よ る介入は必要最小限
に抑え ら れ ま す。 セ ン ト ラ ル DMA のアーキテクチャでは SG AXI4 バス インターフェイスを
AXI4 データ転送イ ン ターフ ェ イ ス と 分離し ます。 こ れに よ って、 バ ッ フ ァー ディスク リプターの
フ ェ ッ チおよび更新を、 実行中のデータ転送 と 並列し て進め る こ と が可能 と な り 、 性能が大幅に改
善されます。
DMA 転送は、 セン ト ラ ル DMA に内蔵さ れた、 プ ロ グ ラ ム可能で柔軟な割 り 込み生成手法に よ っ
て、 システム CPU と 適切に連携し て進行し ます。 さ ら に、 AXI セン ト ラル DMA では、 シンプル
モード と SG アシス ト モード を、 プロ グ ラ ム可能なレジス タ セッ トを用いて、 システム プログラ
マーが切 り 替える こ と ができ ます。
AXI セン ト ラル DMA は、 新し い高性能 AXI DataMover ヘルパー コアを中心に構築されていま
す。 こ の コ アは、 AXI4-Stream とメモリマップ方式の AXI4 バスの間で基本的なブ リ ッ ジング エ
レメントとして機能します。AXI セン ト ラル DMA の場合、 DataMover の出力ス ト リ ームは、 内
部で入力ス ト リ ームへと ループ バックされます。SG 機能は、 ス キ ャ ッ ター ギ ャザー対応に機能強
化されたすべての AXI DMA 製品に使用 さ れる、 ザ イ リ ン ク ス SG ヘルパー コアによって実現さ
れています。
セン ト ラル DMA の設定可能な機能
AXI4 セン ト ラル DMA では、 イ ンプ リ メ ン ト する機能セッ ト と FPGA リソースの使用量間のト
レー ド オフが可能です。 FPGA のインプリ メンテーショ ン時に、 次の機能をパラ メーターを介して
設定で き ます。
• メイン データ転送への DataMover Lite 適用 (このデータ転送メカニズムでは、 データ リアラ
イメント エンジン (DRE)、 および SG モード はサポー ト されない)
• スキャッター ギ ャザー機能の有効/無効
• DRE 機能の有効/無効 (DRE は 32 ビッ トおよび 64 ビ ッ ト のデータ転送バス幅の場合のみ使用
可能)
• メイン データ転送のバス幅の指定 (32、 64、 128、 256 ビット)
• データ転送時に DataMover が使用でき る AXI4 の最大バース ト 長の指定
34 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

セン ト ラル DMA の AXI4 インターフェイス
ザイ リンクス AXI インフラストラクチャ IP
次の表は、 AXI4 セン ト ラル DMA の 4 つの外部インターフェイス、 およびこの DMA 機能に含ま
れる内部でブリ ッジングされた DataMover ス トリーム インターフェイスをまとめたものです。
表 2-1 : AXI セン ト ラル DMA の AXI4 インターフェイス
インターフェイス AXI の種類 データ幅 内容
制御
AXI4-Lite
スレーブ
イーサネッ ト DMA
32 AXI セン ト ラル DMA の内部レ ジ ス タ にア ク セス し ます。 通
常は、システム プロセッサが AXI セン ト ラル DMA の動作を
制御および監視する ために使用し ます。
スキャッター ギャザー AXI4 マスター 32 AXI セン ト ラル DMA がシステム メモリから DMA 転送デ ィ
ス ク リ プ ターを読み出す と き、および関連する転送動作が終了
し た時点で更新済みのデ ィ ス ク リ プ ター情報をシ ス テム メモ
リ に書き戻す と き に使用する、メ モ リ マ ッ プ方式の AXI4 マス
ター インターフェイスです。
データ MMap
読み出し
データ MMap
書き込み
AXI4 読み出し
マスター
AXI4 書き込み
マスター
32、 64、
128、 256
32、 64、
128、 256
ザ イ リ ン ク スのエンベデ ッ ド 処理シ ス テムに導入 さ れた AXI4 プロ ト コルには、DMA (ダイレク ト
メモリ アクセス) 機能を備えた イーサネ ッ ト ソ リューションがあります。これは AXI4 の性能面の
利点 と 、 ザ イ リ ン ク スの既存イーサネ ッ ト IP ソ リ ューシ ョ ンが持つ効果的な動作を融合 さ せた手
法です。
36 ページの図 2-18 は、 AXI DMA の上位ブロ ッ ク図です。
メモリマップ方式のソース ア ド レ スか ら転送ペイ ロー ド デー
タ を読み出し ます。データ幅は、パ ラ メ ーターに よ って 32、64、
128、 256 ビ ッ ト 幅のいずれかに設定で き ます。
メ モ リ マ ッ プ方式の宛先ア ド レ スに転送ペイ ロー ド データ を
書き込みます。データ幅は、パラ メ ーターに よ って 32、64、128、
256 ビ ッ ト 幅のいずれかに設定で き ます。幅はデータ読み出し
インターフェイスと同じになります。
AXI リファレンス ガイド japan.xilinx.com 35
UG761 (v13.1) 2011 年 3 月 7 日

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
X-Ref Target - Figure 2-18
X-Ref Target - Figure 2-19
AXI Memory Map SG Read / Write
AXI Lite
MM2S_IntrOut
S2MM_IntrOut
AXI Lite Slave Interface
Register Module
MM2S_DMACR
MM2S_DMASR
MM2S_CURDESC
Reserved
MM2S_TAILDESC
Reserved
S2MM_DMACR
S2MM_DMASR
S2MM_CURDESC
Reserved
S2MM_TAILDESC
Reserved
AXI Memory Map Read (MM2S)
AXI Memory Map Write (S2MM)
Reset
Module
AXI DMA
MM2S DMA Controller
AXI DataMover
S2MM DMA Controller
図 2-18 : AXI DMA の上位ブ ロ ッ ク図
SG Interface
SG Engine
(Interrupt Coalescing)
図 2-19 は、 AXI イーサネ ッ ト の代表的なシ ス テム アーキテクチャです。
AXI Intc
Interrupt
CPU
(AXI
MicroBlaze)
AXI
DDRx
AXI
BRAM
DP
DC
IC
AXI4-Lite
Interrupts In
AXI4-Lite
AXI4
AXI4
AXI4
AXI4
AXI4 MMap
Interconnect
AXI4 MMap
Interconnect
AXI DMA
Registers
SG Interface
図 2-19 : AXI DMA および AXI4 イーサネ ッ ト の代表的使用例
36 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日
AXI4-Lite
AXI4
AXI4 Read
AXI4 Write
Interrupt Out
(To AXI Intc)
AXI4-Lite
Scatter
Gather
Engine
Ethernet
Control
and Status
DataMover
AXI4-Stream
AXI4-Stream
AXI4-Stream
AXI4-Stream
AXI Control
Interface
AXI Status
Interface
AXI Ethernet
Registers
Interrupt Out
(To AXI Intc)
AVB
Tx
Control
Rx
Status
Tx
Payload
Rx
Payload
MIIM
AXI4-Stream
AXI4-Stream
Ethernet Tx
Ethernet Rx
X12039
AXI Control
Stream (MM2S)
AXI Stream
(MM2S)
AXI Stream
(S2MM)
AXI Status Stream
(S2MM)
X12038

ザイ リンクス AXI インフラストラクチャ IP
36 ページの図 2-19 に示した とお り 、 AXI イーサネッ トは新しい AXI DMA IP と組み合わせて使
用されるよ うになり ました。 AXI DMA は、 従来の PLBv4.6 マルチポー ト メモリ コント ローラー
(MPMC) が提供し ていた PLBv4.6 SDMA 機能を置き換え ます。
AXI DMA は、 AXI イーサネッ トの AXI4-Stream ネイティブ プロ ト コルと、 エンベデッ ド処理シ
ステムが必要とするメモリマップ方式の AXI4 プロ ト コルの間をブリ ッジングします。
AXI4 DMA の概要
AXI DMA エンジンは、 システム メモリ と AXI4-Stream タイプのターゲット ペリフェラルの間の
高性能 DMA 機能を提供し ます。 ま た、 ス キ ャ ッ ター ギャザー (SG) 機能も備え、 CPU は転送の制
御および実行に伴 う 負荷をハー ド ウ ェ ア オー ト メ ーシ ョ ンにオフ ロード でき ます。
AXI DMA および SG エンジンは、 AXI DataMover ヘルパー コア (共有サブブ ロ ッ ク) を中心に構
築されています。 このコアは、 AXI4-Stream とメモリマップ方式の AXI4 バスの間で基本的なブ
リッジング エレ メ ン ト と し て機能し ます。
AXI DMA では、送信チャネルの メ モ リ マップから ス レーブ (MM2S) と 、受信チャ ネルのス レーブ
から メモリマップ (S2MM) の転送動作を独立し て実行で き ます。 ま た、 パケ ッ ト メタデータの負
荷を軽減する独立し た AXI4-Stream インターフェイスを提供します。
MM2S の AXI 制御ス ト リ ームは、AXI DMA よ り 送信 さ れる SG ディスク リプターから、ユーザー
アプ リ ケーシ ョ ンのデータを提供します。
同様に、 S2MM の AXI ステータス ス ト リ ームは、 受信パケ ッ ト に関連付け られた SG ディスク リ
プ ター内に受信、 格納 さ れる AXI4 イーサネッ ト などのソース IP から、 ユーザー アプ リ ケーシ ョ
ンのデータ を提供し ます。
AXI イーサネッ ト アプ リ ケーシ ョ ンでは、 チェ ッ クサム オフ ロー ド の実行に必要な機能を、 AXI4
制御ス ト リ ームおよび AXI4 ステータス ス ト リ ームが提供し ます。
オプシ ョ ン と して、 SG デ ィ ス ク リ プ ターのキ ューに も対応し てお り 、 AXI DMA 内部に最大 4 つ
のデ ィ ス ク リ プターを フ ェ ッ チし た り キ ューイ ング し た り でき ます。 こ の機能は、 メ イ ン データ バ
ス上の広帯域幅に よ るデータ転送を可能 と し ます。
AXI リファレンス ガイド japan.xilinx.com 37
UG761 (v13.1) 2011 年 3 月 7 日

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
表 2-2 : AXI DMA インターフェイス
DMA の AXI4 インターフェイス
ザイ リ ンクスでは、 AXI4 機能を幅広 く 活用し て DMA を イ ンプ リ メ ン ト し てい ます。 次の表は、
AXI DMA 機能で使用さ れてい る 8 つの AXI4 インターフェイスについてまとめたものです。
インターフェイス AXI の種類 データ幅 内容
制御
AXI4-Lite
スレーブ
32 AXI DMA の内部レ ジ ス タ にア ク セス し ます。通常は、シ ス
テム プロセッサが AXI DMA の動作を制御および監視す
る ために使用し ます。
スキャッター ギャザー AXI4 マスター 32 AXI4 DMA がシステム メモリから DMA 転送デ ィ ス ク リ プ
ターを読み出す と き、および関連する転送動作が終了し た時
点で更新済みのデ ィ ス ク リ プ ター情報をシ ス テム メモリに
書き戻す と きに使用する、 メ モ リ マ ッ プ方式の AXI4 マス
ター インターフェイスです。
データ MM 読み出し AXI4 読み出し
マスター
データ MM 書き込み AXI4 書き込み
マスター
データ ス トリーム出力
データ ス トリーム入力
制御ス ト リ ーム出力
ステータス ス トリーム入力
AXI4-Stream
マスター
AXI4-Stream
スレーブ
AXI4-Stream
マスター
AXI4-Stream
スレーブ
32、 64、
128、 256
32、 64、
128、 256
32、 64、
128、 256
32、 64、
128、 256
DMA のメモリマップ方式インターフェイス側から、メイン
ス ト リ ーム出力側へのデータ転送動作時に、 ペイ ロー ド
データ を転送し ます。
DMA のデータ ス トリーム入力インターフェイス側から、
DMA の メ モ リ マ ッ プ方式イ ン ターフ ェ イ ス側へのデータ
転送動作時に、 ペイ ロー ド データ を転送し ます。
データ MM 読み出し イ ン ターフ ェ イ スによ って読み出さ
れたデータ を、 AXI4-Stream プ ロ ト コルを使用し て宛先の
受信 IP に転送し ます。
AXI4-Stream プ ロ ト コルを使用し て ソ ース IP か らデータ
を受信します。 受信したデータは、 データ MM 書き込みイ
ンターフェイスを介して、 メモリマップ方式のシステムに
転送し ます。
32 Tx 転送デ ィ ス ク リ プ ターに埋め込まれた制御情報を、 宛先
IP に転送する ために使用し ます。
32 ソース IP から Rx 転送情報を受信し、 関連する転送デ ィ ス
ク リ プ ターのデータ を更新し た う えで、 シ ス テム メモリに
書き戻します。 ディ スク リプターの更新にはスキャ ッ ター
ギャザー インターフェイスを使用します。
38 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

X-Ref Target - Figure 2-20
ビデオ DMA
AXI Memory Map SG Read
AXI Lite
MM2S_IntrOut
S2MM_IntrOut
ザイ リンクス AXI インフラストラクチャ IP
AXI4 プロ ト コルによるビデオ DMA (VDMA) は、 ビデオ アプ リ ケーシ ョ ン を広帯域化する ソ
リューションです。 イーサネット DMA ソ リ ューシ ョ ン と 同様の方法で イ ンプ リ メ ン ト さ れます。
図 2-20 は、 AXI4 VDMA の上位ブロ ッ ク図です。
AXI Lite Slave Interface
AXI Memory Map Read (MM2S)
AXI Memory Map Write (S2MM)
axi_resetn
Register Module
MM2S_DMACR
MM2S_DMASR
MM2S_CURDESC
Reserved
MM2S_TAILDESC
Reserved
S2MM_DMACR
S2MM_DMASR
S2MM_CURDESC
Reserved
S2MM_TAILDESC
Reserved
Reset
Module
Down
Sizer
Up
Sizer
AXI VDMA
MM2S DMA Controller
AXI DataMover
S2MM DMA Controller
図 2-20 : AXI VDMA の上位ブ ロ ッ ク図
MM2S Frame Size
MM2S Stride
MM2S Strt Addr 0
MM2S Strt Addr N
SG Engine
(Interrupt Coalescing )
40 ページの図 2-21 は、 AXI VDMA の代表的なシ ス テム アーキテ クチャです。
MM2S
FSync
MM2S
Gen-Lock
MM2S Line
Bufffer Status
AXI MM2S
Stream
S2MM Line
Bufffer Status
AXI S2MM
Stream
S2MM
FSync
S2MM
Gen-Lock
AXI リファレンス ガイド japan.xilinx.com 39
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Line
Buffer
Line
Buffer
:
MM2S Frame Size
MM2S Stride
MM2S Strt Addr 0
:
MM2S Strt Addr N
MM2S Frame Size
MM2S Stride
MM2S Strt Addr 0
:
MM2S Strt Addr N
MM2S Frame Size
MM2S Stride
MM2S Strt Addr 0
:
MM2S Strt Addr N
m_axis_mm2s_aresetn
s_axis_s2mm_aresetn
x12054

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
X-Ref Target - Figure 2-21
AXI VDMA の概要
図 2-21 : AXI VDMA およびビデオ IP の代表的使用例
AXI VDMA エンジンは、 システム メモリ と AXI4-Stream タイプのターゲット ペリフェラルの間の
高性能 DMA 機能を提供し ます。 ま た、 ス キ ャ ッ ター ギャザー (SG) 機能も備え、 CPU は転送の制御
および実行に伴 う 負荷をハー ド ウ ェ ア オー ト メ ーシ ョ ンにオフ ロード でき ます。 AXI VDMA および
SG エンジンは、AXI DataMover ヘルパー コアを中心に構築されています。このコアは、AXI4-Stream
とメモリマップ方式の AXI4 バスの間で基本的なブ リ ッ ジング要素 と し て機能し ます。
AXI VDMA には、 最大 16 フレーム バッファーの循環フレーム バッファー アクセス機能があり、
ビデオ フ レームの一部ま たは全体を転送する ツールを提供し ます。
また、 同じビデオ フレーム データ を繰 り 返し転送する、 フ レームの 「保留」 機能も備えています。
VDMA は独立し たフ レーム同期機能および独立し た AXI クロックを持ち、各チャネルを異なるフ
レーム レートおよび異なるピクセル レー ト で動作 さ せる こ と がで き ます。2 つの独立し て動作する
AXI VDMA チャネル間の同期を保つため、オプシ ョ ンと して Gen-Lock 同期機能も使用で き ます。
Gen-Lock を使用する と、 1 つ以上の AXI VDMA マスターに、 AXI VDMA ス レーブを自動的に
同期させる こ と がで き ます。 こ の機能に よ って、 ス レーブではマス ター と は異な る フ レーム バッ
フ ァー空間に よ る動作が可能にな り ます。 こ のモー ド では、 ス レーブ チャ ネルがフ レーム を自動的
にスキップするか、 繰り返します。 いずれのチャネルを Gen-Lock スレーブまたは Gen-Lock マス
ターに設定してもかまいません。
ビデオ データ を転送する場合、 AXI4-Stream ポー ト は、 8 ビッ トから最大 256 ビッ ト幅に設定で
きます。AXI4-Stream ポー ト の幅が、 関連する メ モ リ マ ッ プ方式の AXI4 ポー ト よ り も狭いコ ン
フィギュレーションでは、AXI VDMA がデータのア ッ プサイ ジング またはダウ ンサイ ジングを実
行し、 メ モ リ マ ッ プ方式イ ン ターフ ェ イ ス側のバース ト にバス幅全体を使用で き る よ う に し ます。
40 japan.xilinx.com AXI リファレンス ガイド
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表 2-3 : AXI VDMA インターフェイス
VDMA の AXI4 インターフェイス
ザイ リンクス AXI インフラストラクチャ IP
表 2-3 は、AXI VDMA 機能で使用される 6 つの AXI4 インターフェ イ スについてま とめたものです。
インターフェイス AXI の種類 データ幅 内容
制御 AXI4-Lite スレーブ 32 AXI VDMA の内部レ ジ ス タ にア ク セス し ます。 通常
は、 シ ス テム プロセッサが AXI VDMA の動作を制御
および監視する ために使用し ます。
スキャッター
ギャザー
AXI4 マスター 32 AXI VDMA がシステム メモリから DMA 転送デ ィ ス
ク リ プ ターを読み出す と き に使用する、 メ モ リ マ ッ プ
方式の AXI4 マスター インターフェイスです。 フェッ
チされたスキャッター ギャザー ディスク リプターは、
ビデオ転送に関する内部パ ラ メ ーターを設定し ます。
データ MM 読み出し AXI4 読み出し マス ター 32、 64、
128、 256
データ MM 書き込み AXI4 書き込みマスター 32、 64、
128、 256
データ ス トリーム
出力
データ ス トリーム
入力
AXI4-Stream マスター 8、 16、 32、
64、 128、
256
AXI4-Stream スレーブ 8、 16、 32、
64、 128、
256
DMA のメモリマップ方式インターフェイス側から、メ
イン ス ト リ ーム出力側へのデータ転送動作時に、 ペイ
ロード データ を転送し ます。
DMA のデータ ストリーム入力インターフェイス側か
ら、DMA のメモリマップ方式インターフェイス側への
データ転送動作時に、ペイ ロー ド データ を転送し ます。
データ MM 読み出し イ ン ターフ ェ イ スによ って読み出
されたデータを、 AXI4-Stream プロ ト コルを使用して
宛先の受信 IP に転送し ます。
AXI4-Stream プ ロ ト コルを使用し て ソース IP から
データ を受信し ます。受信し たデータは、データ MM 書
き込みインターフェイスを介して、 メモリマップ方式
のシ ス テムに転送し ます。
メモリ制御 IP およびメモリ インターフェイス ジェネレーター
IP カタログには、 2 つの DDRx (SDRAM) AXI メモリ コント ローラーがあります。
Virtex-6 と Spartan-6 デバイ スでは メ モ リ 制御 メ カニズムが原理的に異な る ため、 メ モ リ 制御記述
も必然的にデバ イ ス固有の も のにな り ます (Virtex-6 はファブ リ ッ ク ベースの コ ン ト ローラーを使
用しているのに対し、 Spartan-6 はオンチップの メ モ リ 制御ブロ ッ ク (MCB) を搭載)。 この後は、
Virtex-6 および Spartan-6 デバイ スによ る AXI メ モ リ 制御について説明し ます。
Virtex-6 および Spartan-6 のメモリ コント ローラーは、2 つの異な る ソ フ ト ウ ェア パッケージ内で
使用で き ます。
• EDK では、メ モ リ コント ローラー コアの axi_v6_ddrx または axi_s6_ddrx を使用し ます。
• CORE Generator インターフェイスの場合は、 メモリ インターフェイス ジェネレーター
(MIG) ツールを使用し ます。
下位の HDL コードは、 ラ ッパーが異なる以外は 2 つのパッ ケージで同じです。
AXI4 イ ン ターフ ェ イ スの柔軟性か ら、 いずれの タ イ プの コ ン ト ローラーを使用し た場合で も適合
は容易です。
AXI リファレンス ガイド japan.xilinx.com 41
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第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
X-Ref Target - Figure 2-22
Virtex-6
AXI4 Master
Virtex-6 メモリ コント ローラー ソ リューションは、メモリ インターフェイス ジェネレーター (MIG)
ツールでサポー ト しており、 オプシ ョ ンで AXI4 インターフェイスを指定して更新できます。
このソ リ ューションは EDK から、 AXI4 専用イ ン ターフ ェ イ ス を axi_v6_ddrx メモリ コント
ローラー と 指定し て も使用で き ます。
axi_v6_ddrx メモリ コ ン ト ローラーは、 ハー ド ウ ェ ア記述言語 (HDL) のロジッ ク、 GUI 共に同
じものを使用しますが、XPS による EDK プロセッサのサポート用にパッケージ化されています。
Virtex-6 メモリ コント ローラーは、AXI4-to-UI ブリッジ (AXI4 からユーザー インターフェイスへ
のブ リ ッ ジ) を使用して AXI4 スレーブ インターフェイス (SI) に適合させます。AXI4-to-UI ブリッ
ジは、AXI4 スレーブ トランザクションを、MIG Virtex-6 UI プ ロ ト コルに変換し ます。 こ れに よ っ
て、 従来の Virtex-6 メモリ ソ リューションと同じオプションが使用できるようになります。
AXI4 の最適データ幅は UI データ幅 と 同じ で、メ モ リ データ幅の 4 倍です。AXI4 メモリ インター
フェイスのデータ幅は、UI イ ン ターフ ェ イ ス よ り も狭 く する こ と ができ ますが、 このよ う にする こ
と は推奨し ていません。 幅変換のサポー ト に、 エ リ アが大き く タ イ ミ ン グや性能の劣る コ アが使用
さ れる可能性があ る ためです。
AXI4 インターフェイスは、 AXI4 の各トランザクションをよりストライドの短い、 メモリのサイ
ズに合った ト ランザクシ ョ ンに分割する こ とで、 UI へとマッピングします。 さらに Virtex-6 メモ
リ コント ローラーがバンク/行を管理する こ と で、 メ モ リ 使用率が向上し ます。
図 2-22 は、AXI4 インターフェイスを使用した Virtex-6 メモリ ソ リューションのブロック図です。
AXI4
Interface
AXI4 Slave
Interface
Block
Spartan-6 のメモリ制御ブロック
axi_v6_ddrx (EDK) or memc_ui_top (COREGen) top level
UI
Interface
User
Interface
bllock
Native
Interface
Virtex-6
Memory
Controller
図 2-22 : Virtex-6 メ モ リ 制御のブロ ッ ク図
Spartan-6 デバイ スは、 こ のデバイ ス固有の、 ハー ド ウ ェ アに よ る メ モ リ 制御ブ ロ ッ ク (MCB) プリ
ミティブを使用します。Spartan-6 MCB ソ リューションは、メモリマップ方式の AXI4 スレーブ イ
ンターフェイス (SI) に適合し ます。
Spartan-6 アーキテ ク チ ャ の外部 メ モ リ に対する AXI4 ト ラ ンザ ク シ ョ ン を処理する には、 MCB
ユーザー イ ン ターフ ェ イ スへの変換ブ リ ッ ジが必要です。
これら 2 つのイ ン ターフ ェ イ スが類似し ている こ と から、AXI4 の SI を軽量に設定する こ と がで き
ます。 それには、 データ幅の狭いバース ト を発行せず、 かつ設定対象の MCB インターフェイスと
同じネイティブ データ幅を持つマ ス ターに接続し ます。
AXI4 ブリッジには、次のような特徴があります。
DDR2 /
DDR3 PHY
DDR2 / DDR3
• 16 ビー ト 以下の転送の場合は、 AXI4 のインク リ メンタル (INCR) コマンドを MCB のコマン
ドに 1 対 1 で変換し ます。
42 japan.xilinx.com AXI リファレンス ガイド
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DFI
DDR2 or
DDR3
SDRAM
external

X-Ref Target - Figure 2-23
ザイ リンクス AXI インフラストラクチャ IP
• 16 ビー ト を超える AXI4 転送は、 最大 16 ビー ト の ト ランザクシ ョ ンに分割して MCB プロ ト
コルに よ って送信し ます。
これによって、 マルチポート システムにおける性能とレイテンシのバランスを取るこ とができま
す。 AXI4 の WRAP コマンドは、MCB イ ン ターフ ェ イ ス上でラ ッ プ処理でき る よ う に 2 つの MCB
トランザクションに分割されます。MCB インターフェイスは WRAP をネイティブ コマンド と して
サポー ト していないためです。
axi_s6_ddrx コアと CORE Generator による Spartan-6 AXI MIG コアは、最大 6 ポー ト (MCB ポー
ト コンフィギュレーションによって異なる) を用いた 32、 64、 128 ビッ ト幅のインターフェイスな
ど、MCB のネイテ ィ ブ ポー ト コ ン フ ィ ギ ュ レーシ ョ ン をすべてサポー ト し ます。図 2-23 は、AXI
Spartan-6 メモリ ソ リューションのブロック図です。
AXI4 Master
AXI4 Master
AXI4 Master
AXI4 Slave
Interface 0
AXI4 Slave
Interface 1
AXI4 Slave
Interface 5
axi_s6_ddrx or mcb_ui_top
mcb_raw_wrapper
図 2-23 : Spartan-6 メモリ ソリューションのブロック図
メモリ制御の詳細は、 メモリ ソ リューションのウェブサイト
http://japan.xilinx.com/products/design_resources/mem_corner の資料を参照し て く だ さ い。
AXI リファレンス ガイド japan.xilinx.com 43
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Port 0
Port 1
Port 5
MCB
MCB Soft Calibration Logic
fpga boundary
LPDDR/
DDR/
DDR2/
DDR3
SDRAM
X12046

第 2 章 : ザイ リンクスのツールおよび IP による AXI のサポー ト
44 japan.xilinx.com AXI リファレンス ガイド
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第 3 章
ザイ リンクス FPGA に導入された AXI 機能
この章では、AXI 規格の各機能がザ イ リ ン ク ス ® の IP に具体的にどの よ う に利用 さ れてい る かにつ
いて説明し、 IP 設計者が AXI 関連の さ ま ざ ま なデザ イ ンや統合手法を自在に選択でき る よ う にす
る こ と を目的 と し ています。
メモリマップ方式 IP の機能の導入とサポー ト
ザイ リ ンクスは、 AXI4 および AXI4-Lite に基づ く 豊富な機能の イ ンプ リ メ ンテーシ ョ ン と サポー
ト を進めて き ま し た。 これらの機能は、 ザイ リ ン ク スの開発チーム、 ユーザー、 サー ド パーテ ィ の
パー ト ナーな どが作成し た メ モ リ マ ッ プ方式 IP 間の相互運用を容易に し ます。
表 3-1 は、 ザイ リ ン ク スが導入し た AXI4 および AXI4-Lite の主要機能、 ザ イ リ ン ク ス IP がイン
プリ メントした AXI4 仕様 と それに対する サポー ト レベルについてま とめたものです。
表 3-1 : ザイ リンクスによる AXI4 および AXI4-Lite 機能の導入とサポー ト 状況
AXI の機能 ザイ リンクス IP のサポー ト
READY/VALID
ハン ドシェ イ ク
AXI プロ ト コルによって規定された READY/VALID ハン ド シ ェ イ ク に よ る順方向、逆方向の完全
フ ロー制御です。
転送長 メモリマップ方式 AXI4 のバース ト 長 :
• インク リ メンタル バース ト の場合 1 ~ 256 ビー ト
• ラップ バース ト の場合 1 ~ 16 ビー ト
ザイ リ ンクス IP では固定バース ト を使用しないで く ださい。
固定バース ト に よ ってハン ド シ ェ イ ク レベルのプロ ト コル違反が発生するわけではあ り ません
が、 こ の動作は未定義であ り 、 イ ン ク リ メ ン タル バース ト に置き換え ら れる場合があ り ます。
転送サ イ ズ/データ幅 IP のネイテ ィ ブ データ幅は、 32、 64、 128、 256 ビッ トのいずれかに定義できます。
ただし、 AXI4-Lite でサポー ト さ れるデータ幅は 32 ビッ トのみです。
幅の狭い AXI4 バース ト にも対応し ていますが、推奨でき ません。狭いバース ト はシステム性能
を劣化 させ、 シ ス テム規模を増大 させる恐れがあ る ためです。
幅が異な るザイ リ ン ク ス IP 間で通信する必要があ る場合、 AXI インターコネク トがデータ幅変
換の機能を提供し ます。
読み出し/書き込み専用 読み出し/書き込み、 読み出し専用、 書き込み専用の イ ン ターフ ェ イ ス を使用で き ます。
AXI インターコネク トをはじめとする多くの IP では、 イ ン ターフ ェ イ ス を読み出し専用ま たは
書き込み専用に設定する と 、 こ れに合わせて ロ ジ ッ ク が最適化 さ れます。
AXI リファレンス ガイド japan.xilinx.com 45
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第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
表 3-1 : ザイ リンクスによる AXI4 および AXI4-Lite 機能の導入とサポー ト 状況 (続き)
AXI の機能 ザイ リンクス IP のサポー ト
AXI3 vs. AXI4 本来は AXI4 をサポートするよ う設計されています。 AXI3 と の相互運用が必要な場合は、 AXI
インターコネク トに必要な変換ロジックがインプリ メント されているため、 これを使用して
AXI3 と AXI4 デバイ ス を接続でき ます。
ただし、AXI3 の書き込みイ ン ター リ ーブ機能はサポー ト し ていません。ザイ リ ン ク ス IP では使
用しないでください。
メモ : この機能は、 AXI4 仕様になって削除 さ れま し た。
ロック/排他的ア ク セ ス ロ ッ ク さ れた転送には対応し ていません。
ザイ リ ンクス インフラスト ラクチャ IP は、シ ス テム内のあ ら ゆ る場所に排他的ア ク セス トラン
ザクショ ンを転送できますが、 ザイ リンクス IP 側では排他的ア ク セス機能をサポー ト し ていま
せん。 こ のため、 排他的ア ク セス要求に対する応答には、 すべて 「OK」 が返されます。
保護/キャッシュ ビッ ト インフラスト ラクチャ IP は、 シ ス テム内のあ ら ゆ る場所に保護ビ ッ ト およびキ ャ ッ シ ュ ビッ ト
を転送でき ますが、 通常のエン ド ポイ ン ト IP は動的保護ま たはキ ャ ッ シ ュ ビッ トをサポートし
ていません。
サービ ス品質 (QoS)
ビッ ト
• 保護ビ ッ ト は、 常時セキ ュ アな ト ラ ンザ ク シ ョ ン タ イ プを意味する定数 000 に固定し て く だ
さい。
• キャッシュ ビッ トは通常 0011 に固定し ます。 この値は、 バッ フ ァ リ ングおよび変更が可能
なトランザクションであることを示します。
こ の よ う に設定する と 、 シ ス テム を通過する ト ラ ンザ ク シ ョ ン を イ ン フ ラ ス ト ラ ク チャ IP が転
送および変更する際に高い柔軟性が得られ、 性能が向上し ます。
インフラスト ラクチャ IP は QoS ビ ッ ト をシステム内のあ らゆる場所に転送でき ますが、 エンド
ポイント IP は、 通常 QoS ビ ッ ト を無視し ます。
REGION ビッ ト ザイ リ ンクス AXI インターコネク トは、 そのアドレスマップ定義に規定された、 デコーダーの
ベース/上限ア ド レ スに基づいて REGION ビ ッ ト を生成し ます。
レジスタ スライスなどのザイリンクス インフラスト ラクチャ IP は REGION ビッ トをシステム
全体に転送し ます。
複数のア ド レ ス範囲に対応し た一部のエン ド ポ イ ン ト スレーブ IP は、ア ド レ ス デコーダーが冗
長になる こ と を防ぐために REGION ビ ッ ト を使用する場合があ り ます。
AXI マスター エンドポイン ト IP は REGION ビ ッ ト を生成し ません。
ユーザー ビッ ト インフラスト ラクチャ IP はシステム内のあらゆる場所にユーザー ビ ッ ト を転送し ますが、 エン
ドポイント IP は通常これら を無視し ます。
相互運用性の問題が懸念 さ れる ため、 汎用 IP ではユーザー ビットの使用を推奨しません。
ただし、システム内にユーザー ビ ッ ト を転送する機能は、 ト ラ ンザ ク シ ョ ン ご と に補助的なサ イ
ド バン ド 信号を必要 と する、特殊用途のカ ス タ ム シ ス テム を構築する場合に役立ち ます。た と え
ば、 パ リ テ ィ ま たはデバ ッ グ情報を転送する ためにユーザー ビ ッ ト を使用で き ます。
リセット ザイ リ ンクス IP は通常、 リ セ ッ ト か ら 8 サ イ ク ル以内にすべての VALID 出力をデ ィ アサー ト
します。 リセッ ト パルス幅の要件は 16 サ イ ク ル以上です。
低消費電力
インターフェイス
最も遅い AXI クロックの 16 サイクルの間 AXI の ARESETN をアサート状態に保てば、 ザイ リ
ンクス IP のリセット パルス幅 と し ては通常十分です。
サポー ト されていません。 AXI のオプシ ョ ンであ る低消費電力イ ン ターフ ェ イ ス、 CSYSREQ、
CSYSACK、 CACTIVE は IP インターフェイスに含まれません。
46 japan.xilinx.com AXI リファレンス ガイド
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AXI4-Stream の導入とサポー ト
AXI4-Stream 信号
AXI4-Stream の導入とサポー ト
相互運用を容易にする ために、ス ト リ ー ミ ン グ インターフェイスを必要とするザイ リンクス IP は、
AXI4-Stream プ ロ ト コルのサブセ ッ ト に厳密に従っています。
表 3-2 に、 AXI4-Stream の信号、 使用条件、 使用上の注意を示し ます。
表 3-2 : AXI4-Stream の信号
信号 使用条件 注意事項
TVALID 必須
TREADY オプシ ョ ン TREADY の使用は任意ですが、 強 く 推奨し ます。
TDATA オプシ ョ ン
TSTRB オプシ ョ ン 通常、エン ド ポ イ ン ト IP では使用さ れませんが、スパース ス トリー
ム信号で使用可能です。 メ モ : 残 り のパケ ッ ト を示すには、 TSTRB
ではな く TKEEP を使用し ます。
TKEEP 未使用 ヌル バイ ト は残 り のパケ ッ ト を示すためにのみ使用し ます。先頭ま
TLAST オプシ ョ ン
AXI4-Stream 内の数値デー タ
たは途中のヌル バイ トは通常サポート されません。
TID オプシ ョ ン 通常、エン ド ポ イ ン ト IP では使用 さ れませんが、 イ ン フ ラ ス ト ラ ク
チャ IP では使用可能です。
TDEST オプシ ョ ン 通常、エン ド ポ イ ン ト IP では使用 さ れませんが、 イ ン フ ラ ス ト ラ ク
TUSER オプシ ョ ン
チャ IP では使用可能です。
AXI4-Stream チャ ネルは、 マス ターか ら ス レーブにデータ を転送する手段 と し て使用し ます。 相互
運用性を確保する ため、データ ビ ッ ト の解釈方法がマ ス ター と ス レーブで正し く 一致し てい る必要
があ り ます。
ザイ リ ンクス IP では、 サンプ リ ン グ さ れた物理量を表す数値データ (例 : ビデオのピ クセル デー
タ、 音声データ、 信号処理データ など) の転送にス ト リ ー ミ ング イ ン ターフ ェ イ ス を しばしば使用
し ます。 相互運用に対応する には、 数値データ の一貫し た解釈方法が必要です。
ザイ リ ンクス IP 内の数値データ ス ト リ ームは、 論理および物理の 2 つのレベルで定義されます。
情報を実質的にデータ構造 と し て転送で き る DSP アプ リ ケーシ ョ ンでは、 これらの定義を把握す
る こ と が特に重要です。
• 論理レベル と は、 アプ リ ケーシ ョ ン固有のデータ構造の記述を指し ます。
• 物理レベルでは、 こ の論理に よ って規定 さ れたデータ を、 ビ ッ ト や下位の AXI4-Stream 信号
にどの よ う に対応付け る かを記述し ます。
論理レベルでは単純な値のベ ク ターに よ って数値データ を表現し ます。 個々の値はアプ リ ケーシ ョ
ンに応じ て実数ま たは複素数の形を取 り ます。 ベ ク ターの要素数も、 値 と 同様にアプ リ ケーシ ョ ン
固有です。
AXI リファレンス ガイド japan.xilinx.com 47
UG761 (v13.1) 2011 年 3 月 7 日

第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
物理レベルでは、 論理レベルで規定さ れたデータ を イ ン ターフ ェ イ スの物理ワ イ ヤにマ ッ プする必
要があ り ます。 論理値は、 ビ ッ ト 幅 N の基本単位に よ って表し ます。 N はアプ リ ケーシ ョ ン固有の
値です。 通常は、 次の よ う に規定さ れます。
• N ビ ッ ト は、 固定小数点型の値 と し て解釈 さ れますが、 浮動小数点型の値も使用で き ます。
• 実数の値は、 1 つの基本単位に よ って表さ れます。
• 複素数の値は、 基本単位の対 と し て表 さ れ、 実数成分の後ろに虚数成分が続き ます。
相互運用を容易にする ために、 ス ト リ ーム内の論理値は、 すべて同じ ビ ッ ト 幅の基本単位に よ って
表現し ます。
AXI4-Stream の信号 TDATA に対応付け る前に、 各基本単位の N ビ ッ ト には幅がバイ ト 単位にな る
ようにパディング ビ ッ ト を付加し ます。 例 :
• N=12 の基本単位は、 16 ビッ トの値として TDATA に格納されます。
• N=20 の基本単位は、 24 ビッ トの値として TDATA に格納されます。
こ の よ う にする こ と で メ モ リ に基づ く シ ス テム と の イ ン ターフ ェ イ スが簡素化 さ れる と 共に、 ア ッ
プサイジングやダウンサイジングを行 う AXI インターコネク トなどの AXI インフラスト ラクチャ
IP を使用でき る よ う にな り ます。
通常、 パデ ィ ン グ用の追加ビ ッ ト はス レーブへの入力時に無視 さ れる ため、 余分な リ ソースは使用
せず、 バ ッ ク エン ド ツールに よ って削除さ れます。 診断を簡素化する ために、 マス ターは未使用
ビッ トを次のように駆動します。
• 符号な し の値は、 ゼ ロ拡張し ます (未使用ビ ッ ト をゼ ロ に し ます)。
• 符号付き の値は、 符号拡張し ます (未使用ビ ッ ト を符号ビ ッ ト と 同じ値に し ます)。
TDATA の幅に よ っては、 複数の基本単位を同じ サ イ ク ル内に並列で転送で き ます。 た と えば、 基本
単位が 16 ビッ トで TDATA 信号幅が 64 ビ ッ ト の場合、 4 つの基本単位 (4 つのス カ ラー値または
2 つの複素数の値) を並列で転送で き ます。論理ベ ク ターを構成する基本単位は、はじめに空間的に
(1 つの TDATA の幅方向)、 続いて時間的 (連続する各 TDATA 転送) に対応付け られます。
フ ィ ール ド幅の合計がバイ ト の整数倍にな ら ない複数のデータ サブフ ィールド を連結する操作を、
バイ ト 境界への位置合わせの前後のいずれに実行すべき かは、 通常、 情報のア ト ミ ッ ク 性を考慮し
て決定し ます。 ア ト ミ ッ クな情報とは、 それだけで解釈が可能なデータ を意味し ます。 一方、 ア ト
ミ ッ ク ではない情報 と は、 データ解釈を目的 と し た場合に不完全な も のを指し ます。
た と えば、 ア ト ミ ッ ク なデータ には、 浮動小数点数の情報ビ ッ ト がすべて含まれます。 し か し、 浮
動小数点数の指数ビ ッ ト だけではア ト ミ ッ ク なデータ と は言え ません。 通常 TDATA に情報を格納
する場合、 データ の非ア ト ミ ッ ク ビッ トに対しては、(データ幅にかかわらず) ア ト ミ ッ ク な単位が
完成する まで連結操作を続け ます。 ア ト ミ ッ ク な単位が完成し た時点で、 必要であればパデ ィ ン グ
ビ ッ ト を加えてバイ ト 境界に揃え ます。
48 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

実数ス カ ラー データの例
AXI4-Stream の導入とサポー ト
スカラー値のス ト リームの場合、 オプションの TLAST 信号には 2 つの使用方法があ り ます。 いず
れ も、 等し く 有効な方法です。 例を挙げて説明し ます。
次の表に示す特性を持った数値データ のス ト リ ーム を考え ます。
論理タ イ プ 符号な し実数
論理ベ ク ター長 1 (たとえば、 スカラー値)
物理基本単位 12 ビ ッ ト 固定小数点
物理基本単位格納幅 16 ビッ ト
物理 TDATA 幅 16 ビッ ト
こ のデータは、 図 3-1 に示すよ う な AXI4-Stream として表されます。
X-Ref Target - Figure 3-1
図 3-1 : AXI4-Stream による実数スカラー (符号な し) データの例
ス カ ラー値は、ま った く パケ ッ ト 化 さ れていないデータ と 見なす こ と がで き ます。 こ の場合、TLAST
はアクテ ィブ Low に駆動し てかまいません (TLAST A)。また TLAST はオプシ ョ ン信号であるため、
チャ ネルか ら完全に削除する こ と も で き ます。
AXI リファレンス ガイド japan.xilinx.com 49
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第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
一方、 ス カ ラー値を長さ 1 のベ ク ターであ る と 見なす こ と も で き ます。 こ の場合は、 TLAST をアク
ティブ High に駆動する必要があ り ます (TLAST B )。符号なしであるため、使用しないパディング
ビッ トは 0 に駆動されています (ゼロ拡張)。
一方、 符号付き のデータ では、 図 3-2 に示すよ う に使用し ないパデ ィ ング ビッ トを符号ビッ ト と同
じ値で駆動します (符号拡張)。
X-Ref Target - Figure 3-2
TDATA[15] ... TDATA[12]
複素ス カ ラー データの例
図 3-2 : 符号付きス カ ラー値 (符号拡張) の例
次の表に示す特性を持った数値データ のス ト リ ーム を考え ます。
論理タ イ プ 符号付き複素数
論理ベ ク ター長 1 (たとえば、 スカラー値)
物理基本単位 12 ビ ッ ト 固定小数点
物理基本単位格納幅 16 ビッ ト
物理 TDATA 幅 16 ビッ ト
こ のデータは、 図 3-3 に示すよ う な AXI4-Stream として表されます。
X-Ref Target - Figure 3-3
図 3-3 : AXI4-Stream による複素スカラー データの例
図の re(X) および im(X) は、 それぞれ X の実数成分 と 虚数成分を表し ます。
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AXI4-Stream の導入とサポー ト
メモ : 図を見やす く する ために、 符号拡張し た TDATA[15:12] は省略し てあ り ます。 複素数の値は、
2 クロック サイクルごとに 1 つ転送さ れます。
TDATA 信号の幅が 32 ビ ッ ト のチャ ネルで も同じデータ を転送で き ます。 こ の場合、 バス幅が広い
ことから、図 3-4 に示すよ う に、 1 クロック サイクルごとに 1 つの複素数の値を転送で き ます。
X-Ref Target - Figure 3-4
上の 2 つの図に示し た同じデータ の異な る表現方法 (直列および並列) は、シ ス テム固有の要件に合
わせてデータ の表現を調整で き る こ と を意味し ています。 こ れら 2 つの表現方法は、 た と えば次の
ように使い分けます。
• 高速フー リ エ変換 (FFT) などの高スループ ッ ト の処理エンジンでは、 並列の表現が望ま しいで
しょう。
• MAC ベースの有限イ ンパルス応答 (FIR) の場合は、 時分割多重化 (TDM) によるデータ パス
共有が可能な直列表現が適し ています。
表現方法が異な る サブシ ス テム間の相互運用性を得る には、 変換の メ カニズムが必要にな り ます。
こ の場合、 表現方法は標準の AXI インフラスト ラクチャ IP に よ って簡単に変換がで き る も のを選
択します。
• 直列形式か ら並列形式への変換には AXI4-Stream ベースのア ッ プサ イ ザーを使用し ます。
• 並列形式か ら直列形式への変換には AXI4-Stream ベースのダ ウ ンサ イ ザーを使用し ます。
ベクター データの例
図 3-4 : 32 ビット幅の TDATA 信号によ る複素ス カ ラー値転送の例
次の表に示す特性を持った数値データ のス ト リ ーム を考え ます。
論理タ イ プ 符号付き複素数
論理ベ ク ター長
物理基本単位 12 ビ ッ ト 固定小数点
物理基本単位格納幅 16 ビッ ト
物理 TDATA 幅 16 ビッ ト
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第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
X-Ref Target - Figure 3-5
X-Ref Target - Figure 3-6
AXI4-Stream に よ る表現方法を図 3-5 に示し ます。
図 3-5 : 数値ス ト リ ームの例
ス カ ラーの場合と同様に、同じデータ を 32 ビット幅の TDATA チャネルに送出できます (図 3-6 参照)。
図 3-6 : AXI4-Stream スカラーの例
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X-Ref Target - Figure 3-7
AXI4-Stream の導入とサポー ト
TDATA の幅が 64 ビッ トのチャネルでは、 並列度をさらに高めることができます (図 3-7 参照)。
TDATA の幅を 128 ビ ッ ト にする こ と で、 並列度を最大限に高めた例が図 3-8 です。
X-Ref Target - Figure 3-8
図 3-7 : 64 ビット幅 TDATA の例
スカラー データ に関し て こ こ までの図に示し た と お り 、 数値データ には複数の表現方法があ り 、 こ
れらはアプ リ ケーシ ョ ンに応じ て調整可能です。
同様に、 変換には AXI4-Stream のアップサイザーおよびダウンサイザーを使用できます。
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図 3-8 : 128 ビット幅 TDATA の例
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第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
パケ ッ ト と ヌル バイ ト
AXI4-Stream プロ ト コルでは、オプショ ンの TLAST 信号を使用し てパケ ッ ト の境界を指定でき ます。
多 く の場合、 こ の指定方法で十分です。 し か し、 原理的に TLAST 信号はデータ のサ イ ズ をパケ ッ
トの末尾で示すのに対し、多くの IP ではパケ ッ ト の先頭でサ イ ズが必要にな り ます。 こ の よ う に
パケ ッ ト サ イ ズを最初に指定する必要があ る場合、 IP は別の メ カニズムでパケ ッ ト サイズを知る
必要があ り ます。こ の こ と か ら、ス ト リ ー ミ ン グのス レーブ チャネルは次の 3 種類に分類で き ます。
• パケ ッ ト 境界の解釈を必要 と し ないス レーブ
スレーブ チャ ネルにパケ ッ ト 境界 と い う 概念がま った く 存在し ない場合、あ る いはコ アが実行
する処理動作がパケ ッ ト サ イ ズの影響を受けない場合があ り ます。 多 く の場合、 こ の種の IP
は、 入力か ら出力にデータ と 同じ レ イ テンシで TLAST を伝搬するパス スルー機能を備えてい
ます。
• パケ ッ ト 境界を識別する ために TLAST 信号を必要 と する ス レーブ
これらのスレーブ チャ ネルは本質的にパケ ッ ト 向けに設計さ れ、パケ ッ ト サ イ ズの指標 と し て
TLAST を使用で き ます。 た と えば、 巡回冗長検査 (CRC) コ アは、 データ転送 と 並行に CRC を
計算で き、 TLAST 信号を検出し た時点で CRC が正しいかど う かを検証でき ます。
• パケ ッ ト 境界を識別する ために TLAST 信号を必要 と し ないス レーブ
スレーブ チャネルの中には、必要なパケッ ト サ イ ズを内部的に予測で き る も のがあ り ます。た
とえば、FFT の入力パケ ッ ト サ イ ズは常に変換のサ イ ズ と 同じ です。 こ の よ う な場合、 TLAST
が示す情報は冗長 と な るばか り か、 パケ ッ ト のサ イ ズ判断に曖昧 さ を も た らす恐れがあ り ます
(例 : N ポイントの FFT に N-1 のサンプル パケッ ト が入力された場合など)。
こ の よ う な曖昧さ を排除する ため、 多 く のザ イ リ ン ク ス IP コアではスレーブ チャネルの
TLAST を無視し、明示的に得ら れる ほかのパケ ッ ト サ イ ズ情報を利用し ます。こ の場合、TLAST
の状態にかかわらず、AXI 転送の必要数が使用 さ れます。 こ の方法であれば、 TLAST をアサー
ト する タ イ ミ ン グ をマ ス ター と ス レーブで一致 させる必要も な く 、 ほ と んどの場合相互運用性
が大幅に向上し ます。
例として、 FIR に続き N ポイント FFT を実行する場合を考え ます。 FIR はス ト リーム ベース
のコアであり、N 回の転送ご と に TLAST を アサー ト し た ス ト リ ーム を生成する機能は、本来備
えていません。FFT が TLAST 入力を無視する よ う に設計 さ れていれば、 こ れは問題にな らず、
システムは期待どおりに機能します。ただし、FFT が TLAST を必要 と する場合は、必要な信号
を発生させる ために、 「再フ レー ミ ン グ」 のための中間的な コ アが必要にな り ます。
• パケ ッ ト 化さ れたデータ の場合、 残 り のパケ ッ ト を示すために TKEEP が必要な場合があ り ま
す。 TDATA の幅がストリームのアトミック サイズ (データ の最小粒度) よ り も広い場合、 デー
タ ビー ト 全体を埋めるに十分なデータ バイ ト数がないために、 パケッ トが残る可能性があり
ます。 ザイ リ ンクスのエン ドポイン ト IP がサポー ト する TKEEP の使用方法は、 残 り のパケ ッ
トを示すことのみです。ディアサートされた TKEEP ビッ ト (これらを AXI4-Stream プロ ト コ
ル v1.0 では 「ヌル バイ ト」 と呼びます) は TLAST がアサー ト さ れたデータ ビー ト 内にしか存
在し ません。 パケッ ト 化されていない連続ス ト リ ーム、 またはパケッ ト 化されていてもデータ
幅がそのデータ のア ト ミ ッ ク サイズ以下のスト リームでは TKEEP は不要です。 こ れは、 通常、
AXI4-Stream プロ ト コルに記載された 「アライ メン ト された連続スト リーム」 モデルに従って
います。
AXI4-Stream プ ロ ト コルは、 サ イ ズ変換後、 特に中途半端な長 さ のパケ ッ ト をア ッ プサ イ ジン
グした後にパケット長を保つためにヌル バイ ト を末尾にエン コー ド する場合の TKEEP の使用
方法を定義し ています。 こ の TKEEP 使用方法は、基本的にパケ ッ ト 末尾の後ろに残余バイ ト を
エン コー ド する と い う も のです。 こ れはデータ のア ト ミ ッ ク サイズを超えてパケット をアップ
サ イ ジン グ し た こ と に よ って生じ る、 意味のない情報です。
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AXI4-Stream の導入とサポー ト
ザイ リ ンクスの AXI マスター IP は転送末尾で TKEEP ビッ トすべてがディアサートされてい
るパケッ ト を生成しません。つま り、 このガイ ド ラインによって、ザイ リ ンクス IP はこのよ う
なパケ ッ ト の送信元にな る こ と はないため、 互換性 と スループ ッ ト が最大化さ れます。 TKEEP
ビッ トがディアサートされている場合は、同じデータ ビー ト 内で TLAST = 1 とすることで、パ
ケ ッ ト 内の最後のデータ バイ ト の位置を示す必要があ り ます。
ザイ リ ンクスの AXI スレーブ IP は、通常 TKEEP ビ ッ ト がすべてデ ィ アサー ト さ れた転送末尾
のパケッ トを受信できるようには設計されていません。 TKEEP 入力を備えた ス レーブ IP は、
TLAST がアサート された TKEEP のみをサンプ リ ング し て、パケ ッ ト の残 り のバイ ト を判断し
ます。 通常、 ザ イ リ ン ク ス IP を使用する シ ス テムでは、 ほかの IP が AXI4-Stream 仕様に記述
さ れた「ア ラ イ メ ン ト さ れた連続ス ト リ ーム」に準拠し て設計 さ れてい る ため、すべての TKEEP
ビッ トがディアサートされた末尾の転送は発生しません。
ザイ リ ンクス IP のシ ス テムに入力さ れるすべてのス ト リ ームは、入力時点で完全に満た さ れて
いなければな り ません (先頭ま たは途中にヌル バイ ト を含まない)。 これにより、どのようなサ
イ ズ変換を実行し て も、 TKEEP は残 り のパケ ッ ト に対するエン コー ド のみに使用され、 すべて
の TKEEP ビッ トがディアサートされたデータ ビー ト は発生し ません。
サイ ドバン ド信号
イベン ト
AXI4-Stream インターフェイス プロ ト コルでは、 TUSER バスを使用してサイ ドバンド信号を転送
できます。
相互運用性 と い う 観点か ら見る と 、 AXI4-Stream チャネル上で TUSER を使用する と 、 TDATA だけ
でな く TUSER に も マ ス ター と ス レーブで同じ解釈方法を使用する必要があ る ため課題が生じ ます。
通常、 ザ イ リ ン ク ス IP で TUSER フ ィ ール ド を使用する のは、 TDATA フ ィ ール ド のデータ を補強す
る ために有益であ り 、 かつ最終的には無視し て も よ い情報を追加する場合のみです。 TUSER を無視
する こ と で、 情報の一部が失われる可能性があ り ますが、 TDATA フィールドにはある情報が残され
ます。
たとえば、FFT コア インプリ メンテーションにおいて TDATA バスに適用するブロ ッ ク指数を
TUSER 出力に よ って示すこ と がで き ます。 こ の場合、 TUSER を無視する と 指数の倍率は失われま
すが、 TDATA には倍率をかけ る前の変換データ が含まれています。
イベン ト 信号 と は、 特定の状態 (た と えば、 入力パラ メ ーターが無効、 バッ フ ァーが空またはフル、
コ アが追加情報の待機中な ど) が存在する こ と を示すためにコ アが使用する、 単線の イ ン ターフ ェ
イ スです。 イベン ト 信号は特定の状態が存在する間アサー ト さ れ、 状態が解消 さ れた時点でデ ィ ア
サー ト さ れ、 ラ ッ チは さ れません。 使用する コ ア、 およびそのシ ス テム内での使用方法に応じ て、
アサー ト さ れる イベン ト はエ ラー、 警告、 情報な ど を表し ます。 イベン ト 信号は、 オプシ ョ ンの信
号を含まない VALID 信号のみの AXI4-Stream チャネルと見なすこ とができます。 あるいは OOB
(Out-Of-Band) 情報であると考え、汎用フラグ、割り込み、ステータス信号のように扱うこともで
きます。
イベン ト 信号には、 次の よ う に さ ま ざ ま な使用方法が考え られます。
• 無視する
明示的に述べられていない限 り 、 シ ス テムはいずれの イベン ト 条件も無視で き ます。
通常、 イベン ト がアサー ト さ れてい る間も、 あ る程度の性能劣化の可能性はあ る も のの コ アは
動作を続け ます。
AXI リファレンス ガイド japan.xilinx.com 55
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第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
• 割 り 込みま たは GPIO と し て使用する
適切な割 り 込みコ ン ト ローラーま たは汎用 I/O コン ト ローラーを介してイベン ト 信号をプロ
セ ッ サに接続し ます。 入力 さ れた イベン ト に対し て、 シ ス テム ソフトウェアは必要に応じて自
由に応答で き ます。
• シ ミ ュ レーシ ョ ン診断に使用する
イベン トは、ハード ウェア シ ミ ュ レーシ ョ ン時に役に立つ場合があ り ます。イベン ト に よ って、
マス ター と ス レーブ間の相互運用性の問題点を明ら かに し た り 、 サブシ ス テム間の対話におけ
る解釈の誤り を示したりできます。
• ハー ド ウ ェ ア診断に使用する
イベン ト は、ハー ド ウ ェ ア診断時に も役立つ場合があ り ます。イベン ト 信号を診断 LED または
テス ト ポイントに配線したり、 ChipScopeｪ Pro Analyzer に接続し た り でき ます。
シ ス テムが、 開発か ら統合を経て リ リ ースに移行する と 共に動作に対する信頼性が高ま り 、 こ れに
合わせて イベン ト の必要性は低 く な る と 思われます。
た と えば、 開発時のシ ミ ュ レーシ ョ ンでは、 イベン ト を積極的に監視し、 シ ステムが期待どお り 動作
しているこ とを確認します。 ハード ウェア統合に移行してからは、 予想外の動作を示したと きのみイ
ベン ト を監視し ます。 完全にテ ス ト 済みのシ ステムでは、 イベン ト を無視し て も問題あ り ません。
イベン ト 信号は、その記述する状態を コ アが検出し た時点でアサー ト さ れる こ と に注意が必要です。
つま り 、 コ ア内部のレ イ テンシやバ ッ フ ァ リ ン グの方法に よ っては、 イベン ト を発生 させる入力か
ら不確定の時間の経過後に、 イベン ト 信号がアサー ト さ れる場合があ る と い う こ と です。
TLAST イベン ト
スレーブ チャネルの中には、 パケッ ト境界を示す TLAST 信号を必要 と し ない も のがあ り ます。 こ
のよ うな場合、 入力される TLAST と 、 内部のパケ ッ ト 境界の概念の不一致を示す 2 つのイベン ト
があ り ます。
• TLAST 欠落 : コアの予想に反して TLAST がアサー ト されない状況です。
• 予期せぬ TLAST : コアの予想に反して TLAST がアサー ト さ れる状況です。
これら の イベン ト で問題が発生する可能性があ るかど う かはシ ス テム デザイ ンによ って異な り ます。
例として、 CPU のコプロセッサと して FFT コアを使用する場合を考えます。 このシステムでは、
パケ ッ ト 形式の DMA エンジンに よ ってデータ がコ アにス ト リ ーム転送さ れます。
DMA エンジンは、 指定さ れた長さ の連続し た メ モ リ 領域を FFT コ アに送信し、 パケ ッ ト の末尾で
適切に TLAST を アサー ト する よ う に設定で き ます。 シ ス テム ソフトウェアは、 このコプロセッサ
を次に示すい く つかの方法で使用でき ます。
• 単独変換
最も単純な動作モー ド では、 FFT コアと DMA エンジンをロ ッ ク ステップ方式で動作させま
す。FFT コアが N ポ イ ン ト 変換を実行する よ う に設定さ れてい る場合、DMA エンジンは N 個
の複素数サンプルか ら な るパケ ッ ト を送信する よ う に設定する必要があ り ます。
ソ フ ト ウ ェ ア ま たはハー ド ウ ェ アのバグに よ って こ の関係が崩れた場合、 FFT コアは TLAST
の不一致を検出し て、 該当する イベン ト をアサー ト し ます。 こ の場合の イベン ト はエ ラー状態
を示し ます。
56 japan.xilinx.com AXI リファレンス ガイド
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• グループ変換
DSP とワイヤレス IP AXI 機能の導入
通常、 DMA エンジンに よ って転送さ れる 1 パケ ッ ト ご と に、 開始ア ド レ ス、 転送長、 フ ラ グ
を含むデ ィ ス ク リ プ ターが必要です。 こ の よ う なデ ィ ス ク リ プ ターを生成し てエンジンに送信
する動作はホス ト CPU の負荷にな り ます。 変換サ イ ズが短 く 、 変換回数が多 く な る と 、 こ の
デ ィ ス ク リ プ ター管理のオーバーヘ ッ ド が、 FFT コアに CPU 処理をオフ ロー ド する メ リ ッ ト
を上回る可能性があ り ます。
こ の課題に対する解決策の 1 つが、複数の変換を 1 つの DMA 動作にグループ化する方法です。
たとえば、FFT コアを 32 ポ イ ン ト 変換用に コ ン フ ィ ギ ュ レーシ ョ ン し てい る場合、CPU は 64
回の変換を 1 回の DMA 動作にま と め る こ と がで き ます。DMA エンジンは、64 回の変換に必
要なデータ を含む長さ 2048 のサンプル パケッ ト を 1 つのみ生成し ます。 し か し、 DMA エン
ジンが送信するパケ ッ ト は こ の 1 つのみであ る ため、TLAST が適切にアサー ト されるのは最後
の変換に対するデータ のみにな り ます。 し たがって、 グループ化 さ れた転送では、 FFT コアが
63 回の 「TLAST 欠落」 イベン ト を発生し ます。 こ の イベン ト 発生は完全に予測 さ れた結果で
あり、 エラー状態を示しているわけではありません。
こ の例では、グループ転送の通常動作中に 「予期せぬ TLAST」イベントはアサートされません。
TLAST が FFT 変換の最末尾に一致し ない DMA 転送は行われないはずです。しかし、前述の単
独変換の場合と同じよ うに、 ソフ ト ウェアまたはハードウェアのエラーがこのイベント をア
サー ト する可能性があ り ます。 た と えば、 グループ化 さ れたパケ ッ ト の途中で、 変換サ イ ズを
誤って変更し た場合な どに こ のエ ラーが発生し ます。
• ストリーミング変換
大規模な変換の場合、 入力パケ ッ ト 全体を 1 つの連続し た メ モ リ 領域に格納する のが困難な場
合があ り ます。
このよ うな場合は、複数のよ り小さな DMA 転送に よ って FFT コ アにデータ を送信する必要が
あ る こ と があ り ます。 各転送の最後に TLAST 信号がアサー ト さ れます。 CPU による DMA 転
送の管理方法に よ っては、 FFT コ ア内部のパケ ッ ト 境界の概念 と TLAST 信号がま った く 一致
しない場合があります。
こ の よ う な場合、 FFT コ アはデータ転送中に 「TLAST 欠落」 と 「予期せぬ TLAST」 イベン ト
の両方をアサー ト する こ と にな り ます。 こ れはすべて想定 さ れた結果であ り 、 エ ラー状態を示
しているわけではありません。
DSP とワイヤレス IP AXI 機能の導入
個々の AXI4-Stream スレーブ チャネルは、 ブロック型またはノンブロック型チャネルのいずれか
に分類されます。
チャ ネル上で ト ラ ンザ ク シ ョ ン を実行し てい る間、 コ アの動作が禁止 さ れる場合、 こ のチャ ネルを
ブ ロ ッ ク 型チャ ネル と 呼びます。
たとえば、データ チャネルと制御チャネルの 2 つのス レーブ チャネルを持つ FFT コアを考えます。
データ チ ャ ネルは入力データ を、 制御チャ ネルは入力データ の処理方法 (変換サ イ ズなど) を指示
する制御パケ ッ ト を転送し ます。
制御チャネルは、 ブロック型またはノンブロック型のいずれにも設計できます。
• ブ ロ ッ ク 型の場合、 コ アに制御パケ ッ ト と データ パケ ッ ト の両方が存在する場合にのみ変換が
実行さ れます。
• ノ ンブ ロ ッ ク 型の場合は、 データ パケ ッ ト だけがあれば変換を実行で き ます。 コ アは前回の変
換の制御情報を再利用し ます。
AXI リファレンス ガイド japan.xilinx.com 57
UG761 (v13.1) 2011 年 3 月 7 日

第 3 章 : ザイ リンクス FPGA に導入された AXI 機能
ブロ ッ ク型と ノ ンブロ ッ ク型のイ ン ターフ ェ イ スの選択に関し ては、 次のよ う にい く つかの ト レー
ドオフがあります。
機能 ブロック型 ノンブロック型
同期化 自動
シグナリ ングの
オーバーヘッ ド
コアはト ランザクションに合わせて動作
します。たとえば、1 つの制御パケ ッ ト と
1 つの入力データ パケッ ト によって、1 つ
の出力データ パケッ ト が生成されます。
若干あ り
接続 単純
リソースの
オーバーヘッ ド
前回 と 同じ であ って も、 制御情報を毎回
転送する必要があ り ます。
ブロック型コアのシステムには必要な
データ が必要な と き に供給さ れ、 自動同
期機能に よ って制御 と データ のパケ ッ
ト は確実に同期が保たれます。
若干あ り
ブロ ッ ク動作を可能 と する ために、 通常、
コアに少数のバッファーおよびステート
マシンを追加する必要があ り ます。
非自動
一般的には、 ブロ ッ ク型チャネルの簡便さはそのデ メ リ ッ ト を上回 り ます。
シ ス テム設計者は、 制御情報が
データ よ り 先に コ アに到達する
よ う 設計する必要があ り ます。
最小限
前回 と 異な る場合のみ、 制御情
報を転送し ます。
メモ : ブ ロ ッ ク 型 と ノ ンブ ロ ッ ク 型の動作の違いは、 与え られたデータ と 制御情報を コ アが使用す
る方法であ り、スレーブ チャネルの TREADY の駆動方法に直接影響する と は限 り ません。た と えば、
スレーブ チャネルに内部バッファーを適用したコアでは、このバッファーに空き領域があると きに
TREADY をアサートする場合があり ます。
58 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日
複雑
ノンブロック型のコアでは、 シ
ステム内のデータ フローと制御
フ ローをシ ス テム設計者が管理
する必要があ り ます。
なし
ノンブロック型の動作には、通
常、 リ ソースの追加は不要です。

ザイ リンクス AXI プ ロ ト コルへの移行
概要
第 4 章
既存のコ ア を移行する プ ロ セスでは、 既存の I/O 信号を AXI プ ロ ト コルの対応する信号にマ ッ ピ
ン グ し ます。 ロ ジ ッ ク の追加が必要にな る場合も あ り ます。
MicroBlaze エンベデッ ド プロセッサではエンディアンネスが従来のビッグ エンディ アン
(PowerPC ® エンベデッ ド プロセッサの PLB インターフェイスに対応) から、 リ トル エンディ アン
(ARM ® プ ロ セ ッ サの要件および AXI プロ ト コルに対応) に変更されま し た。 ソ フ ト ウ ェ アの移行
に関し ては、 70 ページの 「IP アップグレードのための CORE Generator の使用法」 で説明し ます。
IP コアの AXI への移行
IP の移行に関し て、 次のよ う なガイ ド ラ イ ンがあ り ます。
エンベデッ ド PLBv4.6 IP : エンベデッ ド IP の種類に応じ て次の 3 と お り の移行ケース を検討する
必要があ り ます。
• ゼ ロ か ら構築さ れた IP
• 旧バージ ョ ンのザイ リ ン ク ス ツールが提供する Create and Import Perihperal Wizard を使
用して作成された IP
• 変更不可であ り 、既存の PLBv4.6 イ ン ターフ ェ イ ス を用いて現状のま ま使用する必要があ
る IP
ゼロから作成した IP については、 こ こ では取 り 上げません。 45 ページの 「 メ モ リ マ ッ プ方式 IP の
機能の導入 と サポー ト 」および ARM 社の ウ ェ ブサ イ ト に掲載さ れてい る仕様書『ARM AMBA AXI
Protocol v2.0 Specification』 を参照してください。 新規の IP は AXI プ ロ ト コルに従って設計する
必要があ り ます。
旧バージ ョ ンのザイ リ ン ク ス ツールが提供する Create and Import Peripheral (CIP) Wizard によっ
て作成した IP は、 アンサー レコード http://japan.xilinx.com/support/answers/37425.htm に掲載さ
れているテンプレー ト を使用して AXI 対応に移行で き ます。
変更せずに現状を保つ必要があ る IP であっても、 AXI-To-PLB ブ リ ッ ジを使用すれば ザイ リ ンク
ス ツール内での処理が可能になります。詳細は、次のセクション 「AXI-To-PLB ブリッジ」 を参照
してください。
大規模なザ イ リ ン ク ス IP (しばしばコネクティ ビティ IP または Foundation IP と 呼ばれる も の) :
この種の IP については、 その IP 別の資料に、 移行に関する指示が記載 さ れています。 PCIe、 イー
サネッ ト 、 メモ リ コア、 高速シリアル I/O などの IP がこの分類に含まれます。
DSP IP : この多岐にわたる IP の変換に関する一般的なガイ ド ラ イ ンが示されています。
AXI リファレンス ガイド japan.xilinx.com 59
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第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
AXI-To-PLB ブリッジ
機能
Local-Link インターフェイス : Local-Link はザイ リ ン ク ス ソ フ ト ウ ェ アで何世代に も わたって使
用されてきた、 FIFO 方式の汎用ス ト リ ー ミ ング インターフェイスです。詳細は、62 ページの
「Local-Link から AXI4-Stream への移行」 を参照して く ださい。
PLBv4.6 ベースの IP を独自に開発し て き たザ イ リ ン ク スのエンベデ ッ ド プ ロ セ ッ サの顧客企業向
けに、AXI-To-PLB ブリッジは既存の IP を AXI ベースのシ ス テムに取 り 込む メ カニズム を提供し
ます。
この AXI4 からプロセッサのローカル バス (PLBv4.6) へのブ リ ッ ジは、AXI4 トランザクションを
PLBv4.6 トランザクションに変換します。AXI4 側では 32 ビッ トまたは 64 ビッ トのスレーブとし
て、 PLBv4.6 側では 32 ビッ トまたは 64 ビッ トのマスターとして機能します。
ザイ リ ンクス AXI (AXI4 と AXI4-Lite) から PLBv4.6 へのブ リ ッ ジは、 次の機能をサポー ト する
ソフト IP コアです。
• AXI4、 AXI4-Lite および PLB v.46 (ザイ リ ンクス シンプリ フ ィケーシ ョ ンを適用したもの)
• 同期 ク ロ ッ ク 比 : AXI:PLB=1:1
• AXI および PLB インターフェイスのアドレス幅 : 32 ビッ ト
• AXI および PLB インターフェイスのデータ バス幅 : 32 ビッ トまたは 64 ビッ ト (AXI:PLB=1:1)
• 書き込みおよび読み出しデータ のバ ッ フ ァ リ ン グ
AXI4 スレーブ インターフェイス
AXI4 スレーブ インターフェイス (SI) の次の機能に対応し ています。
• AXI4 インターフェイス カテゴ リの設定
• 制御 (AXI4-Lite) インターフェイス
• 読み出し/書き込みインターフェイス
• 読み出し専用イ ン ターフ ェ イ ス
• 書き込み専用イ ン ターフ ェ イ ス
• デザ イ ンの内部レ ジ ス タ にア ク セ スする追加制御イ ン ターフ ェ イ ス
• 1 ~ 256 の INCR バース ト
• FIXED タイプの 1 ~ 16 バース ト 転送
• WRAP タイプの 2、 4、 8、 16 バース ト 転送
• 幅の狭い転送に対するサポー ト の設定
• アライメントなしのト ランザクション
• バ ッ フ ァ リ ン グ可能な書き込み転送に対する早期応答
• バ ッ フ ァ リ ン グ可能な書き込み転送時のエ ラー /タイムアウト状態を調べるデバッグ レジスタ
• パイ プ ラ イ ン化する読み出し/書き込みア ド レ ス数 (最大 2) の設定
• ヌル データ書き込みス ト ローブに対する割 り 込み生成
• 先頭および末尾のデータ ビー ト を除 く 、 部分データ ス ト ローブに対する割 り 込み生成
• 読み出し/書き込み同時動作のサポー ト
60 japan.xilinx.com AXI リファレンス ガイド
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X-Ref Target - Figure 4-1
PLBv4.6 マスター インターフェイス
サポー ト 対象の PLBv4.6 マスター インターフェイス (MI) 機能は次の と お り です。
• パイ プ ラ イ ン化する読み出し/書き込みア ド レ ス数 (最大 2) の設定
• ザイ リ ンクス シンプリ フ ィケーシ ョ ンを適用した PLBv4.6 プロ ト コル
• 最小 1 バイ ト、 4 ~ 8 バイ ト までの単独転送
• 2 ~ 16 データ ビー ト の固定長
• ライン サイズ 4 および 8 のキャ ッシュ ラ イン トランザクション
• 読み出し 1 回および書き込み 1 回に対する ア ド レ スのパイ プ ラ イ ン化
• 読み出し/書き込み同時動作のサポー ト
AXI-To-PLB ブリッジ
• 必要に応じ てデータ を複製する 32、 64、 128 ビッ トの PLBv4.6 データ バスのサポート
AXI-To-PLBv4.6 ブ リ ッ ジの機能説明
PORT 1
AXI4
PORT 2
AXI4 Lite
図 4-1 は、 AXI-To-PLBv4.6 ブリッジのブロック図です。
AXI PLBv46 Bridge
Valid only when
(C_BRIDGE_AXI_PROTOCOL=”axi4”)
Valid only when
(C_BRIDGE_AXI_PROTOCOL=”axi4lite”)
Invalid if
(C_BRIDGE_AXI_PROTOCOL=”axi4lite”)
OR (C_S0_AXI_SUPPORTS_WRITE=0) OR
(C_S0_AXI_DEBUG_REGISTER_EN=0)
図 4-1 : AXI-To-PLBv4.6 ブリッジのブロック図
Bridge Logic
AXI4-PLBv46
Bridge
AXILite-
PLBv46
Bridge
Registers
• PORT-2 は、 C_EN_DEBUG_REG=1、 C_S_AXI_PROTOCOL=”AXI4”、
C_S_AXI_SUPPORTS_WRITE=1 の場合のみ有効です。
• AXI のデータ バス幅は 32 および 64 ビット、PLBv4.6 マスターは 32 および 64 ビッ トのデバ
イスです (例 : C_MPLB_NATIVE_DWIDTH= 32/64)。
AXI-To-PLBv4.6 ブリッジは、PLBv4.6 のデータ バス幅と して、 32 ビット、64 ビッ ト、128
ビ ッ ト をサポー ト し、 必要な らばデータ を複製し ます。
• AXI トランザクションは AXI スレーブ インターフェイス (SI) に よ って受信 さ れた後、
PLBv4.6 バス マスター インターフェイス上の PLBv4.6 トランザクションに変換されます。
• 読み出しおよび書き込みデータはいずれ も ブ リ ッ ジ内にバ ッ フ ァ リ ン グ さ れます
(C_S_AXI_PROTOCOL=”AXI4” の場合)。 これは、AXI と PLBv4.6 プロ ト コル間に機能の相
違があ る ためです。 具体的には、 AXI プロ ト コルではマスターがデータ フロー量を調整 (ス
ロットル) できるのに対し、 PLBv4.6 プロ ト コルの PLB マスターはデータ フローをスロッ ト
ルでき ません。
AXI リファレンス ガイド japan.xilinx.com 61
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PLB v46
X12064

第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
ブ リ ッ ジには次のよ う な特徴があ り ます。
• PLBv4.6 書き込み ト ラ ンザ ク シ ョ ン を開始する前に、AXI ポー ト か ら の書き込みデータ入力を
バッファ リングします。
• 最大バース ト 長 (16) の PLB 転送 2 回分のデータ を格納で き る深 さ 32x32/64x32 の読み出し
および書き込みデータ バッファーをインプリ メン ト します。
• AXI から PLB への読み出し/書き込み同時動作をサポー ト し ます。
Local-Link から AXI4-Stream への移行
Local-Link は、 ザイ リ ン ク ス IP コアに広く使用されているアクティブ Low の信号の規格です。 こ
れらの信号の多くに AXI4-Stream 内の信号が対応し ている ため、 AXI4-Stream プロ ト コルに簡単
に変換でき ます。
Local-Link の必須信号から AXI4-Stream 信号への対応付け
Local-Link には一連の必須信号 と 、オプシ ョ ン信号があ り ます。表 4-1 は、必須信号 と AXI4-Stream
プ ロ ト コル信号の対応を ま と めた も のです。
表 4-1 : Local-Link の必須信号
信号名 方向 内容
CLK 入力 クロック : すべての信号は、 こ の ク
ロ ッ ク に同期し ます。
RST_N 入力 リセット : リセットがアサートされ
る と 、 制御信号がデ ィ アサー ト さ れ
ます。
DATA ソースから宛先 データ バス : フレーム データは こ
のバスを通して送信されます。
SRC_RDY_N ソースから宛先 ソース Ready : ソースのデータ送信
準備が整った こ と を示し ます。
DST_RDY_N 宛先か ら ソース デスティネーシ ョ ン Ready : シンク
のデータ受信準備が整った こ と を
示します。
SOF_N ソースから宛先 フレームの開始 : フレームの先頭
ビー ト を示し ます。
EOF_N ソースから宛先 フレームの終了 : フレームの最終
ビー ト を示し ます。
CLK 入力 クロック : すべての信号は、 こ の ク
ロ ッ ク に同期し ます。
対応する
AXI4-Stream 信号
ACLK
ARESETN
(または、その他の
リセット)
TDATA
TVAILD
TREADY
TLAST
ACLK
• ク ロ ッ ク および リ セ ッ ト 信号は、 移行対象の イ ン ターフ ェ イ スの該当する ク ロ ッ ク および リ
セ ッ ト 信号に直接対応付け る こ と がで き ます。ARESETN 信号を使用し ない IP コアもあります
が、 その場合は別のシ ス テム リ セ ッ ト 信号を使用で き ます。
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X-Ref Target - Figure 4-3
Local-Link から AXI4-Stream への移行
• AXI4-Stream の TDATA 信号はオプシ ョ ンです。 Local-Link では DATA 信号が必須であ る た
め、Local-Link から AXI4-Stream に変換された イ ン ターフ ェ イ スでも TDATA 信号を生成する
必要があ る と 考え られます。
• ソ ースおよび宛先の Ready はアクテ ィブ Low の信号です。 こ れ ら の信号はア ク テ ィ ブ High
の信号に反転する こ と で TVALID および TREADY 信号に変換で き ます。
メモ : TREADY 信号はオプシ ョ ンです。 イ ン ターフ ェ イ ス を変換する場合、 こ の信号を使用す
る こ と を前提 と し ています。
• EOF_N はフレームの終端を示すためのアクティブ Low の信号です。こ の信号は反転する こ と
でオプシ ョ ンの TLAST に直接接続で き ます。
• SOF_N には、 AXI4-Stream プ ロ ト コル内に直接対応付け られる信号があ り ません。
フレームは必ず TLAST (またはリセッ ト) 検出後の最初の有効なビー ト か ら開始 さ れる ため、
その先頭は明示的に示さ な く て も わか り ます。 こ のため、 イ ン ターフ ェ イ スに こ の信号は不要
にな り ま した。 この信号を TUSER フィールドに印加してもかまいません。
図 4-2 は、 単一 Local-Link の一般的な波形です。
X-Ref Target - Figure 4-2
CLK
SOF_N
EOF_N
SRC_RDY_N
DST_RDY_N
DATA[63:0]
P0 P1 P2 P3 P4 P5
図 4-2 : 単一 Local-Link の波形
図 4-2 か ら、 フ ロー制御信号 (SRC_RDY_N および DST_RDY_N) がデータ フローをどのように制
御しているかがわかり ます。また、SOF_N と EOF_N 信号がデータ パケッ ト のフレームを規定して
いる方法も確認してください。
図 4-3 は、 AXI4-Stream によって同じタイプのト ランザクシ ョ ンを処理する場合を示したもので
す。 Local-Link と の顕著な差異は、 フ レーム開始が示さ れる よ う にな り 、 その機能を担っていた
SOF 信号が削除された点のみであ る こ と に注目し て く ださ い。
ACLK
TLAST
TVALID
TREADY
TDATA P0 P1 P2 P3 P4 P5
図 4-3 : AXI4-Stream の波形
AXI リファレンス ガイド japan.xilinx.com 63
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X12042
X12043

第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
Local-Link のオプシ ョ ン信号から AXI4-Stream 信号への対応付け
表 4-2 は、Local-Link のオプシ ョ ン信号の中か ら使用頻度高い も のについて、AXI4-Stream への対
応をま とめたものです。
表 4-2 : Local-Link のオプシ ョ ン信号から AXI4-Stream 信号への対応付け
信号名 方向 内容 対応する AXI 信号
SOP_N ソースから宛先 パケッ ト 先頭 : フレーム内の
パケッ ト 指定
EOP_N ソースから宛先 パケッ ト 終端 : フレーム内の
パケッ ト 指定
REM ソースから宛先 データ の余 り を示すバス : 有
効データ と 無効データ の境界
指定
SRC_DSC_N ソースから宛先 ソース中断 : ソース デバイ ス
がフレームを中断したこ とを
示します。
DST_DSC_N 宛先か ら ソース 宛先中断 : 宛先デバイ スがフ
レームを中断したこ と を示し
ます。
CH ソースから宛先 チャネル バス番号 : チャネル
または宛先 ID を指定する た
めに使用し ます。
PARITY ソースから宛先 パリティ : データ バス全体に
わたって計算したパ リ テ ィ を
含みます。
TUSER
TUSER
TKEEP
TUSER
• この表に示していないオプシ ョ ン信号は、 いずれも TUSER 信号を使用し て送信する必要があ
ります。
• Local-Link で SOP_N および EOP_N 信号が使用さ れる こ と はまれです。 こ れら の信号は、
SOF/EOF 信号に粒度を付加し ます。 こ れ ら の信号が必要な場合は、 TUSER フィールド内に作
成する必要があ り ます。
• REM 信号はパケ ッ ト の残 り の部分を指定し ます。 AXI4-Stream で TLAST = 1 の場合、 パケ ッ
ト 内の最終バイ ト の位置を示すために TKEEP バスがディアサート されるこ とがあ り ます。
• ソ ース中断信号 SRC_DSC_N はソース側から早期に ト ラ ンザク シ ョ ンを終了するための メ カ
ニズムです。 この機能は、 TUSER フィールドを使用して実現できます。 ソース デバイ スは
TLAST 信号も印加する必要があ り ます。
• 宛先側からの中断については、AXI4-Stream プ ロ ト コル側に対応する ネ イ テ ィ ブ機能があ り ま
せん。 TUSER は常に ソース デバイ スか ら送信さ れる ため、 こ の機能には使用で き ません。 し
たがって、 AXI4-Stream には規定さ れていない、 専用のサ イ ド バン ド 信号を使用し ます。 こ の
ような信号は、AXI4-Stream には含まれない と考えられます。
• CH インジケーターは、 スレッド ID (TID) に対応付け る こ と がで き ます。 パ リ テ ィ ま たは何ら
かのエラー チェ ッ ク に使用する リ ソース と し ては TUSER が最適です。
64 japan.xilinx.com AXI リファレンス ガイド
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TID
TUSER

Local-Link IP のバリ エーシ ョ ン
Local-Link にはい く つかのバ リ エーシ ョ ンがあ り 、 注意が必要です。
IP 移行における System Generator の使用法
• 一部ア ク テ ィ ブ High の信号を使用する も のがあ り ます。 AXI4-Stream もアクティブ High の
信号を使用する ため (ARESETN を除く)、 こ の よ う な変形例では移行後も極性が変わ り ません。
• 独自の Local-Link 信号を作成する ユーザーも います。 こ れ ら の信号は Local-Link 仕様には定
義されていません。
• 信号が ソ ースか ら宛先に送信さ れる も のの場合、移行先 と し ては TUSER が適し ています。
• 信号が宛先から ソースに向か う 場合は、 TUSER その他の AXI4-Stream 信号はいずれ も使
用でき ません。 このよ う な場合には、 宛先から ソースに信号を戻す別の AXI4-Stream イ
ン ターフ ェ イ ス を作成する方法が推奨 さ れます。 こ の イ ン ターフ ェ イ スでは オプシ ョ ンの
AXI4-Stream 信号の大部分を使用し ません。 使用する のは TVALID と TUSER 信号のみ
です。
Local-Link に関する参考文献
Local-Link の資料は、 次のウ ェブサイ ト から入手でき ます。
http://japan.xilinx.com/products/design_resources/conn_central/locallink_member/sp06.pdf
IP 移行における System Generator の使用法
DSP および PLBv4.6 いずれの IP も、 System Generator ソ フ ト ウ ェ ア を使用し た移行が可能です。
System Generator for DSP IP の AXI への移行
AXI IP を使用するために System Generator for DSP によ るデザ イ ン を移行する場合、 一般的な考
慮事項がい く つかあ り ます。 こ こ では、 こ れ ら の重要な項目について詳細を述べ、 移行プ ロ セ スの
概要を示し ます。 各 IP 固有の移行に関する詳細については、 それぞれのデータ シー ト を参照し て
ください。
リセッ ト
System Generator では、 非 AXI IP の リセット信号はアクティブ High です。 AXI IP 一般および
System Generator 内の リ セ ッ ト 信号にはア ク テ ィ ブ Low の aresetn が使用されます。 し たがっ
て、 AXI と 非 AXI の IP の両方を 1 つの リ セ ッ ト 信号で リ セ ッ ト するには、 System Generator の
「Inverter」 ブ ロ ッ ク が必要にな り ます。
aresetn 信号は内部レ ジ ス タ に ラ ッ チ さ れる ため、Low パルスは少な く と も 2 サ イ ク ル必要です。
また、 aresetn は常に aclken よ りも優先されます。
クロック イネーブル
System Generator では、 ク ロ ッ ク イネーブルとして非 AXI IP および AXI IP のいずれに対しても
アクティブ High 信号を使用し ます。System Generator の AXI IP ではア ク テ ィ ブ High のクロック
イネーブル aclken を使用し ます。
TDATA
AXI プロ ト コルでは、 データは 1 つの TDATA 入力ス ト リ ームに統合さ れます。 こ れに よ って、
CORE Generator 内の DSP IP の最上位ポー ト と の一貫性が保たれます。 データ ポー ト の接続を容
易にする ために、 System Generator のブロ ッ ク ビューでは TDATA が個々のポー ト に分解し て表示
されます。
AXI リファレンス ガイド japan.xilinx.com 65
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第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
X-Ref Target - Figure 4-5
図 4-4 に、 こ の例の AXI Complex Multiplier ブロッ クを示します。
X-Ref Target - Figure 4-4
ポー ト の順序
図 4-4 : AXI Complex Multiplier ブロック
非 AXI と AXI の IP、 た と えば複素乗算器の 3.1 (非 AXI) と 4.0 (AXI) では、 ブ ロ ッ ク 上の実数お
よび虚数ポー ト の表示順序が上下逆にな り ます。 し たがっ て、 AXI ブロックをデータ パスに接続
する と きは、 誤って交差させない よ う に注意が必要です。 図 4-5 に、 ポー ト 信号の例を示し ます。
図 4-5 : ポー ト 信号の例
66 japan.xilinx.com AXI リファレンス ガイド
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レイテンシ
FSL (高速シンプ レ ッ ク ス リンク) から AXI4-Stream への移行
System Generator の AXI IP では、非 AXI IP と はレ イ テンシの扱い方が異な り ます。非 AXI IP で
は、 GUI のオプシ ョ ン を使用する か、 maximum performance オプシ ョ ンに -1 を指定する こ と で
直接レ イ テンシを規定で き ます。 こ れに対し て AXI IP のレイテンシの場合は、 Automatic または
Manual のいずれかを指定し ます。
• Automatic が maximum performance オプシ ョ ンの -1 に相当し ます。
• レ イ テンシを手作業で設定する場合は、 AXI ブロックの Minimum Latency と呼ばれるパラ
メーターを使用します。ブロック型のモードではシステムにバック プレ ッ シ ャ があ る場合、 レ
イテンシは指定した最小レイテンシよ り も大きくなるためです。 ノンブロック型の AXI コン
フ ィ ギ ュ レーシ ョ ンの場合、 レ イ テンシは必然的に決定し ます。
出力幅の仕様
System Generator では出力ワード幅の仕様が、 非 AXI と AXI の IP で異な り ます。 非 AXI IP で
は、 出力の最上位ビ ッ ト (MSB) と最下位ビッ ト (LSB) の両方を指定する必要があ り ます。 一方、
AXI IP では出力幅 (全体の幅) のみ指定すれば、 2 進数の小数点位置は自動的に判断 さ れます。 出
力の丸め動作は、 非 AXI と AXI の IP で同様です。
System Generator における PLBv4.6 インターフェイスの移行
System Generator では、 既に PLBv4.6 イ ン ターフ ェ イ スが含まれているデザイ ンの移行が容易で
す。15 ページの図 2-1 に示すよ う に、プロセ ッ サ コア (pcore) を生成する前に EDK プロセッサ ブ
ロックで AXI4 インターフェイスを選択します。
プロセッサ インポート モー ド を使用する場合、 [Bus Type] は灰色表示 と な り 、 入力で き ません。
これは、インポートする MicroBlaze プロセッサに使用されているバスを System Generator が自
動的に検出し、 適切な イ ン ターフ ェ イ ス を適用する ためです。 System Generator へのイ ンポー ト を
実行する前に、 AXI4 インターフェイスを備えた MicroBlaze プ ロ セ ッ サを含む新規の XPS プロ
ジ ェ ク ト を作成する必要があ り ます。
FSL (高速シンプレ ッ ク ス リンク) から AXI4-Stream への移行
FSL (高速シンプレ ッ ク ス リンク) ペリフェラルを AXI4-Stream ペ リ フ ェ ラ ルに変換する場合に検
討すべき項目がい く つかあ り ます。 移行が必要と な る対象は次の とお り です。
• スレーブ FSL ポー ト から AXI4-Stream スレーブ インターフェイスへ
• マスター FSL ポー ト から AXI4-Stream マスター インターフェイスへ
次の表は、 マス ター FSL およびスレーブ FSL から AXI4-Stream 信号への変換表です。
マスター FSL から AXI4-Stream 信号への対応付け
表 4-3 に、 AXI4-Stream 信号の対応付けを示し ます。
表 4-3 : AXI4-Stream 信号の対応付け
信号 方向 AXI 信号 方向
FSL_M_Clk 出力 M_AXIS_ACLK 入力
FSL_M_Write 出力 M_AXIS_TVALID 出力
AXI リファレンス ガイド japan.xilinx.com 67
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第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
スレーブ FSL から AXI4-Stream 信号への対応付け
スロ ッ ト ルの相違点
表 4-3 : AXI4-Stream 信号の対応付け (続き)
FSL_M_Full 入力 M_AXIS_TREADY 入力
FSL_M_Data 出力 M_AXIS_TDATA 出力
FSL_M_Control 出力 M_AXIS_TLAST 出力
表 4-4 に、 FSL から AXI4-Stream 信号への対応付けを示し ます。
表 4-4 :
信号 方向 AXI 信号 方向
信号 方向 AXI 信号 方向
FSL_S_Clk 出力 S_AXIS_ACLK 入力
FSL_S_Write 入力 S_AXIS_TVALID 入力
FSL_S_Full 出力 S_AXIS_TREADY 出力
FSL_S_Data 入力 S_AXIS_TDATA 入力
FSL_S_Control 入力 S_AXIS_TLAST 入力
FSL と AXI4-Stream ではス ロ ッ ト ルの方法に、 次の よ う な根本的な相違があ り ます。
• AXI_M_TVALID 信号は、 いったんアサー ト する と AXI_TREADY 信号に よ って転送が完了す
るまでディアサートできません。 ただし、 AXI_TREADY は、 AXI4-Stream スレーブからの要
求があれば、 常にアサー ト およびデ ィ アサー ト で き ます。
• FSL の場合、 FSL_Full および FSL_Exists 信号が イ ン ターフ ェ イ スの状態 (スレーブがフ
ルかど う かやマス ターに有効なデータがあるかど う かなど) を示し ます。
• FSL マ ス ターは、 書き込みを実行する前に、 FSL スレーブの FSL_Full 信号の現在の状態を
確認する こ と で、 ス レーブが転送を受信で き る かど う かを確認し ます。
• AXI4-Stream のマ ス ターの場合は、 転送が開始さ れてか ら のみ、 AXI_S_TREADY の状態を使
用でき ます。
MicroBlaze プロセッサには、FSL イ ン ターフ ェ イ スの現在の状態を確認する FSL テス ト命令があ
ります。AXI4-Stream において こ の命令を動作させる ために、 MicroBlaze の AXI4-Stream マス
ター イ ン ターフ ェ イ スは、 それぞれに出力保持レ ジ ス タ と し て機能する 32 ビ ッ ト のデータ フ リッ
プフロ ップ (DFF) を備えています。
MicroBlaze は put fsl 命令を実行する際、こ の DFF に書き込みます。MicroBlaze 内の AXI4-Stream
ロジックは、AXI4-Stream に許可される と ただちに値を DFF から外部の AXI4-Stream スレーブ デバ
イスに転送します。 AXI4-Stream の TREADY/TVALID 信号を確認する代わ り に、 FSL のテス ト 命令
によって DFF に有効なデータ が格納さ れている かど う かを確認し ます。 こ れは、 こ の目的に
AXI_S_TREADY 信号を直接使用でき ないためです。
この 32 ビッ ト DFF の追加に よ って、 現在の FSL 命令のすべてが AXI4-Stream 上でも シームレ ス
に動作する こ と が保証さ れます。 FSL から AXI4-Stream への変換に ソ フ ト ウ ェ アの変更は必要あ
りません。
68 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

DSP IP で AXI4-Stream を使用するための HDL デザイ ンの移行
下位互換性を確保する ために、 MicroBlaze プロセッサは AXI4 向けに通常の メ モ リ マップ方式
AXI インターフェイスが設定されている場合でも、 引き続き FSL インターフェイスをサポート し
ます。 こ れを可能 と する のが、 独立し た MicroBlaze コンフィギュレーション パラ メーター
(C_STREAM_INTERCONNECT) であ り、 このパラ メーターに基づいてス ト リーム インターフェイ
スが AXI4-Stream あるいは FSL のいずれ と すべき かを判断し ています。
DSP IP で AXI4-Stream を使用するための HDL デザイ ンの移行
DSP IP で AXI4-stream インターフェイスを使用する際には、 それによってフ ィルターまたは FFT
などの DSP 機能つま り 信号処理動作が変化し ない よ う にする必要があ り ます。 し か し、 DSP IP に
入力 さ れるデータ のシーケ ン スが変わ る と 、 その DSP IP か ら の機能出力も著し く 変化する可能性
があ り ます。 た と えば、 時分割多重化 (TDM) さ れた入力データ ス トリームにおいて 1 サンプル分
のシフ ト が発生しただけでも、 すべての TDM データ に誤った結果が出力さ れます。
AXI4-Stream インターフェイスを備えた DSP IP を使用する ための HDL デザ イ ンの移行を容易に
する ために、 こ こ では一般的な検討課題を示し ます。
各 DSP IP 固有の移行に関する指示
各 IP のデータ シー ト には、 その IP 固有の移行に関する詳細な指示が記載さ れていますが、 こ こ で
はそれ ら について概観し ます。特定の IP を移行する前に、その IP のデータ シー ト の 「AXI4-Stream
に関する考慮事項」 および 「旧バージ ョ ンか ら の移行」 の項を確認し て く だ さ い。
デモ テストベンチ
図 4-6 に、 IP のデータシートに含まれるリストの例を示します。
X-Ref Target - Figure 4-6
図 4-6 : IP データ シー ト の例
コアの移行をサポートするために CORE Generator ではテ ス ト ベンチ例を生成で き ます。 生成 さ れ
たテス トベンチは、CORE Generator プロジェク ト ディレク ト リの下の demo_tb ディレク ト リ内
に保存 さ れ ま す。 こ の テ ス ト ベ ン チは、 生成 さ れ た コ ア を イ ン ス タ ン シ エー ト し、 DSP IP が
AXI4-stream イ ン ターフ ェ イ ス と 共にどの よ う に動作する かを簡単な例で示し ます。 こ れは、 コ ア
を実行する単純な VHDL テス トベンチです。 ソース コードは CORE Generator 出力デ ィ レ ク ト リ
内にあ る 1 つの VHDL ファイル demo_tb/tb_.vhd です。 ソース コード
には詳細な コ メ ン ト が記載さ れています。デモン ス ト レーシ ョ ン テ ス ト ベンチはコ アの入力信号を
駆動し て、 AXI4-Stream イ ン ターフ ェ イ ス を備えた コ アの機能 と 動作モー ド の実行例を示し ます。
AXI リファレンス ガイド japan.xilinx.com 69
UG761 (v13.1) 2011 年 3 月 7 日

第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
X-Ref Target - Figure 4-8
生成さ れたテ ス ト ベンチの詳細な使用法は、 各 IP データ シー ト のデモ テス トベンチに関するセク
シ ョ ン を参照し て く だ さ い。
図 4-7 は、 demo_tb ディレク ト リの構造を示したものです。
X-Ref Target - Figure 4-7
IP アップグレードのための CORE Generator の使用法
レ イ テンシの変更
図 4-7 : demo_tb デ ィ レ ク ト リ の構造
CORE Generator が使用可能であれば、 その コ ア ア ッ プグ レー ド 機能を使用し て既存の XCO ファ
イルを旧バージ ョ ンのコ アか ら最新バージ ョ ンにア ッ プグ レー ド でき ます。
FIR Compiler v6.0、 Fast Fourier Transform v8.0、 DDS Compiler v5.0、 Complex Multipler v4.0 な
どの DSP IP コアには、XCO パラ メーターを旧バージョ ンのコアからアップグレードする機能があ
ります。図 4-8 に、 CORE Generator のア ッ プグ レー ド 機能を示し ます。
図 4-8 : CORE Generator のア ッ プグレード機能
メモ : ア ッ プグ レー ド の メ カニズムだけでは、 最新バージ ョ ン と 互換性のあ る コ アは作成 さ れませ
ん。 ア ッ プグ レー ド 機能は、 パラ メ ーターを旧バージ ョ ン と 等価にな る よ う 選択するのみです。
AXI4-Stream インターフェイスを使用するには、デザイン内のコアのインスタンシエーションも更
新する必要があ り ます。 ア ッ プグ レー ド 機能は、 以前の XCO ファイルのバックアップも作成しま
す。 生成さ れた出力は、 CORE Generator プロジェク トの /tmp フ ォルダーに保存さ れます。
AXI4-Stream の各ス レーブ チャネルは、 ブロック型またはノンブロック型のいずれかに分類され
ます。 チャ ネル上で ト ラ ンザ ク シ ョ ン を実行し てい る間、 コ アの動作が禁止 さ れる場合、 こ のチャ
ネルをブ ロ ッ ク 型チャ ネル と 呼びます。 通常、 DSP IP の AXI4-Stream インターフェイスのレイテ
ンシは、 非ブロッキング モード では一定に、 ブロ ッ キング モード では可変にな り ます。 デザイ ン
移行時のエ ラーを回避する ために、 IP データ シー ト の 「Latency Changes」 および「Instructions for
Minimum Change Migration」 のセ ク シ ョ ン を参照し て く だ さ い。
70 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

AXI 移行における ソ フ ト ウ ェ ア ツールに関する考慮事項 (エンデ ィ アンの反転)
スレーブ FSL から AXI4-Stream 信号への対応付け
表 4-4 に、 FSL から AXI4-Stream 信号への対応付けを示し ます。
表 4-5 : FSL から AXI4-Stream 信号への対応付け
信号 方向 AXI 信号 方向
FSL_S_Clk 出力 S_AXIS_ACLK 入力
FSL_S_Write 入力 S_AXIS_TVALID 入力
FSL_S_Full 出力 S_AXIS_TREADY 出力
FSL_S_Data 入力 S_AXIS_TDATA 入力
FSL_S_Control 入力 S_AXIS_TLAST 入力
AXI 移行における ソ フ ト ウ ェ ア ツールに関する考慮事項 (エンディアンの
反転)
MicroBlaze の PLBv4.6 に基づ く ビ ッ グ エンディアン システムを AXI ベースの リ ト ル エンディ
アン システムに変換する場合、 ソフ ト ウェア フ ローへの影響に配慮する必要があ り ます。 こ こ で
は、 こ の よ う なデザ イ ン向けの ソ フ ト ウ ェ ア開発におけ る一般的な考慮事項を解説し ます。
AXI4 の場合も、 ザイ リ ン ク ス ソ フ ト ウ ェ ア開発キ ッ ト (SDK) のソフ ト ウェア ツールのフローは
変わ り ません。IDE および下位の ソ フ ト ウ ェ ア ツールは MicroBlaze プロセッサ インターフェイス
を自動的に検出し、 使用する適切なオプシ ョ ン を推定し ます。
たとえば、SDK で管理する ビル ド でボー ド サポー ト パッケージやユーザー アプ リ ケーシ ョ ンを構
築する と 、 コ ンパイ ラーのフ ラ グ -mlittle-endian が自動的に追加 さ れます。 ただ し、 コ マン
ド ラインから直接 MicroBlaze GNU コ ンパイ ラーを呼び出す場合は、 明示的に こ のオプシ ョ ン を
付加する必要があ り ます。
Libgen、 XMD、その他のコマンド ライン ソフトウェア ツールは、 エンデ ィ アンネ ス を考慮し た う
えで出力を生成し、 プロセッサ システムと対話します。 さらに、 デザインに使用されている AXI
エンベデ ッ ド 処理 IP に適切な ド ラ イバーが関連付け られます。 こ れには、MicroBlaze v8.00.a の更
新された CPU ドライバーも含まれます。
ただし、 Xilinx Platform Studio IDE は、 AXI ベースのデザ イ ン向けのボー ド サポー ト パッケージ
またはユーザー アプ リ ケーシ ョ ンの作成には対応していません。 代わりに SDK を使用する か、 コ
マンド ラインから直接ソフトウェア ツールを起動し て く だ さ い。
MicroBlaze のビッグ エンディアン システム向けに作成されたエンドユーザー アプ リ ケーシ ョ ン
であ って も、コー ド がエンデ ィ アンネ スの影響を受けない も のであれば、最小限の変更、ま たはま っ
たく変更なしに同等のリ トル エンディ アン システムで動作させるこ とができます。 ハードウェア
の移行が完了後、ハー ド ウ ェ ア デザ イ ンの更新 と 同じ手法に よ って、 ソ フ ト ウ ェ ア アプ リ ケーシ ョ
ン を移行し ます (推奨手順は SDK のオン ラ イン ヘルプを参照し て く だ さ い)。 API が変更された場
合、 OS のライブラ リやドライバー用のボード サポー ト パッケージ関数に対するユーザー アプ リ
ケーシ ョ ン内の呼び出し を変更する必要があ り ます。
ユーザー コード、 カスタム ドライバー、その他のコードは、ビッグ エンディアンまたはリ トル エ
ンディ アン フ ォーマ ッ ト に よ るデータ表現の影響を受け る場合、再作成が必要にな る可能性があ り
ます。
AXI リファレンス ガイド japan.xilinx.com 71
UG761 (v13.1) 2011 年 3 月 7 日

第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
ビッグ エンディアンからリ トル エンデ ィ アンへの移行時のガ イ ド ラ イ ン
以降に MicroBlaze のビッグ エンディアン表現で使用されている ソフ ト ウェア フ ローやコー ド を、
リトル エンデ ィ アンのデザ イ ンに移行する場合に考慮すべき一般的なガ イ ド ラ イ ン を示し ます。
1. エンデ ィ アンネ スの影響を受けやすい ソ フ ト ウ ェ アの場合は状況を的確に把握し て く だ さ い。
メ モ リ 、 フ ァ イル、 ス ト リ ーム と の間で読み出し ま たは書き込みを実行する場合は、 特に注意
が必要です。
2. MicroBlaze の PLBv4.6 ビッグ エンディアン シ ス テム上で動作する既存の ソ フ ト ウ ェ アには
変更が必要な場合があ り ます。
a. XPS ソフトウェア フローは AXI をサポー ト していないため、 SDK を使用する必要があ
ります。
b. SDK では、新しい AXI ハー ド ウ ェ ア ハン ドオフのインポー ト 、新しいボード ソフトウェ
ア パ ッ ケージの作成、 ソ フ ト ウ ェ ア アプ リ ケーシ ョ ンのインポート を実行します。
c. 必要に応じ て ド ラ イバー呼び出し を変更し、ユーザー コードがエンディアン変更の影響を
受けない こ と を確認し ます。 ユーザー開発の ド ラ イバーは、 動作がエンデ ィ アンネ スの影
響を受け る場合、 再作成が必要 と な る可能性があ り ます。
d. コマンド ラインから GNU ツールを実行して makefile を作成する場合、 適切な コ ンパイ
ラー フラグ –mlittle-endian を使用する必要があ り ます。
3. MicroBlaze のリ トル エンディアンと ビッグ エンディ アン ソ フ ト ウ ェ アには互換性があ り ま
せん。
a. データ表現のエンデ ィ アンネ スが異な る オブジ ェ ク ト ファイル (.o) およびライブラ リ を、
混在させないで く だ さ い。
b. 互換性が確認さ れてい る場合を除き、 ド ラ イバーを混在 させないで く だ さ い。
c. ビッグ エンディアン シ ス テム用に作成 さ れた ELF ファイルを、リトル エンディ アン シス
テム上で使用しないでください (その逆も同様)。
d. 生成されたザイ リ ン ク ス データ ファイルがシステム内のエンディアンネスの影響を受ける
場合は (たとえば、ELF ファイルなどの ブロック RAM データ を含む BIT ファイルなど) 使
用しないでください。
e. ブロック RAM の初期化やデータ共有の設定は、 マ ス ターのエンデ ィ アンネ ス要件に合わ
せる必要があ り ます。
f. エンディアンネス (ファイル内のバイト順) の影響を受ける、 旧アプ リ ケーシ ョ ン データ
ファイルは使用しないでください。
g. MicroBlaze のエンディ アンネスに注意を払い、 ソ フ ト ウ ェア コードを適切に作成してく
ださい。
h. ビッグ エンディアンと リ トル エンデ ィ アンのマ ス ター間でデータ を交換する場合、 ユー
ザー アプ リ ケーシ ョ ン コードおよびド ラ イバー (または、 いずれか一方) に よ ってデータ
のバイ ト 順を操作し、 相互運用性を確保する必要があ り ます。
下の表は、 MicroBlaze が各種データ の表現にビ ッ グ エンディアンまたはリ トル エンディ アンを使
用する場合のデータ構成を ま と めた も のです。 こ の表は、『MicroBlaze プロセッサ リファレンス ガ
イド』 (UG081) を基に作成し ま した。
72 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日

データ タイプとエンディアンネス
データ タイプとエンディアンネス
MicroBlaze がデータ表現にビ ッ グ エンディ アンまたはリ トル エンディ アンのいずれのフォーマッ
ト を使用する かは、 パ ラ メ ーター C_ENDIANNESS の設定によ って決定し ます。 MicroBlaze プロ
セッサのハードウェアがサポートするデータ タイプは、 ワード、 ハーフ ワード、 バイ ト です。
反転ロー ド および反転ス ト ア命令の LHUR、 LWR、 SHR、 SWR を使用する と 、 表の 「バイ ト 反転オー
ダー」 に示し た よ う に、 データ内のバイ ト が反転 さ れます。
表 4-6 ~ 74 ページの表 4-8 に、 各データ タイプのビットおよびバイト構成を示します。
表 4-6 : ワード データ タイプのビットおよびバイト構成
ワード データ タイプ 値
ビッグ エンディ アン バイ ト アドレス n n+1 n+2 n+3
ビッグ エンディ アン上位/下位バイ ト 上位バイ ト 下位バイ ト
ビッグ エンディ アン バイ ト順 n n+1 n+2 n+3
ビッグ エンディ アン バイ ト 反転順 n+3 n+2 n+1 n
リトル エンディ アン バイ ト アドレス n+3 n+2 n+1 n
リトル エンディ アン上位/下位バイ ト 上位バイ ト 下位バイ ト
リトル エンディ アン バイ ト順 n+3 n+2 n+1 n
リトル エンディ アン バイ ト 反転順 n n+1 n+2 n+3
ビッ ト ラベル 0 31
上位ビ ッ ト /下位ビ ッ ト 上位ビ ッ ト 下位ビ ッ ト
表 4-7 : ハーフ ワード データ タイプ
ハーフ ワード データ タイプ 値
ビッグ エンディ アン バイ ト アドレス n n+1
ビッグ エンディ アン上位/下位バイ ト 上位バイ ト 下位バイ ト
ビッグ エンディ アン バイ ト順 n n+1
ビッグ エンディ アン バイ ト 反転順 n+1 n
リトル エンディ アン バイ ト アドレス n+1 n
リトル エンディ アン上位/下位バイ ト 上位バイ ト 下位バイ ト
リトル エンディ アン バイ ト順 n+1 n
リトル エンディ アン バイ ト 反転順 n n+1
ビッ ト ラベル 0 15
上位ビ ッ ト /下位ビ ッ ト 上位ビ ッ ト 下位ビ ッ ト
AXI リファレンス ガイド japan.xilinx.com 73
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第 4 章 : ザイ リンクス AXI プ ロ ト コルへの移行
表 4-8 : バイ ト データ タイプ
バイ ト アドレス
ハイ エン ド の検証ソ リ ューシ ョ ン
ビッ ト ラベル 0 7
上位ビ ッ ト /下位ビ ッ ト 上位ビ ッ 下位ビ ッ ト
多 く のサー ド パーテ ィ 企業が (Cadence Design Systems、 ARM、 Mentor Graphics、 Synopsys など
の各社)、システム レベルの検証およびシ ス テム レベル デザ イ ンの性能を調整する機能を持つツー
ルを提供し ています。 AXI ベースの大規模シ ス テム設計において、 可能なかぎ り 高度な検証および
性能が必要とされる場合は、 これらのサードパーティ ツールを使用する こ と を推奨し ます。
74 japan.xilinx.com AXI リファレンス ガイド
UG761 (v13.1) 2011 年 3 月 7 日
n

AXI 導入のま と め
AXI4 および AXI4-Lite 信号
グローバル信号
表 A-1 : グローバル AXI 信号
付録 A
こ の付録では、 ザ イ リ ン ク ス ® が AXI4、 AXI-Lite、 AXI4-Stream インターフェイス プロ ト コル IP
に導入し たプロ ト コル信号を ま と めています。 これらの信号の詳細は、 AXI 仕様 (www.amba.com
よ り 入手可能) を参照して く ださい。
表 A-1 にグローバル AXI 信号を示し ます。
信号 AXI4 AXI4-Lite
ACLK クロック ソース。 関連する ク ロ ッ ク イネーブル信号 ACLKEN が併用さ れる場合があ り ます。
ただし、ACLKEN は業界の便宜上使用さ れる信号であ り 、ARM 仕様には明示的に規定 さ れていない こ と
に注意し て く ださい。
ARESETN アクティブ Low のグローバル リセット ソース。IP がリセット ソース (極性を問いません) として別の
信号を使用で き る場合、 こ の信号はイ ン ターフ ェ イ ス上に表れません。 ザ イ リ ン ク ス IP では通常、 リ
セッ トのアサートから 8 サ イ ク ル以内に VALID 出力をデ ィ アサー ト する必要があ り ます。
また、 リセッ ト パルスの幅は、 通常最も遅い ク ロ ッ ク の 16 サ イ ク ル以上であ る こ と が要求 さ れます。
AXI リファレンス ガイド japan.xilinx.com 75
UG761 (v 13.1) 2011 年 3 月 7 日

付録 A: AXI 導入のま と め
AXI4 および AXI4-Lite 書き込みアド レス チ ャ ネル信号
表 A-2 : 書き込みア ド レス チ ャ ネル信号
表 A-2 に書き込みア ド レ ス チャ ネル信号を示し ます。
メモ : 読み出し専用のマス ターま たはス レーブ インターフェイスは、書き込みアドレス チャネル全
体があ り ません。
信号 AXI4 AXI4-Lite
AWID 完全サポー ト 。
マスターは、 ID ビ ッ ト の変化する部分 (存在する場合) のみを出力し て、
順序変更可能な ト ラ ンザ ク シ ョ ンのス レ ッ ド を表示し ます。
単一ス レ ッ ド のマス ター イ ン ターフ ェ イ スの場合、 こ の信号を無視し てかまいま
せん。マスターは、マスター ID を構成する定数の部分を出力する必要はあ り ませ
ん。 こ の部分は AXI イ ン ターコ ネ ク ト に よ って付加さ れます。
この信号は存在しま
せん。
AWADDR 完全サポー ト 。
32 ビッ ト幅です。必要に応じてよ り広い幅も使用します。 スレーブのネイティブ アドレス範囲を超える
上位ビ ッ ト はエン ド ポ イ ン ト スレーブによって無視 (切り捨て) さ れます。 こ の結果、 ス レーブ内でア ド
レ スのエ イ リ アシングが発生する可能性があ り ます。
メモ : EDK は 32 ビッ ト アドレスのみサポートします。
AWLEN 完全サポー ト 。
サポー ト 対象のバース ト :
• インク リ メンタル バース ト (INCR) の場合、 最大 256 ビー ト
• ラップ バース ト (WRAP) の場合、 16 ビー ト
AWSIZE 転送幅 8 ~ 256 ビ ッ ト に対応し ています。
AWSIZE がネイテ ィ ブ データ幅よ り 狭いバース ト の使用は推奨で き ません。
AWBURST INCR および WRAP を完全サポー ト 。
FIXED バース ト は推奨し ません。
FIXED バース ト で も プ ロ ト コルに準拠し たハン ド シ ェ イ ク は確立 さ れますが、
FIXED 転送の影響が、 誤って INCR ま たは未定義の状態に解釈さ れる恐れがあ る
ためです。
AWLOCK ザイ リ ンクスのエンドポイン ト IP には、排他的ア ク セス機能が イ ンプ リ メ ン ト さ
れていません。
インフラスト ラクチャ IP は排他的ア ク セス ビ ッ ト をシ ス テム全体に転送し ます。
AWCACHE 値 0011 の設定を推奨し ます。
この信号は存在しま
せん。
この信号は存在しま
せん。
この信号は存在しま
せん。
この信号は存在しま
せん。
ザイ リ ンクス IP は通常、 ト ラ ンザ ク シ ョ ン を無視する か (スレーブの場合)、 ノ ーマル、 キ ャ ッ シ ュ不可、
変更可能、 バ ッ フ ァ リ ング可能の ト ラ ンザ ク シ ョ ン を生成し ます (マスターの場合)。
インフラスト ラクチャ IP はキャ ッシュ ビ ッ ト をシ ス テム全体に転送し ます。
AWPROT 値 000 の設定を推奨し ます。
ザイ リ ンクス IP は通常、 ト ラ ンザ ク シ ョ ン を無視する か (スレーブの場合)、 ノーマル、セキュア、デー
タ属性の ト ランザクシ ョ ンを生成します (マスターの場合)。
インフラスト ラクチャ IP は保護ビ ッ ト をシ ス テム全体に転送し ます。
76 japan.xilinx.com AXI リファレンス ガイド
UG761 (v 13.1) 2011 年 3 月 7 日

表 A-2 : 書き込みア ド レス チ ャ ネル信号 (続き)
AXI4 および AXI4-Lite 書き込みデータ チ ャ ネル信号
表 A-3 に書き込みデータ チャ ネル信号を示し ます。
AXI4 および AXI4-Lite 信号
信号 AXI4 AXI4-Lite
AWQOS ザイ リ ンクス エンドポイン ト IP にはイ ンプ リ メ ン ト されていません。
インフラスト ラクチャ IP は QoS ビ ッ ト をシ ス テム全体に転送し ます。
AWREGION ザイ リ ンクス エンドポイン ト スレーブ IP に イ ンプ リ メ ン ト 可能です。
マスター IP にはイ ンプ リ メ ン ト されていません。
対応する ア ド レ ス デコーダーの範囲設定に基づき、 AXI インターコネク トによっ
て生成されます。
AWUSER 通常、 ザ イ リ ン ク ス エンドポイン ト IP にはイ ンプ リ メ ン ト されていません。
AWVALID 完全サポー ト 。
AWREADY 完全サポー ト 。
表 A-3 : 書き込みデー タ チ ャ ネル信号
インフラスト ラクチャ IP はユーザー ビ ッ ト をシ ス テム全体に転送し ます。
この信号は存在し
ません。
この信号は存在し
ません。
この信号は存在し
ません。
メモ : 読み出し専用のマス ターま たはス レーブ イ ン ターフ ェ イ スは、書き込みデータ チャネル全体
を無視し ます。
信号 AXI4 AXI4-Lite
WDATA ネイティブ幅 32 ~ 256 ビ ッ ト に対応し ています。
今後、 512 ビットおよび 1024 ビット幅もサポートされる
可能性があ り ます。
32 ビッ ト幅に対応しています。
AXI4-Lite は現在の と こ ろ 64 ビッ トのネイ
ティブ データ幅をサポー ト し ていません。
WSTRB 完全サポー ト 。 ス レーブ インターフェイスでは WSTRB を無
視 (すべてのバイ ト を有効 と 見なす) してもか
まいません。
WLAST 完全サポー ト 。 こ の信号は存在し ません。
WUSER 通常、ザ イ リ ン ク ス エンドポイン ト IP にはイ ンプ リ メ ン
トされていません。
WVALID 完全サポー ト 。
WREADY 完全サポー ト 。
インフラスト ラクチャ IP はユーザー ビットをシステム
全体に転送し ます。
この信号は存在しません。
AXI リファレンス ガイド japan.xilinx.com 77
UG761 (v 13.1) 2011 年 3 月 7 日

付録 A: AXI 導入のま と め
AXI4 および AXI4-Lite 書き込み応答チ ャ ネル信号
表 A-4 : 書き込み応答チ ャ ネル信号
表 A-4 に書き込み応答チャ ネル信号を示し ます。
メモ : 読み出し専用のマス ターま たはス レーブ イ ン ターフ ェ イ スは、 書き込み応答チャ ネル全体を
無視し ます。
信号 AXI4 AXI4-Lite
BID 完全サポー ト 。
詳細は、 AWID を参照して く ださい。
AXI4 および AXI4-Lite 読み出し ア ド レス チ ャ ネル信号
表 A-5 に読み出し ア ド レ ス チャ ネル信号を示し ます。
この信号は存在しません。
BRESP 完全サポー ト 。 EXOKAY の値は、仕様には規定さ れていません。
BUSER 通常、 ザ イ リ ン ク ス エンドポイン ト IP にはイ ンプ リ メ
ントされていません。
BVALID 完全サポー ト 。
BREADY 完全サポー ト 。
インフラスト ラクチャ IP はユーザー ビットをシステム
全体に転送し ます。
表 A-5 : 読み出し ア ド レス チ ャ ネル信号
この信号は存在しません。
メモ : 書き込み専用のマス ターま たはス レーブ イ ン ターフ ェ イ スは、読み出し ア ド レ ス チャネル全
体を無視し ます。
信号 AXI4 AXI4-Lite
ARID 完全サポー ト 。
マスターは、ID ビ ッ ト の変化する部分 (存在する場合) のみを出力
し て、順序変更可能な ト ラ ンザ ク シ ョ ンのス レ ッ ド を表示し ます。
単一ス レ ッ ド のマス ター イ ン ターフ ェ イ スの場合、 こ の信号を無
視してかまいません。マスターは、「マスター ID」 を構成する定数
の部分を出力する必要はあ り ません。こ の部分は AXI インターコ
ネク トによって付加されます。
この信号は存在しません。
ARADDR 完全サポー ト 。
32 ビッ ト幅です。 必要に応じてよ り広い幅も使用します。 スレーブのネイティブ アドレス範囲を超える
上位ビ ッ ト はエン ド ポ イ ン ト スレーブによって無視 (切り捨て) さ れます。 こ の結果、 ス レーブ内でア ド
レ スのエ イ リ アシングが発生する可能性があ り ます。
メモ : EDK は 32 ビッ ト アドレスのみサポートします。
ARLEN INCR および WRAP を完全サポー ト 。
FIXED バース ト は推奨し ません。FIXED バース ト で も プロ ト コル
に準拠し たハン ド シェ イ クは確立されますが、 FIXED 転送に よ る
影響が、 誤って INCR ま たは未定義の状態に解釈 さ れる恐れがあ
るためです。
この信号は存在しません。
78 japan.xilinx.com AXI リファレンス ガイド
UG761 (v 13.1) 2011 年 3 月 7 日

表 A-5 : 読み出し ア ド レス チ ャ ネル信号 (続き)
ARSIZE 転送幅 8 ~ 256 ビ ッ ト に対応し ています。
今後、512 ビッ トおよび 1024 ビ ッ ト 幅も サポー ト さ れる可能性が
あります。ARSIZE がネイテ ィ ブ データ幅よ り 狭いバース ト の使
用は推奨でき ません。
AXI4 および AXI4-Lite 信号
信号 AXI4 AXI4-Lite
ARBURST INCR および WRAP を完全サポー ト 。
FIXED バース ト は推奨し ません。FIXED バース ト で も プロ ト コル
に準拠し たハン ド シェ イ クは確立されますが、 FIXED 転送の影響
が、 誤って INCR ま たは未定義の状態に解釈 さ れる恐れがあ る た
めです。
ARLOCK ザイ リ ンクスのエンドポイン ト IP には、排他的ア ク セ ス機能が イ
ンプ リ メ ン ト されていません。
インフラスト ラクチャ IP は排他的ア ク セ ス ビッ トをシステム全
体に転送し ます。
ARCACHE 値 0011 の設定を推奨し ます。
この信号は存在しません。
この信号は存在しません。
この信号は存在しません。
ザイ リ ンクス IP は通常、 ト ラ ンザ ク シ ョ ン を無視する か (スレーブの場合)、 ノ ーマル、 キ ャ ッ シ ュ不可、
変更可能、 バ ッ フ ァ リ ング可能の ト ラ ンザ ク シ ョ ン を生成し ます (マスターの場合)。
インフラスト ラクチャ IP はキャ ッシュ ビ ッ ト をシ ス テム全体に転送し ます。
ARPROT 値 000 の設定を推奨し ます。
ザイ リ ンクス IP は通常、 ト ラ ンザ ク シ ョ ン を無視する か (スレーブの場合)、 ノーマル、セキュア、デー
タ属性のト ランザクシ ョ ンを生成します (マスターの場合)。
インフラスト ラクチャ IP は保護ビ ッ ト をシ ス テム全体に転送し ます。
ARQOS ザイ リ ンクス エンドポイン ト IP にはイ ンプ リ メ ン ト されていま
せん。
インフラスト ラクチャ IP は QoS ビッ トをシステム全体に転送し
ます。
ARREGION ザイ リ ンクス エンドポイン ト スレーブ IP にインプリ メン ト可能
です。
マスター IP にはイ ンプ リ メ ン ト されていません。
対応する ア ド レ ス デコーダーの範囲設定に基づき、 AXI インター
コ ネ ク ト に よ って生成 さ れます。
ARUSER 通常、 ザ イ リ ン ク ス エンドポイン ト IP にはイ ンプ リ メ ン ト されて
いません。
ARVALID 完全サポー ト 。
ARREADY 完全サポー ト 。
インフラスト ラクチャ IP はユーザー ビ ッ ト をシ ス テム全体に転送
します。
この信号は存在しません。
この信号は存在しません。
この信号は存在しません。
AXI リファレンス ガイド japan.xilinx.com 79
UG761 (v 13.1) 2011 年 3 月 7 日

付録 A: AXI 導入のま と め
AXI4 および AXI4-Lite 読み出し デー タ チ ャ ネル信号
表 A-6 : 読み出し デー タ チ ャ ネル信号
表 A-6 に読み出しデータ チャ ネル信号を示し ます。
メモ : 書き込み専用のマス ターま たはス レーブ イ ン ターフ ェ イ スは、読み出しデータ チャネル全体
を無視し ます。
信号 AXI4 AXI4-Lite
RID 完全サポー ト 。
詳細は、 ARID を参照して く ださい。
この信号は存在しません。
RDATA ネイティブ幅 32 ~ 256 ビ ッ ト に対応し ています。 32 ビッ ト幅に対応しています。
AXI4-Lite は現在の と こ ろ 64 ビッ トのネイ
ティブ データ幅をサポー ト し ていません。
RRESP 完全サポー ト 。 EXOKAY の値は、仕様には規定 さ れていません。
RLAST 完全サポー ト 。 こ の信号は存在し ません。
RUSER 通常、 ザ イ リ ン ク ス エンドポイン ト IP にはイ ンプ リ メ
ントされていません。
RVALID 完全サポー ト 。
RREADY 完全サポー ト 。
インフラスト ラクチャ IP はユーザー ビッ トをシステム
全体に転送し ます。
この信号は存在しません。
80 japan.xilinx.com AXI リファレンス ガイド
UG761 (v 13.1) 2011 年 3 月 7 日

AXI4-Stream 信号のま と め
表 A-7 : AXI4-Stream 信号のま と め
信号 オプシ ョ ン デフォルト
(全ビッ ト)
AXI4-Stream 信号の一覧を表 A-7 に示し ます。
TVALID 必須 N/A 変更な し
TREADY オプシ ョ ン 1 変更な し
TDATA オプシ ョ ン 0 変更な し
TSTRB オプシ ョ ン TKEEP と
同じ、
それ以外
の場合は 1
AXI4-Stream 信号のま と め
AXI リファレンス ガイド japan.xilinx.com 81
UG761 (v 13.1) 2011 年 3 月 7 日
内容
ザイ リ ンクス AXI IP における規則 :
8 ~ 4096 ビッ ト幅までは、 ザイリンクス AXI IP が使用し ます (テス ト境界の
確立)。
変更な し
通常、 TSTRB はスパース ス ト リ ームのエン コー ド に使用し ます。 TSTRB は、 残
余パケ ッ ト のエン コー ド だけを目的 と し て使用すべき ではあ り ません。
TKEEP オプシ ョ ン 1 ザイ リ ンクス IP では、ヌル バイ トの利用をパケット化されたス ト リームの末尾に
発生する残余バイ ト のエン コー ド に限定し ています。
ザイ リ ンクスのエンドポイン ト IP では、ス ト リ ーム中の先頭または途中のヌル バ
イトに TKEEP を使用し ません。
TLAST オプシ ョ ン 0 パケ ッ ト の最終データ ビー ト を示し ます。
TID オプシ ョ ン 0 変更な し
TDEST オプシ ョ ン 0 変更な し
TUSER オプシ ョ ン 0 変更な し
TLAST を省略し た場合、 連続し たパケ ッ ト 化 さ れていないス ト リ ーム と 見な さ れ
ます。
ザイ リ ンクス AXI IP における規則 :
1 ~ 32 ビッ ト幅のみを、ザイリンクス AXI IP が使用し ます (テス ト境界の確立)。
ザイ リ ンクス AXI IP における規則 :
1 ~ 32 ビッ ト幅のみを、ザイリンクス AXI IP が使用し ます (テス ト境界の確立)。
ザイ リ ンクス AXI IP における規則 :
1 ~ 4096 ビッ ト幅のみを、 ザイリンクス AXI IP が使用し ます (テス ト境界の
確立)。

付録 A: AXI 導入のま と め
82 japan.xilinx.com AXI リファレンス ガイド
UG761 (v 13.1) 2011 年 3 月 7 日

AXI の用語
表 B-1 : AXI の用語
付録 B
ここでは、AXI 固有の略語、用語および定義の一覧 と 共に、 こ れ ら の用語が使用 さ れる IP コアの種
類を示します。
用語 コ アの種類 内容 適用対象
AXI 汎用
AXI4
AXI4-Lite
AXI4-Stream
インターフェ
イス
チャネル
バス
メ モ リ マ ッ プ方式の
ブ ロ ッ ク 転送。
制御レ ジ ス タ向けの
サブセッ ト 。
データ ス トリーミング
向けのサブセッ ト
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4-Stream
インプリ メント される AXI プロ ト コル イン
ターフ ェ イ ス全般を指す一般的な用語です。
最大 256 データ ビー ト をバース ト 転送する、
アドレス指定のインターフェイス。
32 ビ ッ ト 幅のデータ を転送する メ モ リ マ ッ
プ方式の軽量イ ン ターフ ェ イ ス。 転送でき る
データ は一度に 1 ビー ト のみです。
単一書き込みチャ ネル モデルの単方向
リンク。
バース ト 長に制限があ り ません。
IP コ ア機能を外部に提供する ための 1 つ以
上のチャ ネルの集合。 マス ターを ス レーブに
接続し ます。
1 つの IP が複数のイ ン ターフ ェ イ ス を持つ
場合も あ り ます。
VALID 信号 と 関連付け ら れた、 AXI 信号の
独立し た集合。
汎用 複数ビ ッ ト か ら な る信号。
(インターフェイスまたはチャネルとは異な
ります。)
一般的な説明。
エンベデッ ド コアおよびメモリ
コア。
例 : MIG、ブロック RAM、EDK、
PCIe ブリッジ、FIFO
管理レ ジ ス タ。 例 : 割り込みコン
トローラー、UART Lite、IIC バス
インターフェイス
DSP、ビデオ、通信アプ リ ケーシ ョ
ンに使用 さ れます。
すべて
すべて
すべて
AXI リファレンス ガイド japan.xilinx.com 83
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付録 B: AXI の用語
表 B-1 : AXI の用語 (続き)
用語 コ アの種類 内容 適用対象
トランザク
ション
転送
バース ト
マスター
スレーブ
マスター
インターフェ
イス (汎用)
スレーブ
インターフェ
イス (汎用)
SI
MI
AXI4-Stream
AXI4
AXI4-Lite
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4
AXI4-Lite
チャネルを介して実行される完結した通信
動作で、1 つ以上の転送から構成されます。完
結した動作です。
アドレス、データ、応答の各チャネルを介し
た、互いに関連付け ら れた読み出し/書き込み
通信動作すべての集合で、 1 つ以上の転送か
ら構成 さ れます。 完結し た読み出し ま たは書
き込み要求です。
VALID 信号のハン ド シ ェ イ ク に よ って識別
する、 情報を伝達する 1 つのク ロ ッ ク サイ
クルです。 データ ビー ト 。
DSP、ビデオ、通信アプ リ ケーシ ョ
ンに使用 さ れます。
エンベデッ ド コアおよびメモリ
コア。
管理レ ジ ス タ。
すべて
複数の転送から構成される ト ラ ンザク シ ョ ン。 すべて
AXI トランザクションを生成してスレーブ
IP へ と 接続さ れた ワ イ ヤに発信する、 IP ま
たはデバイ ス (または IP 上の複数の イ ン ター
フェイスのうちの 1 つ)。
マスター IP へと接続されたワイヤから AXI
ト ラ ンザ ク シ ョ ン を受信し て応答する、IP ま
たはデバイ ス (または IP 上の複数の イ ン ター
フェイスのうちの 1 つ)。
発信 AXI トランザクションを生成して AXI
転送の開始側 (送信元) となる IP またはモ
ジュールのインターフェイス。
AXI 転送の受信側 (宛先) となって着信 AXI
ト ラ ンザ ク シ ョ ン を受信する IP またはモ
ジュールのインターフェイス。
AXI インターコネク トのスレーブ インター
フェイス : 接続さ れたすべてのマス ター IP
からの着信 AXI ト ラ ンザ ク シ ョ ン を受信す
る、 ベクター化された AXI スレーブ イン
ターフェイス。
AXI インターコネク トのマスター インター
フェイス : 接続さ れたすべてのス レーブ IP
への発信 AXI ト ラ ンザ ク シ ョ ン を生成する、
ベクター化された AXI マスター インター
フェイス。
すべて
すべて
すべて
すべて
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EDK
EDK

表 B-1 : AXI の用語 (続き)
用語 コ アの種類 内容 適用対象
SI スロッ ト
MI スロッ ト
SI 側
MI 側
アップ
サイザー
ダウン
サイザー
AXI4
AXI4-Lite
AXI4
AXI4-Lite
AXI4
AXI4-Lite
AXI4
AXI4-Lite
AXI4
AXI4-Lite
AXI4-Stream
AXI4
AXI4-Lite
AXI4-Stream
スレーブ インターフェイス スロッ ト : 1 つの
マスター IP に接続する イ ン ターコ ネ ク ト の
スレーブ インターフェイス ベ ク ター信号の
1 スライス。
マスター インターフェイス スロッ ト : 1 つの
マスター インターフェイス スレーブ IP に接
続する イ ン ターコ ネ ク ト のマス ター イン
ターフェイス ベ ク ター信号の 1 スライス。
インターコネク トの SI 側に近いモジ ュール
インターフェイスを指します。
インターコネク トの MI 側に近いモジ ュール
インターフェイスを指します。
スレーブ インターフェイスからマスター イ
ン ターフ ェ イ スの方向にデータ が移動する場
合に (書き込み/読み出しの方向に関係な く )、
データ パス幅を広 く する変換機能。
スレーブ インターフェイスからマスター イ
ン ターフ ェ イ スにデータ が移動する場合に
(書き込み/読み出し の方向に関係な く )、 デー
タ パス幅を狭 く する変換機能。
AXI リファレンス ガイド japan.xilinx.com 85
UG761 (v 13.1) 2011 年 3 月 7 日
EDK
EDK
EDK
EDK
すべて
すべて
SAMD トポロジ 共有ア ド レ ス複数データ EDK
クロスバー トポロジ AXI インターコネク トの中心に位置し、さま
ざまな SI スロッ トおよび MI スロッ ト間の
アドレス、データ、応答の各チャネルの転送
をルーテ ィ ングするモジュール。
すべて

付録 B: AXI の用語
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