Opis procesora

More documents

Recommendations

Info

3 MAGISTRALA U ovoj glavi se razmatra organizacija sistemske magistrale BUS. Najpre se daje struktura magistrale, zatim arbitracija na magistrali i na kraju ciklusi na magistrali. Sistemska magistrala je asinhrona magistrala, koja služi za povezivanje modula računarskog sistema i to procesora CPU, memorije MEM i ulazno/izlaznih ureĎaja U/I. Preko magistrale se prenose sadržaji izmeĎu registara procesora, memorijskih lokacija i registara ureĎaja. Ceo tok prenosa nekog sadržaja izmeĎu dva modula naziva se ciklus na magistrali. Modul koji započinje ciklus na magistrali naziva se gazda (master), a modul sa kojim gazda realizuje ciklus naziva se sluga (slave). Gazda može da bude procesor i ureĎaj sa direktnim pristupom memoriji. Sluga može da bude memorija i ureĎaji bez i sa direktnim pristupom memoriji. Procesor čita sadržaje memorijskih lokacija i upisuje sadržaje u memorijske lokacije prilikom čitanja instrukcija i operanada i upisa rezultata kao sastavnog dela izvršavanja instrukcija. Pored toga procesor čita sadržaje registara ureĎaja i upisuje sadržaje u registre ureĎaja prilikom izvršavanja instrukcija kojima se dobija status ureĎaja, vrši inicijalizacija ureĎaja, zadaje režim rada i vrši startovanje i zaustavljanje ureĎaja i vrši prenos podataka izmeĎu procesora i ureĎaja i obratno. UreĎaj sa direktnim pristupom memoriji čita sadržaje memorijskih lokacija i upisuju sadržaje u memorijske lokacije u okviru prenosa podataka iz memorije u izlazni ureĎaj i iz ulaznog ureĎaja u memoriju. Na magistrali mogu da se realizuju dva tipa ciklusa izmeĎu gazde i sluge i to ciklus čitanja i ciklus upisa. Za njihovu realizaciju koriste se tri grupe linija i to adresne linije ABUS 15...0 , linije podataka DBUS 7...0 i upravljačke linije RDBUS , WRBUS i FCBUS . Po adresnim linijama ABUS 15...0 gazda šalje slugi adresu memorijske lokacije ili registra ureĎaja sa koje treba očitati sadržaj kod ciklusa čitanja ili na kojoj treba upisati sadržaj kod ciklusa upisa. Po linijama podataka DBUS 7...0 sluga šalje gazdi očitani sadržaj u slučaju ciklusa čitanja i gazda šalje slugi sadržaj koji treba upisati u slučaju ciklusa upisa. Po upravljačkoj liniji RDBUS gazda šalje signal kojim u slugi startuje ciklus čitanja. Po upravljačkoj liniji WRBUS gazda šalje signal kojim u slugi startuje ciklus upisa. Po upravljačkoj liniji FCBUS sluga u slučaju oba ciklusa šalje signal gazdi kao indikaciju da je on svoj deo ciklusa završio. U slučaju ciklusa čitanje to je i indikacija da se na linijama podataka DBUS 7...0 nalazi sadržaj koji gazda treba da upiše u svoj prihvatni registar. Gazde na magistrali modu da budu procesor i ureĎaj sa direktnim pristupom memoriji. Kako je dozvoljeno da u jednom trenutku ili procesor ili ureĎaj bude gazda magistrale, potrebno je pre svakog ciklusa na magistrali realizovati arbitraciju pristupa magistrali izmeĎu procesora i ureĎaja. Arbitracija je tako izvedena da procesor ima funkciju arbitratora i da je magistrala normalno u posedu procesora. S toga ureĎaj svaki put kada kao gazda treba da započne ciklus čitanja ili upisa na magistrali najpre od procesora traži dozvolu korišćenja magistrale. UreĎaj traži od procesora dozvolu korišćenja magistrale postavljanjem signala hreq na vrednost 1. Ovde se mogu javiti dve situacije. Prva situacija se javlja ako procesor nije već započeo ciklus na magistrali. Tada je magistrala slobodna i procesor može odmah, postavljanjem signala hack na vrednost 1, da ureĎaju da dozvolu da kao gazda započne svoj ciklus. Druga situacija se javlja ako je procesor već započeo ciklus na magistrali. Tada 27
Page 1: JOVAN ĐORĐEVIĆ ARHITEKTURA I ORG
Page 4 and 5: 5.1 OPERACIONA JEDINICA ...........
Page 6 and 7: BUS RDBUS WRBUS FCBUS Ulazno/izlazn
Page 9 and 10: 2 ARHITEKTURA SISTEMA U ovoj glavi
Page 11 and 12: format instrukcije prekida, format
Page 13 and 14: Registarsko indirektno adresiranje
Page 15 and 16: Tabela 2 Instrukcije uslovnog skoka
Page 17 and 18: smešta u akumulator AB. Kao operan
Page 19 and 20: OC 7…6 predstavljaju četiri grup
Page 21 and 22: Tabela 10 Kodiranje podgrupe instru
Page 23 and 24: Povratak iz prekidne rutine se real
Page 25 and 26: 7 0 SR 7 0 DR statusni registar reg
Page 27 and 28: 0 ukazuje da je zadat režim prenos
Page 29: ežim rada sa izlaznom periferijom
Page 33: upravljačka linija magistrale FCBU
Page 36 and 37: uprav uprav uprav Ovi blokovi su me
Page 38 and 39: AB 7…0 upisuje, sadržaji AW 15
Page 40 and 41: procesor pri vrednosti 1 signala hr
Page 42 and 43: 14444244443 uprav exec 14444244443
Page 44 and 45: uprav 123 123 123 123 uprav regista
Page 46 and 47: Sadržaji PC 15…0 i IR 23…16 pr
Page 48 and 49: predstavlja operand koji se u fazi
Page 50 and 51: 144424443 144424443 ldPSWH uprav up
Page 52 and 53: 1444444442444444443 fetch fetch fet
Page 54 and 55: lequ — rezultat manji od nule ili
Page 56 and 57: (slika 21). Flip-flop PRADR se post
Page 58 and 59: ... 1442443 ... 1442443 123 priorit
Page 60 and 61: 1 1 1 1 Procesor zaustavljen 0 Čit
Page 62 and 63: Ovaj iskaz sadrži spisak upravlja
Page 64 and 65: namene koja se koristi samo u sluč
Page 66 and 67: i to u razrede IR 7…0 bloka bus.
Page 68 and 69: 60 7 12 13 56 memind MAR
Page 70 and 71: U suprotnom slučaju se prelazi na
Page 72 and 73: step 42 mxBB 1 , ldBB, br step 50 ;
Page 74 and 75: se vrednostima 1 signala mxAB i ldA
Page 76 and 77: načina kao što se to radi u korac
Page 78 and 79: step 6F mxMAR 2 , mxMAR 0 , ldMAR,
Page 80 and 81:
multiplekser MX5 bloka exec i upisu
Page 82 and 83:
ezultat upisuje u registar AB 7…0
Page 84 and 85:
! NOT ! ! U korak step 9B se dolazi
Page 86 and 87:
akumulator aritmetički pomeraju za
Page 88 and 89:
60 step AB br (if hack then step AB
Page 90 and 91:
step B6 mxMAR 2 , mxMAR 0 , ldMAR,
Page 92 and 93:
60 step C5 incSP; step C6 mxMAR 2 ,
Page 94 and 95:
60 58 58 60 PSWL 2...0
Page 96 and 97:
step E0 br (if hack then step E0 );
Page 98 and 99:
ima vrednost 1 da bi se realizovao
Page 100 and 101:
HALT step 52 52 ASL step 9F 9F INTD
Page 102 and 103:
T 2D brhack, val 2D ; T 2E eMAR, rd
Page 104 and 105:
T 75 eMAR, rdCPU, brnotfcCPU, val 7
Page 106 and 107:
! RTI ! T AE mxMAR 2 , mxMAR 0 , ld
Page 108 and 109:
lok bus 144424443 blok fetch blok a
Page 110 and 111:
16) dodeljeno je po jedno stanje br
Page 112 and 113:
clPRCOD = T D4 stPRADR = T 0D clP
Page 114 and 115:
val 81 = T 81 val 84 = T 84 val 8
Page 117 and 118:
144424443 5 MEMORIJA U ovoj glavi s
Page 119 and 120:
Signal select ima aktivnu vrednost
Page 121 and 122:
sa sadržajem mikroprekidača TIME
Page 123 and 124:
stopPER rdPER wrPER fcPER 6 ULAZNO/
Page 125 and 126:
kontrolera stigao novi zahtev za op
Page 127 and 128:
KP KP KP rdPER wrPER stopPER fcPER
Page 129 and 130:
Blok registri (slike 70) služi za
Page 131 and 132:
Registar CR 2…0 je trorazredni up
Page 133 and 134:
neaktivna vrednost signala select.
Page 135 and 136:
startovan jedan od ova dva ciklusa
Page 137 and 138:
Dijagram toka upravljačkih signala
Page 139 and 140:
6.2.2.1.3 Struktura upravljačke je
Page 141 and 142:
Upravljački signali bloka interfej
Page 143 and 144:
0 Da li je kontroler startovan ? 1
Page 145 and 146:
putem startuje kontroler periferije
Page 147 and 148:
dPER wrPER blok registri blok inter
Page 149 and 150:
Upravljački signal bloka interfejs
Page 151 and 152:
123 123 6.3.1.1 Blok registri Blok
Page 153 and 154:
Multiplekser MP2 se sastoji od 8 mu
Page 155 and 156:
Brojač AR 15…0 je 16-to razredni
Page 157 and 158:
selSR, selWCRH, selWCRL, selARH i s
Page 159 and 160:
uprav_mem podatak prenosi iz regist
Page 161 and 162:
dok se, ukoliko se vrši startovanj
Page 163 and 164:
! Pri aktivnim vrednostima signala
Page 165 and 166:
interfejs interfejs 1444442444443 1
Page 167 and 168:
pomoćni registar podatka. Ukoliko
Page 169 and 170:
putem startuje kontroler periferije
Page 171 and 172:
Blok generisanje nove vrednosti bro
Page 173 and 174:
6.3.2.3 Upravljačka jedinica memor
Page 175 and 176:
5 4 6 Inkrementriranje adresnog reg
Page 177 and 178:
postavio dozvolu za korišćenje ma
Page 179 and 180:
step 0 CR 2 0 step 8 1 1 done 0 1 C
Page 181 and 182:
step 3 hreq, eAR, eDR, wrMKTR, br (
Page 183 and 184:
koji vrednostima 0 i 1 ukazuje da u
Page 185 and 186:
ežim rada se realizuje neaktivnom
Page 187 and 188:
BUS 144424443 CR 0 — blok regist
Page 189 and 190:
egistra WCR 15…8 propušta kroz b
Page 191 and 192:
startovan jedan od ova dva ciklusa
Page 193 and 194:
oper 1442443 oper 1442443 oper 1442
Page 195 and 196:
Dijagram toka upravljačkih signala
Page 197 and 198:
7 LITERATURA 1. Lazić, B., Logičk
Page 199:
1 195
show all

Opis procesora

You also want an ePaper? Increase the reach of your titles

Delete template?

Save as template?