Opis procesora

More documents

Recommendations

Info

BUS RDBUS WRBUS FCBUS Ulazno/izlazni ureĎaj sa kontrolerom za direktan pristup memoriji realizuje ciklus čitanja sa memorijom prilikom prenosa iz memorije u ureĎaj i ciklus upisa sa memorijom prilikom prenosa iz ureĎaja u memoriju. 1442443 ABUS 15...0 DBUS 7...0 RDBUS WRBUS FCBUS ABUS 15...0 DBUS 7...0 RDBUS MEM WRBUS FCBUS ABUS 15...0 DBUS 7...0 RDBUS WRBUS FCBUS U/I1 intr ABUS 15...0 DBUS 7...0 intr 1 intr 1 intr 2 intr U/I2 hreq hack hreq hack ABUS 15...0 DBUS 7...0 RDBUS WRBUS FCBUS ABUS 15...0 ABUS 15...0 DBUS 7...0 RDBUS U/I3 intr intr 3 intr 4 intr U/I4 DBUS 7...0 RDBUS WRBUS WRBUS FCBUS CPU FCBUS ABUS 15...0 ABUS 15...0 DBUS 7...0 RDBUS WRBUS U/I5 intr intr 5 intr 6 intr U/I6 DBUS 7...0 RDBUS WRBUS FCBUS FCBUS ABUS 15...0 DBUS 7...0 RDBUS WRBUS U/I7 intr intr 7 inm inm FAULT FCBUS Slika 1 Konfiguracija sistema UreĎaj koji započinje neki ciklusa na magistrali naziva se gazda, a ureĎaj koji realizuje ciklus sluga. Pri ciklusu čitanja gazda šalje adresu na adresne linije ABUS 15...0 i signalom na upravljačkoj liniji RDBUS startuje čitanje u slugi. Po završenom čitanju sluga šalje očitani podatak na linije podataka DBUS 7...0 i signalom na upravljačkoj liniji FCBUS signalizira 2
gazdi da je čitanje završeno i da je podatak raspoloživ. Pri ciklusu upisa gazda šalje adresu na adresne linije ABUS 15...0 , podatak na linije podataka DBUS 17...0 i signalom na upravljačkoj liniji WRBUS startuje upis u slugi. Po završenom upisu sluga signalom na upravljačkoj liniji FCBUS signalizira gazdi da je upis završen. Kako gazde na magistrali mogu da budu procesor i ulazno/izlazni ureĎaj sa kontrolerom za direktan pristup memoriji, postoji potreba za arbitracijom meĎu njima. Usvojen je pristup kod koga procesor ima ulogu arbitratora. Ulazno/uzlazni ureĎaj pre realizacije ciklusa na magistrali u kome je gazda signalom hreq traži dozvolu korišćenja magistrale od <strong>procesora</strong>, a procesor mu signalom hack daje dozvolu. 3
Page 1: JOVAN ĐORĐEVIĆ ARHITEKTURA I ORG
Page 4 and 5: 5.1 OPERACIONA JEDINICA ...........
Page 9 and 10: 2 ARHITEKTURA SISTEMA U ovoj glavi
Page 11 and 12: format instrukcije prekida, format
Page 13 and 14: Registarsko indirektno adresiranje
Page 15 and 16: Tabela 2 Instrukcije uslovnog skoka
Page 17 and 18: smešta u akumulator AB. Kao operan
Page 19 and 20: OC 7…6 predstavljaju četiri grup
Page 21 and 22: Tabela 10 Kodiranje podgrupe instru
Page 23 and 24: Povratak iz prekidne rutine se real
Page 25 and 26: 7 0 SR 7 0 DR statusni registar reg
Page 27 and 28: 0 ukazuje da je zadat režim prenos
Page 29: ežim rada sa izlaznom periferijom
Page 32 and 33: magistrala nije slobodna i procesor
Page 35 and 36: BUS 144424443 14444244443 U/I 4 PRO
Page 37 and 38: Registar MAR 15…0 je 16-to razred
Page 39 and 40: Kombinacione mreže za generisanje
Page 41 and 42: sabiranjem sadržaja programskog br
Page 43 and 44: Signali logičkih uslova dužina in
Page 45 and 46: Multiplekser MX1 je 16-to razredni
Page 47 and 48: uprav uprav 14243 uprav 123 14243 1
Page 49 and 50: vrednost 1, na izlazima kodera se p
Page 51 and 52: Flip-flop PSWI sadrži indikator in
Page 53 and 54: Kombinacione mreže za formiranje s
Page 55 and 56: izvršavanja instrukcije prekida IN
Page 57 and 58:
exec 123 exec signalima prl 2 do pr
Page 59 and 60:
4.2 UPRAVLJAČKA JEDINICA U ovom od
Page 61 and 62:
prelazi na fazu opsluživanje preki
Page 63 and 64:
! U koraku step 00 se proverava vre
Page 65 and 66:
60 1 2 3 13 MAR
Page 67 and 68:
slučaju nekog od adresiranja kod k
Page 69 and 70:
prvog bajta se realizuje u koracima
Page 71 and 72:
Time se u registru MAR 15...0 nalaz
Page 73 and 74:
(BEQL, step A1 ), (BNEQL, step A1 )
Page 75 and 76:
na upravljačkoj liniji FCBUS magis
Page 77 and 78:
step 6B eMAR, rdCPU, br (if fcCPU t
Page 79 and 80:
1 signala mxMDR 1 i ldMDR sadržaj
Page 81 and 82:
step 8B mxAW 0 , ldAW, br step C0 ;
Page 83 and 84:
step C0 ; 60 38 56 AND AB
Page 85 and 86:
mesto udesno to je signal AB 7 . Ov
Page 87 and 88:
step A1 br (if brpom then step C0 )
Page 89 and 90:
60 step AF br (if hack then step AF
Page 91 and 92:
75 72 75 72 0 prekid 1 SP
Page 93 and 94:
(if fcCPU then step CC ); step CD i
Page 95 and 96:
! U koraku step D9 se vrši provera
Page 97 and 98:
upravljačkih signala po koracima f
Page 99 and 100:
step 30 store step 50 val 50 50 ste
Page 101 and 102:
T 03 eMAR, rdCPU, brnotfcCPU, val 0
Page 103 and 104:
! TRPD ! T 55 ! TRPE ! T 56 ! LDB !
Page 105 and 106:
T 92 ldN, ldZ, bruncnd, val C0 ; !
Page 107 and 108:
! Provera da li postoji zahtev za p
Page 109 and 110:
linijama adr 7...0 prolazi tada kro
Page 111 and 112:
ldSP = T 8C incSP = T 79 + T 7E +
Page 113 and 114:
notPRINM = T D7 brnotprintr = T D9
Page 115:
l2_brnch — blok fetch, l2_arlog
Page 118 and 119:
BUS 144444424444443 RDBUS uprav rdM
Page 120 and 121:
Ako je startovan ciklus čitanja ul
Page 122 and 123:
Signali rdMEM i wrMEM imaju aktivne
Page 124 and 125:
stanje sve nule. Pri neaktivnoj vre
Page 126 and 127:
U sekvenci upravljačkih signala po
Page 128 and 129:
144424443 stopPER rdPER wrPER fcPER
Page 130 and 131:
123 123 se po izlaznim linijama pod
Page 132 and 133:
BUS 1442443 uprav_bus BUS 123 14243
Page 134 and 135:
Upravljačka jedinica uprav_bus omo
Page 136 and 137:
podatak iz pomoćnog registra podat
Page 138 and 139:
wrKTR postane neaktivan i signali f
Page 140 and 141:
interfejs interfejs 1442443 1442443
Page 142 and 143:
Ako je u zadat prenos iz memorije u
Page 144 and 145:
se iz njega prenese novi podatak u
Page 146 and 147:
podatak programskim putem prenet iz
Page 148 and 149:
step 1 pri aktivnoj vrednosti signa
Page 150 and 151:
BUS 144424443 stopPER rdPER wrPER f
Page 152 and 153:
Registri DR 7…0 i DRAUX 7…0 su
Page 154 and 155:
M M Brojač WCR 15…0 je 16-to raz
Page 156 and 157:
BUS BUS 123 123 BUS BUS uprav_bus 1
Page 158 and 159:
dMKTR ima aktivnu ili neaktivnu vre
Page 160 and 161:
. 0 0 Gazda startovao ciklus čitan
Page 162 and 163:
visoke impedanse na vrednost adrese
Page 164 and 165:
signale clSR0bus i stSR0bus bloka r
Page 166 and 167:
Upravljački signali bloka interfej
Page 168 and 169:
padatka. Ukoliko se utvrdi da je ko
Page 170 and 171:
dPER wrPER blok registri blok inter
Page 172 and 173:
6.2.2.2.2) dodeljen je jedan od ovi
Page 174 and 175:
najpre iz periferije u pomoćni reg
Page 176 and 177:
kontroler bude ponovo startovan. Uk
Page 178 and 179:
magistrale šalju memoriji i čeka
Page 180 and 181:
uprav_mem i uprav_per. Prilikom sta
Page 182 and 183:
ukoliko je neaktivna vrednost signa
Page 184 and 185:
! U korak step D se dolazi iz korak
Page 186 and 187:
dolaze iz bloka registri, i hack, k
Page 188 and 189:
BUS 123 14243 14243 uprav_bus 14442
Page 190 and 191:
itovi ABUS 5…2 mora da budu nule
Page 192 and 193:
signali sadrži spisak upravljački
Page 194 and 195:
WCRLout = rdTMR ·selWCRL CRin = w
Page 196 and 197:
oper oper startTMR oper stopTMR int
Page 198 and 199:
18. A. Milenkovic, Nikolić, B., J.
show all

Opis procesora

Create successful ePaper yourself

Delete template?

Save as template?