Opis procesora

uprav
uprav
uprav
Ovi blokovi su meĎusobno povezani direktnim vezama.
Blok bus (slika 18) služi za arbitraciju procesora i ulazno/izlaznog ureĎaja U/I2 sa
kontrolerom za direktan pristup memoriji pri korišćenju magistrale BUS i realizaciju ciklusa
na magistrali BUS. Blok fetch (slike 19, 20, 21) služi za čitanje instrukcije i smeštanje u
prihvatni registar instrukcije. Blok addr (slika 22) služi za formiranje adrese operanda i
čitanje operanda. Blok exec (slike 23, 24, 25 i 26) služi za izvršavanje operacija. Blok intr
(slike 27, 28 i 29) služi za prihvatanje prekida i generisanje broja ulaza u tabelu sa adresama
prekidnih rutina
Struktura i opis blokova operacione jedinice oper se daju u daljem tekstu.
4.1.1 Blok bus
Blok bus (slika 18) sadrži registre MAR 15...0 i MDR 7...0 sa multiplekserima MX1 i MX2,
respektivno, prihvatni registar DW 15...0 i kombinacione mreže za realizaciju ciklusa na
magistrali BUS kada je procesor gazda i za arbitraciju sa kontrolerom sa direktnim pristupom
memoriji pri korišćenju magistrale BUS.
mxMAR 0
mxMAR 1
123
mxMDR 0
mxMDR 1
123
addr
addr
fetch
addr
fetch
mxMAR 2
16 2 1 0
7
16
6
16
SP 15...0
5
16
ADD 15...0
4
16 MX1
DW 15...0
3
16
IR 15...0
2
16
GPR 15...0
16 1
PC 15...0
0
ldMAR
incMAR
123
LD
INC
16
16
16
uprav
eMAR
MAR
16
MAR 15...0
mr
MR
CLK
ABUS 15...0
BUS
mxMDR 2
3
8 2 1 0
exec PSW 7...0
7
8
execPSW 15...8
6
8
fetch PC 7...0
5
8
fetch PC 15...8
4
8 MX2
exec AW 7...0
8
exec AW 15...8
2 8
8
exec AB 7...0
8 1
BUS DBUS 7...0
0
uprav
rdCPU ldMDR
16 mr
MR
LD MDR CLK
MDRin
8 MDR fetch
7...0
uprav
addr
FCBUS
eMDR
fcCPU
BUS
uprav 8 DBUS 7...0
BUS
144424443
1
rdCPU
uprav
BUS
RDBUS
1
wrCPU
uprav
BUS
WRBUS
U/I
hreq
eMAR
uprav
hack
U/I
uprav
ldDWH
uprav
CLK
LD
MDR 7...0
MDR 7...0
8 mr
8
MR
CLK
DW
ldDWL LD
8 DW uprav
15...8
fetch
8
exec
Slika 18 Blok bus
DW
MR
DW 7...0
mr
fetch
exec
32