Wafer Level Chip Scale Packages - Micro Systems Engineering

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Parameter Standard Advanced a) Leitbahnbreite 125 µm 50 µm b) Leitbahnabstand 125 µm 50 µm c) Keep out Lötstoppmaske = Positionstoleranz zu 75 µm 50 µm Leiterzugbild d) min. Steg Lötstoppmaske 120 µm 75 µm e) min. Überlappung Lötstoppmaske 100 µm 60 µm f) CSP-Landpad 200 µm* 150 µm* g) Via-Catchpad 350 µm 200 µm *) anhängig vom Lotbumpdurchmesser Tab. 1: Designparameter von HDI-Boards Abb. 9: CSP-relevante Abmessungen - 100 µm lines/spaces - partiell
Abbildung 12 zeigt das Potential von Multilayerkeramiken im Einsatz als CSP- Verdrahtungsträger. Selbst unter Anwendung entspannter Designregeln können noch geringe Pitches (unter Ausnutzung mehrerer Lagen) entflechtet werden. Abb. 12: Realisierungsformen von CSP-Verdrahtungen auf LTCC für 0.5 mm und 0.35 mm Pitch 4. Zusammenfassung Mit CSPs können gegenüber konventienellen Packages Flächenreduktionen im Faktor 3 – 10 erzielt werden. Im Vergleich zu COB-Anwendungen sind identische Integrationsdichten mit Wafer Level CSP erreichbar. Mit der Weiterentwicklung bzw. Optimierung von Underfilltechniken läßt sich der notwendige Freiraum um den CSP minimieren. Damit wird eine im Vergleich zu Drahtbond-ICs höhere Bauelementedichte möglich. Hinsichtlich Prozessierbarkeit und Handling zeigt die Anwendung von CSPs deutliche Vorteile gegenüber COB, da deren Bestückung nicht kompatibel zu Standard-SMT-Verfahren ist. Dadurch bietet der Einsatz von CSPs trotz höherer Komponentenkosten durch Umverdrahtung und Bumping ein erhebliches Einsparungspotential über Prozeßvereinfachung und –zeitverkürzung [4]. Das diesem Vortrag zugrundeliegende Vorhaben wird mit Mitteln des Bundesministeriums für Bildung, Wissenschaft, Forschung und Technologie unter dem Förderkennzeichen 16SV 876/7 "Mikromedi" gefördert. Besonderer Dank gilt den Mitarbeitern der Fraunhofer Gesellschaft Institut für Zuverlässigkeit und Mikrointegration, die die Prozessierung der Wafer Level CSPs durchgeführt haben. Literatur: 0,5 mm - 125 µm lines/spaces - partiell 100 µm - 150 µm Vias - 250 µm lines/spaces - 150 µm Vias 0,35 mm - 200 µm lines/150 µm spaces - 150 µm Vias [1] J. Kloeser et al: Low Cost Bumping by Stencil Printing: Process Qualification for 200 µm Pitch, Proceedings International Symposium on Microelectronics 1998, San Diego, Okt. 1998. [2] M. Töpper et al: Chip Size Package – The Option of Choice for Miniaturized Medical Devices, Proceedings International Symposium on Microelectronics 1998, San Diego, Okt. 1998. [3] S. Rizzo: Chip Scale Challenges, Burn-in Socket Design, Advanced Packaging, Nov./Dec. 1997, Vol. 6, Nr. 6, IHS Publishing Group. [4] M. Schaldach et al: Deployment of State-of-the-Art Technology for Implantable Medical Systems, Proceedings International Symposium on Microelectronics 1998, San Diego, Okt. 1998.
Seite 1 und 2: Wafer Level Chip Scale Packages - A
Seite 3 und 4: Cu BCB Sn63Pb37 Abb. 2: Schematisch
Seite 5: CSPs zeigen gegenüber COB den deut

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