10. Programmierbare Logikbausteine - Fachgebiet Rechnersysteme ...

Fachgebiet Rechnersysteme 

Vorlesung Logischer Entwurf 

Technische Universität 

Darmstadt 

10. Programmierbare Logikbausteine 

10. Programmierbare 

Logikbausteine 

Inhalt 

10.1 Einführung 

10.2 Programmierbare Logikbausteine 

(PAL´s, PLA´s, PROM's) 

10.3 Programmierbare Gate-Arrays (FPGA´s) 

10.4 CLB-Realisierung boolescher Funktionen 

Fachgebiet Rechnersysteme1 




• Verschiedene Arten der Programmierung 

Programmieren durch Zerstören von Verbindungen bzw. 

Zerstören von Isolationen (fuse/anti-fuse) 

einmalige (PROM) oder reversible Programmierung 

(E(E)PROM durch UV(elektrisch)) 

Einlesen von Personalisierungsdaten vor/z.T. während 

des Betriebs (manche PGA's) 

4 

10-1 



• Programmierbare Logikbausteine (programmable logic 

devices, PLD's) 

PLA's (programmable logic arrays) 

PAL's (programmable array logic) 

GAL´s (generic array logic) 

PROM's (programmable read-only memory) 

• Programmierbare Gate-Arrays (programmable gate arrays, 

PGA's) 

speicher-basiert 

multiplexor-basiert 

3 



• Vorteile der programmierbaren Logik: 

kein komplizierter Fertigungsprozeß 

reduzierter Zeit- und Kostenaufwand 

vergleichsweise hohe Integrationsdichte im Vergleich 

zu hart-verdrahteter Logik 

wenig Bauelemente nötig 

Flexibilität 

einfach zu bauender Prototyp 

teilweise Umprogrammierung analog zur 

Software 

5




Darmstadt 


10.2 PLA's, PAL's, PROM's 

6 



8 

• Prinzipaufbau eines PLA´s (programmable logic array) 

durch Programmieren kann ein PLA personalisiert 

werden 

Eingangsvariable 

a b c 

... 

Array von 

Und-Gattern 

... 

Array von 

Oder-Gattern 

& 

& 

& 

abc 

ab 

bc 

f = abc + 1 

ab + ac 

f 2 

= b c + ac + ac 

= b c + a 

Produktterme 

... 

Ausgangsfunktionen 

& 

& 

≥ 1 ≥ 1 ≥ 1 ≥ 1 

ac 

ac 

f = 3 

ab + bc 

f 4 

= abc + ab + ac 

f 1 

f 2 

f 3 

f 4 

10-2 



7 



9 

& 

& 

& 

PLA-Schema vor der Programmierung 

Array von 

Oder-Gattern 

• Personalisierung von PLA's 

die zweistufige Minimierung von Funktionsbündeln 

ist die angemessene Optimierungsmethode 

die Restriktionen durch die Größe der Und-Ebene 

(maximale Gesamtzahl der Primimplikanten) sowie 

der Oder-Ebene (Anzahl der realisierbaren 

Funktionen) müssen berücksichtigt werden 

& 

& 

Array von 

Und-Gattern 

≥ 1 ≥ 1 ≥ 1 ≥ 1




Darmstadt 



10 



12 

• Oft wird folgende einfachere Darstellung benutzt: 

• Auf den folgenden Folien ein Beispiel für die Realisierung 

eines PLA's: 

& 

& 

& 

& 

& 

≥ 1 

≥ 1 ≥ 1 ≥ 1 

10-3 


11 


die Personalisierung wird durch Ankreuzen symbolisiert: 


13 

6.2 PLA's, PAL's, PROM's 

Eingangs-/Ausgangstreiber, zugleich Inverter: 

a b c 

a b c 

X 

& 

XX X X 

X X & 

X X X 

X & 

X X X 

& 

X X X X 

X X 

& X 

X 

abc 

ab 

bc 

ac 

ac 

f = abc + 1 

ab + ac 

f 2 

= b c + ac + ac 

= b c + a 

f = 3 

ab + bc 

f 4 

= abc + ab + ac 

≥ 1 

≥ 1 ≥ 1 ≥ 1 

f 1 

f 2 

f 3 

f 4




Darmstadt 



pMOS-Transistoren 

für Pseudo-nMOS a 

~Widerständen 

b 

nMOS-Transistor 

c 

14 



NOR/NOR-Realisierung 

a b c 

a + b + c = abc 

ab 

16 

10-4 




a b c 

NOR-Funktion: 

a + b + c = abc 

15 




a b c 

abc 

ab 

f 4 

= abc + ab 

17 

NOR mit Negation 

= Oder: 

f 4




Darmstadt 



18 



20 

• Prinzipaufbau eines PAL´s (programmable array logic) 


fest 

... 

Array von 

Und-Gattern 

... 

Array von 

Oder-Gattern 

programmierbar 

Produktterme 

... 

Ausgangsfunktionen 

Quelle: 

10-5 



19 



21 

Beispiel "kleines" PAL 

— 10 Eingangsvariable, 

8 Ausgänge, 

je zwei Produktterme 

x 1 

x 2 ... x 10 

... 

& 

& 

... 

& 

... 

Beispiel "mittleres" PAL TIBPAL20R8: 

— je acht Produktterme in 20 Variablen, davon 12 

Eingänge, 8 rückgekoppelte interne Speicherelemente 

(Flipflops) 

— weitere Funktionsvielfalt z.B. durch Flipflops an den 

Ausgängen, Rückkopplung der Ausgänge auf die 

Eingänge, Ausgänge, die auch als 

Eingänge benutzt werden können, 

usw. 

& 

... 

≥ 1 ≥ 1 

o 1 o 8




Darmstadt 



22 



24 

• PAL Personalisierung: 

Optimierung geschieht durch zweistufige Minimierung 

der Einzelfunktionen 

die Restriktionen bzgl. Anzahl der Primimplikanten pro 

Funktion und Anzahl der realisierbaren Funktionen 

müssen berücksichtigt werden 

Quelle: 

10-6 



23 



25 

Schematische Darstellung: 

... 

• Personalisieren durch Zerstören von Verbindungen 

"durchschmelzen" durch kurzfristig erhöhte 

Spannung 

8 Produktterme 

& 

... 

& 

≥ 1 

12 Eingänge 

Takt 

8 Flipflops




Darmstadt 



26 



28 

Personalisierungsdaten adressieren die zu zerstörenden 

Verbindungen 

Adresse besteht aus 

Zeilen- und Spaltenadresse 

x 1 

x 2 ... x 10 

Anlegen der Adresse 

& 

& 

über Pins des Bausteins 

... 

... 

... 

• GAL‘s (Generic Array Logic) 

Handelsmarke von Lattice 

~ PAL‘s, aber die OLMC‘s 

(Output Logic Macro 

Cells) sind konfigurierbar: 

& 

Zeilenadresse 

& 

... 

≥ 1 ≥ 1 

Spaltenadresse 

o 1 o 8 

10-7 



27 



29 

Anlegen von kurzfristig (z.B. 10µs) erhöhten 

Spannungsimpulsen (z.B. 10,75V statt 5V) 

Modi 

— Registered 

10µs 

10V 

5V 

0 

Vielfalt an Varianten, z.B. Programmieren des bereits 

plazierten Bausteins über Anschlüsse, die für das 

Testen benutzt werden




Darmstadt 



30 



32 

Registered (Forts.): 

Simple (Forts.): 

10-8 



31 



33 

Modi 

— Simple 

• PROM (programmable read-only memory): 



... 

Array von 

Und-Gattern 

... 

Array von 

Oder-Gattern 

Adressen 

fest, komplette 

Dekodierung aller 

Eingangskombinationen 

(=Adressen) 

... 

Ausgangsfunktionen




Darmstadt 



34 



36 

Realisierung von m Funktionen in n Variablen 

entspricht der Umsetzung einer Funktionstabelle 

n Eingangsvariable 

... 

Array von 

Und-Gattern 

... 

Array von 

Oder-Gattern 


Wortbreite m 

2 n ... 

Adressen 

fest, komplette 

Dekodierung aller 

m Ausgangsfunktionen 

Eingangskombinationen 

(=Adressen) 

ROM's: die Information im Speicher wird bei der 

Herstellung (Layout) festgelegt 

PROM's: Personalisierung durch den Anwender 

bei ROM's/PROM's ist die Optimierung offensichtlich 

unsinnig 

die Restriktionen durch die Anzahl der Variablen und 

durch die Wortbreite = Anzahl der realisierbaren 

Funktionen müssen berücksichtigt werden 

10-9 



35 



37 

simples Beispiel: 

a b c 

Dekodierer 

000 

001 

010 

011 

100 

101 

110 

111 

1 0 1 0 

0 0 1 1 

0 1 0 1 

0 1 1 0 

0 0 0 1 

0 0 1 0 

0 0 0 0 

0 1 1 1 

f 1 f 2 f 3 f 4 

ROM-Inhalt = 

Funktionswerte 

4-bit Wort unter 

Adresse 110 

4 Ausgangsfunktionen 

in drei Variablen 

• EPROM´s, EEPROM's (electrically erasable 

programmable read-only memory): 

reversibel programmierbare Logik durch Löschen 

der gespeicherten Information über UV-Licht bzw. 

elektrisch 

Prinzip: 

— MOS-Transistor mit sog. "floating gate" 

— im Programmierbetrieb wird durch Anlegen einer 

Spannung > Betriebsspannung eine Ladung 

(5.000 < bzw. < 30.000 Elektronen !) auf das 

floating gate gebracht 

— diese Ladung hebt die Schwellspannung des 

Transistors so an, daß Änderungen am Gate bei 

normaler Betriebsspannung keine Auswirkungen 

haben und der Transistor dauernd gesperrt ist

DIN 

F' 

G' 

H' 

G' 

H' 

DIN 

F' 

G' 

H' 

H' 

F' 

1 

1 

S/R 

Control 

S/R 

Control 

SD 

D Q 

EC 

RD 

SD 

D Q 

EC 

RD 




Darmstadt 



38 


10.3 Programmierbare Gate-Arrays 

40 

• EEPROM's/Flash sind 

ideal für field upgrades (Bootsoftware, BIOS, MP3, Handy 

Firmware) und zum Speichern individueller Kenndaten 

(IP Adresse) 

unsicher gegenüber Manipulationen 

• Flash-Speicher kommt praktisch in jedem PC, PDA, Handy 

vor, z.B. "digitaler Film" in der Digitalkamera bzw. "digitales 

Band" im MP3-Spieler 

Schreiben per Bit/Byte/Block 

Löschen per Block (8kBits - 1 MBit) 

• Speicher-basierte PGA's (Xilinx) 

G4 

G3 

G2 

G1 

F4 

F3 

F2 

F1 

K 

CLB 

CLB 

Switch 

Ma trix 

CLB 

CLB 

Programmable 

Interconnect 

G 

Func. 

Gen. 

F 

Func. 

Gen. 

H 

Func. 

Gen. 

C1 C2 C3 

C4 

H1 DIN S/R EC 

Y 

X 

Configurable 

Logic Blocks (CLBs) 

Vcc 

Slew Passive 

Rate Pull-Up, 

Control Pull-Down 

D Q 

Output 

Buffer 

Input 

Buffer 

Q D 

Delay 

I/O Blocks (IOBs) 

Pad 

Quelle: Xilinx 

10-10 



39 



41 

Programmable Interconnect Points, PIPs (White) 

• Programmierbare Gate-Arrays (PGA's) bestehen aus 

einer Matrix personalisierbarer universeller 

Logikbausteine und 

personalisierbaren Verbindungen zwischen diesen 

Bausteine 

Switch 

Matrix 

Direct 

Interconnect 

(Green) 

Routed Wires (Blue) 

Quelle: Xilinx 

CLB 

(Red) 

Long Lines 

(Purple)




Darmstadt 



43 



45 

• Beispiel Xilinx Spartan-3 Serie 

— jeder CLB kann 

- jede boolesche Funktion in fünf 

- bzw. zwei beliebige Funktionen in vier 

Variablen realisieren 

CLB's werden durch Laden von Flipflops mit 

Steuerungsinformation personalisiert. Prinzip: 

FF FF FF FF FF FF FF FF 

a 

b 

c 

000 

001 

010 

011 

100 

101 

110 

111 

f 

10-11 



44 



46 

• CLB´s (configurable logic blocks): 

universelle Funktionsblöcke plus (u.a.) Speicherelemente 

— Beispiel: Xilinx XC4000 CLB (vereinfacht) 

H 

DIN 

• Programmierbare Verbindungen (Prinzip) 

Switch- 

Matrix 

Grundzellenanbindung 

Switch- 

Matrix 

A1 

A2 

A3 

A4 

B1 

B2 

B3 

B4 

Univ. 

Funkt. 

Block 

Univ. 

Funkt. 

Block 

Univ. 

Funkt. 

Block 

> 

> 

Switch- 

Matrix 

Grundzelle 




Switch- 

Matrix




Darmstadt 



47 



49 

Aufbau der Switch-Matrix 

FF 

FF 

Verzweigungen: 

FF 

FF 

FF 

FF 

Grundzelle 

FF 

Grundzelle 

FF 

FF 

FF 

FF 

FF 

10-12 



48 



50 

gleichzeitige Verbindungen: 

FF 

FF 

Anbindung der Grundzelle: 

FF 

Switchmatrix 

FF 

FF 

Grundzelle 

FF 

Grundzelle 

FF 

FF 

Switchmatrix




Darmstadt 



51 



53 

Switchmatrix 

andere Möglichkeiten: 

FF FF 

FF 

FF 

• Multiplexor-basierte PGA's 

— Beispiel Actel A1280, insgeamt 1232 

kombinatorische Grundzellen der folgenden Art: 

Grundzelle 

FF 

FF 

0 1 

≥ 1 

A1 

B1 

Switchmatrix 

FF 

FF 

FF 

FF 

0 1 

0 1 

I00 I01 I10 I11 

& 

A0 

B0 

10-13 



52 



54 

• Die Personalisierung erfolgt durch Laden der 

Steuerflipflops 

da die Steuerungsinformation flüchtig ist, muß diese 

z.B. aus einem EPROM beim Einschalten geladen 

werden 

eine Umprogrammierung ist während es Betriebs 

möglich 

• Eine zweistufige Minimierung ist offenbar unsinnig, da 

es nicht auf die Anzahl der Primimplikanten ankommt, 

sondern nur auf die Anzahl der Variablen, von denen 

eine Funktion abhängt 

die Verbindungen zwischen Grundzellen und die 

Programmierung der Grundzellen sind irreversibel 

(anti-fuse) 

naheliegende Realisierung von OBDD's




Darmstadt 



• Wie kann eine beliebige boolesche Funktion in k 

Variablen auf ein Netzwerk z.B. von CLB's in n Variablen 

abgebildet werden? 

• Wie kann eine boolesche Funktion überhaupt in 

Teilfunktionen zerlegt werden? 

55 



• Bei gegebenem Gatternetz ist die Abbildung auf CLB's in 

n Variablen möglich durch eine Partitionierung in 

Teilnetze mit weniger als oder gleich n Eingängen. 

Beispiel CLB's in drei Variablen: 

a 

d 

& 

57 

b 

d 

a 

1 

1 

1 

b 

& 

& 1 

c 

& 

& 

1 

& 

a 

b 

d 

a 

b 

c 

CLB CLB 

CLB 

10-14 



56 



58 

• Bilden von Teilnetzen mit einem Ausgang und n 

verschiedenen Eingängen 

die Funktion des Teilnetzes ist eine Funktion in n 

Variablen realisierbar durch einen CLB in n Variablen 

& 

≥1 

≥1 

≥1 

≥1 

& 

≥1 

durch CLB in 

3 Variablen 

realisierbar 

b 

d 

a 

b 

d 

a 

1 

a 

d 

1 

1 

1 

b 

a 

d 

1 

1 

b 

& 

& 

& 1 

c 

& 

& 

& 1 

& 

& 

c 

& 

1 

1 

& 

& 

& 

a 

b 

d 

a 

b 

c 

a 

b 

d 

a 

b 

CLB CLB 

CLB CLB 

c 

CLB 

CLB




Darmstadt 



59 



61 

• Gibt es keine Gatterrealisierung, kann der OBDD benutzt 

werden, der einem Netz aus 2:1-Multiplexoren entspricht 

— gesucht ist eine Realisierung mit CLB's in vier Variablen 

— Fiktion: der OBDD entspricht einer Multiplexorschaltung 

a 

0 

1 

b 

0 1 

c 

0 1 

0 1 

0 1 

0 1 

0 c 

a 

b 

f 

e 

1 

d 

f 

c 

e 

b 

d 

a 

c 

b 

CLB 

10-15 


6.4 CLB-Realisierung boolescher Funktionen 

60 



62 

— Beispiel: ein Verknüpfungsnetz mit Ausgang r soll 

überprüfen, ob von den 6 Eingängen a, ..., f 

jeweils genau einer den Wert 1 hat 

(1-aus-n Funktion in 6 Variablen) 

r = abcdef + abcdef + abcdef + 

abcdef + abcdef + abcdef 

Konvention: 

1-Pfeile nach rechts, 

0-Pfeile nach links 

Pfeile nach 0 weggelassen 

x 

0 1 

f 

e 

1 

d 

f 

c 

e 

b 

d 

a 

c 

b 

— gesucht ist eine Realisierung mit CLB's in vier Variablen 

— Fiktion: der OBDD entspricht einer Multiplexorschaltung 

f 

e 

1 

d 

f 

c 

e 

b 

d 

a 

b 0 1 b 

0 1 

0 1 

c 

b 

c 0 1 c 

d 0 1 d 

0 1 

0 1 

e 0 1 e 

f 0 1 f 

0 1 

0 0 

a 

0 

0 1 

0 

0 

0 

CLB




Darmstadt 



63 



65 

— die Multiplexorschaltung wird so geschnitten, daß 

Funktionen in nur vier Variablen übrig bleiben 



f 

e 

1 

d 

f 

c 

0 1 

e 

b 

b 0 1 0 1 b 

 

c 0 1 c 0 

0 1 

d 

a 

c 

d 0 1 d 

e 0 1 e 

0 1 

0 1 

f 0 1 f 

0 0 

a 

0 

0 1 

0 

b 

0 

f 

e 

1 

a 

b 

a 

0 1 

b 0 1 0 1 b 

 

0 

c 

d 

f 

b 

0 1 0 1 c 

d 0 1 d 

0 1 

e 

d 

e 0 1 e 

0 1 

f 0 1 f 

0 1 

0 1 f 

0 0 

0 1 e 

0 1 d 

0 

0 

0 

10-16 



64 



66 





 

a 

b 

a 

0 1 

b 0 1 0 1 b 

0 

b 

 

a 

b 

0 1 

a 

0 1 

b 0 1 b 

b 

0 

c 0 1 0 1 c 

c 

0 1 

0 1 c 

d 0 1 0 1 d 

e 0 1 0 1 e 0 

f 0 1 0 1 f 0 

0 0 

f 

e 

1 

d 

f 

e 

d 

0 

f 

d 0 1 d 

e 

0 1 

1 

d 

0 1 

f 

e 

d 

e 0 1 e 

f 0 1 f 

0 1 

0 0 

0 

0 

1 

f 

e 

0 1 f 

d 

0 1 e 

0 

0 1 d 

0 

0 

0




Darmstadt 



67 



69 

r = a b t + abt + a b s, 

s = c d ef + cdef + c d ef + c d ef, 

t = c d ef 

s 

c 

d 

e e 

f f 

1 

b 

d 

a 

t 

c 

b 

s 

b 

1 

a 

t 

b 

das Verfahren findet nicht immer die global optimale 

Lösung 

— Beispiel für CLB's in drei Variablen: 

1 

b 

d 

a 

c 

1 

3 

b 

d 

3 CLB's 

2 

b 

d 

1 

2 

a 

c 

1 

b 

d 

2 CLB's 

10-17 



68 

• Verfahren: 

Partitionierung z.B. beginnend bei der Wurzel 

Zusammenfassungen mit soviel Variablen, wie lokal 

möglich ("Greedy-Algorithmus") 

f 

e 

1 

d 

f 

1 

c 

e 

b 

d 

2 

a 

c 

b 

3

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