y - Prof. Dr. Dirk W. Hoffmann
y - Prof. Dr. Dirk W. Hoffmann
y - Prof. Dr. Dirk W. Hoffmann
Sie wollen auch ein ePaper? Erhöhen Sie die Reichweite Ihrer Titel.
YUMPU macht aus Druck-PDFs automatisch weboptimierte ePaper, die Google liebt.
<strong>Prof</strong>. <strong>Dr</strong>. <strong>Dirk</strong> W. <strong>Hoffmann</strong><br />
Hochschule Karlsruhe � University of Applied Sciences � Fakultät für Informatik
� Inhalt<br />
� Vorstellung der wichtigsten Standardschaltwerke<br />
� Schaltungen mit Gedächtnis<br />
� Register<br />
� Zähler<br />
� Lernziele<br />
� Synchron<br />
� Asynchron<br />
� Kombinierte Varianten<br />
� Schieberegister<br />
� Kenntnis über Aufbau und Funktion der Schaltelemente<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
7.2
� Aufbau<br />
� Aneinanderreihung von Einzel-Flipflops<br />
� "Breite" des Registers = Anzahl der Flipflops<br />
� Typische Bit-Breiten: 8, 16, 32, 64, 128<br />
� Alle Flipflops teilen sich dieselbe Taktleitung<br />
� Anwendung<br />
� Standardspeicher in Prozessoren<br />
� Für den Benutzer sichtbare Register<br />
� Viele interne Register für Zwischenergebnisse<br />
� Bevorrechtigte Eingänge<br />
� Entsprechend den Einzelflipflops<br />
� z.B. Set oder Reset (synchron oder asynchron)<br />
� Ein Eingang wirkt auf alle Flipflops des Registers<br />
� Typischer bevorrechtigter Eingang: ClockEnable<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
x 0<br />
x 1<br />
x 2<br />
x 3<br />
4-Bit Register<br />
Clk<br />
1D<br />
1D<br />
1D<br />
1D<br />
C1<br />
C1<br />
C1<br />
C1<br />
y 0<br />
y 1<br />
y 2<br />
y 3<br />
7.3
x 0<br />
x 1<br />
x 2<br />
x 3<br />
1<br />
1<br />
1<br />
1<br />
Clk<br />
1J<br />
C1<br />
1K<br />
1J<br />
C1<br />
1K<br />
1J<br />
C1<br />
1K<br />
1J<br />
C1<br />
1K<br />
y 0<br />
y 1<br />
y 2<br />
y 3<br />
x 0<br />
x 1<br />
x 2<br />
x 3<br />
ClockEnable<br />
Clk<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
1<br />
1<br />
1<br />
1<br />
&<br />
&<br />
&<br />
&<br />
&<br />
&<br />
&<br />
&<br />
1J<br />
C1<br />
1K<br />
1J<br />
C1<br />
1K<br />
1J<br />
C1<br />
1K<br />
1J<br />
C1<br />
1K<br />
y 0<br />
y 1<br />
y 2<br />
y 3<br />
7.4
Clk<br />
G<br />
D<br />
Q<br />
X"00"<br />
Register mit Reset Register mit ClockEnable<br />
Clk Clr Q n+1<br />
- 0 0<br />
0 1 Q n<br />
1 1 Q n<br />
↑ 1 D n<br />
Zeitdiagramm für Register mit Enable<br />
X"55"<br />
X"??" X"55"<br />
X"AA"<br />
X"AA"<br />
X"FF"<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
Clk G Q n+1<br />
- 1 Q n<br />
0 0 Q n<br />
1 0 Q n<br />
↑ 0 D n<br />
7.5
� Aufbau<br />
� Ausgänge q n ,…q 0 (interpretiert als Binärzahl)<br />
� In jedem Takt wird die Ausgabe inkrementiert<br />
� Zusätzliche Eingänge: Set, Reset, Vorwärts- und Rückwärtsmodus<br />
� Anwendung: Abzählen von Impulsen, kontinuierliche Adressierung<br />
000<br />
111<br />
001<br />
010<br />
Modulo-8<br />
Zähler<br />
110 101<br />
011<br />
100<br />
q 2 q 1 q 0 q 2 ´ q 1 ´ q 0 ´<br />
0 0 0 0 0 1<br />
0 0 1 0 1 0<br />
0 1 0 0 1 1<br />
0 1 1 1 0 0<br />
1 0 0 1 0 1<br />
1 0 1 1 1 0<br />
1 1 0 1 1 1<br />
1 1 1 0 0 0<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
7.6
Clk<br />
q 0<br />
& &<br />
≥1<br />
q0 ‘ q1 ‘ q2 ‘<br />
1D<br />
1D<br />
C1<br />
C1<br />
& &<br />
≥1<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
q 1<br />
1D<br />
C1<br />
&<br />
q 2<br />
7.7
� Vorteile<br />
� Schnelle Implementierung durch zweistufiges Netz<br />
� Alle Flipflops schalten zur gleichen Zeit<br />
� Nachteile<br />
� Hohe Hardware-Kosten<br />
� Anzahl Gatter steigt quadratisch mit der Anzahl Bits<br />
� Lösung<br />
� Asynchroner Zähler mit T-Flipflops<br />
Clk<br />
1 1<br />
1 1<br />
1T<br />
C1<br />
q 0<br />
1T<br />
C1<br />
q 1 q 2 q 3<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
1T<br />
C1<br />
1T<br />
C1<br />
7.8
Clk<br />
� Vorteile<br />
1 1<br />
1 1<br />
1T<br />
C1<br />
q 0<br />
1T<br />
C1<br />
� Einfache Implementierung<br />
q 1 q 2 q 3<br />
� Anzahl Gatter steigt linear mit der Bitbreite des Zählers<br />
� Nachteile<br />
� Langsam, da das Clk-Signal sequentiell propagiert wird<br />
� Ausgänge ändern sich zu unterschiedlichen Zeiten<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
1T<br />
C1<br />
1T<br />
C1<br />
7.9
� Fazit: Bei größeren Bitbreiten sind…<br />
� Synchrone Zähler zu aufwendig<br />
� Asynchrone Zähler zu langsam<br />
� Lösung<br />
� Partitionierung des Zählers in kleine Einheiten<br />
� Jede Einheit realisiert einen synchronen Zähler<br />
� Alle synchronen Zähler werden asynchron zusammengeschaltet<br />
Z<br />
Clk ≥1<br />
z 1 z 0<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
Z<br />
z 3 z 2<br />
7.10
� Aufbau<br />
� Aneinanderreihung von N Flipflops<br />
� Alle Flipflops teilen sich die gleiche Taktleitung<br />
� Ausgang des vorangehenden Flipflops wird mit dem Eingang des<br />
nachfolgenden Flipflops verbunden<br />
� Das am Ausgang anliegende Signal wird mit jedem Clock-Tick zum<br />
nachfolgenden Flipflop weiter geschoben<br />
� Beispiel<br />
d<br />
Clk<br />
1D<br />
C1<br />
y 0 y 1 y 2 y 3<br />
1D<br />
C1<br />
Schieberichtung<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
1D<br />
C1<br />
1D<br />
C1<br />
7.11
Clk<br />
d<br />
y 0<br />
y 1<br />
y 2<br />
y 3<br />
d<br />
Clk<br />
1D<br />
C1<br />
y 0 y 1 y 2 y 3<br />
1D<br />
C1<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
1D<br />
C1<br />
1D<br />
C1<br />
7.12
� Anwendung<br />
� Serielle Datenübertragung<br />
� Parallel - Serienwandlung<br />
� Serien - Parallelwandlung<br />
� Rechenoperationen<br />
� Schieben nach links: Multiplikation mit 2<br />
� Schieben nach rechts: Division durch 2<br />
� Verzögerung<br />
� Typische bevorrechtigte Eingänge<br />
� Reset: Zurücksetzen aller Flipflops auf 0<br />
� Load: Paralleles Laden des Schieberegisters<br />
� Shift Enable: Es wird nur geschoben, falls Enable = 1<br />
� Direction: Freies schieben nach rechts oder nach links<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
7.13
1<br />
FF 1<br />
J<br />
K<br />
q 1<br />
a<br />
a) Welche Funktion hat der Eingang b?<br />
b) Stellen Sie die Übergangstabelle nach folgendem Muster auf:<br />
c) Zeichnen Sie den Übergangsgraphen<br />
&<br />
&<br />
d) Welche Funktion realisiert das Schaltwerk?<br />
≥1<br />
FF 2<br />
a q 2 t q 1 t j 2 k 2 q 2 t+1 q 1 t+1<br />
… … … … … … …<br />
Technische Informatik I • Hochschule Karlsruhe • <strong>Prof</strong>. <strong>Dr</strong>. D. W. <strong>Hoffmann</strong><br />
J 2<br />
J<br />
K<br />
K2 Quelle: Die Aufgabe wurde in<br />
in der Klausur „Technische<br />
Informatik“ der Universität<br />
Karlsruhe im Herbst 1993<br />
gestellt.<br />
q 2<br />
7.14
Change language