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!!Kapitel 6!SchaltwerkeProf. Dr. Dirk W. HoffmannHochschule Karlsruhe ! University of Applied Sciences ! Fakultät für Informatik!!!!!!!!!!" Bei einer positiven Taktflanke …dDas D-Flipflopclk1DC1c d q‘0/1/↓ - q↑ 0 0↑ 1 1" … wird das Signal d in den internen Zustandsspeicher (q) übernommenqqTechnische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "2

Das D-Flipflopdclk1DC1qqclkdq1/00/00 10/11/1Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "3Das D-Flipflopdclk1DC1qqclkdq1/00/00 10/11/1Technische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "4



dclk1DC1qqSchaltet bei einer qpositiven TaktflankeAbbildung 8.9 zeigt das Schaltsymbol und die Wahrheitstabesynchronen 274 RS-Latches. Äußerlich unterscheidet sich das Elemdurch den zusätzlichen Takteingang clk von seiner asynchroneante. Wie die Wahrheitstabelle verdeutlicht, reagiert das synchroLatch während der positiven Taktphase (clk = 1) genau muss der wieandadchrone RS-Latch. Während der negativen Taktphase in der bewahrt nächste dment jedoch sseinen 1S Zustand q – dunabhängig 1D von q der Kombination Belegung dgangsvariablen. clk Damit C1 sind die clkmöglichen C1 Zustandswechsel mieren wirzwdir 1R qqnicht auf ganz bestimmte Zeitpunkte, aber zumindest dung 8.13 auf bes ged 1DZeitintervalleqfestgelegt. Dasdsynchrone 1D RS-Latchqgehört D-Latchaufgrudurcclk ser C1 Eigenschaft n Schaltverhalten in die Gruppe clk der taktzustandsgesteuerten C1 verwandeln. Speicmente. qqd 1D qclk r s q t+1 d 1D q In der vorgestclk DasC1ebenfalls 0 in Abbildung 0 0 8.9 clk q t dargestellte Speichern C1 Zeitdiagramm währendverdderSchaltet bei einer qSchaltet bei qdas Schaltverhalten 0negativen 1S qTaktflankeSynchrones 0 nochmals 1 RS-Latch 1auf grafische Setzen Weise. Taktsignals Ein vergleic kbeiden TaktflankenBlick auf das Zeitdiagramm des asynchronen RS-Latches ment konstru0 1 0 0 Rücksetzen zeigt, d1Rclk Kurve dqdesq t+1 synchronen Latches clk für alle d Zeitpunkte q t+1 Ummitdiesenclk =U00/1/" - q t Abbildung 1 18.9 zeigt - dasVermeiden1Schaltsymbol0/1 - q t und die WahrhKurve des asynchronen 1 synchronen - RS-Latches. q t übereinstimmt. Äußerlich unterscheidet Währendkeit derderBescSpeichernsichged# 0 0 durch den zusätzlichen "/# Takteingang 0 0standsgesteuenegativen Taktphase sind die Ausgänge des synchronen clk von seiner Eleme asy# gegen 1 eingefroren 1 ante. clk Wie unddie etwaige d Wahrheitstabelle "/# q t+1bildung 8.14Zustandswechsel 1 verdeutlicht, 1 finden reagiert erst stat dasRS- und D-Ldas Taktsignal Latch wieder während den Wert der positiven 1 erreicht. Taktphase (clk = 1) genau0 0 0 Übernehmen stücken unterchrone RS-Latch. Während der negativen Taktphase beWie Abbildung clkment 8.10 0jedoch zeigt, 1seinen können 1Zustand wir Übernehmen– ein unabhängig synchrones Negationskre von RS-Lat der Beleinfach274aus einem gangsvariablen. 1 asynchronen -d Damit q t RS-Latch sind Speichern die möglichen aufbauen. Zustandswec Dazu fühdie beiden Schaltungseingänge nicht auf ganz bestimmte r undZeitpunkte, s zunächstaber durch zumindest zwei sZeitintervalle qUND-Gatter, die als zweites festgelegt. Eingangssignal Das synchrone den Takt RS-Latch 8.1.3 clk entgeg gehör Takn Zeitdiagrammmen. Ist n clk Schaltsymbole = ser 1, Eigenschaft so sind dieinUND-Gatter Gruppe der transparent taktzustandsgesteuertmuss der anund d angele die kierte Schaltung mente. verhält sich exakt wie ihr asynchrones in der nächsten Vergleichen Gegenst positwclk = 0, so werden Das ebenfalls die Ausgänge in Abbildung beider 8.9 UND-Gatter Kombination oderdargestellte Zeitdiagram auf D-Latch rs 0 gezw = 11so dass das RS-Element das Schaltverhalten über die nochmals gesamte aufnegative mieren wirgrafischewechseln Taktphasedie boolesdung 8.13Weise.gezeigt,Einkönmden aktuellenBlick Zustand auf das speichert.rZeitdiagramm des asynchronen ZustandssteueD-Latch durchRS-Latchedas EiKurve des synchronen Latches für alle Zeitpunkte chronisation, mit cn Schaltverhaltenverwandeln.q Kurve des asynchronen Latches übereinstimmt. Zustandswech WährenSynchrones clk negativen rD-Latchs Taktphase q t+1 sind die Ausgänge In der des vorgestellten Zeitpunkte synchrone zu FAbbildung 8.10: Erweiterung des asynchronenRS-Latch zu einem synchronenn SchaltsymboleVerschiedene Varianten des D-ElementsSpeicherelement. Zustandswechsel könnenjetzt nur noch während der positiven Taktphase" Flipflopserfolgen.8.1 Digitale Speicherelemente 277clkdqnndclk1DC1272qclk d q t+10/1/#Schaltsymbol- q t" 0 0" 1 1d 1DAbbildungq8.10: Erweiterung des asynchronenRS-Latch zu einem synchronenclk C1Speicherelement. Zustandswechsel könnenqjetzt nur noch während clk der positiven Taktphaseerfolgen.dqTechnische Informatik I • Hochschule Karlsruhe clk • Prof. Dr. Dirk W. Hoffmann 6. "17s 1S q d 1D qclk s C1clk C1r 1R qqAbbildung 8.18: 0 Schaltsymbole - q t undSpeichernSchaltverhalten der verschiedenen D-Flipflops1 1 1 ÜbernehmenDas Zeitdiagramm in Abbildung 8.17 demonstriert, wie sich ein Signalwechselder Eingangsvariablen innerhalb eines Master-Slave-Flipflopsn Schaltsymbolauswirkt. n In Zeitdiagramm dem abgebildeten Beispiel liegen die Eingänge s und r zunächstauf 0, bis der Eingang s innerhalb der positiven Taktphase auf1 wechselt. Da das Master-Latch negativ taktgesteuert ist, wirkt sichder Signalwechsel erst zu Beginn der nächsten negativen Taktphase aufseinen Ausgang q 0 aus. Zu diesem Zeitpunkt hat das Slave-Latch jedochbereits blockiert, so dass sich die Signaländerung von q 0 nochnicht auf den Ausgang q auswirkt. Erst zur nächsten positiven Taktflankeentriegelt das Slave-Latch und bewirkt hierdurch die Änderungdes Ausgangssignals q. Folgerichtig implementiert die Schaltung in Abbildung8.17 ein positiv flankengesteuertes Flipflop, wie es in Abbildung8.16 (links) zu sehen ist. Durch die Änderung der Taktpolaritätdes Master- und des Slave-Latches können wir auf die gleiche Weise"einLatchesnegativ flankengesteuertes Flipflop erzeugen. Das resultierendeSchaltsymbol ist in Abbildung 8.16 (Mitte) dargestellt.gegen eingefroren und etwaige Zustandswechsel findend 1D q 0 0 0 qclk C1das Taktsignal t Speichern während der positiveclkclkwieder den Wert 1 erreicht.0 0 1 1 SetzenTaktsignals Genaukönnen diese IwqNeben dem synchronen RS-Latch wird in derWie Abbildung 8.10 d zeigt, 1Skönnen ment Praxiswir q ein konstruieren, te, die voreinen allemsynchrones dZd0 d 1 0 0 RücksetzenLatch (Delay-Latch)einfacheingesetzt.aus einemclkasynchronen Hierbei handeltC1 RS-Latch Umes diesen sich vall,aufbauen.ebenfalls Unterschi sondern0 1 1 - VermeidenDqtaktzustandsgesteuertes q die beiden Schaltungseingänge Speicherelement, 1R rdas und qims zunächst Gegensatz durch zun Schaltverhalten1 - - qLatch neben dem UND-Gatter, Takteingang t keit der Zeitpunkten BeschaltungeSpeicherndie alsclk zweites nur Eingangssignal einenstandsgesteuerten einzigenden Datenein Taktodclclk d q t+1 besitzt. Abbildung clk men. Ist 8.11dAbbildung 8.14: clk fasstq= t+1 Schaltsymbol 1, das so8.19: sind Schaltsymbol die Implementierung und UND-Gatter Zeit-zusammen. ierte Schaltung derbildung und Schaltverhatransparent 8.14 fasst dieines uAbbildung 8.11: Schaltsymbol und Schaltverhaltendes synchronen D-Latches demonstrieren, Latch-Elemente clk ist = die 0, so Funktionalität werden die Ausgänge des D-Elements beider stücken UND-Gatter unterscheide0 - q t D-LatchesverhaltenSpeichernD-Flipflops negativ Wie die verhält zustandsgesteuertenmit Wahrheitstabelle Hilfe sich eines exaktRS-Flipflopswie RS-ihr undasynchrones D-Latches ZeitdiazG0 0 0 Übernehmenwahrlichaube1 0 0 Übernehmen 0 1 1so dass das RS-ElementÜbernehmenüber die Negationskreis gesamte negative amTakE1 1 1 Übernehmenden 1 aktuellen - qZustand t Speichern speichert.Synchrones D-FlipfloprSchaltverhaltenclk d q t+1Verschiedene Varianten des D-Elementsn Zeitdiagrammn Zeitdiagramm &d 1D q d 1D r qAlle Flipflopmeninwir drei das vSynchrones D-Latch ≥1s1D qC1clkC1VergleichenclkclkC1oder D-Latch, so sinqs Neben dem synchronen q RS-Latch wird in der q Praxis vodwechseln können, auLatch (Delay-Latch) eingesetzt. Hierbei handelt es sich Zustandssteuerung eqr taktzustandsgesteuertes Speicherelement, das im GegeAbbildung 8.20: Implementierung einesSchaltet während der Schaltet während derchronisation, in vieleLatch nebenRS-Flipflopsdem Takteingangmit Hilfe einesclkD-Flipflopsnur einen einzigen Dpositiven Taktphase negativen besitzt. TaktphaseZustandswechsel nocqAbbildung 8.11 fasst das Schaltsymbol und SchaAbbildung 8.11: Schaltsymbol und Schaltverhaltendes synchronen D-Latches demonstrieren, ist die Funktionalität des D-Elements wahD-Latches zusammen. Wie die WahrheitstabelleZeitpunkte zuundbegrendasTechnische Informatik I • Hochschule Karlsruhe clk • Prof. Dr. Dirk W. Hoffmann Genau6.diese "18 Idee verte, die einen Zustanddvall, sondern nur nocqZeitpunkten erlaubenclksclk1 0 0 ÜbernehmenrAbbildung 8.18 zeigt die Schaltsymbole und das Zeitverhalten der verschiedenenD-Flipflops. Wie das D-Latch verfügt auch das D-Flipflopneben dem Taktsignal über einen einzigen Eingang d. Das Element spei-&&8.1.3 Taktflan

276 8 SchaltwerkeRS-Flipflopssclkr1SC11Rqqsclkr1SC11Rqqsclkr1SC11Rqqclk s r q t+10/1/# - - q t" 0 0 q t" 0 1 0" 1 0 1" 1 1 -clk s r q t+10/1/" - - q t# 0 0 q t# 0 1 0# 1 0 1# 1 1 -clk s r q t+10/1 - - q t"/# 0 0 q t"/# 0 1 0"/# 1 0 1"/# 1 1 -clksrqclksrqclksrqAbbildung 8.16: Schaltsymbole und Schaltverhalten der verschiedenen RS-FlipflopsTechnische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "19Synchrones RS-Flipflopsrq'qMasterSlaveAls erstes flankengesteuertes Speicherelement betrachten wir das RSq's 1S1S q Flipflop,T-Flipflops278dessen verschiedene Varianten in Abbildung 8.168 Schaltwerkeaufbereitetclk C1C1sind. Die Wahrheitstabellen sind wiederum reduziert dargestellt. Sofernr 1R1R qmöglich, sind wieder mehrere Zeilen der Wahrheitstafeln zu einer einzigenzusammengefasst. In der Spalte des Taktsignals clk werden jeweilsvier Zustände unterschieden: 0 und 1 bezeichnen die negative bzw. positiveTaktphase, t 1T während q " und # die positive t bzw. 1T negative q Taktflanket 1T qclkclk C1symbolisieren. clk C1clk C1Masterübernimmtclk t Slave q t+1clk t q t+1clk t q t+10/1/# - übernimmt q t0/1/" - q t0/1 - q t" 1 ¬q t # 1 ¬q t "/# 1 ¬q t" 0 q t# 0 q t"/# 0 q tAbbildung 8.17: Implementierung einesRS-Flipflops mit Hilfe zweier im Gegentaktarbeitender clk Latch-ElementeqclkqWie Abbildung 8.17 zeigt, können wir ein RS-Flipflop implementieren,indem wir ein einzelnes RS-Latch um ein weiteres RS-Latch ergänzen,das im Gegentakt arbeitet. Da beide Speicherelemente seriell hintereinandergeschaltetsind, blockiert während der positiven und der negativenTaktphase stets eines der Elemente, so dass die Änderung der Ausgangssignalewährend dieser Zeit unterbunden wird. Das linke Latch wird alsMaster und das rechte Latch als Slave bezeichnet, so dass wir in diesemZusammenhang auch von einem Master-Slave-Flipflop sprechen.clkqtqtqtqAbbildung 8.21: Schaltsymbole und Schaltverhalten der verschiedenen T-Flipflops&1STechnische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "20qchert während der Taktphase seinen aktuellen Zustand und führt einenZustandswechsel stets synchron zu einer der Taktflanken aus. Genauwie im Falle des zustandsgesteuerten D-Latches können wir das D-

8.1 Digitale Speicherelemente 279JK-Flipflopsjclkk1JC11Kqqjclkk1JC11Kqqjclkk1JC11Kqqclk j k q t+1 clk j k q t+1 clk j k q t+1" 1 1 ¬q t # 1 1 ¬q t "/# 1 1 ¬q t0/1/# - - q t 0/1/" - - q t0/1 - - q t" 0 0 q t # 0 0 q t "/# 0 0 q t" 0 1 0# 0 1 0 "/# 0 1 0" 1 0 1# 1 0 1 "/# 1 0 1clkjkqclkjkqclkjkqAbbildung 8.24: Schaltsymbole und Schaltverhalten der verschiedenen JK-FlipflopsTechnische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "21demonstriert, wie sich ein T-Flipflop mit Hilfe eines RS-Flipflops durchdas Vorschalten zweier UND-Gatter konstruieren lässt. Die umgekehrteRichtung ist in Abbildung 8.23 dargestellt.Zusammenfassung: SpeicherelementeSynchrones JK-FlipflopAls letzten Flipflop-Typ betrachten wir das JK-Flipflop – eine ArtUniversal-Flipflop, das die Funktionalität des RS-Elements mit der desT-Elements vereint.asynchronSpeicher-elementesynchronWie die Wahrheitstabelle und das Zeitdiagramm in Abbildung 8.24 zeigen,verhält sich das Speicherelement für die ersten drei BitkombinationenvonAsync. j undRS-Latchk exakt wie das RS-Flipflop. Die Eingänge j respektivek des JK-Flipflops entsprechen in ihrer Funktion den Eingängen sbzw. r des RS-Flipflops. Anders als im Falle des RS-Elements darf dastaktzustands-JK-Element auch mit der Eingangskombination 11 betrieben werden. Indiesem Fall imitiert das Speicherelementgesteuertein T-Flipflop und der aktuelleZustand wird invertiert. RS/D-Latchjk&&taktflanken-gesteuertclk1SC11RAbbildung 8.25: Implementierung einesJK-Flipflops mit Hilfe eines RS-Flipflopsqqeinflanken-gesteuertRS/D/T/JK-Flipflopzweiflanken-gesteuertRS/D/T/JK-FlipflopTechnische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "22

Zusammenfassung: SchaltsymboleRS-Element D-Element T-Element JK-Element!asynchronsSqrRqsynchrontaktzustands-gesteuertscr1SC11Rqqdc1DC1qqsynchrontaktflanken-gesteuertscr1SC11Rqqdc1DC1qqtc1TC1qqjck1JC11Kqqsynchronzweiflanken-gesteuertscr1SC11Rqqdc1DC1qqtc1TC1qqjck1JC11KqqTechnische Informatik I • Hochschule Karlsruhe • Prof. Dr. Dirk W. Hoffmann 6. "23

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