PWM CONTROL REGISTER - Pages de Michel Deloizy - Free

Microcontrôleurs 

http://michel.deloizy.free.fr

Microprocesseur conventionnel + périphériques 

Intégrés dans une puce 

M. Deloizy 2 dsPIC30F2023

Intègrent : 

Mémoire (RAM,ROM) 

Circuits d’horloge 

Ports parallèles, timers, compteurs, ports série 

Convertisseurs analogiques AD / DA 

Périphériques spécialisés : 

I²C 

Contrôle moteur 

Bus CAN … 

Constituent un système autonome à eux seuls 


Avantages : 

Système à faible coût 

Encombrement réduit 

Meilleure fiabilité 

Mise en œuvre facilitée 

Adaptés : 

Aux grandes séries 

Aux systèmes embarqués 


Inconvénients : 

Performance des périphériques réduite 

Inadaptés à la gestion de gros systèmes 

Utilisation simultanée de tous les périphériques impossible 

Complexité du système 


Domaines d’utilisation : 

Systèmes embarqués 

Petits systèmes économiques 

Systèmes de commande à faible diffusion (prototypes…) 

Tout système ne nécessitant pas des ressources importantes 

Applications plus importantes : PC industriel 


Choix d’un microcontrôleur : 

Deux critères essentiels : 

Puissance du processeur 

Format des mots traités 

Fréquence d’horloge 

Architecture interne (optimisée ) 

Jeu d’instructions et adressages, nombre de registres. 

Adaptation aux langages évolués. 

Périphériques intégrés 

Mémoire interne (RAM, ROM, EEPROM…) 

Nombre de lignes d’E/S 

Nombre de compteurs, précision, … 

Périphériques spécialisés 

Il est préférable de ne pas rajouter de périphériques autour du 

microcontrôleur ! 


Autres critères de choix : 

Le coût du composant 

Le coût du système de développement 

Consommation 

Langages disponibles et efficacité 

Ressources disponibles (Internet) 

Connaissance du système 

Première mise en œuvre difficile (système complexe) 


MICROCHIP 

dsPIC30F2023 

dsPIC30F1010/202X 

28/44-Pin High-Performance 

Switch Mode Power Supply 

Digital Signal Controllers 


I 

Présentation générale 

Présentation 

I.1 dsPIC30F SWITCH MODE POWER SUPPLY FAMILY 

(dsPIC30F1010/202X) 

Pins 

Packaging 

ProgramMemory 

(Bytes) 

Data SRAM 

(Bytes) 

Timers 

Capture 

Compare 

UART 

SPI 

I 2 C 

PWM 

ADCs 

S & H 

A/D Inputs 

Analog 

Comparators 

Product 

dsPIC30F1010 28 SDIP 6K 256 2 0 1 1 1 1 2x2 1 3 6 ch 2 21 

dsPIC30F1010 28 SOIC 6K 256 2 0 1 1 1 1 2x2 1 3 6 ch 2 21 

dsPIC30F1010 28 QFN-S 6K 256 2 0 1 1 1 1 2x2 1 3 6 ch 2 21 

dsPIC30F2020 28 SDIP 12K 512 3 1 2 1 1 1 4x2 1 5 8 ch 4 21 

dsPIC30F2020 28 SOIC 12K 512 3 1 2 1 1 1 4x2 1 5 8 ch 4 21 

dsPIC30F2020 28 QFN-S 12K 512 3 1 2 1 1 1 4x2 1 5 8 ch 4 21 

dsPIC30F2023 44 QFN 12K 512 3 1 2 1 1 1 4x2 1 5 12 ch 4 35 

dsPIC30F2023 44 TQFP 12K 512 3 1 2 1 1 1 4x2 1 5 12 ch 4 35 

GPIO 


I.2 Boîtiers 

Présentation 

44-Lead Plastic Quad Flat, No Lead Package (ML) - 8x8 mm Body (QFN) : 


Présentationn 

44-Lead Plastic Thin Quad Flatpack (PT) 

10x10x1 mm Body, 1.0/0.10 mm 

Lead Form (TQFP) : 

M. Deloizy 

12 

dsPIC30F2023

Présentation 

I.3 Caractéristiques générales 

I.3.a High-Performance Modified RISC CPU: 

• Modified Harvard architecture 

• C compiler optimized instruction set architecture 

• 83 base instructions with flexible addressing modes 

• 24-bit wide instructions, 16-bit wide data path 

• 12 Kbytes on-chip Flash program space 

• 512 bytes on-chip data RAM 

• 16 x 16-bit working register array 

• Up to 30 MIPS operation: 

- Dual Internal RC 

- 9.7 and 14.55 MHz (±1%) Industrial Temp 

- 6.4 and 9.7 MHz (±1%) Extended Temp 

- 32X PLL with 480 MHz VCO 

- PLL inputs ±3% 

- External EC clock 6.0 to 14.55 MHz 

- HS Crystal mode 6.0 to 14.55 MHz 

• 32 interrupt sources 

• Three external interrupt sources 

• 8 user-selectable priority levels for each interrupt 

• 4 processor exceptions and software traps 


Présentation 

I.3.b DSP Engine Features: 

• Modulo and Bit-Reversed modes 

• Two 40-bit wide accumulators with optional saturation logic 

• 17-bit x 17-bit single-cycle hardware fractional/integer multiplier 

• Single-cycle Multiply-Accumulate (MAC) operation 

• 40-stage Barrel Shifter 

• Dual data fetch 


Présentation 

I.3.c Peripheral Features: 

• High-current sink/source I/O pins: 25 mA/25 mA 

• Three 16-bit timers/counters; optionally pair up 16-bit timers into 32- 

bit timer modules 

• One 16-bit Capture input functions 

• Two 16-bit Compare/PWM output functions 

- Dual Compare mode available 

• 3-wire SPI modules (supports 4 Frame modes) 

• I2CTM module supports 

o Multi-Master/Slave mode 

o 7-bit/10-bit addressing 

• UART Module: 

- Supports RS-232, RS-485 and LIN 1.2 

- Supports IrDA® with on-chip hardware endec 

- Auto wake-up on Start bit 

- Auto-Baud Detect 

- 4-level FIFO buffer 


Présentation 

I.3.d Power Supply PWM Module Features: 

• Four PWM generators with 8 outputs 

• Each PWM generator has independent time base and duty cycle 

• Duty cycle resolution of 1.1 ns at 30 MIPS 

• Individual dead time for each PWM generator: 

- Dead-time resolution 4.2 ns at 30 MIPS 

- Dead time for rising and falling edges 

• Phase-shift resolution of 4.2 ns @ 30 MIPS 

• Frequency resolution of 8.4 ns @ 30 MIPS 

• PWM modes supported: 

- Complementary 

- Push-Pull 

- Multi-Phase 

- Variable Phase 

- Current Reset 

- Current-Limit 

• Independent Current-Limit and Fault Inputs 

• Output Override Control 

• Special Event Trigger 

• PWM generated ADC Trigger 


Présentation 

I.3.e Analog Features: 

ADC 

• 10-bit resolution 

• 2000 Ksps conversion rate 

• Up to 12 input channels 

• “Conversion pairing” allows simultaneous conversion of two inputs 

(i.e., current and voltage) with a single trigger 

• PWM control loop: 

- Up to six conversion pairs available 

- Each conversion pair has up to four PWM and seven other 

selectable trigger sources 

• Interrupt hardware supports up to 1M interrupts per second 


Présentation 

COMPARATOR 

• Four Analog Comparators: 

- 20 ns response time 

- 10-bit DAC reference generator 

- Programmable output polarity 

- Selectable input source 

- ADC sample and convert capable 

• PWM module interface 

- PWM Duty Cycle Control 

- PWM Period Control 

- PWM Fault Detect 

• Special Event Trigger 

• PWM-generated ADC Trigger 


Présentation 

I.3.f Special Microcontroller Features: 

• Enhanced Flash program memory: 

- 10,000 erase/write cycle (min.) for industrial temperature range, 

100k (typical) 

• Self-reprogrammable under software control 

• Power-on Reset (POR), Power-up Timer (PWRT) and Oscillator Startup 

Timer (OST) 

• Flexible Watchdog Timer (WDT) with on-chip low power RC oscillator 

for reliable operation 

• Fail-Safe clock monitor operation 

• Detects clock failure and switches to on-chip low power RC oscillator 

• Programmable code protection 

• In-Circuit Serial Programming (ICSP) 

• Selectable Power Management modes 

- Sleep, Idle and Alternate Clock modes 


Présentation 

I.3.g CMOS Technology: 

• Low-power, high-speed Flash technology 

• 3.3V and 5.0V operation (±10%) 

• Industrial and Extended temperature ranges 

• Low power consumption 


I.4 Schéma fonctionnel 



21 

dsPIC30F2023

I.5 Brochage 



22 

dsPIC30F2023

CPU 

II Architecture du CPU 

II.1 Le noyau 

Instructions sur 24 bits (en adresses paires). 4M adressable. 

Pré-décodage des instructions (pas de pipeline) 

Structures de boucles de programmes (instructions DO REPEAT) 

16 registres de 16 bits pour données, adresses ou offsets (W15 = SP) 

Espace adressage données : 64 k octets (32 k mots) divisé en 2 blocs 

Chaque bloc est géré par son AGU (Address Generation Unit) 

Accès aux données contenues dans la mémoire programme : 

- Pagination utilisant PSVPAG (les 32 ko du haut de l’espace de 

données peuvent être mappés tous les 16kmots du bas de la mémoire 

de programme (user space) 

- Utilisation d’instructions de lecture/écriture de tables 

Moteur DSP intégré 

Gestion de buffers circulaires (adressage modulo) 

Adressage bit-reverse 

Instructions MAC (Multiply and Acumulate) 

62 vecteurs d’interruption (8 traps) avec 7 niveaux de priorité 


Registres : 

- W0 à W15 : 16 

registres de 

travail 

- ACCA, ACCB : accumulateurs 

40 bits 

- SR : registre d’état 

- TBLPAG : registre de 

page de 

données 

- PSVPAG : registre de 

visibilité 

de page de programme 

- DOSTART, DOEND, DCOUNT 

et 

RCOUNT : registres de gestion 

de DO 

REPEAT 

- PC : compteur de programme 

CPU 

W15 

est réservé pour la gestion de 

la 

pile 

système (SP). 

W14 

est dédié à la pile utilisateur 

(avec les instructions LNK 

et ULNK). 


24 

dsPIC30F2023

II.1.a 

Instruction LNK 

CPU 

LNK #lit14 

lit14 [0 ... 16382] 

Opération: 

W14 → (W15) 

W15 + 2 → W15 

W15 → W14 

W15 + lit14 → W15 

LNK #0xA0 

Avant Après 

W14 2000 W14 2002 

W15 2000 W15 20A2 

Data 2000 0000 Data 2000 2000 

SR 0000 SR 0000 

II.1.b Instruction ULNK 

ULNK 

Opération: 

W14 → W15 

W15 – 2 → W15 

(W15) → W14 

ULNK 

Avant Après 

W14 2002 W14 2000 

W15 20A2 W15 2000 

Data 2000 2000 Data 2000 0000 

SR 0000 SR 0000 


II.2 Mémoire 

programme 

Caractéristiques : 

• Adressee sur 24 bits 

• Instructions sur 24 bits. 

CPU 

Instructions toutes les adresses paires (pour assurer 

compatibilité avec 

données quand 

lecturee de données). 

Programmes situéss dans l’ ’espace mémoire utilisateur 

avec PC sur 

23 bits 

(0x000000 à 0x7FFFFE). 

Bit 

• 

• 

• 

b23 permet accès à : 

Device ID 

User ID 

Bits de configuration 

Les instructions TBLRD et 

TBLWTT permettent l’accès 

aux 

données contenues en mémoire programme. 

Possibilité 

de "remapper" 

une page (16K mots) de 

la 

mémoire programme dans 

la mémoire de données. 


26 

dsPIC30F2023

II.3 Mémoire 

de données 

II.3.a 

Caractéristiques : 

• Adressee sur 16 bits 

• Données sur 16 

bits. 

• Accès possible aux octets. 

• Les mots doivent être en 

adressee paire 

CPU 

Espace de données divisé en 2 

blocs (X et Y, pour 

certaines 

instructions DSP) et peut être vu 

comme un unique en usage 

CPU 

standard. 

Les blocs sont gérés par des AGU 

(Address Generation Unit). Leurs 

adresses sont contigües. 


27 

dsPIC30F2023

CPU 

II.3.b Espace Near 

Espace dans le bloc X compris entre 0x0000 et 0x1FFF. 

Accessible par une adresse 13 bits. 

II.3.c Pile système 

Gérée par W15 (=SP) 

W15 pointe sur l’espace disponible situé au 

sommet de la pile. 

La pile croît vers les adresses hautes. 

Empilement : Donnée stockée en [W15] puis 

post-incrémentation de W15. 

Dépilement : Pré-décrémentation de W15, puis 

récupération de la donnée pointée par W15. 

SPLIM doit contenir la valeur maximale que 

peut atteindre la pile. 

Une exception est déclenchée si W15=SPLIM et qu’une donnée est empilée. 

De même, si W15 atteint une valeur inférieure à 0x800, une exception est 

déclenchée (afin de protéger l’espace SFR). 


II.3.d Registres du noyau 

Voir fascicule 

CPU 


II.4 Interruptions 

CPU 

35 sources d’interruption 

4 exceptions processeur (traps) 

Table de vecteurs (IVT) à partir de l’adresse 4. 

Table de vecteurs alternée (AIVT) utilisée si ALTIVT (INTCON2.15) = 1. 


CPU 


II.4.a Interruptions gérées par : 

• IFS0, IFS1, IFS2 : demandes d’interruptions. 

o mis à 1 par les périphériques 

o remis à 0 par programme. 

• IEC0, IEC1, IEC2 : autorisations des interruptions. 

• IPC0 à IPC11 : gestion des priorités pour chaque périphérique. 

• IPL : niveau de priorité courant du CPU. 

o IPL dans CORCON (CORCON) 

o IPL dans SR (SR). 

• INTCON1, INTCON2 : registres de contrôle et d’état des exceptions 

• INTTREG : numéro du vecteur d’interruption et niveau de priorité 

• DISI : interdiction temporaire des interruptions de niveau ≤ 6 

o DISICNT : nombre de cycles restant 

CPU 


CPU 

II.4.b Table des vecteurs d’interruption et priorités 

Voir fascicule 

Niveau de priorité : 

• 1 : moins prioritaire 

• 7 : priorité maximale 

• Niveau 0 : interruptions du périphérique non prises en compte 

• IPCx : fixent la priorité pour chaque source d’interruption. 

• Si deux sources d’interruption on le même niveau de priorité, celle 

dont le niveau "naturel" est le plus élevé sera prise en compte en 

premier. 

• Tous les champs IP sont initialisés à 1 au RESET. 


CPU 

II.4.c 

Séquence d’interruption 

1) 

IFSx 

évalués entre deux 

instructions. 

2) 

Si IFSx=1 et 

IECx = 1 : 

o requête d’interruption 

valide. 

3) 

Le cycle d’interruption 

est lancé pour la requête de 

niveau maximal (en prenant 

en compte IPCx 

et la priorité 

naturelle), si ce 

niveau 

est 

strictement supérieur 

au 

niveau courant 

du CPU 

(défini dans SR). 

4) 

Le CPU empile alors PC, SRL et IPL3 

5) 

Le niveau correspondant à l’interruption 

prise en 

compte est 

chargé dans SR : interdict 

tion de toute inter. de niveau inférieur 

ou égal. 

6) 

IPL3 

est mis 

à 0 pour les interruptions. Il est mis à 1 pour 

les traps. 

7) 

PC est chargé à partir du vecteur d’interruption 


34 

dsPIC30F2023

CPU 

8) … 

La routine de gestion de l’interruption s’exécute. 

Elle doit se terminer par RETFIE. 

Le flag de ISFx doit être remis à 0 (procédure d’acquittement) avant de 

quitter l’interruption. 

9) RETFIE dépile PC, SR et IPL3, ce qui a pour effet de remettre pour 

le CPU le niveau d’interruption initial et de poursuivre l’exécution du 

programme interrompu. 

Notes : 

• Une interruption est interruptible si une requête de niveau supérieur 

survient. 

• On peut interdire la prise en compte d’une autre interruption pendant 

l’exécution d’une interruption en mettant NSTDIS (INTCON1) à 1, 

ceci indépendamment des priorités. 

• Pour interdire toutes les interruptions, on peut mettre IPL à 7 

(dans SR). Ceci n’aura cependant pas d’incidence sur la prise en 

compte des traps. 


CPU 

II.4.d Traps 

Interruptions non masquables 

→ Défaillance matérielle ou logicielle. 

Les priorités sont fixées et sont comprises entre 8 et 15 (IPL3=1). 

Déclenchement des traps : 

• Erreur mathématique 

o Division par 0 

o Overflow d’un accumulateur (A ou B) sur b31 ou b39 (peut être 

paramétré et autorisé) 

o Nombre de décalages trop grand 

• Erreur d’adresse 

o Accès d’un mot à une adresse impaire 

o Accès d’une donnée à une adresse (programme ou donnée) non 

implémentée 

o Exécution d’une instruction dans la table des vecteurs 

d’interruptions 

o Branchement (BRA ou GOTO) à une adresse non implémentée 

o Modification de PC correspondant à une adresse non implémentée. 

• Erreur de pile 


CPU 

o Si SP est chargé par ne valeur inférieure à 0x800 

o Si SP prend une valeur supérieure à SPLIM. 

• Erreur d’oscillateur 

o Si l’oscillateur externe devient défaillant (passage sur oscillateur 

interne). 


CPU 

II.4.e Commutation de contexte rapide 

Une sauvegarde rapide de contexte peut être réalisée en utilisant des 

registres caches. Cette sauvegarde ne peut se faire que sur un niveau en 

utilisant les instructions PUSH.S et POP.S (il n’y a alors pas utilisation de 

la pile) 

Les données enregistrées sont les flags DC, N, OV, Z et C de SR, et les 

registres W0 à W3. 


CPU 

II.4.f Reset 

Réinitialisation de tous les registres du CPU et des périphériques à un état 

prédéfini. 

PC est mis à 0. 

Le déclenchement d’un RESET est obtenu par : 

• Patte RESET externe 

• Power-On RESET (croissance de VDD au-delà d’un certain seuil (1.85V 

nom.) 

• Instruction RESET 

• Un débordement du watchdog 

• Utilisation d’un registre W non initialisé 

• Code instruction illégal 

• Plusieurs traps matériels déclenchés simultanément 


II.4.g Réveil du processeur 

Le processeur peut être sorti des modes SLEEP et IDLE à partir d’une 

interruption, si elle est active et autorisée. 

En mode Sleep le CPU, la source d’horloge et tous les périphériques 

dépendant de l’horloge système sont arrêtés. Il s’agit du mode de 

consommation minimale. 

En mode Idle, le CPU est arrêté mais l’horloge continue de fonctionner 

pour les périphériques. 

Ces modes sont activés grâce aux instructions suivantes : 

• PWRSAV #SLEEP_MODE ; Put the device into SLEEP mode 

• PWRSAV #IDLE_MODE ; Put the device into IDLE mode 

CPU 


II.4.h 

CPU 

Registres associés aux interruptions 

♦ INTCON1: INTERRUPT CONTROL REGISTER 1 

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

NSTDIS OVAERR OVBERR COVAERR COVBERR OVATE OVBTE COVTE 

b15 b8 

R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 

SFTACERR DIV0ERR — MATHERR ADDRERR STKERR OSCFAIL — 

b7 b0 

bit 15 NSTDIS: Interrupt Nesting Disable bit 

1 = Interrupt nesting is disabled 

0 = Interrupt nesting is enabled 

bit 14 OVAERR: Accumulator A Overflow Trap Flag bit 

1 = Trap was caused by overflow of Accumulator A 

0 = Trap was not caused by overflow of Accumulator A 

bit 13 OVBERR: Accumulator B Overflow Trap Flag bit 

1 = Trap was caused by overflow of Accumulator B 

0 = Trap was not caused by overflow of Accumulator B 

bit 12 COVAERR: Accumulator A Catastrophic Overflow Trap Enable bit 

1 = Trap was caused by catastrophic overflow of Accumulator A 

0 = Trap was not caused by catastrophic overflow of Accumulator A 

bit 11 COVBERR: Accumulator B Catastrophic Overflow Trap Enable bit 

1 = Trap was caused by catastrophic overflow of Accumulator B 

0 = Trap was not caused by catastrophic overflow of Accumulator B 

bit 10 OVATE: Accumulator A Overflow Trap Enable bit 

1 = Trap overflow of Accumulator A 

0 = Trap disabled 

bit 9 OVBTE: Accumulator B Overflow Trap Enable bit 

1 = Trap overflow of Accumulator B 


bit 8 COVTE: Catastrophic Overflow Trap Enable bit 

1 = Trap on catastrophic overflow of Accumulator A or B enabled 



CPU 

bit 7 SFTACERR: Shift Accumulator Error Status bit 

1 = Math error trap was caused by an invalid accumulator shift 

0 = Math error trap was not caused by an invalid accumulator shift 

bit 6 DIV0ERR: Arithmetic Error Status bit 

1 = Math error trap was caused by a divided by zero 

0 = Math error trap was not caused by an invalid accumulator shift 

bit 5 Unimplemented: Read as ‘0’ 

bit 4 

MATHERR: Arithmetic Error Status bit 

1 = Overflow trap has occurred 

0 = Overflow trap has not occurred 

bit 3 ADDRERR: Address Error Trap Status bit 

1 = Address error trap has occurred 

0 = Address error trap has not occurred 

bit 2 STKERR: Stack Error Trap Status bit 

1 = Stack error trap has occurred 

0 = Stack error trap has not occurred 

bit 1 OSCFAIL: Oscillator Failure Trap Status bit 

1 = Oscillator failure trap has occurred 

0 = Oscillator failure trap has not occurred 



CPU 

♦ INTCON2: INTERRUPT CONTROL REGISTER 2 

R/W-0 R-0 U-0 U-0 U-0 U-0 U-0 U-0 

ALTIVT DISI — — — — — — 

b15 b8 

U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 

— — — — — INT2EP INT1EP INT0EP 

b7 b0 

bit 15 ALTIVT: Enable Alternate Interrupt Vector Table bit 

1 = Use alternate vector table 

0 = Use standard (default) vector table 

bit 14 DISI: DISI Instruction Status bit 

1 = DISI instruction is active 

0 = DISI instruction is not active 

bit 13-3 Unimplemented: Read as ‘0’ 

bit 2 

bit 1 

bit 0 

INT2EP: External Interrupt 2 Edge Detect Polarity Select bit 

1 = Interrupt on negative edge 

0 = Interrupt on positive edge 








CPU 

♦ IFS0: INTERRUPT FLAG STATUS REGISTER 0 

U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

— MI2CIF SI2CIF NVMIF ADIF U1TXIF U1RXIF SPI1IF 

b15 b8 

R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 

T3IF T2IF OC2IF — T1IF OC1IF IC1IF INT0IF 

b7 b0 


bit 14 MI2CIF: I2C Master Events Interrupt Flag Status bit 

bit 13 SI2CIF: I2C Slave Events Interrupt Flag Status bit 

bit 12 NVMIF: Nonvolatile Memory Interrupt Flag Status bit 

bit 11 ADIF: ADC Conversion Complete Interrupt Flag Status bit 

bit 10 U1TXIF: UART1 Transmitter Interrupt Flag Status bit 

bit 9 U1RXIF: UART1 Receiver Interrupt Flag Status bit 

bit 8 SPI1IF: SPI1 Event Interrupt Flag Status bit 

bit 7 T3IF: Timer3 Interrupt Flag Status bit 


bit 5 OC2IF: Output Compare Channel 2 Interrupt Flag Status bit 



bit 2 OC1IF: Output Compare Channel 1 Interrupt Flag Status bit 

bit 1 IC1IF: Input Capture Channel 1 Interrupt Flag Status bit 

bit 0 INT0IF: External Interrupt 0 Flag Status bit 


CPU 


R/W-0 R/W-0 R/W-0 U-0 R/W-0 U-0 U-0 U-0 

AC3IF AC2IF AC1IF — CNIF — — — 

b15 b8 


— PWM4IF PWM3IF PWM2IF PWM1IF PSEMIF INT2IF INT1IF 

b7 b0 

bit 15 AC3IF: Analog Comparator #3 Interrupt Flag Status bit 




bit 11 CNIF: Input Change Notification Interrupt Flag Status bit 


bit 6 PWM4IF: Pulse Width Modulation Generator #4 Interrupt Flag Status bit 




bit 2 PSEMIF: PWM Special Event Match Interrupt Flag Status bit 




CPU 


U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-00 R/W-0 

— — — — — ADCP5IF ADCP4IF ADCP3IF 

b15 b8 

R/W-0 R/W-0 R/W-0 U-0 U-0 U-0 U-0 R/W-0 

ADCP2IF ADCP1IF ADCP0IF — — — — AC4IF 

b7 b0 


bit 10 ADCP5IF: ADC Pair 5 Conversion Done Interrupt Flag Status bit 









CPU 

♦ IEC0: INTERRUPT ENABLE CONTROL REGISTER 0 


— MI2CIE SI2CIE NVMIE ADIE U1TXIE U1RXIE SPI1IE 

b15 b8 


T3IE T2IE OC2IE — T1IE OC1IE IC1IE INT0IE 

b7 b0 


R/W-0 R/W-0 R/W-0 U-0 R/W-0 U-0 U-0 U-0 

AC3IE AC2IE AC1IE — CNIE — — — 

b15 b8 


— PWM4IE PWM3IE PWM2IE PWM1IE PSEMIE INT2IE INT1IE 

b7 b0 


U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 

— — — — — ADCP5IE ADCP4IE ADCP3IE 

b15 b8 

R/W-0 R/W-0 R/W-0 U-0 U-0 U-0 U-0 R/W-0 

ADCP2IE ADCP1IE ADCP0IE — — — — AC4IE 

b7 b0 


CPU 

♦ IPC0: INTERRUPT PRIORITY CONTROL REGISTER 0 

bit 14-12 

bit 10-8 

bit 6-4 

bit 2-0 

T1IP: Timer1 Interrupt Priority bits 

OC1IP: Output Compare Channel 1 Interrupt Priority bits 

IC1IP: Input Capture Channel 1 Interrupt Priority bits 

INT0IP: External Interrupt 0 Priority bits 


bit 14-12 

bit 10-8 

bit 6-4 



OC2IP: Output Compare Channel 2 Interrupt Priority bits 


bit 14-12 

bit 10-8 

bit 6-4 

bit 2-0 

ADIP: ADC Conversion Complete Interrupt Priority bit 

U1TXIP: UART1 Transmitter Interrupt Priority bits 

U1RXIP: UART1 Receiver Interrupt Priority bits 

SPI1IP: SPI1 Event Interrupt Priority bits 


bit 10-8 

bit 6-4 

bit 2-0 

MI2CIP: I2C Master Events Interrupt Priority bits 

SI2CIP: I2C Slave Events Interrupt Priority bits 

NVMIP: Nonvolatile Memory Interrupt Priority bits 



bit 14-12 PWM1IP: PWM Generator #1 Interrupt Priority bits 


bit 10-8 PSEMIP: PWM Special Event Match Priority bits 


bit 6-4 INT2IP: External Interrupt 2 Priority bits 


bit 2-0 INT1IP: External Interrupt 1 Priority bits 


CPU 


bit 10-8 

bit 6-4 

bit 2-0 

PWM4IP: PWM Generator #4 Interrupt Priority bits 




bit 14-12 CNIP: Change Notification Interrupt Priority bits 


bit 14-12 

bit 10-8 

bit 6-4 

AC3IP: Analog Comparator 3 Interrupt Priority bits 




bit 2-0 AC4IP: Analog Comparator 4 Interrupt Priority bits 


bit 14-12 

bit 10-8 

bit 6-4 

ADCP2IP: ADC Pair 2 Conversion Done Interrupt Priority bits 




bit 10 - 8 

bit 6-4 

bit 2-0 





CPU 

♦ INTTREG: INTERRUPT CONTROL AND STATUS REGISTER 

U-0 U-0 U-0 U-0 R-0 R-0 R-0 R-0 

— — — — ILR 

b15 b8 

U-0 R-0 R-0 R-0 R-0 R-0 R-0 R-0 

— VECNUM 

b7 b0 


bit 11-8 

ILR: New CPU Interrupt Priority Level bits 

1111 = CPU Interrupt Priority Level is 15 

• 

• 

0001 = CPU Interrupt Priority Level is 1 0000 = CPU Interrupt Priority Level is 0 


bit 6-0 

VECNUM: Vector Number of Pending Interrupt bits 

0111111 = Interrupt Vector pending is number 135 

• 

• 




II.5 Horloge 

II.5.a Caractéristiques 

• Horloge interne ou externe 

• PLL intégrée 

• Mécanisme de commutation d’horloges 

• Post diviseur programmable (économie d’énergie) 

• Détection des défaillances 

• Mode programmé dans les bits de configuration (peut être modifié 

ensuite) 

CPU 


II.5.b 

Sources d’horloge 

♦ Oscillateu 

ur primaire 

Mode HS : quartz 10 MHz-25 MHz. 

CPU 

♦ Horloge externe 

EC 

OSCILLATOR 

CONFIGURATION 

ECIO OSCILLATOR 

CONFIGURATION 


52 

dsPIC30F2023

♦ Oscillateur interne - INTERNAL FAST RC OSCILLATOR (FRC) 

• Rapide (6.4/9.7/14.55 MHz) 

• Précis (< 2% erreur) 

• Réglable à ±3% 

CPU 

FRC sélectionné quand : 

• Oscillateurs EC ou HS non sélectionnés 

• Détection d’une défaillance d’horloge 

Sélection de gamme de fréquences : 

• Haute : 14.55 MHz (industrielle) / 9.7 MHz (étendue) 

• Basse : 9.7 MHz (industrielle) / 6.4 MHz (étendue) 

Mode réduction du bruit CEM pour la PWM par variation (faible) de la 

fréquence d’horloge 

• Mode séquence de fréquences 

• Mode glissement pseudo aléatoire 


II.5.c 

Schéma fonctionnel 

CPU 

X32 


CPU 


55 dsPIC30F2023

II.5.d 

Registres de contrôle 

CPU 

♦ OSCCON: OSCILLATOR CONTROL REGISTER 

U-0 R-y R-y R-y U-0 R/W-y R/W-y R/W-y 

HS,HC HS,HC HS,HC 

— COSC — NOSC 

b15 b8 

R/W-0 U-0 R-0 

HS,HC 

R/W-0 R/C-0 

HS,HC 

R/W-0 U-0 R/W-0 

HC 

CLKLOCK — LOCK PRCDEN CF TSEQEN — OSWEN 

b7 b0 


bit 14-12 COSC: Current Oscillator Group Selection bits (read-only) 

000 = Fast RC Oscillator (FRC) 

001 = Fast RC Oscillator (FRC) with PLL Module 

010 = Primary Oscillator (HS, EC) 

011 = Primary Oscillator (HS, EC) with PLL Module 

100 = Reserved 




This bit is Reset upon: Set to FRC value (‘000’) on POR Loaded with NOSC at the completion of a successful clock switch Set to 

FRC value (‘000’) when FSCM detects a failure and switches clock to FRC 


bit 10-8 NOSC: New Oscillator Group Selection bits 


001 = Fast RC Oscillator (FRC) with PLL Module 

010 = Primary Oscillator (HS, EC) 

011 = Primary Oscillator (HS, EC) with PLL Module 



it 7 

CPU 




CLKLOCK: Clock Lock Enabled bit 

1 = If (FCKSM1 = 1), then clock and PLL configurations are locked. If (FCKSM1 = 0), then clock and PLL configurations may be 

modified 

0 = Clock and PLL selection are not locked, configurations may be modified 

Note: Once set, this bit can only be cleared via a Reset. 


bit 5 

LOCK: PLL Lock Status bit (read-only) 

1 = Indicates that PLL is in lock 

0 = Indicates that PLL is out of lock (or disabled) 

This bit is : 

- Reset on POR 

- Reset when a valid clock switching sequence is initiated by the clock switch state machine 

- Set when PLL lock is achieved after a PLL start 

- Reset when lock is lost 

- Read zero when PLL is not selected as a Group 1 system clock 

bit 4 PRCDEN: Pseudo Random Clock Dither Enable bit 

1 = Pseudo random clock dither is enabled 

0 = Pseudo random clock dither is disabled 

bit 3 CF: Clock Fail Detect bit (read/clearable by application) 

1 = FSCM has detected clock failure 

0 = FSCM has NOT detected clock failure 

This bit is : 


- Reset when a valid clock switching sequence is initiated by the clock switch state machine 

- Set when clock fail detected 

bit 2 

TSEQEN: FRC Tune Sequencer Enable bit 

1 = The TUN, TSEQ1, ... , TSEQ7 bits in the OSCTUN and the OSCTUN2 registers sequentially tune the FRC oscillator. 

Each field being sequentially selected via the ROLL signals from the PWM module. 

0 = The TUN bits in OSCTUN register tunes the FRC oscillator 


bit 0 OSWEN: Oscillator Switch Enable bit 

1 = Request oscillator switch to selection specified by NOSC bits 

0 = Oscillator switch is complete 

This bit is Reset upon: 


- Reset after a successful clock switch 

- Reset after a redundant clock switch 

- Reset after FSCM switches the oscillator to (Group 3) FRC 


CPU 

♦ OSCTUN: OSCILLATOR TUNING REGISTER 


TSEQ3 

TSEQ2 

b15 b8 


TSEQ1 

TUN 

b7 b0 

bit 15-12 TSEQ3: Tune Sequence Value #3 bits 

When PWM ROLL = 011, this field is used to tune the FRC instead of TUN 





bit 3-0 TUN: Specifies the user tuning capability for the internal fast RC oscillator . 

If the TSEQEN bit in the OSCCON register is set, this field, along with bits TSEQ1-TSEQ7, will sequentially tune the FRC oscillator. 

0111 = Maximum frequency 

0110= 

0101= 

0100= 

0011= 

0010= 

0001= 

0000 = Center frequency, oscillator is running at calibrated frequency 

1111= 

1110= 

1101= 

1100= 

1011= 

1010= 

1001= 

1000 = Minimum frequency 


CPU 

♦ OSCTUN2: OSCILLATOR TUNING REGISTER 2 


TSEQ7 

TSEQ6 

b15 b8 


TSEQ5 

TSEQ4 

b7 b0 

bit 15-12 

bit 11-8 

bit 7-4 

bit 3-0 

TSEQ7: Tune Sequence value #7 bits 









CPU 

♦ LFSR: LINEAR FEEDBACK SHIFT REGISTER 


— LFSR 

b15 b8 


LFSR 

b7 b0 



bit 14-8 LFSR : Most Significant 7 bits of the pseudo random FRC trim value bits 

bit 7-0 LFSR : Least Significant 8 bits of the pseudo random FRC trim value bits 


CPU 

II.6 Watchdog (Chien de garde) 

Prévient les dysfonctionnements logiciels en réinitialisant (RESET) le 

CPU. 

Composé d’un timer et d’une horloge indépendants. 

Activé ou désactivé par FWDTEN dans FWDT (registre de configuration). 

Quand activé, le compteur s’incrémente. Quand un overflow apparaît, 

RESET est déclenché (sauf en mode SLEEP). 

Pour éviter le RESET, l’instruction CLRWDT permet de remettre à 0 le 

compteur. 

Si FWDTEN=0, SWDTEN (RCON) permet d’activer le Watchdog par 

programme. 


II.7 Mots de configuration 

Les mots de configuration sont chargés lors de la programmation du 

composant. 

CPU 


♦ FOSCSEL (0xF80006): OSCILLATOR SELECTION CONFIGURATION BITS 

CPU 

U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 

— — — — — — — — 

b23 b16 

U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 

— — — — — — — — 

b15 b8 

U-0 U-0 U-0 U-0 U-0 U-0 R/P R/P 

— — — — — — FNOSC1 FNOSC0 

b7 b0 


bit 1-0 FNOSC: Initial Oscillator Group Selection on POR bits 


01 = Fast RC Oscillator (FRC) divided by N, with PLL module 

10 = Primary Oscillator (HS,EC) 

11 = Primary Oscillator (HS,EC) with PLL module 


CPU 

♦ FOSC (0xF80008) : OSCILLATOR SELECTION CONFIGURATION BITS 

U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 

— — — — — — — — 

b23 b16 

U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 

— — — — — — — — 

b15 b8 

R/P R/P R/P U-0 U-0 R/P R/P R/P 

FCKSM FRANGE — — OSCIOFNC POSCMD 

b7 b0 


bit 

bit 5 

7-6 FCKSM: Clock Switching and Monitor Selection Configuration bits 

1x = Clock switching is disabled, fail-safe clock monitor is disabled 

01 = Clock switching is enabled, fail-safe clock monitor is disabled 

00 = Clock switching is enabled, fail-safe clock monitor is enabled 

FRANGE: Frequency Range Select for FRC and PLL bit 

Acts like a “Gear Shift” feature that enables the dsPIC DSC device to operate at reduced MIPS at a reduced supply voltage (3.3V) 


bit 2 OSCIOFNC: OSC2 Pin I/O Enable bit 

1= CLKO output signal active on the OSCO pin 

0= CLKO output disabled 

bit 1-0 POSCMD: Primary Oscillator Mode 

11 = Primary Oscillator Disabled 

10 = HS oscillator mode selected 

01 = Reserved 

00 = External clock mode selected 

FRANGE 

Bit Value 

Temperature 

Rating 

FRC Frequency 

(Nominal) 

PLL VCO 

(Nominal) 

1= High Range Industrial 14.55 MHz 466 MHz (480 MHz max.) 

Extended 9.7 MHz 310 MHz (320 MHz max.) 

0= Low Range Industrial 9.7 MHz 310 MHz (320 MHz max.) 

Extended 6.4 MHz 205 MHz (211 MHz max.) 


♦ FBS (0xF80000): Boot Code Segment Configuration Register 

CPU 

BWRP Boot Segment Program Flash Write Protection 

1 = Boot segment may be written 

0 = Boot segment is write-protected 

BSS Boot Segment Program Flash Code Protection Size 

x11= No boot program Flash segment 

x00= No boot program Flash segment 

110= Standard security; small boot segment; boot program Flash segment starts at the end of the Interrupt Vector Segment and ends at 

0003FFH 

010 = High security; small boot segment; boot program Flash segment starts at the end of the Interrupt Vector Segment and ends at 

0003FFH 

101= Standard security; medium boot segment; boot program Flash segment starts at the end of the Interrupt Vector Segment and ends 

at 000FFFH 

001= High security; medium boot segment; boot program Flash segment starts at the end of the Interrupt Vector Segment and ends at 

000FFFH 


♦ FGS (0xF80004): General Code Segment Configuration Register 

CPU 

GWRP General Segment Program Flash Write Protection 

1 = General segment may be written 

0 = General segment is write-protected 

GSS General Segment Program Flash Code Protection 

11 = No Protection 

10 = Standard security; general program Flash segment starts at the end of the Boot Segment and ends at the end of program Flash 

0x = Reserved 

♦ FWDT (0xF8000A): Watchdog Timer Configuration Register 

FWDTEN Watchdog Timer Enable bit 

1 = Watchdog Timer always enabled. (LPRC oscillator cannot be dis-abled. Clearing the SWDTEN bit in the RCON register will have no 

effect.) 

0 = Watchdog Timer enabled/disabled by user software (LPRC can be disabled by clearing the SWDTEN bit in the RCON register) 

WWDTEN Watchdog Timer Window Enable bit 

1 = Watchdog Timer in Non-Window mode 

0 = Watchdog Timer in Window mode 

WDTPRE Watchdog Timer Prescaler bit 

1 = 1:128 

0 = 1:32 

WDTPOST 

Watchdog Timer Postscaler bits 

1111= 1:32, 768 

1110= 1:16, 384 

. 

. 

0001 = 1:2 

0000 = 1:1 


CPU 

♦ FPOR (0xF8000C): Power-On Reset Configuration Register 

FPWRT Power-on Reset Timer Value Select bits 

111= PWRT = 128 ms 

110= PWRT = 64 ms 

101= PWRT = 32 ms 

100= PWRT = 16 ms 

011= PWRT = 8 ms 

010= PWRT = 4 ms 

001= PWRT = 2 ms 

000= PWRT = Disabled 


Les ports d’E/S 

III Ports d’Entrées / Sorties 

III.1 Caractéristiques 

• 5 ports (A, B, D, E, F) 

• Toutes les pattes sont partagées entre E/S et périphériques (sauf 

alimentations, MCLR et OSC1/CLKI) 

• Toutes les entrées disposent d’un trigger de Schmitt 


• Étage de connexion : 



69 

dsPIC30F2023


III.2 Fonctionnement 

III.2.a Ports non multiplexés avec une entrée analogique 

♦ Programmation du mode Entrée ou Sortie 

TRISA, TRISB, TRISD, TRISE ou TRISF : 

• Bit à 1 ⇒ patte en entrée. 

• Bit à 0 ⇒ patte en sortie. 

♦ Écriture en sortie 

Écriture dans PORTA, PORTB, PORTD, PORTE ou PORTF : 

• Bit à 1 ⇒ niveau logique patte =1. 

• Bit à 0 ⇒ niveau logique patte =0. 

LATA, LATB, LATD, LATE ou LATF : 

Mémorisent la valeur écrite dans PORTx. 

Les contenus de LATx et PORTx peuvent être différents : 

• Si une sortie a un niveau imposé par un circuit extérieur (Ex. : court-circuit) 

• Si un bit est mis en entrée 

• Si un bit est utilisé par un périphérique 

Les bits orientés en entrée ne sont pas affectés par une écriture dans PORTx. 



♦ Lecture d’une entrée 

Lecture de PORTx : lecture du niveau logique présent sur les pattes. 

III.2.b Ports multiplexés avec une entrée analogique 

Le port B est multiplexé avec les entrées du convertisseur analogique 

numérique. 

Les E/S multiplexées avec une entrée analogique sont en mode analogique 

par défaut. 

Les registres ADPCFG (voir p 99) et TRISx contrôlent le mode de 

fonctionnement de ces E/S. 

En mode analogique, les ports doivent être mis en entrée (bits de TRISx = 

1) 

Les bits de ADPCFG doivent être à 1 pour utiliser le port en numérique. 



III.3 Notification de changement 

(Input Change Notification) 

• CN0 à CN7 peuvent déclencher une interruption quand un changement 

d’état est détecté. 

• Fonctionne en mode SLEEP. 

CN0 CN1 CN2 CN3 CN4 CN5 CN6 CN7 

RE6 RE7 RB0 RB1 RB2 RB3 RB4 RB5 

Les registres CNEN1 & CNPU1 contrôlent les CNx : 

• CNEN1 active (bit=1) ou désactive (bit=0) les entrées CNx 

• CNPU1 active (bit=1) ou désactive (bit=0) les pull-ups 

Si une patte CNx est mise en sortie, le tirage doit être désactivé. 


III.4 Registres associés 

SFR Name-Addr 

Reset State 

TRISA-02C0 

0000 1111 0000 0000 

PORTA-02C2 

0000 0000 0000 0000 

LATA-02C4 

0000 0000 0000 0000 

TRISB-02C6 

0000 1111 1111 1111 

PORTB-02C8 

0000 0000 0000 0000 

LATB-02CA 

0000 0000 0000 0000 

TRISD-02D2 

0000 0000 0000 0011 

PORTD-02D4 

0000 0000 0000 0000 

LATD-02D6 

0000 0000 0000 0000 

TRISE02D8 

0000 0000 1111 1111 

PORTE-02DA 

0000 0000 0000 0000 

LATE-02DC 

0000 0000 0000 0000 

TRISF-02DE 

1100 0001 1100 1100 

PORTF-02E0 

0000 0000 0000 0000 

LATF02E2 

0000 0000 0000 0000 

TRISG-02E4 

0000 0000 0000 1100 

PORTG-02E6 

0000 0000 0000 0000 

LATG-02E8 

0000 0000 0000 0000 

ADPCFG-0302 

0000 0000 0000 0000 

CNEN1-0060 

0000 0000 0000 0000 

CNPU1-0064 

0000 0000 0000 0000 


Bits 

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 

— — — — TRISA11 TRISA10 TRIS9 TRISA8 — — — — — — — — 

— — — — RA11 RA10 RA9 RA8 — — — — — — — — 

— — — — LATA11 LATA10 LATA9 LATA8 — — — — — — — — 

— — — — TRISB11 TRISB10 TRISB9 TRISB8 TRISB7 TRIS6 TRISB5 TRISB4 TRISB3 TRISB2 TRISB1 TRISB0 

— — — — RB11 RB10 RB9 RB8 RB7 RB6 RB5 RB4 RB3 RB2 RB1 RB0 

— — — — LATB11 LATB10 LATB9 LATB8 LATB7 LATB6 LATB5 LATB4 LATB3 LATB2 LATB1 LATB0 

— — — — — — — — — — — — — — TRISD1 TRISD0 

— — — — — — — — — — — — — — RD1 RD0 

— — — — — — — — — — — — — — LATD1 LATD0 

— — — — — — — — TRSE7 TRSE6 TRISE5 TRISE4 TRISE3 TRISE2 TRISE1 TRISE0 

— — — — — — — — RE7 RE6 RE5 RE4 RE3 RE2 RE1 RE0 

— — — — — — — — LATE7 LATE6 LATE5 LATE4 LATE3 LATE2 LATE1 LATE0 

TRISF15 TRISF14 — — — — — TRISF8 TRISF7 TRISF6 — — TRISF3 TRISF2 — — 

RF15 RF14 — — — — — RF8 RF7 RF6 — — RF3 RF2 — — 

LATF15 LATF14 — — — — — LATF8 LATF7 LATF6 — — LATF3 LATF2 — — 

— — — — — — — — — — — — TRISG3 TRISG2 — — 

— — — — — — — — — — — — RG3 RG2 — — 

— — — — — — — — — — — — LATG3 LATG2 — — 

— — — — PCFG11 PCFG10 PCFG9 PCFG8 PCFG7 PCFG6 PCFG5 PCFG4 PCFG3 PCFG2 PCFG1 PCFG0 

— — — — — — — — CN7IE CN6IE CN5IE CN4IE CN3IE CN2IE CN1IE CN0IE 

— — — — — — — — CN7PUE CN6PUE CN5PUE CN4PUE CN3PUE CN2PUE CN1PUE CN0PUE 


♦ Application 1 : 


Simulateur logique 

A B NAND NOR XOR 

0 0 1 1 0 

0 1 1 0 1 

1 0 1 0 1 

1 1 0 0 0 

J K Qn+1 

0 0 Qn 

0 1 0 

1 0 1 

1 1 /Qn 


♦ Applicatio 

on 2 

Dans le schéma ci-contre, MODE représente un sélecteur 

Cavalier sur : 

1-2 : mode 1 

2-3 : mode 2 

cavalier 

retiré : mode 3 


à cavalier : 

Écrire la fonction mode : 

int 

mode(void) ; 


75 

dsPIC30F2023

♦ Application 3 : 


Serrure codée 

Code de 3 à 6 chiffres 

‘C’ : Recommencer 

‘V’ : Valider 

LED indique : 

Code Ok (allumage 1s) 

Début saisie (2 clign.) 

Activation gâche : 1 sec 

On dispose de : 

void delay(unsigned ms) 


Timers 

IV Timers 

3 timers 16 bits : 

• TIMER1 : Timer de type A 

• TIMER2 et TIMER3 constituent un Timer 32 bits, mais peuvent 

fonctionner séparément 

• TIMER2 : Timer de type B 

• TIMER3 : Timer de type C 


TIMER1 

Timers 

IV.1.a Caractéristiques : 

• Peut fonctionner en : 

o Timer 

o Compteur synchrone 

o Compteur asynchrone. 

• Peut être validé par une entrée (Gate) 

• Prédiviseur programmable 

• Peut fonctionner en mode SLEEP ou IDLE 

• Effectue des cycles 0…(PR1), 0…(PR1), … où PR1 est le registre de 

période (Period Register 1) 

• Déclenche une interruption quand : 

o TMR1 est remis à 0 (suite au passage par PR1). 

o Front descendant de Gate (en mode Gate) 


IV.1. .b Schéma fonctionnel 

Timers 


79 dsPIC30F2023

IV.1.c 

Modes 

Timers 

♦ Mode Timer 

Le timer s’incrémente au rythme de F CY (à chaque instruction). 

Quand le timer atteint la valeur contenue dans PR1, le timer est remis à 0 

et le cycle se poursuit. 

En mode SLEEP, le timer s’arrête (plus d’horloge système). 

En mode Idle, le timer continue de fonctionner si TSIDL (T1CON) = 0. 

Il s’arrête si TSIDL=1. 

♦ Mode compteur synchrone 

Le compteur s’incrémente à chaque front montant du signal appliqué sur 

T1CK. Ce signal est synchronisé sur l’horloge système. 

Quand le compteur atteint la valeur contenue dans PR1, le compteur est 

remis à 0 et le cycle se poursuit. 

En mode SLEEP, le compteur s’arrête (plus d’horloge système). 

En mode Idle, le compteur continue de fonctionner si TSIDL (T1CON) 

= 0. Il s’arrête si TSIDL=1. 

♦ Mode compteur asynchrone 

Le compteur s’incrémente à chaque front montant du signal appliqué sur 

T1CK. 


Timers 

Quand le compteur atteint la valeur contenue dans PR1, le compteur est 


En mode SLEEP, le compteur continue de fonctionner, car il fonctionne 

indépendamment de l’horloge système. 

En mode Idle, le compteur continue de fonctionner si TSIDL 

(T1CON) = 0. Il s’arrête si TSIDL=1. 

♦ Mode Gate 

Dans ce mode, l’entrée T1CK fonctionne en Gate et permet d’autoriser 

(T1CK=1) le comptage ou de l’arrêter (T1CK=0). 

IV.1.d 

Registres 

♦ TMR1 : Timer 1 Register 

Reset State : uuuu uuuu uuuu uuuu 

♦ PR1 : Period Register 1 

Reset State : 1111 1111 1111 1111 


♦ T1CON : Type A Time Base Register 

Timers 

R/W-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

TON — TSIDL — — — — — 

b15 b8 

U-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 R/W-0 U-0 

— TGATE TCKPS — TSYNC TCS — 

b7 b0 

bit 15 TON: Timer On Control bit 

1= Starts the timer 

0= Stops the timer 


bit 13 

TSIDL: Stop in Idle Mode bit 

1= Discontinue timer operation when device enters Idle mode 

0= Continue timer operation in Idle mode 


bit 6 TGATE: Timer Gated Time Accumulation Enable bit 

1= Gated time accumulation enabled 

0= Gated time accumulation disabled 

(TCS must be set to ‘0’ when TGATE = 1. Reads as ‘0’ if TCS = 1) 

bit 5-4 

TCKPS: Timer Input Clock Prescale Select bits 

11 = 1:256 prescale value 





bit 2 

TSYNC: Timer External Clock Input Synchronization Select bit 

When TCS = 1: 

1= Synchronize external clock input 

0= Do not synchronize external clock input 

When TCS = 0: 

This bit is ignored. Read as ‘0’. Timer1 uses the internal clock when TCS = 0. 

bit 1 TCS: Timer Clock Source Select bit 

1= External clock from pin T1CK 

0= Internal clock (FOSC/4) 



Timers 

IV.2 TIMER2 et TIMER3 

IV.2.a Caractéristiques du Timer 32 bits 

• TMR2 : LSW, TMR3 : MSW 

• Mode Timer 

• Mode compteur synchrone 

• Déclenchement événement convertisseur analogique numérique 

• Mode Gate 

• Prédiviseur programmable 

• Fonctionnement possible pendant le mode IDLE 

• Déclenche une interruption quand : 

o [TMR3 :TMR2] est remis à 0 (suite au passage par [PR3 :PR2]). 

o Front descendant de Gate (en mode Gate) 

• T3CON ignoré. Seuls T2CON et T2CK (entrée gate) sont utilisés. 

L’interruption est contrôlée par TIMER3 (T3IE, T3IF). 


Timers 

IV.2. .b Schéma fonctionnel du Timer 32 bits 


84 

dsPIC30F2023

Timers 

♦ Mode Timer 

Le timer 32 bits s’incrémente au rythme de F CY (à chaque instruction). 

Quand le timer atteint la valeur contenue dans [PR3 :PR2], le timer est 


Pour lire la valeur courante du timer, il faut lire d’abord TMR2 : Ceci a 

pour effet de transférer simultanément la valeur de TMR3 dans le registre 

TMR3HLD qui peut être lu ensuite. 

Pour écrire dans le timer 32 bits, on écrit d’abord dans TMR3HLD, puis 

dans TMR2. Cette dernière écriture transfert simultanément TMR3HLD 

dans TMR3. 

En mode SLEEP, le timer s’arrête (plus d’horloge système). 

En mode Idle, le timer continue de fonctionner si TSIDL (T2CON) = 0. 

Il s’arrête si TSIDL=1. 

♦ Mode compteur (synchrone) 

Le compteur 32 bits s’incrémente à chaque front montant du signal 

appliqué sur T2CK. Ce signal est synchronisé sur l’horloge système. 

Quand le compteur atteint la valeur contenue dans [PR3 :PR2], le 

compteur est remis à 0 et le cycle se poursuit. 

En mode SLEEP, le compteur s’arrête (plus d’horloge système). 

En mode Idle, le compteur continue de fonctionner si TSIDL (T2CON) 

= 0. Il s’arrête si TSIDL=1. 


Timers 

♦ Mode Gate 

Dans ce mode, l’entrée T2CK fonctionne en Gate et permet d’autoriser 

(T2CK=1) le comptage ou de l’arrêter (T2CK=0). 

♦ Déclenchement événement convertisseur analogique 

Quand [TMR3 :TMR2]=[PR3 :PR2], un événement convertisseur 

analogique est déclenché par le timer 3. 

IV.2.c TIMER 2 et TIMER 3 en modes 16 bits 

Les Timers 2 et 3 fonctionnent comme le timer 1, sans le mode compteur 

asynchrone. 

Ils ne peuvent pas fonctionner en mode SLEEP. 

Le timer 2 dispose d’une synchronisation d’horloge en sortie du 

prédiviseur. 

Le timer 3 ne possède pas d’entrée externe (modes compteur et gate 

impossibles). 


♦ Schéma fonctionnel du timer 2 

Timers 


87 dsPIC30F2023

♦ Schéma fonctionnel du timer 3 

Timers 


88 dsPIC30F2023




Reset State : 1111 1111 1111 1111 



♦ TMR3HLD : Timer3 Holding Register 

(For 32-bit timer operations only) 



Reset State : 1111 1111 1111 1111 

Timers 


Timers 

♦ T2CON : Type B Time Base Register 

R/W-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

TON — TSIDL — — — — — 

b15 b8 

U-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 U-0 

— TGATE TCKPS T32 — TCS — 

b7 b0 

bit 15 TON: Timer On bit 

When T32 = 1 (in 32-bit Timer mode): 

1= Starts 32-bit TMR3:TMR2 timer pair 

0= Stops 32-bit TMR3:TMR2 timer pair 

When T32 = 0 (in 16-bit Timer mode): 

1= Starts 16-bit timer 

0= Stops 16-bit timer 


bit 13 


1= Discontinue timer operation when device enters Idle mode 

0= Continue timer operation in Idle mode 



1= Timer gated time accumulation enabled 

0= Timer gated time accumulation disabled 

(TCS must be set to logic ‘0’ when TGATE = 1) 

bit 5-4 

bit 3 






T32: 32-bit Timer Mode Select bits 

1= TMR2 and TMR3 form a 32-bit timer 

0= TMR2 and TMR3 form separate 16-bit timer 



1= External clock from pin T2CK 




♦ T3CON: Type C Time Base Register 

Timers 

R/W-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

TON — TSIDL — — — — — 

b15 b8 

U-0 R/W-0 R/W-0 R/W-0 U-0 U-0 R/W-0 U-0 

— TGATE TCKPS — — TCS — 

b7 b0 

bit 15 TON: Timer On bit 

1= Starts 16-bit TMR3 

0= Stops 16-bit TMR3 


bit 13 


1= Discontinue module operation when device enters Idle mode 

0= Continue module operation in Idle mode 



1= This mode should not be used 

0= Timer gated time accumulation disabled (Read as ‘0’ if TCS = 1) 

(TCS must be set to logic ‘0’ when TGATE = 1) 

bit 5-4 








1= This mode should not be used 




Timers 

♦ Applications 

On suppose que le dsPIC fonctionne à 30 MIPS. 

Temporisations 

Programmer le timer 1 pour déclencher des interruptions toutes les ms 

Quelle est la durée maximale de comptage sans utiliser le prédiviseur 

En utilisant l’interruption précédente, écrire la fonction Delay : 

void Delay(unsigned ms). 

Peut-on créer une fonction de temporisation avec une résolution de 1 s 

Exemple : 

void Sleep(unsigned sec) 

Clavier 

Utiliser une interruption Timer pour gérer le clavier : 

• Mettre les caractères dans une FIFO lue par le programme principal 

Fonctions : 

int Getch(void) 

int KbHit(void) 


Convertisseur AN 

V Convertisseur Numérique Analogique 

V.1 Caractéristiques 

• 12 entrées analogiques 

• 1 convertisseur 10 bits 

• Entrées unipolaires 

• 2000 k-échantillons/seconde (en 5V) (2 conversions/μs) 

• 4 échantillonneurs bloqueurs dédiés, 1 échantillonneur commun 

• Ne fonctionne pas en mode SLEEP 

• Nécessite le fonctionnement de la PLL 

• Plusieurs conversions peuvent être demandées simultanément : 

Séquentiellement en commençant par les canaux d’ordre inférieur. 

• Conversions par paires de canaux. 

• Conversion d’une paire en 24 cycles. 

• 16 sources de déclenchement pour chaque paire. 

• Buffer résultat (ADCBUFx) pour chaque canal, avec 2 formats. 

• Système d’indexation permettant la reconnaissance rapide de la source 

d’interruption. 


V.2 Schéma fonctionnel 



V.3 Registres de contrôle 


♦ ADCON : A/D CONTROL REGISTER 

R/W-0 U-0 R/W-0 U-0 U-0 R/W-0 U-0 R/W-0 

ADON — ADSIDL — — GSWTRG — FORM 

b15 b8 

R/W-0 R/W-0 R/W-0 U-0 U-0 R/W-0 R/W-1 R/W-1 

EIE ORDER SEQSAMP — — ADCS 

b7 b0 

bit 15 ADON: A/D Operating Mode bit 

1 = A/D converter module is operating 

0 = A/D converter is off 


bit 13 ADSIDL: Stop in Idle Mode bit 

1 = Discontinue module operation when device enters Idle mode 

0 = Continue module operation in Idle mode 


bit 10 

GSWTRG: Global Software Trigger bit 

When this bit is set by the user, it will trigger conversions if selected by the TRGSRC bits in the ADCPCx registers. 

This bit must be cleared by the user prior to initiating another global trigger (i.e., this bit is not auto-clearing). 


bit 8 FORM: Data Output Format bit 

1 = Fractional (DOUT = dddd dddd dd00 0000) 

0 = Integer (DOUT = 0000 00dd dddd dddd) 

bit 7 EIE: Early Interrupt Enable bit 

1 = Interrupt is generated after first conversion is completed 

0 = Interrupt is generated after second conversion is completed 

Note: This control bit can only be changed while ADC is disabled (ADON = 0). 

bit 6 ORDER: Conversion Order bit 

1 = Odd numbered analog input is converted first, followed by conversion of even numbered input 

0 = Even numbered analog input is converted first, followed by conversion of odd numbered input 

Note: This control bit can only be changed while ADC is disabled (ADON = 0). 



bit 5 SEQSAMP: Sequential Sample Enable. 

1 = Shared S&H is sampled at the start of the second conversion if ORDER = 0. If ORDER = 1, then the shared S&H is sampled at the 

start of the first conversion. 

0 = Shared S&H is sampled at the same time the dedicated S&H is sampled if the shared S&H is not currently busy with an existing 

conversion process. If the shared S&H is busy at the time the dedicated S&H is sampled, then the shared S&H will sample at the start 

of the new conversion cycle 


bit 2-0 ADCS: A/D Conversion Clock Divider Select bits 

If PLL is enabled (assume 15 MHz external clock as clock source): 

111 = FADC/18 = 13.3 MHz @ 30 MIPS 

110 = FADC/16 = 15.0 MHz @ 30 MIPS 

101 = FADC/14 = 17.1 MHz @ 30 MIPS 

100 = FADC/12 = 20.0 MHz @ 30 MIPS 

011 = FADC/10 = 24.0 MHz @ 30 MIPS 

010 = FADC/8 = 30.0 MHz @ 30 MIPS 

001 = FADC/6 = Reserved, defaults to 30 MHz @ 30 MIPS 

000 = FADC/4 = Reserved, defaults to 30 MHz @ 30 MIPS 

If PLL is disabled (assume 15 MHz external clock as clock source): 

111 = FADC/18 = 0.83 MHz @ 7.5 MIPS 

110 = FADC/16 = 0.93 MHz @ 7.5 MIPS 

101 = FADC/14 = 1.07 MHz @ 7.5 MIPS 

100 = FADC/12 = 1.25 MHz @ 7.5 MIPS 

011 = FADC/10 = 1.5 MHz @ 7.5 MIPS 

010 = FADC/8 = 1.87 MHz @ 7.5 MIPS 

001 = FADC/6 = 2.5 MHz @ 7.5 MIPS 

000 = FADC/4 = 3.75 MHz @ 7.5 MIPS 



♦ ADSTAT : A/D STATUS REGISTER 

U-0 U-0 U-0 U-0 U-0 U-0 U-0 U-0 

— — — — — — — — 

b15 b8 

U-0 U-0 R/C-0 

H-S 

R/C-0 

H-S 

R/C-0 

H-S 

R/C-0 

H-S 

R/C-0 

H-S 

R/C-0 

H-S 

— — P5RDY P4RDY P3RDY P2RDY P1RDY P0RDY 

b7 b0 

C = Clear in software H-S = Set by hardware 


bit 5 P5RDY: Conversion Data for Pair #5 Ready bit 

Bit set when data is ready in buffer, cleared when a ‘0’ is written to this bit. 













♦ ADBASE : A/D BASE REGISTER 


ADBASE 

b15 b8 

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 

ADBASE — 

b7 b0 

bit 15-1 ADC Base Register: This register contains the base address of the user’s ADC Interrupt Service Routine jump table. This register, when 

read, contains the sum of the ADBASE register contents and the encoded value of the PxRDY Status bits. 

The encoder logic provides the bit number of the highest priority PxRDY bits where P0RDY is the highest priority, and P5RDY is 

lowest priority. 

Note: The encoding results are shifted left two bits so bits 1-0 of the result are always zero. 




♦ ADPCFG : A/D PORT CONFIGURATION REGISTER 

U-0 U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 

— — — — PCFG11 PCFG10 PCFG9 PCFG8 

b15 b8 


PCFG7 PCFG6 PCFG5 PCFG4 PCFG3 PCFG2 PCFG1 PCFG0 

b7 b0 


bit 11-0 PCFG: A/D Port Configuration Control bits 

1 = Port pin in Digital mode, port read input enabled, A/D input multiplexor connected to AVSS 

0 = Port pin in Analog mode, port read input disabled, A/D samples pin voltage 



♦ ADCPCn : A/D CONVERT PAIR CONTROL REGISTER #n 

ADCPC0 : contrôle de la conversion des paires (AN0, AN1) et (AN2, AN3) 

n=0 x=0 y=1 c=0 


n=1 x=2 y=3 c=4 


n=2 x=4 y=5 c=8 




IRQENy PENDy SWTRGy 

TRGSRCy 

b15 b8 


IRQENx PENDx SWTRGx 

TRGSRCx 

b7 b0 

bit 15 

bit 14 

bit 13 

bit 12-8 

IRQENy: Interrupt Request Enable y bit 

1 = Enable IRQ generation when requested conversion of channels AN(c+3) and AN(c+2) is completed 

0 = IRQ is not generated 

PENDy: Pending Conversion Status y bit 

1 = Conversion of channels AN(c+3) and AN(c+2) is pending. Set when selected trigger is asserted 

0 = Conversion is complete 

SWTRGy: Software Trigger y bit 

1 = Start conversion of AN(c+3) and AN(c+2) (if selected in TRGSRC bits). If other conversions are in progress, then conversion will be 

performed when the conversion resources are available. This bit will be reset when the PEND bit is set. 

TRGSRy: Trigger y Source Selection bits 

Selects trigger source for conversion of analog channels AN(c+3) and AN(c+2). 

00000 = No conversion enabled 

00001 = Individual software trigger selected 

00010 = Global software trigger selected (voir GSWTRG, ADCON) 

00011 = PWM Special Event Trigger selected 

00100 = PWM generator #1 trigger selected 




01100 = Timer #1 period match 


01110 = PWM GEN #1 current-limit ADC trigger 




10110 = PWM GEN #1 fault ADC trigger 





it 7 

bit 6 

bit 5 

bit 4-0 


IRQENx: Interrupt Request Enable x bit 

1 = Enable IRQ generation when requested conversion of channels AN(c+1) and AN(c+0) is completed 

0 = IRQ is not generated 

PENDx: Pending Conversion Status x bit 

1 = Conversion of channels AN(c+1) and AN(c+0) is pending. Set when selected trigger is asserted. 

0 = Conversion is complete 

SWTRGx: Software Trigger x bit 

1 = Start conversion of AN(c+1) and AN(c+0) (if selected by TRGSRC bits). If other conversions are in progress, then conversion will 

be performed when the conversion resources are available. This bit will be reset when the PEND bit is set 

TRGSRCx: Trigger x Source Selection bits 

Selects trigger source for conversion of analog channels AN(c+1) and AN(c+0). 

00000 = No conversion enabled 

00001 = Individual software trigger selected 

00010 = Global software trigger selected 

00011 = PWM Special Event Trigger selected 
















V.4 Séquence de conversionn 

(SEQSAMP 

= 0) 



103 

dsPIC30F2023


V.5 Interruptions 

V.5.a Interruption par groupe 

• Interruption unique pour le module de conversion analogique. 

• On autorise les interruptions de chaque paire dans les registres ADCPCn. 

• L’interruption est déclenchée quand la conversion est terminée : 

o Le bit PxRDY (dans ADSTAT) est mis à 1 (mis à 0 par programme) 

o ADIF (IFS0) est mis à 1 (mis à 0 avant PxRDY par programme) 

V.5.b Interruption individuelle (par paire) 

• Ces interruptions sont toujours autorisées par le module de conversion 

analogique 

• Autorisations par les flags ADCPxIE dans le registre IEC2 

V.5.c Interruption anticipée 

• Une interruption peut être déclenchée dès la fin de conversion du 

premier canal de la paire grâce à EIE (ADCON). 

• Le bit PENDx des registres ADCPCn restent à 1 tant que les deux 

canaux ne sont pas convertis. 

• Quand la conversion de la paire est terminée, PENDx = 0 et PxRDY 

(dans ADSTAT) passe à 1. 


♦ Application 


Lire la tension analogique présente sur AN3. 

Quelle est la valeur numérique obtenue si la tension vaut : 

- 1 volt 

- 2,5 volts 

- 3 volts 

- 5 volts 

- 5,5 volts 

Quelle est la résolution obtenue 

On souhaite mesurer le courant circulant dans une 

résistance avec le montage suivant : 

• On mémorise 256 échantillons à 10 KHz 

• On utilise le timer 2. 

• R=100Ω. I exprimé en μA (1u/μA) 

R 

I V 0 

V 1 

AN0 

AN1 


Capture Compare 

VI Modules Capture Compare 



VI.1 Module Capture 

VI.1.a Caractéristiques 

• Détection de l’instant d’un événement 

• 1 entrée capture (IC1, multiplexée avec RD0. Doit être configurée en entrée.) 

• Utilisation du Timer 2 ou du Timer 3 

• Événement sur IC1 : 

o Front descendant 

o Front montant 

o Tous les 4 fronts montants 

o Tous les 16 fronts montants 

o Chaque front (montant ou descendant) 

• FIFO à 4 niveaux 

• Détection d’un overflow 

• Déclenchement d’interruptions 

• Possibilités de fonctionnement en modes IDLE ou SLEEP 


VI.1. .b Schéma fonctionnel 



108 

dsPIC30F2023

VI.1.c 

Registres associés 

♦ IC1BUF : Input 1 Capture Register 





♦ IC1CON: Input Capture 1 Control Register 

U-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

— — ICSIDL — — — — — 

b15 b8 

R/W-0 R/W-0 R/W-0 R-0, HC R-0, HC R/W-0 R/W-0 R/W-0 

ICTMR ICI ICOV ICBNE ICM 

b7 b0 


bit 13 

ICSIDL: Input Capture Module Stop in Idle Control bit 

1= Input capture module will halt in CPU Idle mode 

0= Input capture module will continue to operate in CPU Idle mode 


bit 7 

bit 6-5 

ICTMR: Input Capture Timer Select bits 

1= TMR2 contents are captured on capture event 

0= TMR3 contents are captured on capture event 

Note: Timer selections may vary. Refer to the device data sheet for details. 

ICI: Select Number of Captures per Interrupt bits 

11= Interrupt on every fourth capture event 

10= Interrupt on every third capture event 

01= Interrupt on every second capture event 

00= Interrupt on every capture event 

bit 4 ICOV: Input Capture Overflow Status Flag (Read Only) bit 

1= Input capture overflow occurred 

0= No input capture overflow occurred 

bit 3 ICBNE: Input Capture Buffer Empty Status (Read Only) bit 

1= Input capture buffer is not empty, at least one more capture value can be read 

0= Input capture buffer is empty 

bit 2-0 

ICM: Input Capture Mode Select bits 

111 = Input Capture functions as interrupt pin only, when device is in Sleep or Idle mode (Rising edge detect only, all other control bits 

are not applicable.) 

110 = Unused (module disabled) 

101 = Capture mode, every 16th rising edge 

100 = Capture mode, every 4th rising edge 

011 = Capture mode, every rising edge 

010 = Capture mode, every falling edge 

001 = Capture mode, every edge (rising and falling) (ICI does not control interrupt generation for this mode.) 

000 = Input capture module turned off 



VI.2 Module Compare 

VI.2.a Caractéristiques 

• 2 sorties Compare (OC1 et OC2, doivent être configurées en sortie) 

• Déclenchement d’un événement à un instant prédéterminé. 

• Utilisation de Timer 2 ou Timer 3 

• Fonctions possibles : 

o OCx mis à 0 

o OCx mis à 1 

o OCx inversé (toggle) 

o Génération PWM (avec possibilité entrée défaut OCFLTA) 

o Génération d’impulsions simples ou continues 

• Déclenchement possible d’interruptions 


VI.2. .b Schéma fonctionnel 



112 

dsPIC30F2023


VI.2.c Mode comparaison simple 

• Mise à 0, 1 ou inversion de la sortie quand la valeur du timer atteint 

celle contenue dans le registre OCxR 

• Si le timer effectue repasse par 0 avant d’atteindre OCxR, la sortie 

n’est pas modifiée 

• Le niveau de la sortie est initialisé à l'état 1 pour une mise à 0, et à 

l’état 0 pour une mise à 1, lors de la programmation de ces modes. 

• Une interruption est déclenchée à la suite de la comparaison. 



VI.2.d Mode comparaison double 

Permet de générer une impulsion ou des impulsions continues. 

• L’impulsion débute à la valeur contenue dans OCxR. Elle se termine à 

la valeur contenue dans OCxRS. Le registre de période du timer doit 

avoir une valeur supérieure à OCxRS. 

• Le niveau initial de la sortie est 0, dès la programmation du mode 

(OCM = 100 ou 101) 

• En mode impulsion simple (OCM = 100), une nouvelle impulsion 

peut être générée en reprogrammant le mode (OCM = 100). 

• En mode impulsion continue, l’impulsion est générée à chaque période 

définie par le timer. 

• Une interruption est déclenchée à la fin de l’impulsion. 



VI.2. .e Mode 


• La période de la 

PWM (fréquen 

nce porteuse) est fixée 

période 

du timer. 

• Le rapport cyclique est 

contenu dans OCxRS 

• OCxR devient en lecture seulee 

• Fonctionnement : 

par le registre de 

Timer 

is cleared and new duty 

cycle value is loaded from 

OCxRS 

into OCxR. 

Timer 

value equals value in the OCxR register, OCx Pin is driven 

low. 

Timer 

overflow, value 

from OCxRS is loaded into OCxR, OCx pin 

driven 

high. 

TyIF interrupt 

flag is asserted. 


115 

dsPIC30F2023


• En mode PWM avec entrée défaut (fault), la patte OCFLTA (RA9) est 

utilisée. Si cette patte passe au niveau 0, la sortie PWM (OC1 ou OC2) 

passe en haute impédance 

o Tant que le défaut subsiste 

o Tant que le mode n’est pas reprogrammé 


VI.2.f 

Registres 


♦ OCxCON: Output Compare x Control Register (OC1CON, OC2CON) 

U-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

— — OCSIDL — — — — — 

b15 b8 

U-0 U-0 U-0 R-0, HC R/W-0 R/W-0 R/W-0 R/W-0 

— — — OCFLT OCTSEL OCM 

b7 b0 


bit 13 

OCSIDL: Stop Output Compare in Idle Mode Control bit 

1= Output compare x will halt in CPU Idle mode 

0= Output compare x will continue to operate in CPU Idle mode 


bit 4 

bit 3 

bit 2-0 

OCFLT: PWM Fault Condition Status bit 

1= PWM Fault condition has occurred (cleared in HW only) 

0= No PWM Fault condition has occurred 

(This bit is only used when OCM = 111.) 

OCTSEL: Output Compare Timer Select bit 

1= Timer3 is the clock source for compare x 

0= Timer2 is the clock source for compare x 

Note: Refer to the device data sheet for specific time bases available to the output compare module. 

OCM: Output Compare Mode Select bits 

111 = PWM mode on OCx, Fault pin enabled 

110 = PWM mode on OCx, Fault pin disabled 

101 = Initialize OCx pin low, generate continuous output pulses on OCx pin 

100 = Initialize OCx pin low, generate single output pulse on OCx pin 

011 = Compare event toggles OCx pin 

010 = Initialize OCx pin high, compare event forces OCx pin low 

001 = Initialize OCx pin low, compare event forces OCx pin high 

000 = Output compare channel is disabled 



♦ OCxRS : Output Compare x Slave Register (OC1RS, OC2RS) 

Reset State : 0000 0000 0000 0000 

♦ OCxR : Output Compare x Master Register (OC1R, OC2R) 

Reset State : 0000 0000 0000 0000 


♦ Application 


Faire la mesure de la période d’un signal rectangulaire 

pour un signal dont la fréquence peut varier : 

• Entre 10 et 20 KHz. 

• Entre 10 Hz et 2 KHz 

T 

Mesurer (en %) le rapport cyclique défini par : 

 

 

Générer une impulsion de 100μs toutes les ms 

Utiliser la sortie PWM pour générer une tension continue de : 

• 1 volt 

• 3 volts 

On utilise le filtre suivant : R 

R=10kΩ - C=10μF 

C 



VII Module PWM 

VII.1 Caractéristiques 

La PLL doit être active (voir FNOSC dans FOSCSEL) pour que le 

module PWM fonctionne. 

• 4 Générateurs PWM (MLI) avec 8 entrées/sorties 

• 4 bases de temps indépendantes 

• Résolution du rapport cyclique de 1.1 ns @ 30 MIPS 

• Résolution des temps morts de 4.2 ns @ 30 MIPS 

• Résolution de phase de 4.2 ns @ 30 MIPS 

• Résolution de fréquence de 8.4 ns @ 30 MIPS 



• Modes PWM supportés : 

o PWM standard alignée sur fronts 

o PWM complémentaire 

o PWM Push-Pull 

o PWM Multi-Phase 

o PWM à phase variable 

o PWM à temps d’allumage ou d’extinction constants (réinitialisation 

par courant) 

o PWM à limitation de courant 

o PWM à bases de temps indépendantes 

• Changement dynamique de la fréquence, du rapport cyclique et de la 

phase 

• Contrôle forcé des sorties 

• Entrées défaut et limitation de courant indépendantes 

• Comparateur d’événement spécial pour commander d’autres 

périphériques 

• Chaque générateur PWM a un comparateur pour déclencher des 

conversions analogiques. 


VII.2 

Schéma fonctionnel 



122 dsPIC30F2023

VII.3 Fonctionnalités 

VII.3.a PWM alignée sur fronts 

• PWM standard 

• Un compteur compte de 0 à la valeur de la période 

Quand le compteur a une valeur inférieure à celle contenue dans le 

registre contenant le rapport cyclique, la sortie PWM vaut 1, et 0 

sinon. 




VII.3.b PWM complémentaire 

• Fonctionnement identique à la PWM alignée sur fronts 

• Génération des commandes de bras : 

o Commande du transistor du haut (PWMH) 

o Commande du transistor du bas (PWML) 

• Insertion des temps morts 

• Exemple d’utilisation : 



VII.3.c PWM push-pull 

• Fonctionnement identique à la PWM alignée sur 

fronts adapté à la commande par 

transformateurs : 

o Évite composante continue dans les 

bobinages 

• Le signal PWM est généré alternativement sur 

PWMH et PWML, avec le même rapport cyclique. 




VII.3.d PWM multiphase 

• Utilise les valeurs de déphasage contenue dans les 

registres de phases (PHASEx) 




VII.3.e PWM à phase variable 

• Contrôle de la différence de phase entre 2 signaux 


• Rapport cyclique constant (souvent ½) 

• Mise à jour du déphasage quand les sorties sont 

à 0 

• Possibilité de générer les sorties complémentaires 



VII.3.f PWM à limitation de courant 

• PWM à fréquence constante 

• La sortie PWM est forcée à la valeur indiquée 

dans FLTDAT de IOCONx jusqu’à la fin de la 

période. 



VII.3.g PWM à Reset par courant 

• PWM à fréquence variable 

• La base de temps du signal PWM est remise à 0 

par un signal extérieur avant la période 

programmée 

♦ PWM à temps d’extinction constant 

• Utilisation de la sortie complémentaire (PWML) 



♦ PWM à temps d’allumage constant 

• Utilisation de la sortie haute (PWMH) 




VII.3.h PWM à bases de temps indépendantes 

• Permet le contrôle de dispositifs différents, 

fonctionnant à des fréquences de hachage 

différentes 

• Les signaux PWM sont indépendants 



VII.4 Base de temps primaire 

• Base de temps (PTMR) pour la totalité du module PWM 

• Non accessible par programme 

• Cadencé à 120 MHz @ 30 MIPS. 

• Indique quand il y a égalité entre PTMR et 

PTPER. 

La fréquence correspondante est donnée par : 

4· 

 

15: 3 1 

• Chaque générateur PWM dispose de sa base de temps propre 

• Gère 

o la mise à jour des registres de rapport cyclique et de phase 

o les déclenchements d’événements spéciaux 

o les interruptions liées au timer 

• Peut être remis à 0 par un signal externe défini par les bits 

SYNCSRC dans PTCON, si autorisé par SYNCEN (PTCON). 

• Possibilité de synchronisation sur la base de temps d’un autre dsPIC de 

même type. 


VII.5 Compteur de cycles (Roll counter) du compteur primaire 

• Compteur 6 bits non accessible par programme 

• Compte les cycles du timer primaire 

• Permet d’indiquer l’instant du déclenchement de l’événement à 

destination du convertisseur analogique, à partir des bits 

TRGSTRT dans les registres TRGCONx. 




VII.6 Bases de temps individuelles 

Le bit ITB des registres PWMCONx permet de 

fonctionner à la fréquence donnée par le compteur 

primaire (PTPER) ou à partir du registre de phase. 

Dans ce cas, la fréquence de la PWM est donnée par : 

4· 

 

1 

VII.7 Rapport cyclique 

• Chaque générateur PWM possède un registre de 

rapport cyclique (PDCx) ou peut utiliser le 

registre de rapport cyclique commun (MDC). 

• La sortie est active quand la valeur du compteur est inférieure ou égale 

aux 13 bits de poids fort du registre de rapport cyclique. 

• La durée du niveau actif est donnée par : 

 

 

 

· 

• La résolution de la PWM est de 8.4 ns @30MIPS 

• Le rapport cyclique (PDCx ou MDC) doit être 

compris entre 0x0008 et 0xFFEF : 

o 0x0000 mettra 0 en sortie 

o 0xFFFF mettra 1 en sortie 


VII.8 Temps morts 

• Des temps morts peuvent être insérés entre les sorties PWM 

complémentaires. 

• Les temps morts peuvent être négatifs. 

• La génération des temps morts est activée par les bits DTC des 

registres PWMCONx. 

• DTRx spécifie le temps mort appliqué au signal PWMH et ALTDTRx 

celui appliqué au signal PWML. 

• La durée du temps mort est donnée par : 

 

 

 

· 


VII.9 Déclenchement d’événement spécial 

Synchronisation de conversions analogiques sur la PWM 

VII.9.a Commun 

• Basé sur la base de temps primaire 

• L’événement spécial est toujours généré, mais pas forcément utilisé 

par le module analogique. 

• Géré par les bits SEVTPS de PTCON et le registre SEVTCMP 

• Quand PTRM atteint SEVTCMP, un événement spécial est déclenché. 

• Un post-diviseur d’événement spécial peut être programmé par 

SEVTPS de PTCON 



VII.9.b Individuel 

• Déclenché tant que la valeur de TRIGx est inférieure à la base de temps 

locale 

• Génère une interruption si le bit 

TRGIEN de PWMCONx est à 1. 

• Un post-diviseur est programmable par 

TRGDIV de TRGCONx 



VII.10 Défauts et sur-courants 

• Les registres IOCONx et FCLCONx permettent de gérer les défauts. 

• Chaque générateur PWM peut sélectionner une des 12 pattes de défaut 

ou sur-courants, selon les bits FLTSRC de PWMCONx. 

• Les bits FLTPOL des registres FCLCONx permettent de fixer la polarité 

des défauts. 

• Lorsqu’un défaut est détecté, on peut forcer l’état de la sortie PWM 

selon les bits FLTDAT de IOCONx. 

• Deux modes de fonctionnement existent lors de l’apparition du défaut : 

o Mode verrouillé : 

La sortie PWM est figée dans l’état indiqué par FLTDAT tant que le 

défaut subsiste et que les flags d’interruption ne sont pas remis à 0. 

o Mode cycle par cycle : 

PWMH est mis à 0, PWML est mis à 1 tant que le défaut subsiste. 



VII.11 Interruptions 

Les interruptions peuvent être déclenchées à partir des bases de temps ou 

des lignes de défaut ou de sur-courants : 

• Base de temps primaire, lors du déclenchement de l’événement spécial, 

si autorisé par le bit SEIEN de PTCON. 

• Bases de temps individuelles, lors du déclenchement de l’événement 

spécial, si autorisé par le bit TRGIEN de PWMCONx. 

• Les lignes FLTx (quand=1) peuvent déclencher des interruptions si 

autorisé par les bits FLTIENx de PWMCONx 

• Les sur-courants peuvent être détectés avec le module comparateur et 

peuvent déclencher des interruptions si autorisé par les bits CLIEN de 

PWMCONx 


VII.12 Registres 


♦ PTCON: PWM TIME BASE CONTROL REGISTER 

R/W-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

PTEN — PTSIDL SESTAT SEIEN EIPU SYNCPOL SYNCOEN 

b15 b8 


SYNCEN SYNCSRC SEVTPS 

b7 b0 

bit 15 PTEN: PWM Module Enable bit 

1 = PWM module is enabled 

0 = PWM module is disabled 


bit 13 

bit 12 

bit 11 

bit 10 

bit 9 

bit 8 

bit 7 

PTSIDL: PWM Time Base Stop in Idle Mode bit 

1 = PWM time base halts in CPU Idle mode 

0 = PWM time base runs in CPU Idle mode 

SESTAT: Special Event Interrupt Status bit 

1 = Special Event Interrupt is pending 

0 = Special Event Interrupt is not pending 

SEIEN: Special Event Interrupt Enable bit 

1 = Special Event Interrupt is enabled 

0 = Special Event Interrupt is disabled 

EIPU: Enable Immediate Period Updates bit 

1 = Active Period register is updated immediately 

0 = Active Period register updates occur on PWM cycle boundaries 

SYNCPOL: Synchronize Input Polarity bit 

1 = SYNCIN polarity is inverted (low active) 

0 = SYNCIN is high active 

SYNCOEN: Primary Time Base Sync Enable bit 

1 = SYNCO output is enabled 

0 = SYNCO output is disabled 

SYNCEN: External Time Base Synchronization Enable bit 

1 = External synchronization of primary time base is enabled 

0 = External synchronization of primary time base is disabled 


it 6-4 

bit 3-0 


SYNCSRC: Sync Source Selection bits 

000 = SYNCI 


. 

. 


SEVTPS: PWM Special Event Trigger Output Postscale Select bits 

0000 = 1:1 Postscale 


| | 

| | 




♦ PTPER: PRIMARY TIME BASE REGISTER 


 

b15 b8 

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 U-0 U-0 

— — — 

b7 b0 

bit 15-3 Primary Time Base (PTMR) Period Value bits 




♦ SEVTCMP: PWM SPECIAL EVENT COMPARE REGISTER 


SEVTCMP 

b15 b8 


SEVTCMP — — — 

b7 b0 

bit 15-3 Special Event Compare Count Value bit 




♦ MDC: PWM MASTER DUTY CYCLE REGISTER 


MDC 

b15 b8 


MDC 

b15 b8 

bit 15-0 

Master PWM Duty Cycle Value bits 

The minimum value for this register is 0x0008 and the maximum value is 0xFFEF. 



♦ PWMCONx: PWM CONTROL REGISTER 

HS/HC-0 HS/HC- HS/HC-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

0 

FLTSTAT CLSTAT TRGSTAT FLTIEN CLIEN TRGIEN ITB MDCS 

b15 b8 

R/W-0 R/W-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 

DTC — — — — XPRES IUE 

b7 b0 

bit 15 FLTSTAT: Fault Interrupt Status 

1 = Fault Interrupt is pending 

0 = No Fault Interrupt is pending 

This bit is cleared by setting FLTIEN = 0. 

Note: Software must clear the interrupt status here, and the corresponding IFS bit in Interrupt Controller. 

bit 14 CLSTAT: Current-Limit Interrupt Status bit 

1 = Current-limit interrupt is pending 

0 = No current-limit interrupt is pending 

This bit is cleared by setting CLIEN = 0. 

Note: Software must clear the interrupt status here, and the corresponding IFS bit in Interrupt Controller. 

bit 13 TRGSTAT: Trigger Interrupt Status bit 

1 = Trigger interrupt is pending 

0 = No trigger interrupt is pending 

This bit is cleared by setting TRGIEN = 0. 

bit 12 FLTIEN: Fault Interrupt Enable bit 

1 = Fault interrupt enabled 

0 = Fault interrupt disabled and FLTSTAT bit is cleared 

bit 11 CLIEN: Current-Limit Interrupt Enable bit 

1 = Current-limit interrupt enabled 

0 = Current-limit interrupt disabled and CLSTAT bit is cleared 

bit 10 TRGIEN: Trigger Interrupt Enable bit 

1 = A trigger event generates an interrupt request 

0 = Trigger event interrupts are disabled and TRGSTAT bit is cleared 

bit 9 ITB: Independent Time Base Mode bit 

1 = Phasex register provides time base period for this PWM generator 

0 = Primary time base provides timing for this PWM generator 



bit 8 MDCS: Master Duty Cycle Register Select bit 

1 = MDC register provides duty cycle information for this PWM generator 

0 = PDCx register provides duty cycle information for this PWM generator 

bit 7-6 DTC: Dead-time Control bits 

00 = Positive dead time actively applied for all output modes 

01 = Negative dead time actively applied for all output modes 

10 = Dead-time function is disabled 

11 = Reserved 


bit 1 XPRES: External PWM Reset Control bit 

1 = Current-limit source resets time base for this PWM generator if it is in independent time base mode 

0 = External pins do not affect PWM time base 

bit 0 IUE: Immediate Update Enable bit 

1 = Updates to the active PDC registers are immediate 

0 = Updates to the active PDC registers are synchronized to the PWM time base 



♦ PDCx: PWM GENERATOR DUTY CYCLE REGISTER 


PDCx 

b15 b8 


PDCx 

b7 b0 

bit 15-0 

PWM Generator #x Duty Cycle Value bits 

The minimum value for this register is 0x0008 and the maximum value is 0xFFEF. 



♦ PHASEx: PWM PHASE-SHIFT REGISTER 


PHASEx 

b15 b8 

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 U-0 

PHASEx — — 

b7 b0 

bit 15-2 PHASEx: PWM Phase-Shift Value or Independent Time Base Period for this PWM Generator bits 

Note: If used as an independent time base, bits are not used. 




♦ DTRx: PWM DEAD-TIME REGISTER 

U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

— — DTRx 

b15 b8 


DTRx — — 

b7 b0 


bit 13-2 DTRx: Unsigned 12-bit Dead-Time Value bits for PWMx Dead-Time Unit bits 




♦ ALTDTRx: PWM ALTERNATE DEAD-TIME REGISTER 


— — ALTDTRx 

b15 b8 


ALTDTRx — — 

b7 b0 


bit 13-2 ALTDTRx: Unsigned 12-bit Dead-Time Value bits for PWMx Dead-Time Unit bits 




♦ TRGCONx: PWM TRIGGER CONTROL REGISTER 

R/W-0 R/W-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

TRGDIV — — — — — 

b15 b8 


— — TRGSTRT 

b7 b0 

bit 15-13 TRGDIV: Trigger Output Divider bits 

000 = Trigger output for every trigger event 

001 = Trigger output for every 2nd trigger event 

010 = Trigger output for every 3rd trigger event 

011 = Trigger output for every 4th trigger event 






bit 5-0 TRGSTRT: Trigger Postscaler Start Enable Select bits 

This value specifies the ROLL counter value needed for a match that will then enable the trigger 

postscaler logic to begin counting trigger events. 



♦ IOCONx: PWM I/O CONTROL REGISTER 


PENH PENL POLH POLL PMOD OVRENH OVRENL 

b15 b8 

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 U-0 R/W-0 

OVRDAT FLTDAT CLDAT — OSYNC 

b7 b0 

bit 15 

bit 14 

bit 13 

bit 12 

bit 11-10 

PENH: PWMH Output Pin Ownership bit 

1 = PWM module controls PWMxH pin 

0 = GPIO module controls PWMxH pin 

PENL: PWML Output Pin Ownership bit 

1 = PWM module controls PWMxL pin 

0 = GPIO module controls PWMxL pin 

POLH: PWMH Output Pin Polarity bit 

1 = PWMxH pin is low active 

0 = PWMxH pin is high active 

POLL: PWML Output Pin Polarity bit 

1 = PWMxL pin is low active 

0 = PWMxL pin is high active 

PMOD: PWM #x I/O Pin Mode bits 

00 = PWM I/O pin pair is in the Complementary Output mode 

01 = PWM I/O pin pair is in the Independent Output mode 

10 = PWM I/O pin pair is in the Push-Pull Output mode 

11 = Reserved 

bit 9 OVRENH: Override Enable for PWMxH Pin bit 

1 = OVRDAT provides data for output on PWMxH pin 

0 = PWM generator provides data for PWMxH pin 

bit 8 OVRENL: Override Enable for PWMxL Pin bit 

1 = OVRDAT provides data for output on PWMxL pin 

0 = PWM generator provides data for PWMxL pin 

bit 7-6 OVRDAT: Data for PWMxH,L Pins if Override is Enabled bits 

If OVERENH = 1 then OVRDAT provides data for PWMxH 

If OVERENL = 1 then OVRDAT provides data for PWMxL 



bit 5-4 FLTDAT: Data for PWMxH,L Pins if FLTMODE is Enabled bits 

If Fault active, then FLTDAT provides data for PWMxH 

If Fault active, then FLTDAT provides data for PWMxL 

bit 3-2 CLDAT: Data for PWMxH,L Pins if CLMODE is Enabled bits 

If current limit active, then CLDAT provides data for PWMxH 

If current limit active, then CLDAT provides data for PWMxL 


bit 0 OSYNC: Output Override Synchronization bit 

1 = Output overrides via the OVRDAT bits are synchronized to the PWM time bas 

0 = Output overrides via the OVDDAT bits occur on next clock boundary 



♦ FCLCONx: PWM FAULT CURRENT-LIMIT CONTROL REGISTER 

U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

— — — CLSRC CLPOL 

b15 b8 


CLMODE FLTSRC FLTPOL FLTMOD 

b7 b0 


bit 12-9 CLSRC: Current-Limit Control Signal Source Select for PWM #X Generator bits 

0000 = Analog Comparator #1 








1000 = Shared Fault #1 (SFLT1) 





1101 = Independent Fault #2 (IFLT2) 



bit 8 CLPOL: Current-Limit Polarity for PWM Generator #X bit 

1 = The selected current-limit source is low active 

0 = The selected current-limit source is high active 

bit 7 CLMODE: Current-Limit Mode Enable for PWM Generator #X bit 

1 = Current-limit function is enabled 

bit 6-3 

0 = Current-limit function is disabled 

FLTSRC: Fault Control Signal Source Select for PWM Generator #X bits 



















bit 2 FLTPOL: Fault Polarity for PWM Generator #X bit 

1 = The selected Fault source is low active 

0 = The selected Fault source is high active 

bit 1-0 FLTMOD: Fault Mode for PWM Generator #x bits 

00 = The selected Fault source forces PWMxH, PWMxL pins to FLTDAT values (latched condition) 

01 = The selected Fault source forces PWMxH, PWMxL pins to FLTDAT values (cycle) 

10 = Reserved 

11 = Fault input is disabled 



♦ TRIGx: PWM TRIGGER COMPARE VALUE REGISTER 


TRGCMP 

b15 b8 


TRGCMP — — — 

b7 b0 

bit 15-3 TRGCMP: Trigger Control Value bits 

Register contains the compare value for PWMx time base for generating a trigger to the ADC modu 

for initiating a sample and conversion process, or generating a trigger interrupt. 


The minimum usable value for this register is 0x0008 

A value of 0x0000 does not produce a trigger. 

If the TRIGx value is being calculated based on duty cycle value, you must ensure that a minimum TRIGx value is written into the 

register at all times. 



♦ LEBCONx: LEADING EDGE BLANKING CONTROL REGISTER 


PHR PHF PLR PLF FLTLEBEN CLLEBEN LEB 

b15 b8 


LEB — — — 

b7 b0 

bit 15 

bit 14 

bit 13 

bit 12 

bit 11 

bit 10 

PHR: PWMH Rising Edge Trigger Enable bit 

1 = Rising edge of PWMH will trigger LEB counter 

0 = LEB ignores rising edge of PWMH 

PHL: PWMH Falling Edge Trigger Enable bit 

1 = Falling edge of PWMH will trigger LEB counter 

0 = LEB ignores falling edge of PWMH 

PLR: PWML Rising Edge Trigger Enable bit 

1 = Rising edge of PWML will trigger LEB counter 

0 = LEB ignores rising edge of PWML 

PLF: PWML Falling Edge Trigger Enable bit 

1 = Falling edge of PWML will trigger LEB counter 

0 = LEB ignores falling edge of PWML 

FLTLEBEN: Fault Input Leading Edge Blanking Enable bit 

1 = Leading Edge Blanking is applied to selected Fault Input 

0 = Leading Edge Blanking is not applied to selected Fault Input 

CLLEBEN: Current-Limit Leading Edge Blanking Enable bit 

1 = Leading Edge Blanking is applied to selected Current-Limit Input 

0 = Leading Edge Blanking is not applied to selected Current-Limit Input 

bit 9-3 LEB: Leading Edge Blanking for Current-Limit and Fault Inputs bits Value is 8 nsec increments 



I²C 

VIII Module I²C 

VIII.1 Registres 

♦ I2CCON: I2C Control Register 

R/W-0 U-0 R/W-0 R/W-1 

HC 

R/W-0 R/W-0 R/W-0 R/W-0 

I2CEN — I2CSIDL SCLREL IPMIEN A10M DISSLW SMEN 

b15 b8 

R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

R/W-0 

HC 

HC HC HC HC 

GCEN STREN ACKDT ACKEN RCEN PEN RSEN SEN 

b7 b0 

bit 15 I2CEN: I2C Enable bit 

1 = Enables the I2C module and configures the SDA and SCL pins as serial port pins 

0 = Disables I2C module. All I2C pins are controlled by port functions. 


bit 13 I2CSIDL: Stop in Idle Mode bit 

1 = Discontinue module operation when device enters an Idle mode 


bit 12 SCLREL: SCL Release Control bit (when operating as I2C Slave) 

1 = Release SCL clock 

0 = Hold SCL clock low (clock stretch) 

If STREN = 1: 

Bit is R/W (i.e., software may write ‘0’ to initiate stretch and write ‘1’ to release clock) 

Hardware clear at beginning of slave transmission. 

Hardware clear at end of slave reception. 

If STREN = 0: 

Bit is R/S (i.e., software may only write ‘1’ to release clock) 

Hardware clear at beginning of slave transmission. 

bit 11 IPMIEN: Intelligent Peripheral Management Interface (IPMI) Enable bit 

1 = Enable IPMI Support mode. All addresses Acknowledged. 


I²C 

0 = IPMI mode not enabled 

bit 10 A10M: 10-bit Slave Address bit 

1 = I2CADD is a 10-bit slave address 

0 = I2CADD is a 7-bit slave address 

bit 9 DISSLW: Disable Slew Rate Control bit 

1 = Slew rate control disabled 

0 = Slew rate control enabled 

bit 8 SMEN: SMBus Input Levels bit 

1 = Enable I/O pin thresholds compliant with SMBus specification 

0 = Disable SMBus input thresholds 

bit 7 GCEN: General Call Enable bit (when operating as I2C slave) 

1 = Enable interrupt when a general call address is received in the I2CRSR (module is enabled for reception) 

0 = General call address disabled 

bit 6 STREN: SCL Clock Stretch Enable bit (when operating as I2C slave) 

Used in conjunction with SCLREL bit. 

1 = Enable software or receive clock stretching 

0 = Disable software or receive clock stretching 

bit 5 ACKDT: Acknowledge Data bit (When operating as I2C Master. Applicable during master receive.) 

Value that will be transmitted when the software initiates an Acknowledge sequence. 

1 = Send NACK during acknowledge 

0 = Send ACK during acknowledge 

bit 4 ACKEN: Acknowledge Sequence Enable bit 

(When operating as I2C master. Applicable during master receive.) 

1 = Initiate Acknowledge sequence on SDA and SCL pins, and transmit ACKDT data bit 

Hardware clear at end of master Acknowledge sequence. 

0 = Acknowledge sequence not in progress 

bit 3 RCEN: Receive Enable bit (when operating as I2C master) 

1 = Enables Receive mode for I2C 

Hardware clear at end eighth bit of master receive data byte. 

0 = Receive sequence not in progress 

bit 2 PEN: Stop Condition Enable bit (when operating as I2C master) 

1 = Initiate Stop condition on SDA and SCL pins 

Hardware clear at end of master Stop sequence. 

0 = Stop condition not in progress 

bit 1 RSEN: Repeated Start Condition Enabled bit (when operating as I2C master) 

1 = Initiate Repeated Start condition on SDA and SCL pins 

Hardware clear at end of master Repeated Start sequence. 

0 = Repeated Start condition not in progress 

bit 0 SEN: Start Condition Enabled bit (when operating as I2C master) 

1 = Initiate Start condition on SDA and SCL pins 

Hardware clear at end of master Start sequence. 

0 = Start condition not in progress 


I²C 

♦ I2CSTAT: I2C Status Register 

R-0 

HS, HC 

R-0 

HS, HC 

U-0 U-0 U-0 R/C-0 

HS 

R-0 

HS, HC 

R-0 

HS, HC 

ACKSTAT TRSTAT — — — BCL GCSTAT ADD10 

b15 b8 

R/C-0 R/W-0 R-0 R/C-0 R/C-0 R-0 R-0 R-0 

HS HS HS, HC HS, HC HS, HC HS, HC HS, HC HS, HC 

IWCOL I2COV D_A P S R_W RBF TBF 

b7 b0 

bit 15 ACKSTAT: Acknowledge Status bit (When operating as I2C master. Applicable to master transmit operation.) 

1= NACK received from slave 

0= ACK received from slave 

Hardware set or clear at end of slave Acknowledge. 

bit 14 TRSTAT: Transmit Status bit 

(When operating as I2C master. Applicable to master transmit operation.) 

1= Master transmit is in progress (8 bits + ACK) 

0= Master transmit is not in progress 

Hardware set at beginning of master transmission. 

Hardware clear at end of slave Acknowledge. 


bit 10 BCL: Master Bus Collision Detect bit 

1= A bus collision has been detected during a master operation 

0= No collision 

Hardware set at detection of bus collision. 

bit 9 GCSTAT: General Call Status bit 

1= General call address was received 

0= General call address was not received 

Hardware set when address matches general call address. 

Hardware clear at Stop detection. 

bit 8 ADD10: 10-bit Address Status bit 

1 = 10-bit address was matched 

0 = 10-bit address was not matched 

Hardware set at match of 2nd byte of matched 10-bit address. 


I²C 

Hardware clear at Stop detection. 

bit 7 IWCOL: Write Collision Detect bit 

1= An attempt to write the I2CTRN register failed because the I2C module is busy 

0= No collision 

Hardware set at occurrence of write to I2CTRN while busy (cleared by software). 

bit 6 I2COV: Receive Overflow Flag bit 

1= A byte was received while the I2CRCV register is still holding the previous byte 

0= No overflow 

Hardware set at attempt to transfer I2CRSR to I2CRCV (cleared by software). 

bit 5 D_A: Data/Address bit (when operating as I2C slave) 

1= Indicates that the last byte received was data 

0= Indicates that the last byte received was device address 

Hardware clear at device address match. 

Hardware set by write to I2CTRN or by reception of slave byte. 

bit 4 P: Stop bit 

1= Indicates that a Stop bit has been detected last 

0= Stop bit was not detected last 

Hardware set or clear when Start, Repeated Start or Stop detected. 

bit 3 S: Start bit 

1= Indicates that a Start (or Repeated Start) bit has been detected last 

0= Start bit was not detected last 

Hardware set or clear when Start, Repeated Start or Stop detected. 

bit 2 R_W: Read/Write bit Information (when operating as I2C slave) 

1= Read - indicates data transfer is output from slave 

0= Write - indicates data transfer is input to slave Hardware set or clear after reception of I2C device address byte. 

bit 1 RBF: Receive Buffer Full Status bit 

1 = Receive complete, I2CRCV is full 

0= Receive not complete, I2CRCV is empty 

Hardware set when I2CRCV written with received byte. 

Hardware clear when software reads I2CRCV. 

bit 0 TBF: Transmit Buffer Full Status bit 

1= Transmit in progress, I2CTRN is full 

0 = Transmit complete, I2CTRN is empty 

Hardware set when software writes I2CTRN. 

Hardware clear at completion of data transmission. 


♦ I2CRCV : Receive Register 

Reset State : 0000 0000 0000 0000 

♦ I2CTRN : Transmit Register 

Reset State : 0000 0000 1111 1111 

♦ I2CBRG : Baud Rate Generator 

Reset State : 0000 0000 0000 0000 

♦ I2CADD : Address Register 

Reset State : 0000 0000 0000 0000 

I²C 


Exemple de gestion (mode maître) 

#define FREQI2C 1E5 // Fréquence bus I²C 

I²C 

#define TRIS_SCL _TRISG2 

#define TRIS_SDA _TRISG3 

// Gestion I2C 

#define ACK 0 

#define NACK 1 

#define WRITE 0 

#define READ 1 

#define I2CAD 0x40 // Adresse du périphérique I²C 

static void I2cMasterInit(void) 

{ 

TRIS_SCL=1; 

TRIS_SDA=1; 

I2CBRG=(unsigned)(FCY/FREQI2C-FCY/1111111.-1+0.5); 

I2CCON=0x9040; // 1001 0000 0100 0000 

} 


static void I2cStart(void) 

{ 

_SEN=1; 

while(_SEN); 

} 

I²C 

static void I2cRStart(void) 

{ 

_RSEN=1; 

while(_RSEN); 

} 

static void I2cStop(void) 

{ 

_PEN=1; 

while(_PEN); 

} 


I²C 

static unsigned char I2cMasterWrite(unsigned char b) 

{ 

I2CTRN=b; 

while(_TRSTAT); 

return _ACKSTAT; 

} 

static unsigned char I2cMasterRead(unsigned char ack) 

{ 

unsigned char x; 

_RCEN=1; 

while(_RCEN); 

x=I2CRCV; 

_ACKDT=ack; 

_ACKEN=1; 

while(_ACKEN); 

return x; 

} 

Exemple d’utilisation : 

I2cStart(); 

while(I2cMasterWrite(I2CAD|WRITE)!=ACK) I2cRStart(); 

I2cMasterWrite(0); // accès au registre d’adresse 0 

I2cRStart(); 

I2cMasterWrite(I2CAD|READ); 

nb=I2cMasterRead(NACK); 

I2cStop(); 


SPI 

IX Interface SPI 

IX.1 Registres 

♦ SPIxSTAT: SPIx STATUS AND CONTROL REGISTER 

R/W-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

SPIEN — SPISIDL — — — — — 

b15 b8 

U-0 R/C-0 U-0 U-0 U-0 U-0 R-0 R-0 

— SPIROV — — — — SPITBF SPIRBF 

b7 b0 

bit 15 SPIEN: SPIx Enable bit 

1 = Enables module and configures SCKx, SDOx, SDIx and SSx as serial port pins 

0 = Disables module 


bit 13 SPISIDL: Stop in Idle Mode bit 




bit 6 

SPIROV: Receive Overflow Flag bit 

1 = A new byte/word is completely received and discarded. The user software has not read the previous data in the SPIxBUF register. 

0 = No overflow has occurred 


bit 1 SPITBF: SPIx Transmit Buffer Full Status bit 

1 = Transmit not yet started, SPIxTXB is full 

0 = Transmit started, SPIxTXB is empty Automatically set in hardware when CPU writes SPIxBUF location, loading SPIxTXB. 

Automatically cleared in hardware when SPIx module transfers data from SPIxTXB to SPIxSR. 

bit 0 SPIRBF: SPIx Receive Buffer Full Status bit 

1 = Receive complete, SPIxRXB is full 

0 = Receive is not complete, SPIxRXB is empty Automatically set in hardware when SPIx transfers data from SPIxSR to SPIxRXB. 

Automatically cleared in hardware when core reads SPIxBUF location, reading SPIxRXB. 


SPI 

SPIXCON1: SPIx CONTROL REGISTER 1 

U-0 U-0 U-0 R/W-0 R/W-0 R/W-0 R/W-0 R/W-0 

— — — DISSCK DISSDO MODE16 SMP CKE(1) 

b15 b8 


SSEN CKP MSTEN SPRE PPRE 

b7 b0 


bit 12 

DISSCK: Disable SCKx pin bit (SPI Master modes only) 

1 = Internal SPI clock is disabled, pin functions as I/O 

0 = Internal SPI clock is enabled 

bit 11 DISSDO: Disable SDOx pin bit 

1 = SDOx pin is not used by module; pin functions as I/O 

0 = SDOx pin is controlled by the module 

bit 10 

MODE16: Word/Byte Communication Select bit 

1 = Communication is word-wide (16 bits) 

0 = Communication is byte-wide (8 bits) 

bit 9 SMP: SPIx Data Input Sample Phase bit 

Master mode: 

1 = Input data sampled at end of data output time 

0 = Input data sampled at middle of data output time 

Slave mode: 

SMP must be cleared when SPIx is used in Slave mode. 

bit 8 CKE: SPIx Clock Edge Select bit(1) 

1 = Serial output data changes on transition from active clock state to Idle clock state (see bit 6) 

0 = Serial output data changes on transition from Idle clock state to active clock state (see bit 6) 

bit 7 SSEN: Slave Select Enable bit (Slave mode) 

1 = SSx pin used for Slave mode 

0 = SSx pin not used by module. Pin controlled by port function. 

bit 6 CKP: Clock Polarity Select bit 

1 = Idle state for clock is a high level; active state is a low level 

0 = Idle state for clock is a low level; active state is a high level 

bit 5 MSTEN: Master Mode Enable bit 

1 = Master mode 

0 = Slave mode 


SPI 

bit 4-2 SPRE: Secondary Prescale bits (Master mode) 

111 = Secondary prescale 1:1 


... 


bit 1-0 PPRE: Primary Prescale bits (Master mode) 

11 = Primary prescale 1:1 




Note 1: The CKE bit is not used in the Framed SPI modes. The user should program this bit to ‘0’ for the Framed 

SPI modes (FRMEN = 1). 

♦ SPIxCON2: SPIx CONTROL REGISTER 2 

R/W-0 R/W-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

FRMEN SPIFSD FRMPOL — — — — — 

b15 b8 

U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 U-0 

— — — — — — FRMDLY — 

b7 b0 

bit 15 

bit 14 

bit 13 

FRMEN: Framed SPIx Support bit 

1 = Framed SPIx support enabled (SSx pin used as frame sync pulse input/output) 

0 = Framed SPIx support disabled 

SPIFSD: Frame Sync Pulse Direction Control bit 

1 = Frame sync pulse input (slave) 

0 = Frame sync pulse output (master) 

FRMPOL: Frame Sync Pulse Polarity bit 

1 = Frame sync pulse is active-high 

0 = Frame sync pulse is active-low 


bit 1 FRMDLY: Frame Sync Pulse Edge Select bit 

1 = Frame sync pulse coincides with first bit clock 

0 = Frame sync pulse precedes first bit clock 

bit 0 Unimplemented: This bit must not be set to ‘1’ by the user application. 


SPI 

♦ SPI1BUF : Transmit and Receive Buffer 


UART 

X UART 

X.1 Registres 

♦ U1MODE: UART1 MODE REGISTER 

R/W-0 U-0 R/W-0 R/W-0 U-0 R/W-0 U-0 U-0 

UARTEN — USIDL IREN — ALTIO — — 

b15 b8 


HC 

HC 

WAKE LPBACK ABAUD RXINV BRGH PDSEL1 PDSEL0 STSEL 

b7 b0 

bit 15 UARTEN: UART1 Enable bit 

1 = UART1 enabled; all UART1 pins are controlled by UART1 as defined by UEN 

0 = UART1 disabled; all UART1 pins are controlled by PORT latches; UART1 power consumption minimal 


bit 13 USIDL: Stop in Idle Mode bit 



bit 12 IREN: IrDA Encoder and Decoder Enable bit 

1 = IrDA encoder and decoder enabled 

0 = IrDA encoder and decoder disabled 

Note: This feature is only available for the 16x BRG mode (BRGH = 0). 


bit 10 

ALTIO: UART Alternate I/O Selection bit 

1 = UART communicates using U1ATX and U1ARX I/O pins 

0 = UART communicates using U1TX and U1RX I/O pins. 


bit 7 WAKE: Wake-up on Start bit Detect During Sleep Mode Enable bit 

1 = UART1 will continue to sample the U1RX pin; interrupt generated on falling edge, bit cleared in hardware on following rising edge 

0 = No wake-up enabled 


UART 

bit 6 LPBACK: UART1 Loopback Mode Select bit 

1 = Enable Loopback mode 

0 = Loopback mode is disabled 

bit 5 ABAUD: Auto-Baud Enable bit 

1 = Enable baud rate measurement on the next character – requires reception of a Sync field (55h); cleared in hardware upon 

completion 

0 = Baud rate measurement disabled or completed 

bit 4 RXINV: Receive Polarity Inversion bit 

1 = U1RX Idle state is ‘0’ 

0 = U1RX Idle state is ‘1’ 

bit 3 BRGH: High Baud Rate Enable bit 

1 = BRG generates 4 clocks per bit period (4x Baud Clock, High-Speed mode) 

0 = BRG generates 16 clocks per bit period (16x Baud Clock, Standard mode) 

bit 2-1 PDSEL1:PDSEL0: Parity and Data Selection bits 

11 = 9-bit data, no parity 

10 = 8-bit data, odd parity 

01 = 8-bit data, even parity 

00 = 8-bit data, no parity 

bit 0 STSEL: Stop Bit Selection bit 

1 = Two Stop bits 

0 = One Stop bit 

♦ U1STA: UART1 STATUS AND CONTROL REGISTER 


UTXISEL1 UTXINV (1) UTXISEL0 — UTXBRK UTXEN UTXBF TRMT 

b15 b8 


URXISEL1 URXISEL0 ADDEN RIDLE PERR FERR OERR URXDA 

b7 b0 

bit 15, 13 UTXISEL1:UTXISEL0: Transmission Interrupt Mode Selection bits 

11 =Reserved; do not use 

10 =Interrupt when a character is transferred to the Transmit Shift Register and as a result, the transmit buffer becomes empty 

01 =Interrupt when the last character is shifted out of the Transmit Shift Register; all transmit operations are completed 

00 =Interrupt when a character is transferred to the Transmit Shift Register (this implies there is at least one character open in the 

transmit buffer) 


UART 

bit 14 UTXINV: IrDA Encoder Transmit Polarity Inversion bit (1) 

1 = IrDA encoded U1TX idle state is ‘1’ 

0 = IrDA encoded U1TX idle state is ‘0’ 

Note 1: Value of bit only affects the transmit properties of the module when the IrDA encoder is enabled (IREN = 1). 


bit 11 UTXBRK: Transmit Break bit 

1 = Send Sync Break on next transmission – Start bit, followed by twelve ‘0’ bits, followed by Stop bit; cleared by hardware upon 

completion 

0 = Sync Break transmission disabled or completed 

bit 10 UTXEN: Transmit Enable bit 

1 = Transmit enabled, U1TX pin controlled by UART1 

0 = Transmit disabled, any pending transmission is aborted and buffer is reset. U1TX pin controlled by PORT. 

bit 9 UTXBF: Transmit Buffer Full Status bit (Read-Only) 

1 = Transmit buffer is full 

0 = Transmit buffer is not full, at least one more character can be written 

bit 8 TRMT: Transmit Shift Register Empty bit (Read-Only) 

1 = Transmit Shift Register is empty and transmit buffer is empty (the last transmission has completed) 

0 = Transmit Shift Register is not empty, a transmission is in progress or queued 

bit 7-6 URXISEL1:URXISEL0: Receive Interrupt Mode Selection bits 

11 =Interrupt is set on RSR transfer, making the receive buffer full (i.e., has 4 data characters) 

10 =Interrupt is set on RSR transfer, making the receive buffer 3/4 full (i.e., has 3 data characters) 

0x =Interrupt is set when any character is received and transferred from the RSR to the receive buffer. Receive buffer has one or more 

characters. 

bit 5 ADDEN: Address Character Detect bit (bit 8 of received data = 1) 

1 = Address Detect mode enabled. If 9-bit mode is not selected, this does not take effect. 

0 = Address Detect mode disabled 

bit 4 RIDLE: Receiver Idle bit (Read-Only) 

1 = Receiver is Idle 

0 = Receiver is active 

bit 3 PERR: Parity Error Status bit (Read-Only) 

1 = Parity error has been detected for the current character (character at the top of the receive FIFO) 

0 = Parity error has not been detected 

bit 2 FERR: Framing Error Status bit (Read-Only) 

1 = Framing error has been detected for the current character (character at the top of the receive FIFO) 

0 = Framing error has not been detected 

bit 1 OERR: Receive Buffer Overrun Error Status bit (Read/Clear-Only) 

1 = Receive buffer has overflowed 

0 = Receive buffer has not overflowed (clearing a previously set OERR bit (1 0transition) will reset the receiver buffer and the RSR to 

the empty state) 

bit 0 URXDA: Receive Buffer Data Available bit (Read-Only) 

1 = Receive buffer has data, at least one more character can be read 

0 = Receive buffer is empty 


♦ U1TXREG : UART Transmit Register 

UART 

♦ U1RXREG : UART Receive Register 

♦ U1BRG : Baud Rate Generator Prescaler 


Comparateur 

XI Module Comparateur 

XI.1 Schéma fonctionnel 

XI.2 

Registres 

♦ CMPCONx : COMPARATOR CONTROL REGISTERx (x=1,…4) 

R/W-0 U-0 R/W-0 U-0 U-0 U-0 U-0 U-0 

CMPON — CMPSIDL — — — — — 

b15 b8 

R/W-0 R/W-0 R/W-0 U-0 R/W-0 U-0 R/W-0 R/W-0 

INSEL EXTREF — CMPSTAT — CMPPOL RANGE 

b7 b0 


Comparateur 

bit 15 CMPON: A/D Operating Mode bit 

1 = Comparator module is enabled 

0 = Comparator module is disabled (reduces power consumption) 


bit 13 CMPSIDL: Stop in Idle Mode bit 

1 = Discontinue module operation when device enters Idle mode. 

0 = Continue module operation in Idle mode. 

If a device has multiple comparators, any CMPSIDL bit set to ‘1’ disables ALL comparators while in Idle mode. 

bit 12-8 Reserved: Read as ‘0’ 

bit 7-6 INSEL: Input Source Select for Comparator bits 

00 = Select CMPxA input pin 

01 = Select CMPxB input pin 

10 = Select CMPxC input pin 

11 = Select CMPxD input pin 

bit 5 EXTREF: Enable External Reference bit 

1 = External source provides reference to DAC 

0 = Internal reference sources provide source to DAC 

bit 4 Reserved: Read as ‘0’ 

bit 3 CMPSTAT: Current State of Comparator Output Including CMPPOL Selection bit 

bit 2 Reserved: Read as ‘0’ 

bit 1 

bit 0 

CMPPOL: Comparator Output Polarity Control bit 

1 = Output is inverted 

0 = Output is non inverted 

RANGE: Selects DAC Output Voltage Range bit 

1 = High Range: Max DAC value = AVDD / 2, 2.5V @ 5 volt VDD 

0 = Low Range: Max DAC value = INTREF, 1.2V ±1% 

♦ CMPDACx : COMPARATOR DAC CONTROL REGISTERx (x=1,…4) 

U-0 U-0 U-0 U-0 U-0 U-0 R/W-0 R/W-0 

— — — — — — CMREF 

b15 b8 


CMREF 

b7 b0 

bit 15-10 Reserved: Read as ‘0’ 


it 9-0 

Comparateur 

These bits are reserved for possible future expansion of the DAC from 10 bits to more bits. 

CMREF: Comparator Reference Voltage Select bits 

1111111111 = (CMREF * INTREF/1024) or (CMREF * (AVDD/2)/1024) volts depending on Range bit ····· 

0000000000 = 0.0 volts 


Compilateur C 

XII Compilateur C 

• MPLAB C30 

• ANSI x3.159-1989-compliant 

• GCC (Free Software Foundation) 

• Intégré dans MPLAB (version limitée, sans optimisation) 

• Extensions du langage pour le dsPIC 

• Bibliothèques pour le contrôle des périphériques 

• Inclure 

XII.1 Types de données 

Utilisation du format “little endian” (poids faible en adresse basse) 

XII.1.a Types entiers 

Type Bits Min Max 

char, signed char 8 -128 127 

unsigned char 8 0 255 

short, signed short 16 -32768 32767 

unsigned short 16 0 65535 

int, signed int 16 -32768 32767 

unsigned int 16 0 65535 

long, signed long 32 -2 31 2 31 - 1 


Compilateur C 

unsigned long 32 0 2 32 - 1 

long long**, signed long long** 64 -2 63 2 63 - 1 

unsigned long long** 64 0 2 64 - 1 

XII.1.b Virgule flottante 

Type Bits E Min E Max N Min N Max 

float 32 -126 127 2 -126 2 128 

double* 32 -126 127 2 -126 2 128 

long double 64 -1022 1023 2 -1022 2 1024 

* double is equivalent to long double if -fno-short-double is used. 

XII.2 Extensions du langage 

XII.2.a Constantes binaires 

• Préfixe 0b ou 0B 

Exemple : x = 0b00001111 ; // x = 0x0F 

XII.2.b Fonctions inline 

Permet de définir une fonction en ligne (évite la transmission des 

paramètres et l’appel de la fonction) 

Nécessite optimisation active ou option -finline 

Exemple : 

__inline__ int inc(int *a) 

{ 

(*a)++; 

} 


Compilateur C 

XII.2.c Interruptions 

• Écriture de la fonction de gestion de l’interruption 

• Écriture du vecteur d’interruption 

• Fonctions « void » 

• Ne pas les appeler (exécutées automatiquement lors des requêtes 

d’interruption) 

• Doivent être « rapides ». Éviter l’appel d’autres fonctions 

• Sauvegarde automatique des registres utilisés et RCOUNT 

o Si appel de fonction : sauvegarde de tous les registres 

• Les interruptions sont interruptibles par défaut (voir le bit NSTDIS 

dans INTCON1, p 41) 

♦ Syntaxe : 

__attribute__((__interrupt__ [( 

[ __save__(symbol-list)] liste de variables à sauvegarder et restituer 

[, irq(irqid)] spécification d’un vecteur d’interruption 

[, altirq(altirqid)] spécification d’un vecteur d’interruption alterné 

[, preprologue(asm)] insertion d’instr. ass. avant prologue routine interruption 

)] 

)) 

Exemple : 

void __attribute__((__interrupt__(__save__(var1,var2)))) _INT0Interrupt(void); 

void __attribute__((__interrupt__(__irq__(52)))) MyIRQ(void); 

void __attribute__((__interrupt__(__preprologue__("inc _semaphore")))) isr0(void); 


Compilateur C 

♦ Utilisation de macros 

#define _ISR __attribute__((interrupt)) 

#define _ISRFAST __attribute__((interrupt, shadow)) Utilisation de push.s, pop.s 

Exemple : 

void _ISR _INT0Interrupt(void); 

♦ Vecteurs d’interruption 

IRQ# Primary Name Alternate Name Vector Function 

N/A _ReservedTrap0 _AltReservedTrap0 Reserved 

N/A _OscillatorFail _AltOscillatorFail Oscillator fail trap 

N/A _AddressError _AltAddressError Address error trap 

N/A _StackError _AltStackError Stack error trap 

N/A _MathError _AltMathError Math error trap 




0 _INT0Interrupt _AltINT0Interrupt INT0 External interrupt 0 

1 _IC1Interrupt _AltIC1Interrupt IC1 Input capture 1 

2 _OC1Interrupt _AltOC1Interrupt OC1 Output compare 1 

3 _T1Interrupt _AltT1Interrupt TMR1 Timer 1 expired 

4 _Interrupt4 _AltInterrupt4 Reserved 

5 _OC2Interrupt _AltOC2Interrupt OC2 Output compare 2 



8 _SPI1Interrupt _AltSPI1Interrupt SPI1 Serial peripheral interface 

1 

9 _U1RXInterrupt _AltU1RXInterrupt UART1RX Uart 1 Receiver 

10 _U1TXInterrupt _AltU1TXInterrupt UART1TX Uart 1 Transmitter 


Compilateur C 

11 _ADCInterrupt _AltADCInterrupt ADC Convert completed 

12 _NVMInterrupt _AltNVMInterrupt NVM write completed 

13 _SI2CInterrupt _AltSI2CInterrupt Slave I2C interrupt 

14 _MI2CInterrupt _AltMI2CInterrupt Master I2C interrupt 




18 _PWMSpEventMatchInterrupt _AltPWMSpEventMatchInterrupt PWM special event interrupt 

19 _PWM1Interrupt _AltPWM1Interrupt PWM period match 1 








27 _CNInterrupt _AltCNInterrupt Input Change Notification 


29 _CMP1Interrupt _AltCMP1Interrupt Analog comparator interrupt 1 








37 _ADCP0Interrupt _AltADCP0Interrupt ADC Pair 0 conversion complete 





Compilateur C 














♦ Routines par défaut 

Par défaut, si aucune routine d’interruption n’est déclarée, le compilateur 

installe un vecteur d’interruption sur une instruction RESET. 

On peut définir un gestionnaire par défaut en nommant une routine 

d’interruption : _DefaultInterrupt 

♦ Protection de zones 

On peut interdire les interruptions momentanément en utilisant les 

macros suivantes : 

SET_CPU_IPL(ipl) 

SET_AND_SAVE_CPU_IPL(save_to, ipl) 

RESTORE_CPU_IPL(saved_to) 


Compilateur C 

Exemple : 

int current_cpu_ipl; 

SET_AND_SAVE_CPU_IPL(current_cpu_ipl, 7); /* disable interrupts */ 

/* protected code here */ 

RESTORE_CPU_IPL(current_cpu_ipl); 

XII.2.d Fonctions intrinsèques 

Permettent d’utiliser des instructions assembleur sans recourir à 

l’assembleur en ligne. 

__builtin_addab __builtin_edac __builtin_mulsu __builtin_subab 

__builtin_add __builtin_fbcl __builtin_mulus __builtin_tblpage 

__builtin_btg __builtin_lac __builtin_muluu __builtin_tbloffset 

__builtin_clr __builtin_mac __builtin_nop __builtin_tblrdh 

__builtin_clr_prefetch __builtin_modsd __builtin_psvpage __builtin_tblrdl 

__builtin_divmodsd __builtin_modud __builtin_psvoffset __builtin_tblwth 

__builtin_divmodud __builtin_movsac __builtin_readsfr __builtin_tblwtl 

__builtin_divsd __builtin_mpy __builtin_return_address __builtin_write_NVM 

__builtin_divud __builtin_mpyn __builtin_sac __builtin_write_OSCCONL 

__builtin_dmaoffset __builtin_msc __builtin_sacr __builtin_write_OSCCON 

__builtin_ed __builtin_mulss __builtin_sftac 

Exemple : 

unsigned MulDiv(unsigned a, unsigned b, unsigned c) 

{ 

unsigned long u; 

u=__builtin_muluu(a,b); 

return __builtin_divud(u,c); 

} 


Compilateur C 

XII.3 Exemple d’en-tête : 

#include 

//--------------------------Device Configuration------------------------ 

_FOSC(CSW_FSCM_OFF&OSC2_IO&FRC_HI_RANGE); 

_FOSCSEL(FRC_PLL); 

_FWDT(FWDTEN_OFF); 

_FPOR(PWRT_OFF); 

_FGS(CODE_PROT_OFF); 

_FICD( ICS_PGD2 ); //Utilise ICD2 sur EMUC1/EMUD1 

#define PLL 32 

#define FCY ((unsigned long)(14.55E6*PLL/16)) // FRC = 14.55 Mhz; PLLx16 -> 29.1 MIPS 

XII.4 

Définition des bits 

/* SR */ 

#define _C SRbits.C 

#define _Z SRbits.Z 

#define _OV SRbits.OV 

#define _N SRbits.N 

#define _RA SRbits.RA 

#define _IPL SRbits.IPL 

#define _DC SRbits.DC 

#define _DA SRbits.DA 

#define _SAB SRbits.SAB 

#define _OAB SRbits.OAB 

#define _SB SRbits.SB 

#define _SA SRbits.SA 

#define _OB SRbits.OB 

#define _OA SRbits.OA 

/* CORCON */ 

#define _IF CORCONbits.IF 

#define _RND CORCONbits.RND 

#define _PSV CORCONbits.PSV 

#define _IPL3 CORCONbits.IPL3 

#define 

_ACCSAT CORCONbits.ACCSAT 


_SATDW CORCONbits.SATDW 

#define _SATB CORCONbits.SATB 

#define _SATA CORCONbits.SATA 

#define _DL CORCONbits.DL 

#define _EDT CORCONbits.EDT 

#define _US CORCONbits.US 

/* MODCON */ 

#define _YMODEN MODCONbits.YMODEN 

#define _XMODEN MODCONbits.XMODEN 

/* XBREV */ 

#define _XB XBREVbits.XB 

#define _BREN XBREVbits.BREN 

/* CNEN1 */ 

#define _CN0IE CNEN1bits.CN0IE 








/* CNPU1 */ 









_CN0PUE CNPU1bits.CN0PUE 








/* INTCON1 */ 

#define _OSCFAIL INTCON1bits.OSCFAIL 


_STKERR INTCON1bits.STKERR 

#define _ADDRERR INTCON1bits.ADDRERR 

#define _MATHERR INTCON1bits.MATHERR 

#define _DIV0ERR INTCON1bits.DIV0ERR 

#define _SFTACERR INTCON1bits.SFTACERR 


_COVTE INTCON1bits.COVTE 


_OVBTE INTCON1bits.OVBTE 


_OVATE INTCON1bits.OVATE 

#define _COVBERR INTCON1bits.COVBERR 

#define _COVAERR INTCON1bits.COVAERR 

#define _OVBERRINTCON1bits.OVBERR 

#define _OVAERR INTCON1bits.OVAERR 


_NSTDIS INTCON1bits.NSTDIS 

/* INTCON2 */ 


_INT0EP INTCON2bits.INT0EP 





#define _DISI INTCON2bits.DISI 


_ALTIVT INTCON2bits.ALTIVT 

/* IFS0 */ 


_INT0IF IFS0bits.INT0IF 

#define _IC1IF IFS0bits.IC1IF 

#define _OC1IF IFS0bits.OC1IF 

#define _T1IF IFS0bits.T1IF 

#define _OC2IF IFS0bits.OC2IF 



#define _SPI1IF IFS0bits.SPI1IF 


_U1RXIF IFS0bits.U1RXIF 


_U1TXIF IFS0bits.U1TXIF 

#define _ADIF IFS0bits.ADIF 


_NVMIF IFS0bits.NVMIF 

#define _SI2CIF IFS0bits.SI2CIF 


_MI2CIF IFS0bits.MI2CIF 

/* IFS1 */ 









_PSEMIF IFS1bits.PSEMIF 

_PWM1IF IFS1bits.PWM1IF 






#define _CNIF IFS1bits.CNIF 

#define _AC1IF IFS1bits.AC1IF 



/* IFS2 */ 


#define _ADCP0IF IFS2bits.ADCP0IF 






/* IEC0 */ 


_INT0IE IEC0bits.INT0IE 

#define _IC1IE IEC0bits.IC1IE 

#define _OC1IE IEC0bits.OC1IE 

#define _T1IE IEC0bits.T1IE 

#define _OC2IE IEC0bits.OC2IE 



#define _SPI1IE IEC0bits.SPI1IE 


_U1RXIE IEC0bits.U1RXIE 


_U1TXIE IEC0bits.U1TXIE 

#define _ADIE IEC0bits.ADIE 


_NVMIE IEC0bits.NVMIE 

#define _SI2CIE IEC0bits.SI2CIE 


_MI2CIE IEC0bits.MI2CIE 

/* IEC1 */ 






_PSEMIE IEC1bits.PSEMIE 


_PWM1IE IEC1bits.PWM1IE 







#define _CNIE IEC1bits.CNIE 

#define _AC1IE IEC1bits.AC1IE 



/* IEC2 */ 


#define _ADCP0IE IEC2bits.ADCP0IE 






/* IPC0 */ 


_INT0IP IPC0bits.INT0IP 

#define _IC1IP IPC0bits.IC1IP 

#define _OC1IP IPC0bits.OC1IP 

#define _T1IP IPC0bits.T1IP 

/* IPC1 */ 

#define _OC2IP IPC1bits.OC2IP 


Compilateur C 


/* IPC2 */ 

#define _SPI1IP IPC2bits.SPI1IP 


_U1RXIP IPC2bits.U1RXIP 


_U1TXIP IPC2bits.U1TXIP 

#define _ADIP IPC2bits.ADIP 

/* IPC3 */ 


_NVMIP IPC3bits.NVMIP 

#define _SI2CIP IPC3bits.SI2CIP 


_MI2CIP IPC3bits.MI2CIP 

/* IPC4 */ 





/* IPC5 */ 






_PSEMIP IPC4bits.PSEMIP 

_PWM1IP IPC4bits.PWM1IP 




/* IPC6 */ 

#define _CNIP IPC6bits.CNIP 

/* IPC7 */ 

#define _AC1IP IPC7bits.AC1IP 



/* IPC8 */ 


/* IPC9 */ 

#define _ADCP0IP IPC9bits.ADCP0IP 



/* IPC10 */ 




/* INTTREG */ 

#define _VECNUM INTTREGbits.VECNUM 

#define _ILR INTTREGbits.ILR 

/* No unique SFR bit names for Timer Register Map */ 

/*IC1CON */ 

#define _ICBNE IC1CONbits.ICBNE 

#define _ICOV IC1CONbits.ICOV 

#define _ICTMR IC1CONbits.ICTMR 


_ICSIDL IC1CONbits.ICSIDL 

/* No unique SFR bit names for Output Compare Register Map */ 

/* I2CCON: I2C Control Register */ 

#define _SEN I2CCONbits.SEN 

#define _RSEN I2CCONbits.RSEN 

#define _PEN I2CCONbits.PEN 

#define _RCEN I2CCONbits.RCEN 


_ACKEN I2CCONbits.ACKEN 


_ACKDT I2CCONbits.ACKDT 


_STREN I2CCONbits.STREN 

#define _GCEN I2CCONbits.GCEN 

#define _SMEN I2CCONbits.SMEN 


_DISSLW I2CCONbits.DISSLW 


_IPMIEN I2CCONbits.IPMIEN 


_SCLREL I2CCONbits.SCLREL 


_I2CSIDL I2CCONbits.I2CSIDL 

#define _I2CEN I2CCONbits.I2CEN 

/* I2CSTAT Register*/ 

#define _TBF I2CSTATbits.TBF 

#define _RBF I2CSTATbits.RBF 

#define _R_W I2CSTATbits.R_W 

#define _S I2CSTATbits.S 

#define _P I2CSTATbits.P 

#define _D_A I2CSTATbits.D_A 

#define _I2COV I2CSTATbits.I2COV 


_IWCOL I2CSTATbits.IWCOL 


_ADD10 I2CSTATbits.ADD10 


_GCSTAT I2CSTATbits.GCSTAT 


_TRSTAT I2CSTATbits.TRSTAT 

#define _ACKSTAT I2CSTATbits.ACKSTAT 

/* No unique SFR bit names for UART1 Register Map */ 

/* SPI1 Register */ 


_SPIRBF SPI1STAT.SPIRBF 


_SPITBF SPISTAT.SPITBF 


_SPIROV SPI1STAT.SPIROV 


_SPISIDL SPI1STAT.SPISIDL 

#define _SPIEN SPI1STAT.SPIEN 

/* TRISA */ 


_TRISA8 TRISAbits.TRISA8 


_TRISA9 TRISAbits.TRISA9 

#define _TRISA10 TRISAbits.TRISA10 

#define _TRISA11 TRISAbits.TRISA11 

/* PORTA */ 

#define _RA8 PORTAbits.RA8 




/* LATA */ 





/* TRISB */ 








_LATA8 LATAbits.LATA8 




_TRISB0 TRISBbits.TRISB0 


















/* PORTB */ 

#define _RB0 PORTBbits.RB0 












/* LATB */ 

#define _LATB0 LATBbits.LATB0 











_LATB10 LATBbits.LATB10 


_LATB11 LATBbits.LATB11 

/* TRISD */ 



_TRISD0 TRISDbits.TRISD0 

_TRISD1 TRISDbits.TRISD1 

/* PORTD */ 

#define _RD0 PORTDbits.RD0 

#define _RD1 PORTDbits.RD1 

/* LATD */ 



/* TRISE */ 









_LATD0 LATDbits.LATD0 

_LATD1 LATDbits.LATD1 

_TRISE0 TRISEbits.TRISE0 








/* PORTE */ 

#define _RE0 PORTEbits.RE0 





Compilateur C 




/* LATE */ 

#define _LATE0 LATEbits.LATE0 








/* TRISF */ 








_TRISF2 TRISFbits.TRISF2 







/* PORTF */ 

#define _RF2 PORTFbits.RF2 







/* LATF */ 

#define _LATF2 LATFbits.LATF2 






_LATF14 LATFbits.LATF14 


_LATF15 LATFbits.LATF15 

/* TRISG */ 



_TRISG2 TRISGbits.TRISG2 

_TRISG3 TRISGbits.TRISG3 

/* PORTG */ 

#define _RG2 PORTGbits.RG2 

#define _RG3 PORTGbits.RG3 

/* LATG */ 



_LATG2 LATGbits.LATG2 

_LATG3 LATGbits.LATG3 

/* ADCON */ 

#define _ADCS ADCONbits.ADCS 

#define _SEQSAMP ADCONbits.SEQSAMP 


_ORDER ADCONbits.ORDER 

#define _EIE ADCONbits.EIE 

#define _FORM ADCONbits.FORM 

#define _GSWTRG ADCONbits.GSWTRG 


_ADSIDL ADCONbits.ADSIDL 

#define _ADON ADCONbits.ADON 

/* ADPCFG */ 

#define _PCFG0 ADPCFGbits.PCFG0 











_PCFG10 ADPCFGbits.PCFG10 


_PCFG11 ADPCFGbits.PCFG11 

/* PTCON */ 


_SEVTPS PTCONbits.SEVTPS 

#define _SYNCSRC PTCONbits.SYNCSRC 


_SYNCEN PTCONbits.SYNCEN 

#define _SYNCOEN PTCONbits.SYNCOEN 

#define _SEIEN PTCONbits.SEIEN 


_PTSIDL PTCONbits.PTSIDL 

#define _PTEN PTCONbits.PTEN 


_SESTAT PTCONbits.SESTAT 

#define _SYNCPOL PTCONbits.SYNCPOL 

#define _EIPU PTCONbits.EIPU 

/* No unique SFR bit names for Analog Comparator Register Map */ 

/* RCON */ 

#define _POR RCONbits.POR 

#define _IDLE RCONbits.IDLE 

#define _SLEEP RCONbits.SLEEP 

#define _WDTO RCONbits.WDTO 

#define _SWDTEN RCONbits.SWDTEN 

#define _SWR RCONbits.SWR 

#define _EXTR RCONbits.EXTR 

#define _BGST RCONbits.BGST 


_IOPUWR RCONbits.IOPUWR 


_TRAPR RCONbits.TRAPR 

/* OSCCON */ 


_OSWEN OSCCONbits.OSWEN 


_TSEQEN OSCCONbits.TSEQEN 

#define _CF OSCCONbits.CF 


_PRCDEN OSCCONbits.PRCDEN 

#define _LOCK OSCCONbits.LOCK 

#define _CLKLOCK OSCCONbits.CLKLOCK 

#define _NOSC OSCCONbits.NOSC 

#define _COSC OSCCONbits.COSC 

/* CLKDIV 


_DOZEN CLKDIV.DOZEN 

#define _DOZE CLKDIV.DOZE 

#define _ROI CLKDIV.ROI */ 

/* NVMCON */ 




_SIZSEL NVMCONbits.SIZSEL 

_MEMSEL NVMCONbits.MEMSEL 

_SEGSEL NVMCONbits.SEGSEL 



_ERASE NVMCONbits.ERASE 

#define _TWRI NVMCONbits.TWRI 


_WRERR NVMCONbits.WRERR 

#define _WREN NVMCONbits.WREN 

#define _WR NVMCONbits.WR 

/* PMD1 */ 



_ADCMD PMD1bits.ADCMD 

_SPI1MD PMD1bits.SPI1MD 

Compilateur C 

#define _U1MD PMD1bits.U1MD 

#define _I2CMD PMD1bits.I2CMD 


_PWMMD PMD1bits.PWMMD 

#define _T1MD PMD1bits.T1MD 



/* PMD2 */ 


_OC1MD PMD2bits.OC1MD 


_OC2MD PMD2bits.OC2MD 

#define _IC1MD PMD2bits.IC1MD 

/* PMD3 */ 

#define _CMP_PSMD PMD3bits.CMP_PSMD 

XII.5 Code généré 

XII.5.a Registres utilisés 

• W0 … W13 : données 

• W14 : frame pointer 

• W15 : SP 

XII.5.b Appel de fonction 

• Registers W0-W7 are caller saved. The calling function must push these 

values onto the stack for the register values to be preserved. 

• Registers W8-W14 are callee saved. The function being called must save 

any of these registers it will modify. 

• Registers W0-W4 are used for function return values. 

• The first eight working registers (W0-W7) are used for function 

parameters. 

Data Type Number of Registers Required 

char 1 

int 1 

short 1 


Compilateur C 

pointer 1 

long 2 (contiguous – aligned to even numbered register) 

float 2 (contiguous – aligned to even numbered register) 

double* 2 (contiguous – aligned to even numbered register) 

long double 4 (contiguous – aligned to quad numbered register) 

structure 1 register per 2 bytes in structure 

• Return Value 

o W0 for 8- or 16-bit scalars 

o W1:W0 for 32-bit scalars 

o W3:W2:W1:W0 for 64-bit scalars. 

o Aggregates are returned indirectly through W0, which is set up by 

the function caller to contain the address of the aggregate value. 

XII.5.c Données constantes 

• Rangées dans section .const mappée dans la fenêtre définie par 

PSVPAG (p 23) 

• PSVPAG est initialisé par le compilateur 


XII.5.d Exemples 

♦ Observation du code 

int Add(int a, int b) 

{ 

return a+b; 

} 

volatile int X; 

void main(void) 

{ 

X=Add(3,4); 

if(X

♦ Constantes (define) 

#define PLL 32 

#define FCY ((unsigned long)(14.55E6*PLL/16)) 

#define Fe 10000 

void InitT1(void) 

{ 

PR1=FCY/Fe-1; 

mov #2909,w0 

mov w0,_PR1 

T1CONbits.TON=1; 

bset.b _T1CONbits+1,#7 

T1CON |= 0x8000; 

mov #-32768,w0 

ior _T1CON 

TMR1=PR1*0.5; 

mov _PR1,w8 

mul.su w8,#1,w0 

rcall ___floatsisf 

cp0 w8 

bra lt,.L5 

mov #0,w2 

mov #16128,w3 

rcall ___mulsf3 

rcall ___fixunssfsi 

mov w0,_TMR1 

TMR2=PR1/2; 

lsr _PR1,WREG 

mov w0,_TMR2 

PR2=(14.55E6*PLL/16)/1000; 

mov #29100,w0 

mov w0,_PR2 

} 

Compilateur C 

Notes : 

FCY = 29100000 

.L5: 

mov 

mov 

rcall 

mov 

mov 

rcall 

rcall 

mov 

#0,w2 

#18304,w3 

___addsf3 

#0,w2 

#16128,w3 

___mulsf3 

___fixunssfsi 

w0,_TMR1 

void InitT2(void) 

{ 

TMR2=PR1/2; 

lsr _PR1,WREG 

mov w0,_TMR2 

PR2=(14.55E6*PLL/16)/1000; 

mov #29100,w0 

mov 

w0,_PR2 

} 

• Éviter l’écriture d’expressions en virgule flottante 

• On peut utiliser des constantes en virgule flottante si elles ne sont pas 

utilisées conjointement avec des variables. 


♦ Tableaux et constantes 

void Aff(const char *s); 

void aff1(void) 

{ 

static const char 

} 

Aff(tbc); 


{ 

char tb[]="Hello"; 

Aff(tb); 

} 


{ 

char *s="Coucou"; 

Aff(s); 

} 

tbc[]= "Bonjour"; 

Compilateur C 

_tbc.2480: 

.asciz "Bonjour" 

_aff1: 

mov #_tbc.2480,w0 

bra _Aff 

.LC0: 

.asciz "Hello" 

_aff2: 

lnk #6 

mov #.LC0,w0 

sub w15,#6,w1 

repeat #6-1 

mov.b [w0++],[w1++] 

sub #6, w1 

sub #6, w0 

mov w1,w0 

rcall _Aff 

ulnk 

return 

.LC1: 

.asciz "Coucou" 

_aff3: 

mov #.LC1,w0 

bra _Aff 

Prototype : ne génère pas de code 

static : définit la chaîne en RAM 

const ne suffit pas : la chaîne est définie en ROM, mais 

recopiée en RAM à chaque entrée dans la fonction (comme 

dans Aff2) 

L’utilisation d’un pointeur est efficace. 


Compilateur C 

♦ Manipulation de bits : macros 

#define BSET(b,x) ((x)|=(1

♦ Manipulation de bits : unions 

typedef union 

{ 

unsigned w; 

struct { char lsb,msb; } B; 

struct { 

unsigned b0:1; 

unsigned :3; 

unsigned b4_7:4; 



} b; 

}T_B; 

Compilateur C 

_x.2517: .space 2 

void Bits2(void) 

{ 

static volatile T_B x={0}; 

x.b.b0=1; 

bset.b _x.2517,#0 

x.b.b4_7=5; 

mov.b _x.2517,WREG 

and.b w0,#15,w0 15=0x0F 

ior.b #80,w0 80=0x50 

mov.b WREG,_x.2517 

x.B.msb++; 

inc.b 

x.w--; 

dec 

_x.2517+1 

_x.2517 

} 

• Privilégier l’utilisation d’unions : 

o Lisibilité 

o Souplesse 

o Portabilité 

o Génération de code efficace. 


♦ Interruptions 

static unsigned CTITT1=0; 

_CTITT1: .space 2 

void __attribute__((interrupt,no_auto_psv)) _T1Interrupt(void) 

{ _T1IF =0; //met à zéro le flag d'interruption 

bclr.b _IFS0bits,#3 

inc 

retfie 

} 

CTITT1++; 

_CTITT1 

Remarque : si auto_psv est utilisé, le registre PSVPAG est sauvegardé. 

static unsigned CTITT2=0; 

_CTITT2: .space 2 

void __attribute__((interrupt,no_auto_psv)) _T2Interrupt(void) 

push _RCOUNT 

mov.d w0,[w15++] 

mov.d w2,[w15++] 

mov.d w4,[w15++] 

mov.d w6,[w15++] 

lnk #0 

{ _T2IF =0; //met à zéro le flag d'interruption 

bclr.b _IFS0bits,#6 

CTITT2++; 

inc _CTITT2 

Aff("xxx"); 

mov #.LC2,w0 

rcall _Aff 

mov.d [--w15],w6 

mov.d [--w15],w4 

mov.d [--w15],w2 

mov.d [--w15],w0 

pop _RCOUNT 

retfie 

} 

Compilateur C 


Travaux pratiques 

XIII Travaux Pratiques 

Voir le schéma de la maquette de TP p 197 

XIII.1 Séances 1 & 2 : 

♦ Étude de l’environnement de développement du dsPIC (MPLAB et 

compilateur C30) : 

• Utiliser d’abord le simulateur. 

• Mettre des points d’arrêt, observer les données, les temps d’exécution. 

• Télécharger et exécuter les programmes via l’ICD2. 

Visualiser à l’oscilloscope les durées d’exécution. 

♦ Affichage séquentiel de chiffres (0 à 9) sur un afficheur 7 segments. 

• Utiliser d’abord une temporisation logicielle 

• Utiliser ensuite le Timer 1 pour contrôler le temps avec une résolution 

d’une milliseconde. 

• Effectuer le comptage de 0 à 9 sur l’afficheur entièrement piloté par 

l’interruption. La période de comptage sera de ½ seconde. 



♦ Utilisation des 3 afficheurs 

• Gérer le multiplexage des 3 afficheurs dans la routine d’interruption. 

On affiche la valeur numérique contenue dans un tableau (global) de 3 

caractères. 

• Afficher un compteur de 000 à 999 qui s’incrémente tous les 1/10 

secondes. 

XIII.2 Séances 3 & 4: 

♦ Conversion analogique 

• Mesurer la tension analogique présente sur le capteur de température 

LM335 (10mV/°K). 

Afficher la valeur de la température avec une décimale : 

o Sur les afficheurs 7 segments 

o Sur l’afficheur LCD 

Quelle est la précision de cette mesure (liée au convertisseur 

analogique numérique) 

♦ Capture-Compare 

• Afficher la distance mesurée avec le capteur à ultrasons située sur la 

maquette de TP. 



♦ PWM 

• Générer les signaux PWM suivants : 

o Fréquence 5 KHz – Rapports cycliques 10%, 50% et 80%. 

o Fréquence 100 KHz – Rapports cycliques 10%, 50% et 80%. 

Les visualiser à l’oscilloscope 

• Réaliser la commande PWM de 2 moteurs pour le pilotage de robots 

avec les consignes vitesse et direction. 

La fréquence de hachage sera choisie entre 8kHz et 15kHz. 

• Intégrer une limitation de la dynamique de commande par la création 

de rampes d’accélération (voir p 216). 

XIII.3 Séance 5 : I²C 

Voir les documentations p 229 

• Générer un signal périodique sur le convertisseur numérique 

analogique 

o Observer les signaux du bus à l’oscilloscope. 

• Programmer l’horloge temps réel. 

o Afficher l’heure en continu avec le format HH :mm :ss 


XIII.4 Maquette de TP 

XIII.4.a Schéma électronique 





198 

dsPIC30F2023



XIII.4.b Implantation des composants 





201 

dsPIC30F2023



XIII.4.c Interface 

♦ Face avant 





♦ Implantation des composants 







♦ Schéma électronique (1) 





209 

dsPIC30F2023



♦ Schéma électronique (2) – I²C 





212 

dsPIC30F2023



XIII.4.d Hacheur (commande des moteurs) 





215 

dsPIC30F2023


XIV 

XIV.1 

ANNEXE : Rampes d’accélération 

Limiteur d'accélération pour la commande de moteur 

→ limitation du couple d'accélération 

→ limitation des courants 

v k : vitesse souhaitée 

v 

v' k : vitesse obtenue 

k 

DT : période d'échantillonnage 

Accéléra 

v' k 

v k 

v k 1 

DT 

dv M 


ANNEXES 

Exemple : 

Fréquence de hachage = 10kHz 

v max = 254 

accélération arrêt / pleine vitesse en 1mn (dv=127 en 60s) 

⇒ DT = 0,1 ms et dv MAX = 212.10 -6 

v codé sur 1 octet (0 à 255) 

v 00 

→ peut être codé sur 32 bits en multipliant H 00 H 00 H 

par 2 24 : 

On note V = v.2 24 

V 

⇒ DV MAX = dv MAX .2 24 = 212.10 -6 .16777216 ≈ 3551 

Dans le bloc limiteur d'accélération, on travaille avec V et DV : 


ANNEXES 

(exemple pour la limitation en vitesse croissante) 

consigne v k ⇒ V k 

si V k > V k-1 + DV max 

V k = V k-1 + DV max 

extraction de v' k à partir de V k ⇒ application de la nouvelle commande 

Rem. : V k-1 : valeur précédente de V k → utilisation d'une variable statique. 


XV ANNEXE : BUS I²C 

XV.1 

Description 

ANNEXES 

• Développé initialement par Philips 

• Bus de type série synchrone 

o Bidirectionnel 

o Multi maîtres 

o Multi points 

o Chaque point a une adresse 

• 2 fils (+ GND) : 

o SDA : données 

o SCL : horloge 

• Lignes bidirectionnelles 

o Collecteur ouvert (nécessite une résistance de tirage) 

o Au repos : état haut 


• Vitesse : 

ANNEXES 

o standard : 100 kbits/s 

o rapide (fast) : 400 kbits/s 

o très rapide (high speed) : 3,4 Mbits/s 

• Versions : 

o 1.0 (1992) : 

• suppression de la possibilité de programmer l’adresse d’un 

point 

• mode fast ajouté 

• format d’adresse sur 10 bits ajouté 

o 2.0 (1998) : 

• mode high speed (Hs-mode) ajouté 

• adaptation pour dispositifs alimentés en 2 volts 

o 2.1 (2000) : 

• modification des timings du mode Hs 


XV.2 Spécifications 

• SDA doit être stable quand SCL=1 

SDA peut changer quand SCL=0 

ANNEXES 


ANNEXES 

• Début de message : START (S) 

o Front descendant sur SDA quand SCL=1 

• Fin de message : STOP (P) 

o Front montant de SDA quand SCL=1 

• START et STOP sont générés par le maître 

o START ⇒ bus occupé 

o STOP ⇒ bus devient libre (après un délai) 

XV.3 Transfert des données 

• Par octet 

• 8 bits transmis (b7 en tête), puis bit acknowledge (ACK) 

• ACK : 

o L’émetteur met la ligne SDA à 1 

o Le récepteur met la ligne SDA à 0 

o Le maître génère l’impulsion d’horloge 

o Si un esclave souhaite marquer une pause (gestion interne), il peut 

forcer SCL à 0 pour forcer le maître à attendre 


ANNEXES 

o Si un esclave ne génère pas ACK sur son adresse (par ex. s’il est 

occupé), ACK doit rester à 1. 

Le maître peut alors générer : 

• Un STOP (fin du transfert) 

• Un START (nouveau transfert) 

o Si un esclave génère un ACK sur son adresse, puis sur les données 

suivantes et qu’à un instant donné il cesse de générer ACK : le 

maître doit cesser le transfert 

• possibilité transmission plusieurs octets (bit ACK toujours présent) 

Transfert de données sur le bus 

ACK sur le bus 


ANNEXES 

Transfert de données complet 

XV.4 Format avec adresse sur 7 bits 

• Chaque point a une adresse propre sur 7 bits 

• Le maître envoie : 

o START 

o L’adresse de l’esclave sur 7 bits (b6 en tête) 

o Le sens du transfert sur 1 bit (R/W) 

• L’esclave doit générer ACK 


ANNEXES 

• Les données sont transférées (terminées par ACK, sauf éventuellement 

la dernière) 

• Le maître envoie STOP 

Émission de données du maître vers un esclave 

Réception de données de l’esclave vers le maître 

Format combiné 

(Lectures / écritures successives) 


XV.5 

Chronogrammes 

ANNEXES 

PARAMETER SYMBOL STANDARD-MODE FAST-MODE UNIT 

MIN. MAX. MIN. MAX. 

SCL clock frequency fSCL 0 100 0 400 kHz 

Hold time (repeated) START condition. After this period, the first clock pulse is generated tHD;STA 4.0 – 0.6 - ms 

LOW period of the SCL clock tLOW 4.7 – 1.3 – ms 

HIGH period of the SCL clock tHIGH 4.0 – 0.6 – ms 

Set-up time for a repeated START condition 

tSU;STA 4.7 – 0.6 – ms 

Data hold time: 

tHD;DAT 

for CBUS compatible masters 

for I2C-bus devices 

5.0 

0(2) 

– 

3.45(3) 

– 

0(2) 

– 

0.9(3) 

ms 

ms 

Data set-up time tSU;DAT 250 - 100(4) – ns 

Rise time of both SDA and SCL signals tr – 1000 20 + 0.1Cb(5) 300 ns 

Fall time of both SDA and SCL signals tf – 300 20 + 0.1Cb(5) 300 ns 

Set-up time for STOP condition tSU;STO 4.0 – 0.6 – ms 

Bus free time between a STOP and START condition 

tBUF 4.7 – 1.3 – ms 

Capacitive load for each bus line Cb – 400 – 400 pF 

Noise margin at the LOW level for each connected device (including hysteresis) 

VnL 0.1VDD – 0.1VDD – V 


Noise margin at the HIGH level for each connected device (including hysteresis) 

ANNEXES 

VnH 0.2VDD – 0.2VDD – V 

1. All values referred to VIHmin and VILmax levels (see Table 4). 

2. A device must internally provide a hold time of at least 300 ns for the 

SDA signal (referred to the VIHmin of the SCL signal) to bridge the 

undefined region of the falling edge of SCL. 

3. The maximum tHD;DAT has only to be met if the device does not stretch 

the LOW period (tLOW) of the SCL signal. 

4. A Fast-mode I2C-bus device can be used in a Standard-mode I2C-bus 

system, but the requirement tSU;DAT ³ 250 ns must then be met. This will 

automatically be the case if the device does not stretch the LOW period of 

the SCL signal. 

If such a device does stretch the LOW period of the SCL signal, it must 

output the next data bit to the SDA line tr max + tSU;DAT = 1000 + 250 = 

1250 ns (according to the Standard-mode I2C-bus specification) before the 

SCL line is released. 

5. Cb = total capacitance of one bus line in pF. If mixed with Hs-mode 

devices, faster fall-times according to Table 6 are allowed. 


XV.6 

Mise en œuvre 

ANNEXES 

unsigned char I2cInit(void); 

• Initialisation du bus I²C 

void I2cStart(void); 

• Génère START sur le bus I²C 

unsigned char I2cMasterWrite(unsigned char x); 

• Émission de x sur le bus I²C 

• Renvoie 1 si ACK reçu, 0 sinon 

unsigned char I2cMasterRead(unsigned char ack) ; 

• Réception d’un octet sur le bus I²C 

• ack : état de ACK à générer après la réception de l’octet (0 : ACK, 1 : 

NOACK) 

• Renvoie l’octet reçu 


ANNEXES 

unsigned char I2cStop(void); 

• Génère STOP sur le bus I²C 

• Renvoie 0 si Ok, 1 sinon (SCL maintenue à 0 par ) 

XV.7 Documentations 

XV.7.a RTC PCF8563 

The PCF8563 contains sixteen 8-bit registers with an auto-incrementing 

address register, an on-chip 32.768 kHz oscillator with one integrated 

capacitor, a frequency divider which provides the source clock for the 


ANNEXES 

Real Time Clock/calender (RTC), a programmable clock output, a timer, 

an alarm, a voltage-low detector and a 400 kHz I2C-bus interface. 

All 16 registers are designed as addressable 8-bit parallel registers 

although not all bits are implemented. The first two registers (memory 

address 00H and 01H) are used as control and/or status registers. The 

memory addresses 02H through 08H are used as counters for the clock 

function (seconds up to years counters). Address locations 09H through 

0CH contain alarm registers which define the conditions for an alarm. 

Address 0DH controls the CLKOUT output frequency. 0EH and 0FH are 

the timer control and timer registers, respectively. 

The seconds, minutes, hours, days, weekdays, months, years as well as the 

minute alarm, hour alarm, day alarm and weekday alarm registers are all 

coded in BCD format. 

When one of the RTC registers is read the contents of all counters are 

frozen. Therefore, faulty reading of the clock/calendar during a carry 

condition is prevented. 


ANNEXES 


ANNEXES 


ANNEXES 


ANNEXES 


ANNEXES 

♦ Master transmits to slave receiver (write mode) : 


ANNEXES 

♦ Master reads after setting word address (write word address; read data). 

XV.7.b 24C65 64K 5.0V I2CSmart Serial EEPROM 

♦ Device Addressing 

A control byte is the 

following the start 

master device. The 

a four bit control code, 

as 1010 binary for read 

The next three bits of 

the device select bits 

used by the master 

first byte received 

condition from the 

control byte consists of 

for the 24C65 this is set 

and write operations. 

the control byte are 

(A2, A1, A0). They are 

device to select which 


ANNEXES 

of the eight devices are to be accessed. 

These bits are in effect the three most significant bits of the word address. 

The last bit of the control byte (R/W) defines the operation to be 

performed. When set to a one a read operation is selected, when set to a 

zero a write operation is selected. The next two bytes received define the 

address of the first data byte (Figure 4-1). 

Because only A12..A0 are used, the upper three address bits must be zeros. 

The most significant bit of the most significant byte is transferred first. 

Following the start condition, the 24C65 monitors the SDA bus checking 

the device type identifier being transmitted. 

Upon receiving a 1010 code and appropriate device select bits, the slave 

device (24C65) outputs an acknowledge signal on the SDA line. Depending 

upon the state of the R/W bit, the 24C65 will select a read or write 

operation. 

♦ Byte Write 

Following the start condition from the master, the control code (four 

bits), the device select (three bits), and the R/W bit which is a logic low is 

placed onto the bus by the master transmitter. This indicates to the 

addressed slave receiver (24C65) that a byte with a word address will 

follow after it has generated an acknowledge bit during the ninth clock 

cycle. Therefore the next byte transmitted by the master is the high-order 


ANNEXES 

byte of the word address and will be written into the address pointer of 

the 24C65. 

The next byte is the least significant address byte. After receiving another 

acknowledge signal from the 24C65 the master device will transmit the 

data word to be written into the addressed memory location. The 24C65 

acknowledges again and the master generates a stop condition. This 

initiates the internal write cycle, and during this time the 24C65 will not 

generate acknowledge signals. 

BYTE WRITE : 

♦ Random Read 

Random read operations allow the master to access any memory location 

in a random manner. To perform this type of read operation, first the 

word address must be set. This is done by sending the word address to the 

24C65 as part of a write operation (R/W bit set to 0). 

After the word address is sent, the master generates a start condition 

following the acknowledge. This terminates the write operation, but not 

before the internal address pointer is set. Then the master issues the 


ANNEXES 

control byte again but with the R/W bit set to a one. The 24C65 will then 

issue an acknowledge and transmit the eight bit data word. The master 

will not acknowledge the transfer but does generate a stop condition 

which causes the 24C65 to discontinue transmission. 

RANDOM READ 

XV.7.c DAC5571 8-BIT DIGITAL-TO-ANALOG CONVERTER 

The DAC5571 contains 

four separate modes of 

operation. These 

modes are 

programmable via 

two bits (PD1 and 

PD0). When both bits 

are set to zero, the 

device works 

normally with normal 

power consumption of 150 μA at 5 V. 

However, for the 

three power-down 

modes, the supply 

current falls to 200 nA 

at 5 V (50 nA at 3 V). Not only does the supply current fall but the output 

stage is also internally switched from the output of the amplifier to a 

resistor network of known values. This has the advantage that the output 


ANNEXES 

impedance of the device is known while in power-down mode. There are 

three different options: The output is connected internally to AGND 

through a 1-kΩ resistor, a 100-kΩ resistor, or it is left open-circuited (high 

impedance). 


Table des matières

PWM CONTROL REGISTER - Pages de Michel Deloizy - Free

You also want an ePaper? Increase the reach of your titles

Delete template?

Save as template?