บทที่3 เทคโนโลยีวงจรรวม

บทที่
3
เทคโนโลยีวงจรรวม
3.1 เทคโนโลยีไบโพลาร
ทรานซิสเตอรแบบไบโพลารเกิดขึ้นเมื่อป
ค.ศ.1948 และ เริ่มเขามามีบทบาทในวงการ
อิเล็กทรอนิกสแทนหลอดสุญญากาศซึ่งมีขนาดใหญ
น้ําหนักมากและมีปญญาในเรื่องของความ
รอน เมื่อเทคโนโลยีกาวหนาขึ้นทําใหสามารถผลิตทรานซิสเตอรแบบไบโพลารไดสะดวกขึ้นและ
ไดคราวละมากๆ ทําใหราคาถูกลง จึงทําใหทรานซิสเตอรแบบไบโพลารเปนที่นิยมและใชกันมาก
และมีบทบาทสําคัญในวงการอิเล็กทรอนิกส
3.1.1 กระบวนการไบโพลาร[22]
กระบวนการไบโพลาร (bipolar process) เปนขั้นตอนในการสรางวงจรรวม
(integrated circuit)ที่มีอุปกรณพื้นฐานคือทรานซิสเตอรแบบไบโพลารซึ่งเปนทรานซิสเตอรที่มี
ความเร็วสูง แตกินเนื้อที่บนชิพมาก
ในปจจุบันเทคโนโลยีการสรางวงจรรวมไมสามารถที่จะสรางทรานซิสเตอรแบบ
ไบโพลารชนิด pnp ใหมีคุณสมบัติดีไดเทาเทียมกับชนิด npn บนซับสเตรต(substrate)เดียวกันได
ดังนั้นในวงจรรวมทําใหทรานซิสเตอรแบบไบโพลารชนิด
npn จึงเปนที่นิยมใชมากกวาชนิด
pnp
ขั้นตอนการสรางทรานซิสเตอรแบบไบโพลารชนิด
npn ในรูปของวงจรรวมเริ่ม
จากการเตรียมเวเฟอร(wafer)ซิลิกอนที่เปนสารกึ่งตัวนําชนิด
p ซึ่งโดยปกติมีความหนาประมาณ
250µm และมีความเขมขนของสารเจือ(impurity concentration) ประมาณ 10 16 atom/cm 3
จากนั้นจะทําการมาสค(mask)และแพรซึม(diffusion)สารกึ่งตัวนําชนิด
n + ลงไปดังรูปที่
3.1 เพื่อ
ลดความตานทานคอลเล็กเตอร ชั้นของสารกึ่งตัวนําชนิดจะเรียกวาชั้นฝง(buried
layer) ตอไปจะ
เปนการปลูกชั้นอีปแทกซี(epitaxial)ซึ่งเปนสารกึ่งตัวนําชนิด
n ลงไปบนเวเฟอรเพื่อใหเปนสวน
ของคอลเล็กเตอร ดังแสดงในรูปที่
3.2 ความหนาของชั้นนี้ประมาณ
10µm จากนั้นปลูกชั้นของ
ออกไซดลงบนผิวดานบนของชั้นอีปแทกซี
แลวทําการมาสคและแพรซึมธาตุในหมูที่
3 นั่นคือ
โบรอนชนิด p (p-type boron)ลงไปใหทะลุถึงซับสเตรตดังรูปที่
3.3 สวนนี้จะเปนสวนที่แยก
คอลเล็กเตอรของทรานซิสเตอรแบบไบโพลารออกจากกัน ขั้นตอนตอไปคือการมาสค
และแพรซึม

59
n−type impurities n + buried layer
p−type substrate
รูปที่
3.1 การสรางชั้นฝง
(buried layer diffusion)
n−type epitaxial layer
n +
p−type substrate
รูปที่
3.2 เวเฟอรของวงจรรวมไบโพลารหลังจากการปลูกชั้นอีปแทกซี
p−type impurities
p n
p
n +
p−type substrate
รูปที่
3.3 โครงสรางหลังจากการทําชั้นฉนวน
(isolation diffusion)
p−type impurities
p n
p
n +
p−type substrate
รูปที่
3.4 โครงสรางหลังจากการทําชั้นเบส
(base diffusion)
n−type impurities
p n
p
n +
p−type substrate
p−type base
รูปที่
3.5 โครงสรางหลังจากการทําชั้นอิมิตเตอร
(emitter diffusion)
SiO2
SiO2
SiO2

collector contact
60
รูปที่
3.6 โครงสรางหลังจากการทําชั้นโลหะ
(metallization)
ชั้นเบส(base)ของทรานซิสเตอรแบบไบโพลารดวยโบรอน
ซึ่งจะมีความหนาประมาณ
1µm ถึง
3µm แสดงไดรูปที่
3.4 หลังจากทําการแพรซึมผานชั้นเบสแลว
ตอไปจะเปนการมาสคและแพรซึม
สารกึ่งตัวนําชนิด
n ลงไปนอกจากเพื่อใหเปนสวนอิมิตเตอร(emitter)ของทรานซิสเตอรแบบ
ไบโพลารแลวยังเปนสวนที่ลดความตานทานของคอลเล็กเตอรเพื่อใหเชื่อมตอกับหนาสัมผัสโลหะ
(holmic contact)ไดงายขึ้นอีกดวย
สวนนี้จะมีความหนาประมาณ
0.5µm ถึง 2.5µm ผลจากการ
แพรซึมครั้งนี้แสดงดังรูปที่
3.5 การมาสคครั้งตอไปเปนการมาสคเพื่อเปดชองของออกไซดบน
สวนของเบส อิมิตเตอร และคอลเล็กเตอร เพื่อใชเปนสวนเชื่อมตอทางไฟฟา
ดังแสดงในรูป 3.6 ซึ่ง
เปนรูปของทรานซิสเตอรแบบไบโพลารชนิด npn
3.1.2 เทคโนโลยีไดอิเล็กทริกไอโซเลชัน
emitter
เทคโนโลยีไดอิเล็กทริกไอโซเลชัน (dielectric isolation) เปนเทคนิคไอโซเลชัน
แบบพิเศษที่ใชในงานวงจรรวมแบบแอนะล็อกและดิจิตอลที่ตองทํางานไดเร็วและทนตอสภาพที่มี
การแผรังสี เทคนิคไอโซเลชันเปนเทคนิคที่นําไปใชเพื่อแยกชิ้นสวนคอลเล็กเตอรออกจากชั้น
ซิลิกอนไดออกไซด ทําใหความจุประจุตอพื้นที่และความจุประจุระหวางคอลเล็กเตอรและ
ซับสเตรตลดลง และกระแสโฟโตยอนกลับที่เกิดขึ้นกับอุปกรณซึ่งแยกรอยตอจากกันจะทนตอ
สภาพที่มีการแผรังสี
รูปที่
3.7-3.9 แสดงขั้นตอนในการผลิตดวยเทคโนโลยีไดอิเล็กทริกไอโซเลชัน
เริ่มตนดวยการเตรียมเวเฟอรชนิด
n กัดผิวใหมีลักษณะเปนรองในสวนดานหลังของเวเฟอรเพื่อใช
เปนยานไอโซเลชันโดยลึกประมาณ 20µm เรียกวาขั้นตอนการกัดผิวใหเปนรอง
การสรางชั้นออก
ไซดและชั้นซิลิกอนโพลีคริสตอลไลนจะหนาประมาณ
200µm ตอมาเวเฟอรจะถูกกัดบริเวณดาน
บนใหเหลือแตเกาะที่แยกรองออกจากกันแสดงดังรูปที่
3.9 หลังจากนั้นจะเตรียมเวเฟอรใหพรอม
สําหรับขั้นตอนของขบวนการมาตรฐานตอไป
base
p n
p
n +
p−type substrate
SiO2

61
Polycrystalline silicon
n
รูปที่
3.7 การกัดผิวใหเปนรองบริเวณดานลางของเวเฟอร
Polycrystalline silicon
n
รูปที่
3.8 การสรางชั้นซิลิกอนโพลีคริสตอลไลน
n n n
Grind off starting wafer
รูปที่
3.9 การตัดและขัดผิวเวเฟอร
n n n
Polycrystalline silicon
Emitter
Base
Collector
รูปที่
3.10 การมาสคเบส
Oxide isolation
SiO2
SiO2
SiO2
SiO2

62
3.2 เทคโนโลยีมอส
มอส(MOS)เปนอุปกรณที่ใชแรงดันควบคุมการทํางานของอุปกรณเขามามีบทบาทอยาง
มากในวงการอิเล็กทรอนิกสในปจจุบัน เนื่องจากมีขั้นตอนในการผลิตที่งายกวาและใชเนื้อที่ใน
วงจรรวมนอยกวาทรานซิสเตอรชนิดไบโพลาร มีความตานทานอินพุตที่อุปกรณสูงกวา
และมี
สัญญาณรบกวนนอยกวา แตมีขอเสียคือ ทนกระแสไดนอยกวาทรานซิสเตอรชนิดไบโพลาร
มอสแบงไดตามเทคโนโลยีการผลิตออกเปนสามประเภทคือ เอ็นมอส(NMOS) พีมอส
(PMOS) และซีมอส(CMOS, Complementary Metal Oxide Semiconductor) นอกจากนั้น
ยังสามารถแบงไดตามระดับแรงดันขีดเริ่มเปลี่ยน(threshold
voltage)ได เปนแบบเอนฮานซเมนต
(enhancement mode) ซึ่งเปนแบบที่แรงดันขีดเริ่มเปลี่ยนมีคามากกวาศูนย
และแบบดิพลีตชัน
(depletion mode) ซึ่งแรงดันขีดเริ่มเปลี่ยนมีคานอยกวาศูนย
3.2.1 กระบวนการมอสเฟต
ขั้นตอนการผลิตมอสเฟตสามชนิดคือ
เอนฮานซเมนตมอสเฟตแบบ n แชนแนล,
เอนฮานซเมนตมอสเฟตแบบ p แชนแนล และ ดิพลีตชันมอสเฟตแบบ n แชนแนล ซึ่งโดยปกติจะ
ไมผลิตรวมกัน แตเพื่อความสะดวกในการอธิบายขั้นตอนการผลิต
พิจารณาไดดังนี้
ขั้นตอนแรก
เปนการเตรียมซับสเตรด ซึ่งเปนสารกึ่งตัวนําชนิด
p ตอมาก็ทําการมาสคและแพรซึมสารเจือชนิด n
ลงไปเปนชั้น
n-well เพื่อเปนแชนแนลของพีมอส
แสดงดังรูปที่
3.11
ขั้นตอนตอไปเปนการมาสคและทําการปลูกชั้นออกไซดที่บริเวณแอกทีฟทั้งที่เปน
สารกึ่งตัวนําชนิด
n และ p เพื่อเพิ่มความเขมขนของไอออนที่ผิว
จากนั้นก็ทํา
oxidation เคลือบที่
ผิวทําใหไดโครงสรางแสดงดังรูปที่
3.12
SiO2 (thin) n-type well
p-type substrate
รูปที่
3.11 การแพรซึมในสวนของ n-well

Thick SiO2
n-type implanted layer
for depletion device
63
Implanted p-layer
รูปที่
3.12 ขั้นตอนหลังจากปลูกชั้นออกไซด
buried contact
p-type substrate
รูปที่
3.13 เมื่อปรับแรงดันขีดเริ่มเปลี่ยนและปลูกชั้นโพลีซิลิกอนแลว
n+ implant or
diffusion
รูปที่
3.14 การแพรซึมในสวนของเกตและเดรน
metallization
p-type substrate
p-type substrate
p-type substrate
polysilicon
รูปที่
3.15 มอสเฟตที่ผลิตเสร็จเรียบรอย
Implanted n-layer
p+ implant or
diffusion
n-type well
SiO2
SiO2
SiO2
SiO2

64
สําหรับมอสเฟสแบบดิพลีตชันตองทําการ implantation เพื่อปรับแรงดันขีดเริ่ม
เปลี่ยน
ขั้นตอนตอไปจะทําการสรางโพลีซิลิกอน(poly
silicon)บนเกตของอุปกรณ ซึ่งก็จะได
โครงสรางตามรูปที่
3.13 จากนั้นจะเปนการนําออกไซดบริเวณเดรนและซอรสของมอสเฟตออก
เพื่อที่จะแพรซึมสารลงไป
ซึ่งจะตองทําสองครั้งสําหรับเอ็นมอสและพีมอสซึ่งแสดงดังรูป
3.14
หลังจากนั้นก็ทําการเชื่อมตอหนาสัมผัสโลหะที่
เกต เดรน และซอรสของมอสเฟต
ทั้งสาม
จะไดโครงสรางดังรูป 3.15
3.2.2 เทคโนโลยีซีมอส [25]
วงจรรวมแบบซีมอสเปนวงจรที่มีความไวสูงเหมาะสําหรับงานทางดานดิจิตอล
ใช
กําลังงานที่นอย
และกินเนื้อที่บนซิปนอย
วิธีการในการสราง(fabrication)วงจรรวมแบบซีมอสประกอบไปดวยกระบวน
การ p-well, กระบวนการ n-well, กระบวนการทวิน-ทับ(twin-tub) และ กระบวนการ silicon-
on-insulator วิธีที่กลาวถึงในการออกแบบวงจรรวมแบบซีมอสจะใชพื้นฐานในการสรางแบบ
well เปนหลักในวงจร กระบวนการแบบ p-well เปนกระบวนการที่ใชกันอยางกวางขวางในการ
ปฏิบัติและกระบวนการแบบ n-well เปนกระบวนการที่ไดรับความนิยมมากซึ่งเปนวิธีที่ปรับปรุง
ไดงายเนื่องจากมีกระบวนการเดียวกันกับการสรางเอ็นมอส
3.2.2.1 กระบวนการ p-well
ขั้นตอนในการสรางวงจรรวมแบบซีมอสดวยกระบวนการ
p-well แสดงไดดังรูป
ที่
3.16 ซึ่งไมไชขบวนการพื้นฐานเดียวกันที่ใชสําหรับสรางเอ็นมอส
จากรูปโครงสรางอยางงาย
ประกอบไปดวยสารกึ่งตัวนําชนิดเอ็นทําหนาที่เปนซับสเตรตของพีมอสซึ่งสวนหนึ่งจะถูกทําการ
มาสคและแพรซึมทําเปนสวนของ p-well สําหรับเอ็นมอสซึ่งความลึกของ
p-well นี้ขึ้นอยูกับการ
แพรซึมเขาไปในสารกึ่งตัวนําชนิดเอ็นของซับสเตรต
การแพรซึมของพาหะจะขึ้นอยูกับความเขมขนของการโดป
p-well และความลึก
จะมีผลตอคาแรงดันขีดเริ่มเปลี่ยน(threshold
voltage) ซึ่งระดับแรงดันขีดเริ่มเปลี่ยนที่ต่ํา
(0.6-1.0V)นั้นไดจากความลึกของชั้น
well ที่ไดจากการแพรซึมหรือพิกัดความตานทานที่สูง
อยางไรก็ตามความลึกของชั้น
well ก็จะทําใหชองวางระหวางเอ็นมอสและพีมอสมีขนาดใหญและ
ทําใหการเชื่อมตอสายแผกระจายไปดานขางมีผลทําใหพื้นที่ของซิปมีขนาดใหญ

1.
2.
3.
4.
+
pmask
(negative)
n
p-diffusion
Polysilicon
65
SiO 2
p-well(4-5μm)
รูปที่
3.16 ขั้นตอนของกระบวนการสรางวงจรรวมแบบซีมอสดวยกระบวนการ
p-well
p
n-diffusion
Thin oxide
and polysilicon
+
pmask
(positive)

66
ความเกี่ยวของสําหรับกระบวนการมาสค,
การกําหนดรูปแบบ(patterning) และ การ
แพรซึม ของกระบวนการสรางวงจรรวมแบบซีมอสดวยกระบวนการ p-well สามารถสรุปเปน
ขั้นตอนไดดังนี้
มาสค1. กําหนดพื้นที่ในสวนของ
p-well ที่จะทําการแพรซึมลึกลงไปในซับสเตรต
มาสค2.กําหนดแถบ thinox คือ ชื่อบริเวณที่มีแถบของออกไซดที่มีความหนาอยูแตถูกปอกออก
(stripped) และ จากนั้นก็จะทําการปลูกออกไซดบางๆ
ลงในสวนของเอ็นมอสและพีมอส
ทรานซิสเตอร
มาสค3. เปนการวางชั้นของโพลีซิลิกอนลงไปหลังจากปลูกชั้นออกไซดบางๆ
มาสค4. ทําการมาสคดวย p + เพื่อที่กําหนดพื้นที่ในการแพรการกระจายของสารกึ่งตัวนําชนิด
p
มาสค5. กระทําเชนเดียวกันกับ p + อีกครั้งแตเปนแบบลบเพื่อกําหนดพื้นที่ในการแพรกระจายของ
สารกึ่งตัวนําชนิด
n
มาสค6. กําหนดพื้นที่ของหนาผิวสัมผัสที่จะทําการตัด
มาสค7. วางชั้นของโลหะลงไปเชื่อมตอ
มาสค8. ทําการแพ็กทั้งหมดเขาดวยกันและกําหนดจุดเชื่อมตอออกภายนอก
(bonding pads)
3.2.2.2 กระบวนการ n-well
ดังที่กลาวมาแลววากระบวนการสรางวงจรรวมแบบซีมอสดวยกระบวนการ
p-wellไดใชกันอยางกวางขวางแตกระบวนการสรางวงจรรวมแบบซีมอสดวยกระบวนการ n-well
เปนที่ยอมรับมากกวาเนื่องจากมีกระบวนการเดียวกันกับการสรางเอ็นมอส
วงจรรวมแบบซีมอสดวยกระบวนการ n-well ดีกวาวงจรรวมแบบซีมอสดวย
กระบวนการ p-well เพราะวาการไบอัสที่ซับสเตรตมีผลกระทบตอแรงดันขีดเริ่มเปลี่ยนนอยและมี
คาความจุประจุพาราซิติกที่เดรนและซอรสนอยกวา
สําหรับขั้นตอนการสรางวงจรรวมแบบซีมอสดวยกระบวนการ
n-well แสดงได
ดังรูปที่
3.17 ขั้นตอนแรกเริ่มจากการกําหนดพื้นที่แถบ
n-well ตามดวยการเจือธาตุฟอสฟอรัส
ดวยการใชอุณหภูมิที่สูงเพื่อใหเกิดการแพรซึมใน
n-well ความลึกของ well ยังคงมีประสิทธิภาพ
เมื่อแนใจวาสารกึ่งตัวนําชนิด
p ที่เปนซับสเตรตกั้นไมให
p + เกิดการแพรกระจายแบบพังทลายโดย
ไมมีการมาสค n + ลงใน n-well ขั้นตอนตอมาจะเปนการกําหนดสวนของพีมอสและเอ็นมอสและ

67
การแพรกระจายในแตละสวน ทําการปลูกออกไซดที่แชนแนล
วางโพลีซิลิกอนพาดลงไป ทําการ
แพรกระจายของพาหะ ตัดหนาสัมผัส และสุดทายวางโลหะลงไปยังหนาสัมผัส และโครงสรางของ
วงจรรวมแบบซีมอสดวยกระบวนการ n-well แสดงไดดังรูปที่
3.18
Formation of n-well regions
Define nMOS and pMOS active areas
Field and gate oxidations(thinox)
Form and pattern polysilicon
p + diffusion
n + diffusion
Contact cuts
Deposit and pattern metallization
Over glass with cuts for bonding pads
รูปที่
3.17 ขั้นตอนของกระบวนการสรางวงจรรวมแบบซีมอสดวยกระบวนการ
n-well

deposited oxide
p
68
gate gate
S D D S
n +
n + p + p +
field oxide
field implant
Si
n-well
metal
polysillicon 2
polysillicon1
รูปที่
3.18 โครงสรางของวงจรรวมแบบซีมอสดวยกระบวนการ n-well [26]
3.2.2.3 กระบวนการทวิน-ทับ(twin-tub process)
จากที่กลาวมาแลววากระบวนการแบบ
p-well และกระบวนการแบบ n-well ได
ใชกันอยางกวางขวางจนมีการนํามาพัฒนาเปนกระบวนการแบบ ทวิน-ทับ ซึ่งเปนการรวมเอา
กระบวนการแบบ p-well และ n-well ไวในชิ้นสวนเดียวกันซึ่งสรางเปนเอ็นมอสและพีมอส
ดัง
รูปที่
3.19
ขั้นตอนก็เริ่มจากการเตรียมซับสเตรตที่เปนสารกึ่งตัวนําชนิดเอ็นที่มีพิกัดวาม
ตานทานที่สูงจากนั้นก็สรางแถบ
p-well และ n-well ซึ่งเปนของเอ็นมอสและพีมอสแลวก็เขาสู
กระบวนการในการสรางของทรานซิสเตอรทั้งแบบเอ็นมอสและพีมอสซึ่งจะแยกสวนกันในการ
สราง
n-well
Epitaxial
layer
p-well
n-substrate
รูปที่
3.19 โครงสรางของวงจรรวมซีมอสแบบทวิน-ทับ

69
3.3 เทคโนโลยีไบซีมอส
เนื่องจากทั้งทรานซิสเตอรแบบไบโพลารและมอสเฟตตางก็มีขอดีขอเสียตางกันดังนั้นจึง
ทําใหเกิดเทคโนโลยีไบซีมอส(BiCMOS)ขึ้น
เทคโนโลยีนี้เปนการผลิตทรานซิสเตอรแบบ
ไบโพลารและมอสเฟตบนซับสเตรตเดียวกันซึ่งจะทําใหผูออกแบบวงจรสามารถใชขอไดเปรียบ
ของทั้งทรานซิสเตอรแบบไบโพลารและมอสเฟตในการออกแบบวงจรทําใหวงจรมีประสิทธิภาพ
สูงขึ้น
แตขั้นตอนในการผลิตจะยุงยากมากขึ้น
รูปที่
3.20 แสดงโครงสรางของวงจรรวมแบบ
ไบซีมอส
สําหรับขั้นตอนในการสรางวงจรรวมดวยเทคโนโลยีแบบไบซีมอสในรูปที่
3.20 เริ่มตน
จากขั้นตอนแรกจะทําการมาสค(mask)และทําการปลูก(implantation)ชั้นสารกึ่งตัวนําชนิด
n
ดวยธาตุพลวง(antimony)เพื่อใหเกิดเปนชั้นฝง(buried
layers)ลงบนซับสเตรตซึ่งเปนสารกึ่ง
ตัวนําชนิด p ซึ่งกระบวนการดังกลาวใชสําหรับไบโพลารทรานซิสเตอรชนิด
npn และมอสเฟต
ชนิดพีมอส ขั้นตอนที่สองจะทําการปลูกชั้นสารกึ่งตัวนําชนิดp(p-well)ดวยธาตุโบรอนที่ไม
บริสุทธิ์(impurities)สําหรับมอสเฟตชนิดเอ็นมอส
ตอมาจะทําการปลูกชั้นอิปแทกซีซึ่งเปนสารกึ่ง
ตัวนําชนิด n ที่มีขนาด
1μm เพื่อสรางเปนสวนของคอลเล็กเตอรของไบโพลารทรานซิสเตอรชนิด
npn และเปนสวนของแชนแนลสําหรับพีมอส ในระหวางนี้จะทําการใหความรอนกับวงแหวนวง
นอกสุดของธาตุโบรอนเพื่อใหอะตอมที่เคลื่อนที่อยูเกิดการแพรกระจายออกและทําใหสารกึ่งตัวนํา
ชนิด p (p-well) ขยายออกติดกับหนาสัมผัสของพื้นผิวที่เหลือจากชั้นฝงของการโดปดวยแรพลวง
ขั้นตอนตอมาจะเปนการมาสคเพื่อกําหนดขอบเขตที่เปนความหนาพื้นที่ของออกไซด
(field oxide)ที่ปลูกลงไปและสวนนี้ยังกัดทะลุลงไปถึงชั้นของอิปแทกซี
ขั้นตอนสุดทายจะเปน
ขั้นตอนในการปลูกชั้นของสารกึ่งตัวนําชนิด
p และ n เพื่อสรางเปนชั้นเบสและอิมิตเตอรอีกทั้งลด
ความตานทานชั้นคอลเล็กเตอรของไบโพลารทรานซิสเตอรและสรางเปนสวนของซอรสและเดรน
ของมอสเฟต ขบวนการตอไปก็จะปลูกออกไซดลงไปยังชั้นเกตตามดวยหนาสัมผัสที่ทํามาจาก
โพลีซิลิกอน ในสวนของอิมิตเตอรของไบโพลารทรานซิสเตอรก็ทําในรูปแบบเดียวกันกับเกตของ
มอสเฟต การปรับคาแรงดันขีดเริ่มเปลี่ยน(threshold
voltage)ของมอสเฟตจะกระทําในขั้นตอนนี้
หลังจากนั้นก็ทําการเชื่อมตอหนาสัมผัสโลหะที่เบส
คอลเล็กเตอร ซอรสและเดรนของ
ทรานซิสเตอร ซึ่งก็จะทําใหไดโครงสรางของวงจรรวมแบบไบซีมอสตามรูปที่
3.20

Basecontact
Metal
p +
Bipolar npn transistor
n +
Polysilicon
emitter
+
n buried layer
−
p base
Field oxide
Collector
contact
n +
70
Source
contact
NMOS
Deposited oxide
pollysilicon Drain
gate contact
p well
−
p substrate
รูปที่
3.20 โครงสรางของวงจรรวมแบบไบซีมอส
n +
p n +
Gateoxide
Source
contact
p +
PMOS
pollysilicon
gate
−
n epi
nwell
p +
Drain
contact
70

71
สําหรับในบทนี้จะกลาวถึงเทคโนโลยีในการสรางวงจรรวมซึ่งในปจจุบันเทคโนโลยีใน
การสรางวงจรรวมมีอยูดวยกันสามเทคโนโลยีไดแก
เทคโนโลยีไบโพลาร เปนเทคโนโลยีที่มี
ความเร็วสูง แตกินเนื้อที่บนชิพมาก
เทคโนโลยีมอส มีขั้นตอนในการผลิตที่งายกวาและใชเนื้อที่ใน
วงจรรวมนอยกวาทรานซิสเตอรชนิดไบโพลาร มีความตานทานอินพุตที่อุปกรณสูงกวา
และมี
สัญญาณรบกวนนอยกวา แตมีขอเสียคือ ทนกระแสไดนอยกวาทรานซิสเตอรชนิดไบโพลาร และ
เทคโนโลยีไบซีมอส เปนเทคโนโลยีที่รวมเอาขอไดเปรียบของเทคโนโลยีไบโพลารและมอสเขา
ดวยกัน ทั้งสามเทคโนโลยีนี้ถือวาเปนเทคโนโลยีหลักในการผลิตวงจรรวมแบบโมโนลิธิกใน
ปจจุบัน
ในรายงานวิทยานิพนธนี้การผลิต(fabricate)วงจร
NIC ตองใชเทคโนโลยีไบโพลาร
เทคโนโลยีซีมอส และเทคโนโลยีไบซีมอส ตามลําดับ ซึ่งมีลักษณะโครงสรางของวงจร
NIC ที่
เหมือนกันแตสรางมาจากเทคโนโลยีที่แตกตางกัน
เพื่อชี้ใหเห็นคุณสมบัติของวงจร
NIC ที่มีจุดเดน
จุดดอยที่แตกตางกันจะไดกลาวตอไป
สําหรับเทคโนโลยีไดอิเล็กทริกไอโซเลชันซึ่งเปนเทคโนโลยีที่สรางไดในเทคโนโลยีแบบ
ไบโพลารเปนเทคโนโลยีที่สรางทรานซิสเตอรชนิด
npn และ pnp แยกบอกันทําใหสามารถที่จะ
สรางทรานซิสเตอรชนิด pnp มีคุณสมบัติที่ดีไดเทาเทียมกับชนิด
npn ไดซึ่งจะทําใหวงจร
NIC มี
คุณสมบัติที่ดีขึ้นไดซึ่งจะกลาวตอไป