Oltre la legge di Moore: evoluzioni architetturali dei processori Intel ...

Modifiche architetturali per il miglioramento delle prestazioni 47
È del 1946 nei laboratori Bell, era stato implementato un gestore di due
processori venivano gestiti che distribuiva le istruzioni base alle unità libere.
Nell’IBM SSEC (1948), due istruzioni se non dipendenti venivano unite in una
sola linea in modo da poterle far eseguire in parallelo al computer. Il
trasferimento dei dati era effettuato in modo asincrono.
Già nel 1953 un articolo di Wilkes e Stinger [10] suggerisce la possibilità di
raccogliere istruzioni indipendenti in una sola macroistruzione da far caricare al
computer.
È invece del 1969 articolo sullo sviluppo di un primitivo sistema VLIW di
Melliar-Smith.
Gene Amdahl nella sua tesi del 1951 [9], descrive una pipeline a quattro stadi
(caricamento istruzione, caricamento dati, esecuzione, salvataggio risultati). Le
pipeline cominceranno ad essere implementate nelle CPU i primi degli anni 60.
Nel 1964 esce il CDC 6600, processore scalare con esecuzione fuori ordine,
dotato di dieci unità funzionali nella CPU. La CPU decodifica un’istruzione per
ciclo di clock e la invia allo scoreboard che può avviare fino a tre istruzioni in
contemporanea (limitazione dovuta alla presenza di registri a tripla porta). In
questa CPU compare anche una rudimentale esecuzione multithreading.
Nel 1966 Michael J. Flynn presenta sulla rivista IEEE un articolo [11] sui
sistemi di calcolo ad alta velocità, mettendo le basi per una classificazione dei
sistemi di calcolo nota con il nome di Tassonomia di Flynn (vedi Figura 3.2).